JP2022035852A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 高信頼性動作が可能な半導体記憶装置を提供する。【解決手段】 半導体記憶装置であって、強誘電体材料を含む強誘電体層と、第１の電極及び第２の電極に電気的に接続され、ｎ型酸化物半導体を含む第１の半導体層と、強誘電体層を挟んで第１の半導体層とは反対側に配置された第３の電極と、第１の半導体層を挟んで強誘電体層とは反対側に配置され、４族半導体及びｐ型酸化物半導体のうち少なくとも１つを含む第２の半導体層と、を備える。【選択図】図１

Description

本開示は、半導体記憶装置に関する。
強誘電体膜の自発分極を利用する半導体記憶装置が注目されている。この様な半導体記憶装置では、メモリセルが強誘電体膜を備えており、この強誘電体膜に電圧を印加することによって自発分極の方向や分極率等が制御され、これによってデータが記憶される。
特開２０１９－１６０３７４号公報
高信頼性動作が可能な半導体記憶装置を提供する。
一実施形態の半導体記憶装置は、強誘電体材料を含む強誘電体層と、第１の電極及び第２の電極に電気的に接続され、ｎ型酸化物半導体を含む第１の半導体層と、強誘電体層を挟んで第１の半導体層とは反対側に配置された第３の電極と、第１の半導体層を挟んで強誘電体層とは反対側に配置され、４族半導体及びｐ型酸化物半導体のうち少なくとも１つを含む第２の半導体層と、を備える。
図１は、第１実施形態における半導体記憶装置の構造例を示す断面図である。 図２は、図１に示される半導体記憶装置に界面層又は電子障壁層を設けた構造例を示す断面図である。 図３は、第２実施形態における半導体記憶装置の構造例を示す斜視図である。 図４は、図１に示される半導体記憶装置に含まれるメモリセルアレイの一部の構造を模式的に示す斜視図である。 図５は、１つのＮＡＮＤセルユニットの等価回路図である。 図６は、メモリセルアレイの一部を示す断面図である。 図７は、図６に示されるメモリセルアレイに界面層又は電子障壁層を設けた構造例を示す断面図である。 図８は、メモリセルに書き込みを行う場合の動作を示す等価回路図である。 図９は、書き込み動作を行う場合のエネルギーバンドを示すバンド図である。 図１０は、書き込みを行ったメモリセルに消去を行う場合の動作を示す等価回路図である。 図１１は、消去動作を行う場合のエネルギーバンドを示すバンド図である。 図１２は、書込みを行った後に読み出し動作を行う場合のエネルギーバンドを示すバンド図である。 図１３は、消去を行った後に読み出し動作を行う場合のエネルギーバンドを示すバンド図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは必ずしも同一ではない。
図１を参照しながら、第１実施形態について説明する。第１実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。図１は、第１実施形態における半導体記憶装置の構造例を示す断面図である。
図１に示されるように、半導体記憶装置３は、ホール転送層３１と、ｎ型酸化物半導体層３２と、強誘電体層３３と、ゲート電極層３４と、が積層されている。ホール転送層３１を貫通してｎ型酸化物半導体層３２に到達するように、ソース電極３５と、ドレイン電極３６と、が設けられている。したがって、ソース電極３５とドレイン電極３６はｎ型酸化物半導体層３２及びホール転送層３１と電気的に接続される。
ｎ型酸化物半導体層３２はチャネル領域となる。ｎ型酸化物半導体層３２として、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、及びチタン（Ｔｉ）のうち少なくとも１つを含む酸化物を含むことができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＧａＺｎＯ（ＩＧＺＯ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＡｌＺｎＯ（ＩＡＺＯ）、或いは酸化チタン（ＴｉＯ２等）などを含む。ｎ型酸化物半導体層３２の厚みは、５ｎｍ以上、２０ｎｍ以下であって、１０ｎｍ前後に設定することができる。半導体層のチャネル領域として例えばポリシリコン等を用いた場合、強誘電体層と半導体層との間に誘電率の低い界面層が形成される。この界面層の影響により、低電圧動作と高信頼性動作とを両立することが困難になるが、ｎ型酸化物半導体層３２をチャネル領域として用いることにより、誘電率の低い界面層の形成を抑制することができる。
強誘電体層３３は、例えばハフニウム（Ｈｆ）を含む酸化物を強誘電体材料として含むことができる。例えば、直方晶の酸化ハフニウムを含んでも良い。強誘電体膜に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体材料として含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）を主とするものでも良い。強誘電体膜に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。なお、直方晶は斜方晶とも称される。Ｈｆを含む酸化物は、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及びシリコン（Ｓｉ）のうち少なくとも１つをさらに含むことができる。例えば、ＨｆＺｒＯ，ＨｆＡｌＯ，ＨｆＳｉＯを含む。
ホール転送層３１は、例えば４族半導体、及びｐ型酸化物半導体の少なくとも１つを含む。４族半導体としては、例えばＳｉ，Ｇｅ，Ｓｎ等の元素の少なくとも１つを含む半導体を用いることができる。４族半導体は、アモルファス、多結晶、単結晶の半導体のいずれであっても良く、またｐ型半導体、ノンドープ半導体のいずれであっても良い。ｐ型酸化物半導体としては、例えば酸化銅（Ｃｕ２Ｏ等），酸化錫（ＳｎＯ等），酸化ニッケル（ＮｉＯ等）を含む。本実施形態では、アモルファスシリコン膜を含むが、多結晶シリコン膜や単結晶シリコン膜を含んでも良い。
半導体記憶装置３は、強誘電体層３３の分極状態が変化することを利用している。強誘電体層３３の極性を反転させることによって書き込み／消去動作を行う。書き込み動作では、強誘電体層３３のｎ型酸化物半導体層３２側に正電荷が現れる分極となるように電圧を印加する。一方、消去動作では、強誘電体層３３のｎ型酸化物半導体層３２側に負電荷が現れる分極となるように電圧を印加する。このように強誘電体層３３の分極状態を変化させることにより、トランジスタのしきい値電圧を変化させることができ、情報の記憶を行うことができる。書き込み動作によりしきい値電圧は低くなり、消去動作によりしきい値電圧は高くなる。したがって、読み出し動作においてゲート電極層３４に所定の電圧を印加した場合、書き込み状態ではｎ型酸化物半導体層３２に電流が流れチャネルとして機能し、半導体記憶装置３はＯＮ状態となる一方、消去状態ではｎ型酸化物半導体層３２に電流が流れず、半導体記憶装置３はＯＦＦ状態となる。これにより記憶された情報を読み出すことができる。なお、上述した書き込み／消去動作を入れ替え、書き込み動作では強誘電体層３３のｎ型酸化物半導体層３２側に負電荷が現れる分極となるように電圧を印加し、消去動作では強誘電体層３３のｎ型酸化物半導体層３２側に正電荷が現れる分極となるように電圧を印加しても良い。以下、前者の場合を例として説明する。
ｎ型酸化物半導体のチャネルとしてＩＧＺＯ等を用いた場合、ホールが沸きにくいため、書き込み動作はできるものの消去動作を行うことが困難である。本実施形態では、消去動作において、ホール転送層３１内に発生するホールを保持することで、強誘電体層３３のｎ型酸化物半導体層３２側に負電荷が現れる分極となるように電圧を印加している。これにより、いわゆるバックゲート電極等の複雑な構造を用いることなく、簡単な構造で消去動作を行うことができる。
図２は、図１に示される半導体記憶装置に中間層を設けた構造例を示す断面図である。図２に示されるように、半導体記憶装置３Ａは、ホール転送層３１と、中間層３７と、ｎ型酸化物半導体層３２と、強誘電体層３３と、ゲート電極層３４と、が積層されている。
中間層３７として、界面層を設け、ｎ型酸化物半導体層３２よりもバンドギャップＥｇの大きい材料、例えば酸化シリコン（ＳｉＯ２等）、或いはＩｎ、Ｇａ、及びＳｉを含む酸化物であるＩｎＧａＳｉＯ（ＩＧＳＯ）などを含むようにすると、中間層３７が正孔障壁層として働き、ホール転送層３１の正孔保持力を確保し、強誘電体層３３の分極状態を変化させる際の電位を保持することができる。
また、中間層３７として上記材料を用いることにより、中間層３７が電子障壁層として働き、読み出し時におけるホール転送層３１とｎ型酸化物半導体層３２間のリークを抑制することができる。
図３を参照しながら、第２実施形態について説明する。第２実施形態においては、不揮発にデータを記憶する不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例として説明する。なお、第２実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。例えば、以下に記載の半導体記憶装置は、メモリストリングが基板表面に交差する方向に一直線状に伸びる構造を有しているが、メモリストリングが途中で反対側に折り返されるＵ字形状を有する構造にも、同様の構造を適用できる。
図３は、第２実施形態における半導体記憶装置１００の構造例を示す斜視図である。図３に示されるように、半導体記憶装置１００は、メモリセルアレイ１１、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ビット線ＢＬ、ワード線配線部２０を備える。
メモリセルアレイ１１は、メモリストリングＭＳ、ドレイン側選択トランジスタＳ１、及びソース側選択トランジスタＳ２を備える。メモリストリングＭＳは、複数のメモリセルＭＣ（メモリトランジスタ）を直列に接続して構成されている。ドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２は、メモリストリングＭＳの両端にそれぞれ接続されている。なお、メモリストリングＭＳ、その両端に接続されるドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２を、以下では「ＮＡＮＤセルユニットＮＵ」とも称する。
メモリセルＭＣは、チャネルとなる柱状の半導体膜の側面にメモリ層である強誘電体層を介して制御ゲート電極（ワード線）が設けられる構造を有している。ドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２は、柱状の半導体膜の側面にメモリ層である強誘電体幕を介して選択ゲート電極（選択ゲート線）が設けられる構造を有している。図３は、図示の簡略化のため、１つのメモリストリングＭＳに４個のメモリセルＭＣが設けられている場合を例示しているが、１つのメモリストリングＭＳ中のメモリセルＭＣの数は、これに限られない。
ワード線ＷＬは、図３中のＸ方向及びＹ方向に並ぶメモリセルＭＣに共通接続されている。また、ソース側選択ゲート線ＳＧＳは、Ｘ方向及びＹ方向に並ぶソース側選択トランジスタＳ２に共通接続されている。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向及びＹ方向に並ぶドレイン側選択トランジスタＳ１に共通接続されている。なお、以下の説明において、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを総称して単に「選択ゲート線」とも称する。また、ソース側選択トランジスタＳ２及びドレイン側選択トランジスタＳ１を総称して単に「選択トランジスタ」と称することがある。
なお、メモリストリングＭＳ中のメモリセルＭＣのうち、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤ側に設けられている１つまたは複数のメモリセルＭＣは、データ記憶には用いられないダミーセルとして取り扱われることがある。以下に説明する例でも、メモリストリングＭＳの両端にそれぞれ１つのダミーセルが設けられる例を説明するが、これに限定される意図ではなく、ダミーセルは２個以上でも良い。また、ダミーセルを省略することも可能である。
ビット線ＢＬは、Ｘ方向に交差するＹ方向を長手方向として伸びるように配設され、且つＸ方向に所定ピッチで配列される。ビット線ＢＬは、複数のメモリストリングＭＳとドレイン側選択トランジスタＳ１を介して接続される。ソース線ＳＬは、図３では図示は省略されているが、例えばＹ方向を長手方向として配設され、メモリストリングＭＳとソース側選択トランジスタＳ２を介して接続される。
ワード線駆動回路１２は、ワード線ＷＬに印加する電圧を制御する回路である。ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する回路である。ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルＭＣからビット線ＢＬに読み出された信号（電圧）を増幅する回路である。これらの回路によって、選択ゲート線やワード線に電圧が印加され、メモリセルＭＣへの書き込み動作や読み出し動作、消去動作が制御される。
配線部２０は、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを、コンタクトに接続するための配線部である。ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤは、それぞれその上部において独立にコンタクトと接続できるよう、階段状に加工された構造となっている。
次に、メモリセルアレイ１１の構造の詳細を、図４，５を参照して説明する。図４は、メモリセルアレイ１１の一部の構造を示す斜視図である。図５は、１つのＮＡＮＤセルユニットＮＵの等価回路図である。
図４に示されるように、メモリセルアレイ１１は、半導体基板ＳＢ上に、層間絶縁層２１と、導電層２２とを交互に積層させた構造を有している。導電層２２は、メモリセルＭＣの制御ゲート（ワード線ＷＬ）、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能する。層間絶縁層２１は、これら導電層２２の上下に配置され、導電層２２同士を電気的に絶縁する。
導電層２２は、例えばタングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉｘ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタルシリサイド（ＴａＳｉｘ）、パラジウムシリサイド（ＰｄＳｉｘ）、エルビウムシリサイド（ＥｒＳｉｘ）、イットリウムシリサイド（ＹＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）、ハフニウムシリサイド（ＨｆＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、バナジウムシリサイド（ＶＳｉｘ）、クロムシリサイド（ＣｒＳｉｘ）、マンガンシリサイド（ＭｎＳｉｘ）、鉄シリサイド（ＦｅＳｉｘ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）又は銅（Ｃｕ）、又はその化合物により形成され得るが、不純物を添加されたポリシリコンにより形成されていてもよい。
半導体層２３は、層間絶縁層２１と導電層２２の積層体を貫通するように、積層方向（図２のＺ方向）を長手方向として設けられている。半導体層２３は、ＸＹ平面内において所定のピッチで配列されている。半導体層２３と導電層２２及び層間絶縁層２１の積層体との間には、メモリ層２４が設けられている。メモリ層２４は、強誘電体材料によって構成されている。メモリセルＭＣは、メモリ層２４の分極の方向（薄膜面に対して垂直な方向）の向きを反転させることによりデータを保持する。
半導体層２３は、ＮＡＮＤセルユニットＮＵに含まれるメモリセルＭＣ、ダミーセルＤＭＣ１、ＤＭＣ２、及び選択トランジスタＳ１、Ｓ２のチャネル領域として機能するものである。これら半導体層２３は、その上端においてコンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、Ｙ方向を長手方向として、Ｘ方向に所定ピッチで配列される。
半導体層２３の下端は半導体基板ＳＢに電気的に接続されている。半導体層２３の下端は、基板ＳＢ及びソースコンタクトＬＩを介してソース線ＳＬに接続される。ソース線ＳＬは、ビット線ＢＬと同様に、Ｙ方向を長手方向として配列される。
メモリセルアレイ１１内の層間絶縁層２１と導電層２２との積層体は、データ消去の最小単位であるブロック毎に分断されている。分断の境界においてはトレンチＴｂが形成されている。トレンチＴｂには、図示しない層間絶縁層が埋め込まれ、更にその層間絶縁層を貫通してソースコンタクトＬＩが形成されている。このソースコンタクトＬＩは、その下端が半導体基板ＳＢに接続される一方、その上端がソース線ＳＬに接続されている。
図５は、メモリセルアレイ１１に含まれる１つのＮＡＮＤセルユニットＮＵの等価回路図である。ＮＡＮＤセルユニットＮＵは、メモリストリングＭＳ、ドレイン側選択トランジスタＳ１１，Ｓ１２．．．、ソース側選択トランジスタＳ２１，Ｓ２２．．．を備える。メモリストリングＭＳは複数設けられ、メモリストリングＭＳは、複数個のメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１，ＭＣ５１，ＭＣ６１，ＭＣ１２，ＭＣ２２，ＭＣ３２，ＭＣ４２，ＭＣ５２，ＭＣ６２を備える。
ドレイン側選択トランジスタＳ１１，Ｓ１２．．．は、メモリストリングＭＳの上端とビット線ＢＬ１，ＢＬ２．．．との間に設けられている。ソース側選択トランジスタＳ２１，Ｓ２２．．．は、メモリストリングＭＳの下端とソース線ＳＬとの間に設けられている。
メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１，ＭＣ５１，ＭＣ６１は、ドレイン側選択トランジスタＳ１１とソース側選択トランジスタＳ２１との間に設けられている。メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２，ＭＣ４２，ＭＣ５２，ＭＣ６２は、ドレイン側選択トランジスタＳ１２とソース側選択トランジスがＳ２２との間に設けられている。
メモリセルＭＣ１１，ＭＣ１２は、ワード線ＷＬ１に対応して設けられている。メモリセルＭＣ２１，ＭＣ２２は、ワード線ＷＬ２に対応して設けられている。メモリセルＭＣ３１，ＭＣ３２は、ワード線ＷＬ３に対応して設けられている。メモリセルＭＣ４１，ＭＣ４２は、ワード線ＷＬ４に対応して設けられている。メモリセルＭＣ５１，ＭＣ５２は、ワード線ＷＬ５に対応して設けられている。メモリセルＭＣ６１，ＭＣ６２は、ワード線ＷＬ６に対応して設けられている。
図６は、メモリセルアレイ１１の一部を示す断面図である。半導体層２３は、酸化膜コア１０１と、ホール転送層１０２と、ｎ型酸化物半導体層１０３とを備えている。メモリ層２４は、強誘電体層１０４を備えている。
酸化膜コア１０１は柱状に形成されている。酸化膜コア１０１は、例えばシリコン酸化膜（ＳｉＯ２）を含む。コアの材料として酸化物の代わりに窒化物等の絶縁膜を用いることができる。ホール転送層１０２は、酸化膜コア１０１の周囲に形成されている。ホール転送層１０２は、ビット線ＢＬ及びソース線ＳＬに電気的に接続される。ホール転送層１０２は、例えば４族半導体、及びｐ型酸化物半導体の少なくとも１つを含む。４族半導体としては、例えばＳｉ，Ｇｅ，Ｓｎ等の元素の少なくとも１つを含む半導体を用いることができる。４族半導体は、アモルファス、多結晶、単結晶の半導体のいずれであっても良く、またｐ型半導体、ノンドープ半導体のいずれであっても良い。ｐ型酸化物半導体としては、例えば酸化銅（Ｃｕ２Ｏ等），酸化錫（ＳｎＯ等），酸化ニッケル（ＮｉＯ等）を含む。なお、本実施形態では、アモルファスシリコン膜を含むが、多結晶シリコン膜や単結晶シリコン膜を含んでも良い。
ｎ型酸化物半導体層１０３は、ホール転送層１０２の周囲に形成されている。ｎ型酸化物半導体層１０３は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、及びチタン（Ｔｉ）のうち少なくとも１つを含む酸化物を含むことができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩＧＺＯ、インジウム（Ｉｎ）、アルミニウム（Ａｌ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＡｌＺｎＯ（ＩＡＺＯ）、或いは酸化チタン（ＴｉＯ２等）などを含む。ｎ型酸化物半導体層１０３の厚みは、５ｎｍ以上、２０ｎｍ以下であって、１０ｎｍ前後に設定することができる。
強誘電体層１０４は、ｎ型酸化物半導体層１０３の周囲に形成されている。本実施形態では、強誘電体層１０４の極性を反転させることによって書き込み／消去動作を行う。強誘電体層１０４は、例えばハフニウム（Ｈｆ）を含む酸化物を強誘電体材料として含むことができる。例えば、直方晶の酸化ハフニウムを含んでも良い。強誘電体膜に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体材料として含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）を主とするものでも良い。強誘電体膜に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。なお、直方晶は斜方晶とも称される。Ｈｆを含む酸化物は、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及びシリコン（Ｓｉ）のうち少なくとも１つをさらに含むことができる。例えば、ＨｆＺｒＯ，ＨｆＡｌＯ，ＨｆＳｉＯを含む。
強誘電体層１０４の周囲には、層間絶縁層２１と導電層２２が設けられている。層間絶縁層２１と、導電層２２とが交互に積層されている。導電層２２のそれぞれが、メモリセルＭＣのゲート電極として機能する。
上述したように、本実施形態の半導体記憶装置においては、基板ＳＢ上に、コンタクトメタルＣＭを介して基板ＳＢの表面に交差する方向に延在するように半導体層２３及びメモリ層２４が配置されている。半導体層２３及びメモリ層２４は、コンタクトメタルＣＭを介してソース線ＳＬに繋がっている。半導体層２３は、ソース線ＳＬとは反対側においてビット線ＢＬに繋がっている。
図７は、図６に示されるメモリセルアレイ１１に中間層を設けた構造例を示す断面図である。ホール転送層１０２とｎ型酸化物半導体層１０３との間に、中間層１０５として界面層が設けられる。中間層１０５として、ｎ型酸化物半導体層１０３よりもバンドギャップＥｇの大きい材料、例えば酸化シリコン（ＳｉＯ２等）、或いはＩｎ、Ｇａ、及びＳｉを含む酸化物であるＩｎＧａＳｉＯ（ＩＧＳＯ）などを含むようにすると、中間層１０５が正孔障壁層として働き、ホール転送層１０２の正孔保持力を確保し、強誘電体層１０４の分極状態を変化させる際の電位を保持することができる。また、中間層１０５として上記材料を用いることにより、中間層１０５が電子障壁層として働き、読み出し時におけるホール転送層１０２とｎ型酸化物半導体層１０３間のリークを抑制することができる。
上述した、第２実施形態の半導体記憶装置の動作（書込み動作、消去動作、読み出し動作）の一例を説明する。以下の説明では、複数のメモリセルＭＣのうちの１つとしてメモリセルＭＣ２１を選択して書き込み、読み出し動作を行う場合を説明する。
図８，９を参照しながら、書込み動作について説明する。図８に示されるように、書き込み時においては選択したメモリセルＭＣ２１に対応するワード線ＷＬ２に書込み電圧(Ｖｐｇｍ＝３Ｖ)を転送する。選択されているビット線ＢＬ１には、０Ｖを転送する。ワード線ＷＬ２以外の選択されていないワード線ＷＬ１，ＷＬ３、ＷＬ４，ＷＬ５，ＷＬ６には、書込みパス電圧（Ｖｐａｓｓ＝２Ｖ）を転送する。選択されていないビット線ＢＬ２には、Ｖｃｃ（例えば０．５Ｖ）を転送する。
メモリセルＭＣ２１には書込み電圧３Ｖが印加されるので、メモリセルＭＣ２２における強誘電体層１０４の分極状態が変わることによって、強誘電体層１０４のｎ型酸化物半導体層１０３側の面に正電荷が誘起され、書き込みが実行される。選択されていないその他のメモリセルＭＣ１１，３１－６１，１２－６２には、分極反転のための電圧より小さな電圧が印加されるので、書込みは実行されない。
なお、ドレイン側選択ゲート線ＳＧＤにＶｃｃを転送し、ビット線ＢＬ２にＶｃｃを転送することにより、ドレイン側選択トランジスタＳ１２をＯＦＦ状態とさせ、メモリセルＭＣ１２－６２をフローティング状態としても良い。この場合も、メモリセルＭＣ１２－６２には分極反転のための電圧が印加されないので、書込みは実行されない。
図９は、本実施形態の半導体記憶装置における各部位のエネルギーバンドの関係を示したバンド図であり、メモリセルＭＣ２１における書込み時の状態を示したものである。
具体的には、図９の左側から順に、コントロールゲート（ゲート電極）として機能する導電層２２（例えばタングステン）のフェルミレベルＥｆ、強誘電体層１０４のエネルギーバンド、ｎ型酸化物半導体層１０３の価電子帯ＶＢ及び伝導帯ＣＢ、ホール転送層１０２の価電子帯ＶＢ及び伝導帯ＣＢを表している。図９に示されるように、書込み電圧が印加されると、強誘電体層１０４の分極状態が変わることによって強誘電体層１０４のｎ型酸化物半導体層１０３側の面に正電荷が誘起される。
図１０，１１を参照しながら、消去動作について説明する。消去動作は選択したメモリセルＭＣ２１の属するページ全体に対して同時に行われる。図１０に示されるように、消去時においては全てのワード線ＷＬ１－６の電位を例えば０Ｖにする。なお、消去動作はメモリセルＭＣ２１の属するブロック全体に対して行われても良いし、メモリセルＭＣ２１のみに対して行われても良い。
分極反転させるため、ゲート長も考慮して強誘電体層１０４に印加する電圧が設定される。一例として、強誘電体層１０４の比誘電率を３０、膜厚を１０ｎｍと仮定し、ｎ型酸化物半導体層１０３の比誘電率を１６、膜厚を８ｎｍと仮定した場合に、ビット線ＢＬ１，２の電圧ＶＢＬが８．６Ｖ（Ｖｃｃ）となるように印加すると、強誘電体層１０４に３Ｖ印加される。仮定の前提となる強誘電体層１０４やｎ型酸化物半導体層１０３の状態（膜厚など）が変わると電圧分担が変わる。
図１１は、本実施形態の半導体記憶装置における各部位のエネルギーバンドの関係を示したバンド図であり、メモリセルＭＣ２１における消去時の状態を示したものである。
図１１においては、図９と同様に、左側から順に、コントロールゲート（ゲート電極）として機能する導電層２２のフェルミレベルＥｆ、強誘電体層１０４のエネルギーバンド、ｎ型酸化物半導体層１０３の価電子帯ＶＢ及び伝導帯ＣＢ、ホール転送層１０２の価電子帯ＶＢ及び伝導帯ＣＢを表している。図１１に示されるように、強誘電体層１０４には図９とは逆に３Ｖの電圧が印加され、ホール転送層１０２においてＧＩＤＬ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）が流れることによるホールを層内に維持し、強誘電体層１０４に発生した電位を維持する。従って、強誘電体層１０４のｎ型酸化物半導体層１０３側の面に負電荷が誘起され、ｎ型酸化物半導体層１０３のチャネルが消滅する。
図１２は、書込みを行った後に読み出し動作を行う場合のエネルギーバンドを示すバンド図である。読み出し時においては読み出し対象のメモリセルＭＣ２１に対応する選択ワード線ＷＬ２の電位を０Ｖにし、非選択ワード線ＷＬ１、ＷＬ３－６にＶｒｅａｄを転送する。そして、選択ビット線ＢＬ１に電流が流れるか否かによって選択メモリセルＭＣ２１の書き込み状態を読み出す。図１２に示されるように、メモリセルＭＣ２１においては、強誘電体層１０４の分極によりエネルギーバンドが変化し、強誘電体層１０４のｎ型酸化物半導体層１０３側の面に正電荷が誘起されているので、ｎ型酸化物半導体層１０３がチャネルとして機能し電流が流れる。
図１３は、消去を行った後に読み出し動作を行う場合のエネルギーバンドを示すバンド図である。読み出し時においては読み出し対象のメモリセルＭＣ２１に対応する選択ワード線ＷＬ２の電位を０Ｖにし、非選択ワード線ＷＬ１、ＷＬ３－６にＶｒｅａｄを転送する。そして、選択ビット線ＢＬ１に電流が流れるか否かによって選択メモリセルＭＣ２１の書き込み状態を読み出す。図１３に示されるように、メモリセルＭＣ２１においては、強誘電体層１０４のｎ型酸化物半導体層１０３側の面に負電荷が誘起されているので、ｎ型酸化物半導体層１０３はチャネルとして機能せず電流は流れない。
ホール転送層１０２側がフローティングになっていることや、ＣＢはホール転送層１０２のほうが高いためｎ型酸化物半導体層１０３とホール転送層１０２との界面に電荷は発生しないため、読み出し動作時におけるホール転送層１０２のリークは発生し難い。ホール転送層１０２側のリークが懸念される場合は、図７を参照しながら説明した通り、中間層１０５として電子障壁層を設け、ｎ型酸化物半導体層１０３よりもバンドギャップＥｇが大きい酸化シリコンやＩＧＳＯといった材料を含む層を形成する。
上記説明したように、書込み動作や読み出し動作はｎ型酸化物半導体層１０３を用い、消去動作はホール転送層１０２を用いているので、ホール転送層１０２の移動度は強誘電体層１０４への消去速度を律速しない程度を確保すればよく、相対的に移動度は低くてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３：半導体記憶装置
３Ａ：半導体記憶装置
２２：導電層
２３：半導体層
３１：ホール転送層
３２：ｎ型酸化物半導体層
３３：強誘電体層
１００：半導体記憶装置
１０２：ホール転送層
１０３：ｎ型酸化物半導体層
１０４：強誘電体層
ＭＣ：メモリセル

Claims (12)

  1. 強誘電体材料を含む強誘電体層と、
    第１の電極及び第２の電極に電気的に接続され、ｎ型酸化物半導体を含む第１の半導体層と、
    前記強誘電体層を挟んで前記第１の半導体層とは反対側に配置された第３の電極と、
    前記第１の半導体層を挟んで前記強誘電体層とは反対側に配置され、４族半導体及びｐ型酸化物半導体のうち少なくとも１つを含む第２の半導体層と、を備える半導体記憶装置。
  2. 前記第１の半導体層と前記第２の半導体層との間に配置された中間層を備える請求項１に記載の半導体記憶装置。
  3. 前記中間層は、前記第１の半導体層及び前記第２の半導体層とは異なる化学組成の酸化物を含む請求項２に記載の半導体記憶装置。
  4. 前記中間層は、酸化シリコンを含む請求項２に記載の半導体記憶装置。
  5. 前記中間層は、Ｉｎ、Ｇａ、及びＳｉを含む酸化物を含む請求項２に記載の半導体記憶装置。
  6. 前記ｎ型酸化物半導体層は、Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、及びＴｉのうち少なくとも１つを含む酸化物を含む請求項１に記載の半導体記憶装置。
  7. 前記強誘電体層は、Ｈｆを含む酸化物を含む請求項１に記載の半導体記憶装置。
  8. 前記Ｈｆを含む酸化物は、Ｚｒ、Ａｌ、及びＳｉのうち少なくとも１つをさらに含む請求項７に記載の半導体記憶装置。
  9. 前記第２の半導体層は第１の電極及び第２の電極に電気的に接続される請求項１から８のいずれか１項に記載の半導体記憶装置。
  10. 前記導電層は複数積層され、
    前記強誘電体層は、複数積層された前記導電層の側面に沿って配置され、
    前記第１の半導体層は、前記強誘電体層の前記導電層とは反対側の側面に沿って配置され、
    前記第２の半導体層は、前記第１の半導体層の前記強誘電体層とは反対側の側面に沿って配置され、
    前記強誘電体層、前記第１の半導体層、及び前記第２の半導体層は、前記導電層が積層された方向に延びている請求項１から９のいずれか１項に記載の半導体記憶装置。
  11. Ｈｆを含む第１の酸化物層と、
    第１の電極及び第２の電極に電気的に接続され、Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、及びＴｉのうち少なくとも１つを含む酸化物半導体を含む第１の半導体層と、
    前記第１の酸化物層を挟んで前記第１の半導体層とは反対側に配置された第３の電極と、
    前記第１の半導体層を挟んで前記第１の酸化物層とは反対側に配置され、４族半導体を含む第２の半導体層と、
    前記第１の半導体層と前記第２の半導体層との間に配置された前記４族半導体の元素を含む第２の酸化物層を備える半導体記憶装置。
  12. 強誘電体材料を含む強誘電体層と、
    ドレイン及びソースに繋がるｎ型酸化物半導体層と、
    前記ｎ型酸化物半導体層を挟んで前記強誘電体層とは反対側に配置され、内部に発生したホールが前記強誘電体層に注入されるのを阻害し電位を保つホール転送層と、を備える半導体記憶装置。
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