JP7102363B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
近年、情報端末やインターネット、クラウド等で取り扱われるデータ量が爆発的に増加している。それに伴いメモリデバイスの大容量化、ビットコストの低減が求められている。
理想的なメモリデバイスは、高速性、高記憶密度及び低ビットコストの不揮発性半導体記憶装置である。現状では、全ての要求を満たすメモリデバイスは存在せず、用途によって適したメモリデバイスが、ユーザーに提供されている。
特開２０１３－１８３０８６号公報 米国特許第８６５４５７９号明細書 米国特許公開第２０１５／０２６２６７０号明細書 米国特許第９７８０１７０号明細書 米国特許第９５０２４３１号明細書 米国特許第１００５６１５０号明細書 米国特許第９４４３９０７号明細書 米国特許第９７８６６８３号明細書
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１方向に延伸する第１配線層と、第１方向に交差し且つ基板に垂直な第２方向に延伸する第１信号線と、第１配線層と第１信号線との間に第１の情報を記憶する第１メモリセルと、第１配線層の上方に設けられ、第１方向に延伸する第２配線層と、第２配線層の上方に設けられ、第１方向に延伸する第３配線層と、第３配線層の上方に設けられ、第１方向に延伸する第４配線層と、第２配線層と第１及び第２方向に交差する第３方向に離れて配置され、第１方向に延伸する第５配線層と、第３配線層と第３方向に離れて配置され、第１方向に延伸する第６配線層と、第４配線層と第３方向に離れて配置され、第１方向に延伸する第７配線層と、第１信号線の上方に設けられ、第１信号線に接続され、第２配線層と第５配線層との間、第３配線層と第６配線層との間、及び第４配線層と第７配線層との間に配置され、第２方向に延伸する第２信号線と、第１信号線の上方に設けられ、第１及び第２信号線並びに第６配線層に接続され、第２信号線と、第５乃至第７配線層との間に配置され、第２方向に延伸する第３信号線と、第２配線層及び第２信号線を含む第１トランジスタと、第３配線層及び第２信号線を含む第２トランジスタと、第４配線層及び第２信号線を含む第３トランジスタと、第５配線層及び第３信号線を含む第４トランジスタと、第７配線層及び第３信号線を含む第５トランジスタとを含む。
図１は、第１実施形態に係る半導体記憶装置の全体図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの断面図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの平面図である。 図５は、第１実施形態に係る半導体記憶装置の書き込み動作を示す図である。 図６は、第１実施形態に係る半導体記憶装置の読み出し動作を示す図である。 図７は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図８は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図９は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１０は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１１は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１２は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１３は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１４は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１５は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１６は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１７は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１８は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図１９は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２０は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２１は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２２は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２３は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２４は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２５は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２６は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２７は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２８は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図２９は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図３０は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図３１は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの製造工程を示す図である。 図３２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの平面図である。 図３３は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの断面図である。 図３４は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの断面図である。 図３５は、第４実施形態に係る半導体記憶装置の書き込み動作を示す図である。 図３６は、第４実施形態に係る半導体記憶装置の“１”読み出し動作を示す図である。 図３７は、第４実施形態に係る半導体記憶装置の“０”読み出し動作を示す図である。 図３８は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３９は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの断面図である。 図４０は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの平面図である。 図４１は、第５実施形態に係る半導体記憶装置の書き込み動作を示す図である。 図４２は、第５実施形態の第１例に係る半導体記憶装置の読み出し動作を示す図である。 図４３は、第５実施形態の第２例に係る半導体記憶装置の読み出し動作を示す図である。 図４４は、第６実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの断面図である。 図４５は、第６実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び読み出し回路ユニットの平面図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。本実施形態では、半導体記憶装置に、三次元積層型ＮＡＮＤ型フラッシュメモリを用いる場合について説明する。
１．１ 構成
１．１．１ 半導体記憶装置の構成
まず、半導体記憶装置１の全体構成の一例について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
図１に示すように、半導体記憶装置１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、読み出し回路２０、センスアンプ２１、データレジスタ２２、及びカラムデコーダ２３を含む。
入出力回路１０は、外部コントローラ２との信号ＤＱの入出力を制御する。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、入出力回路１０は、外部コントローラ２から受信したデータＤＡＴをデータレジスタ２２に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。また、入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２２から受信したデータＤＡＴ、及びアドレスレジスタ１３から受信したアドレスＡＤＤ等を、外部コントローラ２に送信する。
ロジック制御回路１１は、外部コントローラ２から各種制御信号を受信する。そしてロジック制御回路１１は、受信した制御信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部コントローラ２に動作が正常に終了したか否かを通知する。
アドレスレジスタ１３は、受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１３は、ロウアドレスＲＡＤＤをロウデコーダ１９へ転送し、カラムアドレスＣＡＤＤをカラムデコーダ２３に転送する。
コマンドレジスタ１４は、受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。
シーケンサ１５は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１５は、受信したコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、読み出し回路２０、センスアンプ２１、データレジスタ２２、及びカラムデコーダ２３等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
レディ／ビジー回路１６は、シーケンサ１５の動作状況に応じて、レディ／ビジー信号ＲＢｎを外部コントローラ２に送信する。
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、センスアンプ２１、データレジスタ２２、及びカラムデコーダ２３等に供給する。ロウデコーダ１９は、電圧発生回路１７より供給された電圧を読み出し回路２０及びメモリセルアレイ１８内のメモリセルトランジスタに印加する。センスアンプ２１は、電圧発生回路１７より供給された電圧を読み出し回路２０及び読み出し回路２０を介してメモリセルアレイ１８内のメモリセルトランジスタに印加する。
メモリセルアレイ１８は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。各々のブロックＢＬＫは、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である複数（本実施形態では４個）のストリングユニットＳＵ（ＳＵ０～ＳＵ３）を備えている。なお、メモリセルアレイ１８内のブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリングＮＳの個数は任意である。メモリセルアレイ１８の詳細については、後述する。
ロウデコーダ１９は、ロウアドレスＲＡＤＤをデコードする。ロウデコーダ１９は、デコード結果に基づき、メモリセルアレイ１８に、必要な電圧を印加する。
読み出し回路２０は、書き込み動作の場合、センスアンプ２１から印加された電圧をメモリセルアレイ１８に供給する。また、読み出し回路２０は、読み出し動作の場合、メモリセルアレイ１８から読み出されたデータに応じて、センスアンプ２１との接続を切り替える。読み出し回路２０は、複数のＮＡＮＤストリングＮＳに対応する複数の読み出し回路ユニットを備える。読み出し回路ユニットの詳細については、後述する。
センスアンプ２１は、読み出し動作のときには、読み出し回路２０との接続状態に応じてデータをセンスする。すなわち、センスアンプ２１は、読み出し回路２０を介して、メモリセルアレイ１８からデータを読み出す。そして、センスアンプ２１は、読み出したデータをデータレジスタ２２に送信する。また、センスアンプ２１は、書き込み動作のときには、読み出し回路２０を介して、書き込みデータをメモリセルアレイ１８に送信する。
データレジスタ２２は、複数のラッチ回路（不図示）を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に保持する。
カラムデコーダ２３は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡＤＤをデコードし、デコード結果に応じてデータレジスタ２２内のラッチ回路を選択する。
１．１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１８の回路構成の一例について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図２に示すように、ブロックＢＬＫ０は、複数のストリングユニットＳＵを含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば、５個のメモリセルトランジスタＭＣ（ＭＣ０～ＭＣ４）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０～ＭＣ４のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＣの個数は５個に限らず、８個や１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。また、選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳ内にそれぞれ１個以上であればよい。
ＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、選択トランジスタＳＴ１の順に、それぞれの電流経路が直列に接続される。そして、選択トランジスタＳＴ１のドレインは、対応する読み出し回路ユニットＲＣＵに接続される。また、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０～ＭＣ４の制御ゲートは、それぞれ異なるワード線ＷＬ０～ＷＬ４に共通に接続される。より具体的には、例えば、ブロックＢＬＫ０内にある複数のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。ワード線ＷＬ０～ＷＬ４は、ロウデコーダ１９に接続される。
同一のストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。選択ゲート線ＳＧＤは、ロウデコーダ１９に接続される。
同一のブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。選択ゲート線ＳＧＳは、ロウデコーダ１９に接続される。なお、選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳに接続されてもよい。
ブロックＢＬＫ内にある複数の選択トランジスタＳＴ１のドレインは、それぞれが異なる読み出し回路ユニットＲＣＵに接続される。１つのストリングユニットＳＵ内に対応する複数の読み出し回路ユニットＲＣＵは、例えば、セルソース線ＣＳＬに共通に接続される。また、１つのストリングユニットＳＵに対応する複数の読み出し回路ユニットＲＣＵは、それぞれが異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）、但し、Ｎは２以上の自然数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれが異なる読み出し回路ユニットＲＣＵを介して、異なるビット線ＢＬに接続される。ビット線ＢＬは、センスアンプ２１に接続される。また、ブロックＢＬＫ内にある各ストリングユニットＳＵの１つのＮＡＮＤストリングＮＳは、それぞれに対応する読み出し回路ユニットＲＣＵを介して、１つのビット線ＢＬに共通に接続される。
複数のブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
つまり、ストリングユニットＳＵは、それぞれが異なる読み出し回路ユニットＲＣＵを介して異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
１．１．３ 読み出し回路ユニット及びメモリセルアレイの断面構成
次に、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の断面構成の一例について、図３を用いて説明する。なお、図３の例では、層間絶縁膜の一部が省略されている。
まず、メモリセルアレイ１８の断面構成について説明する。
図３に示すように、半導体基板３０上には、絶縁層３１が形成されている。絶縁層３１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。なお、絶縁層３１が形成されている領域、すなわち半導体基板３０と配線層３２との間には、ロウデコーダ１９またはセンスアンプ２１等の回路が設けられていてもよい。
絶縁層３１上には、ソース線ＳＬとして機能する配線層３２が形成されている。配線層３２は、導電材料により構成される。配線層３２として、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
配線層３２の上方には、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ４、及び選択ゲート線ＳＧＤとして機能する７層の配線層３３が、半導体基板３０に垂直なＺ方向に離間して積層されている。配線層３３は、半導体基板３０に平行であり且つＺ方向と交差するＸ方向に延伸している。
配線層３３は、導電材料により構成される。配線層３３として、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、配線層３３として、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造が用いられる場合について説明する。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。
７層の配線層３３を貫通して底面が配線層３２に達するメモリピラーＭＰが形成されている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ブロック絶縁膜３４、電荷蓄積層３５、トンネル絶縁膜３６、半導体層３７、コア層３８、及びキャップ層３９を含む。
より具体的には、配線層３３を貫通して、底面が配線層３２に達するように、メモリピラーＭＰに対応するホールが形成されている。ホールの側面にはブロック絶縁膜３４、電荷蓄積層３５、及びトンネル絶縁膜３６が順次積層されている。そして、側面がトンネル絶縁膜３６に接し、底面が配線層３２に接するように半導体層３７が形成されている。半導体層３７は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、及び選択トランジスタＳＴ１のチャネルが形成される領域である。よって、半導体層３７は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。また、メモリピラーＭＰ内には、側面及び底面が半導体層３７に接するコア層３８が設けられている。半導体層３７及びコア層３８上には、側面がトンネル絶縁膜３６に接するキャップ層３９が形成されている。
ブロック絶縁膜３４として、絶縁材料が用いられる。絶縁材料は、例えば、ハフニウム（Ｈｆ）とＳｉＯ２とを用いたＨｆ（Ｓｉ）Ｏｘ／ＳｉＯ２／Ｈｆ（Ｓｉ）Ｏｘの積層構造であってもよく、ＳｉＯ２であってもよい。Ｈｆ（Ｓｉ）Ｏｘは、ＨｆＯｘにＳｉを含んでいてもよく、Ｓｉを含んでいなくてもよい。電荷蓄積層３５として、例えば、シリコン窒化膜（ＳｉＮ）が用いられる。トンネル絶縁膜３６として、例えば、ＳｉＯ２または酸窒化シリコン（ＳｉＯＮ）が用いられる。半導体層３７及びキャップ層３９として、例えば、ポリシリコンが用いられる。コア層３８として、例えば、ＳｉＯ２が用いられる。
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ４としてそれぞれ機能する５層の配線層３３とにより、メモリセルトランジスタＭＣ０～ＭＣ４がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層３３とにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層３３とにより、選択トランジスタＳＴ２が構成される。
キャップ層３９上には半導体層４０が形成されている。半導体層４０上には、読み出し回路ユニットＲＣＵが形成されている。半導体層４０として、例えば、ポリシリコンが用いられる。なお、キャップ層３９は、省略されてもよい。
次に、読み出し回路ユニットＲＣＵの断面構成について説明する。
読み出し回路ユニットＲＣＵは、例えば、５つのトランジスタＴＲ（ＴＲ０ａ、ＴＲ１ａ、ＴＲ２ａ、ＴＲ０ｂ、及びＴＲ２ｂ）を含む。トランジスタＴＲ０ａ、ＴＲ１ａ、及びＴＲ２ａは、半導体層４０の上方に積層され、その電流経路が直列に接続されている。同様に、トランジスタＴＲ０ｂ及びＴＲ２ｂは、半導体層４０の上方に積層され、その電流経路が直列に接続されている。図３の例では、読み出し回路ユニットＲＣＵにおいて、紙面右側にトランジスタＴＲ０ａ、ＴＲ１ａ、及びＴＲ２ａが設けられ、紙面左側にトランジスタＴＲ０ｂ及びＴＲ２ｂが設けられている。
トランジスタＴＲ０ａ及びＴＲ０ｂのソースは、半導体層４０に接続されている。また、トランジスタＴＲ２ａ及びＴＲ２ｂのドレインは、読み出し回路ユニットＲＣＵ上に設けられている導電層４７に接続されている。また、トランジスタＴＲ２ｂのソース及びトランジスタＴＲ０ｂのドレインは、セルソース線ＣＳＬに接続されている。セルソース線ＣＳＬは、例えば、ロウデコーダ１９に接続される。
トランジスタＴＲ０ａ、ＴＲ１ａ、ＴＲ２ａ、ＴＲ０ｂ、及びＴＲ２ｂのゲートは、選択ゲート線ＳＧ０ａ、ＳＧ１ａ、ＳＧ２ａ、ＳＧ０ｂ、及びＳＧ２ｂにそれぞれに接続されている。選択ゲート線ＳＧ０ａ、ＳＧ１ａ、ＳＧ２ａ、ＳＧ０ｂ、及びＳＧ２ｂは、ロウデコーダ１９に接続される。選択ゲート線ＳＧ０ａとＳＧ０ｂとは、同じ層（レイヤ）に形成されている。セルソース線ＣＳＬと選択ゲート線ＳＧ１ａとは、同じレイヤに形成されている。選択ゲート線ＳＧ２ａとＳＧ２ｂとは、同じレイヤに形成されている。
より具体的には、配線層３３の上方には、Ｘ方向に延伸する配線層４１～４３がＺ方向に離間して積層されている。配線層４１～４３は、導電材料により構成される。例えば、配線層４１及び４３として、ｐ型半導体、または金属材料等が用いられる。また、例えば、配線層４２として、ｎ型半導体が用いられる。
配線層４１～４３を貫通し、底面が半導体層４０に接する読み出し回路ユニットＲＣＵが形成されている。読み出し回路ユニットＲＣＵは、Ｙ方向において、配線層４１～４３をそれぞれ分離している。例えば、図３の例では、読み出し回路ユニットＲＣＵに対して紙面右側に形成されている配線層４１～４３が、選択ゲート線ＳＧ０ａ、ＳＧ１ａ、及びＳＧ２ａとして、それぞれ機能する。また、読み出し回路ユニットＲＣＵに対して紙面左側に形成されている配線層４１～４３が、選択ゲート線ＳＧ０ｂ、セルソース線ＣＳＬ、及び選択ゲート線ＳＧ２ｂとして、それぞれ機能する。
読み出し回路ユニットＲＣＵは、例えば、絶縁層４４、半導体層４５、及び絶縁層４６を含む。より具体的には、読み出し回路ユニットＲＣＵに対応するトレンチＲＴがＸ方向に延伸して形成され、トレンチＲＴの側面には絶縁層４４が形成されている。絶縁層４４は、トランジスタＴＲ０ａ、ＴＲ１ａ、ＴＲ２ａ、ＴＲ０ｂ、及びＴＲ２ｂのゲート絶縁膜として機能する。そして、側面が絶縁層４４に接し、底面が半導体層４０に接するように半導体層４５が形成されている。そして、側面及び底面が半導体層４５に接し、Ｘ方向に延伸する絶縁層４６が形成されている。半導体層４５は、トランジスタＴＲ０ａ、ＴＲ１ａ、ＴＲ２ａ、ＴＲ０ｂ、及びＴＲ２ｂのチャネルが形成される領域である。すなわち、半導体層４５は、トランジスタＴＲ０ａ、ＴＲ１ａ及びＴＲ２ａの電流経路を直列に接続する信号線と、トランジスタＴＲ０ｂ及びＴＲ２ｂの電流経路を直列に接続する信号線として機能する。このため、トランジスタＴＲ０ａ、ＴＲ１ａ、及びＴＲ２ａの電流経路（信号線）と、トランジスタＴＲ０ｂ及びＴＲ２ｂの電流経路（信号線）とを分離するために、半導体層４５の底部近傍を除く部分（少なくとも配線層４１の底面よりも上方の部分）は、絶縁層４６により、Ｘ方向において、２つに分離されている。
絶縁層４４及び４６の材料は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、高誘電率材料（例えば、酸化アルミニウム、酸化ハフニウム、または、酸化ジルコニウム）等から選択される。絶縁層４４及び４６は、これらの材料の混合物膜、または、積層膜でもよい。以下では、絶縁層４４及び４６として、ＳｉＯ２が用いられる場合について説明する。
半導体層４５は、例えば、多結晶シリコン（Ｓｉ）、多結晶ゲルマニウム（Ｇｅ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、酸化物半導体、及び、２次元半導体材料（例えば、ＭｏＳ２又はＷＳｅ２）等から選択される。なお、これらの材料からなる膜のうち少なくとも２つを含む積層膜、例えば、シリコンとゲルマニウムとの積層膜、または、複数の２次元半導体材料の積層膜が、半導体層４５に用いられてもよい。酸化物半導体の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）等の酸化物、または、それらの酸化物の混合物（化合物）である。例えば、酸化物半導体の材料は、ＩｎＧａＺｎＯ、及びＩｎＧａＳｎＯ等である。以下、本実施形態では、半導体層４５として、酸化物半導体が用いられる場合について説明する。
例えば、酸化物半導体のバンドギャップは、シリコンのバンドギャップの３倍程度の大きさを有する。例えば、ＩｎＧａＺｎＯのバンドギャップは、３．５ｅＶ程度である。このため、酸化物半導体における伝導帯及び価電子帯との間におけるバンド間トンネルによる電子のリークは、無視できるほど小さい。それゆえ、例えば、トランジスタＴＲ０ａ及びＴＲ２ａがオフ状態の場合、トランジスタＴＲ１ａの電荷は、半導体層４５（酸化物半導体）に保持され、メモリピラーＭＰあるいはビット線ＢＬに放出されない。
選択ゲート線ＳＧ０ａ、ＳＧ１ａ、ＳＧ２ａ、ＳＧ０ｂ、及びＳＧ２ｂとして機能する配線層４１～４３は、半導体層４５とは接していないが、セルソース線ＣＳＬとして機能する配線層４２は、半導体層４５に接している。
半導体層４５及び絶縁層４６上には、導電層４７が形成されている。導電層４７は、ビット線ＢＬに電気的に接続される。導電層４７は、導電材料により構成される。例えば、導電層４７として、ｎ型半導体が用いられる。
なお、メモリピラーＭＰの半導体層３７と、読み出し回路ユニットＲＣＵの半導体層４５とは、半導体層４０（及びキャップ層３９）を介して接続されている。このため、例えば、半導体層３７のＹ方向の直径と、半導体層４５のＹ方向の幅とは、同じでもよく、異なっていてもよい。
１．１．４ 読み出し回路ユニット及びメモリセルアレイの平面構成
次に、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の平面構成について、図４を用いて説明する。図４は、半導体基板３０に平行なＸＹ平面内における選択ゲート線ＳＧ０ａ及びＳＧ０ｂの上面並びにワード線ＷＬ４の上面を示している。
まず、ワード線ＷＬ４の上面（以下、「ＷＬ４平面」と表記する）について説明する。
図４に示すように、ワード線ＷＬ４（配線層３３）を貫通するメモリピラーＭＰが、Ｘ方向に向かって２列に千鳥配置されている。メモリピラーＭＰの側面には、ブロック絶縁膜３４、電荷蓄積層３５、トンネル絶縁膜３６、半導体層３７が順次積層されており、半導体層３７の内部にはコア層３８が形成されている。図４の例では、ワード線ＷＬ４とメモリピラーＭＰとを含む領域により、メモリセルトランジスタＭＣ４が構成される。
次に、選択ゲート線ＳＧ０ａ及びＳＧ０ｂの上面（以下、「ＳＧ０平面」と表記する）について説明する。
Ｘ方向に延びる選択ゲート線ＳＧ０ａ（配線層４１）及び選択ゲート線ＳＧ０ｂ（配線層４１）がＹ方向に離れて、交互に配置されている。選択ゲート線ＳＧ０ａとＳＧ０ｂとの間には、Ｘ方向に沿って複数の読み出し回路ユニットＲＣＵ及び複数のホールＡＨが交互に配置されている。読み出し回路ユニットＲＣＵは、メモリピラーＭＰの上方に形成されている。読み出し回路ユニットＲＣＵに対応するトレンチＲＴのＹ方向に向かう２つの側面には、絶縁層４４がそれぞれ形成されている。トレンチＲＴの内部には、２つの絶縁層４４に接するようにＸ方向に延伸する２つの半導体層４５が形成されている。更に、２つの半導体層４５の間には絶縁層４６が形成されている。すなわち、絶縁層４４及び半導体層４５は、Ｙ方向において、それぞれ２つに分離されている。図４の例では、選択ゲート線ＳＧ０ａと、トレンチＲＴの選択ゲート線ＳＧ０ａに向かう側面に形成された絶縁層４４及び半導体層４５とを含む領域により、トランジスタＴＲ０ａが構成される。同様に、選択ゲート線ＳＧ０ｂと、トレンチＲＴの選択ゲート線ＳＧ０ｂに向かう側面に形成された絶縁層４４及び半導体層４５とを含む領域により、トランジスタＴＲ０ｂが構成される。
ホールＡＨは、読み出し回路ユニットＲＣＵをＸ方向に分離するために設けられる。このため、Ｙ方向におけるホールＡＨの長さ（幅）は、Ｙ方向におけるトレンチＲＴ、すなわち読み出し回路ユニットＲＣＵの長さ（幅）よりも長い。ホールＡＨ内は、絶縁層４８により埋め込まれている。絶縁層４８として、例えば、ＳｉＯ２が用いられる。
１．２ 書き込み動作
次に、書き込み動作について、図５を用いて説明する。図５は、書き込み動作時における各配線の電圧の一例を示している。
書き込み動作は、電荷を電荷蓄積層３５に注入することにより、メモリセルトランジスタＭＣの閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。メモリセルトランジスタＭＣは、閾値電圧のレベルに応じてデータが割り付けられる。以下では、メモリセルトランジスタＭＣが１ビットのデータを保持可能であり、閾値電圧が読み出し電圧よりも高い状態を“１”データに割り付け、閾値電圧が読み出し電圧よりも低い状態を“０”データに割り付ける。なお、メモリセルトランジスタＭＣは、２ビット以上のデータを保持可能であってもよい。
以下、本実施形態では、書き込み動作において、閾値電圧を上昇させる動作を「“１”書き込み動作」と表記する。他方で、閾値電圧を維持させる動作を「“０”書き込み動作」と表記する。
図５に示すように、書き込み動作の場合、読み出し回路ユニットＲＣＵの選択ゲート線ＳＧ０ａ、ＳＧ１ａ、及びＳＧ２ａには電圧ＶＨが印加される。電圧ＶＨは、対応するトランジスタＴＲをオン状態にする電圧である。例えば、電圧ＶＨとして、電源電圧ＶＤＤが用いられてもよい。これにより、トランジスタＴＲ０ａ、ＴＲ１ａ、及びＴＲ２ａがオン状態とされ、ビット線ＢＬとメモリピラーＭＰとは電気的に接続される。また、選択ゲート線ＳＧ０ｂ及びＳＧ２ｂには電圧ＶＬが印加される。電圧ＶＬは、電圧ＶＨ及び対応するトランジスタの閾値電圧よりも低い電圧であり、対応するトランジスタＴＲをオフ状態とさせる。例えば、半導体層４５に酸化物半導体を用いるとトランジスタＴＲがノーマリーオン型として機能する場合がある。この場合、トランジスタＴＲをオフ状態にするため、電圧ＶＬは、負電圧とされる。また、電圧ＶＬとして、電圧ＶＳＳが用いられてもよい。これにより、トランジスタＴＲ０ｂ及びＴＲ２ｂは、オフ状態とされる。このため、セルソース線ＣＳＬは、ビット線ＢＬ及びメモリピラーＭＰとは電気的に接続されない。例えば、セルソース線ＣＳＬは、フローティング状態とされる。
“１”書き込み動作に対応するビット線ＢＬには、例えば接地電圧ＶＳＳが印加される。また、“０”書き込み動作に対応するビット線ＢＬには、電圧ＶＢＬが印加される。電圧ＶＢＬは、電圧ＶＳＳよりも高い電圧である。
メモリピラーＭＰにおいて、選択ゲート線ＳＧＤには、電圧ＶＳＧＤが印加される。電圧ＶＳＧは、“１”書き込み動作において、電流経路に電圧ＶＳＳが印加された選択トランジスタＳＴ１をオン状態にし、“０”書き込み動作において、電流経路に電圧ＶＢＬが印加された選択トランジスタＳＴ１をオフ状態にする電圧である。例えば、選択トランジスタＳＴ１の閾値電圧をＶｔ＿ｓｔｇとすると、電圧ＶＳＧＤと、電圧ＶＳＳと、電圧ＶＢＬとは、ＶＳＳ＜（ＶＳＧＤ－Ｖｔ＿ｓｔｇ）＜ＶＢＬの関係にある。
選択ゲート線ＳＧＳには、電圧Ｖｏｆｆが印加される。電圧Ｖｏｆｆは、対応する選択トランジスタＳＴ１またはＳＴ２をオフ状態にする電圧である。これにより、選択トランジスタＳＴ２は、オフ状態とされる。
ソース線ＳＬには、電圧ＶＳＲＣが印加される。例えば、電圧ＶＳＲＣは、電圧ＶＳＳよりも高く、電圧ＶＢＬよりも低い電圧である。
この状態において、例えば、ワード線ＷＬ２が選択されている場合（以下、「選択ワード線」と表記する）、選択ワード線ＷＬ２には、プログラム電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３、及びＷＬ４には、電圧ＶＰＡＳＳが印加される。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＣの閾値電圧に関わらず、メモリセルトランジスタＭＣをオン状態にする電圧である。例えば、電圧ＶＰＡＳＳは、電圧ＶＨよりも高い電圧である。電圧ＶＰＧＭは、電圧ＶＰＡＳＳよりも高い電圧である。
“１”書き込み動作に対応するメモリピラーＭＰでは、選択トランジスタＳＴ１がオン状態となっている。このため、メモリセルトランジスタＭＣのチャネルの電位は、ＶＳＳに維持される。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ－ＶＳＳ）が大きくなる。その結果、電荷が電荷蓄積層３５に注入されて、メモリセルトランジスタＭＣ２の閾値電圧が上昇する。
“０”書き込み動作に対応するメモリピラーＭＰでは、選択トランジスタＳＴ１及びＳＴ２がカットオフ状態となっている。このため、チャネルはフローティング状態とされ、チャネルとワード線ＷＬとの容量カップリングにより、チャネル電位は上昇する（図５の参照符号「ＣＮＬ ｂｏｏｓｔ」）。よって、制御ゲートとチャネルとの間の電位差は、小さくなる。その結果、電荷は電荷蓄積層３５にほとんど注入されないため、メモリセルトランジスタＭＣ２の閾値電圧は、維持される。
１．３ 読み出し動作
次に、読み出し動作について、図６を用いて説明する。図６は、読み出し動作時における各配線の電圧の一例を示している。以下、本実施形態では、“０”データを読み出す動作を「“０”読み出し動作」と表記する。他方で、“１”データを読み出す動作を「“１”読み出し動作」と表記する。
図６に示すように、読み出し動作の場合、ビット線ＢＬには電圧ＶＢＬＲＤが印加される。電圧ＶＢＬＲＤは、電圧ＶＳＳよりも高い電圧である。また、ソース線ＳＬには、例えば電圧ＶＳＳが印加される。
読み出し回路ユニットＲＣＵの選択ゲート線ＳＧ０ｂ、ＳＧ２ａ、及びＳＧ２ｂには、電圧ＶＬが印加される。これにより、トランジスタＴＲ０ｂ、ＴＲ２ａ、及びＴＲ２ｂがオフ状態とされる。トランジスタＴＲ０ｂ及びＴＲ２ａがオフ状態とされることにより、ビット線ＢＬとメモリピラーＭＰとは電気的に接続されない。また、選択ゲート線ＳＧ０ａ及びＳＧ１ａには電圧ＶＨが印加される。これにより、トランジスタＴＲ０ａ及びＴＲ１ａは、オン状態とされる。また、セルソース線ＣＳＬには、電圧ＶＳＳが印加される。
メモリピラーＭＰにおいて、選択ゲート線ＳＧＤ及びＳＧＳには、電圧Ｖｏｎが印加される。電圧Ｖｏｎは、対応する選択トランジスタＳＴ１またはＳＴ２をオン状態にする電圧である。これにより、選択トランジスタＳＴ１及びＳＴ２はオン状態とされる。
例えば、ワード線ＷＬ２が選択されている場合、選択ワード線ＷＬ２には、読み出し電圧ＶＣＧＲＶが印加され、非選択のワード線ＷＬ０、ＷＬ１、ＷＬ３、及びＷＬ４には、電圧ＶＲＥＡＤが印加される。電圧ＶＣＧＲＶは、メモリセルトランジスタＭＣの閾値電圧レベルに応じて設定される電圧であり、例えば、電圧ＶＬより高く、電圧ＶＨより低い電圧である。電圧ＶＲＥＡＤは、電圧ＶＨ及び電圧ＶＣＧＲＶより高い電圧である。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＣの閾値電圧に関わらず、メモリセルトランジスタＭＣをオン状態にする電圧である。
“１”読み出し動作に対応するメモリピラーＭＰでは、メモリセルトランジスタＭＣ２の閾値電圧が電圧ＶＣＧＲＶよりも高い。このため、メモリセルトランジスタＭＣ２は、オフ状態とされる。メモリセルトランジスタＭＣ３及びＭＣ４並びに選択トランジスタＳＴ１のチャネルは、フローティング状態とされ、ワード線ＷＬ３及びＷＬ４並びに選択ゲート線ＳＧＤとの容量カップリングにより、チャネル電位が上昇する。読み出し回路ユニットＲＣＵでは、チャネル電位の上昇による電圧ＶＢＳＴが、トランジスタＴＲ１ａのチャネルに印加される。すると、トランジスタＴＲ１ａのチャネルとトランジスタＴＲ２ｂのチャネルとの容量カップリングにより、トランジスタＴＲ２ｂのバックゲートの電圧が上昇し、トランジスタＴＲ２ｂがオン状態とされる。この結果、ビット線ＢＬとセルソース線ＣＳＬとは電気的に接続され、ビット線ＢＬからセルソース線ＣＳＬに電流が流れる。
“０”読み出し動作に対応するメモリピラーＭＰでは、メモリセルトランジスタＭＣ２の閾値電圧が電圧ＶＣＧＲＶより低い。このため、メモリセルトランジスタＭＣ２は、オン状態とされる。メモリセルトランジスタＭＣ０～ＭＣ４、選択トランジスタＳＴ１及びＳＴ２がオン状態とされるため、読み出し回路ユニットＲＣＵでは、ソース線ＳＬの電圧ＶＳＳが、トランジスタＴＲ１ａのチャネルに印加される。この場合、トランジスタＴＲ２ｂのバックゲートの電圧は上昇しないため、トランジスタＴＲ２ｂはオフ状態を維持する。この結果、ビット線ＢＬとセルソース線ＣＳＬとは電気的に接続されない。すなわち、ビット線ＢＬからセルソース線ＣＳＬに電流がほとんど流れない。
センスアンプ２１は、読み出し動作の際、ビット線ＢＬからセルソース線ＣＳＬに流れる読み出し電流を検知することにより、メモリセルトランジスタＭＣのデータを読み出す。
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。以下、本効果につき、詳述する。
例えば、読み出し動作において、ビット線ＢＬからメモリピラーＭＰを介してソース線ＳＬに読み出し電流を流す場合、メモリピラーＭＰのチャネル抵抗に依存して、読み出し電流が変動する。例えば、メモリピラーＭＰの微細化またはメモリピラーＭＰ内において直列に接続されたメモリセルトランジスタＭＣ数の増加にともない、メモリピラーＭＰのチャネル抵抗は増大する傾向にある。このため、メモリピラーＭＰを流れる読み出し電流が低下する。すると、センスアンプは、読み出し電流を検知するが困難となるため、誤読み出しの可能性が高くなり、読み出し時間も増大する傾向にある。
これに対し、本実施形態に係る構成であれば、半導体記憶装置１は、メモリピラーＭＰに対応する読み出し回路ユニットＲＣＵを含む。読み出し回路ユニットＲＣＵは、メモリセルトランジスタＭＣのデータに応じて、ビット線ＢＬと読み出し回路ユニットＲＣＵ内に設けられたセルソース線ＣＳＬとの接続を設定できる。このため、センスアンプ２１は、読み出し動作の際、ビット線ＢＬからセルソース線ＣＳＬに流れる読み出し電流を検知することにより、メモリセルトランジスタＭＣのデータを読み出すことができる。メモリピラーＭＰのチャネル抵抗の影響、すなわち、メモリセルアレイ１８の構造の影響を受けないため、ビット線ＢＬを流れる読み出し電流の低下を抑制できる。よって、半導体記憶装置は、誤読み出しを抑制でき、信頼性を向上できる。また、半導体記憶装置は、読み出し時間の増加を抑制できるため、処理能力を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の製造方法について２つの例を示す。以下、第１実施形態と異なる点を中心に説明する。
２．１ 第１例
まず、第１例について、図７～図２２を用いて説明する。図７～図２２の例は、読み出し回路ユニットＲＣＵの平面図及び平面図のＡ１－Ａ２線に沿って切断した断面図を示している。以下では、メモリセルアレイ１８の配線層３３に対応する構造を犠牲層で形成した後、犠牲層を導電材料に置き換えて配線層３３を形成する方法（以下、「リプレース」と呼ぶ）を適用した場合について説明する。また、本例では、読み出し回路ユニットＲＣＵにおいて、配線層４１及び４３をリプレースにより形成する場合について説明する。
図７に示すように、半導体基板３０上に絶縁層３１及び配線層３２を形成した後、８層の絶縁層５０と配線層３３に対応する７層の犠牲層５１とを交互に積層する。絶縁層５０として、例えば、ＳｉＯ２が用いられる。犠牲層５１として、例えば、ＳｉＮが用いられる。なお、犠牲層５１は、ＳｉＮに限定されない。犠牲層５１は、例えば、絶縁層５０とウエットエッチングの選択比が十分に得られる材料であればよい。
次に、底面が配線層３２に達するメモリピラーＭＰを形成する。より具体的には、絶縁層５０及び犠牲層５１を加工してメモリピラーＭＰに対応するホールを形成する。次に、ブロック絶縁膜３４、電荷蓄積層３５、及びトンネル絶縁膜３６を順次積層した後、ホール底部のブロック絶縁膜３４、電荷蓄積層３５、及びトンネル絶縁膜３６を除去する。次に、半導体層３７及びコア層３８を順次積層してホール内を埋め込む。次に、最上層の絶縁層５０上のブロック絶縁膜３４、電荷蓄積層３５、トンネル絶縁膜３６、半導体層３７、及びコア層３８を除去する。このとき、ホールの上部において、半導体層３７及びコア層３８の一部がエッチングされる。その後、ホールの上部を埋め込むようにキャップ層３９を形成する。
図８に示すように、絶縁層５２（例えば、ＳｉＯ２）を形成した後、犠牲層５１を除去し空隙ＡＧを形成する。より具体的には、例えば、犠牲層５１がＳｉＮである場合、底面が配線層３２に達し、側面に７層の犠牲層５１が露出したスリット（不図示）を形成する。次に、燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングにより、スリットの側面から露出している犠牲層５１をエッチングし、空隙ＡＧを形成する。
図９に示すように、ＴｉＮ及びＷを順次成膜して、空隙ＡＧを埋め込む。次に、スリット内及び絶縁層５２上のＷとＴｉＮとを除去することにより配線層３３が形成される。次に、スリットを、例えば、ＳｉＯ２により埋め込む。
その後、キャップ層３９上に半導体層４０を形成する。
図１０に示すように、絶縁層５２上に絶縁層５３を形成する。絶縁層５３は、トレンチＲＴを形成する際のエッチングストッパーとして機能する。次に、絶縁層５３上に、絶縁層５４、犠牲層５５、絶縁層５４、半導体層５６、絶縁層５４、犠牲層５５、及び絶縁層５４を順次積層する。犠牲層５５は、配線層４１及び４３に対応する。半導体層５６は、配線層４２に対応する。
絶縁層５３として、例えば、酸化アルミニウムが用いられる。なお、絶縁層５３は、絶縁層５４、犠牲層５５、及び半導体層５６とエッチング選択比が得られる材料であればよい。絶縁層５４として、例えば、ＳｉＯ２が用いられる。犠牲層５５として、例えば、ＳｉＮが用いられる。半導体層５６として、例えば、アモルファスシリコンが用いられる。
図１１に示すように、底面が半導体層４０に達するトレンチＲＴを形成する。より具体的には、絶縁層５３及び５４、犠牲層５５、及び半導体層５６を加工してトレンチＲＴを形成する。次に、絶縁層４４を形成した後、トレンチＲＴ底部の絶縁層４４を除去する。次に、半導体層４５及び絶縁層４６を順次積層してトレンチＲＴ内を埋め込む。次に、最上層の絶縁層５４上の絶縁層４４、半導体層４５、及び絶縁層４６を除去する。
図１２に示すように、トレンチＲＴ内に形成された絶縁層４４、半導体層４５、及び絶縁層４６の上面を被覆するように絶縁層５４を形成する。次に、トレンチＲＴ、すなわち絶縁層４４、半導体層４５、及び絶縁層４６を分離するように、底面が絶縁層５２に達するホールＡＨを形成し、内部を絶縁層４８により埋め込む。
図１３に示すように、セルソース線ＣＳＬが形成される領域において、底面が絶縁層５３に達するホールＲＨを形成する。
図１４に示すように、ホールＲＨの側面に露出している半導体層５６を除去する。次に、半導体層５６を除去して露出したトレンチＲＴ側面の絶縁層４４を除去し、半導体層４５を露出させる。
図１５に示すように、ホールＲＨ及び半導体層５６を除去した領域に導電層５７を形成する。導電層５７は、半導体層４５の露出した側面と接している。導電層５７は、導電材料により構成される。導電層５７として、例えば、ｎ型半導体が用いられる。ｎ型半導体として、例えば、リン（Ｐ）またはヒ素（Ａｓ）を添加したドープドポリシリコンが、ＣＶＤにより形成されてもよい。
図１６に示すように、ホールＲＨ内の導電層５７をエッチングする。このとき、半導体層５６を除去した領域においては、半導体層４５と接する部分に導電層５７が残るように、エッチング量を調整する。
図１７に示すように、ホールＲＨ及び半導体層５６を除去した領域を犠牲層５８により埋め込む。例えば、犠牲層５８として、ＳｉＮが用いられる。なお、犠牲層５８は、ホールＲＨ及び半導体層５６を除去した領域を完全に埋め込んでいなくてもよく、内部に空洞ができていてもよい。
図１８に示すように、選択ゲート線ＳＧ０ａ、ＳＧ１ａ、及びＳＧ２ａが形成される領域において、底面が絶縁層５３に達するホールＲＨが形成される。
図１９に示すように、ホールＲＨ側面に露出している半導体層５６を除去する。
図２０に示すように、犠牲層５５及び５８を、例えば、ウエットエッチングにより除去する。
図２１に示すように、ホールＲＨ並びに半導体層５６及び犠牲層５５を除去した領域に導電層５９を形成する。導電層５９は、導電材料により構成される。例えば、導電層５９として、ＴｉＮとＷとの積層構造が用いられる。
図２２に示すように、ホールＲＨ内の導電層５９を除去し、ホールＲＨ内を絶縁層６０により埋め込む。絶縁層６０として、例えば、ＳｉＯ２が用いられる。ホールＲＨ内の導電層５９を除去する場合、半導体層５６及び犠牲層５５を除去した領域の導電層５９は、エッチングされないように、エッチング量を調整する。これにより、導電層５９がＺ方向において３層に離間され、配線層４１～４３が形成される。
２．２ 第２例
次に、第２例について、図２３～図３１を用いて説明する。図２３～図３１の例は、読み出し回路ユニットＲＣＵの平面図及び平面図のＡ１－Ａ２線に沿って切断した断面図を示している。本例では、リプレースを用いずに読み出し回路ユニットＲＣＵを形成する場合について説明する。
図２３に示すように、第１例の図７～図９と同様に、メモリピラーＭＰ、配線層３３、及び半導体層４０を形成する。
次に、絶縁層５３を形成する。本例では、絶縁層５３として、例えば、ＳｉＮが用いられる。
次に、絶縁層５３上に、絶縁層５４、配線層４１、絶縁層５４、配線層４２、絶縁層５４、配線層４３を順次積層する。
本例では、配線層４１及び４３と配線層４２とでは、エッチングの選択比が異なる導電材料が用いられる。配線層４１及び４３として、例えば、金属材料が用いられてもよく、ｐ型半導体が用いられてもよい。より具体的には、金属材料として、例えば、ＴｉＮとＷとの積層構造が用いられてもよい。ｐ型半導体として、例えば、ホウ素（Ｂ）を添加したドープドポリシリコンが、ＣＶＤにより形成されてもよい。また、配線層４２として、例えば、ｎ型半導体が用いられる。ｎ型半導体として、例えば、リン（Ｐ）またはヒ素（Ａｓ）を添加したドープドポリシリコンが、ＣＶＤにより形成されてもよい。
図２４に示すように、第１例の図１１と同様に、トレンチＲＴを形成した後、トレンチＲＴ内に絶縁層４４、半導体層４５、及び絶縁層４６を形成する。
図２５に示すように、第１例の図１２と同様に、ホールＡＨを形成し、内部を絶縁層４８により埋め込む。
図２６に示すように、セルソース線ＣＳＬが形成される領域において、底面が絶縁層５３に達するホールＲＨを形成する。
図２７に示すように、ホールＲＨの側面に露出している配線層４２を除去する。次に、配線層４２を除去して露出したトレンチＲＴ側面の絶縁層４４を除去し、半導体層４５を露出させる。
図２８に示すように、ホールＲＨ及び配線層４２を除去した領域に導電層５７を形成する。導電層５７は、半導体層４５の露出した側面と接している。導電層５７として、例えば、ｎ型半導体が用いられる。
図２９に示すように、ホールＲＨ内の導電層５７をエッチングする。このとき、半導体層５６を除去した領域においては、半導体層４５と接する部分に導電層５７が残るように、エッチング量を調整する。
図３０に示すように、ホールＲＨ及び配線層４２を除去した領域に配線層４２を形成する。
図３１に示すように、ホールＲＨ内の配線層４２を除去し、ホールＲＨ内を絶縁層６０により埋め込む。絶縁層６０として、例えば、ＳｉＯ２が用いられる。
２．３ 本実施形態に係る効果
本実施形態に係る構成を、第１実施形態に適用できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８に設けられた上方の配線層との接続領域について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ 読み出し回路ユニット及びメモリセルアレイの平面構成
まず、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の平面構成について、図３２を用いて説明する。なお、図３２の例では、第２実施形態で説明した絶縁層５０、５２～５４が省略されている。
図３２に示すように、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８は、アレイ部及び階段接続部を含む。
アレイ部には、複数のメモリピラーＭＰ及び読み出し回路ユニットＲＣＵが形成される。そして、読み出し回路ユニットＲＣＵ、すなわち、半導体層４５及び絶縁層４６上には導電層４７が形成されている。導電層４７上には、例えば、Ｙ方向に延伸するビット線ＢＬが形成されている。
階段接続部には、読み出し回路ユニットＲＣＵの選択ゲート線ＳＧ０ａ、ＳＧ１ａ、ＳＧ２ａ、ＳＧ０ｂ、及びＳＧ２ｂ並びにセルソース線ＣＳＬと、メモリセルアレイ１８の選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬ０～ＷＬ４と、に接続される複数のコンタクトプラグＣＣが形成される。コンタクトプラグＣＣ上には、図示せぬ配線層が形成される。
階段接続部では、読み出し回路ユニットＲＣＵの選択ゲート線ＳＧ２ａに対応する配線層４３、選択ゲート線ＳＧ１ａに対応する配線層４２、及び選択ゲート線ＳＧ０ａに対応する配線層４１が、アレイ部から階段接続部に向かうＸ方向に階段状に引き出されている。また、配線層４１～４３をＹ方向に分離するスリットＳＬＴを介してＹ方向に隣り合うように、選択ゲート線ＳＧ２ｂに対応する配線層４３、セルソース線ＣＳＬに対応する配線層４２、及び選択ゲート線ＳＧ０ｂに対応する配線層４１が、アレイ部から階段接続部に向かうＸ方向に階段状に引き出されている。
また、メモリセルアレイ１８では、選択ゲート線ＳＧＤ、ワード線ＷＬ４～ＷＬ０、選択ゲート線ＳＧＳに対応する配線層３３が、読み出し回路ユニットＲＣＵの階段接続部よりもアレイ部から離れた位置において、アレイ部から階段接続部に向かうＸ方向に階段状に引き出されている。
配線層３３及び４１～４３の各々は、引き出された端部領域において、コンタクトプラグＣＣと接続されている。
３．２ 読み出し回路ユニット及びメモリセルアレイの断面構成
次に、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の断面構成について、図３３を用いて説明する。図３３は、図３２のＢ１－Ｂ２線に沿った断面図である。なお、図３３の例では、第２実施形態で説明した絶縁層５０、５２～５４が省略されている。
図３３に示すように、配線層３２の上方には、７層の配線層３３及び配線層４１～４３がＺ方向に離間して積層されている。７層の配線層３３及び配線層４１～４３は、アレイ部から階段接続部に向かうＸ方向に、配線層４３、配線層４２、配線層４１、７層の配線層３３の順に階段状に引き出されている。Ｘ方向に引き出された配線層３３及び４１～４３の各々の端部領域上には、コンタクトプラグＣＣが設けられている。
３．３ 本実施形態に係る効果
本実施形態に係る構成を、第１実施形態に適用できる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、ラッチ機能を有する読み出し回路ユニットＲＣＵの構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
４．１ 読み出し回路ユニット及びメモリセルアレイの断面構成
まず、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の断面構成の一例について、図３４を用いて説明する。なお、図３４の例では、層間絶縁膜の一部が省略されている。
図３４に示すように、メモリピラーＭＰの構成は、第１実施形態の図３と同じである。
本実施形態の読み出し回路ユニットＲＣＵは、例えば、６つのトランジスタＴＲ（ＴＲ０ａ、ＴＲ１ａ、ＴＲ２ａ、ＴＲ０ｂ、ＴＲ２ｂ、及びＴＲＣ）を含む。図３とは異なる点は、トランジスタＴＲ１ａとＴＲ２ａとの間にトランジスタＴＲＣが設けられている。
トランジスタＴＲＣのゲートは、コントロールゲート線ＣＧに接続されている。コントロールゲート線ＣＧは、ロウデコーダ１９に接続される。コントロールゲート線ＣＧとして機能する配線層４９は、Ｚ方向において、選択ゲート線ＳＧ１ａとして機能する配線層４２と選択ゲート線ＳＧ２ａとして機能する配線層４３との間に設けられている。配線層４９は、導電材料により構成される。例えば、配線層４９として、半導体、または金属材料等が用いられる。
読み出し回路ユニットＲＣＵの構成は、第１実施形態の図３と同じである。
４．２ 書き込み動作
次に、書き込み動作について、図３５を用いて説明する。図３５は、書き込み動作時における各配線の電圧の一例を示している。
図３５に示すように、書き込み動作の場合、読み出し回路ユニットＲＣＵの選択ゲート線ＳＧ０ａ、ＳＧ１ａ、及びＳＧ２ａ並びにコントロールゲート線ＣＧには電圧ＶＨが印加される。これにより、トランジスタＴＲ０ａ、ＴＲ１ａ、ＴＲ２ａ、及びＴＲＣがオン状態とされ、ビット線ＢＬとメモリピラーＭＰとは電気的に接続される。また、選択ゲート線ＳＧ０ｂ及びＳＧ２ｂには電圧ＶＬが印加される。これにより、トランジスタＴＲ０ｂ及びＴＲ２ｂは、オフ状態とされる。このため、セルソース線ＣＳＬは、ビット線ＢＬ及びメモリピラーＭＰとは電気的に接続されない。例えば、セルソース線ＣＳＬは、フローティング状態とされる。
“１”書き込み動作に対応するビット線ＢＬには、例えば接地電圧ＶＳＳが印加される。また、“０”書き込み動作に対応するビット線ＢＬには、電圧ＶＢＬが印加される。
メモリピラーＭＰにおいて、選択ゲート線ＳＧＤには、電圧ＶＳＧＤが印加される。選択ゲート線ＳＧＳには、電圧Ｖｏｆｆが印加される。ソース線ＳＬには、電圧ＶＳＲＣが印加される。
この状態において、選択ワード線ＷＬ２には、電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３、及びＷＬ４には、電圧ＶＰＡＳＳが印加される。
“１”書き込み動作に対応するメモリピラーＭＰでは、選択トランジスタＳＴ１がオン状態となっている。このため、電荷が電荷蓄積層３５に注入されて、メモリセルトランジスタＭＣの閾値電圧が上昇する。
“０”書き込み動作に対応するメモリピラーＭＰでは、選択トランジスタＳＴ１及びＳＴ２がオフ状態となっている。このため、電荷は電荷蓄積層３５にほとんど注入されないため、メモリセルトランジスタＭＣの閾値電圧は、維持される。
４．３ 読み出し動作
次に、読み出し動作について、図３６及び図３７を用いて説明する。図３６及び図３７は、読み出し動作時における各配線の電圧の一例を示している。本実施形態における読み出し動作は、メモリセルトランジスタＭＣから読み出したデータを読み出し回路ユニットＲＣＵにラッチするプリラッチ動作と、読み出し回路ユニットＲＣＵからデータを読み出すラッチ読み出し動作とを含む。以下、“１”読み出し動作に対応するプリラッチ動作及びラッチ読み出し動作をそれぞれ限定する場合は、「“１”プリラッチ動作」及び「“１”ラッチ読み出し動作」とそれぞれ表記し、“０”読み出し動作に対応するプリラッチ動作及びラッチ読み出し動作をそれぞれ限定する場合を、「“０”プリラッチ動作」及び「“０”ラッチ読み出し動作」とそれぞれ表記する。
まず、“１”読み出し動作について説明する。
図３６に示すように、“１”プリラッチ動作では、ビット線ＢＬ及びソース線ＳＬには電圧ＶＳＳが印加される。メモリピラーＭＰにおいて、選択ゲート線ＳＧＤ及びＳＧＳには、電圧Ｖｏｎが印加される。これにより、選択トランジスタＳＴ１及びＳＴ２はオン状態とされる。選択ワード線ＷＬ２には、読み出し電圧ＶＣＧＲＶが印加され、非選択のワード線ＷＬ０、ＷＬ１、ＷＬ３、及びＷＬ４には、電圧ＶＲＥＡＤが印加される。
“１”読み出し動作に対応するメモリピラーＭＰでは、メモリセルトランジスタＭＣ２は、オフ状態とされる。このため、読み出し回路ユニットＲＣＵには、電圧ＶＢＳＴが、印加される。
この状態において、読み出し回路ユニットＲＣＵの選択ゲート線ＳＧ０ｂ、ＳＧ２ａ、及びＳＧ２ｂには、電圧ＶＬが印加される。これにより、トランジスタＴＲ０ｂ、ＴＲ２ａ、及びＴＲ２ｂがオフ状態とされる。セルソース線ＣＳＬには、例えば、電圧ＶＳＳが印加されている。トランジスタＴＲ０ｂ、ＴＲ２ａ、及びＴＲ２ｂがオフ状態とされることにより、ビット線ＢＬとメモリピラーＭＰとセルソース線ＣＳＬとは互いに電気的に接続されない。
選択ゲート線ＳＧ０ａには、電圧ＶＧ１が印加される。電圧ＶＧ１は、電圧ＶＢＳＴよりも高い電圧である。これにより、トランジスタＴＲ０ａは、オン状態とされる。選択ゲート線ＳＧ１ａには、電圧Ｖｃｕｔが印加される。電圧Ｖｃｕｔは、電圧ＶＧ１より低く、電圧ＶＳＳが印加されたトランジスタＴＲ１ａをオン状態にし、電圧ＶＢＳＴが印加されたトランジスタＴＲ１ａをオフ状態にする電圧である。従って、“１”読み出し動作に対応する読み出し回路ユニットＲＣＵでは、トランジスタＴＲ１ａがオフ状態とされる。コントロールゲート線ＣＧには、電圧Ｖｌａｔｃｈが印加される。例えば、電圧Ｖｌａｔｃｈは、電圧Ｖｃｕｔよりも高く、電圧ＶＧ１よりも低い電圧である。電圧Ｖｌａｔｃｈは、トランジスタＴＲＣのチャネル領域（データラッチ領域）に、データ（電荷）をラッチするための電圧である。
“１”プリラッチ動作に対応する読み出し回路ユニットＲＣＵでは、トランジスタＴＲ１ａがオフ状態とされるため、データラッチ領域に電荷はラッチされない。
次に、“１”ラッチ読み出し動作において、ビット線ＢＬには電圧ＶＢＬＲＤが印加され、ソース線には、電圧ＶＳＳが印加される。ワード線ＷＬ及び選択ゲート線ＳＧＤ及びＳＧＳには、プリラッチ動作と同じ電圧が印加される。
読み出し回路ユニットＲＣＵの選択ゲート線ＳＧ０ａ、ＳＧ１ａ、ＴＲ２ａ、及びＳＧ０ｂには、電圧ＶＬが印加される。これにより、トランジスタＴＲ０ａ、ＴＲ１ａ、ＴＲ２ａ、及びＴＲ０ｂがオフ状態とされる。選択ゲート線ＳＧ２ｂには、電圧ＶＧ１が印加される。これにより、トランジスタＴＲ２ｂはオン状態とされる。セルソース線ＣＳＬには、電圧ＶＳＳが印加される。
トランジスタＴＲ１ａ及びＴＲ２ａがオフ状態の場合、トランジスタＴＲＣは、トランジスタＴＲ１ａとトランジスタＴＲ２ａとの間に設けられている半導体層４５が電荷蓄積層として機能し、トランジスタＴＲ２ｂとセルソース線ＣＳＬとの間に設けられている半導体層４５にチャネルが形成されるトランジスタとみなすことができる。従って、コントロールゲート線ＣＧの電圧に応じて、トランジスタＴＲ２ｂとセルソース線ＣＳＬとの間に設けられている半導体層４５にチャネルが形成される。この状態において、コントロールゲート線ＣＧには、電圧Ｖｓｅｎｓｅが印加される。電圧Ｖｓｅｎｓｅは、電圧ＶＳＳよりも高く、電圧Ｖｃｕｔよりも低い電圧である。例えば、“１”ラッチ読み出し動作では、トランジスタＴＲ１ａとトランジスタＴＲ２ａとの間に設けられている半導体層４５に電荷がトラップされていない（トランジスタＴＲＣの閾値電圧が上昇していない）ため、トランジスタＴＲＣは、オン状態とされる。すなわち、トランジスタＴＲ２ｂとセルソース線ＣＳＬとの間に設けられている半導体層４５には、チャネルが形成される。これにより、ビット線ＢＬとセルソース線ＣＳＬとは、電気的に接続され、ビット線ＢＬからセルソース線ＣＳＬに電流が流れる。
次に、“０”読み出し動作について説明する。
図３７に示すように、“０”プリラッチ動作において、各配線に印加される電圧は、図３６と同じである。
“０”読み出し動作に対応するメモリピラーＭＰのメモリセルトランジスタＭＣ２は、オン状態とされる。このため、読み出し回路ユニットＲＣＵには、ソース線ＳＬから電圧ＶＳＳが、印加される。
これにより、読み出し回路ユニットＲＣＵのトランジスタＴＲ１ａはオン状態とされる。このため、トランジスタＴＲＣのデータラッチ領域に、電荷がラッチされる。
次に、“０”ラッチ読み出し動作において、各配線に印加される電圧は、図３７と同じである。
読み出し回路ユニットＲＣＵでは、トランジスタＴＲ１ａとトランジスタＴＲ２ａとの間に設けられている半導体層４５に電荷がトラップされている（トランジスタＴＲＣの閾値電圧が上昇している）ため、トランジスタＴＲＣは、オフ状態とされる。すなわち、トランジスタＴＲ２ｂとセルソース線ＣＳＬとの間に設けられている半導体層４５には、チャネルが形成されない。このため、ビット線ＢＬとセルソース線ＣＳＬとは、電気的に接続されない。よって、ビット線ＢＬからセルソース線ＣＳＬには、電流がほとんど流れない。
センスアンプ２１は、ラッチ読み出し動作において、ビット線ＢＬからセルソース線ＣＳＬに流れる電流（または電圧の変化）を検知することにより、データを読み出す。
４．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果を得られる。
更に、本実施形態に係る構成であれば、読み出し回路ユニットＲＣＵにおいて、データ（電荷）をラッチしてから、読み出し動作を実行するため、電圧ＶＢＳＴが比較的低電圧であっても、読み出し動作を実行できる。よって、信頼性を向上できる。
更に、本実施形態に係る構成であれば、読み出し回路ユニットＲＣＵ内に電荷を保持できる。このため、例えば、チャネルのリーク等により電圧ＶＢＳＴが時間と共に低下するような場合においても、誤読み出しを抑制できる。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第１乃至第４実施形態とは異なるメモリピラーＭＰの構成について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
５．１ 構成
５．１．１ メモリセルアレイの回路構成
まず、本実施形態に係るメモリセルアレイ１８の回路構成の一例について、図３８を用いて説明する。図３８の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図３８に示すように、ブロックＢＬＫ０は、複数のストリングユニットＳＵを含む。そして、各々のストリングユニットＳＵは、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂを含む。以下、メモリストリングＭＳａ及びＭＳｂのそれぞれを限定しない場合は、メモリストリングＭＳと表記する。
メモリストリングＭＳａは、例えば５個のメモリセルトランジスタＭＣａ０～ＭＣａ４、並びに選択トランジスタＳＴ１ａ及びＳＴ２ａを含む。同様に、メモリストリングＭＳｂは、例えば５個のメモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂ、並びに選択トランジスタＳＴ１ｂ及びＳＴＲ２ｂを含む。以下、メモリセルトランジスタＭＣ０ａ～ＭＣ４ａ及びＭＣ０ｂ～ＭＣ４ｂのそれぞれを限定しない場合は、メモリセルトランジスタＭＣと表記する。また、例えば、メモリセルトランジスタＭＣ０ａとＭＣ０ｂのそれぞれを限定しない場合は、メモリセルトランジスタＭＣ０と表記する。他のメモリセルトランジスタＭＣも同様である。更に、選択トランジスタＳＴ１ａ及びＳＴ１ｂのそれぞれを限定しない場合は、選択トランジスタＳＴ１と表記し、選択トランジスタＳＴ２ａ及びＳＴＲ２ｂのそれぞれを限定しない場合は、選択トランジスタＳＴ２と表記する。
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＦＧ型を例として説明する。また、メモリセルトランジスタＭＣの個数は５個に限らず、８個や１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。また、選択トランジスタＳＴ１及びＳＴ２は、メモリストリングＭＳ内にそれぞれ１個以上であればよい。
メモリストリングＭＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、選択トランジスタＳＴ１の順に、それぞれの電流経路が直列に接続される。より具体的には、メモリストリングＭＳａにおいて、選択トランジスタＳＴ２ａ、メモリセルトランジスタＭＣ０ａ～ＭＣ４ａ、及び選択トランジスタＳＴ１ａの順に各々の電流経路が直列に接続される。同様に、メモリストリングＭＳｂにおいて、選択トランジスタＳＴＲ２ｂ、メモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂ、及び選択トランジスタＳＴ１ｂの順に各々の電流経路が直列に接続される。そして、メモリグループＭＧに含まれる選択トランジスタＳＴ１ａのドレインと選択トランジスタＳＴ１ｂのドレインとは、読み出し回路ユニットＲＣＵに共通に接続される。複数のビット線ＢＬは、センスアンプ２１によって独立に制御される。また、ブロックＢＬＫ内の各メモリグループＭＧに含まれる選択トランジスタＳＴ２ａのソースと選択トランジスタＳＴ２ｂのソースとは、ソース線ＳＬに共通に接続される。
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＣ０ａ～ＭＣ４ａ及びＭＣ０ｂ～ＭＣ４ｂの制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬ０ａ～ＷＬ４ａ及びＷＬ０ｂ～ＷＬ４ｂにそれぞれ共通に接続される。以下、ワード線ＷＬ０ａ～ＷＬ４ａ及びＷＬ０ｂ～ＷＬ４ｂのそれぞれを限定しない場合は、ワード線ＷＬと表記する。また、例えば、ワード線ＷＬ０ａとＷＬ０ｂのそれぞれを限定しない場合は、ワード線ＷＬ０と表記する。他のワード線ＷＬ１～ＷＬ４も同様である。ワード線ＷＬ０～ＷＬ４は、ロウデコーダ１９に接続される。
同一のストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１ａのゲートは、選択ゲート線ＳＧＤａに共通に接続され、複数の選択トランジスタＳＴ１ｂのゲートは、選択ゲート線ＳＧＤｂに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１ａのゲートは、選択ゲート線ＳＧＤ０ａに共通に接続され、複数の選択トランジスタＳＴ１ｂのゲートは、選択ゲート線ＳＧＤ０ｂに共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１ａのゲートは、選択ゲート線ＳＧＤ１ａに共通に接続され、複数の選択トランジスタＳＴ１ｂのゲートは、選択ゲート線ＳＧＤｂ１に共通に接続される。選択ゲート線ＳＧＤは、ロウデコーダ１９に接続される。
同一のブロックＢＬＫ内にある複数の選択トランジスタＳＴ２ａのゲートは、選択ゲート線ＳＧＳａに共通に接続され、複数の選択トランジスタＳＴＲ２ｂのゲートは、選択ゲート線ＳＧＳｂに共通に接続される。なお、選択ゲート線ＳＧＳａ及びＳＧＳｂは、ストリングユニットＳＵ毎に設けられてもよい。
ブロックＢＬＫ内にある複数のメモリグループＭＧは、それぞれが異なる読み出し回路ユニットＲＣＵに接続される。１つのストリングユニットＳＵ内に対応する複数の読み出し回路ユニットＲＣＵは、例えば、セルソース線ＣＳＬに共通に接続される。また、１つのストリングユニットＳＵに対応する複数の読み出し回路ユニットＲＣＵは、それぞれが異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１））に接続される。すなわち、ストリングユニットＳＵ内にある複数のメモリグループＭＧは、それぞれが異なる読み出し回路ユニットＲＣＵを介して、異なるビット線ＢＬに接続される。ビット線ＢＬは、センスアンプ２１に接続される。また、ブロックＢＬＫ内にある各ストリングユニットＳＵの１つのメモリグループＭＧは、それぞれに対応する読み出し回路ユニットＲＣＵを介して、１つのビット線ＢＬに共通に接続される。
複数のブロックＢＬＫ内にある選択トランジスタＳＴ２ａ及びＳＴＲ２ｂのソースは、ソース線ＳＬに共通に接続される。
５．１．２ 読み出し回路ユニット及びメモリセルアレイの断面構成
次に、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の断面構成の一例について、図３９を用いて説明する。なお、図３９の例では、層間絶縁膜の一部が省略されている。
図３９に示すように、読み出し回路ユニットＲＣＵの構成は、第１実施形態の図３と同じである。
次に、メモリセルアレイ１８の断面構成について説明する。本実施形態では、複数の配線層３３をＹ方向に分離するようにＸ方向に延伸するメモリトレンチＭＴが形成されている。図３９の例では、メモリトレンチＭＴに対して紙面右側に配置されている７層の配線層３３が選択ゲート線ＳＧＳａ、ワード線ＷＬ０ａ～ＷＬ４ａ、及び選択ゲート線ＳＧＤａとして機能する。また、メモリトレンチＭＴに対して紙面左側に配置されている７層の配線層３３が選択ゲート線ＳＧＳｂ、ワード線ＷＬ０ｂ～ＷＬ４ｂ、及び選択ゲート線ＳＧＤｂとして機能する。
メモリトレンチＭＴと選択ゲート線ＳＧＳａ、ワード線ＷＬ０ａ～ＷＬ４ａ、及び選択ゲート線ＳＧＤａとして機能する配線層３３との間に、複数のブロック絶縁膜６４ａ及び複数の電荷蓄積層６５ａが形成されている。より具体的には、ブロック絶縁膜６４ａのＸＹ平面における一方の側面は、配線層３３のいずれかの側面に接し、ＸＹ平面における他方の側面は、電荷蓄積層６５ａのＸＹ平面における一方の側面と接する。そして電荷蓄積層６５ａのＸＹ平面における他方の側面は、メモリトレンチＭＴの側面に形成された絶縁層６６に接する。同様に、メモリトレンチＭＴと選択ゲート線ＳＧＳｂ、ワード線ＷＬ０ｂ～ＷＬ４ｂ、及び選択ゲート線ＳＧＤｂとして機能する配線層３３との間に、複数のブロック絶縁膜６４ｂ及び複数の電荷蓄積層６５ｂが形成されている。
メモリトレンチＭＴのＹ方向に向かう側面には絶縁層６６が形成されている。また、メモリピラーＭＰ内においては、Ｚ方向に延伸し、側面が絶縁層６６に接し、底面が配線層３２に接する２つの半導体層６７ａ及び６７ｂが形成されている。更に、２つの半導体層６７ａと６７ｂとの間には、絶縁層６６が形成されている。半導体層６７ａは、選択トランジスタＳＴ２ａ、メモリセルトランジスタＭＣ０ａ～ＭＣ４ａ、及び選択トランジスタＳＴ１ａのチャネルが形成される領域である。よって、半導体層６７ａは、選択トランジスタＳＴ２ａ、メモリセルトランジスタＭＣ０ａ～ＭＣ４ａ、及び選択トランジスタＳＴ１ａの電流経路を接続する信号線として機能する。同様に、半導体層６７ｂは、選択トランジスタＳＴＲ２ｂ、メモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂ、及び選択トランジスタＳＴ１ｂのチャネルが形成される領域である。よって、半導体層６７ｂは、選択トランジスタＳＴＲ２ｂ、メモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂ、及び選択トランジスタＳＴ１ｂの電流経路を接続する信号線として機能する。
半導体層６７ａと電荷蓄積層６５ａとの間に設けられている絶縁層６６は、選択トランジスタＳＴ１ａ及びＳＴＲ２ｂ並びにメモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂのトンネル絶縁膜として機能する。同様に、半導体層６７ｂと電荷蓄積層６５ｂとの間に設けられている絶縁層６６は、選択トランジスタＳＴ１ｂ及びＳＴＲ２ｂ並びにメモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂのトンネル絶縁膜として機能する。
ブロック絶縁膜６４ａ及び６４ｂとして、絶縁材料が用いられる。絶縁材料は、例えば、ＨｆとＳｉＯ２とを用いたＨｆ（Ｓｉ）Ｏｘ／ＳｉＯ２／Ｈｆ（Ｓｉ）Ｏｘの積層構造であってもよく、ＳｉＯ２であってもよい。Ｈｆ（Ｓｉ）Ｏｘは、ＨｆＯｘにＳｉを含んでいてもよく、Ｓｉを含んでいなくてもよい。電荷蓄積層６５ａ及び６５ｂとして、例えば、ポリシリコンが用いられる。なお、電荷蓄積層６５ａ及び６５ｂは、ＴａＮ、ＴｉＮ、Ｗ、Ｒｕ等の金属を含んでいてもよい。絶縁層６６として、例えば、ＳｉＯ２またはＳｉＯＮが用いられる。半導体層６７ａ及び６７ｂ並びにキャップ層６９として、例えば、ポリシリコンが用いられる。
図３９の例では、選択トランジスタＳＴ２ａ、メモリセルトランジスタＭＣ０ａ～ＭＣ４ａ、及び選択トランジスタＳＴ１ａとして機能する７層の配線層３３と半導体層６７ａとにより、メモリストリングＭＳａが構成される。より具体的には、選択ゲート線ＳＧＳａとして機能する配線層３３と、半導体層６７ａとを含む領域により、選択トランジスタＳＴ２ａが構成される。ワード線ＷＬ０ａ～ＷＬ４ａとしてそれぞれ機能する配線層３３と、半導体層６７ａとを含む領域により、メモリセルトランジスタＭＣ０ａ～ＭＣ４ａがそれぞれ構成される。選択ゲート線ＳＧＤａとして機能する配線層３３と、半導体層６７ａとを含む領域により、選択トランジスタＳＴ１ａが構成される。同様に、選択トランジスタＳＴＲ２ｂ、メモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂ、及び選択トランジスタＳＴ１ｂとして機能する７層の配線層３３と半導体層６７ｂとにより、メモリストリングＭＳｂが構成される。より具体的には、選択ゲート線ＳＧＳｂとして機能する配線層３３と、半導体層６７ｂとを含む領域により、選択トランジスタＳＴＲ２ｂが構成される。ワード線ＷＬ０ｂ～ＷＬ４ｂとしてそれぞれ機能する配線層３３と、半導体層６７ｂとを含む領域により、メモリセルトランジスタＭＣ０ｂ～ＭＣ４ｂそれぞれ構成される。選択ゲート線ＳＧＤｂとして機能する配線層３３と、半導体層６７ｂとを含む領域により、選択トランジスタＳＴ１ｂが構成される。
５．１．３ 読み出し回路ユニット及びメモリセルアレイの平面構成
次に、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の平面構成について、図４０を用いて説明する。図４０は、ＸＹ平面内におけるＳＧ０平面及びＷＬ４平面を示している。
図４０に示すように、ＳＧ０平面における構成については、第１実施形態の図４と同じである。
次に、ＷＬ４平面について説明する。Ｘ方向に延びるワード線ＷＬ４ａ（配線層３３）及びワード線ＷＬ４ｂ（配線層３３）がＹ方向に離れて、交互に配置されている。ワード線ＷＬ４ａとワード線ＷＬ４ｂとの間には、Ｘ方向に延伸するメモリトレンチＭＴ形成されている。メモリトレンチＭＴ内では、複数の半導体層６７ａ及び６７ｂが、それぞれＸ方向に向かって配置されている。また、半導体層６７ａ及び６７ｂは、Ｙ方向に離れて配置されている。半導体層６７ａに対向するメモリトレンチの側面に接するように電荷蓄積層６５ａが形成されている。そして、電荷蓄積層６５ａに接するようにブロック絶縁膜６４ａが形成されている。同様に、半導体層６７ｂに対向するメモリトレンチの側面に接するように電荷蓄積層６５ｂが形成されている。そして、電荷蓄積層６５ｂに接するようにブロック絶縁膜６４ｂが形成されている。
Ｙ方向に隣り合う半導体層６７ａ及び６７ｂ、電荷蓄積層６５ａ及び６５ｂ、並びにブロック絶縁膜６４ａ及び６４ｂを含む領域が１つのメモリピラーＭＰとして機能する。１つのメモリピラーＭＰが１つのメモリグループＭＧに相当する。また、ワード線ＷＬ４ａとして機能する配線層３３、ブロック絶縁膜６４ａ、電荷蓄積層６５ａ、及び半導体層６７ａを含む領域により、メモリセルトランジスタＭＣ４ａが構成される。同様に、ワード線ＷＬ４ｂとして機能する配線層３３、ブロック絶縁膜６４ｂ、電荷蓄積層６５ｂ、及び半導体層６７ｂを含む領域により、メモリセルトランジスタＭＣ４ｂが構成される。
５．２ 書き込み動作
次に、書き込み動作について、図４１を用いて説明する。図４１は、書き込み動作時における各配線の電圧の一例を示している。
図４１に示すように、ビット線ＢＬ、ソース線ＳＬ、及び読み出し回路ユニットＲＣＵの各配線に印加される電圧は、第１実施形態の図５と同じである。
メモリピラーＭＰにおいて、選択ゲート線ＳＧＤａ及びＳＧＤｂには、電圧ＶＳＧＤが印加される。選択ゲート線ＳＧＳａ及びＳＧＳｂには、電圧Ｖｏｆｆが印加される。
この状態において、例えば、ワード線ＷＬ２ｂが選択されている場合、選択ワード線ＷＬ２ｂには、プログラム電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０ｂ、ＷＬ１ｂ、ＷＬ３ｂ、ＷＬ４ｂ、及びＷＬ０ａ～ＷＬ４ａには、電圧ＶＰＡＳＳが印加される。
この結果、“１”書き込み動作に対応するメモリピラーＭＰでは、メモリセルトランジスタＭＣ２ｂに対応する電荷蓄積層３５に、電荷が注入されて、メモリセルトランジスタＭＣ２ｂの閾値電圧が上昇する。
また、“０”書き込み動作に対応するメモリピラーＭＰでは、選択トランジスタＳＴ１ａ、ＳＴ１ｂ、ＳＴ２ａ、及びＳＴＲ２ｂがカットオフ状態となっている。このため、メモリストリングＭＳａ及びＭＳｂのチャネルはフローティング状態とされる。その結果、メモリセルトランジスタＭＣ２ｂに対応する電荷蓄積層３５には、電荷がほとんど注入されない。このため、メモリセルトランジスタＭＣ２ｂの閾値電圧は、維持される。
５．３ 読み出し動作
次に、読み出し動作について２つの例を説明する。
５．３．１ 第１例
まず、読み出し動作の第１例について、図４２を用いて説明する。図４２は、読み出し動作時における各配線の電圧の一例を示している。以下では、メモリストリングＭＳｂのメモリセルトランジスタＭＣ２ｂが選択されている場合について説明する。
図６に示すように、ビット線ＢＬ、ソース線ＳＬ、及び読み出し回路ユニットＲＣＵの各配線に印加される電圧は、第１実施形態の図６と同じである。
メモリピラーＭＰ内の選択メモリストリングＭＳｂにおいて、選択ゲート線ＳＧＤｂ及びＳＧＳｂには、電圧Ｖｏｎが印加される。これにより、選択トランジスタＳＴ１ｂ及びＳＴＲ２ｂは、オン状態とされる。選択ワード線ＷＬ２ｂには、読み出し電圧ＶＣＧＲＶが印加され、非選択ワード線ＷＬ０ｂ、ＷＬ１ｂ、ＷＬ３ｂ、及びＷＬ４ｂは、電圧ＶＲＥＡＤが印加される。
また、非選択メモリストリングＭＳａの選択ゲート線ＳＧＤａ及びＳＧＳａには、電圧Ｖｏｆｆが印加される。これにより、選択トランジスタＳＴ１ａ及びＳＴ２ａは、オフ状態とされる。この結果、非選択メモリストリングＭＳａのチャネルはフローティング状態とされる。非選択ワード線ＷＬ０ａ～ＷＬ４ａには、例えば、負電圧ＶＢＢが印加される。負電圧ＶＢＢは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをカットオフ状態にする電圧である。
“１”読み出し動作に対応するメモリピラーＭＰでは、メモリセルトランジスタＭＣ２ｂは、オフ状態とされる。このため、メモリセルトランジスタＭＣ３ｂ及びＭＣ４ｂ並びに選択トランジスタＳＴ１ｂのチャネル電位が上昇する。読み出し回路ユニットＲＣＵでは、チャネル電位の上昇による電圧ＶＢＳＴが、トランジスタＴＲ１ａのチャネルに印加される。すると、トランジスタＴＲ１ａのチャネルとトランジスタＴＲ２ｂのチャネルとの容量カップリングにより、トランジスタＴＲ２ｂのバックゲートの電圧が上昇し、トランジスタＴＲ２ｂがオン状態とされる。この結果、ビット線ＢＬとセルソース線ＣＳＬとは電気的に接続され、ビット線ＢＬからセルソース線ＣＳＬに電流が流れる。
“０”読み出し動作に対応するメモリピラーＭＰでは、メモリセルトランジスタＭＣ２ｂは、オン状態とされる。このため、読み出し回路ユニットＲＣＵでは、メモリストリングＭＳｂを介して、ソース線ＳＬの電圧ＶＳＳが、トランジスタＴＲ１ａのチャネルに印加される。この場合、トランジスタＴＲ２ｂのバックゲートの電圧は上昇しないため、トランジスタＴＲ２ｂはオフ状態を維持する。この結果、ビット線ＢＬとセルソース線ＣＳＬとは電気的に接続されない。すなわち、ビット線ＢＬからセルソース線ＣＳＬに電流が流れない。
５．３．２ 第２例
次に、読み出し動作の第２例について、図４３を用いて説明する。図４３は、読み出し動作時における各配線の電圧の一例を示している。以下、第１例と異なる点を中心に説明する。
図４３に示すように、第１例と異なる点は、非選択メモリストリングＭＳａの選択ゲート線ＳＧＤａに電圧Ｖｏｎが印加され、非選択ワード線ＷＬ０ａ～ＷＬ４ａに電圧ＶＲＥＡＤが印加されている。
“１”読み出し動作に対応するメモリストリングＭＳｂでは、メモリセルトランジスタＭＣ２ｂは、オフ状態とされる。このため、メモリセルトランジスタＭＣ３ｂ及びＭＣ４ｂ並びに選択トランジスタＳＴ１ｂのチャネル電位が上昇する。また、非選択メモリストリングＭＳａでは、選択トランジスタＳＴ２ａが、オフ状態とされる。このため、メモリセルトランジスタＭＣ０ａ～ＭＣ４ａ及び選択トランジスタＳＴ１ａのチャネル電位が上昇する。読み出し回路ユニットＲＣＵでは、上述のチャネル電位の上昇による電圧ＶＢＳＴが、トランジスタＴＲ１ａのチャネルに印加される。すると、トランジスタＴＲ１ａのチャネルとトランジスタＴＲ２ｂのチャネルとの容量カップリングにより、トランジスタＴＲ２ｂのバックゲートの電圧が上昇し、トランジスタＴＲ２ｂがオン状態とされる。この結果、ビット線ＢＬとセルソース線ＣＳＬとは電気的に接続され、ビット線ＢＬからセルソース線ＣＳＬに電流が流れる。
“０”読み出し動作に対応するメモリピラーＭＰでは、メモリセルトランジスタＭＣ２ｂは、オン状態とされる。このため、読み出し回路ユニットＲＣＵでは、メモリストリングＭＳｂを介して、ソース線ＳＬの電圧ＶＳＳが、トランジスタＴＲ１ａのチャネルに印加される。この場合、トランジスタＴＲ２ｂのバックゲートの電圧は上昇しないため、トランジスタＴＲ２ｂはオフ状態を維持する。この結果、ビット線ＢＬとセルソース線ＣＳＬとは電気的に接続されない。すなわち、ビット線ＢＬからセルソース線ＣＳＬに電流が流れない。
５．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に本実施形態の第２例に係る構成であれば、“０”読み出し動作において、非選択メモリストリングＭＳのチャネル電位を上昇させることができる。このため、例えば、選択メモリストリングＭＳの選択メモリセルトランジスタＭＣが選択トランジスタＳＴ１に比較的近く電圧ＶＢＳＴが十分に得られにくい場合、または選択メモリセルトランジスタＭＣからソース線ＳＬ側にオフ電流が流れ、電圧ＶＢＳＴが時間とともに低下しやすい場合等においても、非選択メモリストリングＭＳのチャネル電位の上昇により、読み出し回路ユニットＲＣＵにおける読み出し動作に必要な電圧ＶＢＳＴを得ることができる。
なお、本実施形態の読み出し回路ユニットＲＣＵに第４実施形態で説明した読み出し回路ユニットＲＣＵを適用してもよい。
更に、本実施形態では、メモリセルトランジスタＭＣがＦＧ型である場合について説明したが、ＭＯＮＯＳ型であってもよい。
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、酸化物半導体メモリを用いた場合について説明する。以下、第１乃至第５実施形態と異なる点を中心に説明する。
６．１ 構成
６．１．１ 読み出し回路ユニット及びメモリセルアレイの断面構成
まず、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の断面構成の一例について、図４４を用いて説明する。なお、図４４の例では、層間絶縁膜の一部が省略されている。
図４４に示すように、読み出し回路ユニットＲＣＵの構成は、第４実施形態の図３４と同じである。読み出し回路ユニットＲＣＵは、メモリピラーＭＰに対応して設けられる。本実施形態では、１つのメモリピラーＭＰが１つのメモリストリングＭＳに対応する。
次に、メモリセルアレイ１８の断面構成について説明する。メモリストリングＭＳは、例えば、４個のメモリセルトランジスタＭＣ（ＭＣ０～ＭＣ３）、３個のカットオフトランジスタＸＧ（ＸＧ０～ＸＧ２）、並びに選択トランジスタＳＴ１を含んでいる。なお、メモリストリングＭＳ内のメモリセルトランジスタＭＣ及びカットオフトランジスタＸＧの個数は任意である。例えば、カットオフトランジスタＸＧの個数は、メモリセルトランジスタＭＣよりも１個少ない。
複数のメモリセルトランジスタＭＣと複数のカットオフトランジスタＸＧとが、Ｚ方向に交互に積層されており、その上方に選択トランジスタＳＴ１が設けられている。より具体的には、メモリセルトランジスタＭＣ０、カットオフトランジスタＸＧ０、メモリセルトランジスタＭＣ１、カットオフトランジスタＸＧ１、メモリセルトランジスタＭＣ２、カットオフトランジスタＸＧ２、メモリセルトランジスタＭＣ３、及び選択トランジスタＳＴ１は、絶縁層３１の上方に順次積層され、その電流経路が直列に接続される。そして、選択トランジスタＳＴ１は、半導体層４０を介して、対応する読み出し回路ユニットＲＣＵに接続される。
カットオフトランジスタＸＧ０は、メモリセルトランジスタＭＣ０とメモリセルトランジスタＭＣ１との間での電荷の転送を制御するためのスイッチ素子として機能する。同様に、カットオフトランジスタＸＧ１は、メモリセルトランジスタＭＣ１とメモリセルトランジスタＭＣ２との間での電荷の転送を制御するためのスイッチ素子として機能する。カットオフトランジスタＸＧ２は、メモリセルトランジスタＭＣ２とメモリセルトランジスタＭＣ３との間での電荷の転送を制御するためのスイッチ素子として機能する。
メモリセルトランジスタＭＣ０～ＭＣ３のゲートは、ワード線ＷＬ０～ＷＬ３にそれぞれ接続される。カットオフトランジスタＸＧ０～ＸＧ２のゲートは、カットオフゲート線ＸＬ０～ＸＬ２にそれぞれ接続される。また、選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに接続される。ワード線ＷＬ０～ＷＬ３、カットオフゲート線ＸＬ０～ＸＬ２、及び選択ゲート線ＳＧＤは、ロウデコーダ１９に接続される。
以下、断面構成の詳細について説明する。半導体基板３０上には、絶縁層３１が形成されている。絶縁層３１には、例えば、ＳｉＯ２が用いられる。
絶縁層３１の上方には、下層からワード線ＷＬ０、カットオフゲート線ＸＬ０、ワード線ＷＬ１、カットオフゲート線ＸＬ１、ワード線ＷＬ２、カットオフゲート線ＸＬ２、ワード線ＷＬ３、及び選択ゲート線ＳＧＤとしてそれぞれ機能する８層の配線層７０が、Ｚ方向に離間して積層されている。配線層７０は、Ｘ方向に延伸している。
配線層７０は、導電材料により構成される。配線層７０として、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
８層の配線層７０を貫通して底面が絶縁層３１に達するメモリピラーＭＰが形成されている。本実施形態に係るメモリピラーＭＰは、絶縁層７１、酸化物半導体層７２、コア層７３、及びキャップ層７４を含む。
より具体的には、配線層７０を貫通して、底面が絶縁層３１に達するように、メモリピラーＭＰに対応するホールが形成されている。ホールの側面には絶縁層７１及び酸化物半導体層７２が順次積層されている。絶縁層７１は、メモリセルトランジスタＭＣ０～ＭＣ３、カットオフトランジスタＸＧ０～ＸＧ２、及び選択トランジスタＳＴ１のゲート絶縁膜として機能する。酸化物半導体層７２は、メモリセルトランジスタＭＣ０～ＭＣ３の電荷格納層として機能する。また、酸化物半導体層７２は、メモリセルトランジスタＭＣ０～ＭＣ４、カットオフトランジスタＸＧ０～ＸＧ２、及び選択トランジスタＳＴ１のチャネルが形成される領域であり、電荷格納層に電荷を転送するための電流経路（信号線）として機能する。
側面が酸化物半導体層７２に接し、底面が絶縁層３１に接するようにコア層７３が形成されている。酸化物半導体層７２及びコア層７３上には、側面が絶縁層７１に接するキャップ層７４が形成されている。なお、キャップ層７４は、省略されてもよい。
絶縁層７１の材料は、例えば、ＳｉＯ２、ＳｉＯＮ、高誘電率材料（例えば、酸化アルミニウム、酸化ハフニウム、または、酸化ジルコニウム）等から選択される。絶縁層７１は、これらの材料の混合物膜、または、積層膜でもよい。
酸化物半導体層７２の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）等の酸化物、又は、それらの酸化物の混合物（化合物）である。例えば、酸化物半導体層７２の材料は、ＩｎＧａＺｎＯ、及びＩｎＧａＳｎＯ等である。なお、酸化物半導体層７２に用いられる材料が、キャップ層７４に用いられてもよい。
コア層７３には、例えば、ＳｉＯ２が用いられる。
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ３としてそれぞれ機能する４層の配線層７０とにより、メモリセルトランジスタＭＣ０～ＭＣ３がそれぞれ構成される。同様に、メモリピラーＭＰと、カットオフゲート線ＸＬ０～ＸＬ２として機能する配線層７０とにより、カットオフトランジスタＸＧ０～ＸＧ２がそれぞれ構成される。また、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層７０とにより、選択トランジスタＳＴ１が構成される。
なお、本実施形態では、ソース線ＳＬが省略される。また、メモリピラーＭＰ内においては、ビット線ＢＬとソース線ＳＬとを接続する電流経路として機能する半導体層が省略される。
６．１．２ 読み出し回路ユニット及びメモリセルアレイの平面構成
次に、読み出し回路ユニットＲＣＵ及びメモリセルアレイ１８の平面構成について、図４５を用いて説明する。図４５は、ＸＹ平面内におけるＳＧ０平面及びワード線ＷＬ３の上面（以下、「ＷＬ３平面」と表記する）を示している。
図４５に示すように、ＳＧ０平面における構成については、第１実施形態の図４と同じである。
次に、ＷＬ３平面について説明する。ワード線ＷＬ３（配線層７０）を貫通する複数のメモリピラーＭＰが、Ｘ方向に向かって２列に千鳥配置されている。メモリピラーＭＰの側面には、絶縁層７１及び酸化物半導体層７２が順次積層されており、酸化物半導体層７２の内部にはコア層７３が形成されている。図４５の例では、ワード線ＷＬ３とメモリピラーＭＰとを含む領域により、メモリセルトランジスタＭＣ３が構成される。
６．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得らえる。
更に、本実施形態に係る構成であれば、半導体記憶装置は、ラッチ機能を有する読み出し回路ユニットＲＣＵに接続され、酸化物半導体層７２を含むメモリピラーＭＰを含む。酸化物半導体層７２を、メモリセルトランジスタＭＣの電荷格納層及び電荷格納層に格納されている電荷を読み出し回路ユニットＲＣＵに転送させるための電流経路として用いることができる。
７．変形例等
上記実施形態に係る半導体記憶装置は、第１方向（Ｘ方向）に延伸する第１配線層（３３（ＷＬ））と、第１方向に交差し且つ基板（３０）に垂直な第２方向（Ｚ方向）に延伸する第１信号線（３７）と、第１配線層と第１信号線との間に第１の情報を記憶する第１メモリセル（ＭＣ）と、第１配線層の上方に設けられ、第１方向に延伸する第２配線層（ＳＧ０ａ）と、第２配線層の上方に設けられ、第１方向に延伸する第３配線層（ＳＧ１ａ）と、第３配線層の上方に設けられ、第１方向に延伸する第４配線層（ＳＧ２ａ）と、第２配線層と第１及び第２方向に交差する第３方向（Ｙ方向）に離れて配置され、第１方向に延伸する第５配線層（ＳＧ０ｂ）と、第３配線層と第３方向（Ｙ方向）に離れて配置され、第１方向に延伸する第６配線層（ＣＳＬ）と、第４配線層と第３方向（Ｙ方向）に離れて配置され、第１方向に延伸する第７配線層（ＳＧ２ｂ）と、第１信号線の上方に設けられ、第１信号線に接続され、第２配線層と第５配線層との間、第３配線層と第６配線層との間、及び第４配線層と第７配線層との間に配置され、第２方向（Ｚ方向）に延伸する第２信号線（４５）と、第１信号線の上方に設けられ、第１及び第２信号線並びに第６配線層に接続され、第２信号線と、第５乃至第７配線層との間に配置され、第２方向（Ｚ方向）に延伸する第３信号線（４５）と、第２配線層及び第２信号線を含む第１トランジスタ（ＴＲ０ａ）と、第３配線層及び第２信号線を含む第２トランジスタ（ＴＲ１ａ）と、第４配線層及び第２信号線を含む第３トランジスタ（ＴＲ２ａ）と、第５配線層及び第３信号線を含む第４トランジスタ（ＴＲ０ｂ）と、第７配線層及び第３信号線を含む第５トランジスタ（ＴＲ２ｂ）とを含む。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…コントローラ、１０…入出力回路、１１…ロジック制御回路、１２…ステータスレジスタ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９…ロウデコーダ、２０…読み出し回路、２１…センスアンプ、２２…データレジスタ、２３…カラムデコーダ、３０…半導体基板、３１、４４、４６、４８、５０、５２～５４、６０、６６、７１…絶縁層、３２、３３、４１～４３、４９、７０…配線層、３４、６４ａ、６４ｂ…ブロック絶縁膜、３５、６５ａ、６５ｂ…電荷蓄積層、３６…トンネル絶縁膜、３７、４０、４５、５６、６７ａ、６７ｂ…半導体層、３８、７３…コア層、３９、６９、７４…キャップ層、４７、５７、５９…導電層、５１、５５、５８…犠牲層、７２…酸化物半導体層。

Claims (20)

  1. 第１方向に延伸する第１配線層と、
    前記第１方向に交差し且つ基板に垂直な第２方向に延伸する第１信号線と、
    前記第１配線層と前記第１信号線との間に第１の情報を記憶する第１メモリセルと、
    前記第１配線層の上方に設けられ、前記第１方向に延伸する第２配線層と、
    前記第２配線層の上方に設けられ、前記第１方向に延伸する第３配線層と、
    前記第３配線層の上方に設けられ、前記第１方向に延伸する第４配線層と、
    前記第２配線層と前記第１及び第２方向に交差する第３方向に離れて配置され、前記第１方向に延伸する第５配線層と、
    前記第３配線層と前記第３方向に離れて配置され、前記第１方向に延伸する第６配線層と、
    前記第４配線層と前記第３方向に離れて配置され、前記第１方向に延伸する第７配線層と、
    前記第１信号線の上方に設けられ、前記第１信号線に接続され、前記第２配線層と前記第５配線層との間、前記第３配線層と前記第６配線層との間、及び前記第４配線層と前記第７配線層との間に配置され、前記第２方向に延伸する第２信号線と、
    前記第１信号線の上方に設けられ、前記第１及び第２信号線並びに前記第６配線層に接続され、前記第２信号線と、前記第５乃至第７配線層との間に配置され、前記第２方向に延伸する第３信号線と、
    前記第２配線層及び前記第２信号線を含む第１トランジスタと、
    前記第３配線層及び前記第２信号線を含む第２トランジスタと、
    前記第４配線層及び前記第２信号線を含む第３トランジスタと、
    前記第５配線層及び前記第３信号線を含む第４トランジスタと、
    前記第７配線層及び前記第３信号線を含む第５トランジスタと
    を備える、半導体記憶装置。
  2. 前記第２方向において、前記第３配線層と前記第４配線層との間に設けられ、前記第１方向に延伸する第８配線層を更に備える、
    請求項１に記載の半導体記憶装置。
  3. 前記第１信号線を介在させて前記第１配線層と前記第３方向に離れて配置され、前記第１方向に延伸する第９配線層と、
    前記第１信号線と前記第９配線層との間に設けられ、前記第２及び第３信号線に接続され、前記第２方向に延伸する第４信号線と、
    前記第１及び第４信号線に接する第１絶縁層と、
    前記第９配線層と前記第４信号線との間に第２の情報を記憶する第２メモリセルと
    を更に備える、
    請求項１または２に記載の半導体記憶装置。
  4. 前記第２及び第３信号線上に設けられた第１導電層と、
    前記第１導電層に接続されたビット線と、
    前記ビット線に接続されたセンスアンプと
    を更に備える、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記第２及び第３信号線は、酸化物半導体である、
    請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 書き込み動作において、前記第１配線層には、第１電圧が印加され、前記第２乃至第４配線層には、前記第１電圧より低い第２電圧が印加され、前記第５及び第７配線層には、前記第２電圧より低い第３電圧が印加される、
    請求項１に記載の半導体記憶装置。
  7. 読み出し動作において、前記第１配線層には、第４電圧が印加され、前記第２及び第３配線層には、前記第４電圧より高い第５電圧が印加され、前記第４、第５、及び第７配線層には、前記第４及び第５電圧より低い第６電圧が印加される、
    請求項１に記載の半導体記憶装置。
  8. 書き込み動作において、前記第１配線層には、第７電圧が印加され、前記第２乃至第４及び第９配線層には、前記第７電圧より低い第８電圧が印加され、前記第５及び第７配線層には、前記第８電圧より低い第９電圧が印加される、
    請求項３に記載の半導体記憶装置。
  9. 前記第１配線層と前記第１信号線との間に設けられた電荷蓄積層と、
    前記第１配線層と前記電荷蓄積層との間に設けられた第２絶縁層と、
    前記電荷蓄積層と前記第１信号線との間に設けられた第３絶縁層と
    を更に備える、
    請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  10. 前記第２方向において前記第１配線層と、前記第２配線層との間に設けられ、前記第１方向に延伸する第１０配線層と、
    前記第２方向において前記第１０配線層と、前記第２配線層との間に設けられ、前記第１方向に延伸する第１１配線層と、
    前記第２方向において前記第１１配線層と、前記第２配線層との間に設けられ、前記第１方向に延伸する第１２配線層と、
    前記第１０配線層及び前記第１信号線を含むトランジスタと、
    前記第１１配線層と前記第１信号線との間に第３の情報を記憶する第３メモリセルと、
    前記第１２配線層及び前記第１信号線を含む選択トランジスタと、
    を更に備え、
    前記第１信号線は、酸化物半導体である、
    請求項２に記載の半導体記憶装置。
  11. 書き込み動作において、前記第１メモリセルに前記第１の情報を記憶させた後に、前記第３メモリセルに前記第３の情報を記憶させる、
    請求項１０に記載の半導体記憶装置。
  12. 読み出し動作において、前記第３メモリセルから前記第３の情報を読み出した後に、前記第１メモリセルの前記第１の情報を前記第３メモリセルに転送し、前記第３メモリセルから前記第１の情報を読み出す、
    請求項１０に記載の半導体記憶装置。
  13. 第１方向に延伸する第１配線層と、
    一端が、第１導電層と接続し、前記第１方向に交差し基板に垂直な第２方向に延伸する第１信号線と、
    前記第１配線層と前記第１信号線との間に第１の情報を記憶する第１メモリセルと、
    前記第１信号線の上方に設けられ、一端が第２導電層と接続され、他端が前記第１信号線と接続され、前記第２方向に延伸する第２信号線と、
    前記第１信号線の上方に設けられ、一端が前記第２導電層と接続され、他端が前記第１信号線及び前記第２信号線と接続され、前記第２方向に延伸する第３信号線と、
    前記第２信号線と前記第３信号線との間に設けられた第１絶縁層と、
    前記第１配線層の上方に設けられ、前記第１方向に延伸する第２配線層と、
    前記第２配線層の上方に設けられ、前記第１方向に延伸する第３配線層と、
    前記第３配線層の上方に設けられ、前記第１方向に延伸する第４配線層と、
    前記第２配線層と前記第１方向及び前記第２方向と交差する第３方向に離れて配置され、前記第１方向に延伸する第５配線層と、
    前記第３配線層と前記第３方向に離れて配置され、前記第３信号線と接続され、前記第１方向に延伸する第６配線層と、
    前記第４配線層と前記第３方向に離れて配置され、前記第１方向に延伸する第７配線層と、
    前記第２信号線と前記第２配線層との間、前記第２信号線と前記第３配線層との間、及び前記第２信号線と前記第４配線層との間に設けられた第２絶縁層と、
    前記第３信号線と前記第５配線層との間に設けられた第３絶縁層と、
    前記第３信号線と前記第７配線層との間に設けられた第４絶縁層と、
    を備える半導体記憶装置。
  14. 前記第２方向において、前記第３配線層と前記第４配線層との間に設けられ、前記第１方向に延伸する第８配線層を更に備え、前記第２絶縁層は前記第８配線層と前記第２信号線との間に設けられる、
    請求項１３に記載の半導体記憶装置。
  15. 前記第１配線層と前記第３方向に離れて配置され、前記第１方向に延伸する第９配線層と、
    前記第１信号線と前記第９配線層との間に設けられ、一端が前記第２及び第３信号線に接続され、他端が前記第１導電層と接続され、前記第２方向に延伸する第４信号線と、
    前記第１信号線と前記第４信号線の間に設けられた第５絶縁層と、
    前記第９配線層と前記第４信号線との間に第２の情報を記憶する第２メモリセルと
    を更に備える、
    請求項１３または１４に記載の半導体記憶装置。
  16. 前記第１配線層と前記第２配線層との間に設けられた選択トランジスタを更に備える、
    請求項１３に記載の半導体記憶装置。
  17. 前記第２及び第３信号線は、酸化物半導体である、
    請求項１３乃至１６のいずれか一項に記載の半導体記憶装置。
  18. 書き込み動作において、前記第１配線層には、第１電圧が印加され、前記第２乃至第４配線層には、前記第１電圧より低い第２電圧が印加され、前記第５及び第７配線層には、前記第２電圧より低い第３電圧が印加される、
    請求項１３に記載の半導体記憶装置。
  19. 読み出し動作において、前記第１配線層には、第４電圧が印加され、前記第２及び第３配線層には、前記第４電圧より高い第５電圧が印加され、前記第４、第５、及び第７配線層には、前記第４及び第５電圧より低い第６電圧が印加され、前記第２導電層には第７電圧が印加され、前記第１導電層には前記第７電圧より低い第８電圧が印加される
    請求項１３に記載の半導体記憶装置。
  20. 書き込み動作において、前記第１配線層には、第１電圧が印加され、前記第２乃至第４及び第９配線層には、前記第１電圧より低い第２電圧が印加され、前記第５及び第７配線層には、前記第２電圧より低い第３電圧が印加される、
    請求項１５に記載の半導体記憶装置。
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