KR20210097557A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

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Abstract

본 기술은 적층체; 상기 적층체를 향해 돌출된 제1 돌출부를 포함하는 소스 구조체; 상기 적층체를 관통하고, 상기 소스 구조체와 연결되는 채널 구조체; 상기 채널 구조체와 상기 적층체 사이에 개재되는 제1 터널 절연막; 상기 제1 터널 절연막과 상기 적층체 사이에 개재되는 제1 데이터 저장막; 및 상기 제1 데이터 저장막과 상기 적층체 사이에 개재되는 제1 블로킹막을 포함하고, 상기 제1 돌출부는 상기 제1 터널 절연막의 하면, 상기 제1 데이터 저장막의 하면 및 상기 제1 블로킹막의 측벽에 접하는 반도체 장치 및 그의 제조 방법을 제공한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다.
모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
나아가 이러한 집적 회로는 동작의 신뢰성과 낮은 전력소모를 지향한다. 따라서, 더 작은 공간에 더 높은 신뢰성과 낮은 전력을 소모하는 장치를 위한 방법도 연구되고 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층체; 상기 적층체를 향해 돌출된 제1 돌출부를 포함하는 소스 구조체; 상기 적층체를 관통하고, 상기 소스 구조체와 연결되는 채널 구조체; 상기 채널 구조체와 상기 적층체 사이에 개재되는 제1 터널 절연막; 상기 제1 터널 절연막과 상기 적층체 사이에 개재되는 제1 데이터 저장막; 및 상기 제1 데이터 저장막과 상기 적층체 사이에 개재되는 제1 블로킹막을 포함하고, 상기 제1 돌출부는 상기 제1 터널 절연막의 하면, 상기 제1 데이터 저장막의 하면 및 상기 제1 블로킹막의 측벽에 접할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 소스 구조체; 상기 소스 구조체와 접하는 적층체; 상기 적층체를 관통하고, 상기 소스 구조체와 연결되는 채널 구조체; 및 상기 채널 구조체와 상기 적층체 사이에 개재되는 제1 메모리막을 포함하고, 상기 소스 구조체는 상기 제1 메모리막과 상기 채널 구조체 사이로 돌출되는 제1 돌출부를 포함하고, 상기 제1 돌출부는 계단형 구조를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스 희생막을 형성하는 단계; 상기 소스 희생막 상에 적층체를 형성하는 단계; 상기 적층체를 관통하고, 터널 절연막 및 상기 터널 절연막을 둘러싸는 데이터 저장막을 포함하는 메모리막을 형성하는 단계; 상기 메모리막을 노출시키도록 상기 소스 희생막을 제거하는 단계; 및 상기 데이터 저장막의 제1 노출 영역을 제거하는 단계를 포함하고, 상기 데이터 저장막의 상기 제1 노출 영역을 제거할 때, 상기 터널 절연막의 제2 노출 영역의 일부를 제거할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스 희생막을 포함하는 소스 구조체를 형성하는 단계; 상기 소스 구조체 상에 적층체를 형성하는 단계; 상기 적층체를 관통하는 채널 구조체, 상기 채널 구조체를 둘러싸는 터널 절연막, 상기 터널 절연막을 둘러싸는 데이터 저장막 및 상기 데이터 저장막을 둘러싸는 블로킹막을 형성하는 단계; 상기 블로킹막을 노출시키도록 상기 소스 희생막을 제거하는 단계; 상기 데이터 저장막을 노출시키도록 상기 블로킹막을 식각하는 단계; 상기 터널 절연막을 노출시키도록 상기 데이터 저장막을 식각하는 단계; 및 상기 터널 절연막을 선택적으로 식각하는 단계를 포함하고, 상기 터널 절연막의 질소의 농도는 상기 블로킹막의 질소의 농도보다 높을 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 채널막의 정션 오버랩 영역을 상대적으로 쉽게 형성할 수 있다. 이로써, 소거 동작 동안 안정적인 GIDL 전류를 발생시킬 수 있어 소거 동작의 신뢰성을 확보할 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1b의 B영역의 확대도이다.
도 1d는 도 1c의 C영역의 확대도이다.
도 1e는 도 1c의 D영역의 확대도이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 2b는 도 2a의 E영역의 확대도이다.
도 3a 내지 3k는 1a 내지 1e에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 도 2a 및 2b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1b의 B영역의 확대도이다. 도 1d는 도 1c의 C영역의 확대도이다. 도 1e는 도 1c의 D영역의 확대도이다.
도 1a 내지 1e를 참조하면, 본 실시예에 따른 반도체 장치는 소스 구조체(SCS)를 포함할 수 있다. 소스 구조체(SCS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 수직할 수 있다.
일 예로, 소스 구조체(SCS)는 기판 상에 제공될 수 있다. 일 예로, 상기 기판은 반도체 기판일 수 있다. 일 예로, 상기 반도체 기판은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
일 예로, 소스 구조체(SCS)는 절연막 상에 제공될 수 있다. 상기 절연막은 주변회로 소자들 및 주변회로 배선들을 덮는 절연막일 수 있다. 상기 주변회로 소자들 및 상기 주변회로 배선들은 상기 절연막 내에 제공될 수 있다. 일 예로, 상기 주변회로 소자들은 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 입출력 회로를 구성하는 소자를 포함할 수 있다. 상기 주변회로 배선들은 상기 주변회로 소자들과 전기적으로 연결될 수 있다. 일 예로, 상기 절연막은 산화물을 포함할 수 있다.
소스 구조체(SCS)는 제1 소스막(SL1), 제1 소스막(SL1) 상의 식각 저지막(ES) 및 식각 저지막(ES) 상의 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1), 식각 저지막(ES) 및 제2 소스막(SL2)은 제3 방향(D3)을 따라 순차적으로 적층될 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 교차할 수 있다. 일 예로, 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 수직할 수 있다. 제1 소스막(SL1)과 제2 소스막(SL2)은 식각 저지막(ES)에 의해 서로 이격될 수 있다. 식각 저지막(ES)은 제1 소스막(SL1)과 제2 소스막(SL2) 사이에 제공될 수 있다.
제1 소스막(SL1), 식각 저지막(ES) 및 제2 소스막(SL2) 각각은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 식각 저지막(ES)은 절연 물질을 포함할 수 있다. 일 예로, 식각 저지막(ES)은 SiCO 및 SiCN 중 적어도 하나를 포함할 수 있다. 제1 소스막(SL1)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 소스막(SL1)은 폴리 실리콘을 포함할 수 있다. 제2 소스막(SL2)은 반도체 물질을 포함할 수 있다. 일 예로, 제2 소스막(SL2)은 도프트 폴리 실리콘을 포함할 수 있다. 식각 저지막(ES)은 제1 및 제2 소스막들(SL1, SL2)과 서로 다른 물질을 포함할 수 있다.
소스 구조체(SCS) 상에 적층체(STS)가 제공될 수 있다. 적층체(STS)는 소스 구조체(SCS)와 접할 수 있다. 제2 소스막(SL2) 상에 적층체(STS)가 제공될 수 있다. 적층체(STS)는 제3 방향(D3)으로 교대로 적층된 도전 패턴들(CP) 및 절연 패턴들(IP)을 포함할 수 있다. 제2 소스막(SL2) 상에 절연 패턴(IP)이 제공될 수 있고, 상기 절연 패턴(IP) 상에 도전 패턴들(CP) 및 절연 패턴들(IP)이 교대로 적층될 수 있다. 소스 구조체(SCS)의 상면(SCS_T)에 적층체(STS)의 절연 패턴(IP)의 하면이 접할 수 있다. 소스 구조체(SCS)의 제2 소스막(SL2)의 상면(SL2_T)에 적층체(STS)의 절연 패턴(IP)의 하면이 접할 수 있다.
절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다. 도전 패턴들(CP)은 도전 물질을 포함할 수 있다. 일 예로, 도전 패턴들(CP)은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 도전 패턴들(CP)은 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다.
적층체(STS)는 블로킹 필름들(BF)을 더 포함할 수 있다. 블로킹 필름(BF)은 도전 패턴(CP)과 절연 패턴(IP) 사이에 형성될 수 있다. 블로킹 필름(BF)은 절연 패턴(IP)의 표면을 덮을 수 있다. 블로킹 필름(BF)에 의해 도전 패턴(CP)과 절연 패턴(IP)은 서로 이격될 수 있다. 일 예로, 블로킹 필름(BF)은 알루미늄 산화물을 포함할 수 있다.
적층체(STS)는 상부 절연 패턴(110)을 더 포함할 수 있다. 상부 절연 패턴(110)은 적층체(STS)의 최상부에 배치될 수 있다. 상부 절연 패턴(110)은 절연 물질을 포함할 수 있다. 일 예로, 상부 절연 패턴(110)은 산화물을 포함할 수 있다.
적층체(STS), 제2 소스막(SL2), 식각 저지막(ES)을 관통하는 채널 구조체들(CS)이 제공될 수 있다. 채널 구조체들(CS)은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)는 제2 소스막(SL2)에 전기적으로 연결될 수 있다.
채널 구조체(CS)의 최하부는 제1 소스막(SL1) 내에 제공될 수 있다. 채널 구조체(CS)의 최하부는 제1 소스막(SL1)에 의해 둘러싸일 수 있다. 채널 구조체(CS)의 최하부의 레벨은 제1 소스막(SL1)의 상면의 레벨보다 낮고, 제1 소스막(SL1)의 하면의 레벨보다 높을 수 있다. 채널 구조체(CS)의 최하부의 레벨은 식각 저지막(ES)의 하면의 레벨보다 낮을 수 있다.
각각의 채널 구조체들(CS)은 필링막(FI), 필링막(FI)을 둘러싸는 채널막(CL)을 포함할 수 있다. 필링막(FI) 및 채널막(CL)은 적층체(STS), 제2 소스막(SL2) 및 식각 저지막(ES)을 관통할 수 있다. 채널막(CL)은 제2 소스막(SL2)에 전기적으로 연결될 수 있다. 필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다.
도시된 것과 달리, 채널 구조체(CS)는 필링막(FI)을 포함하지 않을 수 있고, 채널막(CL)으로만 구성될 수 있다.
채널 구조체(CS)의 상부 및 중간부를 둘러싸는 제1 메모리막(ML1) 및 채널 구조체(CS)의 하부를 둘러싸는 제2 메모리막(ML2)이 제공될 수 있다. 제1 메모리막(ML1)은 채널막(CL)의 상부 및 중간부를 둘러쌀 수 있고, 제2 메모리막(ML2)은 채널막(CL)의 하부를 둘러쌀 수 있다.
제1 메모리막(ML1) 및 제2 메모리막(ML2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2) 사이에 제2 소스막(SL2)이 제공될 수 있다. 제1 메모리막(ML1)은 적층체(STS) 내에 제공될 수 있다. 제2 메모리막(ML2)은 소스 구조체(SCS)의 제1 소스막(SL1) 내에 제공될 수 있다.
제1 메모리막(ML1)은 채널막(CL)의 상부 및 중간부를 둘러싸는 제1 터널 절연막(TL1), 제1 터널 절연막(TL1)을 둘러싸는 제1 데이터 저장막(DL1) 및 제1 데이터 저장막(DL1)을 둘러싸는 제1 블로킹막(BKL1)을 포함할 수 있다. 제1 터널 절연막(TL1)의 폭은 제1 블로킹막(BKL1)의 폭보다 작을 수 있다. 일 예로, 제1 터널 절연막(TL1)의 제1 방향(D1)으로의 폭이 제1 폭(W1)으로 정의될 수 있고, 제1 블로킹막(BKL1)의 제1 방향(D1)으로의 폭이 제2 폭(W2)으로 정의될 수 있고, 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 작을 수 있다.
제2 메모리막(ML2)은 채널막(CL)의 하부를 둘러싸는 제2 터널 절연막(TL2), 제2 터널 절연막(TL2)을 둘러싸는 제2 데이터 저장막(DL2) 및 제2 데이터 저장막(DL2)을 둘러싸는 제2 블로킹막(BKL2)을 포함할 수 있다. 제2 터널 절연막(TL2)의 폭은 제2 블로킹막(BKL2)의 폭보다 작을 수 있다. 일 예로, 제2 터널 절연막(TL2)의 제1 방향(D1)으로의 폭이 제3 폭(W3)으로 정의될 수 있고, 제2 블로킹막(BKL2)의 제1 방향(D1)으로의 폭이 제4 폭(W4)으로 정의될 수 있고, 상기 제3 폭(W3)은 상기 제4 폭(W4)보다 작을 수 있다. 일 예로, 상기 제3 폭(W3)은 상기 제1 폭(W1)과 동일할 수 있다. 일 예로, 상기 제4 폭(W4)은 상기 제2 폭(W2)과 동일할 수 있다.
제1 메모리막(ML1)은 채널 구조체(CS)와 적층체(STS) 사이에 개재될 수 있다. 제1 터널 절연막(TL1)은 채널 구조체(CS)와 적층체(STS) 사이에 개재될 수 있고, 제1 데이터 저장막(DL1)은 제1 터널 절연막(TL1)과 적층체(STS) 사이에 개재될 수 있고, 제1 블로킹막(BKL1)은 제1 데이터 저장막(DL1)과 적층체(STS) 사이에 개재될 수 있다.
제2 메모리막(ML2)은 채널 구조체(CS)와 제1 소스막(SL1) 사이에 개재될 수 있다. 제2 터널 절연막(TL2)은 채널 구조체(CS)와 제1 소스막(SL1) 사이에 개재될 수 있고, 제2 데이터 저장막(DL2)은 제2 터널 절연막(TL2)과 제1 소스막(SL1) 사이에 개재될 수 있고, 제2 블로킹막(BKL2)은 제2 데이터 저장막(DL2)과 제1 소스막(SL1) 사이에 개재될 수 있다.
제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2) 사이에 제2 소스막(SL2)이 제공될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2) 사이에 제2 소스막(SL2)이 제공될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2) 사이에 제2 소스막(SL2)이 제공될 수 있다.
제1 및 제2 터널 절연막들(TL1, TL2)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 터널 절연막들(TL1, TL2)은 질소를 포함하는 산화물을 포함할 수 있다.
제1 및 제2 데이터 저장막들(DL1, DL2)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)은 질화물을 포함할 수 있다.
제1 및 제2 블로킹막들(BKL1, BKL2)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)은 산화물을 포함할 수 있다.
일 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)의 질소의 농도는 제1 및 제2 블로킹막들(BKL1, BKL2)의 질소의 농도보다 높을 수 있다. 일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)은 질소를 포함하지 않을 수 있다. 일 예로, 제1 및 제2 터널 절연막들(TL1, TL2)의 질소의 농도는 제1 및 제2 블로킹막들(BKL1, BKL2)의 질소의 농도보다 높을 수 있다. 일 예로, 제1 및 제2 터널 절연막들(TL1, TL2)의 질소의 농도는 제1 및 제2 데이터 저장막들(DL1, DL2)의 질소의 농도보다 낮을 수 있다.
식각 저지막(ES)은 채널 구조체(CS)와 서로 이격될 수 있다. 식각 저지막(ES)과 채널 구조체(CS) 사이에 제2 메모리막(ML2)의 제2 블로킹막(BKL2) 및 후술하는 제2 돌출부(P2)가 배치될 수 있다.
소스 구조체(SCS)의 제2 소스막(SL2)은 제1 돌출부들(P1) 및 제2 돌출부들(P2)을 포함할 수 있다.
제1 돌출부(P1)는 적층체(STS)를 향해 돌출할 수 있다. 제1 돌출부(P1)는 소스 구조체(SCS)의 상면(SCS_T)에서 제3 방향(D3)으로 돌출할 수 있다. 제1 돌출부(P1)는 제2 소스막(SL2)의 상면(SL2_T)에서 제3 방향(D3)으로 돌출할 수 있다.
제1 돌출부(P1)는 채널 구조체(CS)를 둘러싸는 링의 형태를 가질 수 있다. 제1 돌출부(P1)는 제1 메모리막(ML1)과 채널 구조체(CS) 사이로 돌출할 수 있다. 제1 돌출부(P1)는 제1 메모리막(ML1)의 제1 블로킹막(BKL1)과 채널 구조체(CS) 사이로 돌출할 수 있다.
제1 돌출부(P1)는 제1 터널 절연막(TL1)의 하면(TL1_B), 제1 데이터 저장막(DL1)의 측벽(DL1_S), 제1 데이터 저장막(DL1)의 하면(DL1_B), 제1 블로킹막(BKL1)의 측벽(BKL1_S)에 접할 수 있다. 제1 돌출부(P1)는 적층체(STS)의 최하부의 절연 패턴(IP)과 동일한 레벨에 위치할 수 있다. 제1 돌출부(P1)의 적어도 일부와 적층체(STS)의 최하부의 절연 패턴(IP)의 적어도 일부는 동일한 레벨에 위치할 수 있다.
제1 터널 절연막(TL1)의 하면(TL1_B), 제1 데이터 저장막(DL1)의 하면(DL1_B) 및 제1 블로킹막(BKL1)의 하면(BKL1_B)의 레벨은 서로 다를 수 있다. 제1 데이터 저장막(DL1)의 하면(DL1_B)은 제1 터널 절연막(TL1)의 하면(TL1_B)보다 낮은 레벨에 위치할 수 있다. 제1 블로킹막(BKL1)의 하면(BKL1_B)은 제1 데이터 저장막(DL1)의 하면(DL1_B)보다 낮은 레벨에 위치할 수 있다. 소스 구조체(SCS)의 상면(SCS_T)이 제1 블로킹막(BKL1)의 하면(BKL1_B)에 접할 수 있다. 제2 소스막(SL2)의 상면(SL2_T)이 제1 블로킹막(BKL1)의 하면(BKL1_B)에 접할 수 있다.
제1 돌출부(P1)는 계단형 구조를 가질 수 있다. 제1 터널 절연막(TL1), 제1 데이터 저장막(DL1) 및 제1 블로킹막(BKL1)과 접하는 제1 돌출부(P1)의 표면이 계단 형태를 가질 수 있다. 제1 돌출부(P1)의 표면이 제1 터널 절연막(TL1)의 하면(TL1_B), 제1 데이터 저장막(DL1)의 측벽(DL1_S), 제1 데이터 저장막(DL1)의 하면(DL1_B), 제1 블로킹막(BKL1)의 측벽(BKL1_S)을 따라 계단형으로 형성될 수 있다.
제1 돌출부(P1)는 제1 부분(P1a) 및 제2 부분(P1b)을 포함할 수 있다. 상기 제1 부분(P1a)은 제1 터널 절연막(TL1)의 하면(TL1_B) 및 제1 데이터 저장막(DL1)의 측벽(DL1_S)에 접할 수 있다. 상기 제2 부분(P1b)은 제1 데이터 저장막(DL1)의 하면(DL1_B) 및 제1 블로킹막(BKL1)의 측벽(BKL1_S)에 접할 수 있다.
상기 제1 부분(P1a) 및 상기 제2 부분(P1b) 각각은 일정한 폭을 가질 수 있다. 일 예로, 상기 제1 부분(P1a) 및 상기 제2 부분(P1b) 각각의 제1 방향(D1)으로의 폭은 일정할 수 있다. 상기 제1 부분(P1a) 및 상기 제2 부분(P1b)의 폭은 서로 다를 수 있다. 상기 제2 부분(P1b)의 폭은 상기 제1 부분(P1a)의 폭보다 클 수 있다. 일 예로, 상기 제1 부분(P1a)의 제1 방향(D1)으로의 폭이 제5 폭(W5)으로 정의될 수 있고, 상기 제2 부분(P1b)의 제1 방향(D1)으로의 폭이 제6 폭(W6)으로 정의될 수 있고, 상기 제6 폭(W6)은 상기 제5 폭(W5)보다 클 수 있다. 일 예로, 상기 제5 폭(W5)은 상기 제2 폭(W2)과 동일할 수 있다.
제1 돌출부(P1)는 제2 소스막(SL2)의 상면(SL2_T)과 제1 터널 절연막(TL1)의 하면(TL1_B) 사이에 배치될 수 있다. 제1 돌출부(P1)는 제1 블로킹막(BKL1)과 채널 구조체(CS) 사이에 배치될 수 있다.
제1 돌출부(P1)의 제1 부분(P1a)은 제1 터널 절연막(TL1)의 하면(TL1_B)과 제1 데이터 저장막(DL1)의 하면(DL1_B) 사이에 배치될 수 있다. 제1 돌출부(P1)의 제1 부분(P1a)은 채널막(CL)과 제1 데이터 저장막(DL1)의 측벽(DL1_S) 사이에 배치될 수 있다. 제1 돌출부(P1)의 제2 부분(P1b)은 제1 데이터 저장막(DL1)의 하면(DL1_B)과 제1 블로킹막(BKL1)의 하면(BKL1_B) 사이에 배치될 수 있다. 제1 돌출부(P1)의 제2 부분(P1b)은 채널막(CL)과 제1 블로킹막(BKL1)의 측벽(BKL1_S) 사이에 배치될 수 있다.
제1 돌출부(P1)는 제2 소스막(SL2)의 일부일 수 있다. 제1 돌출부(P1)는 반도체 물질을 포함할 수 있다. 일 예로, 제1 돌출부(P1)는 도프트 폴리 실리콘을 포함할 수 있다.
제2 돌출부(P2)는 제2 소스막(SL2)의 하면(SL2_B)에서 제3 방향(D3)의 반대 방향으로 돌출할 수 있다. 제2 돌출부(P2)는 제1 소스막(SL1)을 향해 돌출할 수 있다.
제2 돌출부(P2)는 채널 구조체(CS)를 둘러싸는 링의 형태를 가질 수 있다. 제2 돌출부(P2)는 제2 메모리막(ML2)과 채널 구조체(CS) 사이로 돌출할 수 있다. 제2 돌출부(P2)는 제2 메모리막(ML2)의 제2 블로킹막(BKL2)과 채널 구조체(CS) 사이로 돌출할 수 있다.
제2 돌출부(P2)는 제2 터널 절연막(TL2)의 상면(TL2_T), 제2 데이터 저장막(DL2)의 측벽(DL2_S), 제2 데이터 저장막(DL2)의 상면(DL2_T), 제2 블로킹막(BKL2)의 측벽(BKL2_S)에 접할 수 있다. 제2 돌출부(P2)는 식각 저지막(ES)과 동일한 레벨에 위치할 수 있다. 제2 돌출부(P2)의 적어도 일부와 식각 저지막(ES)의 적어도 일부는 동일한 레벨에 위치할 수 있다.
제2 터널 절연막(TL2)의 상면(TL2_T), 제2 데이터 저장막(DL2)의 상면(DL2_T) 및 제2 블로킹막(BKL2)의 상면(BKL2_T)의 레벨은 서로 다를 수 있다. 제2 데이터 저장막(DL2)의 상면(DL2_T)은 제2 블로킹막(BKL2)의 상면(BKL2_T)보다 낮은 레벨에 위치할 수 있다. 제2 터널 절연막(TL2)의 상면(TL2_T)은 제2 데이터 저장막(DL2)의 상면(DL2_T)보다 낮은 레벨에 위치할 수 있다. 제2 소스막(SL2)의 하면(SL2_B)이 제2 블로킹막(BKL2)의 상면(BKL2_T)에 접할 수 있다.
제2 돌출부(P2)는 계단형 구조를 가질 수 있다. 제2 터널 절연막(TL2), 제2 데이터 저장막(DL2) 및 제2 블로킹막(BKL2)과 접하는 제2 돌출부(P2)의 표면이 계단 형태를 가질 수 있다. 제2 돌출부(P2)의 표면이 제2 터널 절연막(TL2)의 상면(TL2_T), 제2 데이터 저장막(DL2)의 측벽(DL2_S), 제2 데이터 저장막(DL2)의 상면(DL2_T), 제2 블로킹막(BKL2)의 측벽(BKL2_S)을 따라 계단형으로 형성될 수 있다.
제2 돌출부(P2)는 제3 부분(P2a) 및 제4 부분(P2b)을 포함할 수 있다. 상기 제3 부분(P2a)은 제2 터널 절연막(TL2)의 상면(TL2_T) 및 제2 데이터 저장막(DL2)의 측벽(DL2_S)에 접할 수 있다. 상기 제4 부분(P2b)은 제2 데이터 저장막(DL2)의 상면(DL2_T) 및 제2 블로킹막(BKL2)의 측벽(BKL2_S)에 접할 수 있다.
상기 제3 부분(P2a) 및 상기 제4 부분(P2b) 각각은 일정한 폭을 가질 수 있다. 일 예로, 상기 제3 부분(P2a) 및 상기 제4 부분(P2b) 각각의 제1 방향(D1)으로의 폭은 일정할 수 있다. 상기 제3 부분(P3a) 및 상기 제4 부분(P2b)의 폭은 서로 다를 수 있다. 상기 제4 부분(P2b)의 폭은 상기 제3 부분(P2a)의 폭보다 클 수 있다. 일 예로, 상기 제3 부분(P2a)의 제1 방향(D1)으로의 폭이 제7 폭(W7)으로 정의될 수 있고, 상기 제4 부분(P2b)의 제1 방향(D1)으로의 폭이 제8 폭(W8)으로 정의될 수 있고, 상기 제8 폭(W8)이 상기 제7 폭(W7)보다 클 수 있다. 일 예로, 상기 제7 폭(W7)은 상기 제4 폭(W4)과 동일할 수 있다.
제2 돌출부(P2)는 제2 소스막(SL2)의 하면(SL2_B)과 제2 터널 절연막(TL2)의 상면(TL2_T) 사이에 배치될 수 있다. 제2 돌출부(P2)는 제2 블로킹막(BKL2)과 채널 구조체(CS) 사이에 배치될 수 있다.
제2 돌출부(P2)의 제3 부분(P2a)은 제2 터널 절연막(TL2)의 상면(TL2_T)과 제2 데이터 저장막(DL2)의 상면(DL2_T) 사이에 배치될 수 있다. 제2 돌출부(P2)의 제3 부분(P2a)은 채널막(CL)과 제2 데이터 저장막(DL2)의 측벽(DL2_S) 사이에 배치될 수 있다. 제2 돌출부(P2)의 제4 부분(P2b)은 제2 데이터 저장막(DL2)의 상면(DL2_T)과 제2 블로킹막(BKL2)의 상면(BKL2_T) 사이에 배치될 수 있다. 제2 돌출부(P2)의 제4 부분(P2b)은 채널막(CL)과 제2 블로킹막(BKL2)의 측벽(BKL2_S) 사이에 배치될 수 있다.
제2 돌출부(P2)는 제2 소스막(SL2)의 일부일 수 있다. 제2 돌출부(P2)는 반도체 물질을 포함할 수 있다. 일 예로, 제2 돌출부(P2)는 도프트 폴리 실리콘을 포함할 수 있다.
적층체(STS) 상에 제1 절연막(120)이 제공될 수 있다. 제1 절연막(120)은 채널 구조체들(CS) 및 제1 메모리막들(ML1)을 덮을 수 있다. 제1 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(120)은 산화물을 포함할 수 있다.
적층체(STS) 및 제1 절연막(120)을 관통하는 슬릿 구조체(SLS)가 제공될 수 있다. 슬릿 구조체(SLS)는 제2 방향(D2)으로 연장할 수 있다. 슬릿 구조체(SLS)는 제3 방향(D3)으로 연장할 수 있다. 슬릿 구조체(SLS)는 제3 방향(D3)으로 적층체(STS) 및 제1 절연막(120)을 관통할 수 있다. 슬릿 구조체(SLS)는 채널 구조체들(CS) 사이에 배치될 수 있다. 슬릿 구조체(SLS)를 사이에 두고 제1 그룹의 채널 구조체들(CS) 및 제2 그룹의 채널 구조체들(CS)이 제1 방향(D1)으로 이격될 수 있다.
슬릿 구조체(SLS)는 제1 스페이서들(SP1), 제2 스페이서들(SP2) 및 공통 소스라인(CSL)을 포함할 수 있다. 공통 소스라인(CSL)의 양 측에 제2 스페이서들(SP2)이 배치될 수 있다. 제2 스페이서들(SP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 스페이서들(SP2) 사이에 공통 소스라인(CSL)이 제공될 수 있다. 공통 소스라인(CSL)의 양 측벽을 따라 제2 스페이서들(SP2)이 형성될 수 있다.
공통 소스라인(CSL)의 양 측에 제1 스페이서들(SP1)이 배치될 수 있다. 제1 스페이서들(SP1)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 스페이서들(SP1) 사이에 제2 스페이서들(SP2) 및 공통 소스라인(CSL)이 제공될 수 있다. 제2 스페이서(SP2)의 측벽을 따라 제1 스페이서(SP1)가 형성될 수 있다.
공통 소스라인(CSL)은 소스 구조체(SCS)와 전기적으로 연결될 수 있다. 공통 소스라인(CSL)은 제2 소스막(SL2)과 전기적으로 연결될 수 있다. 공통 소스라인(CSL)은 제2 소스막(SL2)과 일체로 형성될 수 있다. 다시 말하면, 공통 소스라인(CLS)은 제2 소스막(SL2)과 경계없이 결합될 수 있다. 공통 소스라인(CSL)과 도전 패턴(CP)은 제1 스페이서(SP1) 및 제2 스페이서(SP2)에 의해 서로 전기적으로 분리될 수 있다.
제1 스페이서들(SP1), 제2 스페이서들(SP2) 및 공통 소스라인(CSL) 각각은 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 제1 스페이서(SP1)는 굴곡진 하면을 가질 수 있다.
블로킹 필름(BF)의 일부는 적층체(STS)의 절연 패턴들(IP) 및 제1 스페이서(SP1) 사이에 형성될 수 있다.
제1 스페이서(SP1)는 제3 방향(D3)으로 연장하는 제1 부분 및 상기 제1 부분에서 돌출하는 제2 부분들을 포함할 수 있다. 상기 제2 부분들은 상기 제1 부분에서 상기 제1 방향(D1) 또는 상기 제1 방향(D1)의 반대 방향으로 돌출할 수 있다. 상기 제2 부분은 도전 패턴(CP)과 접할 수 있다.
제1 스페이서(SP1)는 절연 물질을 포함할 수 있다. 일 예로, 제1 스페이서(SP1)는 산화물을 포함할 수 있다. 제2 스페이서(SP2)는 절연 물질을 포함할 수 있다. 일 예로, 제2 스페이서(SP2)는 질화물을 포함할 수 있다. 공통 소스라인(CSL)은 도전 물질을 포함할 수 있다. 일 예로, 공통 소스라인(CSL)은 도프트 폴리실리콘 및 텅스텐 중 적어도 하나를 포함할 수 있다.
채널 구조체들(CS)과 연결되는 비트라인 콘택들(BCT)이 제공될 수 있다. 비트라인 콘택(BCT)은 채널 구조체(CS)의 채널막(CL)과 전기적으로 연결될 수 있다. 비트라인 콘택들(BCT)은 제1 절연막(120)을 관통할 수 있다. 비트라인 콘택(BCT)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인 콘택(BCT)은 텅스텐, 알루미늄 또는 구리를 포함할 수 있다. 비트라인 콘택들(BCT)은 비트라인과 연결될 수 있다.
식각 저지막(ES)이 포함하는 물질은 제1 소스막(SL1), 제2 소스막(SL2), 절연 패턴(IP), 제1 및 제2 스페이서들(SP1, SP2) 각각이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 식각 저지막(ES)이 포함하는 물질은 제1 및 제2 터널 절연막들(TL1, TL2), 제1 및 제2 데이터 저장막들(DL1, DL2), 제1 및 제2 블로킹막들(BKL1, BKL2) 및 채널막(CL) 각각이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 일 예로, 식각 저지막(ES)이 포함하는 물질은 산화물, 질화물 및 반도체 물질에 대하여 식각 선택비를 가질 수 있다.
본 실시예에 따른 반도체 장치는 제2 소스막(SL2)의 일부인 제1 돌출부(P1)가 계단형으로 형성될 수 있다. 따라서, 제2 소스막(SL2)과 채널 구조체(CS)의 접촉 면적잉 증가할 수 있다. 또한, 제1 돌출부(P1)는 소스 셀렉트 라인에 상대적으로 가깝게 형성되므로, 채널막(CL)의 정션 오버랩 영역이 상대적으로 쉽게 형성될 수 있다.
일 예로, 높은 열처리 공정 없이도 정션 오버랩 영역이 형성될 수 있어, 높은 열처리 공정에 의한 소스 셀렉트 라인의 특성 변동이 방지될 수 있다. 이에 따라, 소거 동작 동안 안정적인 GIDL 전류를 발생시킬 수 있고, 소스 셀렉트 라인의 오프 리키지(off leakeage)가 최소화될 수 있어, 소거 동작의 신뢰성을 확보할 수 있다. 또한, 소스 셀렉트 라인의 특성을 개선해 줌으로써, 소스 셀렉트 라인의 개수를 최소화할 수 있다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 도 2b는 도 2a의 E영역의 확대도이다.
본 실시예에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 1a 내지 1e에 따른 반도체 장치와 유사할 수 있다.
도 2a 및 2b를 참조하면, 제1 블로킹막(BKL1)은 제1 블로킹부(BKL1a) 및 제2 블로킹부(BKL1b)를 포함할 수 있다. 제1 블로킹부(BKL1a)는 제1 데이터 저장막(DL1)을 둘러싸는 부분일 수 있다. 제2 블로킹부(BKL1b)는 제1 데이터 저장막(DL1)과 이격되는 부분일 수 있다.
제1 블로킹부(BKL1a)의 폭은 일정할 수 있다. 제2 블로킹부(BKL1b)의 폭은 일정할 수 있다. 제2 블로킹부(BKL1b)의 폭은 제1 블로킹부(BKL1a)의 폭보다 작을 수 있다. 일 예로, 제1 블로킹부(BKL1a)의 제1 방향(D1)으로의 폭이 제1 폭(W1)으로 정의될 수 있고, 제2 블로킹부(BKL1b)의 제1 방향(D1)으로의 폭이 제2 폭(W2)으로 정의될 수 있고, 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 클 수 있다.
제2 블로킹부(BKL1b)의 상부와 제1 블로킹부(BKL1a)의 하부가 연결될 수 있다. 제2 블로킹부(BKL1b)의 하면의 레벨은 적층체(STS)의 최하부의 절연 패턴(IP)의 하면의 레벨과 동일할 수 있다.
제2 소스막(SL2)은 제3 돌출부(P3)를 포함할 수 있다. 제3 돌출부(P3)는 제2 소스막(SL2)의 상면에서 제3 방향(D3)으로 돌출할 수 있다. 제3 돌출부(P3)는 제1 터널 절연막(TL1)의 하면, 제1 데이터 저장막(DL1)의 하면, 제1 블로킹부(BKL1a)의 하면 및 제2 블로킹부(BKL1b)의 측벽에 접할 수 있다.
제1 터널 절연막(TL1)의 하면, 제1 데이터 저장막(DL1)의 하면, 제1 블로킹부(BKL1a)의 하면은 서로 동일한 레벨에 위치할 수 있다. 제3 돌출부(P3)는 채널막(CL)과 제2 블로킹부(BKL1b)의 측벽 사이에 배치될 수 있다. 제2 블로킹부(BKL1b)는 제3 돌출부(P3)를 둘러쌀 수 있다. 제1 블로킹부(BKL1a)는 제3 돌출부(P3)보다 높은 레벨에 위치할 수 있다. 제2 블로킹부(BKL1b)는 제3 돌출부(P3)와 동일한 레벨에 위치할 수 있다.
제2 블로킹막(BKL2)은 제3 블로킹부(BKL2a) 및 제4 블로킹부(BKL2b)를 포함할 수 있다. 제3 블로킹부(BKL2a)는 제2 데이터 저장막(DL2)을 둘러싸는 부분일 수 있다. 제4 블로킹부(BKL2b)는 제2 데이터 저장막(DL2)과 이격되는 부분일 수 있다.
제3 블로킹부(BKL2a)의 폭은 일정할 수 있다. 제4 블로킹부(BKL2b)의 폭은 일정할 수 있다. 제4 블로킹부(BKL2b)의 폭은 제3 블로킹부(BKL2a)의 폭보다 작을 수 있다. 일 예로, 제3 블로킹부(BKL2a)의 제1 방향(D1)으로의 폭이 제3 폭(W3)으로 정의될 수 있고, 제4 블로킹부(BKL2b)의 제1 방향(D1)으로의 폭이 제4 폭(W4)으로 정의될 수 있고, 상기 제3 폭(W3)은 상기 제4 폭(W4)보다 클 수 있다.
제4 블로킹부(BKL2b)의 하부와 제3 블로킹부(BKL2a)의 상부가 연결될 수 있다. 제4 블로킹부(BKL2b)의 상면의 레벨은 식각 저지막(ES)의 상면의 레벨보다 높을 수 있다.
제2 소스막(SL2)은 제4 돌출부(P4)를 포함할 수 있다. 제4 돌출부(P4)는 제2 소스막(SL2)의 하면에서 제3 방향(D3)의 반대 방향으로 돌출할 수 있다. 제4 돌출부(P4)는 제2 터널 절연막(TL2)의 상면, 제2 데이터 저장막(DL2)의 상면, 제3 블로킹부(BKL2a)의 상면 및 제4 블로킹부(BKL2b)의 측벽에 접할 수 있다.
제2 터널 절연막(TL2)의 상면, 제2 데이터 저장막(DL2)의 상면, 제3 블로킹부(BKL2a)의 상면은 서로 동일한 레벨에 위치할 수 있다. 제4 돌출부(P4)는 채널막(CL)과 제4 블로킹부(BKL2b)의 측벽 사이에 배치될 수 있다. 제4 블로킹부(BKL2b)는 제4 돌출부(P4)를 둘러쌀 수 있다. 제3 블로킹부(BKL2a)는 제4 돌출부(P4)보다 낮은 레벨에 위치할 수 있다. 제4 블로킹부(BKL2b)는 제4 돌출부(P4)와 동일한 레벨에 위치할 수 있다.
본 실시예에 따른 반도체 장치는 제3 돌출부(P3)가 소스 셀렉트 라인에 상대적으로 가깝게 형성되므로, 채널막(CL)의 정션 오버랩 영역이 상대적으로 쉽게 형성될 수 있다.
일 예로, 높은 열처리 공정 없이도 정션 오버랩 영역이 형성될 수 있어, 높은 열처리 공정에 의한 소스 셀렉트 라인의 특성 변동이 방지될 수 있다. 이에 따라, 소거 동작 동안 안정적인 GIDL 전류를 발생시킬 수 있고, 소스 셀렉트 라인의 오프 리키지(off leakeage)가 최소화될 수 있어, 소거 동작의 신뢰성을 확보할 수 있다. 또한, 소스 셀렉트 라인의 특성을 개선해 줌으로써, 소스 셀렉트 라인의 개수를 최소화할 수 있다.
도 3a 내지 3k는 1a 내지 1e에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 1a 내지 도 1e를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 내지 도 1e에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 도 1e에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 3a를 참조하면, 제1 소스막(SL1) 상에 식각 저지막(ES) 및 소스 희생막(SFL)을 순차적으로 형성할 수 있다. 제1 소스막(SL1), 식각 저지막(ES) 및 소스 희생막(SFL)은 제3 방향(D3)으로 순차적으로 적층될 수 있다. 제1 소스막(SL1) 및 소스 희생막(SFL)은 서로 제3 방향(D3)으로 이격될 수 있고, 제1 소스막(SL1) 및 소스 희생막(SFL) 사이에 식각 저지막(ES)이 배치될 수 있다.
제1 소스막(SL1)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 소스막(SL1)은 폴리 실리콘을 포함할 수 있다. 식각 저지막(ES)은 절연 물질을 포함할 수 있다. 일 예로, 식각 저지막(ES)은 SiCO 및 SiCN 중 적어도 하나를 포함할 수 있다. 소스 희생막(SFL)은 반도체 물질을 포함할 수 있다. 일 예로, 소스 희생막(SFL)은 폴리 실리콘을 포함할 수 있다.
도 3b를 참조하면, 소스 희생막(SFL) 상에 적층체(STS)를 형성할 수 있다. 적층체(STS)는 적층 절연막들(IL) 및 적층 희생막들(FL)을 포함할 수 있다. 적층 절연막들(IL) 및 적층 희생막들(FL)은 제3 방향(D3)으로 교대로 적층될 수 있다. 소스 희생막(SFL) 상에 적층 절연막(IL)이 제공될 수 있고, 상기 적층 절연막(IL) 상에 적층 희생막들(FL) 및 적층 절연막들(IL)이 교대로 적층될 수 있다.
적층 절연막들(IL) 및 적층 희생막들(FL)은 절연 물질을 포함할 수 있다. 일 예로, 적층 절연막들(IL)은 산화물을 포함할 수 있다. 일 예로, 적층 희생막들(FL)은 질화물을 포함할 수 있다.
본 실시예에서는 적층 절연막(IL)과 적층 희생막(FL)을 형성한 후, 적층 희생막(FL)을 도전 패턴(CP)으로 대체하는 것으로 설명하지만, 본 발명은 이에 제한되지 않을 수 있다. 일 예로, 적층 절연막(IL)과 도전막을 교대로 형성한 후, 채널 구조체(CS) 및 메모리막(ML)을 형성할 수도 있다.
도 3c를 참조하면, 적층체(STS), 소스 희생막(SFL) 및 식각 저지막(ES)을 관통하는 채널 구조체들(CS) 및 메모리막들(ML)을 형성할 수 있다. 채널 구조체들(CS) 및 메모리막들(ML)은 적층체(STS)의 적층 절연막들(IL) 및 적층 희생막들(FL)을 관통할 수 있다.
채널 구조체(CS)는 채널막(CL) 및 필링막(FI)을 포함할 수 있다. 메모리막(ML)은 터널 절연막(TL), 데이터 저장막(DL) 및 블로킹막(BKL)을 포함할 수 있다.
채널 구조체들(CS) 및 메모리막들(ML)을 형성하는 것은, 적층체(STS), 소스 희생막(SFL), 식각 저지막(ES)을 관통하는 제1 홀들(HO1)을 형성하는 것, 상기 제1 홀(HO1) 내에 블로킹막(BKL), 데이터 저장막(DL), 터널 절연막(TL), 채널막(CL) 및 필링막(FI)을 순차적으로 형성하는 것을 포함할 수 있다.
일 예로, 터널 절연막(TL)은 질소를 포함하는 산화물을 포함할 수 있다. 데이터 저장막(DL)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막(DL)은 질화물을 포함할 수 있다. 블로킹막(BKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막(BKL)은 산화물을 포함할 수 있다. 일 예로, 블로킹막(BKL)은 질소를 포함하지 않을 수 있다.
일 예로, 터널 절연막(TL)의 질소의 농도는 블로킹막(BKL)의 질소의 농도보다 높을 수 있다. 일 예로, 터널 절연막(TL)은 질소를 포함할 수 있고, 블로킹막(BKL)은 질소를 포함하지 않을 수 있다.
터널 절연막(TL)의 폭보다 블로킹막(BKL)의 폭이 더 클 수 있다. 일 예로, 터널 절연막(TL)의 제1 방향(D1)으로의 폭보다 블로킹막(BKL)의 제1 방향(D1)으로의 폭이 더 클 수 있다.
적층체(STS)를 관통하는 제1 트렌치(TR1)를 형성할 수 있다. 제1 트렌치(TR1)는 제2 방향(D2)으로 연장할 수 있다. 제1 트렌치(TR1)는 적층체(STS)의 적층 절연막들(IL) 및 적층 희생막들(FL)을 관통할 수 있다. 제1 트렌치(TR1)의 하면은 소스 희생막(SFL) 내에 위치할 수 있다. 제1 트렌치(TR1)의 하면은 소스 희생막(SFL)에 의해 정의될 수 있다. 제1 트렌치(TR1)의 하면은 소스 희생막(SFL)의 상면 및 하면 사이에 위치할 수 있다.
제1 홀들(HO1)을 형성하는 공정 및 제1 트렌치(TR1)를 형성하는 공정에 따라, 적층 절연막들(IL) 및 적층 희생막들(FL)이 패터닝되어 절연 패턴들(IP) 및 희생 패턴들(FP)이 형성될 수 있다.
도 3d를 참조하면, 희생 산화막(FOL), 도전 패턴들(CP) 및 블로킹 필름(BF)을 형성할 수 있다.
희생 산화막(FOL)은 소스 희생막(SFL)의 일부를 산화시켜 형성될 수 있다. 제1 트렌치(TR1)에 의해 노출된 소스 희생막(SFL)의 표면이 산화되어, 희생 산화막(FOL)이 형성될 수 있다. 일 예로, 산소 가스를 제1 트렌치(TR1)를 통해 공급하여 소스 희생막(SFL)의 표면이 산화될 수 있다. 희생 산화막(FOL)은 절연 물질을 포함할 수 있다. 일 예로, 희생 산화막(FOL)은 산화물을 포함할 수 있다.
도전 패턴들(CP) 및 블로킹 필름(BF)을 형성하는 단계는, 희생 패턴들(FP)을 선택적으로 제거하여 절연 패턴들(IP) 사이에 빈 공간들을 형성하는 단계, 상기 절연 패턴들(IP)의 표면, 채널 구조체(CS)의 표면 및 희생 산화막(FOL)의 표면을 따라 블로킹 필름(BF)을 형성하는 단계, 블로킹 필름(BF)을 표면을 따라 도전막을 형성하여 상기 빈 공간들을 채우는 단계, 및 상기 도전막을 패터닝하여 도전 패턴들(CP)을 형성하는 단계를 포함할 수 있다.
상기 도전막은 상기 빈 공간들을 완전히 채울 수 있고, 제1 트렌치(TR1)의 일부를 채울 수 있다. 상기 빈 공간들 내에 형성된 도전막의 부분들이 분리되어 도전 패턴들(CP)이 형성될 수 있다.
도 3e를 참조하면, 제1 트렌치(TR1) 내에 스페이서(SP)를 형성할 수 있다. 스페이서(SP)는 절연 물질을 포함할 수 있다. 일 예로, 스페이서(SP)는 제1 내지 제4 스페이서들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 스페이서(SP)를 형성하는 단계는, 블로킹 필름(BF) 및 도전 패턴들(CP)의 표면들 상에 제1 스페이서(SP1)를 형성하는 단계, 제1 스페이서(SP1)의 표면 상에 제2 스페이서(SP2)를 형성하는 단계, 제2 스페이서(SP2)의 표면 상에 제3 스페이서(SP3)를 형성하는 단계, 및 제3 스페이서(SP3)의 표면 상에 제4 스페이서(SP4)를 형성하는 단계를 포함할 수 있다.
스페이서(SP)는 제1 트렌치(TR1)의 일부를 채울 수 있다. 다시 말하면, 스페이서(SP)는 제1 트렌치(TR1)를 완전히 채우지 못할 수 있다. 스페이서(SP)에 의해 채워지지 않은 제1 트렌치(TR1)의 일부가 제2 트렌치(TR2)로 정의될 수 있다. 제2 트렌치(TR2)는 제2 방향(D2)으로 연장할 수 있다. 제2 트렌치(TR2)에 의해 제4 스페이서(SP4)의 표면이 노출될 수 있다. 제2 트렌치(TR2)는 제4 스페이서(SP4)의 표면에 의해 정의될 수 있다.
제1 내지 제4 스페이서들(SP1, SP2, SP3, SP4)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제3 스페이서들(SP1, SP3)은 산화물을 포함할 수 있다. 일 예로, 제2 및 제4 스페이서들(SP2, SP4)은 질화물을 포함할 수 있다.
도 3f를 참조하면, 제3 트렌치(TR3)를 형성할 수 있다. 제3 트렌치(TR3)는 제2 방향(D2)으로 연장할 수 있다. 제3 트렌치(TR3)는 스페이서(SP) 및 희생 산화막(FOL)을 관통할 수 있다. 제3 트렌치(TR3)는 제1 내지 제4 스페이서들(SP1, SP2, SP3, SP4)을 관통할 수 있다. 제3 트렌치(TR3)의 하면은 소스 희생막(SFL) 내에 위치할 수 있다. 일 예로, 제3 트렌치(TR3)는 에치백(etchback) 공정에 의해 형성될 수 있다. 제3 트렌치(TR3)의 형성에 따라, 소스 희생막(SFL)이 노출될 수 있다. 소스 희생막(SFL)은 제2 트렌치(TR2) 및 제3 트렌치(TR3)에 의해 노출될 수 있다.
도 3g를 참조하면, 소스 희생막(SFL)을 제거할 수 있다. 소스 희생막(SFL)은 식각 저지막(ES)과 서로 다른 물질을 포함할 수 있다. 소스 희생막(SFL)이 포함하는 물질은 식각 저지막(ES)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 소스 희생막(SFL)은 스페이서(SP)와 서로 다른 물질을 포함할 수 있다. 소스 희생막(SFL)이 포함하는 물질은 스페이서(SP)가 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 소스 희생막(SFL)은 희생 산화막(FOL)과 서로 다른 물질을 포함할 수 있다. 소스 희생막(SFL)이 포함하는 물질은 희생 산화막(FOL)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다.
소스 희생막(SFL)은 식각 공정에 의해 제거될 수 있다. 일 예로, 소스 희생막(SFL)은 습식 식각 공정 또는 건식 식각 공정에 의해 제거될 수 있다. 상기 식각 공정은 소스 희생막(SFL)을 선택적으로 제거할 수 있는 식각 물질을 이용하여 진행될 수 있다.
소스 희생막(SFL)이 제거됨에 따라, 제1 캐비티(CA1)가 형성될 수 있다. 소스 희생막(SFL)이 제거되어 형성된 빈 공간이 제1 캐비티(CA1)로 정의될 수 있다. 제1 캐비티(CA1)의 형성에 따라, 식각 저지막(ES)의 상면이 노출될 수 있고, 메모리막(ML)의 블로킹막(BKL)이 노출될 수 있고, 적층체(STS)의 최하부의 절연 패턴(IP)의 하면이 노출될 수 있다.
제1 캐비티(CA1)에 의해 노출된 블로킹막(BKL)의 일부가 제1 노출 영역(BKL_E)으로 정의될 수 있다. 소스 희생막(SFL)이 제거되면서, 블로킹막(BKL)의 제1 노출 영역(BKL_E)이 노출될 수 있다. 블로킹막(BKL)의 제1 노출 영역(BKL_E)은 적층체(STS)와 식각 저지막(ES) 사이에 배치될 수 있다.
도 3h를 참조하면, 블로킹막(BKL)의 제1 노출 영역(BKL_E)을 제거할 수 있다. 블로킹막(BKL)의 제1 노출 영역(BKL_E)은 식각 공정에 의해 제거될 수 있다. 블로킹막(BKL)의 제1 노출 영역(BKL_E)을 제거하는 단계는, 제1 식각 물질을 사용하여 수행될 수 있다. 일 예로, 상기 제1 식각 물질은 산화물을 식각할 수 있는 물질일 수 있다. 일 예로, 블로킹막(BKL)의 제1 노출 영역(BKL_E)은 건식 식각 공정에 의해 제거될 수 있다. 일 예로, 상기 건식 식각 공정은 드라이 클리닝(dry cleaning) 공정일 수 있다.
블로킹막(BKL)의 제1 노출 영역(BKL_E)이 제거되어, 블로킹막(BKL)이 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)으로 분리될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)은 제3 방향(D3)으로 서로 이격될 수 있다.
블로킹막(BKL)의 제1 노출 영역(BKL_E)이 제거되는 동안, 식각 저지막(ES)은 제1 소스막(SL1)이 노출되는 것을 방지할 수 있다. 블로킹막(BKL)의 제1 노출 영역(BKL_E)이 제거되는 동안, 식각 저지막(ES)은 상기 제1 식각 물질로부터 제1 소스막(SL1)을 보호할 수 있다.
블로킹막(BKL)의 제1 노출 영역(BKL_E)의 제거와 동시에 또는 별도의 공정을 통해, 희생 산화막(FOL)이 제거될 수 있다.
블로킹막(BKL)의 제1 노출 영역(BKL_E)의 제거와 동시에 또는 별도의 공정을 통해, 제1 스페이서(SP1) 및 제3 스페이서(SP3)의 일부가 제거될 수 있다. 제3 트렌치(TR3)에 의해 노출되는 제1 스페이서(SP1)의 일부가 제거될 수 있고, 제3 트렌치(TR3)에 의해 노출되는 제3 스페이서(SP3)의 일부가 제거될 수 있다.
제4 스페이서(SP4)가 포함하는 물질은 블로킹막(BKL)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 제4 스페이서(SP4)에 의해 제1 내지 제3 스페이서들(SP1, SP2, SP3)이 보호될 수 있다.
블로킹막(BKL)의 제1 노출 영역(BKL_E)이 제거되면서, 제1 캐비티(CA1)가 확장될 수 있고, 제1 캐비티(CA1)에 의해 데이터 저장막(DL)이 노출될 수 있다.
제1 캐비티(CA1)에 의해 노출된 데이터 저장막(DL)의 일부가 제2 노출 영역(DL_E)으로 정의될 수 있다. 블로킹막(BKL)의 제1 노출 영역(BKL_E)이 제거되면서, 데이터 저장막(DL)의 제2 노출 영역(DL_E)이 노출될 수 있다. 데이터 저장막(DL)의 제2 노출 영역(DL_E)은 적층체(STS)와 식각 저지막(ES) 사이에 배치될 수 있다.
도 3i를 참조하면, 데이터 저장막(DL)의 제2 노출 영역(DL_E)을 제거할 수 있다. 데이터 저장막(DL)의 제2 노출 영역(DL_E)은 식각 공정에 의해 제거될 수 있다. 데이터 저장막(DL)의 제2 노출 영역(DL_E)을 제거하는 단계는, 제2 식각 물질을 사용하여 수행될 수 있다.
일 예로, 상기 제2 식각 물질은 질화물을 식각할 수 있는 물질일 수 있다. 일 예로, 상기 제2 식각 물질은 인산 및 물을 포함할 수 있다. 일 예로, 상기 제2 식각 물질은 인산 및 물과 다른 물질을 더 포함할 수도 있다.
상기 제2 식각 물질이 질화물을 식각하는 속도는 상기 제2 식각 물질이 산화물을 식각하는 속도보다 빠를 수 있다. 일 예로, 상기 제2 식각 물질이 질화물을 식각하는 속도는 상기 제2 식각 물질이 산화물을 식각하는 속도보다 5배 내지 20배 빠를 수 있다.
일 예로, 데이터 저장막(DL)의 제2 노출 영역(DL_E)은 습식 식각 공정에 의해 제거될 수 있다. 일 예로, 상기 습식 식각 공정은 딥아웃(dip-out) 공정일 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E)이 제거되어, 데이터 저장막(DL)이 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)으로 분리될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)은 제3 방향(D3)으로 서로 이격될 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E)이 제거될 때, 제2 노출 영역(DL_E)에 인접하는 데이터 저장막(DL)의 부분들이 함께 제거될 수 있다. 이에 따라, 제1 데이터 저장막(DL1)의 하면이 제1 블로킹막(BKL1)의 하면보다 높은 레벨에 위치할 수 있고, 제2 데이터 저장막(DL2)의 상면이 제2 블로킹막(BKL2)의 상면보다 낮은 레벨에 위치할 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E)이 제거되면서, 제1 캐비티(CA1)가 확장될 수 있고, 제1 캐비티(CA1)에 의해 터널 절연막(TL)이 노출될 수 있다.
제1 캐비티(CA1)에 의해 노출된 터널 절연막(TL)의 일부가 제3 노출 영역(TL_E)으로 정의될 수 있다. 데이터 저장막(DL_E)의 제2 노출 영역(DL_E)이 제거되면서, 터널 절연막(TL)의 제3 노출 영역(TL_E)이 노출될 수 있다. 터널 절연막(TL)의 제3 노출 영역(TL_E)은 제1 데이터 저장막(DL1)의 하면과 제2 데이터 저장막(DL2)의 상면 사이에 배치될 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E)이 제거될 때, 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부가 함께 제거될 수 있다. 데이터 저장막(DL)을 제거하는 상기 제2 식각 물질에 의해, 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부가 제거될 수 있다.
일 예로, 터널 절연막(TL)이 상기 제2 식각 물질에 의해 식각되는 속도는 데이터 저장막(DL)이 상기 제2 식각 물질에 의해 식각되는 속도보다 느릴 수 있어, 데이터 저장막(DL)의 제2 노출 영역(DL_E)이 제거될 때, 터널 절연막(TL)의 제3 노출 영역(TL_E)은 일부가 잔류할 수 있다.
일 예로, 터널 절연막(TL)의 질소의 농도가 데이터 저장막(DL)의 질소의 농도보다 낮음에 따라, 데이터 저장막(DL)의 제2 노출 영역(DL_E)이 제거될 때, 터널 절연막(TL)의 제3 노출 영역(TL_E)은 일부가 잔류할 수 있다.
터널 절연막(TL)의 제3 노출 영역(TL_E) 중 제거되지 않고 잔류하는 부분이 잔류부(TL_R)로 정의될 수 있다. 터널 절연막(TL)의 잔류부(TL_R)는 채널 구조체(CS)를 덮을 수 있다. 터널 절연막(TL)의 잔류부(TL_R)는 제1 캐비티(CA1)와 채널 구조체(CS) 사이에 위치할 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E) 및 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부를 제거하는 동안, 제1 및 제2 블로킹막들(BKL1, BKL2)은 식각되지 않을 수 있다.
일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)의 질소의 농도가 터널 절연막(TL)의 질소의 농도보다 낮음에 따라, 제1 및 제2 블로킹막들(BKL1, BKL2)이 식각되지 않거나, 터널 절연막(TL)에 비해 적게 식각될 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E) 및 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부를 제거하는 동안, 식각 저지막(ES)은 제1 소스막(SL1)이 노출되는 것을 방지할 수 있다. 데이터 저장막(DL)의 제2 노출 영역(DL_E) 및 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부를 제거하는 동안, 식각 저지막(ES)은 상기 제2 식각 물질로부터 제1 소스막(SL1)을 보호할 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E) 및 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부의 제거와 동시에 또는 별도의 공정을 통해, 제4 스페이서(SP4)가 제거될 수 있다. 제4 스페이서(SP4)가 제거됨에 따라, 제3 스페이서(SP3)의 측벽이 노출될 수 있다.
데이터 저장막(DL)의 제2 노출 영역(DL_E) 및 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부의 제거와 동시에 또는 별도의 공정을 통해, 제2 스페이서(SP2)의 일부가 제거될 수 있다. 제3 트렌치(TR3)에 의해 노출된 제2 스페이서(SP2)의 일부가 제거될 수 있다.
제3 스페이서(SP3)에 의해, 데이터 저장막(DL)을 식각하는 동안 제1 및 제2 스페이서들(SP1, SP2)이 보호될 수 있다.
도 3j를 참조하면, 터널 절연막(TL)의 잔류부(TL_R)를 제거할 수 있다. 터널 절연막(TL)의 잔류부(TL_R)는 식각 공정에 의해 제거될 수 있다. 터널 절연막(TL)의 잔류부(TL_R)를 제거하는 단계는, 제3 식각 물질을 사용하여 수행될 수 있다. 일 예로, 상기 제3 식각 물질은 질소를 포함하는 산화물을 식각할 수 있는 물질일 수 있다. 일 예로, 터널 절연막(TL)의 잔류부(TL_R)는 건식 식각 공정에 의해 식각될 수 있다. 일 예로, 상기 건식 식각 공정은 드라이 클리닝(dry cleaning) 공정일 수 있다.
터널 절연막(TL)의 잔류부(TL_R)가 식각되어, 터널 절연막(TL)이 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)으로 분리될 수 있다. 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)은 제3 방향(D3)으로 서로 이격될 수 있다.
터널 절연막(TL)의 잔류부(TL_R)가 제거될 때, 터널 절연막(TL)의 잔류부(TL_R)에 인접하는 터널 절연막(TL)의 부분들이 함께 제거될 수 있다. 이에 따라, 제1 터널 절연막(TL)의 하면이 제1 데이터 저장막(DL1)의 하면보다 높은 레벨에 위치할 수 있고, 제2 터널 절연막(TL2)의 상면이 제2 데이터 저장막(DL2)의 상면보다 낮은 레벨에 위치할 수 있다.
터널 절연막(TL)의 잔류부(TL_R)가 제거되면서, 제1 캐비티(CA1)가 확장될 수 있다. 제1 캐비티(CA1)에 의해 채널 구조체(CS)가 노출될 수 있다.
터널 절연막(TL)의 잔류부(TL_R)는 제1 및 제2 블로킹막들(BKL1, BKL2)에 대하여 선택적으로 식각될 수 있다. 다시 말하면, 터널 절연막(TL)의 잔류부(TL_R)가 식각될 때, 제1 및 제2 블로킹막들(BKL1, BKL2)은 식각되지 않거나, 덜 식각될 수 있다. 터널 절연막(TL)의 잔류부(TL_R)가 제거될 때, 제1 및 제2 블로킹막들(BKL1, BKL2)은 손실되지 않을 수 있다.
제1 및 제2 블로킹막들(BKL1, BKL2)에 대한 터널 절연막(TL)의 식각 선택비가 높은 조건에서 터널 절연막(TL)의 잔류부(TL_R)를 선택적으로 식각할 수 있다. 일 예로, 상기 식각 선택비가 높은 조건은 터널 절연막(TL)과 제1 및 제2 블로킹막들(BKL1, BKL2)의 질소 농도 차이일 수 있다.
일 예로, 터널 절연막(TL)이 포함하는 물질과 제1 및 제2 블로킹막들(BKL1, BKL2)이 포함하는 물질을 서로 다르게 하고, 터널 절연막(TL)을 선택적으로 식각할 수 있는 물질을 사용하여, 터널 절연막(TL)의 잔류부(TL_R)가 선택적으로 식각될 수 있다.
일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)의 질소의 농도가 터널 절연막(TL)의 질소의 농도보다 낮음에 따라, 제1 및 제2 블로킹막들(BKL1, BKL2)이 식각되지 않거나 터널 절연막(TL)에 비해 적게 식각될 수 있다.
터널 절연막(TL)의 잔류부(TL_R)가 제거되는 동안, 식각 저지막(ES)은 제1 소스막(SL1)이 노출되는 것을 방지할 수 있다. 터널 절연막(TL)의 잔류부(TL_R)가 제거되는 동안, 식각 저지막(ES)은 상기 제3 식각 물질로부터 제1 소스막(SL1)을 보호할 수 있다.
터널 절연막(TL)의 잔류부(TL_R)가 제거되어 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)이 형성됨에 따라, 제1 터널 절연막(TL1), 제1 데이터 저장막(DL1) 및 제1 블로킹막(BKL1)을 포함하는 제1 메모리막(ML1)이 형성될 수 있고, 제2 터널 절연막(TL2), 제2 데이터 저장막(DL2) 및 제2 블로킹막(BKL2)을 포함하는 제2 메모리막(ML2)이 형성될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2)은 제3 방향(D3)으로 서로 이격될 수 있다.
제1 블로킹막(BKL1)과 채널 구조체(CS) 사이에 형성된 공간이 제2 캐비티(CA2)로 정의될 수 있다. 제2 블로킹막(BKL2)과 채널 구조체(CS) 사이에 형성된 공간이 제3 캐비티(CA3)로 정의될 수 있다. 제2 캐비티(CA2)는 채널막(CL), 제1 터널 절연막(TL1)의 하면, 제1 데이터 저장막(DL1)의 하면 및 측벽, 및 제1 블로킹막(BKL1)의 측벽에 의해 정의될 수 있다. 제3 캐비티(CA3)는 채널막(CL), 제2 터널 절연막(TL2)의 상면, 제2 데이터 저장막(DL2)의 상면 및 측벽, 및 제2 블로킹막(BKL2)의 측벽에 의해 정의될 수 있다.
터널 절연막(TL)의 잔류부(TL_R)의 제거와 동시에 또는 별도의 공정을 통해, 제3 스페이서(SP3)가 제거될 수 있다. 제3 스페이서(SP3)가 제거됨에 따라, 제2 스페이서(SP2)의 측벽이 노출될 수 있다.
제2 스페이서(SP2)에 의해, 터널 절연막(TL)을 식각하는 동안 제1 스페이서(SP1)가 보호될 수 있다.
터널 절연막(TL)의 잔류부(TL_R)의 제거와 동시에 또는 별도의 공정을 통해, 제1 스페이서(SP1)의 일부가 제거될 수 있다. 제1 스페이서(SP1)의 일부가 제거됨에 따라, 제1 스페이서(SP1)가 굴곡진 하면을 가질 수 있다.
도 3k를 참조하면, 제1 소스막(SL1)과 적층체(STS) 사이에 제2 소스막(SL2)을 형성할 수 있다. 제2 소스막(SL2)은 채널 구조체(CS)의 채널막(CL)과 전기적으로 연결될 수 있다. 제2 소스막(SL2)은 제2 캐비티(CA2) 내의 제1 돌출부(P1) 및 제3 캐비티(CA3) 내의 제2 돌출부(P2)를 포함할 수 있다. 제2 소스막(SL2)은 반도체 물질을 포함할 수 있다. 일 예로, 제2 소스막(SL2)은 도프트 폴리 실리콘을 포함할 수 있다.
제2 소스막(SL2) 내부의 도펀트는 채널막(CL) 내부로 확산될 수 있다. 일 예로, 열처리 공정을 통해 상기 도펀트가 채널막(CL) 내부로 확산될 수 있다. 제2 소스막(SL2) 내부의 도펀트는 제2 소스막(SL2)의 제1 돌출부(P1)를 통해 채널막(CL) 내부로 확산될 수 있고, 정션 오버랩 영역을 형성할 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법은, 데이터 저장막(DL)의 제2 노출 영역(DL_E)을 제거할 때, 터널 절연막(TL)의 제3 노출 영역(TL_E)의 일부를 함께 제거할 수 있다. 이어서, 터널 절연막(TL)의 잔류부(TL_R)를 제거할 수 있다. 이에 따라, 제1 터널 절연막(TL1) 및 제1 데이터 저장막(DL1)이 계단형 표면을 정의할 수 있고, 계단형 구조를 가지는 제1 돌출부(P1)가 형성될 수 있다.
제2 소스막(SL2)과 연결되는 공통 소스라인(CSL)이 형성될 수 있다. 공통 소스라인(CSL)은 제2 소스막(SL2)과 동시에 또는 제2 소스막(SL2) 형성 후에 형성될 수 있다. 공통 소스라인(CLS)은 제1 스페이서들(SP1) 사이에 형성될 수 있다. 공통 소스라인(CSL)은 제2 스페이서들(SP2) 사이에 형성될 수 있다. 공통 소스라인(CSL)은 제2 소스막(SL2)과 일체로 형성될 수 있다. 다시 말하면, 공통 소스라인(CLS)은 제2 소스막(SL2)과 경계없이 결합될 수 있다. 공통 소스라인(CSL)은 도전 물질을 포함할 수 있다. 일 예로, 공통 소스라인(CSL)을 도프트 폴리 실리콘 및 텅스텐 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 4c는 도 2a 및 2b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 반도체 장치의 제조 방법은 아래에서 설명하는 것을 제외하면 도 3a 내지 3k에 따른 반도체 장치의 제조 방법과 유사할 수 있다.
아래에서 설명하는 제조 방법은, 도 2a 및 2b에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 2a 및 2b에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 4a를 참조하면, 도 3a 내지 3h를 참조하여 설명한 제조 방법과 유사하게, 제1 소스막(SL1), 식각 저지막(ES), 적층체(STS), 채널 구조체(CS) 및 스페이서(SP)를 형성할 수 있다. 적층체(STS)는 도전 패턴들(CP), 절연 패턴들(IP) 및 블로킹 필름(BF)을 포함할 수 있다. 스페이서(SP)는 제1 내지 제3 스페이서들(SP1, SP2, SP3)을 포함할 수 있다.
블로킹막이 식각되어 제1 및 제2 블로킹막(BKL1, BKL2)들이 형성될 수 있다. 데이터 저장막이 식각되어 제1 및 제2 데이터 저장막들(DL1, DL2)이 형성될 수 있다. 데이터 저장막이 식각될 때, 터널 절연막(TL)의 일부를 함께 제거할 수 있고, 터널 절연막(TL)의 잔류부(TL_R)를 형성할 수 있다. 일 예로, 데이터 저장막의 질소의 농도보다 터널 절연막(TL)의 질소의 농도가 낮음에 따라, 터널 절연막(TL)의 잔류부(TL_R)가 잔류될 수 있다.
도 4b를 참조하면, 터널 절연막(TL)의 잔류부(TL_R)를 제거할 수 있다. 터널 절연막(TL)의 잔류부(TL_R)는 식각 공정에 의해 제거될 수 있다. 터널 절연막(TL)의 잔류부(TL_R)가 제거되면서, 터널 절연막(TL)이 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)으로 분리될 수 있다.
제1 터널 절연막(TL1)의 하면의 레벨이 제1 데이터 저장막(DL1)의 하면의 레벨과 동일해지도록 식각될 수 있고, 제2 터널 절연막(TL2)의 상면의 레벨이 제2 데이터 저장막(DL2)의 상면의 레벨과 동일해지도록 식각될 수 있다.
터널 절연막(TL)의 잔류부(TL_R)가 제거될 때, 제1 및 제2 블로킹막들(BKL1, BKL2)의 일부가 함께 제거될 수 있다. 터널 절연막(TL)의 식각 속도가 제1 및 제2 블로킹막들(BKL1, BKL2)의 식각 속도보다 빠르도록, 터널 절연막(TL)의 잔류부(TL_R)가 식각될 수 있다.
일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)의 질소의 농도가 터널 절연막(TL)의 질소의 농도보다 낮고, 제1 및 제2 블로킹막들(BKL1, BKL2)의 두께가 터널 절연막(TL)의 두께보다두꺼워움에 따라, 터널 절연막(TL)의 잔류부(TL_R)가 제거될 때, 제1 블로킹막(BKL1)의 제2 블로킹부(BKL1b) 및 제2 블로킹막(BKL2)의 제4 블로킹부(BKL2b)가 잔류할 수 있다.
제1 블로킹막(BKL1)의 일부가 제거되어, 제1 및 제2 블로킹부들(BKL1a, BKL1b)이 정의될 수 있다. 제1 블로킹부(BKL1a)의 하면은 제1 터널 절연막(TL1)의 하면 및 제1 데이터 저장막(DL1)의 하면과 동일한 레벨에 형성될 수 있다. 제2 블로킹부(BKL2a)의 측벽, 제1 블로킹부(BKL1a)의 하면, 제1 터널 절연막(TL1)의 하면 및 제1 데이터 저장막(DL1)의 하면에 의해 제4 캐비티(CA4)가 정의될 수 있다.
제2 블로킹막(BKL2)의 일부가 제거되어, 제3 및 제4 블로킹부들(BKL2a, BKL2b)이 정의될 수 있다. 제3 블로킹부(BKL2a)의 상면은 제2 터널 절연막(TL2)의 상면 및 제2 데이터 저장막(DL2)의 상면과 동일한 레벨에 형성될 수 있다. 제4 블로킹부(BKL2b)의 측벽, 제3 블로킹부(BKL2a)의 상면, 제2 터널 절연막(TL2)의 상면 및 제2 데이터 저장막(DL2)의 상면에 의해 제5 캐비티(CA5)가 정의될 수 있다.
터널 절연막(TL)의 잔류부(TL_R)의 제거와 동시에 또는 별도의 공정을 통해 식각 저지막(ES)의 상부가 제거될 수 있다. 식각 저지막(ES)의 상부가 제거됨에 따라, 식각 저지막(ES)의 상면의 레벨이 제2 블로킹막(BKL2)의 상면의 레벨보다 낮아질 수 있다.
도 4c를 참조하면, 1 소스막(SL1)과 적층체(STS) 사이에 제2 소스막(SL2)을 형성할 수 있다. 제2 소스막(SL2)은 제4 캐비티(CA4) 내의 제3 돌출부(P3) 및 제5 캐비티(CA5) 내의 제4 돌출부(P4)를 포함할 수 있다. 이어서, 제2 소스막(SL2)과 연결되는 공통 소스라인(CSL)을 형성할 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법은, 터널 절연막(TL)의 잔류부(TL_R)를 제거할 때, 제1 및 제2 블로킹막들(BKL1, BKL2)의 일부를 함께 제거하여 제1 내지 제4 블로킹부들(BKL1a, BKL1b, BKL2a, BKL2b)을 형성할 수 있다. 이에 따라, 제4 및 제5 캐비티들(CA4, CA5)이 형성될 수 있고, 제3 및 제4 돌출부들(P3, P4)이 형성될 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 내지 1e를 참조하여 설명한 구조 또는 도 2a 및 2b를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PFI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(FIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
SL1: 제1 소스막
SL2: 제2 소스막
ES: 식각 저지막
STS: 적층체
P1: 제1 돌출부
P2: 제2 돌출부

Claims (24)

  1. 적층체;
    상기 적층체를 향해 돌출된 제1 돌출부를 포함하는 소스 구조체;
    상기 적층체를 관통하고, 상기 소스 구조체와 연결되는 채널 구조체;
    상기 채널 구조체와 상기 적층체 사이에 개재되는 제1 터널 절연막;
    상기 제1 터널 절연막과 상기 적층체 사이에 개재되는 제1 데이터 저장막; 및
    상기 제1 데이터 저장막과 상기 적층체 사이에 개재되는 제1 블로킹막을 포함하고,
    상기 제1 돌출부는 상기 제1 터널 절연막의 하면, 상기 제1 데이터 저장막의 하면 및 상기 제1 블로킹막의 측벽에 접하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 돌출부는 상기 제1 터널 절연막, 상기 제1 데이터 저장막 및 상기 제1 블로킹막과 접하는 표면이 계단 형태를 가지는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 터널 절연막의 하면, 상기 제1 데이터 저장막의 하면, 상기 제1 블로킹막의 하면은 서로 다른 레벨에 위치하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 블로킹막의 하면은 상기 제1 터널 절연막의 하면 및 상기 제1 데이터 저장막의 하면보다 낮은 레벨에 위치하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 데이터 저장막의 하면은 상기 제1 터널 절연막의 하면보다 낮은 레벨에 위치하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 데이터 저장막의 하면은 상기 제1 터널 절연막의 하면과 동일한 레벨에 위치하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 블로킹막은 상기 제1 데이터 저장막을 둘러싸는 제1 블로킹부 및 상기 제1 돌출부를 둘러싸는 제2 블로킹부를 포함하고,
    상기 제2 블로킹부의 폭은 상기 제1 블로킹부의 폭보다 작은 반도체 장치.
  8. 제1 항에 있어서,
    상기 소스 구조체의 상기 상면은 상기 제1 블로킹막의 하면에 접하는 반도체 장치.
  9. 소스 구조체;
    상기 소스 구조체와 접하는 적층체;
    상기 적층체를 관통하고, 상기 소스 구조체와 연결되는 채널 구조체; 및
    상기 채널 구조체와 상기 적층체 사이에 개재되는 제1 메모리막을 포함하고,
    상기 소스 구조체는 상기 제1 메모리막과 상기 채널 구조체 사이로 돌출되는 제1 돌출부를 포함하고,
    상기 제1 돌출부는 계단형 구조를 가지는 반도체 장치.
  10. 제9 항에 있어서,
    상기 소스 구조체는,
    제1 소스막;
    상기 제1 소스막 상의 식각 저지막;
    상기 식각 저지막 상의 제2 소스막을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 채널 구조체와 상기 제1 소스막 사이에 개재되는 제2 메모리막을 더 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 소스막은 상기 제2 메모리막과 상기 채널 구조체 사이로 돌출되는 제2 돌출부를 포함하고,
    상기 제2 돌출부는 계단형 구조를 가지는 반도체 장치.
  13. 제9 항에 있어서,
    상기 제1 돌출부는 상기 소스 구조체의 상면에서 돌출하고,
    상기 적층체는 절연 패턴 및 도전 패턴을 포함하고,
    상기 소스 구조체의 상면은 상기 절연 패턴의 하면에 접하는 반도체 장치.
  14. 제9 항에 있어서,
    상기 제1 메모리막은 상기 채널 구조체를 둘러싸는 제1 터널 절연막 및 상기 제1 터널 절연막을 둘러싸는 제1 데이터 저장막을 포함하고,
    상기 제1 터널 절연막은 질소를 포함하는 산화물을 포함하고,
    상기 제1 데이터 저장막은 질화물을 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 메모리막은 상기 제1 데이터 저장막을 둘러싸는 제1 블로킹막을 더 포함하고,
    상기 제1 터널 절연막의 질소의 농도는 상기 제1 블로킹막의 질소의 농도보다 높은 반도체 장치.
  16. 제9 항에 있어서,
    상기 제1 메모리막은 제1 터널 절연막, 상기 제1 터널 절연막을 둘러싸는 제1 데이터 저장막 및 상기 제1 데이터 저장막을 둘러싸는 제1 블로킹막을 포함하고,
    상기 제1 터널 절연막의 하면, 상기 제1 데이터 저장막의 하면 및 상기 제1 블로킹막의 하면은 서로 다른 레벨에 위치하는 반도체 장치.
  17. 소스 희생막을 형성하는 단계;
    상기 소스 희생막 상에 적층체를 형성하는 단계;
    상기 적층체를 관통하고, 터널 절연막 및 상기 터널 절연막을 둘러싸는 데이터 저장막을 포함하는 메모리막을 형성하는 단계;
    상기 메모리막을 노출시키도록 상기 소스 희생막을 제거하는 단계; 및
    상기 데이터 저장막의 제1 노출 영역을 제거하는 단계를 포함하고,
    상기 데이터 저장막의 상기 제1 노출 영역을 제거할 때, 상기 터널 절연막의 제2 노출 영역의 일부를 제거하는 반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 데이터 저장막의 상기 제1 노출 영역을 제거하는 단계에서,
    상기 데이터 저장막의 상기 제1 노출 영역이 식각되는 속도는 상기 터널 절연막의 상기 제2 노출 영역이 식각되는 속도보다 빠른 반도체 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 데이터 저장막의 상기 제1 노출 영역 및 상기 터널 절연막의 상기 제2 노출 영역의 일부는 제1 식각 물질을 사용하여 제거되는 반도체 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 식각 물질은 인산을 포함하는 반도체 장치의 제조 방법.
  21. 제17 항에 있어서,
    상기 데이터 저장막은 질화물을 포함하고,
    상기 터널 절연막은 질소를 포함하는 산화물을 포함하는 반도체 장치의 제조 방법.
  22. 제17 항에 있어서,
    상기 터널 절연막의 잔류부를 제거하여 채널 구조체를 노출시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  23. 소스 희생막을 포함하는 소스 구조체를 형성하는 단계;
    상기 소스 구조체 상에 적층체를 형성하는 단계;
    상기 적층체를 관통하는 채널 구조체, 상기 채널 구조체를 둘러싸는 터널 절연막, 상기 터널 절연막을 둘러싸는 데이터 저장막 및 상기 데이터 저장막을 둘러싸는 블로킹막을 형성하는 단계;
    상기 블로킹막을 노출시키도록 상기 소스 희생막을 제거하는 단계;
    상기 데이터 저장막을 노출시키도록 상기 블로킹막을 식각하는 단계;
    상기 터널 절연막을 노출시키도록 상기 데이터 저장막을 식각하는 단계; 및
    상기 터널 절연막을 선택적으로 식각하는 단계를 포함하고,
    상기 터널 절연막의 질소의 농도는 상기 블로킹막의 질소의 농도보다 높은 반도체 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 데이터 저장막을 식각하는 단계는,
    상기 터널 절연막의 일부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
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