TW202224105A - 半導體記憶體裝置及其製造方法 - Google Patents

半導體記憶體裝置及其製造方法 Download PDF

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金熙洙
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Abstract

本揭示內容提供一種半導體記憶體裝置及其製造方法，該半導體記憶體裝置包括：第一源極層；第二源極層，所述第二源極層在所述第一源極層上；堆疊物，所述堆疊物在第二源極層上；通道結構，所述通道結構穿過所述堆疊物和所述第二源極層；以及公共源極線，所述公共源極線穿過所述堆疊物和所述第二源極層。所述第二源極層包括空氣間隙和圍繞所述空氣間隙的導電層。

Description

半導體記憶體裝置及其製造方法
本揭示內容涉及一種半導體記憶體裝置及其製造方法，並且更具體地，涉及一種三維半導體記憶體裝置及其製造方法。 相關申請的交叉引用
本申請主張於2020年12月3日在韓國知識產權局提交的韓國專利申請第10-2020-0167805號的優先權，其全部公開內容藉由引用併入本文。
半導體記憶體裝置是使用諸如矽（Si）、鍺（Ge）、砷化鎵（GaAs）或磷化銦（InP）之類的半導體實現的記憶體裝置。半導體記憶體裝置通常被分類為揮發性記憶體裝置或非揮發性記憶體裝置。
揮發性記憶體裝置是在所供應的電源中斷時其中所儲存的數據丟失的記憶體裝置。揮發性記憶體裝置包括靜態RAM（SRAM）、動態RAM（DRAM）、同步DRAM（SDRAM）等。非揮發性記憶體裝置是即使在供電中斷時也保持所儲存的數據的記憶體裝置。非揮發性記憶體裝置包括唯讀記憶體（ROM）、可程式化ROM（PROM）、電可程式化ROM（EPROM）、電可抹除可程式化ROM（EEPROM）、快閃記憶體、相變RAM（PRAM）、磁性RAM（MRAM）、電阻性RAM（RRAM）、鐵電RAM（FRAM）等。快閃記憶體通常被分類為NOR型或NAND型。
隨著便攜式電子設備的使用增加，非揮發性半導體記憶體裝置的使用也增加，並且為了便攜性和足夠的儲存需要高整合度和大容量。針對這種高整合度和大容量需求，已經提出了三維半導體記憶體裝置。
本揭示內容的實施方式提供一種能夠藉由提高電氣特性來提高操作可靠性的半導體記憶體裝置及其製造方法。
根據本揭示內容的實施方式，半導體記憶體裝置包括：第一源極層；第二源極層，第二源極層在第一源極層上；堆疊物，堆疊物在第二源極層上；通道結構，通道結構穿過堆疊物和第二源極層；以及公共源極線，公共源極線穿過堆疊物和第二源極層。第二源極層包括空氣間隙和圍繞空氣間隙的導電層。
根據本揭示內容的實施方式，製造半導體記憶體裝置的方法包括以下步驟：形成包括源極犧牲結構的源極結構；在源極結構上形成堆疊物；形成穿過堆疊物的溝槽；藉由穿過溝槽去除源極犧牲結構來形成空腔；在空腔中形成包括空氣間隙的第一材料層；藉由蝕刻第一材料層的一部分來曝露空氣間隙的側部；以及形成與空氣間隙的曝露側部接觸的第二材料層。
根據本揭示內容的實施方式，製造半導體記憶體裝置的方法包括以下步驟：形成包括源極犧牲結構的源極結構；在源極犧牲結構上形成堆疊物；形成穿過堆疊物和源極結構的通道結構；形成穿過堆疊物的溝槽；藉由穿過溝槽去除源極犧牲結構來形成空腔，藉由該空腔曝露通道結構的下側表面；以及在空腔中形成包括空氣間隙的導電層。導電層包括與通道結構的下側壁接觸並與空氣間隙的上表面、下表面和第一側表面接觸的第一材料層。導電層還包括與空氣間隙的第二側表面接觸的第二材料層。
根據本技術的實施方式的半導體記憶體裝置可以改善由於與通道結構接觸的導電層內的接縫或空隙引起的製程缺陷，從而提高半導體記憶體裝置的電氣特性和可靠性。
在下文中，描述了本揭示內容的實施方式。在附圖中，為了便於描述，例示了厚度和距離，並且厚度和距離可以相對於實際的物理厚度和距離進行放大。在描述本揭示內容時，可以省略與本揭示內容的主旨無關的已知配置。應當注意，在向每個附圖的組件添加附圖標記時，如果可能，即使在不同的附圖中示出了相同的組件，相同的組件也具有相同的標號。
在整個說明書中，在其中一部分“連接”到另一部分的情況下，該情況不僅包括其中該部分“直接連接”到另一部分的情況，而且包括其中該部分利用插置在其間的另一元件“間接連接”到另一部分的情況。在整個說明書中，在其中一部分包括組件的情況下，除非另外特別說明，否則該情況意指該部分可以進一步包括其它組件，而不排除其它組件。
圖1A是根據本揭示內容的實施方式的半導體記憶體裝置的平面圖。圖1B是沿著圖1A的線A-A’截取的截面圖。
參照圖1A和圖1B，半導體記憶體裝置可以包括基板100。基板100可以具有沿著由第一方向D1和第二方向D2限定的平面延伸的板的形狀。基板100可以是單晶半導體基板。例如，基板100可以是塊狀矽基板、絕緣體上矽基板、鍺基板、絕緣體上鍺基板、矽鍺基板或藉由選擇性外延生長方法形成的外延薄膜。
基板100可以包括第一堆疊區域SR1、第二堆疊區域SR2和分隔區域DR。第一堆疊區域SR1和第二堆疊區域SR2可以利用插置在其間的分隔區域DR在第一方向D1上彼此間隔開。分隔區域DR可以是分隔堆疊物的多個狹縫區域中的一個。
源極結構SL可以被設置在基板100上。源極結構SL可以包括導電材料。
例如，如圖所示，源極結構SL可以包括第一至第三源極層SL1、SL2和SL3。作為另一示例，與所示不同，源極結構SL可以由單層形成。在下文中，描述了源極結構SL包括第一至第三源極層SL1、SL2和SL3的示例，但是源極結構SL的結構不限於此。
與所示不同，在與本實施方式不同的實施方式中，可以在基板100和源極結構SL之間設置外圍電路結構和連接結構。外圍電路結構可以包括NMOS電晶體、PMOS電晶體、電阻器和電容器。NMOS電晶體、PMOS電晶體、電阻器和電容器可以用作配置行解碼器、列解碼器、頁緩衝器電路和輸入/輸出電路的元件。連接結構可以包括接觸插塞和線路。
為了便於描述，在本實施方式中，源極結構SL直接設置在基板100上。第一源極層SL1可以設置在基板100上。第一源極層SL1可以具有沿著由第一方向D1和第二方向D2限定的平面延伸的板的形狀。例如，第一源極層SL1可以包括多晶矽。
第二源極層SL2可以設置在第一源極層SL1上。第三源極層SL3可以設置在第二源極層SL2上。堆疊物CE可以設置在第三源極層SL3上。第二源極層SL2和第三源極層SL3以及堆疊物CE可以設置在基板100的第一堆疊區域SR1和第二堆疊區域SR2上。公共源極線200可以設置在基板100的分隔區域DR上。公共源極線200可以穿過堆疊物CE、第二源極層SL2和第三源極層SL3。
公共源極線200可以在第二方向D2上延伸。公共源極線200可以包括導電材料。例如，公共源極線200可以包括多晶矽或鎢。
第二源極層SL2可以具有沿著由第一方向D1和第二方向D2限定的平面延伸的板的形狀。第二源極層SL2可以包括導電層CL和空氣間隙AG。導電層CL可以連接到第一源極層SL1和第三源極層SL3。空氣間隙AG可以設置在導電層CL內部。換句話說，空氣間隙AG可以被導電層CL圍繞。導電層CL可以包括第一材料層pCL1和第二材料層pCL2。第一材料層pCL1可以與空氣間隙AG的上表面、下表面和第一側表面接觸。第二材料層pCL2可以與空氣間隙AG的第二側表面接觸。空氣間隙AG的第一側表面是與稍後描述的通道結構CS相鄰的側表面，並且空氣間隙AG的第二側表面是與公共電源線200相鄰的側表面。空氣間隙AG可以藉由第一材料層pCL1與通道結構CS間隔開，並且可以藉由第二材料層pCL2與公共源極線200間隔開。導電層CL可以與稍後描述的通道結構CS接觸。例如，導電層CL的第一材料層pCL1可以與通道結構CS接觸。導電層CL可以與公共源極線200接觸。例如，第一材料層pCL1和第二材料層pCL2可以與公共源極線200接觸。
例如，第一材料層pCL1可以包括摻雜有摻雜劑的多晶矽。例如，第二材料層pCL2可以由多晶矽、摻雜有摻雜劑的多晶矽、氧化物層或金屬層形成。
第三源極層SL3可以具有沿著由第一方向D1和第二方向D2限定的平面延伸的板的形狀。例如，第三源極層SL3可以包括多晶矽。
堆疊物CE可以包括第一絕緣圖案IP1、第二絕緣圖案IP2、閘極圖案GP和覆蓋圖案CP。
第一絕緣圖案IP1可以設置在第三源極層SL3上。例如，第一絕緣圖案IP1可以包括氧化矽。
第二絕緣圖案IP2和閘極圖案GP可以設置在第一絕緣圖案IP1上。第二絕緣圖案IP2和閘極圖案GP可以沿著第三方向D3交替堆疊。第三方向D3可以是與基板100的上表面相交的方向。例如，第三方向D3可以是與基板100的上表面垂直的方向。
閘極圖案GP可以包括閘極導電層。例如，閘極導電層可以包括摻雜矽層、金屬矽化物層、鎢、鎳和鈷中的至少一種，並且可以用作連接到記憶體單元的字線或連接到選擇電晶體的選擇線。閘極圖案GP還可以包括圍繞閘極導電層的閘極屏障層。例如，閘極屏障層可以包括氮化鈦和氮化鉭中的至少一種。例如，第二絕緣圖案IP2可以包括氧化矽。
每個覆蓋圖案CP可以設置在第二絕緣圖案IP2之間。每個覆蓋圖案CP可以設置在閘極圖案GP和公共源極線200之間。閘極圖案GP和公共源極線200可以藉由覆蓋圖案CP彼此分隔開。閘極圖案GP和公共源極線200可以藉由覆蓋圖案CP彼此電隔離。例如，覆蓋圖案CP可以包括氧化矽。
與所示不同，絕緣間隔物（未示出）可以代替覆蓋圖案CP將閘極圖案GP和公共源極線200彼此電隔離。絕緣間隔物可以沿著公共源極線200的側壁延伸。例如，絕緣間隔物可以包括氧化矽。
根據本實施方式的半導體記憶體裝置還可以包括穿過堆疊物CE的通道結構CS。通道結構CS可以穿過第二源極層SL2和第三源極層SL3。通道結構CS可以在第三方向D3上延伸。通道結構CS可以與第一源極層SL1接觸。通道結構CS的最低部分可以設置在第一源極層SL1中。通道結構CS可以與第二源極層SL2接觸。
每個通道結構CS可以包括填充層FI、圍繞填充層FI的通道層CH、圍繞通道層CH上部的第一穿隧層TI1、圍繞通道層CH下部的第二穿隧層TI2、圍繞第一穿隧層TI1的第一儲存層DS1、圍繞第二穿隧層TI2的第二儲存層DS2、圍繞第一儲存層DS1的第一阻擋層BI1以及圍繞第二儲存層DS2的第二阻擋層BI2。
填充層FI和通道層CH可以穿過第二源極層SL2。通道層CH的側壁可以與第二源極層SL2的導電層CL接觸。也就是說，通道層CH的側壁可以與第一材料層pCL1接觸。第一穿隧層TI1和第二穿隧層TI2可以藉由第二源極層SL2在第三方向D3上彼此間隔開。第一儲存層DS1和第二儲存層DS2可以藉由第二源極層SL2在第三方向D3上彼此隔開。第二穿隧層TI2、第二儲存層DS2和第二阻擋層BI2可以設置在第一源極層SL1中。
例如，填充層FI可以包括氧化矽。例如，通道層CH可以包括摻雜多晶矽或未摻雜多晶矽。第一穿隧層TI1和第二穿隧層TI2可以包括能夠進行電荷隧穿的氧化物。例如，第一穿隧層TI1和第二穿隧層TI2可以包括氧化矽。例如，第一穿隧層TI1和第二穿隧層TI2可以具有能夠進行電荷隧穿的第一厚度。第一儲存層DS1和第二儲存層DS2可以包括能夠捕獲電荷的材料。例如，第一儲存層DS1和第二儲存層DS2可以包括氮化物、矽、相變材料和奈米點中的至少一種。第一阻擋層BI1和第二阻擋層BI2可以包括能夠阻擋電荷移動的氧化物。例如，第一阻擋層BI1和第二阻擋層BI2可以包括氧化矽。例如，第一阻擋層BI1和第二阻擋層BI2可以具有能夠阻擋電荷移動的第二厚度。第二厚度可以比第一厚度更厚。
根據本實施方式的半導體記憶體裝置還可以包括連接到通道結構CS的位元線BL。位元線BL可以在第一方向D1上延伸。位元線BL可以被佈置為在第二方向D2上彼此間隔開。每條位元線BL可以藉由位元線接觸件（未示出）電連接到通道結構CS。位元線BL可以包括導電材料。例如，位元線BL可以包括鎢、鋁或銅。
在根據本實施方式的半導體記憶體裝置中，第二源極層SL2可以包括導電層CL和空氣間隙AG並且空氣間隙AG可以藉由第二材料層pCL2與公共源極線200間隔開。另外，在形成第二材料層pCL2的製程期間，可以藉由執行第一材料層pCL1的蝕刻製程來調整形成在第二源極層SL2中的空氣間隙AG的位置和水平長度，以使得空氣間隙AG的第二側表面被曝露。另外，由於空氣間隙AG被第一材料層pCL1和第二材料層pCL2圍繞，所以在隨後執行的製程期間可以藉由防止化學品的流入來防止第二源極層SL2被損壞。
圖2A至圖2J是例示根據本揭示內容的實施方式的製造半導體記憶體裝置的方法的截面圖。
為了簡潔起見，相同的附圖標記用於參照圖1A和圖1B描述的組件，並且省略重複的描述。
下面描述的製造方法僅僅是製造根據圖1A至圖1B的半導體記憶體裝置的方法的一個實施方式，並且製造根據圖1A至圖1B的半導體記憶體裝置的方法不限於下面描述的製造方法。
參照圖2A，源極結構SL可以形成在基板100上。源極結構SL可以包括第一源極層SL1、源極犧牲結構SSC和第三源極層SL3。
例如，如圖所示，源極犧牲結構SSC可以包括第一至第三源極犧牲層SSC1、SSC2和SSC3。作為另一示例，與所示不同，源極犧牲結構SSC可以由單層形成。在下文中，描述了源極犧牲結構SSC包括第一至第三源犧牲層SSC1、SSC2和SSC3的示例，但源極犧牲結構SSC的結構不限於此。
可以藉由在基板100上依次形成第一源極層SL1、第一至第三源犧牲層SSC1、SSC2和SSC3以及第三源極層SL3來形成源極結構SL。
隨後，可以在源極結構SL上形成第一絕緣層IL1，並且可以在第一絕緣層IL1上交替堆疊第二絕緣層IL2和閘極犧牲層GSC。
例如，第一源極犧牲層SSC1可以包括氧化物或高介電常數（高k）材料。例如，高介電常數材料可以包括Al 2O 3。例如，第二源極犧牲層SSC2可以包括多晶矽。例如，第三源犧牲層SSC3可以包括氧化物或高介電常數（高k）材料。
例如，第一絕緣層IL1和第二絕緣層IL2可以包括氧化矽。閘極犧牲層GSC可以包括相對於第二絕緣層IL2具有高蝕刻選擇性的材料。例如，閘極犧牲層GSC可以包括氮化矽。
參照圖2B，可以形成穿過第一至第三源極犧牲層SSC1、SSC2和SSC3、第三源極層SL3、第一絕緣層IL1、第二絕緣層IL2和閘極犧牲層GSC的通道結構CS。通道結構CS可以包括初步阻擋層pBI、初步儲存層pDS、初步穿隧層pTI、通道層CH和填充層FI。
形成通道結構CS的步驟可以包括形成穿過第一至第三源極犧牲層SSC1、SSC2和SSC3、第三源極層SL3、第一絕緣層IL1、第二絕緣層IL2和閘極犧牲層GSC的孔HO，並且依次利用初步阻擋層pBI、初步儲存層pDS、初步穿隧層pTI、通道層CH和填充層FI填充每個孔HO。
例如，初步阻擋層pBI可以包括氧化矽。例如，初步儲存層pDS可以包括氮化物、矽、相變材料和奈米點中的至少一種。例如，初步穿隧層pTI可以包括氧化矽。
可以形成穿過第一絕緣層IL1、第二絕緣層IL2和閘極犧牲層GSC的溝槽TR。溝槽TR可以穿過源極結構SL的至少一部分。例如，溝槽TR可以穿過源極結構SL的第三源極層SL3。
溝槽TR可以在第二方向D2上延伸。第三源極犧牲層SSC3的上表面可以被溝槽TR曝露，並且第三源極層SL3、第一絕緣層IL1和第二絕緣層IL2以及閘極犧牲層GSC的側壁可以被曝露。溝槽TR可以與基板100的分隔區域DR垂直重疊。
可以形成共形地覆蓋由溝槽TR曝露的第三源極犧牲層SSC3的上表面並且共形地覆蓋第三源極層SL3、第一絕緣層IL1和第二絕緣層IL2以及閘極犧牲層GSC的側壁的間隔物層SP。
例如，如圖所示，間隔物層SP可以包括第一至第三間隔物層SP1、SP2和SP3。作為另一示例，與所示不同，間隔物層SP可以由單層形成。在下文中，描述了其中間隔物層SP包括第一至第三間隔物層SP1、SP2和SP3的示例，但是間隔物層SP的結構不限於此。
第一間隔物層SP1可以形成在限定溝槽TR的表面上。例如，第一間隔物層SP1可以包括氮化矽。第二間隔物層SP2可以形成在第一間隔物層SP1上，並且第三間隔物層SP3可以形成在第二間隔物層SP2上。例如，第二間隔物層SP2可以包括氧化矽，並且第三間隔物層SP3可以包括氮化矽。
根據孔HO和溝槽TR的形成，第一絕緣層IL1可以形成為第一絕緣圖案IP1，並且第二絕緣層IL2可以是第二絕緣圖案IP2。
參照圖2C，可以去除第一到第三間隔物層SP1、SP2和SP3中每一個的一部分以及第二源犧牲層SSC2。去除第一至第三間隔物層SP1、SP2和SP3中的每一個的一部分以及第二源極犧牲層SSC2的步驟可以包括藉由回蝕製程去除第一至第三間隔物層SP1、SP2和SP3中的每一個的一部分、第三源極犧牲層SSC3的一部分和第二源極犧牲層SSC2的一部分，以及藉由深出(deep-out)製程去除全部第二源極犧牲層SSC2。
在去除全部第二源極犧牲層SSC2的步驟之後，可以圖案化通道結構CS的初步阻擋層pBI、初步儲存層pDS和初步穿隧層pTI。藉由圖案化步驟，初步阻擋層pBI可以形成為第一阻擋層BI1和第二阻擋層BI2，初步儲存層pDS可以形成為第一儲存層DS1和第二儲存層DS2，並且初步穿隧層pTI可以形成為第一穿隧層TI1和第二穿隧層TI2。在圖案化通道結構CS的初步阻擋層pBI、初步儲存層pDS和初步穿隧層pTI的同時，可以去除第一源極犧牲層SSC1和第三源犧牲層SSC3，並且可以去除第二間隔物層SP2和第三間隔物層SP3。因為第一至第三源極犧牲層SSC1、SSC2和SSC3被去除，並且初步阻擋層pBI、初步儲存層pDS和初步穿隧層pTI被圖案化，所以可以在第一源極層SL1和第三源極層SL3之間形成空腔CA。空腔CA可以包括藉由去除第一至第三源犧牲層SSC1、SSC2和SSC3形成的空的空間，以及藉由蝕刻初步阻擋層pBI、初步儲存層pDS和初步穿隧層pTI形成的空的空間。
參照圖2D，可以形成填充上述圖2C中形成的空腔CA的一部分或全部以及溝槽TR的一部分的第一材料層pCL1。第一材料層pCL1可以填充在空腔CA中，並且可以在其中包括諸如接縫或空隙的空氣間隙AG。第一材料層pCL1可以覆蓋限定空腔CA的第一源極層SL1、第三源極層SL3和通道結構CS的表面。第一材料層pCL1可以覆蓋第一間隔物層SP1的側壁。第一材料層pCL1可以沿著由溝槽TR和空腔CA曝露的表面形成。
第一材料層pCL1可以由摻雜有摻雜劑的多晶矽形成。例如，第一材料層pCL1可以由摻雜有硼、磷、砷、碳、氮和氫當中的至少一種摻雜劑的多晶矽形成。
參照圖2E，藉由執行蝕刻製程來曝露形成在第一材料層pCL1中的空氣間隙AG。可以使用乾式蝕刻製程或濕式蝕刻製程來執行蝕刻製程。在蝕刻製程中，蝕刻製程配方可以被配置為使得使用蝕刻氣體和能夠蝕刻第一材料層pCL1的化學品在各向同性或水平方向上的蝕刻速率高。例如，在蝕刻製程期間，HBr、Cl 2、F 2、SC-1、NF 4和NH 3中的至少一種用於曝露形成在第一材料層pCL1中的空氣間隙AG的一個側表面。此時，空氣間隙AG的開口部分可以被形成為使得入口的寬度比內部的寬度更寬。
參照圖2F，第二材料層pCL2沿著第一材料層pCL1的曝露表面形成。此時，第二材料層pCL2形成到空氣間隙AG的部分區域，並且空氣間隙AG的一個曝露側表面被第二材料層pCL2遮蔽。因此，與在第一材料層pCL1的形成製程期間在第一材料層pCL1中形成的圖2D的空氣間隙AG相比，空氣間隙AG的長度可以在水平方向上減小，並且與相鄰空氣間隙AG的連續性被阻斷。
第二材料層pCL2可以由多晶矽、氧化物、金屬或摻雜有硼、磷、砷、碳、氮和氫中的至少一種摻雜劑的多晶矽形成。
在形成第二材料層pCL2之前，可以沿著第一材料層pCL1的表面另外形成氧化物或碳基薄膜（未示出）。
參照圖2G，執行蝕刻製程以去除形成在溝槽TR中的第二材料層pCL2和第一材料層pCL1，從而曝露第一間隔物層SP1的側壁。藉由上述蝕刻製程，第二材料層pCL2可以僅保留在空氣間隙AG的一個側表面上，並且可以曝露形成在空腔中的第一材料層pCL1的側表面。圖2G示出第一材料層pCL1保留在第三源極層SL3的側壁上。然而，在第三源極層SL3的側壁上形成的第一材料層pCL1可能在上述蝕刻製程期間被去除以曝露第三源極層SL3的側壁。可以使用乾式蝕刻製程或濕式蝕刻製程來執行上述蝕刻製程。
形成在空腔中的第一材料層pCL1、第二材料層pCL2和空氣間隙AG可以被定義為第二源極層SL2。
參照圖2H，可以去除第一間隔物層SP1，並且因此可以去除曝露的閘極犧牲層GSC。在去除犧牲閘極層GSC的製程期間，第二材料層pCL2可以遮蔽空氣間隙AG的開口，並且因此可以防止蝕刻化學品流入空氣間隙AG中。
另外，在去除第一間隔物層SP1之前，可以沿著第一材料層pCL1、第二材料層pCL2和第一源極層SL1的曝露表面形成屏障層。屏障層可以由氧化矽形成。可以藉由氧化第一材料層pCL1、第二材料層pCL2和第一源極層SL1的曝露表面來形成屏障層，並且屏障層可以被形成為在第一材料層pCL1、第二材料層pCL2和第一源極層SL1的表面上具有均勻的厚度或均勻的膜質量。屏障層可以防止第一源極層SL1、第一材料層pCL1和第二材料層pCL2由於在隨後執行的閘極犧牲層GSC的去除製程中使用的蝕刻劑（例如，磷酸）而被損壞。
參照圖2I，可以在第二絕緣圖案IP2之間形成閘極圖案GP。隨後，可以形成覆蓋閘極圖案GP的覆蓋圖案CP。覆蓋圖案CP可以用於電分離稍後形成的閘極圖案GP和公共源極線200。可以藉由部分氧化閘極圖案GP來形成覆蓋圖案CP。另選地，可以藉由去除一些閘極圖案GP並且在已經去除一些閘極圖案GP的空的空間中形成絕緣材料來形成覆蓋圖案CP。
參照圖2J，可以在溝槽TR和空腔CA中形成公共源極線200。公共源極線200可以完全填充溝槽TR和空腔CA。隨後，可以形成連接到通道結構CS的位元線接觸件，並且可以形成連接到位元線接觸件的位元線。
圖3是例示根據本揭示內容的實施方式的記憶體系統1100的配置的方塊圖。
參照圖3，記憶體系統1100包括記憶體裝置1120和記憶體控制器1110。
記憶體裝置1120可以包括參照圖1A和圖1B描述的結構。記憶體裝置1120可以是由多個快閃晶片構成的多晶片封裝。
記憶體控制器1110被配置為控制記憶體裝置1120，並且可以包括靜態隨機存取記憶體（SRAM）1111、中央處理單元（CPU）1112、主機介面1113、錯誤校正碼（ECC）電路1114和記憶體介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112執行用於記憶體控制器1110的數據交換的所有控制操作，並且主機介面1113包括連接到記憶體系統1100的主機的數據交換協議。另外，ECC電路1114檢測並校正包括在從記憶體裝置1120讀取的數據中的錯誤，並且記憶體介面1115執行與記憶體裝置1120的介面互連。另外，記憶體控制器1110還可以包括儲存用於與主機介面互連的碼數據(code data)的唯讀記憶體（ROM）。
上述記憶體系統1100可以是記憶體裝置1120和記憶體控制器1110與之組合的記憶卡或固態硬碟（SSD）。例如，當記憶體系統1100是SSD時，記憶體控制器1110可以藉由諸如通用串列匯流排（USB）、多媒體卡（MMC）、外圍組件互連-Express（PCI-E）、串列先進技術附件（SATA）、平行先進技術附件（PATA）、小型電腦系統介面（SCSI）、增強型小型磁盤介面（ESDI）和整合驅動器電子裝置（IDE）等各種介面協議中的至少一種與外部（例如，主機）進行通信。
圖4是例示根據本揭示內容的實施方式的計算系統1200的配置的方塊圖。
參照圖4，計算系統1200可以包括電連接到系統匯流排1260的CPU 1220、隨機存取記憶體（RAM）1230、用戶介面1240、數據機(modem)1250和記憶體系統1210。另外，當計算系統1200是移動裝置時，還可以包括用於向計算系統1200提供操作電壓的電池，並且還可以包括應用晶片組、相機影像處理器（CIS）、移動DRAM等。
如參照圖3所描述的，記憶體系統1210可以由記憶體裝置1212和記憶體控制器1211構成。
儘管已經使用實施方式描述了本揭示內容的技術精神，但是應當注意，上述實施方式是為了描述的目的而不是為了限制。另外，所屬領域的技術人員將瞭解，在本揭示內容的技術精神的範圍內，各種另外的實施方式是可能的。
100:基板 200:公共源極線 1100:記憶體系統 1110:記憶體控制器 1111:靜態隨機存取記憶體（SRAM） 1112:中央處理單元（CPU） 1113:主機介面 1114:錯誤校正碼（ECC）電路 1115:記憶體介面 1120:記憶體裝置 1200:計算系統 1210:記憶體系統 1211:記憶體控制器 1212:記憶體裝置 1220:CPU 1230:隨機存取記憶體（RAM） 1240:用戶介面 1250:數據機 1260:系統匯流排 AG:空氣間隙 BI1:第一阻擋層 BI2:第二阻擋層 BL:位元線 CA:空腔 CE:堆疊物 CH:通道層 CL:導電層 CP:覆蓋圖案 CS:通道結構 D1:第一方向 D2:第二方向 D3:第三方向 DR:分隔區域 DS1:第一儲存層 DS2:第二儲存層 FI:填充層 GP:閘極圖案 GSC:閘極犧牲層 HO:孔 IL1:第一絕緣層 IL2:第二絕緣層 IP1:第一絕緣圖案 IP2:第二絕緣圖案 pCL1:第一材料層 pCL2:第二材料層 pBI:初步阻擋層 pDS:初步儲存層 pTI:初步穿隧層 SL:源極結構 SL1:第一源極層 SL2:第二源極層 SL3:第三源極層 SR1:第一堆疊區域 SR2:第二堆疊區域 SSC:源極犧牲結構 SSC1:第一源極犧牲層 SSC2:第二源極犧牲層 SSC3:第三源極犧牲層 SP:間隔物層 SP1:第一間隔物層 SP2:第二間隔物層 SP3:第三間隔物層 TI1:第一穿隧層 TI2:第二穿隧層 TR:溝槽
圖1A]是根據本揭示內容的實施方式的半導體記憶體裝置的平面圖。
[圖1B]是沿著圖1A的線A-A’截取的截面圖。
[圖2A至圖2J]是例示根據本揭示內容的實施方式的半導體記憶體裝置的製造方法的截面圖。
[圖3]是例示根據本揭示內容的實施方式的記憶體系統的配置的方塊圖。
[圖4]是例示根據本揭示內容的實施方式的計算系統的配置的方塊圖。
100:基板
200:公共源極線
AG:空氣間隙
BI1:第一阻擋層
BI2:第二阻擋層
CE:堆疊物
CH:通道層
CL:導電層
CP:覆蓋圖案
CS:通道結構
D1:第一方向
D3:第三方向
DR:分隔區域
DS1:第一儲存層
DS2:第二儲存層
FI:填充層
GP:閘極圖案
IP1:第一絕緣圖案
IP2:第二絕緣圖案
pCL1:第一材料層
pCL2:第二材料層
SL1:第一源極層
SL2:第二源極層
SL3:第三源極層
SR1:第一堆疊區域
SR2:第二堆疊區域
TI1:第一穿隧層
TI2:第二穿隧層

Claims (20)

  1. 一種半導體記憶體裝置，該半導體記憶體裝置包括： 第一源極層； 第二源極層，所述第二源極層在所述第一源極層上； 堆疊物，所述堆疊物在所述第二源極層上； 通道結構，所述通道結構穿過所述堆疊物和所述第二源極層；以及 公共源極線，所述公共源極線穿過所述堆疊物和所述第二源極層， 其中，所述第二源極層包括空氣間隙和圍繞所述空氣間隙的導電層。
  2. 根據請求項1所述的半導體記憶體裝置，其中，所述空氣間隙設置在所述通道結構與所述公共源極線之間的區域中。
  3. 根據請求項1所述的半導體記憶體裝置，其中，所述空氣間隙藉由所述導電層與所述通道結構和所述公共源極線間隔開。
  4. 根據請求項1所述的半導體記憶體裝置，其中，所述導電層包括： 第一材料層，所述第一材料層與所述空氣間隙的上表面、下表面、以及與所述通道結構相鄰的第一側表面接觸；以及 第二材料層，所述第二材料層與所述空氣間隙的與所述公共源極線相鄰的第二側表面接觸。
  5. 根據請求項4所述的半導體記憶體裝置，其中，所述第一材料層包括摻雜有摻雜劑的多晶矽。
  6. 根據請求項4所述的半導體記憶體裝置，其中，所述第一材料層包括摻雜有硼、磷、砷、碳、氮和氫中的至少一種的多晶矽。
  7. 根據請求項4所述的半導體記憶體裝置，其中，所述第二材料層包括多晶矽、摻雜有摻雜劑的多晶矽、氧化物層或金屬層。
  8. 根據請求項4所述的半導體記憶體裝置，其中，所述第一材料層的一部分與所述公共源極線接觸。
  9. 根據請求項4所述的半導體記憶體裝置，其中，所述第二材料層的一部分與所述公共源極線接觸。
  10. 根據請求項1所述的半導體記憶體裝置，其中，所述堆疊物包括交替堆疊的絕緣圖案和閘極圖案。
  11. 根據請求項1所述的半導體記憶體裝置，其中，所述通道結構包括： 通道層，所述通道層在垂直方向上延伸； 穿隧層，所述穿隧層圍繞所述通道層； 儲存層，所述儲存層圍繞所述穿隧層；以及 阻擋層，所述阻擋層圍繞所述儲存層，並且 所述第二源極層在所述通道結構的下部區域中與所述通道層接觸。
  12. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 形成包括源極犧牲結構的源極結構； 在所述源極結構上形成堆疊物； 形成穿過所述堆疊物的溝槽； 藉由穿過所述溝槽去除所述源極犧牲結構形成空腔； 在所述空腔中形成包括空氣間隙的第一材料層； 藉由蝕刻所述第一材料層的一部分來曝露所述空氣間隙的側部；以及 形成與所述空氣間隙的曝露側部接觸的第二材料層。
  13. 根據請求項12所述的方法，該方法還包括在所述溝槽和所述空腔的空的空間中形成公共源極線的步驟。
  14. 根據請求項12所述的方法，其中，形成所述第二材料層的步驟包括以下步驟： 沿著所述第一材料層的表面形成所述第二材料層，以使得所述空氣間隙被所述第二材料層遮蔽；以及 蝕刻所述第二材料層的一部分，以使得所述第二材料層僅保留在所述空氣間隙的所述曝露側部。
  15. 根據請求項12所述的方法，其中，蝕刻所述第一材料層，以使得所述空氣間隙的開口的入口比所述空氣間隙的內部寬。
  16. 根據請求項12所述的方法，其中，蝕刻所述第一材料層的一部分的步驟包括使用HBr、Cl 2、F 2、SC-1、NF 4和NH 3中的至少一種來蝕刻所述第一材料層的所述一部分的步驟。
  17. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 形成包括源極犧牲結構的源極結構； 在所述源極結構上形成堆疊物； 形成穿過所述堆疊物和所述源極結構的通道結構； 形成穿過所述堆疊物的溝槽； 藉由穿過所述溝槽去除所述源極犧牲結構來形成空腔，所述通道結構的下側表面藉由所述空腔被曝露；以及 在所述空腔中形成包括空氣間隙的導電層， 其中，所述導電層包括： 第一材料層，所述第一材料層與所述通道結構的下側壁接觸並且與所述空氣間隙的上表面、下表面和第一側表面接觸；以及 第二材料層，所述第二材料層與所述空氣間隙的第二側表面接觸。
  18. 根據請求項17所述的方法，其中，形成所述導電層的步驟包括以下步驟： 在所述空腔內形成包括所述空氣間隙的所述第一材料層； 蝕刻所述第一材料層，以使得所述空氣間隙的所述第二側表面被曝露； 沿著所述第一材料層的表面形成所述第二材料層，以使得所述空氣間隙的所述第二側表面被遮蔽；以及 蝕刻所述第二材料層的一部分，以使得所述第二材料層僅保留在所述空氣間隙的所述第二側表面上。
  19. 根據請求項17所述的方法，其中，所述第一材料層包括摻雜有摻雜劑的多晶矽。
  20. 根據請求項17所述的方法，其中，所述第二材料層包括多晶矽、摻雜有摻雜劑的多晶矽、氧化物層或金屬層。
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