KR20200033067A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20200033067A
KR20200033067A KR1020180112508A KR20180112508A KR20200033067A KR 20200033067 A KR20200033067 A KR 20200033067A KR 1020180112508 A KR1020180112508 A KR 1020180112508A KR 20180112508 A KR20180112508 A KR 20180112508A KR 20200033067 A KR20200033067 A KR 20200033067A
Authority
KR
South Korea
Prior art keywords
channel structures
stacks
channel
forming
region
Prior art date
Application number
KR1020180112508A
Other languages
English (en)
Inventor
이남재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180112508A priority Critical patent/KR20200033067A/ko
Priority to US16/385,956 priority patent/US11107824B2/en
Priority to CN201910392781.6A priority patent/CN110931490B/zh
Publication of KR20200033067A publication Critical patent/KR20200033067A/ko
Priority to US17/391,987 priority patent/US11889685B2/en
Priority to US18/543,944 priority patent/US20240155838A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H01L27/11551—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H01L27/11521—
    • H01L27/11526—
    • H01L27/11548—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 채널구조들을 감싸고, 서로 이격된 제1 적층체들을 포함한다. 상기 제1 적층체들 각각의 내부에서 상기 제1 채널구조들은 제1 간격으로 이격되고, 상기 제1 적층체들은 제2 간격으로 이격된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다.
본 발명의 실시 예는 집적도를 향상시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 장치는 각각이 제1 간격으로 배열된 제1 채널구조들을 포함하고, 서로로부터 제2 간격으로 이격된 제1 채널그룹들; 상기 제1 채널그룹들 각각을 감싸는 제1 적층체들; 상기 제1 적층체들 위 또는 아래에 배치된 제2 적층체; 및 상기 제2 적층체를 관통하고, 상기 제1 채널구조들 각각에 연결된 제2 채널구조들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 분리영역에 의해 서로 이격된 제1 적층체들; 상기 제1 적층체들을 관통하는 제1 채널구조들; 상기 제1 적층체들 위 또는 아래에 배치되고, 상기 분리영역에 중첩된 연결영역을 포함하는 제2 적층체; 및 상기 제2 적층체를 관통하고, 상기 제1 채널구조들 각각에 연결된 제2 채널구조들을 포함할 수 있다. 평면도에서, 상기 제2 채널구조들은 상기 제1 채널구조들에 비해 상기 연결영역을 향하여 치우치게 배치될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 각각이 연결영역 및 연결영역 양측으로 연장된 사이드 영역들을 포함하고, 슬릿에 의해 서로 분리된 셀 적층체들; 상기 셀 적층체들 위 또는 아래에 배치되고, 상기 연결영역에 중첩된 제1 분리영역 또는 상기 슬릿에 중첩된 제2 분리영역에 의해 서로 분리된 셀렉트 적층체들; 상기 셀렉트 적층체들을 관통하는 제1 채널구조들; 및 상기 셀 적층체들을 관통하고, 상기 제1 채널구조들 각각에 연결된 제2 채널구조들을 포함할 수 있다. 평면도에서, 상기 제1 채널구조들은 상기 제2 채널구조들에 비해 상기 제2 분리영역을 향하여 치우치게 배치될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 교대로 배치된 라인영역들 및 식각영역들을 포함하는 도전막을 형성하는 단계; 상기 라인영역들에서 상기 도전막을 관통하고 상기 도전막보다 돌출된 제1 채널구조들 형성하는 단계; 상기 라인영역들 각각에서 상기 제1 채널구조들 사이에 정의된 제1 간격을 채우는 절연패턴들을 형성하는 단계; 및 상기 도전막이 라인패턴들로 분리되도록, 상기 절연패턴들 사이에서 노출된 상기 도전막의 상기 식각영역들을 제거하는 단계를 포함할 수 있다.
본 기술은 피식각막을 관통하고 피식각막보다 돌출된 채널구조들, 및 채널구조들의 돌출부들 사이의 간격들 중 일부를 채우고 나머지 일부를 개구하는 두께로 형성된 절연패턴들을 이용하여 피식각막을 다수의 패턴들로 분리할 수 있다. 이로써, 본 기술은 좁은 면적내에서도 피식각막을 다수의 패턴들로 분리할 수 있고, 서로 이웃한 패턴들 사이의 분리영역이 차지하는 공간을 줄일 수 있다. 그 결과, 본 기술은 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 본 기술은 미세 패터닝을 위해 고비용을 드는 포토공정장비를 도입하지 않더라도, 좁은 면적내에서도 피식각막을 다수의 패턴들로 분리할 수 있다. 이로써, 본 기술은 반도체 장치의 제조비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조체를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 장치의 제1 적층체들 및 제1 적층체들을 관통하는 제1 채널구조들을 나타내는 도면들이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 제2 적층체들 및 제2 적층체들을 관통하는 제2 채널구조들을 나타내는 평면도이다.
도 5는 본 발명의 실시 예에 따른 제1 채널구조들과 제2 채널구조들의 레이아웃을 나타내는 평면도이다.
도 6a 및 도 6b는 본 발명의 실시 예들에 따른 반도체 장치들을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 실시 예들에 따른 반도체 장치들의 일부 영역들을 확대하여 나타내는 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 제1 채널구조들의 변형예들을 나타내는 단면도들이다.
도 9는 본 발명의 실시 예에 따른 제1 적층체들의 변형예를 나타내는 평면도이다.
도 10은 셀 필라들에 의해 관통되고, 수직 구조체들에 의해 서로 분리된 적층체들을 형성하는 공정을 나타내는 순서도이다.
도 11은 도 10에 도시된 공정을 이용하여 형성된 적층체들의 일 실시예를 나타내는 단면도이다.
도 12a 내지 도 12d, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 절연패턴들의 형성공정의 변형예를 나타내는 평면도 및 단면도이다.
도 17a 내지 도 17e는 본 발명의 다른 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 19는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조체(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트 라인, 소스라인, 워드 라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조체(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조체(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조체(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조체(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이 영역(CAR)과 주변회로 구조체(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조체를 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 주변회로 구조체(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택 플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조체(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변 회로 배선들(PCL)은 주변 콘택 플러그들(PCP)을 통해 주변회로 구조체(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조체(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택 플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 장치의 제1 적층체들 및 제1 적층체들을 관통하는 제1 채널구조들을 나타내는 도면들이다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제1 방향(I)으로 배열된 제1 적층체들(ST1)을 포함한다. 제1 적층체들(ST1) 각각은 제1 방향(I)에 교차되는 제2 방향(Ⅱ)으로 연장된 라인형상으로 형성될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)은 도 1a 또는 도 1b에 도시된 기판(SUB)의 상면에 나란한 수평방향이다. 제1 적층체들(ST1)은 제1 채널구조들(CH1)에 의해 관통된다. 제1 적층체들(ST1)은 분리영역들(CU1, CU2)에 의해 서로 분리된다.
분리영역들(CU1, CU2)은 제1 분리영역들(CU1) 및 제2 분리영역들(CU2)을 포함할 수 있다. 제1 분리영역들(CU1) 및 제2 분리영역들(CU2) 각각은 제1 방향(I)으로 서로 이웃한 제1 적층체들(ST1) 사이에 배치된다. 적어도 하나의 제1 분리영역(CU1)은 제1 방향(I)으로 서로 이웃한 제2 분리영역들(CU2) 사이에 배치될 수 있다. 제2 분리영역들(CU2)은 메모리 블록들의 경계들에 각각 배치된다.
제1 방향(I)으로 서로 이웃한 제2 분리영역들(CU2) 사이에 배치되는 제1 분리영역들(CU1)의 개수는 메모리 블록들 각각을 구성하는 제1 적층체들(ST1)의 개수에 따라 다양하게 변경될 수 있다. 예를 들어, 메모리 블록들 각각이 제1 방향(I)으로 이웃한 2개의 제1 적층체들(ST1)을 포함하는 경우, 제1 방향(I)으로 서로 이웃한 제2 분리영역들(CU2) 사이에 하나의 제1 분리영역(CU1)이 배치될 수 있다. 본 발명은 이에 제한되지 않으며, 제1 방향(I)으로 서로 이웃한 제2 분리영역들(CU2) 사이에 2개 이상의 제1 분리영역들(CU1)에 의해 서로 분리된 3개 이상의 제1 적층체들(ST1)이 배치될 수 있다.
제1 분리영역들(CU1) 각각은 제1 방향(I)으로 제2 분리영역들(CU2) 각각과 동일한 폭으로 형성될 수 있다. 또는 반도체 장치의 소형화를 위해, 제1 분리영역들(CU1) 각각은 제1 방향(I)으로 제2 분리영역들(CU2) 각각보다 좁은 폭으로 형성될 수 있다.
제1 채널구조들(CH1)은 제1 채널그룹들(GR1)로 구분될 수 있다. 제1 채널그룹들(GR1) 각각은 그에 대응하는 제1 적층체(ST1)로 둘러싸인 다수의 제1 채널구조들(CH1)을 포함할 수 있다. 제1 채널그룹들(GR1)은 서로 동일한 밀도로 분포된 다수의 제1 채널구조들(CH1)을 포함할 수 있다. 제1 채널그룹들(GR1) 각각에 포함된 다수의 제1 채널구조들(CH1)은 제1 내지 제k열(1C1 내지 1Ck, k는 2이상의 자연수)을 따라 배열될 수 있다. 제1 내지 제k열(1C1 내지 1Ck)은 제1 방향(I)으로 순차로 배치되고, 제1 내지 제k열(1C1 내지 1Ck) 각각은 제2 방향(Ⅱ)을 따른다.
제1 채널구조들(CH1)의 배치밀도 향상을 위해, 제1 채널그룹들(GR1) 각각에 포함된 다수의 제1 채널구조들(CH1)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않으며, 제1 내지 제k열(1C1 내지 1Ck) 각각은 서로 동일한 레이아웃으로 배열된 제1 채널구조들(CH1)을 포함할 수 있다.
제1 채널그룹들(GR1) 각각에 포함된 다수의 제1 채널구조들(CH1)은 제1 간격으로 이격된다. 제1 채널그룹들(GR1)은 서로로부터 제2 간격 또는 제3 간격으로 이격된다. 제2 간격 및 제3 간격 각각은 제1 간격 보다 크다.
도 3b는 도 3a에 도시된 제1 채널그룹들(GR1) 각각에 포함되고, 서로 이웃한 제1 채널구조들(CH1) 사이의 제1 간격을 나타내는 평면도이다.
도 3b를 참조하면, 제1 간격(a)은 동일한 그룹에 포함된 제1 채널구조들(CH1) 사이의 이격 거리이다. 제1 간격(a)은 반도체 장치의 디자인 룰에 따라 다양한 범위로 설정될 수 있다.
도 3c는 도 3a에 도시된 제1 채널그룹들(GR1) 간 경계에 인접하게 배치된 에지채널구조들 사이의 제2 간격을 나타내는 평면도이다.
도 3c를 참조하면, 에지채널구조들 사이의 제2 간격(b)은 도 3a에 도시된 제1 분리영역(CU1)을 사이에 두고 서로 이웃한 제1 열(1C1)의 제1 채널구조(CH1)와 제k 열(1Ck)의 제1 채널구조(CH1) 사이의 이격 거리이다. 제2 간격(b)은 반도체 장치의 디자인 룰에 따라 다양한 범위로 설정될 수 있다.
도 3d는 도 3a에 도시된 제1 채널그룹들(GR1) 간 경계에 인접하게 배치된 에지채널구조들 사이의 제3 간격을 나타내는 평면도이다.
도 3d를 참조하면, 에지채널구조들 사이의 제3 간격(c)은 도 3a에 도시된 제2 분리영역(CU2)을 사이에 두고 서로 이웃한 제1 열(1C1)의 제1 채널구조(CH1)와 제k 열(1Ck)의 제1 채널구조(CH1) 사이의 이격 거리이다. 제3 간격(c)은 반도체 장치의 디자인 룰에 따라 다양한 범위로 설정될 수 있다.
도 3b 내지 도 3d를 참조하면, 제2 간격(b) 및 제3 간격(c) 각각은 제1 간격(a)보다 크다. 이러한 제1 채널구조들(CH1) 사이의 간격들을 이용하여 자가정렬(self-align) 방식으로 제1 분리영역(CU1) 및 제2 분리영역(CU2)을 정의할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 제2 적층체들 및 제2 적층체들을 관통하는 제2 채널구조들을 나타내는 평면도이다. 도 4에 도시된 제2 적층체들은 도 3a에 도시된 제1 적층체들의 위 또는 아래에 배치될 수 있다.
도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제1 방향(I)으로 배열된 제2 적층체들(ST2)을 포함한다. 제2 적층체들(ST2) 각각은 제2 방향(Ⅱ)으로 연장된 라인형상으로 형성될 수 있다. 제2 적층체들(ST2)은 제2 채널구조들(CH2)에 의해 관통된다. 제2 적층체들(ST2)은 슬릿들(SI)에 의해 서로 분리된다. 슬릿들(SI)은 도 3a에 도시된 제2 분리영역들(CU2)에 각각 중첩된다.
제2 적층체들(ST2) 각각은 적어도 하나의 연결영역(A1), 및 사이드 영역들(A2)을 포함한다. 연결영역(A1)은 도 3a에 도시된 제1 분리영역들(CU1) 중 그에 대응하는 제1 분리영역에 중첩된다. 사이드 영역들(A2)을 연결영역(A1)으로부터 양측으로 연장된다. 사이드 영역들(A2) 각각은 도 3a에 도시된 제1 적층체들(ST1) 중 그에 대응하는 제1 적층체에 중첩된다.
제2 채널구조들(CH2)은 도 3a에 도시된 제1 채널구조들(CH1)에 각각 연결된다. 제2 채널구조들(CH2)은 제2 채널그룹들(GR2)로 구분될 수 있다. 제2 채널그룹들(GR2) 각각은 제2 적층체들(ST2) 중 그에 대응하는 제2 적층체로 둘러싸인 다수의 제2 채널구조들(CH2)을 포함할 수 있다. 제2 채널그룹들(GR2)은 서로 동일한 밀도로 분포된 제2 채널구조들(CH2)을 포함할 수 있다. 제2 채널그룹들(GR2) 각각에 포함된 제2 채널구조들(CH2)은 도 3a에 도시된 2이상의 제1 채널그룹들(GR1)에 포함된 제1 채널구조들(CH1)에 각각 연결될 수 있다. 제2 채널그룹들(GR2) 각각에 포함된 제2 채널구조들(CH2)은 제1 내지 제m열(2C1 내지 2Cm, m은 2k이상의 자연수)을 따라 배열될 수 있다. 제1 내지 제m열(2C1 내지 2Cm)은 제1 방향(I)으로 순차로 배치되고, 제1 내지 제m열(2C1 내지 2Cm) 각각은 제2 방향(Ⅱ)을 따른다.
제2 채널구조들(CH2)의 배치밀도 향상을 위해, 제2 채널그룹들(GR2) 각각에 포함된 제2 채널구조들(CH2)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않으며, 제1 내지 제m열(2C1 내지 2Cm)은 서로 동일한 레이아웃으로 배열된 제2 채널구조들(CH2)을 포함할 수 있다.
제2 채널그룹들(GR2) 각각에 포함된 제2 채널구조들(CH2)은 도 3c 및 도 3d에 도시된 제2 간격(b) 및 제3 간격(c)보다 좁은 간격으로 배열된다.
도 5는 본 발명의 실시 예에 따른 제1 채널구조들과 제2 채널구조들의 레이아웃을 나타내는 평면도이다.
도 5를 참조하면, 제2 채널구조들(CH2)은 제1 채널구조들(CH1)의 위 또는 아래에 배치된다. 제2 채널구조들(CH2)은 제1 채널구조들(CH1)에 각각 연결될 수 있도록, 제1 채널구조들(CH1)에 각각 중첩된 영역들을 포함한다.
제1 채널구조들(CH1)을 감싸는 제1 적층체들(ST1)은 제1 분리영역(CU1) 또는 제2 분리영역(CU2)에 의해 서로 분리된다. 도 4에 도시된 제2 적층체(ST2)의 연결영역(A1)은 제1 분리영역(CU1)의 위 또는 아래에 중첩된다.
제2 채널구조들(CH2)은 제1 채널구조들(CH1)에 비해 연결영역(A1) 또는 제1 분리영역(CU1)을 향하여 치우치게 배치될 수 있다. 이에 따르면, 제1 채널구조들(CH1)은 제2 채널구조들(CH2)에 비해 제2 분리영역(CU2)을 향하여 치우치게 배치된다. 이러한 배열에 의해, 연결영역(A1)에 중첩된 제1 분리영역(CU1)의 배치공간을 제1 채널구조들(CH1) 사이에서 확보할 수 있다.
제1 채널구조들(CH1)은 제1 분리영역(CU1)에 인접한 제1 에지채널구조(EG1)와 제2 분리영역(CU2)에 인접한 제2 에지채널구조(EG2)를 포함한다. 제2 채널구조들(CH2)은 제1 분리영역(CU1)에 인접한 센터 채널구조(CE)를 포함한다.
센터 채널구조(CE)는 제1 분리영역(CU1)에 중첩된 일부를 포함할 수 있다. 즉, 센터 채널구조(CE)는 연결영역(A1) 내부에 배치된 일부를 포함할 수 있다. 본 발명의 실시 예에 따른 제1 채널구조들(CH1) 및 제2 채널구조들(CH2)의 배열에 따르면, 센터 채널구조(CE)와 제1 분리영역(CU1) 사이가 이격되더라도, 제1 에지채널구조(EG1)와 제1 분리영역(CU1) 사이의 거리(g)는 센터 채널구조(CE)와 제1 분리영역(CU1) 사이의 거리보다 크다.
도 5에 도시된 바와 같이 제1 채널구조들(CH1) 각각에 제2 채널구조들(CH2)이 중첩되도록, 도 3a에 도시된 제1 적층체들(ST1)의 위 또는 아래에 도 4에 도시된 제2 적층체들(ST2)을 배치할 수 있다. 이러한 배치구조는 도 1a 및 도 1b에 도시된 셀 어레이(CAR)에 적용될 수 있다. 이하, 도 6a 및 도 6b를 참조하여, 본 발명의 실시 예에 따른 셀 어레이(CAR)에 대해 보다 구체적으로 설명한다.
도 6a 및 도 6b는 본 발명의 실시 예들에 따른 반도체 장치들을 나타내는 단면도들이다. 도 6a 및 도 6b는 도 5에 도시된 선 X-X'를 따라 절취한 단면도들이다. 도 6a는 제1 적층체 위에 제2 적층체를 배치한 실시 예를 나타내고, 도 6b는 제1 적층체 아래에 제2 적층체를 배치한 실시 예를 나타낸다.
도 6a 및 도 6b를 참조하면, 제1 적층체들(ST1) 각각은 제1 셀렉트 적층체로이용된다. 제1 적층체들(ST1) 각각은 셀렉트 게이트(SG) 및 셀렉트 게이트(SG) 상의 절연패턴(IP)을 포함할 수 있다. 셀렉트 게이트(SG)는 도 6a에 도시된 바와 같이, 드레인 셀렉트 라인(DSL)으로 이용되거나, 도 6b에 도시된 바와 같이, 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 셀렉트 게이트(SG)는 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 절연패턴(IP)은 실리콘 산화막 등의 산화막을 포함할 수 있다.
제1 적층체들(ST1)은 제1 분리영역(CU1) 또는 제2 분리영역(CU2)에 의해 서로 분리된다. 제1 분리영역(CU1) 및 제2 분리영역(CU2) 각각은 갭필절연막(FI)으로 채워질 수 있다. 갭필절연막(FI)은 실리콘 산화막 등의 산화막을 포함할 수 있다.
제2 적층체들(ST2) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn)은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어나 하나를 포함할 수 있다. 층간 절연막들(ILD)은 실리콘 산화막을 포함할 수 있다. 제2 적층체들(ST2) 각각에 포함된 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)은 셀 적층체(STC) 및 제2 셀렉트 적층체(STS)로 구분될 수 있다.
셀 적층체(STC)는 도 6a에 도시된 바와 같이 제2 셀렉트 적층체(STS) 상에 배치되거나, 도 6b에 도시된 바와 같이 제2 셀렉트 적층체(STS) 아래에 배치될 수 있다. 즉, 셀 적층체(STC)는 제1 셀렉트 적층체인 제1 적층체들(ST1)과 제2 셀렉트 적층체(STS) 사이에 배치된다.
제2 적층체들(ST2) 각각은 상부절연막(UIL)으로 덮일 수 있다. 상부절연막(UIL)은 실리콘 산화막을 포함할 수 있다. 제2 적층체들(ST2)은 슬릿들(SI)에 의해 서로 분리된다. 제2 적층체들(ST2) 각각은 그에 대응하는 제1 분리영역(CU1)에 중첩된다.
슬릿들(SI)은 제2 분리영역들(CU2)에 각각 중첩되고, 수직구조체들(VS)로 채워진다. 수직구조체들(VS) 각각은 산화막을 포함할 수 있다. 수직구조체들(VS) 각각은 측벽이 절연막으로 둘러싸인 픽업 도전패턴일 수 있다. 슬릿들(SI) 및 수직구조체들(VS)은 상부절연막(UIL)을 관통하도록 연장될 수 있다.
제1 채널구조들(CH1)은 제1 적층체들(ST1)의 내부에 배치된다. 제1 채널구조들(CH1) 각각은 그에 대응하는 셀렉트 게이트(SG)를 관통한다.
제1 채널구조들(CH1) 각각과 그에 대응하는 셀렉트 게이트(SG) 사이에 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 실리콘 산화막을 포함할 수 있다. 게이트 절연막(GI)은 셀렉트 게이트(SG)의 산화물을 포함할 수 있다.
제1 채널구조들(CH1) 각각은 절연패턴(IP) 내부로 연장되고, 셀렉트 게이트(SG)보다 절연패턴(IP)을 향해 돌출된다. 제1 채널구조들(CH1)은 도 6a에 도시된 바와 같이, 절연패턴(IP)을 완전히 관통하지 않도록 절연패턴(IP) 내부에 배치될 수 있다. 또는 제1 채널구조들(CH1)은 도 6b에 도시된 바와 같이 절연패턴(IP)을 완전히 관통하도록 연장될 수 있다.
제2 채널구조들(CH2)은 제2 적층체들(ST2)을 관통한다. 제2 채널구조들(CH2) 각각의 측벽은 메모리막(ML)으로 둘러싸인다. 제2 채널구조들(CH2) 각각의 중심영역에 코어절연막(CO)이 배치될 수 있다.
도 6a를 참조하면, 드레인 셀렉트 라인(DSL)을 관통하는 제1 채널구조들(CH1)은 그 아래에 배치된 상부절연막(UIL)을 관통하여 제2 채널구조들(CH2)에 각각 연결될 수 있다. 제1 채널구조들(CH1) 각각의 중심영역은 상부 코어절연막(UCO)으로 채워질 수 있다.
제1 채널구조들(CH1)은 비트콘택플러그들(BCT)에 각각 연결될 수 있다. 비트콘택플러그들(BCT)은 제1 채널구조들(CH1)의 상면들에 접촉되도록 절연패턴(IP)의 내부에 배치될 수 있다. 도면에 도시되진 않았으나, 비트라인들이 비트콘택플러그들(BCT) 상에 다양한 레이아웃으로 배치될 수 있다. 비트콘택플러그들(BCT)은 비트라인들(미도시)에 제1 채널구조들(CH1)을 전기적으로 연결하기 위해 형성된다.
제1 채널구조들(CH1) 아래에 연결된 제2 채널구조들(CH2)은 공통소스영역(SA)에 접촉될 수 있다. 공통소스영역(SA)은 제2 적층체들(ST2) 아래에 배치될 수 있다. 공통소스영역(SA)은 도 1a에 도시된 기판(SUB)의 일부 영역일 수 있다. 보다 구체적으로 공통소스영역(SA)은 도 1a에 도시된 기판(SUB)에 소스 도펀트를 주입하여 정의될 수 있다. 소스 도펀트는 n형 도펀트일 수 있다. 다른 실시 예로서, 공통소스영역(SA)은 도 1b에 도시된 주변회로 구조체(PC) 상에 증착된 도프트 반도체막일 수 있다.
제2 채널구조들(CH2)을 감싸는 도전패턴들(CP1 내지 CPn)은 워드 라인들(WL) 또는 적어도 하나의 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 예를 들어, 공통소스영역(SA)에 인접한 최하층 도전패턴(CP1)이 소스 셀렉트 라인(SSL)으로 이용되거나, 최하층 도전패턴(CP1) 및 최하층 도전패턴(CP1) 상에 연이어 배치된 1이상의 도전패턴(예를 들어, CP2) 각각이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 워드 라인들(WL)은 드레인 셀렉트 라인(DSL)과 적어도 하나의 소스 셀렉트 라인들(SSL) 사이에 배치된다.
도 6b를 참조하면, 소스 셀렉트 라인(SSL)을 관통하는 제1 채널구조들(CH1)은 그 아래에 배치된 하부절연막(LIL)을 관통하여 공통소스영역(SA)에 연결될 수 있다. 제1 채널구조들(CH1) 각각은 도프트 반도체막으로 형성될 수 있다.
하부절연막(LIL)은 제1 적층체(ST1)의 최하층에 배치될 수 있다. 하부절연막(LIL)은 소스 셀렉트 라인(SSL)과 공통소스영역(SA) 사이에 배치된다. 제1 적층체(ST1) 아래에 배치된 공통소스영역(SA)은 도 6a를 참조하여 상술한 바와 같이, 도 1a에 도시된 기판(SUB)에 소스 도펀트를 주입하여 정의되거나, 도 1b에 도시된 주변회로 구조체(PC) 상에 증착된 도프트 반도체막일 수 있다.
제2 적층체(ST2)를 관통하는 제2 채널구조들(CH2) 각각은 그 하부에 배치된 제1 채널구조들(CH1)에 각각 연결될 수 있다. 제2 채널구조들(CH2)은 비트콘택플러그들(BCT)에 각각 연결될 수 있다. 비트콘택플러그들(BCT)은 제2 적층체(ST2)를 덮는 상부절연막(UIL)을 관통한다. 도면에 도시되진 않았으나, 비트라인들이 비트콘택플러그들(BCT) 상에 배치될 수 있다. 비트라인들은 다양한 레이아웃으로 형성될 수 있다. 비트콘택플러그들(BCT)은 비트라인들(미도시)에 제2 채널구조들(CH2)을 전기적으로 연결하기 위해 형성된다.
제2 채널구조들(CH2)을 감싸는 도전패턴들(CP1 내지 CPn)은 워드 라인들(WL) 또는 적어도 하나의 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 예를 들어, 비트콘택플러그들(BCT)에 인접한 최상층 도전패턴(CPn)이 드레인 셀렉트 라인(SSL)으로 이용되거나, 최상층 도전패턴(CPn) 및 최상층 도전패턴(CPn) 아래에 연이어 배치된 1이상의 도전패턴(예를 들어, CPn-1) 각각이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 워드 라인들(WL)은 적어도 하나의 드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치된다.
도 6a 및 도 6b에 도시된 구조를 이용하여 도 1a 및 도 1b에 도시된 셀 어레이(CAR)를 구성하는 다수의 셀 스트링들(MCR)을 구현할 수 있다. 셀 스트링들(MCR) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 적어도 하나의 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 메모리 셀들(MC)을 포함한다.
소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극으로 이용되고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터(DST)의 게이트 전극으로 이용되고, 워드 라인들(WL)은 메모리 셀들(MC)의 게이트 전극들로 이용된다. 제1 채널구조들(CH1) 및 제2 채널구조들(CH2)은 셀 스트링들(MCR) 각각의 채널로 이용된다.
도 7a 내지 도 7c는 본 발명의 실시 예들에 따른 반도체 장치들의 일부 영역들을 확대하여 나타내는 단면도들이다. 보다 구체적으로 도 7a는 도 6a에 도시된 제1 박스영역(B1) 또는 도 6b에 도시된 제2 박스영역(B2)을 확대한 단면도이다. 도 7b는 도 6a에 도시된 제3 박스영역(B3)을 확대한 단면도이다. 도 7c는 도 6b에 도시된 제4 박스영역(B4)을 확대한 단면도이다.
도 7a를 참조하면, 코어절연막(CO)을 감싸는 제2 채널구조(CH2)는 제1 반도체막(SE1) 및 제1 캡핑패턴(CAP1)을 포함한다. 제1 반도체막(SE1)은 실리콘막 등의 반도체물질로 형성되고, 도 6a 또는 도 6b에 도시된 코어절연막(CO)의 측벽 및 바닥면을 따라 연장될 수 있다.
코어절연막(CO)은 제1 반도체막(SE1)보다 낮은 높이로 형성될 수 있다. 제1 캡핑패턴(CAP1)은 코어절연막(CO)보다 돌출된 제1 반도체막(SE1)의 상단에 의해 둘러싸이고, 코어절연막(CO) 상에 배치될 수 있다.
제1 캡핑패턴(CAP1)은 제1 반도체막(SE1)과 접촉된다. 제1 캡핑패턴(CAP1)은 도펀트가 도핑된 도프트 반도체막으로 형성될 수 있다. 예를 들어, 제1 캡핑패턴(CAP1)은 n형 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다. 제1 캡핑패턴(CAP1)은 제2 적층체(ST2)의 최상층 도전패턴(CPn)에 인접하게 연장될 수 있다.
메모리막(ML)은 제2 적층체(ST2)와 제2 채널구조(CH2) 사이의 계면을 따라 연장된다. 메모리막(ML)은 제2 채널구조(CH2)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다.
데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다.
데이터 저장막(DL)은 도 6a 또는 도 6b에 도시된 워드 라인들(WL) 각각과 제2 채널구조(CH2) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
데이터 저장막(DL)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DL)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다.
블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 7b를 참조하면, 드레인 셀렉트 라인(DSL)을 관통하는 제1 채널구조(CH1)는 상부코어절연막(UCO)을 감싸는 제2 반도체막(SE2) 및 제2 캡핑패턴(CAP2)을 포함할 수 있다. 제2 반도체막(SE2)은 실리콘등의 반도체물질로 형성되고, 도 6a에 도시된 상부코어절연막(UCO)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 반도체막(SE2)은 드레인 셀렉트 라인(DSL) 상의 절연패턴(IP) 내부로 연장될 수 있다. 드레인 셀렉트 라인(DSL)과 제1 채널구조(CH1) 사이에 게이트 절연막(GI)이 배치된다.
상부코어절연막(UCO)은 제2 반도체막(SE2)보다 낮은 높이로 형성될 수 있다. 제2 캡핑패턴(CAP2)은 상부코어절연막(UCO)보다 돌출된 제2 반도체막(SE2)의 상단에 의해 둘러싸이고, 상부코어절연막(UCO) 상에 배치될 수 있다.
제2 캡핑패턴(CAP2)은 제2 반도체막(SE2)과 접촉된다. 제2 캡핑패턴(CAP2)은 도펀트가 도핑된 도프트 반도체막으로 형성될 수 있다. 예를 들어, 제2 캡핑패턴(CAP2)은 n형 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다.
도 7c를 참조하면, 소스 셀렉트 라인(SSL)을 관통하는 제1 채널구조(CH1)는 기둥형 반도체막으로 형성될 수 있다. 기둥형 반도체막은 도펀트를 포함한다. 예를 들어, 기둥형 반도체막은 n형 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다. 제1 채널구조(CH1)는 소스 셀렉트 라인(SSL) 상의 절연패턴(IP) 내부로 연장될 수 있다. 소스 셀렉트 라인(SSL) 과 제1 채널구조(CH1) 사이에 게이트 절연막(GI)이 배치된다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 제1 채널구조들의 변형예들을 나타내는 단면도들이다. 보다 구체적으로, 도 6a에 도시된 제1 채널구조는 도 8a에 도시된 제1 채널구조로 대체될 수 있고, 도 6b에 도시된 제1 채널구조는 도 8b에 도시된 제1 채널구조로 대체될 수 있다. 이하, 동일한 구조에 대한 중복된 설명은 생략한다.
도 8a를 참조하면, 드레인 셀렉트 라인(DSL)을 관통하는 제1 채널구조(CH1)는 기둥형 반도체막으로 형성될 수 있다. 기둥형 반도체막은 도펀트를 포함한다. 예를 들어, 기둥형 반도체막은 n형 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다.
도 8b를 참조하면, 소스 셀렉트 라인(SSL)을 관통하는 제1 채널구조(CH1)는 하부코어절연막(LCO)을 감쌀 수 있다. 즉, 제1 채널구조(CH1)의 중심영역이 하부코어절연막(LCO)으로 채워질 수 있다. 이 경우, 제1 채널구조(CH1)는 도 7b를 참조하여 상술한 바와 같이 제2 반도체막(SE2) 및 제2 캡핑패턴(CAP2)을 포함할 수 있다.
도 9는 본 발명의 실시 예에 따른 제1 적층체들의 변형예를 나타내는 평면도이다.
도 9를 참조하면, 제1 적층체들(ST1)을 서로 분리하는 제1 분리영역(CU1) 또는 제2 분리영역(CU2)은 제1 채널구조들(CH)의 외형을 따라 정의된 웨이브형 측벽을 가질 수 있다. 이에 대비하여, 도 3a 또는 도 5에 도시된 제1 분리영역(CU1) 또는 제2 분리영역(CU2)은 제2 방향(Ⅱ)을 따라 연장된 직선형 측벽을 가질 수 있다.
상술한 본 발명의 실시 예들에 따른 반도체 장치의 제조방법은 제1 채널구조들에 의해 관통되는 제1 적층체들을 형성하는 단계와, 제2 채널구조들에 의해 관통되는 제2 적층체들을 형성하는 단계를 포함할 수 있다. 제2 채널구조들에 의해 관통되는 제2 적층체들은 제1 채널구조들에 의해 관통되는 제1 적층체들을 형성하는 단계 이전 또는 이후에 형성될 수 있다.
도 10은 셀 필라들에 의해 관통되고, 수직 구조체들에 의해 서로 분리된 적층체들을 형성하는 공정을 나타내는 순서도이다. 도 10에 도시된 공정은 제2 채널구조들에 의해 관통되는 제2 적층체들의 형성 공정에 대응될 수 있다.
도 10을 참조하면, 제1 물질막들 및 제2 물질막들을 교대로 적층하는 P1단계를 수행한다. 제1 물질막들은 제2 물질막들과 다른 물질로 형성된다.
일 실시 예로서, 제1 물질막들은 층간 절연막을 위한 절연물로 형성되고, 제2 물질막들은 제1 물질막들과 다른 식각률을 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들은 실리콘 산화막으로 형성되고, 제2 물질막들은 실리콘 질화막으로 형성될 수 있다.
다른 실시 예로서, 제2 물질막들은 도전패턴들을 위한 도전물로 형성되고, 제1 물질막들은 제2 물질막들과 다른 식각률을 갖는 희생용 물질막으로 형성될 수 있다. 이 경우, 제1 물질막들은 언도프트 실리콘막으로 형성되고, 제2 물질막들은 도프트 실리콘막으로 형성될 수 있다.
또 다른 실시 예로서, 제1 물질막들은 층간 절연막을 위한 절연물로 형성되고, 제2 물질막들은 도전패턴들을 위한 도전물로 형성될 수 있다. 이 경우, 제1 물질막들은 실리콘 산화막으로 형성되고, 제2 물질막들은 도프트 실리콘막, 금속 실리사이드막, 금속막, 및 금속 질화막 중 적어도 어느 하나로 형성될 수 있다.
P1 단계 이후, 제1 물질막들 및 제2 물질막들을 관통하는 셀 필라들을 형성하는 P3 단계를 수행할 수 있다.
P3 단계에 이어서, 슬릿을 형성하는 P5 단계를 수행할 수 있다. P5 단계 이후, 제1 물질막들 및 제2 물질막들의 물질 조성에 따라 P7 단계 및 P9 단계를 순차로 수행하거나, P7 단계를 생략하고 P9 단계를 수행할 수 있다.
실시 예로서, 제1 물질막들이 층간 절연막을 위한 절연물로 형성되고, 제2 물질막들이 희생용 절연물로 형성된 경우, P7 단계에서 제2 물질막들이 슬릿들을 통해 제3 물질막들로 대체될 수 있다. 보다 구체적으로, 슬릿들을 통해 식각물질을 유입하여, 제2 물질막들을 선택적으로 제거할 수 있다. 이 때, 제1 물질막들 및 제2 물질막들 사이의 식각률 차이를 이용하여 제1 물질막들의 손상을 최소화할 수 있다. 이어서, 제2 물질막들이 제거된 영역들을 제3 물질막들로 채울 수 있다. 이 때, 제3 물질막들은 도전패턴들을 위한 도전물일 수 있다.
다른 실시 예로서, 제2 물질막들이 도전패턴들을 위한 도전물로 형성되고, 제1 물질막들이 제2 물질막들과 다른 식각률을 갖는 희생용 물질막으로 형성된 경우, P7 단계에서 제1 물질막들이 슬릿들을 통해 제3 물질막들로 대체될 수 있다. 보다 구체적으로, 슬릿들을 통해 식각물질을 유입하여, 제1 물질막들을 선택적으로 제거할 수 있다. 이 때, 제1 물질막들 및 제2 물질막들 사이의 식각률 차이를 이용하여 제2 물질막들의 손상을 최소화할 수 있다. 이어서, 제1 물질막들이 제거된 영역들을 제3 물질막들로 채울 수 있다. 이 때, 제3 물질막들은 층간 절연막을 위한 절연물일 수 있다.
또 다른 실시 예로서, 제1 물질막들이 층간 절연막을 위한 절연물로 형성되고, 제2 물질막들은 도전패턴들을 위한 도전물로 형성된 경우, P7 단계는 생략될 수 있다.
상술한 다양한 실시 예들을 통해 각각이 층간 절연막들 및 도전패턴들이 교대로 적층된 적층체들을 형성한 이 후, P9 단계에서 슬릿 내부를 수직 구조체로 채울 수 있다.
도 11은 도 10에 도시된 공정을 이용하여 형성된 적층체들의 일 실시예를 나타내는 단면도이다.
도 11을 참조하면, 적층체들(STA)은 공통소스영역(101) 상에 형성될 수 있다. 공통소스영역(101)은 도프트 반도체 물질을 포함할 수 있다. 예를 들어, 공통소스영역(101)은 단결정 실리콘 기판 내부에 n형 도펀트를 주입하여 정의될 수 있다. 다른 예를 들어, 공통소스영역(101)은 도 1b에 도시된 주변회로구조체(PC) 상에 적층된 도프트 실리콘막일 수 있다. 도프트 실리콘막은 n형 도펀트를 포함할 수 있다.
적층체들(STA) 각각은 교대로 적층된 층간 절연막들(111) 및 도전패턴들(113)을 포함한다. 도전패턴들(113)은 도 6a에 도시된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)에 대응될 수 있다. 적층체들(STA) 각각은 도 10에서 상술한 공정을 이용하여 형성된 셀 필라들(PL)에 의해 관통되고, 슬릿들(133)에 의해 서로 분리된다.
셀 필라들(PL) 각각은 메모리막(121) 및 하부 채널구조(123)를 포함한다. 메모리막(121)은 상부 및 하부가 오픈된 튜브형 구조로 형성된다. 하부 채널구조(123)는 메모리막(121)의 오픈된 하부를 통해 공통소스영역(101)에 접촉된다. 하부 채널구조(123)는 도 6a에 도시된 제2 채널구조(CH2)에 대응될 수 있다.
하부 채널구조(123)는 반도체물질로 형성될 수 있다. 하부 채널구조(123)는 제1 영역(123a) 및 제1 영역(123a) 상의 제2 영역(123b)으로 구분될 수 있다. 제1 영역(123a) 및 제2 영역(123b)은 메모리막(121)의 내측벽 상에 형성된다. 제1 영역(123a)의 중심영역은 코어 절연막(125)으로 채워질 수 있다. 제2 영역(123b)은 제1 영역(123a) 및 코어 절연막(125) 상에 배치된다. 제2 영역(123b)은 도펀트를 포함할 수 있다. 예를 들어, 제2 영역(123b)은 n형 도펀트를 포함할 수 있다. 제1 영역(123a) 및 제2 영역(123b)은 도 7a에 도시된 제1 반도체막(SE1) 및 제1 캡핑패턴(CAP1)에 의해 구현될 수 있다.
셀 필라들(PL)에 의해 관통되는 적층체들(STA)은 상부 절연막(131)에 의해 덮일 수 있다. 상부 절연막(131)은 도 10에 도시된 P5 단계에서 슬릿들(133)을 형성하기 위한 마스크 패턴 형성 전 형성될 수 있다. 상부 절연막(131)은 슬릿들(133)에 의해 관통된다.
슬릿들(133)은 수직 구조체들(135)로 각각 채워진다. 수직 구조체들(135) 각각은 산화막의 단일막으로 형성될 수 있다. 다른 예로, 수직 구조체들(135) 각각은 측벽이 절연막으로 둘러싸인 픽업 도전패턴일 수 있다.
도 12a 내지 도 12d, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다. 보다 구체적으로, 도 12a, 도 12d, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b는 도 11에 도시된 적층체들 상에 라인패턴들 형성하는 공정들을 나타내는 도면들이다.
도 12a 내지 도 12d는 도전막을 관통하고, 도전막보다 돌출된 상부 채널구조들을 형성하는 공정들을 나타내는 단면도들이다.
도 12a를 참조하면, 상부 절연막(131)으로 덮인 적층체들(STA) 상에 도전막(141)을 형성한다. 도전막(141)은 다양한 도전물로 형성될 수 있다. 예를 들어, 도전막(141)은 폴리 실리콘막으로 형성될 수 있다.
도전막(141)은 교대로 배치된 라인영역들(LA) 및 식각영역들(C1, C2)을 포함한다. 식각영역들(C1, C2)은 적층체들(STA)에 중첩된 제1 식각영역들(C1) 및 슬릿들(133) 또는 수직 구조체들(135)에 중첩된 제2 식각영역들(C2)로 구분된다. 라인영역들(LA)은 셀 필라들(CPL)에 중첩된다. 즉, 라인영역들(LA)은 하부 채널구조들(123)에 중첩된다.
상술한 도전막(141) 상에 마스크막(143)을 형성한다. 마스크막(143)은 도전막(141)과 다른 식각률을 갖는 물질로 형성된다. 예를 들어, 마스크막(143)은 질화막으로 형성될 수 있다.
도 12b를 참조하면, 포토리소그래피 공정을 이용하여 도 12a에 도시된 마스크막(143) 상에 포토레지스트 패턴(145)을 형성한다. 이어서, 포토레지스트 패턴(145)에 의해 차단되지 않은 마스크막(143)의 일부 영역을 식각하여 마스크막(143)을 관통하는 제1 홀들(147)을 형성한다. 이하, 제1 홀들(147)에 의해 관통되는 마스크막(143)을 마스크 패턴(143A)으로 정의한다.
상술한 바와 같이, 마스크 패턴(143A) 형성 후, 제1 홀들(147)을 통해 노출된 도전막(도 12a의 141)을 식각하여 제2 홀들(149)에 의해 관통되는 도전막(141A)을 형성한다. 제2 홀들(149)은 상부 절연막(131)을 관통하도록 연장된다. 제2 홀들(149)은 하부 채널구조들(123) 노출한다. 제2 홀들(149)은 도 12a에 도시된 라인영역들(LA)을 관통하도록 배열된다.
도 12c를 참조하면, 제2 홀들(149)을 형성한 후, 도 12b에 도시된 포토레지스트 패턴(145)을 제거할 수 있다. 이어서, 제2 홀들(149)의 측벽들 상에 게이트 절연막들(151)을 각각 형성할 수 있다. 게이트 절연막들(151)은 제1 홀들(147)의 측벽들 상으로 각각 연장될 수 있다.
게이트 절연막들(151) 각각은 제2 홀들(149)에 의해 노출된 도전막(141A)의 측벽을 산화시켜서 형성될 수 있다. 산화공정 동안, 제1 홀들(147)에 의해 노출된 마스크 패턴(143A)의 측벽이 산화될 수 있다. 다른 예로, 게이트 절연막들(151)은 제1홀들(147) 및 제2 홀들(149)의 측벽들 상에 산화막을 증착하여 형성할 수 있다.
이 후, 제2 홀들(149)을 내부에 상부 채널구조들(161)을 형성한다. 상부 채널구조들(161)은 제1 홀들(147) 내부로 연장된다. 상부 채널구조들(161)은 하부 채널구조들(123)에 각각 접촉된다. 상부 채널구조들(161)은 반도체물질로 형성될 수 있다. 상부 채널구조들(161) 각각은 제1 영역(161a) 및 제1 영역(161a) 상의 제2 영역(161b)으로 구분될 수 있다. 제1 영역(161a) 및 제2 영역(161b)은 게이트 절연막(151)의 내측벽 상에 형성된다. 제1 영역(161a)의 중심영역은 상부 코어절연막(163)으로 채워질 수 있다. 제2 영역(161b)은 제1 영역(161a) 및 상부 코어절연막(163) 상에 배치된다. 제2 영역(161b)은 도펀트를 포함할 수 있다. 예를 들어, 제2 영역(161b)은 n형 도펀트를 포함할 수 있다.
상술한 상부 채널구조들(161)을 형성하는 단계는 게이트 절연막(151) 상에 반도체막을 형성하는 단계, 반도체막에 의해 개구된 제1 홀들(147) 각각의 중심영역 및 제2 홀들(149) 각각의 중심영역을 상부 코어절연막(163)으로 채우는 단계, 상부 코어절연막(163)의 상단을 리세스하여 제1 홀들(147) 각각의 일부를 개구하는 단계, 제1 홀들(147) 각각의 개구된 영역을 도프트 반도체막으로 채우는 단계, 및 마스크 패턴(143A)의 상면이 노출되도록 도프트 반도체막의 표면을 평탄화하는 단계를 포함할 수 있다. 게이트 절연막(151) 상에 형성된 반도체막은 도 7b에 도시된 제2 반도체막(SE2)에 대응된다. 제1 홀들(147) 각각의 개구된 영역을 채우는 도프트 반도체막은 도 7b에 도시된 제2 캡핑패턴(CAP2)에 대응된다.
도 12c에 도시된 상부 채널구조들(161)은 도 6a에 도시된 제1 채널구조들(CH1)에 대응된다.
도 12d를 참조하면, 도 12c에 도시된 마스크 패턴(143A)을 선택적으로 제거한다. 이로써, 도전막(141A) 보다 돌출된 상부 채널구조들(161) 상단들 사이의 공간들이 개구된다. 라인영역들(도 12a의 LA) 각각의 내부에서 서로 이웃한 상부 채널구조들(161)은 제1 간격(d1)으로 이격될 수 있다. 제1 식각영역(C1)을 사이에 두고 서로 이웃한 상부 채널구조들(161)은 제2 간격(d21)으로 이격될 수 있다. 제2 식각영역(C2)을 사이에 두고 서로 이웃한 상부 채널구조들(161)은 제3 간격(d22)으로 이격될 수 있다. 제2 간격(d21)은 그에 대응하는 적층체(STA)에 중첩된다. 반도체 장치의 소형화를 위해 제2 간격(d21)은 제3 간격(d22)에 비해 좁게 형성될 수 있다. 자가정렬 방식을 이용하여 도전막(141A)을 라인패턴들로 분리하기 위해, 제2 간격(d21) 및 제3 간격(d22)은 제1 간격(d1)에 비해 넓게 형성된다.
상부 채널구조들(161)에 연결된 하부 채널구조들(123)은 적층체들(STA) 각각의 내부에서 균일한 밀도로 분포될 수 있다. 하부 채널구조들(123)은 적층체들(STA) 각각의 내부에서 제2 간격(d21) 및 제3 간격(d22)보다 좁은 간격으로 배열될 수 있다.
상부 채널구조들(161)은 하부 채널구조들(123)에 비해 제2 식각영역들(C2)을 향하여 치우치게 배열된다. 제1 식각영역(C1)에 인접한 상부 채널구조들(161)과 제1 식각영역(C1) 사이의 수평거리는, 제1 식각영역(C1)에 인접한 하부 채널구조들(123)과 제1 식각영역(C1) 사이의 수평거리보다 크다.
도 13a 및 도 13b는 스페이서 절연막을 형성하는 공정을 나타내는 평면도 및 단면도이다.
도 13a 및 도 13b를 참조하면, 도전막(141A) 보다 돌출된 상부 채널구조들(161)의 표면들 및 도전막(141A)의 표면을 덮는 스페이서 절연막(171)을 형성한다. 스페이서 절연막(171)은 산화막으로 형성될 수 있다.
스페이서 절연막(171)은 상대적으로 좁은 제1 간격(d1)을 완전히 채우고, 제2 간격(d21) 및 제3 간격(d22)을 개구할 수 있는 두께로 형성된다. 스페이서 절연막(171)은 상부 채널구조들(161)의 외형을 따라 정의된 웨이브형 측벽을 가질 수 있다. 웨이브형 측벽은 제2 간격(d21) 및 제3 간격(d22)을 향한다.
도 14a 및 도 14b는 보호패턴을 형성하는 공정을 나타내는 평면도 및 단면도이다.
도 14a 및 도 14b를 참조하면, 스페이서 절연막(171) 상에 보호패턴(173)을 더 형성할 수 있다. 보호패턴(173)은 포토리소그래피 공정을 이용하여 형성된 포토레지스 패턴일 수 있다.
보호패턴(173)은 후속 식각 공정 진행시 상부 채널구조들(161)을 보호하기 위해, 도 12a에 도시된 라인영역들(LA) 각각을 관통하는 상부 채널구조들(161)에 중첩되도록 패터닝될 수 있다. 제2 간격(d21) 및 제3 간격(d22)은 보호패턴(173)에 의해 차단되지 않는다. 이에 따라, 보호패턴(173) 양측으로 스페이서 절연막(171)의 웨이브형 측벽이 노출될 수 있다.
도 15a 및 도 15b는 보호패턴을 형성하는 단계 이 후 이어지는 후속공정들을 나타내는 단면도들이다.
도 15a를 참조하면, 도 14a 및 도 14b에 도시된 스페이서 절연막(171)을 식각하여 절연패턴들(171P1)을 형성한다. 스페이서 절연막(171)을 식각하는 동안, 보호패턴(173)은 상부 채널구조들(161)이 노출되지 않도록 보호할 수 있다.
절연패턴들(171P1) 각각은 제1 간격(d1)을 채우도록 잔류된다. 절연패턴들(171P1)은 상부 채널구조들(161)의 측벽들을 덮도록 잔류된다. 절연패턴들(171P1)은 도 14a 및 도 14b에 도시된 제2 간격(d21) 및 제3 간격(d22)에 의해 도전막이 노출될 수 있도록 패터닝된다. 절연패턴들(171P1)에 의해 노출되는 도전막의 일부 영역들은 도 14a에 도시된 제1 식각영역(C1) 및 제2 식각영역(C2)이다.
이어서, 절연패턴들(171P1)에 의해 노출된 도전막의 제1 식각영역(C1) 및 제2 식각영역(C2)을 제거하여 제1 분리영역(181A1) 및 제2 분리영역(181B1)을 형성한다. 제1 분리영역(181A1) 및 제2 분리영역(181B1)은 도전막을 관통하여 도전막을 라인패턴들(141LP1)로 분리한다. 라인패턴들(141LP1) 각각은 도 6a에 도시된 드레인 셀렉트 라인(DSL)에 대응될 수 있다.
제1 분리영역(181A1)은 제1 식각영역(C1)이 제거된 영역에 정의되고, 제2 분리영역(181B1)은 제2 식각영역(C2)에 제거된 영역에 정의된다. 제1 분리영역(181A1) 및 제2 분리영역(181B1)은 도 5에 도시된 직선형 측벽을 갖는 제1 분리영역(CU1) 및 제2 분리영역(CU2)에 각각 대응될 수 있다.
도 15b를 참조하면, 도 15a에 도시된 보호패턴(173)을 스트립 공정을 통해 제거한다. 이 후, 제1 분리영역(181A1) 및 제2 분리영역(181B1) 각각을 갭필절연막(183)으로 채운다. 갭필절연막(183)을 형성하는 단계는 제1 분리영역(181A1) 및 제2 분리영역(181B1)이 완전히 채워지도록 산화막을 형성하는 단계 및 산화막의 표면을 평탄화하는 단계를 포함할 수 있다.
이어서, 도 6a에 도시된 비트콘택플러그들(BCT)을 형성하기 위한 후속 공정들을 수행할 수 있다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 절연패턴들의 형성공정의 변형예를 나타내는 평면도 및 단면도이다.
도 16a 및 도 16b를 참조하면, 도 13a 및 도 13b를 참조하여 상술한 바와 같이 스페이서 절연막(171)을 형성한 이 후, 도 14a 및 도 14b를 참조하여 상술한 보호패턴 형성공정을 생략하고 스페이서 절연막(171)을 식각할 수 있다.
상대적으로 좁은 제1 간격(d1)을 완전히 채우고, 제2 간격(d21) 및 제3 간격(d22)을 개구할 수 있는 두께로 형성된 스페이서 절연막(171)은 식각 공정을 통해 스페이서 절연막(171)의 표면으로부터 소정 두께로 식각되어, 서로 분리된 절연패턴들(171P2)이 형성될 수 있다.
절연패턴들(171P2) 각각은 제1 간격(d1)을 채우도록 잔류된다. 절연패턴들(171P2)은 상부 채널구조들(161)의 측벽들을 덮도록 잔류된다. 절연패턴들(171P2)은 도 14a 및 도 14b에 도시된 제2 간격(d21) 및 제3 간격(d22)에 의해 도전막이 노출될 수 있도록 패터닝된다.
이어서, 절연패턴들(171P2)에 의해 노출된 도전막의 제1 식각영역 및 제2 식각영역을 제거하여 제1 분리영역(181A2) 및 제2 분리영역(181B2)을 형성한다. 제1 분리영역(181A2)은 도전막의 제1 식각영역이 제거된 영역에 정의되고, 제2 분리영역(181B2)은 도전막의 제2 식각영역에 제거된 영역에 정의된다. 제1 분리영역(181A2) 및 제2 분리영역(181B2)에 의해 도전막은 라인패턴들(141LP2)로 분리된다. 제1 분리영역(181A2) 및 제2 분리영역(181B2)은 도 9에 도시된 웨이브형 측벽을 갖는 제1 분리영역(CU1) 및 제2 분리영역(CU2)에 각각 대응될 수 있다.
이어서, 도 15b에 도시된 갭필절연막(183)을 형성하는 공정 및 도 6a에 도시된 비트콘택플러그들(BCT)을 형성하기 위한 후속 공정들을 수행할 수 있다.
도 17a 내지 도 17e는 본 발명의 다른 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 17a를 참조하면, 제1 홀들(322)을 포함하는 마스크 패턴(207A)을 이용한 식각 공정으로 제2 홀들(213)에 의해 관통되는 도전막(205A)을 형성한다. 도전막(205A)은 하부 절연막(203)으로 덮인 공통소스영역(201) 상에 형성된다.
공통소스영역(201)은 단결정 실리콘 기판 내부에 n형 도펀트를 주입하여 정의될 수 있다. 다른 예를 들어, 공통소스영역(201)은 도 1b에 도시된 주변회로구조체(PC) 상에 적층된 도프트 실리콘막일 수 있다. 도프트 실리콘막은 n형 도펀트를 포함할 수 있다. 하부 절연막(2013)은 실리콘 산화막을 포함할 수 있다.
제2 홀들(213)에 의해 관통되는 도전막(205A)을 형성하는 단계는 하부 절연막(203) 상에 라인영역들(LA) 및 식각영역들(C1, C2)을 포함하는 도전막 및 마스크막을 순차로 적층하는 단계, 마스크막 상에 포토레지스트 패턴(209)을 형성하는 단계, 포토레지스트 패턴(209)을 식각 베리어로 이용한 식각 공정으로 마스크막의 일부영역을 식각하여 제1 홀들(211)을 형성하는 단계, 및 제1 홀들(211)을 통해 노출된 도전막의 라인영역들(LA) 각각의 일부를 식각하여 제거하여 제2 홀들(213)을 형성하는 단계를 포함할 수 있다.
라인영역들(LA) 및 식각영역들(C1, C2)은 도 12a에 도시된 라인영역들(LA) 및 식각영역들(C1, C2)과 동일하게 배열된다. 제2 홀들(213)은 하부 절연막(203)을 관통하도록 연장된다. 제2 홀들(123)은 공통소스영역(201)을 노출한다. 도전막(205A)은 다양한 도전물로 형성될 수 있다. 예를 들어, 도전막(205A)은 폴리 실리콘막으로 형성될 수 있다.
도 17b를 참조하면, 제2 홀들(213)을 형성한 후, 도 17a에 도시된 포토레지스트 패턴(209)을 제거할 수 있다. 이어서, 제2 홀들(213)의 측벽들 상에 게이트 절연막들(215)을 각각 형성할 수 있다. 게이트 절연막들(215)은 제1 홀들(211)의 측벽들 상으로 각각 연장될 수 있다.
게이트 절연막들(215)은 도 12c를 참조하여 상술한 공정들을 이용하여 형성될 수 있다.
이 후, 제2 홀들(213) 각각의 내부를 채우는 하부 채널구조(217)를 형성한다. 하부 채널구조(217)는 그에 대응하는 제1 홀들(211) 내부로 연장된다. 하부 채널구조(217)는 제1 홀들(211) 및 제2 홀들(213)을 완전히 채우도록 형성될 수 있다. 하부 채널구조(217)는 공통 소스영역(201)에 접촉된다. 하부 채널구조(217)는 반도체물질로 형성될 수 있다. 예를 들어, 하부 채널구조(217)는 실리콘, 게르마늄 또는 반도체 화합물을 포함할 수 있다. 하부 채널구조(217)는 도펀트를 포함할 수 있다. 예를 들어, 하부 채널구조(217)는 n형 도펀트를 포함할 수 있다.
하부 채널구조(217)는 반도체 물질을 선택적 에피택셜 성장방식으로 성장시켜 형성할 수 있다. 또는 하부 채널구조(217) 반도체 물질을 증착하여 형성할 수 있다. 도펀트는 인시츄(in-situ) 방식 또는 이온 주입 방식을 통해 하부 채널구조(217) 내에 도핑될 수 있다.
도 17b에 도시된 하부 채널구조들(217)은 도 6b에 도시된 제1 채널구조들(CH1)에 대응된다.
도 17c를 참조하면, 도 17b에 도시된 마스크 패턴(207A)을 선택적으로 제거한다. 이로써, 도전막(205A) 보다 돌출된 하부 채널구조들(217) 상단들 사이의 공간들이 개구된다. 라인영역들 각각의 내부에서 서로 이웃한 하부 채널구조들(217)은 제1 간격(d1)으로 이격될 수 있다. 제1 식각영역(C1)을 사이에 두고 서로 이웃한 하부 채널구조들(217)은 제2 간격(d21)으로 이격될 수 있다. 제2 식각영역(C2)을 사이에 두고 서로 이웃한 하부 채널구조들(217)은 제3 간격(d22)으로 이격될 수 있다. 반도체 장치의 소형화를 위해 제2 간격(d21)은 제3 간격(d22)에 비해 좁게 형성될 수 있다. 자가정렬 방식을 이용하여 도전막(205A)을 라인패턴들로 분리하기 위해, 제2 간격(d21) 및 제3 간격(d22)은 제1 간격(d1)에 비해 넓게 형성된다.
도 17d를 참조하면, 도 17c에 도시된 제1 간격(d1)을 채우고, 도 17c에 도시된 제2 간격(d21) 및 제3 간격(d22)을 개구하는 절연패턴들(221P)을 형성한다. 절연패턴들(221P)은 하부 채널구조들(217)의 상면이 노출되도록 평탄화될 수 있다. 이 후, 절연패턴들(221P)을 이용하여 도 17c에 도시된 도전막(205A)의 제1 식각영역(C1) 및 제2 식각영역(C2)을 제거하여 도전막(205A)을 라인패턴들(205LP)로 분리한다.
절연패턴들(221P)은 도 13a 및 도 13b, 도 14a 및 도 14b 및 도 15a를 참조하여 설명한 공정들을 이용하여 형성닝될 수 있다. 또는 절연패턴들(221P)은 도 16a 및 도 16b를 참조하여 설명한 공정들을 이용하여 형성될 수 있다.
라인패턴들(205LP)은 도전막을 관통하는 제1 분리영역(231A) 및 제2 분리영역(231B)에 의해 서로 이격된다. 라인패턴들(205LP) 각각은 도 6b에 도시된 소스 셀렉트 라인(SSL)에 대응될 수 있다.
제1 분리영역(231A)은 도 17c에 도시된 제1 식각영역(C1)이 제거된 영역에 정의되고, 제2 분리영역(231B)은 도 17c에 도시된 제2 식각영역(C2)에 제거된 영역에 정의된다. 제1 분리영역(231A) 및 제2 분리영역(231B)은 도 5에 도시된 직선형 측벽을 갖는 제1 분리영역(CU1) 및 제2 분리영역(CU2)에 각각 대응되거나, 도 9에 도시된 웨이브형 측벽을 갖는 제1 분리영역(CU1) 및 제2 분리영역(CU2)에 각각 대응될 수 있다.
이어서, 도 15b 또는 도 16b를 참조하여 상술한 바와 동일한 공정들을 이용하여, 제1 분리영역(231A) 및 제2 분리영역(231B)을 갭필절연막들(233A, 233B)로 채운다. 갭필절연막들(233A, 233B)은 제1 분리영역(231A)을 채우는 제1 갭필절연막(233A) 및 제2 분리영역(231B)을 채우는 제2 갭필절연막(233B)으로 구분될 수 있다.
도 17e를 참조하면, 제1 갭필절연막(233A) 또는 제2 갭필절연막(233B)에 의해 서로 분리되고, 하부 채널구조들(217)에 의해 관통되는 절연패턴들(221P) 상에 적층체들(STA)을 형성한다. 적층체들(STA)은 도 10에 도시된 공정을 이용하여 형성될 수 있다.
적층체들(STA) 각각은 교대로 적층된 층간 절연막들(241) 및 도전패턴들(243)을 포함한다. 도전패턴들(243)은 도 6b에 도시된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)에 대응될 수 있다. 적층체들(STA) 각각은 도 10에서 상술한 공정을 이용하여 형성된 셀 필라들(PL)에 의해 관통되고, 슬릿들(263)에 의해 서로 분리된다.
셀 필라들(PL)은 메모리막들(251) 및 상부 채널구조들(253)을 포함한다. 메모리막들(251) 각각은 상부 및 하부가 오픈된 튜브형 구조로 형성된다. 상부 채널구조들(253)은 하부 채널구조들(217)에 접촉된다. 상부 채널구조들(253) 각각은 그에 대응하는 메모리막(251)의 오픈된 하부를 통해 그에 대응하는 하부 채널구조(217)에 연결된다. 상부 채널구조들(253)은 도 6b에 도시된 제2 채널구조(CH2)에 대응될 수 있다.
상부 채널구조들(253) 각각은 도 11을 참조하여 상술한 바와 같이, 제1 영역(253a) 및 제1 영역(253a) 상의 제2 영역(253b)으로 구분될 수 있으며, 반도체 물질로 형성된다. 상부 채널구조들(253) 각각은 도 11을 참조하여 상술한 바와 같이, 제1 영역(253a)의 중심영역을 채우는 코어 절연막(255)을 더 포함할 수 있다
셀 필라들(PL)에 의해 관통되는 적층체들(STA)은 상부 절연막(261)에 의해 덮일 수 있다. 상부 절연막(261)은 도 10에 도시된 P5 단계에서 슬릿들(263)을 형성하기 위한 마스크 패턴 형성 전 형성될 수 있다. 상부 절연막(261)은 슬릿들(263)에 의해 관통된다.
슬릿들(263) 각각은 수직 구조체(265)로 채워진다. 수직 구조체(265)는 산화막으로 형성될 수 있다. 슬릿들(263)은 제2 갭필절연막들(233B)에 각각 중첩된다.
적층체들(STA) 각각은 그에 대응하는 제1 갭필절연막(233A)에 중첩된다. 이로써, 적층체들(STA) 각각은 제1 갭필절연막(233A)을 사이에 두고 서로 이웃한 라인 패턴들(205LP)에 중첩되도록 연장된다.
하부 채널구조들(217)에 연결된 상부 채널구조들(253)은 적층체들(STA) 각각의 내부에서 균일한 밀도로 분포될 수 있다. 상부 채널구조들(253)은 적층체들(STA) 각각의 내부에서 도 17c에 도시된 제2 간격(d21) 및 제3 간격(d22)보다 좁은 간격으로 배열될 수 있다.
하부 채널구조들(217)은 상부 채널구조들(253)에 비해 제2 갭필절연막들(233B)을 향하여 치우치게 배열된다. 제1 갭필절연막(233A)에 이웃한 하부 채널구조들(217)과 제1 갭필절연막(233A) 사이의 수평거리는, 제1 갭필절연막(233A)에 인접한 상부 채널구조들(253)과 제1 갭필절연막(233A) 사이의 수평거리보다 크다.
이 후, 도 6b에 도시된 비트콘택플러그들(BCT)을 형성하기 위한 후속공정을 수행할 수 있다.
도 12c에 도시된 상부 채널구조(161) 및 상부코어절연막(163)은 도 8a에 도시된 제1 채널구조(CH1)로 대체될 수 있다. 도 8a에 도시된 제1 채널구조(CH1)와 동일한 상부 채널구조를 형성하기 위해, 도 17b를 참조하여 상술한 하부 채널구조 형성공정을 이용할 수 있다.
도 17b에 도시된 하부 채널구조(217)는 도 8b에 도시된 제1 채널구조(CH1) 및 하부코어절연막(LCO)으로 대체될 수 있다. 도 8b에 도시된 제1 채널구조(CH1) 및 하부코어절연막(LCO)과 동일한 하부 채널구조 및 하부코어절연막을 형성하기 위해, 도 12c를 참조하여 상술한 상부 채널구조 및 상부코어절연막의 형성 공정을 이용할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 18을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 3a 내지 도 3d, 도 4, 도 5, 도 6a 및 도 6b, 도 7a 내지 도 7c, 도 8a 및 도 8b 및 도 9를 참조하여 설명한 실시 예들에 따른 반도체 장치들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 19는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
CH1: 제1 채널구조 GR1: 제1 채널그룹
ST1: 제1 적층체 ST2: 제2 적층체
CH2: 제2 채널구조 GR2: 제2 채널그룹
CU1, 181A1, 181A2, 231A: 제1 분리영역
CU2, 181B1, 181B2, 231B: 제2 분리영역
A1: 연결영역 A2: 사이드 영역
EG1, EG2: 에지채널구조 CE: 센터 채널구조
SG: 셀렉트 게이트 IP, 171P1, 171P2, 221P: 절연패턴
ILD, 111, 241: 층간 절연막 WL: 워드라인
SI, 133, 263: 슬릿 141, 141A, 205A: 도전막
LA: 라인영역 C1 및 C2: 제1 및 제2 식각영역
147, 211: 제1 홀 149, 213: 제2 홀
143A, 207A: 마스크 패턴 GI, 151, 215: 게이트 절연막
123, 161, 217, 253: 채널구조 141LP1, 141LP2, 205LP: 라인패턴
171: 스페이서 절연막 173: 보호패턴
STA: 적층체

Claims (32)

  1. 각각이 제1 간격으로 배열된 제1 채널구조들을 포함하고, 서로로부터 제2 간격으로 이격된 제1 채널그룹들;
    상기 제1 채널그룹들 각각을 감싸는 제1 적층체들;
    상기 제1 적층체들 위 또는 아래에 배치된 제2 적층체; 및
    상기 제2 적층체를 관통하고, 상기 제1 채널구조들 각각에 연결된 제2 채널구조들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 간격은 상기 제1 간격보다 큰 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제2 적층체는 상기 제1 적층체들 사이의 분리영역에 중첩된 연결영역을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 채널구조들 중 상기 분리영역에 인접한 에지채널구조와 상기 분리영역 사이의 수평 거리는 상기 제2 채널구조들 중 상기 분리영역에 인접한 센터 채널구조와 상기 분리영역 사이의 수평 거리보다 큰 반도체 장치.
  5. 제 4 항에 있어서,
    상기 센터 채널구조는 상기 분리영역에 중첩된 일부를 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 적층체들 각각은 셀렉트 게이트 및 상기 셀렉트 게이트 상의 절연패턴을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제2 적층체는 교대로 적층된 층간 절연막들 및 워드 라인들을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제2 채널구조들은 상기 제2 간격보다 좁은 간격으로 배열된 반도체 장치.
  9. 분리영역에 의해 서로 이격된 제1 적층체들;
    상기 제1 적층체들을 관통하는 제1 채널구조들;
    상기 제1 적층체들 위 또는 아래에 배치되고, 상기 분리영역에 중첩된 연결영역을 포함하는 제2 적층체; 및
    상기 제2 적층체를 관통하고, 상기 제1 채널구조들 각각에 연결된 제2 채널구조들을 포함하고,
    평면도에서, 상기 제2 채널구조들은 상기 제1 채널구조들에 비해 상기 연결영역을 향하여 치우치게 배치된 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제1 채널구조들은 상기 제1 적층체들 각각의 내부에서 제1 간격으로 배열된 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제1 채널구조들 중 상기 분리영역을 사이에 두고 서로 이웃한 에지채널구조들은 상기 제1 간격보다 큰 제2 간격으로 배열된 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제2 채널구조들은 상기 제2 간격보다 좁은 간격으로 배열된 반도체 장치.
  13. 제 9 항에 있어서,
    상기 제1 적층체들 각각은 셀렉트 게이트 및 상기 셀렉트 게이트 상의 절연패턴을 포함하는 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제2 적층체는 교대로 적층된 층간 절연막들 및 워드 라인들을 포함하는 반도체 장치.
  15. 각각이 연결영역 및 연결영역 양측으로 연장된 사이드 영역들을 포함하고, 슬릿에 의해 서로 분리된 셀 적층체들;
    상기 셀 적층체들 위 또는 아래에 배치되고, 상기 연결영역에 중첩된 제1 분리영역 또는 상기 슬릿에 중첩된 제2 분리영역에 의해 서로 분리된 셀렉트 적층체들;
    상기 셀렉트 적층체들을 관통하는 제1 채널구조들; 및
    상기 셀 적층체들을 관통하고, 상기 제1 채널구조들 각각에 연결된 제2 채널구조들을 포함하고,
    평면도에서, 상기 제1 채널구조들은 상기 제2 채널구조들에 비해 상기 제2 분리영역을 향하여 치우치게 배치된 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제1 채널구조들은 상기 셀렉트 적층체들 각각의 내부에서 제1 간격으로 배열된 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제1 채널구조들 중 상기 제1 분리영역 또는 상기 제2 분리영역을 사이에 두고 서로 이웃한 에지채널구조들은 상기 제1 간격보다 큰 제2 간격으로 배열된 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제2 채널구조들은 상기 셀 적층체들 각각의 내부에서 상기 제2 간격보다 좁은 간격으로 배열된 반도체 장치.
  19. 제 15 항에 있어서,
    상기 셀렉트 적층체들 각각은 셀렉트 게이트 및 상기 셀렉트 게이트 상의 절연패턴을 포함하는 반도체 장치.
  20. 제 15 항에 있어서,
    상기 셀 적층체들 각각은 교대로 적층된 층간 절연막들 및 워드 라인들을 포함하는 반도체 장치.
  21. 교대로 배치된 라인영역들 및 식각영역들을 포함하는 도전막을 형성하는 단계;
    상기 라인영역들에서 상기 도전막을 관통하고 상기 도전막보다 돌출된 제1 채널구조들 형성하는 단계;
    상기 라인영역들 각각에서 상기 제1 채널구조들 사이에 정의된 제1 간격을 채우는 절연패턴들을 형성하는 단계; 및
    상기 도전막이 라인패턴들로 분리되도록, 상기 절연패턴들 사이에서 노출된 상기 도전막의 상기 식각영역들을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 도전막보다 돌출된 상기 제1 채널구조들을 형성하는 단계는,
    상기 도전막 상에 제1 홀들을 포함하는 마스크 패턴을 형성하는 단계;
    상기 제1 홀들을 통해 노출된 상기 도전막을 식각하여 제2 홀들을 형성하는 단계;
    상기 제2 홀들을 각각 채우고, 상기 제1 홀들을 각각 채우도록 연장된 상기 제1 채널구조들을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 채널구조들을 형성하는 단계 이전,
    상기 제2 홀들을 통해 노출된 상기 도전막의 측벽들 상에 게이트 절연막들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 제1 채널구조들은,
    상기 식각영역들 각각을 사이에 두고 서로 이웃하고, 상기 제1 간격보다 큰 제2 간격으로 배치된 에지채널구조들을 포함하는 반도체 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 절연패턴들을 형성하는 단계는,
    상기 제1 간격을 완전히 채우고, 상기 제2 간격을 개구하는 스페이서 절연막을, 상기 제1 채널구조들에 의해 관통되는 상기 도전막 상에 형성하는 단계; 및
    상기 스페이서 절연막이 상기 제1 채널구조들의 측벽들 상부에 잔류하고, 상기 제2 간격을 통해 상기 도전막이 노출되도록 상기 스페이서 절연막의 일부를 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 절연패턴들을 형성하는 단계는, 상기 스페이서 절연막의 일부를 식각하기 전, 상기 스페이서 절연막 상에 상기 도전막의 상기 라인영역들 각각에 중첩된 보호패턴을 형성하는 단계를 더 포함하고,
    상기 절연막의 일부를 식각하는 단계 이 후, 상기 보호패턴을 제거하는 단계를 더 포함하는 반도체 장치의 제조방법.
  27. 제 21 항에 있어서,
    상기 도전막을 형성하는 단계 이전 또는 상기 라인패턴들을 형성하는 단계 이후에,
    각각이 제2 채널구조들에 의해 관통되고, 슬릿들에 의해 서로 분리된 적층체들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 적층체들 각각의 내부에서 상기 제2 채널구조들은,
    상기 제1 채널구조들 중 상기 식각영역들 각각을 사이에 두고 서로 이웃한 에지채널구조들 사이의 제2 간격보다 좁은 간격으로 배열된 반도체 장치의 제조방법.
  29. 제 27 항에 있어서,
    상기 식각영역들은, 상기 적층체들에 중첩된 제1 식각영역들 및 상기 슬릿들에 중첩된 제2 식각영역들을 포함하는 반도체 장치의 제조방법.
  30. 제 29 항에 있어서,
    평면도에서, 상기 제1 채널구조들은 상기 제2 채널구조들에 비해 상기 제2 식각영역들을 향하여 치우치게 배치된 반도체 장치의 제조방법.
  31. 제 29 항에 있어서,
    상기 제1 채널구조들 중 상기 제1 식각영역들에 인접한 에지채널구조들과 상기 제1 식각영역들 사이의 수평거리는, 상기 제2 채널구조들 중 상기 제1 식각영역들에 인접한 센터 채널구조들과 상기 제1 식각영역들 사이의 수평거리보다 큰 반도체 장치의 제조방법.
  32. 제 27 항에 있어서,
    상기 적층체들 각각은, 교대로 적층된 층간 절연막들 및 워드 라인들을 포함하는 반도체 장치의 제조방법.
KR1020180112508A 2018-09-19 2018-09-19 반도체 장치 및 그 제조방법 KR20200033067A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180112508A KR20200033067A (ko) 2018-09-19 2018-09-19 반도체 장치 및 그 제조방법
US16/385,956 US11107824B2 (en) 2018-09-19 2019-04-16 Semiconductor device and manufacturing method thereof
CN201910392781.6A CN110931490B (zh) 2018-09-19 2019-05-13 半导体装置及其制造方法
US17/391,987 US11889685B2 (en) 2018-09-19 2021-08-02 Semiconductor device and manufacturing method thereof
US18/543,944 US20240155838A1 (en) 2018-09-19 2023-12-18 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180112508A KR20200033067A (ko) 2018-09-19 2018-09-19 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20200033067A true KR20200033067A (ko) 2020-03-27

Family

ID=69772292

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180112508A KR20200033067A (ko) 2018-09-19 2018-09-19 반도체 장치 및 그 제조방법

Country Status (3)

Country Link
US (3) US11107824B2 (ko)
KR (1) KR20200033067A (ko)
CN (1) CN110931490B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11562956B2 (en) 2020-04-17 2023-01-24 SK Hynix Inc. Semiconductor memory device and erasing method of the semiconductor memory device
US11778831B2 (en) 2020-10-07 2023-10-03 SK Hynix Inc. Manufacturing method of semiconductor memory device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210124836A (ko) * 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11482536B2 (en) 2020-07-23 2022-10-25 Micron Technology, Inc. Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248623B1 (en) 1999-11-12 2001-06-19 United Microelectronics Corp. Method for manufacturing embedded memory with different spacer widths
KR100555569B1 (ko) * 2004-08-06 2006-03-03 삼성전자주식회사 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20110102738A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법
US8829589B2 (en) * 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US9355984B2 (en) * 2013-07-18 2016-05-31 Infineon Technologies Ag Electronic device and method for fabricating an electronic device
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9679809B1 (en) * 2016-03-22 2017-06-13 Globalfoundries Inc. Method of forming self aligned continuity blocks for mandrel and non-mandrel interconnect lines
KR20170134039A (ko) * 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치
KR102607838B1 (ko) * 2016-06-01 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10134752B2 (en) * 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11562956B2 (en) 2020-04-17 2023-01-24 SK Hynix Inc. Semiconductor memory device and erasing method of the semiconductor memory device
US11804429B2 (en) 2020-04-17 2023-10-31 SK Hynix Inc. Semiconductor memory device and erasing method of the semiconductor memory device
US11778831B2 (en) 2020-10-07 2023-10-03 SK Hynix Inc. Manufacturing method of semiconductor memory device

Also Published As

Publication number Publication date
CN110931490A (zh) 2020-03-27
CN110931490B (zh) 2023-08-08
US11107824B2 (en) 2021-08-31
US20200091167A1 (en) 2020-03-19
US20210366922A1 (en) 2021-11-25
US20240155838A1 (en) 2024-05-09
US11889685B2 (en) 2024-01-30

Similar Documents

Publication Publication Date Title
KR102521282B1 (ko) 반도체 장치 및 그 제조방법
KR102635442B1 (ko) 반도체 장치 및 그 제조방법
KR102650424B1 (ko) 반도체 메모리 장치
CN110931490B (zh) 半导体装置及其制造方法
KR102618309B1 (ko) 반도체 장치 및 그 제조방법
KR102627897B1 (ko) 반도체 장치 및 그 제조방법
KR20190029318A (ko) 반도체 장치 및 그 제조방법
KR102633034B1 (ko) 반도체 장치 및 그 제조방법
KR20190010403A (ko) 반도체 장치 및 그 제조방법
KR102550605B1 (ko) 반도체 장치 및 그 제조방법
KR102634441B1 (ko) 반도체 장치의 제조방법
KR102629478B1 (ko) 반도체 장치 및 그 제조방법
TWI575714B (zh) 三維記憶體
KR102547663B1 (ko) 반도체 장치의 제조방법
US20210134821A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
TWI580086B (zh) 記憶體裝置及其製造方法
CN114093886A (zh) 半导体存储器装置以及制造该半导体存储器装置的方法
KR102598761B1 (ko) 반도체 장치 및 반도체 장치의 제조방법
KR20230135406A (ko) 반도체 장치 및 그 제조 방법
KR20230141010A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20230078122A (ko) 반도체 메모리 장치의 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal