KR102627897B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 채널구조들을 감싸는 적층체를 관통하는 홀들을 형성하는 단계; 및 홀들을 통해 적층체의 물질막들 일부를 교체하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다.
3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치를 제조함에 있어서, 적층체에 포함된 희생막들 각각을 다른 물질막으로 교체하는 리플레이스 공정을 이용할 수 있다. 이 경우, 메모리 블록의 센터 영역에 배치된 희생막들을 다른 물질막으로 교체하는데 어려움이 있다.
본 발명의 실시 예는 반도체 장치의 제조공정 안정성을 높일 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 채널구조들을 형성하는 단계; 상기 적층체를 관통하는 홀들을 형성하는 단계; 및 상기 홀들을 통해 상기 제2 물질막들을 제3 물질패턴들로 교체함으로써, 상기 채널구조들을 감싸는 상기 제3 물질패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들; 상기 제1 방향에 교차하는 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제1 홀들; 상기 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제2 홀들; 상기 제1 홀들과 상기 제2 홀들 사이에 배치되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 채널구조들; 및 상기 제1 홀들 및 상기 제2 홀들을 채우고, 상기 제1 방향으로 이웃한 상기 층간 절연막들 사이에서 상기 도전패턴들을 향하여 돌출된 돌출부들을 갖는 수직 구조들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들; 상기 제1 방향에 교차하는 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제1 홀들; 상기 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제2 홀들; 상기 제1 홀들과 상기 제2 홀들 사이에 배치되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 채널구조들; 상기 제1 홀들 및 상기 제2 홀들 각각의 측벽을 덮는 측벽 절연막; 및 상기 제1 홀들 및 상기 제2 홀들 각각의 내부를 채우고, 상기 측벽 절연막 상에 형성된 도전성 콘택 기둥을 포함할 수 있다.
본 기술은 적층체를 구성하는 물질막들 중 몇몇을 교체하기 위한 통로로서 홀들을 이용한다. 이로써, 본 기술은 슬릿들의 개수를 증가시키지 않더라도 홀들을 통해 메모리 블록의 센터 영역까지 교체 물질을 용이하게 침투시킬 수 있다. 그 결과, 본 기술은 슬릿들이 차지하는 면적을 줄여 반도체 장치의 집적도를 증가시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나태는 블록도들이다.
도 2는 주변회로 구조체를 개략적으로 나타내는 단면도이다.
도 3은 셀 어레이를 개략적으로 나타내는 사시도이다.
도 4는 본 발명의 실시 예에 따른 셀 어레이의 메모리 블록들을 나타내는 평면도이다.
도 5a 내지 도 5d는 도 4에 도시된 선 I-I'를 따라 절취한 반도체 장치의 다양한 단면을 나타내는 도면들이다.
도 6은 도 4에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 장치의 단면을 나타내는 도면이다.
도 7은 도 6에 도시된 B영역을 확대한 도면이다.
도 8a 내지 도 8d, 도 9 및 도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 11 내지 도 13은 리플레이스 공정 이후 이어지는 후속 공정들의 다양한 변형예들을 나타내는 단면도들이다.
도 14a 내지 도 14c는 본 발명의 실시 예에 따른 게이트 적층체 하부에 배치되는 다양한 하부 구조들을 나타내는 단면도들이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조체(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조체(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조체(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조체(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조체(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이 영역(CAR)과 주변회로 구조체(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조체를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조체(PC)는 도 1a에 도시된 주변회로 구조체에 대응되거나, 도 1b에 도시된 주변회로 구조체에 대응될 수 있다.
도 2를 참조하면, 주변회로 구조체(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택 플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조체(PC)의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 게이트 전극으로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택 플러그들(PCP)을 통해 주변회로 구조체(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조체(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택 플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3은 셀 어레이를 개략적으로 나타내는 사시도이다. 도 3에 도시된 셀 어레이는 도 1a에 도시된 셀 어레이에 포함되거나, 도 1b에 도시된 셀 어레이에 포함될 수 있다.
도 3을 참조하면, 본 발명의 실시 예에 따른 셀 어레이는 제1 방향(Z)을 따라 서로 이격되어 적층된 도전패턴들(WL, SEL)을 포함한다. 도전패턴들(WL, SEL) 각각은 제1 방향(Z)에 교차되는 제1 수평방향(X) 및 제2 수평방향(Y)을 따라 연장된다. 제1 수평방향(X) 및 제2 수평방향(Y)은 서로 교차한다.
도전패턴들(WL, SEL)은 워드 라인들(WL) 및 셀렉트 라인들(SEL)을 포함할 수 있다. 워드라인들(WL) 각각은 메모리 셀의 게이트 전극으로 이용되고, 셀렉트 라인들(SEL) 각각은 셀렉트 트랜지스터의 게이트 전극으로 이용된다. 셀렉트 라인들(SEL)은 워드 라인들(WL) 상에 배치될 수 있다. 도면에는 2층의 셀렉트 라인들(SEL)이 예시되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 워드 라인들(WL) 상에 적어도 한층의 셀렉트 라인이 배치될 수 있다. 구체적으로, 워드 라인들(WL) 상에 한 층의 셀렉트 라인이 배치되거나, 도면에 도시된 바와 같이 2층의 셀렉트 라인들(SEL)이 배치되거나, 3층 이상의 셀렉트 라인들이 배치될 수 있다. 한편, 도면에 도시되진 않았으나, 반도체 장치의 설계에 따라, 워드라인들(WL) 하부에 1층 이상의 하부 셀렉트 라인이 배치될 수 있다.
도전패턴들(WL, SEL) 각각은 채널구조들(CH)에 의해 관통된다. 도전패턴들(WL, SEL) 각각과 각 채널구조(CH) 사이에 데이터 저장막을 포함하는 다층막(ML)이 배치될 수 있다. 다층막(ML)은 도면에 도시된 바와 같이, 도전패턴들(WL, SEL) 각각과 그에 대응하는 채널구조(CH)의 경계에 한하여 형성될 수 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 다층막(ML)은 그에 대응하는 채널구조(CH) 측벽을 따라 제1 방향(Z)으로 연장될 수 있다. 또는 다층막(ML)은 도전패턴들(WL, SEL) 각각의 상부면 및 하부면을 따라 제1 수평방향(X) 및 제2 수평방향(Y)으로 연장될 수 있다.
동일 평면에 배치되고 서로 이웃한 셀렉트 라인들(SEL)은 트렌치(T)에 의해 서로 구분될 수 있다. 워드라인들(WL) 각각에 공유되는 채널구조들(CH)은 트렌치(T)에 의해 서로 다른 그룹들로 구분될 수 있다. 서로 다른 그룹에 포함된 채널구조들(CH)은 서로 다른 셀렉트 라인들(SEL)로 둘러싸인다. 동일한 그룹에 포함된 채널구조들(CH)은 동일한 셀렉트 라인(SEL)에 공유된다. 트렌치(T)는 도면에 도시된 바와 같이 제2 수평방향(Y)을 따라 웨이브형으로 형성될 수 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 트렌치(T)는 제2 수평방향(Y)을 따라 직선형으로 형성될 수 있다.
도면에 도시되진 않았으나, 동일한 셀렉트 라인(SEL)에 공유되고, 동일한 그룹에 포함된 채널구조들(CH)은 서로 다른 비트라인들에 연결된다. 이로써, 셀렉트 라인들(SEL) 중 어느 하나와 비트 라인들 중 어느 하나를 선택함으로써 하나의 채널구조를 선택할 수 있다.
본 발명의 실시 예에 따른 셀 어레이의 메모리 블록들 각각은 도 3을 참조하여 상술한 구조를 포함할 수 있다.
도 4는 본 발명의 실시 예에 따른 셀 어레이의 메모리 블록들을 나타내는 평면도이다. 이하의 설명에서, 제1 방향, 제1 수평방향 및 제2 수평방향은 도 3을 참조하여 상술한 바와 동일하다.
도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 블록들(BLKn-1, BLKn, BLKn+1)은 슬릿들(SI)에 의해 서로 분리된다. 메모리 블록들(BLKn-1, BLKn, BLKn+1)은 제1 수평방향(X)으로 배열된다. 슬릿들(SI) 각각은 제1 수평방향(X)으로 이웃한 메모리 블록들(BLKn-1, BLKn, BLKn+1) 사이에 배치되고, 제2 수평방향(Y)으로 연장될 수 있다. 이러한 구조에 따르면, 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각은 제1 수평방향(X)으로 서로 이웃한 슬릿들(SI) 사이에 배치된다.
메모리 블록들(BLKn-1, BLKn, BLKn+1)의 내부에 분리 절연막들(SEP)이 배치될 수 있다. 분리 절연막들(SEP) 각각은 도 3을 참조하여 상술한 트렌치(T) 내부를 채운다. 분리 절연막들(SEP) 각각 및 도 3을 참조하여 상술한 트렌치(T)는 제2 수평방향(Y)으로 연장된 웨이브형, 직선형, 지그재그형 등 다양한 형태로 형성될 수 있다. 제1 수평방향(X)으로 서로 이웃한 슬릿들(SI) 사이에 분리 절연막들(SEP) 중 적어도 하나가 배치된다. 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각의 내부에 배치되는 분리 절연막들(SEP)의 개수는 도면에 도시된 예로 제한되지 않는다. 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각의 내부에 배치되는 분리 절연막들(SEP)의 개수는 분리 절연막들(SEP)을 통해 분리하고자 하는 셀렉트 라인들의 개수에 따라 다양하게 변경될 수 있다.
분리 절연막들(SEP) 각각 및 도 3을 참조하여 상술한 트렌치(T)는 메모리 블록들(BLKn-1, BLKn, BLKn+1)을 완전히 관통하지 않는다. 보다 구체적으로, 분리 절연막들(SEP) 각각 및 트렌치(T)는 도 3에 도시된 바와 같이 셀렉트 라인들(SEL)을 분리하기 위한 깊이로 형성되고, 도 3에 도시된 워드 라인들(WL)이 배치된 깊이까지 연장되지 않는다. 다시 말해, 분리 절연막들(SEP) 각각은 메모리 블록들(BLKn-1, BLKn, BLKn+1)을 서로 분리하기 위한 슬릿들(SI) 각각보다 얕은 깊이로 형성된다. 깊이 차이에 따른 공정상의 이점을 이용하여, 슬릿들(SI)보다 분리 절연막들(SEP) 각각으로 채워지는 트렌치(도 3의 T)를 좁게 형성할 수 있다. 즉, 분리 절연막들(SEP) 각각의 폭(W1)은 슬릿들(SI) 각각의 폭(W2)보다 좁게 형성될 수 있다.
본 발명의 실시 예에 따른 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각은 홀들(H1, H2)에 의해 관통된다. 홀들(H1, H2) 각각은 제1 수직구조(VP1)로 채워진다. 홀들(H1, H2)은 제1 홀들(H1) 및 제2 홀들(H2)을 포함할 수 있다. 제1 홀들(H1)은 제1 수평방향(X)을 따라 일렬로 배열되고, 제2 홀들(H2)은 제1 수평방향(X)을 따라 일렬로 배열된다. 제1 홀들(H1)은 제2 홀들(H2)과 지그재그로 배열될 수 있다. 제1 홀들(H1) 및 제2 홀들(H2)의 배열은 도면에 도시된 바로 제한되지 않으며, 교체물질을 용이하게 유입시키기 위해 다양한 개수 및 다양한 형태로 배열될 수 있다.
메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각은 제1 홀들(H1)과 제2 홀들(H2) 사이에 배치된 채널구조들(CH)을 포함한다. 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각에 포함된 채널구조들(CH) 사이에 분리 절연막들(SEP) 중 적어도 어느 하나가 배치될 수 있다. 채널구조들(CH)은 분리 절연막들(SEP) 각각에 이웃한 제1 채널구조들(1) 및 슬릿들(SI) 각각에 이웃한 제2 채널구조들(2)을 포함할 수 있다.
서로 이웃한 슬릿(SI)과 분리 절연막(SEP) 사이에 적어도 2열의 채널구조들(CH)이 배치될 수 있다. 제1 열은 제2 수평방향(Y)으로 일렬로 배열된 제1 채널구조들(1)을 포함할 수 있고, 제2 열은 제2 수평방향(Y)으로 일렬로 배열된 제2 채널구조들(2)을 포함할 수 있다. 제1 열의 제1 채널구조들(1)과 제2 열의 제2 채널구조들(2) 사이에 1열 이상의 채널구조들(CH)이 더 배치될 수 있다. 서로 이웃한 분리 절연막들(SEP) 사이에 적어도 2열의 제1 채널구조들(1)이 배치될 수 있다. 서로 이웃한 분리 절연막들(SEP) 사이에서 제1 채널구조들(1) 사이에 1열 이상의 채널구조들(CH)이 더 배치될 수 있다.
채널구조들(CH)의 배치밀도 향상을 위해, 채널구조들(CH)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않으며, 채널구조들(CH)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 서로 나란하게 배치될 수 있다.
슬릿들(SI)은 제1 홀들(H1) 사이 및 제2 홀들(H2) 사이로 연장될 수 있다. 슬릿들(SI) 각각은 제2 수직구조(VP2)로 채워진다.
본 발명의 실시 예에 따르면, 슬릿들(SI)은 메모리 블록들(BLKn-1, BLKn, BLKn+1) 경계들에 한하여 배치될 수 있다. 다시 말해, 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각에 포함된 채널구조들(CH) 사이에 분리 절연막들(SEP) 중 적어도 어느 하나가 배치될 뿐, 슬릿(SI)이 배치되지 않을 수 있다. 따라서, 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각에서 슬릿(SI)에 할애되는 면적을 줄일 수 있다. 본 발명의 실시 예는, 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각을 슬릿(SI)을 통해 분할하지 않더라도, 홀들(H1, H2)을 교체 물질 유입 경로로 이용할 수 있다. 이에 따라, 본 발명의 실시 예에 따르면, 홀들(H1, H2)을 통해 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각의 센터영역까지 교체 물질을 유입할 수 있다. 이하, 도 5a 내지 도 5d 및 도 6을 참조하여, 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각의 다양한 실시 예들을 보다 구체적으로 설명한다.
도 5a 내지 도 5d를 도 4에 도시된 선 I-I'를 따라 절취한 반도체 장치의 다양한 단면을 나타내는 도면들이다. 도 6은 도 4에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 장치의 단면을 나타내는 도면이다.
도 5a 내지 도 5d와 도 6을 참조하면, 도 4에 도시된 메모리 블록들(BLKn-1, BLKn, BLKn+1) 각각은 게이트 적층체(GST)를 포함할 수 있다. 게이트 적층체(GST)는 제1 방향(Z)으로 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP)을 포함할 수 있다.
일 실시 예로서, 도전패턴들(CP) 각각은 저저항 배선을 위한 전극패턴(E) 및 전극패턴(E)과 층간 절연막들(ILD) 사이의 직접적인 접촉을 방지하기 위한 베리어 패턴(BM)을 포함할 수 있다. 저저항 배선을 위한 전극패턴(E)으로서 텅스텐이 이용될 수 있다. 베리어 패턴(BM)으로서 티타늄 질화막(TiN)이 이용될 수 있다. 본 발명은 이에 제한되지 않고, 도전패턴들(CP)은 다양한 도전성 물질로 형성될 수 있다. 예를 들어, 도전패턴들(CP)은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어느 하나를 포함할 수 있다.
층간 절연막들(ILD)은 다양한 절연물로 형성될 수 있다. 예를 들어, 층간 절연막들(ILD)은 실리콘 산화막을 포함할 수 있다.
층간 절연막들(ILD) 및 도전패턴들(CP)은 채널구조들(CH)에 의해 관통된다. 다시말해, 채널구조들(CH)은 층간 절연막들(ILD) 및 도전패턴들(CP)로 둘러싸인다. 채널구조들(CH) 각각과 게이트 적층체(GST) 사이에 다층막(ML)이 배치될 수 있다.
도전패턴들(CP) 각각의 표면 상에 제1 블로킹 절연막(BI1)이 형성될 수 있다. 제1 블로킹 절연막(BI1)은 층간 절연막들(ILD) 각각의 측벽 상으로 연장될 수있다. 제1 블로킹 절연막(BI1)은 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제1 블로킹 절연막(BI1)은 알루미늄 산화물로 형성될 수 있다. 제1 블로킹 절연막(BI1)은 경우에 따라 생략될 수 있다.
도 5a 내지 도 5d를 참조하면, 층간 절연막들(ILD) 및 도전패턴들(CP)은 도 4에 도시된 홀들(H)에 의해 관통된다. 홀들(H)은 도 4를 참조하여 상술한 바와 같이, 제1 홀들(H1) 및 제2 홀들(H2)을 포함할 수 있다.
제1 블로킹 절연막(BI1)이 형성된 경우, 제1 블로킹 절연막(BI1)은 홀들(H)의 측벽을 향하는 층간 절연막들(ILD) 각각의 측벽 상으로 연장될 수 있다. 도전패턴들(CP) 각각이 베리어 패턴(BM)을 포함하는 경우, 전극패턴(E)을 감싸는 베리어 패턴(BM)은 각각의 홀(H)을 향하여 개구된 C형 단면을 갖는다.
홀들(H) 각각은 제1 수직구조들(VP1)로 채워질 수 있다. 제1 수직구조들(VP1) 각각은 다양한 실시 예로 구현될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 수직구조들(VP1) 각각은 홀들(H) 각각을 채우는 절연기둥(IP)일 수 있다. 절연기둥(IP)은 홀들(H) 각각의 내부를 완전히 채우는 절연물로 형성될 수 있다. 예를 들어, 절연기둥(IP)은 실리콘 산화막으로 형성될 수 있다.
도 5c 및 도 5d를 참조하면, 제1 수직구조들(VP1) 각각은 홀들(H) 각각의 측벽을 덮는 측벽 절연막(SWI) 및 측벽 절연막(SWI) 상에 형성되고 홀들(H) 각각의 내부를 채우는 도전성 콘택기둥(CPL)을 포함할 수 있다. 도전성 콘택기둥(CPL)은 측벽 절연막(SWI)을 통해 도전패턴들(CP)과 절연될 수 있다. 도전성 콘택기둥(CPL)은 홀들(H) 각각의 중심영역을 완전히 채우도록 형성될 수 있다.
도 5b 및 도 5d를 참조하면, 제1 수직구조들(VP1) 각각은 도전패턴들(CP)을 향하여 돌출된 돌출부들(PP)을 포함할 수 있다. 돌출부들(PP)은 도전패턴들(CP)보다 홀들(H)을 향하여 돌출된 층간 절연막들(ILD) 각각의 측부에 의해 정의된 언더컷 영역들(UC)을 채운다. 다시 말해, 돌출부들(PP) 각각은 제1 방향(Z)으로 서로 이웃한 층간 절연막들(ILD) 사이로 연장된 부분이다. 도 5b를 참조하면, 절연성 기둥(IP)이 언더컷 영역들(UC)을 향해 연장된 돌출부들(PP)을 포함할 수 있다. 도 5d를 참조하면, 측벽 절연막(SWI)이 언더컷 영역들(UC)을 향해 연장된 돌출부들(PP)을 포함할 수 있다.
도 6을 참조하면, 게이트 적층체(GST)는 셀렉트 적층체들(SET)을 포함할 수 있다. 셀렉트 적층체들(SET)은 도 4를 참조하여 설명한 레이아웃으로 배치된 분리 절연막(SEP)에 의해 서로 분리된다. 분리 절연막(SEP)은 적어도 게이트 적층체(GST)의 도전패턴들(CP) 중 최상층 도전패턴을 관통하도록 형성될 수 있다. 분리 절연막(SEP)은 최상층 도전패턴 아래에 연이어 배치된 1층 이상의 도전패턴을 더 관통할 수 있다. 분리 절연막(SEP)에 의해 관통된 도전패턴들(CP)은 도 3을 참조하여 설명한 셀렉트 라인들로 이용될 수 있다. 분리 절연막(SEP) 아래에 배치된 도전패턴들(CP)은 도 3을 참조하여 설명한 워드 라인들로 이용될 수 있다.
도 7은 도 6에 도시된 B영역을 확대한 도면이다. 도 7은 도 5a 내지 도 5d 및 도 6에 도시된 채널구조(CH) 및 다층막(ML)을 보다 구체적으로 나타내는 도면이다.
도 7을 참조하면, 채널구조(CH)는 반도체막(SE)을 포함할 수 있다. 반도체막(SE)은 다층막(ML)의 내벽 상에 컨포멀하게 형성되거나, 다층막(ML)의 중심영역을 완전히 채우도록 형성될 수 있다. 반도체막(SE)은 실리콘막 등의 반도체물질로 형성될 수 있다.
반도체막(SE)이 다층막(ML)의 내벽 상에 컨포멀하게 형성된 경우, 채널구조(CH)는 반도체막(SE)의 중심영역을 채우는 코어절연막(CO) 및 캡핑패턴(CAP)을 더 포함할 수 있다. 코어절연막(CO)은 반도체막(SE)보다 낮은 높이로 형성될 수 있다. 캡핑패턴(CAP)은 코어절연막(CO)보다 돌출된 반도체막(SE)의 상단에 의해 둘러싸이고, 코어절연막(CO) 상에 배치될 수 있다. 캡핑패턴(CAP)은 반도체막(SE)과 접촉된다. 캡핑패턴(CAP)은 불순물이 도핑된 도프트 반도체막으로 형성될 수 있다. 예를 들어, 캡핑패턴(CAP)은 n형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다. 캡핑패턴(CAP)은 도 6에 도시된 셀렉트 적층체(SET)의 도전패턴(CP)에 인접하게 연장될 수 있다.
다층막(ML)은 채널구조(CH)의 측벽을 따라 연장될 수 있다. 제1 블로킹 절연막(BI1)이 형성된 경우, 제1 블로킹 절연막(BI1)은 다층막(ML)과 도전패턴(CP) 사이의 계면을 따라 연장될 수 있다. 다층막(ML)은 채널구조(CH)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 제2 블로킹 절연막(BI2)을 포함할 수 있다.
데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다.
데이터 저장막(DL)은 도 3을 참조하여 상술한 워드 라인들(WL) 각각과 그에 대응하는 채널구조(CH)사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
데이터 저장막(DL)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DL)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다.
제2 블로킹 절연막(BI2)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 제1 블로킹 절연막(BI1) 및 제2 블로킹 절연막(BI2) 중 어느 하나는 경우에 따라 생략될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 채널구조들에 의해 관통되는 적층체를 형성하는 단계 및 적층체의 물질막들 중 일부를 교체하는 리플레이스 공정을 수행하는 단계를 포함할 수 있다.
도 8a 내지 도 8d, 도 9 및 도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 8a는 채널구조들에 의해 관통되는 적층체를 형성하는 공정을 나타내는 단면도이고, 도 8b 내지 도 8d는 리플레이스 공정에 포함된 공정 단계들을 순차적으로 나타내는 단면도들이다. 도 8a 내지 도 8d 각각은 도 4에 도시된 선 I-I', 선 Ⅱ-Ⅱ', 및 선 Ⅲ-Ⅲ'를 따라 절취된 반도체 장치의 단면들을 나타낸다.
도 8a를 참조하면, 제1 방향(Z)으로 제1 물질막들(101) 및 제2 물질막들(103)을 교대로 적층하여 적층체(110)를 형성한다. 제1 물질막들(101)은 제2 물질막들(103)과 다른 물질로 형성된다.
일 실시 예로서, 제1 물질막들(101)은 층간 절연막을 위한 절연물로 형성되고, 제2 물질막들(103)은 제1 물질막들(101)과 다른 식각률을 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 실리콘 산화막으로 형성되고, 제2 물질막들(103)은 실리콘 질화막으로 형성될 수 있다.
다른 실시 예로서, 제1 물질막들(101)은 도전패턴들을 위한 도전물로 형성되고, 제2 물질막들(103)은 제1 물질막들(101)과 다른 식각률을 갖는 희생용 물질막으로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 도프트 실리콘막으로 형성되고, 제2 물질막들(103)은 언도프트 실리콘막으로 형성될 수 있다.
적층체(110)를 형성한 후, 적층체(110)의 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 채널구조들(CH)을 형성할 수 있다.
채널구조들(CH)을 형성하는 단계는 채널홀들(115)을 형성하는 단계 및 채널홀들(115)을 채널구조들(CH)로 채우는 단계를 포함할 수 있다. 채널홀들(115) 내부에 채널구조들(CH)을 형성하기 전, 채널홀들(115) 각각의 측벽 상에 다층막(121)을 더 형성할 수 있다. 다층막(121)은 도 7을 참조하여 상술한 다층막(ML)과 동일한 물질막들을 포함할 수 있다.
채널구조들(CH) 각각은 반도체물질로 형성될 수 있다. 채널구조들(CH) 각각은 제1 영역(123a) 및 제1 영역(123a) 상의 제2 영역(123b)으로 구분될 수 있다. 제1 영역(123a) 및 제2 영역(123b)은 채널홀들(115) 각각의 내측벽 또는 다층막(121)의 내측벽 상에 형성된다. 제1 영역(123a)의 중심영역은 코어 절연막(125)으로 채워질 수 있다. 제2 영역(123b)은 제1 영역(123a) 및 코어 절연막(125) 상에 배치된다. 제2 영역(123b)은 불순물을 포함할 수 있다. 예를 들어, 제2 영역(123b)은 n형 불순물을 포함할 수 있다. 제1 영역(123a) 및 제2 영역(123b)은 도 7에 도시된 반도체막(SE) 및 캡핑패턴(CAP)에 의해 구현될 수 있다.
일 실시 예에 따르면, 채널구조들(CH)을 형성하는 단계는 채널홀들(115) 각각의 표면 또는 다층막(121)의 표면 상에 제1 반도체막을 형성하는 단계를 포함할 수 있다. 제1 반도체막은 채널홀들(115) 각각의 내부를 완전히 채우도록 형성되거나, 채널홀들(115) 각각의 중심영역을 개구하도록 컨포멀하게 형성될 수 있다.
제1 반도체막에 의해 채널홀들(115) 각각의 중심 영역이 개구된 경우, 채널구조들(CH)을 형성하는 단계는 채널홀들(115) 각각의 중심 영역을 코어 절연막(125)으로 채우는 단계, 코어 절연막(125)의 상단을 식각하여 각 채널홀(115)의 중심 영역 상단을 개구하는 리세스 영역을 형성하는 단계, 및 리세스 영역을 제2 반도체막으로 채우는 단계를 포함할 수 있다. 이 때, 제2 반도체막은 도프트 반도체막일 수 있다. 상술한 제1 반도체막 및 제2 반도체막에 의해 제1 영역(123a) 및 제2 영역(123b)을 포함하는 채널막이 형성될 수 있다.
채널구조들(CH) 중 서로 이웃한 제1 채널구조들(1) 사이에 분리 절연막(131)이 배치될 수 있다. 분리 절연막(131)은 도 4를 참조하여 설명한 바와 같이, 제2 수평방향(Y)으로 연장될 수 있다. 분리 절연막(131)은 적층체(110)를 완전히 관통하지 않고, 채널구조들(CH) 보다 얕은 깊이로 연장될 수 있다. 분리 절연막(131)은 제1 물질막들(101) 중 적어도 하나와 제2 물질막들(103) 중 적어도 어느 하나를 관통할 수 있다. 분리 절연막(131)은 채널홀들(H)을 형성하기 전 또는 채널구조들(CH)을 형성한 이 후에 형성될 수 있다.
도 8b를 참조하면, 적층체(110) 내부에 채널구조들(CH) 및 분리 절연막(131)을 형성한 후, 적층체(110)를 관통하는 홀들(H) 및 슬릿들(SI)을 형성할 수 있다. 홀들(H) 및 슬릿들(SI)은 적층체(110)를 완전히 관통하도록 형성될 수 있다. 홀들(H) 및 슬릿들(SI)은 분리 절연막(131)보다 길게 형성된다. 홀들(H) 및 슬릿들(SI)은 이에 대응되는 개구부들을 포함하는 마스크 패턴을 식각 베리어로 이용하여 제1 물질막들(101) 및 제2 물질막들(103)을 식각함으로써 형성될 수 있다.
채널구조들(CH) 중 서로 이웃한 제2 채널구조들(2) 사이에 그에 대응하는 슬릿(SI)이 배치될 수 있다. 홀들(H), 슬릿들(SI) 및 채널구조들(CH)의 레이아웃은 도 4를 참조하여 설명한 바와 동일하다. 슬릿들(SI) 및 홀들(H)은 분리 절연막(131)보다 깊게 형성된다. 상대적으로 깊게 형성된 슬릿들(SI) 및 홀들(H) 각각의 바닥면이 오픈될 수 있도록, 슬릿들(SI) 및 홀들(H) 각각은 분리 절연막(131)보다 넓은 폭으로 형성될 수 있다. 홀들(H)은 도 4에 도시된 바와 같이 일방향으로 연장된 라인형의 슬릿들(SI)에 비해 상대적으로 좁은 면적을 차지하고, 채널구조들(CH)의 레이아웃에 맞추어 배치할 수 있다.
도 8c를 참조하면, 선택적인 식각공정을 이용하여 홀들(H) 및 슬릿들(SI)을 통해 도 8b에 도시된 제2 물질막들(103)을 제거한다. 이로써, 제1 물질막들(101) 사이에 층간 공간들(141)이 개구된다. 층간 공간들(141) 각각은 제1 방향(Z)으로 서로 이웃한 제1 물질막들(101) 사이에 정의된다.
도 8d를 참조하면, 홀들(H) 및 슬릿들(SI)을 통해 도 8c에 도시된 층간 공간들(141)을 채우는 제3 물질막(149)을 형성할 수 있다. 제3 물질막(149)은 층간 공간들(141) 각각을 완전히 채우도록 형성되고, 홀들(H) 각각의 측벽 및 슬릿들(SI) 각각의 측벽 상으로 연장될 수 있다.
제3 물질막(149)을 형성하기 전, 도 8c에 도시된 층간 공간들(141) 각각의 표면 상에 제1 블로킹 절연막(143)을 더 형성할 수 있다. 제1 블로킹 절연막(143)은 층간 공간들(141)의 표면들, 채널구조들(CH)의 측벽들, 분리 절연막(131)의 측벽, 홀들(H)의 표면들 및 슬릿들(SI)의 표면들을 따라 연장될 수 있다. 이 경우, 제3 물질막(149)은 제1 블로킹 절연막(143) 상에 형성될 수 있다. 제1 블로킹 절연막(143)은 전하를 차단할 수 있는 절연물로 형성될 수 있다. 다층막(121)이 도 7에서 상술한 바와 같이, 제2 블로킹 절연막을 포함하는 경우, 제1 블로킹 절연막(143)은 다층막(121)의 제2 블로킹 절연막보다 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제1 블로킹 절연막(143)은 알루미늄 산화막, 하프늄 산화막등의 금속 산화막을 포함할 수 있다. 일 실시 예에서, 제1 블로킹 절연막(143) 및 제2 블로킹 절연막 중 어느 하나는 생략될 수 있다.
일 실시 예로서, 제1 물질막들(101)이 층간 절연막을 위한 절연물이고, 제거된 제2 물질막들이 희생용 절연물인 경우, 제3 물질막(149)은 도전물일 수 있다. 제3 물질막(149)이 도전물인 경우, 제3 물질막(149)은 베리어막(145) 및 전극막(147)을 포함할 수 있다.
베리어막(145)은 전극막(147)으로부터의 금속이 제1 블로킹 절연막(143), 제1 물질막들(101) 또는 다층막(121)으로 확산되는 것을 방지할 수 있다. 이를 위해, 베리어막(145)은 금속 질화막을 포함할 수 있다. 예를 들어, 금속 질화막은 티타늄 질화물, 텅스텐 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
전극막(147)은 저저항 배선을 위해 금속을 포함할 수 있다. 보다 구체적으로 전극막(147)은 금속막 및 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막은 텅스텐을 포함할 수 있고, 금속 실리사이드막은 텅스텐 실리사이드를 포함할 수 있다. 단, 본 발명은 실시 예는 이에 제한되지 않으며, 금속막 및 금속 실리사이드막에 다양한 금속이 함유될 수 있다.
도 8d는 제3 물질막(149)이 도전물인 예를 도시하였으나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 물질막들(101)이 도전패턴들을 위한 도전물이고, 제거된 제2 물질막들이 희생용 물질막인 경우 제3 물질막(149)은 층간 절연막을 위한 절연물일 수 있다.
도 9는 제3 물질막의 이동경로를 나타내는 평면도이다.
도 8b 내지 도 8c를 참조하여 설명한 바와 같이, 본 발명의 실시 예에 따르면 적층체의 제2 물질막들이 홀들(H) 및 슬릿들(SI)을 통해 제3 물질막으로 교체된다. 도 9에 도시된 화살표는 제3 물질막의 이동경로를 나타낸다.
도 9를 참조하면, 슬릿들(SI) 각각은 도 4를 참조하여 설명한 바와 같이 제2 수평방향(Y)으로 연장될 수 있으며, 홀들(H)은 도 4를 참조하여 설명한 바와 같이 제1 홀들(H1) 및 제2 홀들(H2)로 구분될 수 있다. 제1 홀들(H1)은 제1 수평방향(X)을 따라 일렬로 배열될 수 있고, 제2 홀들(H2)은 제1 수평방향(X)을 따라 일렬로 배열될 수 있다.
채널구조들(CH)은 제1 홀들(H1)과 제2 홀들(H2) 사이에 배치된다. 제1 홀들(H1)은 제2 홀들(H2)과 지그재그로 배치될 수 있다. 제1 홀들(H1)의 배치간격 및 제2 홀들(H2)의 배치간격은 제2 물질막을 제3 물질막으로 용이하게 교체할 수 있도록 다양하게 설정할 수 있다. 일 실시 예로서, 제1 홀들(H1)각각은 제1 수평방향(X)으로 지그재그로 배열된 채널구조들(CH) 중 짝수번째 채널구조들과 열을 지어 정렬될 수 있다. 제2 홀들(H2) 각각은 제1 수평방향(X)으로 지그재그로 배열된 채널구조들(CH) 중 홀수번째 채널구조들과 열을 지어 정렬될 수 있다. 제1 홀들(H1)은 제1 수평방향(X)으로 지그재그로 배열된 채널구조들(CH) 중 홀수번째 채널구조들과 지그재그로 배치되고, 제2 홀들(H2)은 제1 수평방향(X)으로 지그재그로 배열된 채널구조들(CH) 중 짝수번째 채널구조들과 지그재그로 배치될 수 있다.
슬릿들(SI) 각각은 그에 대응하는 한 쌍의 제1 홀들(H1) 사이로 연장될 수 있다. 슬릿들(SI) 각각은 그에 대응하는 한 쌍의 제2 홀들(H2) 사이로 연장될 수 있다. 제1 수평방향(X)으로 서로 이웃한 슬릿들(SI) 사이에 하나의 분리 절연막(131)이 배치되거나, 2이상의 분리 절연막들(131)이 배치될 수 있다.
본 발명의 실시 예에 따르면, 도 8d를 참조하여 설명한 제3 물질막(149)은 슬릿들(SI) 및 홀들(H) 각각으로부터 도 8c를 참조하여 설명한 층간 공간들(141) 내부로 유입될 수 있다. 제3 물질막(149)은 슬릿들(SI)로부터 분리 절연막(131)을 향하여 제1 수평방향(X)으로 유입되고, 채널구조들(CH) 사이를 채울수 있다. 제3 물질막(149)은 제1 홀들(H1) 및 제2 홀들(H2)로부터 제1 홀들(H1) 및 제2 홀들(H2) 사이의 영역을 향하여 제2 수평방향(Y)으로 유입되고, 채널구조들(CH) 사이를 채울 수 있다.
본 발명의 실시 예에 따르면, 분리 절연막들(131) 사이에 슬릿(SI)을 배치하지 않더라도, 홀들(H)을 통해 메모리 블록의 센터영역(CA)으로 제3 물질막을 용이하게 유입할 수 있다. 비교예로서, 메모리 블록의 센터영역(CA)이 분리 절연막들(131) 사이에 배치되고, 홀들(H)이 형성되지 않은 경우, 센터영역(CA)은 분리 절연막들(131)에 의해 차단되어 제3 물질막이 유입될 수 없다. 이를 개선하기 위해, 분리 절연막들(131) 사이에 슬릿(SI)과 동일한 깊이를 가진 보조 슬릿을 배치할 수 있다. 이 경우, 보조 슬릿이 차지하는 면적만큼 채널구조들(CH) 사이의 간격이 넓어진다. 본 발명의 실시 예에 따르면, 채널구조들(CH) 사이에 보조 슬릿을 배치하지 않더라도 홀들(H)을 통해 메모리 블록의 센터영역(CA)으로 제3 물질막을 유입할 수 있다.
본 발명의 실시 예에 따르면, 제2 물질막들 제거하기 위한 식각 물질은 슬릿들(SI) 뿐 아니라 홀들(H)을 통해 유입될 수 있으므로 제2 물질막들을 용이하게 제거할 수 있다.
본 발명의 실시 예에 따르면, 제2 물질막들 제거하는 과정 또는 제3 물질막을 형성하는 과정에서 발생된 반응가스(fume)가 슬릿들(SI) 뿐 아니라 홀들(H)을 통해 제거될 수 있으므로 반응가스를 용이하게 제거할 수 있다. 따라서 반응가스(fume)가 도 8c에 도시된 층간 공간들 내부에 잔류하여 결함을 유발하는 현상을 줄일 수 있다.
본 발명의 실시 예에 따르면, 서로 이웃한 슬릿들(SI) 사이에 배치되는 분리 절연막(131)의 개수와, 채널구조들(CH)로 구성된 행의 개수를 제한하지 않더라도, 홀들(H)을 통해 메모리 블록의 센터영역(CA)에서 제2 물질막들을 제3 물질막으로 용이하게 교체할 수 있다. 따라서, 본 발명의 실시 예에 따르면, 메모리 블록을 구성하는 채널구조들(CH)의 배열에 대한 자유도가 증가될 수 있다.
도 10은 리플레이스 공정 이 후 이어지는 후속 공정들을 나타내는 단면도이다.
도 10을 참조하면, 도 8d를 참조하여 설명한 제3 물질막(149)이 제3 물질패턴들(149P1)로 분리될 수 있도록, 제3 물질막(149)의 일부를 식각한다. 이 때, 제3 물질막(149)이 슬릿들(SI) 각각의 내부 및 홀들(H) 각각의 내부에서 제거되고, 제1 블로킹 절연막(143)이 노출될 수 있다.
제3 물질패턴들(149P1) 각각은 채널구조들(CH)을 감싼다. 제3 물질패턴들(149P1) 각각은 홀들(H) 각각을 향하여 개구된 C형 단면을 갖는 베리어 패턴(145P1) 및 베리어 패턴(145P1)으로 둘러싸인 전극패턴(147P1)을 포함할 수 있다. 제3 물질패턴들(149P1)은 제1 방향(Z)으로 서로 이격될 수 있다. 제3 물질패턴들(149P1)은 슬릿들(SI)에 의해 서로 이격될 수 있다. 제3 물질패턴들(149P1) 각각은 홀들(H)에 의해 관통될 수 있다.
이어서, 슬릿들(SI) 및 홀들(H) 각각을 절연물(151)로 완전히 채울 수 있다. 이로써, 슬릿들(SI) 및 홀들(H) 내부에 절연물(151)로 구성된 수직구조들이 형성된다.
도 11 내지 도 13은 리플레이스 공정 이후 이어지는 후속 공정들의 변형예들을 각각 나타내는 단면도들이다. 도 11 내지 도 13 각각은 도 4에 도시된 선 I-I', 선 Ⅱ-Ⅱ', 및 선 Ⅲ-Ⅲ'를 따라 절취된 반도체 장치의 단면들을 나타낸다. 도 11 내지 도 13 각각은 도 8a 내지 도 8d 및 도 9을 참조하여 상술한 공정들을 실시한 이후 이어지는 후속 공정들을 나타내는 단면도들이다.
도 11에 도시된 실시 예에 따르면, 도 10을 참조하여 상술한 바와 동일한 식각공정을 이용하여 도 10을 참조하여 상술한 바와 동일한 제3 물질패턴들(149P1)을 형성할 수 있다.
이어서, 슬릿들(SI) 및 홀들(H) 각각의 측벽을 덮는 측벽 절연막(161)을 형성한다. 측벽 절연막(161)은 산화물로 형성될 수 있다. 측벽 절연막(161)은 슬릿들(SI) 및 홀들(H) 각각의 바닥면을 개구시키도록 형성될 수 있다. 이어서, 측벽 절연막(161)에 의해 개구된 슬릿들(SI) 및 홀들(H) 각각의 내부를 도전물(163)로 채울 수 있다. 도전물(163)은 도프트 반도체막, 금속, 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 이로써, 슬릿들(SI) 및 홀들(H) 각각의 내부에 측벽 절연막(161)으로 둘러싸인 도전물(163)을 포함하는 수직구조가 형성된다.
도 12에 도시된 실시 예에 따르면, 도 10을 참조하여 상술한 바와 동일한 식각공정을 이용하여 도 8d를 참조하여 설명한 제3 물질막(149)을 제3 물질패턴들(149P2)로 분리한다. 이 때, 제3 물질막(149)은 도 10에 도시된 실시 예보다 과식각될 수 있다. 그 결과, 제3 물질패턴들(149P2)의 측벽들 및 제1 물질막들(101)에 의해 제1 방향(Z)으로 서로 이웃한 제1 물질막들(101) 사이에 언더컷 영역들(UC)이 정의될 수 있다.
언더컷 영역들(UC)은 슬릿들(SI) 및 홀들(H)에 연결된다. 이어서, 슬릿들(SI) 및 홀들(H) 각각을 절연물(171)로 완전히 채울 수 있다. 이로써, 슬릿들(SI) 및 홀들(H) 내부에 절연물(171)로 구성된 수직구조들이 형성된다. 수직구조들 각각을 구성하는 절연물(171)은 언더컷 영역들(UC)을 채우는 돌출부들(PP)을 포함할 수 있다.
도 13에 도시된 실시 예에 따르면, 도 12를 참조하여 상술한 바와 동일한 식각공정을 이용하여 도 12에 도시된 바와 동일한 제3 물질패턴들(149P2)을 형성할 수 있다. 이어서, 슬릿들(SI) 및 홀들(H) 각각의 측벽을 덮는 측벽 절연막(181)을 형성한다. 측벽 절연막(181)은 산화물로 형성될 수 있다. 측벽 절연막(181)은 슬릿들(SI) 및 홀들(H) 각각의 바닥면을 개구시키도록 형성될 수 있다. 측벽 절연막(181)은 언더컷 영역들(UC)을 채우는 돌출부들(PP)을 포함할 수 있다.
이어서, 측벽 절연막(181)에 의해 개구된 슬릿들(SI) 및 홀들(H) 각각의 내부를 도전물(183)로 채울 수 있다. 도전물(183)은 도프트 반도체막, 금속, 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 이로써, 슬릿들(SI) 및 홀들(H) 각각의 내부에 측벽 절연막(181)으로 둘러싸인 도전물(183)을 포함하는 수직구조가 형성된다.
상술한 실시 예들에 따르면, 홀들을 통해 채널구조들을 감싸는 제2 물질막들을 제3 물질패턴들로 교체함으로써, 메모리 블록의 센터 영역까지 제3 물질패턴들을 용이하게 형성할 수 있다. 상술한 실시 예들을 통해 도 5a 내지 도 5d를 참조하여 설명한 게이트 적층체들을 형성할 수 있다.
도 14a 내지 도 14c는 본 발명의 실시 예에 따른 게이트 적층체 하부에 배치되는 다양한 하부 구조들을 나타내는 단면도들이다. 도 14a 내지 도 14c 각각은 도 4에 도시된 선 I-I'를 따라 절취한 반도체 장치의 단면도를 나타낸다.
도 14a 내지 도 14c를 참조하면, 게이트 적층체(GST)는 도프트 반도체막(201) 상에 형성될 수 있다. 도프트 반도체막(201)은 소스 영역으로 이용될 수 있다. 소스 영역으로 이용되는 도프트 반도체막(201)은 n형 불순물을 포함할 수 있다. 도프트 반도체막(201)은 도 14a 및 도 14b에 도시된 바와 같이 단일막으로 형성되거나, 도 14c에 도시된 바와 같이 순차로 적층된 2이상의 막들(201A, 201B, 201C)을 포함할 수 있다. 도프트 반도체막(201)은 기판의 표면에 불순물을 주입하여 형성되거나, 기판 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성되거나, 절연막 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다.
게이트 적층체(GST)는 도 5a 내지 도 5d를 참조하여 상술한 바와 같이, 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP)을 포함할 수 있다. 도전패턴들(CP) 중 최상층 패턴은 드레인 셀렉트 트랜지스터의 게이트 전극으로 이용되는 드레인 셀렉트 라인(DSL)일 수 있다. 본 발명은 이에 제한되지 않으며, 게이트 적층체(GST)를 구성하는 도전패턴들(CP) 중 최상층 패턴 아래에 연이어 배치된 1이상의 도전패턴들 각각이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다.
드레인 셀렉트 라인(DSL)으로 이용되는 도전패턴 아래에 배치된 게이트 적층체(GST)의 나머지 도전패턴들은 워드 라인들(WL) 또는 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
도 14a 및 도 14c에 도시된 실시 예들에 따르면, 도전패턴들(CP) 중 최하층 패턴은 소스 셀렉트 트랜지스터의 게이트 전극으로 이용되는 소스 셀렉트 라인(SSL)일 수 있다. 본 발명은 이에 제한되지 않으며, 게이트 적층체(GST)를 구성하는 도전패턴들(CP) 중 최하층 패턴 위에 연이어 배치된 1이상의 도전패턴들 각각이 소스 렉트 라인(SSL)으로 이용될 수 있다. 게이트 적층체(GST)를 구성하는 도전패턴들(CP) 중 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 배치되는 중간패턴들은 워드 라인들(WL)로 이용될 수 있다. 워드 라인들(WL) 각각은 메모리 셀의 게이트 전극들로 이용된다.
도 14b에 도시된 실시 예에 따르면, 게이트 적층체(GST)를 구성하는 도전패턴들(CP) 중 드레인 셀렉트 라인(DSL) 아래에 배치된 나머지 도전패턴들은 워드 라인들(WL)로 이용될 수 있다. 이 경우, 게이트 적층체(GST)와 도프트 반도체막(201) 사이에 하부 적층체(LST)가 더 형성될 수 있다. 하부 적층체(LST)는 교대로 적층된 적어도 하나의 하부 층간절연막(LIL) 및 적어도 하나의 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 도전패턴들(CP)을 형성하기 위한 공정을 이용하여 형성될 수 있으며, 도전패턴들(CP)과 동일한 구조로 형성될 수 있다.
도 14a 내지 도 14c를 참조하면, 게이트 적층체(GST)를 관통하는 채널구조들(CH) 각각의 반도체막(SE)은 도프트 반도체막(201)에 연결된다.
도 14a에 도시된 바와 같이, 반도체막(SE)의 바닥면은 도프트 반도체막(201)에 직접 접촉될 수 있다. 이 경우, 채널구조들(CH) 각각을 감싸는 다층막(ML)은 반도체막(SE)에 의해 관통된다.
도 14b에 도시된 바와 같이, 반도체막(SE)의 바닥면은 하부 적층체(LST)를 관통하는 하부 채널구조(LPC)에 연결될 수 있다. 이 경우, 채널구조들(CH) 각각을 감싸는 다층막(ML)은 반도체막(SE)에 의해 관통된다.
하부 채널구조(LPC)의 외벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 도프트 반도체막(201)은 하부 채널구조(LPC)의 바닥면에 접촉될 수 있다. 채널구조들(CH) 각각의 반도체막(SE)는 하부 채널구조(LPC)를 경유하여 도프트 반도체막(201)에 연결될 수 있다. 하부 채널구조(LPC)는 반도체 물질을 선택적 에피택셜 성장방식으로 성장시켜 형성하거나, 반도체 물질을 증착하여 형성할 수 있다. 하부 채널구조(LPC)는 n형 불순물을 포함할 수 있다. 불순물은 인시츄(in-situ) 방식 또는 이온 주입 방식을 통해 하부 채널구조(LPC) 내부에 도핑될 수 있다.
도 14c에 도시된 바와 같이, 채널구조들(CH)은 도프트 반도체막(201) 내부로 연장될 수 있다. 도프트 반도체막(201)은 순차로 적층된 제1 내지 제3 도프트 실리콘막들(201A, 201B, 201C)을 포함할 수 있다. 채널구조들(CH)은 제1 도프트 실리콘막(201A) 내부로 연장될 수 있다. 채널구조들(CH) 각각의 반도체막(SE)은 제2 도프트 실리콘막(201B)에 직접 접촉될 수 있다. 제2 도프트 실리콘막(201B)은 반도체막(SE)의 측벽을 향해 돌출되고, 다층막을 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 분리할 수 있다. 제3 도프트 실리콘막(201C)은 경우에 따라 생략될 수 있다.
도 14a 내지 도 14c를 참조하면, 채널구조들(CH)을 감싸는 게이트 적층체(GST)는 홀들(H)에 의해 관통될 수 있다. 도 5a 내지 도 5d를 참조하여 상술한 바와 같이 홀들(H) 각각의 내부에 제1 수직구조(VP1)가 형성될 수 있다.
도 14a 내지 도 14c에 도시된 반도체 장치들이 도 5a 내지 도 5d를 참조하여 상술한 제1 블로킹 절연막(BI1)을 포함하는 경우, 제1 블로킹 절연막(BI1)은 제1 수직구조(VP1)와 각 층간 절연막(ILD) 사이의 계면, 제1 수직구조(VP1)와 하부 층간 절연막(LIL) 사이의 계면, 각 도전패턴(CP)과 각 층간 절연막(ILD) 사이의 계면, 및 소스 셀렉트 라인(SSL)과 하부 층간 절연막(LIL) 사이의 계면을 따라 연장될 수 있다.
도 14a 내지 도 14c를 참조하면, 채널구조들(CH)을 감싸는 게이트 적층체(GST)는 홀들(H)에 의해 관통될 수 있다. 도 5a 내지 도 5d를 참조하여 상술한 바와 같이 홀들(H) 각각의 내부에 제1 수직구조(VP1)가 형성될 수 있다.
홀들(H) 및 제1 수직구조(VP1) 각각은 도 14a에 도시된 바와 같이, 도프트 반도체막(201)의 표면까지 연장될 수 있다. 홀들(H) 및 제1 수직구조(VP1) 각각은 도 14b에 도시된 바와 같이 하부 적층체(LST)를 관통하여 도프트 반도체막(201)의 표면까지 연장될 수 있다. 홀들(H) 및 제1 수직구조(VP1) 각각은 도 14c에 도시된 바와 같이 도프트 반도체막(201) 내부로 연장되어, 제3 도프트 반도체막(201C) 및 제2 도프트 반도체막(201B)을 관통할 수 있다.
제1 수직구조(VP1)가 측벽 절연막(SWI)으로 둘러싸인 도전성 기둥(CPL)을 포함하는 경우, 도전성 기둥(CPL)은 도프트 반도체막(201)에 직접 접촉되도록 연장될 수 있다. 도전성 기둥(CPL)은 도프트 반도체막(201)에 전기적인 신호를 전달하기 위한 픽업 플러그로 이용될 수 있다.
도 14a 내지 도 14c에서 상술한 구조에 따르면, 메모리 셀들은 채널구조들(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 드레인 셀렉트 트랜지스터는 채널구조들(CH) 각각과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 소스 셀렉트 트랜지스터는 도 14a 및 도 14c에 도시된 채널구조들(CH) 각각과 소스 셀렉트 라인(SSL)의 교차부에 형성되거나, 도 14b에 도시된 하부 채널구조(LPC)와 소스 셀렉트 라인(SSL)의 교차부에 형성된다. 채널구조들(CH) 각각 및 하부 채널구조(LPC) 중 적어도 어느 하나를 따라 일렬로 배열된 소스 셀렉트 트랜지스터, 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널구조들(CH) 각각 및 하부 채널구조(LPC) 중 적어도 어느 하나에 의해 직렬로 연결되어 스트레이트 타입의 메모리 스트링을 정의할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 5a 내지 도 5d를 참조하여 설명한 실시 예들에 따른 게이트 적층체들 중 적어도 어느 하나를 포함하거나, 도 14a 내지 도 14c를 참조하여 설명한 실시 예들에 따른 3차원 반도체 장치들 중 적어도 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
101: 제1 물질막 103: 제2 물질막
110: 적층체 CH: 채널구조
(1): 제1 채널구조 (2): 제2 채널구조
H: 홀 H1: 제1 홀
H2: 제2 홀 149P1, 149P2: 제3 물질패턴
SI: 슬릿 SEP, 131: 분리 절연막
VP1, VP2: 수직 구조 SWI, 161, 181: 측벽 절연막
163, 183: 도전물 CPL: 도전성 콘택기둥
151, 171: 절연물 PP: 돌출부
ILD: 층간 절연막 CP: 도전패턴

Claims (17)

  1. 제1 방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 채널구조들을 형성하는 단계;
    상기 제1 물질막들 중 일부와 상기 제2 물질막들 중 일부를 관통하는 분리 절연막을 형성하는 단계;
    상기 적층체를 관통하는 홀들 및 슬릿을 형성하는 단계; 및
    상기 홀들 및 상기 슬릿을 통해 상기 제2 물질막들을 제3 물질패턴들로 교체함으로써, 상기 채널구조들을 감싸는 상기 제3 물질패턴들을 형성하는 단계를 포함하고,
    상기 슬릿은 상기 채널구조들을 사이에 두고 상기 분리 절연막으로부터 이격되고,
    상기 홀들은 상기 슬릿과 상기 분리 절연막의 사이에 배치되는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 홀들은 상기 제1 방향에 교차하는 제1 수평방향을 따라 일렬로 배열된 제1 홀들 및 상기 제1 수평방향을 따라 일렬로 배열된 제2 홀들을 포함하고,
    상기 채널구조들은 상기 제1 홀들 및 상기 제2 홀들 사이에 배치된 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 홀들은 상기 제2 홀들과 지그재그로 배열된 반도체 장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 슬릿은 상기 제1 방향에 교차하는 제2 수평방향을 따라 연장되는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 수평방향은 상기 제1 수평방향에 교차하는 반도체 장치의 제조방법.
  6. 제 4 항에 있어서,
    상기 슬릿은 상기 제1 홀들 사이 및 상기 제2 홀들 사이로 연장된 반도체 장치의 제조방법.
  7. 제 4 항에 있어서,
    상기 분리 절연막은 상기 적층체 내부에서 상기 제2 수평방향으로 연장되는 반도체 장치의 제조방법.
  8. 제1 방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 채널구조들을 형성하는 단계;
    상기 제1 물질막들 중 일부와 상기 제2 물질막들 중 일부를 각각 관통하고, 상기 제1 방향에 교차하는 제1 수평방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 수평방향으로 각각 연장되는 분리 절연막들을 형성하는 단계;
    상기 적층체를 관통하는 제1 홀들, 제2 홀들, 및 슬릿들을 형성하는 단계; 및
    상기 제1 홀들, 상기 제2 홀들, 및 상기 슬릿들을 통해 상기 제2 물질막들을 제3 물질패턴들로 교체함으로써, 상기 채널구조들을 감싸는 상기 제3 물질패턴들을 형성하는 단계를 포함하고,
    상기 제1 수평방향으로 서로 이웃한 상기 슬릿들 사이에 상기 분리 절연막들 중 적어도 하나가 배치되고,
    상기 제1 홀들은 상기 분리 절연막들 사이에서 상기 제1 수평방향을 따라 서로 이격되어 배치되고,
    상기 제2 홀들은 상기 제1 홀들로부터 상기 제2 수평방향으로 이격되어 배치된 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 채널구조들은, 상기 분리 절연막들 각각에 이웃하고, 상기 제2 수평방향을 따라 일렬로 배열된 제1 채널구조들; 및 상기 슬릿들 각각에 이웃하고, 상기 제2 수평방향을 따라 일렬로 배열된 제2 채널구조들을 포함하는 반도체 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 채널구조들은, 서로 이웃한 상기 분리 절연막들 사이와 상기 슬릿들과 상기 분리 절연막들 사이에서 2열 이상 배열된 반도체 장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 홀들 각각의 내부에 수직 구조를 형성하는 단계를 더 포함하고,
    상기 수직 구조는 상기 홀들 각각의 측벽을 덮는 측벽 절연막; 및 상기 측벽 절연막에 의해 개구된 상기 홀들 각각의 내부에 형성된 도전물을 포함하는 반도체 장치의 제조방법.
  12. 제 1 항에 있어서,
    상기 홀들 각각의 내부에 수직 구조를 형성하는 단계를 더 포함하고,
    상기 수직 구조는 상기 홀들 각각의 내부를 완전히 채우는 절연물을 포함하는 반도체 장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 홀들 각각의 내부에 수직 구조를 형성하는 단계를 더 포함하고,
    상기 수직 구조는 상기 제1 방향으로 서로 이웃한 상기 제1 물질막들 사이로 연장된 돌출부를 포함하는 반도체 장치의 제조방법.
  14. 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들;
    상기 제1 방향에 교차하는 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제1 홀들;
    상기 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제2 홀들;
    상기 제1 홀들과 상기 제2 홀들 사이에 배치되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 채널구조들;
    상기 제1 수평방향에 교차하는 제2 수평방향을 따라 연장되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 슬릿; 및
    상기 제2 수평방향을 따라 연장되고, 상기 슬릿과 이격되며, 상기 도전패턴들 중 일부를 관통하는 분리 절연막을 포함하고,
    상기 제1 홀들 및 상기 제2 홀들 각각은 상기 슬릿과 상기 분리 절연막의 사이에 배치되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제1 홀들은 상기 제2 홀들과 지그재그로 배열된 반도체 장치.
  16. 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들;
    상기 제1 방향에 교차하는 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제1 홀들;
    상기 제1 수평방향을 따라 배열되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 제2 홀들;
    상기 제1 홀들과 상기 제2 홀들 사이에 배치되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 채널구조들;
    상기 제1 수평방향에 교차하는 제2 수평방향을 따라 연장되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하는 슬릿; 및
    각각이 상기 제2 수평방향을 따라 연장되고, 상기 슬릿과 이격되며, 상기 도전패턴들 중 일부를 관통하는 분리 절연막들을 포함하고,
    상기 분리 절연막들은 상기 제1 수평방향으로 서로 이격되고,
    상기 제1 홀들 및 상기 제2 홀들 각각은 상기 분리 절연막들의 사이에 배치되는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제1 홀들은 상기 제2 홀들과 지그재그로 배열된 반도체 장치.
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