JP4922370B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置、及びその製造方法に関する。
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
特許文献１に記載の構造は、メモリセルを配列されたメモリ領域、及びそのメモリ領域の周辺に位置する周辺領域を有する。そして、特許文献１に記載の構造は、メモリ領域及び周辺領域に積層された複数の導電層（シリコン（Ｓｉ））、絶縁層（酸化シリコン（ＳｉＯ２））、及びそれらを貫通して延びる柱状の半導体層（シリコン（Ｓｉ））を有する。導電層は、上層の配線とコンタクトをとるため、周辺領域で階段状に形成された階段部を有する。また、導電層は、メモリ領域でメモリトランジスタ（メモリセル）の制御ゲートとして機能し、半導体層は、メモリトランジスタ（メモリセル）のチャネル（ボディ）として機能する。
しかしながら、上記導電層及び絶縁層は、エッチングレートが大きく異なるため、一括で導電層及び絶縁層を貫通するホールを形成することは困難である。さらに、製造工程において階段部に欠陥を生じさせないようにする必要がある。
特開２００７−２６６１４３号
本発明は、階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、前記第１領域及び前記第２領域に亘って積層され、且つ前記第１領域にて前記メモリセルの制御電極として機能し、前記第２領域にてその端部の位置が異なるように階段状に形成された階段部を有する複数の第１導電層と、前記第１領域にて前記第１導電層に取り囲まれ、積層方向に延びる第１柱状部を含み、前記メモリセルのボディとして機能する半導体層と、前記第１柱状部の側面と前記第１導電層との間に形成され、且つ電荷を蓄積し前記メモリセルのデータを保持するための電荷蓄積層と、前記第２領域にて前記階段部を構成する前記第１導電層に取り囲まれ、積層方向に延びる絶縁体からなる第２柱状部を含む絶縁柱状層と備えることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、前記第１領域及び前記第２領域に亘って基板上に複数の導電層及び犠牲層を交互に積層させる工程と、前記第１領域及び前記第２領域にて複数の前記導電層及び前記犠牲層を貫通するホールを形成する工程と、前記第１領域及び前記第２領域にて前記ホールを埋めるように柱状の絶縁体からなる第１絶縁層を形成する工程と、前記第１領域及び前記第２領域にて複数の前記導電層及び前記犠牲層を貫通する溝を形成する工程と、前記第１領域及び前記第２領域にて前記溝を介して前記犠牲層を除去して、除去された前記犠牲層の位置に空隙を形成する工程と、前記第１領域及び前記第２領域にて前記空隙及び前記溝を埋めるように第２絶縁層を形成する工程と、前記第１領域にて前記第１絶縁層を除去し、前記第２領域にて前記第１絶縁層を残存させる工程と、前記第１領域にて前記ホールに、電荷蓄積層及び半導体層を形成する工程と、前記第２領域にて複数の前記導電層の端部の位置が異なるように複数の前記導電層を階段状に加工して、階段部を形成する工程とを備えることを特徴とする。
本発明によれば、階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図である。 実施形態に係る不揮発性半導体記憶装置１００の概略斜視図である。 実施形態に係る不揮発性半導体記憶装置１００の等価回路図である。 実施形態に係る不揮発性半導体記憶装置１００の概略上面図である。 図４ＡのＩ−Ｉ’断面図である。 図４ＡのＩＩ−ＩＩ’断面図である。 図４Ａの拡大図である。 図４Ｂの拡大図である。 溝Ｔとコンタクトプラグ層６４との関係を示す図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図７ＡのＩ−Ｉ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図８ＡのＩ−Ｉ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図９ＡのＩ−Ｉ’断面図である。 図９ＡのＩＩ−ＩＩ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１０ＡのＩ−Ｉ’断面図である。 図１０ＡのＩＩ−ＩＩ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１１ＡのＩ−Ｉ’断面図である。 図１１ＡのＩＩ−ＩＩ’断面図である。 図１１ＡのＩ−Ｉ’断面図である。 図１１ＡのＩＩ−ＩＩ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１３ＡのＩ−Ｉ’断面図である。 図１３ＡのＩＩ−ＩＩ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１４ＡのＩ−Ｉ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１５ＡのＩ−Ｉ’断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１６ＡのＩＩ−ＩＩ’断面図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
［実施形態に係る不揮発性半導体記憶装置１００の構成］
先ず、図１及び図２を参照して、実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図であり、図２は、不揮発性半導体記憶装置１００の概略斜視図である。
実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、公知のＮＡＮＤストリングＭＳを構成する。ＮＡＮＤストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒが接続される。このＮＡＮＤストリングＭＳは、積層方向を長手方向として配列される。
ロウデコーダ１２、１３は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリトランジスタＭＴｒ、選択トランジスタＳＤＴｒ、ＳＳＴｒ、及びその周辺回路の等価回路図である。
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
メモリブロックＭＢは、図３に示すように、ビット線ＢＬに共通接続された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。
次に、図４Ａ〜図４Ｃを参照して、図３に示した回路構成を実現する実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図４Ａは、実施形態に係る不揮発性半導体記憶装置１００の概略上面図であり、図４Ｂは、図４ＡのＩ−Ｉ’断面図であり、図４Ｃは、図４ＡのＩＩ−ＩＩ’断面図である。
不揮発性半導体記憶装置１００は、図４Ａに示すように、メモリトランジスタＭＴｒ１〜ＭＴｒ８を配列されたメモリ領域ＡＲ１、メモリ領域ＡＲ１の周辺に設けられた周辺領域ＡＲ２を有する。
先ず、メモリ領域ＡＲ１について説明する。不揮発性半導体記憶装置１００は、図４Ｂに示すように、メモリ領域ＡＲ１にて、基板２０、下層から順に、バックゲート層３０、メモリトランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
バックゲート層３０は、図４Ｂに示すように、基板２０の上に絶縁層３３を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
また、バックゲート層３０は、図４Ｂに示すように、メモリ領域ＡＲ１にバックゲート導電層３１を堀込むように形成されたバックゲートホール３２を有する。バックゲートホール３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲートホール３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
メモリトランジスタ層４０は、図４Ｂに示すように、メモリ領域ＡＲ１にて、積層方向に所定ピッチを設けて積層されたワード線導電層４１ａ〜４１ｄ、及び絶縁層４２Ａを有する。
ワード線導電層４１ａ〜４１ｄは、図４Ｂに示すように、メモリ領域ＡＲ１に亘って積層されると共に、後述するように周辺領域ＡＲ２にも延びるように形成されている。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ１〜ＷＬ８、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、上方からみてメモリ領域ＡＲ１にて溝Ｔによりロウ方向に対抗する櫛歯状に分断されるように形成されている。すなわち、ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１にてカラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層４１ａ〜４１ｄは、ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。溝Ｔは、上方から下方へとその径が次第に小さくなるようにテーパ状に形成されている。
絶縁層４２Ａは、図４Ｂに示すように、メモリ領域ＡＲ１にて、ワード線導電層４１ａ〜４１ｄの間を埋めるように形成されている。絶縁層４２Ａは、酸化シリコン（ＳｉＯ２）にて構成されている。絶縁層４２Ａは、製造時に、ワード線導電層４１ａ〜４１ｄの間に犠牲層を形成し、その犠牲層を除去して形成された空隙に埋め込まれた層である。
ここで、ワード線導電層４１ａ〜４１ｄと絶縁層４２Ａとを順に堆積させ、その後、これらを貫通するメモリホール４３を形成することも可能である。しかしながら、それらのエッチングレートの差のため、所望の形状を有するようにメモリホール４３を形成することは困難である。このため、本実施形態では、ワード線導電層４１ａ〜４１ｄと犠牲層を交互に堆積させ、メモリホール４３を形成した後、そのメモリホール４３内に半導体層を形成する。そして、犠牲層を除去して、除去した部分に空隙を形成し、その空隙内に絶縁層４２Ａを形成する。詳しい製法については、後述する。
また、メモリトランジスタ層４０は、図４Ｂに示すように、メモリ領域ＡＲ１にて、ワード線導電層４１ａ〜４１ｄ及び絶縁層４２Ａを貫通するように形成されたメモリホール４３Ａを有する。
メモリホール４３Ａは、図４Ｂに示すように、各バックゲートホール３２のカラム方向の両端近傍の位置に整合するように形成されている。また、メモリホール４３Ａは、ロウ方向に第１ピッチＰ１、カラム方向に所定ピッチをもってマトリクス状に形成されている。
また、上記バックゲートトランジスタ層３０及びメモリトランジスタ層４０は、図４Ｂに示すように、メモリ領域ＡＲ１にて、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとして機能する。
メモリゲート絶縁層４４は、図４Ｂに示すように、メモリホール４３、及びバックゲートホール３２に面する側面に形成されている。メモリゲート絶縁層４４は、図５Ａ及び図５Ｂに示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲートホール３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを保持するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に亘ってＵ字状半導体層４５と接するように形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
Ｕ字状半導体層４５は、図４Ｂに示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５Ａ及び図５Ｂに示すように、トンネル絶縁層４４ｃに接し且つバックゲートホール３２及びメモリホール４３を埋めるように形成されている。すなわち、Ｕ字状半導体層４５は、ロウ方向に第１ピッチＰ１、カラム方向に所定ピッチをもってマトリクス状に形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。
選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
ドレイン側導電層５１、及びソース側導電層５２は、図４Ｂに示すように、メモリ領域ＡＲ１に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、同層に形成され、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
また、選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
また、選択トランジスタ層５０は、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＳＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディとして機能する。
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ドレイン側ゲート絶縁層５５、及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７の下面は、Ｕ字状半導体層４５の柱状部４５Ａの上面と接するように形成されている。ソース側柱状半導体層５８は、ソース側ホール５３を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８の下面は、Ｕ字状半導体層４５の柱状部４５Ａの上面と接するように形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
配線層６０は、第１配線層６１、図４Ｂに示すように、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＳＬとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
第１配線層６１は、図４Ｂに示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
第２配線層６２は、図４Ｂに示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２及びプラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
次に、周辺領域ＡＲ２について説明する。実施形態に係る不揮発性半導体記憶装置１００は、図４Ｃに示すように、周辺領域ＡＲ２にて、メモリ領域ＡＲ１から延びるワード線導電層４１ａ〜４１ｄ、絶縁層４２Ａ、及びそれらを埋めるように形成された絶縁層４２Ｂを有する。
ワード線導電層４１ａ〜４１ｄは、図４Ｃに示すように、周辺領域ＡＲ２にてロウ方向及びカラム方向に広がる板状に形成され、階段部ＳＴを有する。階段部ＳＴは、後述するコンタクトプラグ層６４の接続のため、ワード線導電層４１ａ〜４１ｄの端部の位置が異なるように階段状に形成された部分である。
絶縁層４２Ａは、図４Ｃに示すように、メモリ領域ＡＲ１と同様に、犠牲層を除去して形成されたワード線導電層４１ａ〜４１ｄの間の空隙に絶縁体を埋め込んで形成されている。
絶縁層４２Ｂは、図４Ｃに示すように、周辺領域ＡＲ２にて、階段部ＳＴを平坦化するように形成されている。絶縁層４２Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
ここで、上記実施形態に係る積層構造は、以下の製造工程にて形成可能である。すなわち、先ず、ワード線導電層４１ａ〜４１ｄ、及び犠牲層を交互に積層させる。続いて、ワード線導電層４１ａ〜４１ｄ、及び犠牲層を貫通するメモリホール４３を形成し、その中にメモリゲート絶縁層４４を介してＵ字状半導体層４５を形成する。次に、犠牲層を除去して、ワード線導電層４１ａ〜４１ｄの間に空隙を形成する。そして、空隙を埋めるように絶縁層４２Ａを形成する。
上記犠牲層を除去して空隙が形成された場合であっても、メモリ領域ＡＲ１のワード線導電層４１ａ〜４１ｄは、多数のＵ字状半導体層４５に支持されるので、その自重により撓むことはなく、一定の形状を保つ。これに対し、周辺領域ＡＲ２のワード線導電層４１ａ〜４１ｄは、Ｕ字状半導体層４５のような支持構造を有していない。このため、空隙が形成されると、ワード線導電層４１ａ〜４１ｄは、周辺領域ＡＲ２において、その自重により撓む。これにより、周辺領域ＡＲ２（階段部ＳＴ）にて、撓んだワード線導電層４１ａ〜４１ｄが接触することにより、それらの間がショートする虞がある。
上記問題を解消するため、本実施形態に係る不揮発性半導体記憶装置は、図４Ｃに示すように、周辺領域ＡＲ２の階段部ＳＴにおいて、ワード線導電層４１ａ〜４１ｄを貫通するように形成された柱状層４６（絶縁柱状層）を有する。この柱状層４６は、犠牲層を除去して空隙を形成する前に形成される。よって、柱状層４６は、周辺領域ＡＲ２において空隙が形成された際、ワード線導電層４１ａ〜４１ｄを支持する構造となり、これにより撓みを防止し、階段部ＳＴにて生じる欠陥（ショート）を抑制している。
柱状層４６は、図４Ｃに示すように、ワード線導電層４１ａ〜４１ｄ及び絶縁層４２Ｂを貫通するダミーホール４３Ｂを埋めるように、垂直方向に延びる柱状に形成されている。柱状層４６は、ロウ方向に第１ピッチＰ１よりも大きい第２ピッチＰ２（Ｐ２＞Ｐ１）、カラム方向に所定ピッチをもってマトリクス状に形成されている。柱状層４６は、その径が上方から下方へと次第に小さくなるテーパ状に形成されている。柱状層４６は、絶縁体、例えば、窒化シリコン（ＳｉＮ）にて構成されている。
また、後述するように、階段部ＳＴは、レジストを徐々にスリミングしながら、各々のワード線導電層４１ａ〜４１ｄ及び絶縁層４２Ａをエッチングすることによって形成される。階段部ＳＴを形成する際、柱状層４６がテーパ状に形成されていることから、図４Ｃに示すように、柱状層４６の周りには、ワード線導電層４１ａ〜４１ｄのエッチング残渣である導電層４１ｅ〜４１ｊが形成されてしまう。すなわち、エッチング時に柱状層４６の影となる領域に、ワード線導電層４１ａ〜４１ｄの一部である導電層４１ｅ〜４１ｊが残る。導電層４１ｅ〜４１ｊは、階段部ＳＴの各段の上部に位置する。
また、ワード線導電層４１ａ〜４１ｄの外周には、犠牲層除去のための溝Ｔが形成され、この溝Ｔには、階段部ＳＴの形成時において、テーパ状の絶縁層４２Ｓ（壁状絶縁層）が存在している。このため、図４Ｃに示すように、その絶縁層４２Ｓに沿って、ワード線導電層４１ａ〜４１ｄのエッチング残渣である導電層４１ｋ、４１ｌが形成されてしまう。すなわち、エッチング時に絶縁層４２Ｓの影となる領域に、ワード線導電層４１ａ〜４１ｄの一部である導電層４１ｋ、４１ｌが残る。絶縁層４２Ｓがワード線導電層４１ａ〜４１ｄの周囲を取り囲む壁状に形成されているため、導電層４１ｋ、４１ｌも、ワード線導電層４１ａ〜４１ｄを取り囲むように形成される。また、導電層４１ｋ、４１ｌは、絶縁層４２Ｓを取り囲むように形成される。
導電層４１ｅ〜４１ｌは、上述した製造工程により形成される。したがって、導電層４１ｅ〜４１ｌは、ワード線導電層４１ａ〜４１ｄと同じ材料、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）にて構成される。導電層４１ｅ〜４１ｌのそれぞれは、ワード線導電層４１ａ〜４１ｄのいずれかと同層に形成される。そして、導電層４１ｅ〜４１ｌの幾つかは、同層のワード線導電層４１ａ〜４１ｄと近接して形成され、場合によってはその同層のワード線導電層４１ａ〜４１ｄと電気的に短絡する。
一例として、図４Ｃにおいて、導電層４１ｅは、ワード線導電層４１ｂと同層に形成され、ワード線導電層４１ｂと短絡している。また、導電層４１ｋは、ワード線導電層４１ｂと短絡している（図示略）。その他の導電層４１ｆ〜４１ｊ、４１ｌは、ワード線導電層４１ａ〜４１ｄと十分に離間され、短絡はないものとする。これはあくまで一例であり、導電層４１ｅ〜４１ｌとワード線導電層４１ａ〜４１ｄとの位置関係は、図４Ｃに示すものに限定されるわけではない。
また、実施形態に係る不揮発性半導体記憶装置は、周辺領域ＡＲ２にて、図４Ｃに示すように、上層の配線（図示略）とワード線導電層４１ａ〜４１ｄを電気的に接続するコンタクトプラグ層６４を有する。
コンタクトプラグ層６４は、積層方向に延びる柱状に形成され、その下面が階段部ＳＴのワード線導電層４１ａ〜４１ｄの上面に接するように形成されている。コンタクトプラグ層６４は、上方から下方へとその径が小さくなるようなテーパ状に形成されている。コンタクトプラグ層６４は、階段部ＳＴの上部を覆う絶縁層を貫通するコンタクトホール６４Ａ内に形成されている。コンタクトプラグ層６４は、タングステン（Ｗ）等の金属にて構成されている。
次に、コンタクトプラグ層６４を形成する条件について説明する。コンタクトプラグ層６４は、ワード線導電層４１ａ〜４１ｄのいずれかと短絡された導電層４１ｅ〜４１ｌと離間して形成する。これにより、コンタクトプラグ層６４及び導電層４１ｅ〜４１ｌによって、ワード線導電層４１ａ〜４１ｄの間でショートが発生することはない。一例として、図４Ｃにおいて、コンタクトプラグ層６４は、ワード線導電層４１ｂと短絡された導電層４１ｅと離間して形成されている。また、コンタクトプラグ層６４は、ワード線導電層４１ｂと短絡された導電層４１ｋと離間して形成されている。なお、図４Ｃに示す一例において、コンタクトプラグ層６４は、ワード線導電層４１ｃと短絡されていない導電層４１ｈと接するように形成されていてもよく、また、ワード線導電層４１ｄと短絡されていない導電層４１ｊと接するように形成されていてもよい。
図６は、溝Ｔとコンタクトプラグ層６４との関係を示す図である。図６に示すように、導電層４１ｋ、４１ｌは、第１角度θ１（近似値）の傾斜をもってテーパ状に形成されて、導電層４１ｋと導電層４１ｌとは、合わせて第１高さＨ１をもって形成されているものとする。コンタクトプラグ層６４は、第２角度θ２（近似値）の傾斜をもってテーパ状に形成されて、コンタクトプラグ層６４は、導電層４１ｋの下面から第２高さＨ２をもって形成されているものとする。また、コンタクトプラグ層６４の直径は、直径Ｄであるものとする。
さらに、コンタクトプラグ層６４の上端と、溝Ｔに面する導電層４１ｌの端との間の水平方向の距離を距離Ｗとする。また、溝Ｔの上端と、導電層４１ｋの下端との間の水平方向の距離を距離Ｌ１とする。さらに、コンタクトプラグ層６４の上端におけるコンタクトプラグ層６４の半径と、コンタクトプラグ層６４が貫通する絶縁層４２Ａの上面におけるコンタクトプラグ層６４との差を距離Ｌ２とする。
上記図６に示す場合にあっては、コンタクトプラグ層６４は、以下に示す（数式１）〜（数式３）の位置関係を満たすように形成される。なお、コンタクトプラグ層６４と導電層４１ｌとの間の位置関係も同様である。これにより、コンタクトプラグ層６４と導電層４１ｋ、４１ｌとのショートは防止される。
・Ｗ＞Ｌ１―Ｌ２ …（数式１）
・Ｌ１＝Ｈ１／ｔａｎθ１ …（数式２）
・Ｌ２＝Ｈ２／ｔａｎθ２ …（数式３）
［実施形態に係る不揮発性半導体記憶装置１００の製造方法］
次に、図７Ａ〜図１６Ｂを参照して、実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図７Ａ〜図１６Ｂは、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
先ず、図７Ａ及び図７Ｂに示すように、基板２０の上に、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させて、絶縁層３３、バックゲート導電層３１を形成する。続いて、メモリ領域ＡＲ１にて、バックゲート層３１を所定深さまで掘り込み、バックゲートホール３２を形成する。次に、バックゲートホール３２を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層７１を形成する。
続いて、図８Ａ及び図８Ｂに示すように、バックゲート導電層３１及び犠牲層７１の上部に、ＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）によって、犠牲層７２ａ〜７２ｄ、及びワード線導電層４１ａ〜４１ｄを交互に形成する。ＬＰＣＶＤは、シラン（ＳｉＨ４）ガスとシラン及び三塩化ホウ素（ＢＣｌ３）の混合ガスとを交互に用いる。これによって、犠牲層７２ａ〜７２ｄは、ボロン（不純物）を含まないノンドープのアモルファスシリコンにて構成される。また、ワード線導電層４１ａ〜４１ｄは、ボロン（不純物）を含むアモルファスシリコンにて構成される。
次に、図８Ａ及び図８Ｂに示すように、酸化シリコン（ＳｉＯ２）を堆積させ、マスクとして絶縁層７３を形成する。
続いて、図９Ａ〜図９Ｃに示すように、ワード線導電層４１ａ〜４１ｄ及び犠牲層７２ａ〜７２を貫通するように、メモリホール４３Ａ、及びダミーホール４３Ｂを形成する。メモリホール４３Ａは、メモリ領域ＡＲ１にて、ロウ方向に第１ピッチＰ１、カラム方向に所定ピッチをもつマトリクス状に形成する。また、メモリホール４３Ａは、バックゲートホール３２の両端に整合する位置に形成する。ダミーホール４３Ｂは、周辺領域ＡＲ２にて、ロウ方向に第２ピッチＰ２（Ｐ２＞Ｐ１）、カラム方向に所定ピッチをもつマトリクス状に形成する。
次に、図１０Ａ〜図１０Ｃに示すように、メモリホール４３Ａ及びダミーホール４３Ｂを埋めるように窒化シリコン（ＳｉＮ）を堆積させる。この工程により、メモリホール４３Ａに柱状層７４が形成される。また、ダミーホール４３に柱状層４６が形成される。
続いて、図１１Ａ〜図１１Ｃに示すように、ワード線導電層４１ａ〜４１ｄ、及び犠牲層７２ａ〜７２を貫通する溝Ｔを形成する。溝Ｔは、ワード線導電層４１ａ〜４１ｄをメモリ領域ＡＲ１にて櫛歯状に分断するように形成する。
次に、図１２Ａ〜図１２Ｂに示すように、溝Ｔを介して、犠牲層７２ａ〜７２を除去して、その除去された部分に空隙Ａｇを形成する。
続いて、図１３Ａ〜図１３Ｃに示すように、空隙Ａｇ、及び溝Ｔを埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２Ａ、４２Ｓを形成する。絶縁層４２Ａは、ワード線導電層４１ａ〜４１ｄの間に形成される。絶縁層４２Ｓは、溝Ｔを埋めるように形成される。
次に、図１４Ａ及び図１４Ｂに示すように、メモリ領域ＡＲ１にて、柱状層７４を除去して、メモリホール４３Ａを再び形成する。続いて、メモリホール４３Ａを介して、犠牲層７１を除去して、バックゲートホール３２を再び形成する。
続いて、図１５Ａ及び図１５Ｂに示すように、メモリ領域ＡＲ１にて、メモリホール４３Ａ及びバックゲートホール３２に面する側面に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を順次堆積させ、メモリゲート絶縁層４４を形成する。続いて、メモリゲート絶縁層４４の側面に、メモリホール４３Ａ及びバックゲートホール３２を埋めるように、ポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させ、Ｕ字状柱状半導体層４５を形成する。
次に、図１６Ａ及び図１６Ｂに示すように、周辺領域ＡＲ２にて、ワード線導電層４１ａ〜４１ｄにレジストを堆積させる。そして、そのレジストをスリミングさせつつ、ワード線導電層４１ａ〜４１ｄをエッチングすることにより階段部ＳＴを形成する。この図１６Ａ及び図１６Ｂに示す工程において、エッチング時に柱状層４６の影となる領域に、ワード線導電層４１ａ〜４１ｄの一部である導電層４１ｅ〜４１ｊが残存する。また、エッチング時に溝Ｔを埋める絶縁層４２Ｓの影となる領域に、ワード線導電層４１ａ〜４１ｄの一部である導電層４１ｋ、４１ｌが残存する。
そして、図１６Ａ及び図１６Ｂに示す工程の後、ワード線導電層４１ｄの上面まで酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２Ｂを形成する。以上の工程を経て、メモリトランジスタ層４０は形成される。なお、ワード線導電層４１ａ〜４１ｄは、熱処理を加えて、ポリシリコン（ｐｏｌｙ−Ｓｉ）とする。
［実施形態に係る不揮発性半導体記憶装置１００の効果]
実施形態に係る不揮発性半導体記憶装置１００の製造方法において、ワード線導電層４１ａ〜４１ｄ及び、犠牲層７２ａ〜７２ｄは、共にアモルファスシリコンにて構成される。したがって、ワード線導電層４１ａ〜４１ｄ及び犠牲層７２ａ〜７２ｄは、単一の堆積装置で連続して形成され、歩留まりを向上させることができる。
ここで、ワード線導電層４１ａ〜４１ｄをアモルファスシリコンにて構成し、犠牲層を酸化シリコンにて構成した比較例を考える。この比較例の場合、ワード線導電層４１ａ〜４１ｄと犠牲層とのエッチングレートは大きく異なる。したがって、比較例において、メモリホール４３を、ワード線導電層４１ａ〜４１ｄ、及び犠牲層を貫通するように一括して形成することは困難である。一方、上記実施形態においては、ワード線導電層４１ａ〜４１ｄ、及び犠牲層７２ａ〜７２ｄは、共にアモルファスシリコンにて構成され、エッチングレートは略同じである。したがって、メモリホール４３Ａを、ワード線導電層４１ａ〜４１ｄ、及び犠牲層７２ａ〜７２ｄを貫通するように一括して形成することができる。
さらに、犠牲層７２ａ〜７２ｄを除去する工程において、メモリ領域ＡＲ１及び周辺領域ＡＲ２（階段部ＳＴ）には、柱状層７４、４６が形成されている。したがって、柱状層７４、４６によって、ワード線導電層４１ａ〜４１ｄは、犠牲層７２ａ〜７２ｄが除去されて空隙Ａｇが形成された場合であっても、崩壊することなく、その構造を保持することができる。例えば、柱状層７４、４６が形成されていない場合、撓みによりワード線導電層４１ａ〜４１ｄは互いに接触してショートするおそれがある。すなわち、上記実施形態は、階段部ＳＴに生じるショートを抑制することができる。
また、柱状部４５Ａ（メモリホール４３Ａ）は、メモリ領域ＡＲ１にてロウ方向に第１ピッチＰ１をもって形成され、柱状層４６（ダミーホール４３Ｂ）は、周辺領域ＡＲ２にてロウ方向に第１ピッチＰ１よりも大きい第２ピッチＰ２をもって形成されている。したがって、メモリ領域ＡＲ１においては、高密度に柱状部４５Ａ（メモリストリングＭＳ）を形成することができる。そして、周辺領域ＡＲ２においては、コンタクトプラグ６４は、柱状層４６により阻害されることなく形成することができる。
また、上記実施形態において、コンタクトプラグ層６４は、ワード線導電層４１ａ〜４１ｄのいずれかと短絡された導電層４１ｅ〜４１ｌと離間して形成されている。これにより、コンタクトプラグ層６４及び導電層４１ｅ〜４１ｌによって、ワード線導電層４１ａ〜４１ｄの間でショートが発生することはない。
［その他の実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記実施形態において、メモリゲート絶縁層４４及びＵ字状柱状半導体層４５は、メモリホール４３Ａ内に柱状層７４を埋めた後、柱状層４３Ａを除去して形成される。しかしながら、メモリゲート絶縁層４４及びＵ字状柱状半導体層４５は、柱状層７４を形成することなく、メモリホール４３Ａ内に直接形成してもよい。
例えば、上記実施形態において、ワード線導電層４１ａ〜４１ｄは、櫛歯状に形成されているが、メモリ領域ＡＲ１及び周辺領域ＡＲ２に亘ってストライプ状に形成されたものであってもよい。
例えば、上記実施形態は、メモリ領域ＡＲ１にＵ字状半導体層４５を設けた構成であるが、例えば、特開２００７−２６６１４３に記載のようなメモリ領域ＡＲ１にＩ字状の半導体層を設けた構成であってもよい。
ＡＲ１…メモリ領域、 ＡＲ２…周辺領域、 ＭＳ…メモリストリング、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 １００…不揮発性半導体記憶装置、 ２０…基板、 ３０…バックゲート層 ４０…メモリトランジスタ層、 ５０…選択トランジスタ層、 ６０…配線層。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、
    前記第１領域及び前記第２領域に亘って積層され、且つ前記第１領域にて前記メモリセルの制御電極として機能し、前記第２領域にてその端部の位置が異なるように階段状に形成された階段部を有する複数の第１導電層と、
    前記第１領域にて前記第１導電層に囲まれ、積層方向に延びる第１柱状部を含み、前記メモリセルのボディとして機能する半導体層と、
    前記第１柱状部の側面と前記第１導電層との間に形成され、且つ電荷を蓄積し前記メモリセルのデータを保持するための電荷蓄積層と、
    前記第２領域にて前記階段部を構成する前記第１導電層に囲まれ、積層方向に延びる絶縁体からなる第２柱状部を含む絶縁柱状層と
    を備えることを特徴とする不揮発性半導体記憶装置。
  2. 前記半導体層は、前記積層方向に直交する第１方向に第１ピッチをもって配置され、
    前記絶縁柱状層は、前記第１方向に前記第１ピッチよりも大きい第２ピッチをもって配置されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 複数の前記第１導電層と同層に形成され且つ前記階段部の各段の上部に位置する第２導電層と、
    前記第１導電層から積層方向に延びるコンタクト層と、
    を更に備え、
    前記第２導電層は、前記絶縁柱状層の周囲に形成され且つその一部を前記第１導電層に接するように形成され、
    前記コンタクト層は、前記第１導電層と接する前記第２導電層から離間して設けられている
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記第１導電層の周囲を囲むように形成された壁状絶縁層と、
    前記壁状絶縁層を囲むように且つその一部を前記第１導電層に接するように形成された複数の第３導電層とを更に備え、
    前記コンタクト層は、前記第３導電層から離間して設けられている
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、
    前記第１領域及び前記第２領域に亘って基板上に複数の導電層及び犠牲層を交互に積層させる工程と、
    前記第１領域及び前記第２領域にて複数の前記導電層及び前記犠牲層を貫通するホールを形成する工程と、
    前記第１領域及び前記第２領域にて前記ホールを埋めるように柱状の絶縁体からなる第１絶縁層を形成する工程と、
    前記第１領域及び前記第２領域にて複数の前記導電層及び前記犠牲層を貫通する溝を形成する工程と、
    前記第１領域及び前記第２領域にて前記溝を介して前記犠牲層を除去して、除去された前記犠牲層の位置に空隙を形成する工程と、
    前記第１領域及び前記第２領域にて前記空隙及び前記溝を埋めるように第２絶縁層を形成する工程と、
    前記第１領域にて前記第１絶縁層を除去し、前記第２領域にて前記第１絶縁層を残存させる工程と、
    前記第１領域にて前記ホールに、電荷蓄積層及び半導体層を形成する工程と、
    前記第２領域にて複数の前記導電層の端部の位置が異なるように複数の前記導電層を階段状に加工して、階段部を形成する工程と
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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