JP4982540B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents
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Description
[第1実施形態に係る不揮発性半導体記憶装置100の構成]
先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置100の構成について説明する。図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100のブロック図である。
次に、図6A〜図14を参照して、第1実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図6A〜図14は、第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す図である。
第1実施形態に係る不揮発性半導体記憶装置100の製造方法において、ワード線導電層41a〜41d及び、犠牲層72a〜72dは、共にアモルファスシリコンにて構成される。したがって、ワード線導電層41a〜41d及び犠牲層72a〜72dは、単一の堆積装置で連続して形成され、歩留まりを向上させることができる。
[第2実施形態に係る不揮発性半導体記憶装置の構成]
次に、図15A〜図15Cを参照して、第2実施形態に係る不揮発性半導体装置の積層構造について説明する。図15Aは、第2実施形態に係る不揮発性半導体記憶装置の概略上面図である。図15Bは、図15AのI−I’断面図であり、図15Cは、図15AのII−II’断面図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、図16A〜図19Bを参照して、第2実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図16A〜図19Bは、第2実施形態に係る不揮発性半導体記憶装置の製造工程を示す図である。
第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態の図13A、図13B及び図14に示す工程を必要としないので、第1実施形態よりも歩留まりを向上させることができる。
以上、不揮発性半導体記憶装置の一の実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
Claims (4)
- 電気的に書き換え可能な複数のメモリセルを配置された第1領域、及び前記第1領域に隣接する第2領域を有する不揮発性半導体記憶装置であって、
前記第1領域及び前記第2領域に亘って積層されて前記第1領域にて前記メモリセルの制御電極として機能する複数の導電層と、
前記第1領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、
前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と
を備え、
前記導電層は、
前記第1領域にて第1方向に第1ピッチをもって配列されて、前記第1方向と直交する第2方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第1溝と、
前記第2領域にて前記第1方向に第2ピッチをもって配列されて、前記第2方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第2溝と、
前記第2領域にて前記第2溝に挟まれるように前記第1方向に第3ピッチをもって配列されて、前記第2方向を長手方向とするストライプ状に形成され、且つ前記複数の導電層を貫通して形成された第3溝とを備え、
前記第2領域にて複数の前記導電層の端部の位置が異なるように、前記第2領域にて複数の前記導電層は階段部を構成し、
前記第2ピッチは、前記第1ピッチの2倍であり、
前記第3ピッチは、前記第2ピッチに等しい
ことを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルを配置された第1領域、及び前記第1領域に隣接する第2領域を有する不揮発性半導体記憶装置であって、
前記第1領域及び前記第2領域に亘って積層されて前記第1領域にて前記メモリセルの制御電極として機能する複数の導電層と、
前記第1領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、
前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と、
前記第2領域にて前記導電層と同層に設けられ且つ前記導電層に接するように形成された絶縁層と
を備え、
前記導電層は、
前記第1領域にて第1方向に第1ピッチをもって配列されて、前記第1方向と直交する第2方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第1溝と、
前記第2領域にて前記第1方向に第2ピッチをもって配列されて、前記第2方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第2溝とを備え、
前記絶縁層は、前記第2領域にて前記第1方向に第3ピッチをもって配列されて、前記第2方向を長手方向とするストライプ状に形成され、
前記第2領域にて複数の前記導電層の端部の位置が異なるように、前記第2領域にて複数の前記導電層は階段部を構成し、
前記第2ピッチは、前記第1ピッチの2倍であり、
前記第3ピッチは、前記第2ピッチに等しい
ことを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルを配置された第1領域、及び前記第1領域に隣接する第2領域を有する不揮発性半導体記憶装置の製造方法であって、
前記第1領域及び前記第2領域に亘って基板上に複数の導電層及び犠牲層を交互に積層させる工程と、
前記第1領域に複数の前記導電層及び前記犠牲層を貫通するホールを形成する工程と、
前記ホールに面する側面に電荷蓄積層を形成する工程と、
前記ホールを埋めるように半導体層を形成する工程と、
前記第1領域にて複数の前記導電層及び前記犠牲層を貫通し且つ第1方向に第1ピッチをもって配列されて、前記第1方向に直交する第2方向を長手方向とするストライプ状に第1溝を形成すると共に、前記第2領域にて複数の前記導電層及び前記犠牲層を貫通し且つ前記第1方向に第2ピッチをもって配列されて、前記第2方向を長手方向とするストライプ状に第2溝を形成する工程と、
前記第1領域にて前記第1溝を介して前記犠牲層を除去して第1空隙を形成すると共に、前記第2領域にて前記第2溝に面する前記犠牲層の側面を後退させて第2空隙を形成する工程と、
前記第1溝、前記第2溝、前記第1空隙、及び前記第2空隙を埋めるように第1絶縁層を形成する工程と、
前記第1絶縁層を形成した後に、前記第2領域にて前記導電層及び残存した前記犠牲層を貫通する第3溝を形成する工程と、
前記第3溝を介して残存した前記犠牲層を除去して第3空隙を形成する工程と、
前記第3溝及び前記第3空隙を埋めるように第2絶縁層を形成する工程と、
前記第2領域にて複数の前記導電層の端部の位置が異なるように、前記第2領域にて複数の前記導電層を階段状に形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 電気的に書き換え可能な複数のメモリセルを配置された第1領域、及び前記第1領域に隣接する第2領域を有する不揮発性半導体記憶装置の製造方法であって、
前記第1領域及び前記第2領域に亘って基板上に複数の第1絶縁層及び犠牲層を交互に積層させる工程と、
前記第1領域に複数の前記第1絶縁層及び前記犠牲層を貫通するホールを形成する工程と、
前記ホールに面する側面に電荷蓄積層を形成する工程と、
前記ホールを埋めるように半導体層を形成する工程と、
前記第1領域にて複数の前記第1絶縁層及び前記犠牲層を貫通し且つ第1方向に第1ピッチをもって配列されて、前記第1方向に直交する第2方向を長手方向とするストライプ状に第1溝を形成すると共に、前記第2領域にて複数の前記第1絶縁層及び前記犠牲層を貫通し且つ前記第1方向に第2ピッチをもって配列されて、前記第2方向を長手方向とするストライプ状に第2溝を形成する工程と、
前記第1領域にて前記第1溝を介して前記犠牲層を除去して第1空隙を形成すると共に、前記第2領域にて前記第2溝に面する前記犠牲層の側面を後退させて第2空隙を形成する工程と、
前記第1領域及び前記第2領域にて前記第1空隙及び前記第2空隙を埋めるように導電層を形成する工程と、
前記第1領域及び前記第2領域にて前記第1溝及び前記第2溝を埋めるように第2絶縁層を形成する工程と、
前記第2領域にて複数の前記導電層の端部の位置が異なるように、前記第2領域にて複数の前記導電層を階段状に形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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