KR102591927B1 - 응력-보상 슬릿 트렌치 구조물들 또는 응력-흡수 시일 링 구조물들을 포함하는 3차원 메모리 다이 및 이의 제조 방법 - Google Patents

응력-보상 슬릿 트렌치 구조물들 또는 응력-흡수 시일 링 구조물들을 포함하는 3차원 메모리 다이 및 이의 제조 방법 Download PDF

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Abstract

반도체 다이는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들, 및 복수의 교번하는 스택들을 통해 연장되는 메모리 스택 구조물들을 포함한다. 복수의 슬릿 트렌치 충전 구조물들이 복수의 교번하는 스택들의 적어도 2개의 이웃하는 교번하는 스택들의 세트보다 수평 방향을 따라 더 멀리 측방향으로 연장될 수 있다. 각각의 분할기 트렌치 충전 구조물 및 각각의 슬릿 트렌치 충전 구조물은 동일한 재료 조성을 갖는 적어도 하나의 재료 부분의 각자의 세트를 가질 수 있다. 또한, 제1 시일 링 폭을 갖는 제1 시일 링 구조물, 및 제2 시일 링 폭을 갖는 제2 시일 링 구조물을 포함하여, 제1 시일 링 폭이 제2 시일 링 폭보다 작은 복수의 네스팅된 시일 링 구조물들이 제공될 수 있다.

Description

응력-보상 슬릿 트렌치 구조물들 또는 응력-흡수 시일 링 구조물들을 포함하는 3차원 메모리 다이 및 이의 제조 방법
관련 출원
본 출원은 2019년 10월 7일자로 출원된 미국 출원 제16/594,892호 및 2019년 10월 7일자로 출원된 미국 출원 일련번호 제16/594,959호로부터의 우선권의 이익을 주장한다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것이며, 특히 웨이퍼 휨을 감소시키기 위한 응력-보상 슬릿 트렌치 구조물들 또는 응력-흡수 시일 링 구조물들을 포함하는 3차원 메모리 다이들 및 이를 형성하기 위한 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 디바이스가 T. Endoh 등에 의한 다음 제목의 논문에 개시되어 있다: "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36.
본 개시내용의 일 실시예에 따르면, 반도체 다이가 제공되며, 이 반도체 다이는, 기판 위에 위치되고 제1 수평 방향을 따라 측방향으로 연장되는 복수의 분할기 트렌치 충전 구조물들에 의해 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들 - 복수의 교번하는 스택들 및 복수의 분할기 트렌치 충전 구조물들은 제1 수평 방향에 수직인 제2 수평 방향을 따라 교번하여 인터레이싱됨 -; 메모리 스택 구조물들의 복수의 세트들 - 메모리 스택 구조물들의 각각의 세트는 복수의 교번하는 스택들의 각자의 교번하는 스택을 통해 수직으로 연장되고, 메모리 스택 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 및 복수의 교번하는 스택들의 적어도 2개의 이웃하는 교번하는 스택들의 세트의 제2 수평 방향을 따른 측방향 범위보다 큰 측방향 거리만큼 제2 수평 방향을 따라 측방향으로 연장되는 복수의 슬릿 트렌치 충전 구조물들을 포함하고, 복수의 분할기 트렌치 충전 구조물들 각각 및 복수의 슬릿 트렌치 충전 구조물들 각각은 동일한 재료 조성을 갖는 적어도 하나의 재료 부분의 각자의 세트를 포함한다.
본 개시내용의 다른 실시예에 따르면, 반도체 구조물을 형성하는 방법이 제공되며, 이 방법은, 기판 위에 연속적인 절연 층들 및 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 메모리 스택 구조물들의 복수의 세트들을 형성하는 단계 - 메모리 스택 구조물들의 각각의 세트는 수직으로 교번하는 시퀀스의 각자의 영역을 통해 수직으로 연장되고, 메모리 스택 구조물들 각각은 각자의 수직 반도체 채널 및 각자의 메모리 필름을 포함함 -; 분할기 트렌치들 및 슬릿 트렌치들을 형성하는 단계 - 분할기 트렌치들은 제1 수평 방향을 따라 측방향으로 연장되고, 수직으로 교번하는 시퀀스를 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들로 분할하고, 슬릿 트렌치들은 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장됨 -; 복수의 교번하는 스택들 내의 희생 재료 층들을, 희생 재료 층들을 에칭하는 에천트 및 전기 전도성 층들의 전도성 재료를 침착하는 반응물에 대한 도관으로서 분할기 트렌치들을 이용하는 전기 전도성 층들로 대체하는 단계; 및 분할기 트렌치들 및 슬릿 트렌치들 각각에 하나 이상의 재료의 세트를 침착하는 단계를 포함하고, 복수의 분할기 트렌치 충전 구조물들이 분할기 트렌치들 내에 형성되고, 복수의 슬릿 트렌치 충전 구조물들이 슬릿 트렌치들 내에 형성된다.
본 개시내용의 일 실시예에 따르면, 반도체 다이는 기판 위에 위치되고 제1 수평 방향을 따라 측방향으로 연장되고 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 이격되는 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들, 복수의 교번하는 스택들을 통해 연장되는 메모리 스택 구조물들의 복수의 세트들, 및 복수의 네스팅된 시일 링 구조물들을 포함하고, 복수의 네스팅된 시일 링 구조물들은, 내측 측벽과 외측 측벽 사이의 제1 시일 링 폭을 갖는 제1 시일 링 구조물, 및 제1 시일 링 폭이 제2 시일 링 폭보다 작도록 내측 측벽과 외측 측벽 사이의 제2 시일 링 폭을 갖는 제2 시일 링 구조물을 포함한다.
본 개시내용의 다른 실시예에 따르면, 반도체 구조물을 형성하는 방법이 제공되며, 이 방법은, 기판 위에 연속적인 절연 층들 및 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 수직으로 교번하는 시퀀스의 각자의 영역을 통해 연장되는 메모리 스택 구조물들의 복수의 세트들을 형성하는 단계; 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되는 배면 트렌치들을 형성함으로써 수직으로 교번하는 시퀀스를 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들로 분할하는 단계; 희생 재료 층들을, 희생 재료 층들을 에칭하는 에천트 및 전기 전도성 층들의 전도성 재료를 침착하는 반응물에 대한 도관으로서 배면 트렌치들을 이용하는 전기 전도성 층들로 대체하는 단계; 절연 층들 및 전기 전도성 층들 위에 유전체 재료 부분들을 형성하는 단계; 및 유전체 재료 부분들의 최상부 표면으로부터 기판까지 연장되고, 교번하는 스택들 및 유전체 재료 부분들의 내측 영역을 측방향으로 둘러싸고 봉입(enclosing)하는 복수의 네스팅된 시일 링 구조물들을 형성하는 단계를 포함하고, 복수의 네스팅된 시일 링 구조물들은, 내측 측벽과 외측 측벽 사이의 제1 시일 링 폭을 갖는 제1 시일 링 구조물; 및 제1 시일 링 구조물을 측방향으로 봉입하거나 제1 시일 링 구조물에 의해 측방향으로 봉입되고, 내측 측벽과 외측 측벽 사이의 제2 시일 링 폭을 갖는 제2 시일 링 구조물을 포함하고, 제1 시일 링 폭은 제2 시일 링 폭보다 작다.
도 1a는 본 개시내용의 실시예에 따른, 다양한 도핑된 반도체 영역들, 전계 효과 트랜지스터들, 평탄화 유전체 층, 에칭 정지 유전체 층, 및 희생 비아 구조물들의 형성 후에 반도체 다이를 형성하기 위한 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 1b는 도 1a의 제1 예시적인 구조물의 단위 다이 영역의 평면도이다.
도 2는 본 개시내용의 일 실시예에 따른, 제1 절연 층들 및 제1 스페이서 재료 층들의 제1-티어의 교번하는 스택의 형성 이후 및 제1-티어 계단형 영역을 패턴화한 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 제1 역-계단형 유전체 재료 부분 및 인터-티어 유전체 층의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 제1-티어 메모리 개구들 및 제1-티어 지지 개구들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 영역의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 5는 본 개시내용의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 6은 본 개시내용의 일 실시예에 따른, 제2 절연 층들 및 제2 스페이서 재료 층들, 제2 계단형 표면들 및 제2 계단형 유전체 재료 부분의 제2-티어의 교번하는 스택의 형성 후의 제1 예시적인 구조의 영역의 수직 단면도이다.
도 7a는 본 개시내용의 일 실시예에 따른, 제2-티어 메모리 개구들 및 제2-티어 지지 개구들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 7b는 도 7a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 7a의 수직 단면도의 평면에 대응한다.
도 8은 본 개시내용의 일 실시예에 따른, 인터-티어 메모리 개구들 및 인터-티어 지지 개구들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 9a 내지 도 9d는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 예시한다.
도 10은 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 11a는 본 개시내용의 일 실시예에 따른, 접촉 레벨 유전체 층 및 분할기 트렌치들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 11a의 수직 단면도의 평면에 대응한다.
도 11c는 도 11a 내지 도 11d의 제1 예시적인 구조물의 단위 다이 영역의 평면도이다. 힌지된 수직 평면 A - A'는 도 11a의 수직 단면도의 평면에 대응한다.
도 11d는 도 11c의 수직 평면 D - D'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 11e는 도 11a 내지 도 11d의 제1 예시적인 구조물의 제1 대안적인 실시예의 단위 다이 영역의 평면도이다.
도 11f는 도 11a 내지 도 11d의 제1 예시적인 구조물의 제2 대안적인 실시예의 단위 다이 영역의 평면도이다.
도 12는 본 개시내용의 일 실시예에 따른 배면 리세스들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 13a는 본 개시내용의 일 실시예에 따른 전기 전도성 층들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 13b는 도 13a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 13a의 수직 단면도의 평면에 대응한다.
도 14a는 본 개시내용의 일 실시예에 따른, 분할기 트렌치 충전 구조물들 및 슬릿 트렌치 충전 구조물들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 14b는 도 14a의 수평 평면 B - B'를 따른 제1 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 14a의 수직 단면도의 평면에 대응한다.
도 14c는 도 14b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 14d는 도 14a 내지 도 14c의 제1 예시적인 구조물의 단위 다이 영역의 평면도이다.
도 14e는 도 14d의 수직 평면 E - E'를 따른 제1 예시적인 구조물의 수직 단면도이다. 힌지된 수직 평면 A - A'는 도 14a의 수직 단면도의 평면에 대응한다.
도 14f는 도 14a 내지 도 14c의 제1 예시적인 구조물의 제1 대안적인 실시예의 단위 다이 영역의 평면도이다.
도 14g는 도 14a 내지 도 14c의 제1 예시적인 구조물의 제2 대안적인 실시예의 단위 다이 영역의 평면도이다.
도 15a는 본 개시내용의 일 실시예에 따른, 주변 디바이스 접촉 비아 구조물들의 형성 후의 제1 예시적인 구조물의 영역의 수직 단면도이다.
도 15b는 도 15a의 제1 예시적인 구조물의 영역의 수평 단면도이다.
도 16a는 본 개시내용의 일 실시예에 따른, 시일 링 구조물의 형성 후의 제1 예시적인 구조물의 단위 다이 영역의 평면도이다.
도 16b는 본 개시내용의 일 실시예에 따른, 시일 링 구조물의 형성 후의 제1 예시적인 구조물의 제1 대안적인 실시예의 단위 다이 영역의 평면도이다.
도 16c는 본 개시내용의 일 실시예에 따른, 시일 링 구조물의 형성 후의 제1 예시적인 구조물의 제2 대안적인 실시예의 단위 다이 영역의 평면도이다.
도 16d는 도 16c의 제1 예시적인 구조물의 제2 대안적인 실시예의 수직 단면도이다.
도 17a는 본 개시내용의 실시예에 따른, 다양한 도핑된 반도체 영역들, 전계 효과 트랜지스터들, 평탄화 유전체 층, 에칭 정지 유전체 층, 및 희생 비아 구조물들의 형성 후에 반도체 다이를 형성하기 위한 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 17b는 도 17a의 제2 예시적인 구조물의 단위 다이 영역의 평면도이다.
도 18은 본 개시내용의 일 실시예에 따른, 제1 절연 층들 및 제1 스페이서 재료 층들의 제1-티어의 교번하는 스택의 형성 이후 및 제1-티어 계단형 영역을 패턴화한 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 19는 본 개시내용의 일 실시예에 따른, 제1 역-계단형 유전체 재료 부분 및 인터-티어 유전체 층의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 20a는 본 개시내용의 일 실시예에 따른, 제1-티어 메모리 개구들 및 제1-티어 지지 개구들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 20b는 도 20a의 제2 예시적인 구조물의 영역의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 20a의 수직 단면도의 평면에 대응한다.
도 21은 본 개시내용의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 22는 본 개시내용의 일 실시예에 따른, 제2 절연 층들 및 제2 스페이서 재료 층들, 제2 계단형 표면들 및 제2 계단형 유전체 재료 부분의 제2-티어의 교번하는 스택의 형성 후의 제2 예시적인 구조의 영역의 수직 단면도이다.
도 23a는 본 개시내용의 일 실시예에 따른, 제2-티어 메모리 개구들 및 제2-티어 지지 개구들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 23b는 도 23a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 23a의 수직 단면도의 평면에 대응한다.
도 24는 본 개시내용의 일 실시예에 따른, 인터-티어 메모리 개구들 및 인터-티어 지지 개구들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 25a 내지 도 25d는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 예시한다.
도 26은 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 27a는 본 개시내용의 일 실시예에 따른, 접촉 제1 레벨 유전체 층 및 배면 트렌치들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 27b는 도 27a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 27a의 수직 단면도의 평면에 대응한다.
도 27c는 도 27a 및 도 27b의 제2 예시적인 구조물의 단위 다이 영역의 평면도이다. 힌지된 수직 평면 A - A'는 도 27a의 수직 단면도의 평면에 대응한다.
도 28은 본 개시내용의 일 실시예에 따른 배면 리세스들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 29a는 본 개시내용의 일 실시예에 따른 전기 전도성 층들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 29b는 도 29a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 29a의 수직 단면도의 평면에 대응한다.
도 30a는 본 개시내용의 일 실시예에 따른, 배면 트렌치 충전 구조물들 및 슬릿 트렌치 충전 구조물들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 30b는 도 30a의 수평 평면 B - B'를 따른 제2 예시적인 구조물의 영역의 수평 단면이다. 힌지된 수직 평면 A - A'는 도 30a의 수직 단면도의 평면에 대응한다.
도 30c는 도 30b의 수직 평면 C - C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 30d는 도 30a 내지 도 30c의 제2 예시적인 구조물의 단위 다이 영역의 평면도이다.
도 31은 본 개시내용의 일 실시예에 따른, 관통 메모리 레벨 접촉 비아 구조물들, 비트 라인 레벨 유전체 층, 및 비트 라인 레벨 금속 상호접속부 구조물들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 32는 본 개시내용의 일 실시예에 따른, 상부 유전체 재료 층들 및 상부 금속 상호접속부 구조물들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 33a는 본 개시내용의 일 실시예에 따른 시일 링 공동들의 형성 후의 제2 예시적인 구조물의 영역의 제1 수직 단면도이다.
도 33b는 본 개시내용의 일 실시예에 따른 시일 링 공동들의 형성 후의 제2 예시적인 구조물의 영역의 제2 수직 단면도이다.
도 33c는 본 개시내용의 일 실시예에 따른, 시일 링 공동들의 형성 후의 제2 예시적인 구조물의 단위 다이 영역의 평면도이다. 수직 평면들 A - A 및 B - B는 각각 도 33a 및 도 33b의 수직 단면도의 평면들에 대응한다.
도 33d는 도 33c의 영역 D의 확대도이다.
도 33e는 본 개시내용의 일 실시예에 따른, 시일 링 공동들의 형성 후의 제2 예시적인 구조물의 대안적인 구성의 단위 다이 영역의 평면도이다.
도 33e는 도 33d의 영역 F의 확대도이다.
도 34a는 본 개시내용의 일 실시예에 따른 시일 링 구조물들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 34b는 본 개시내용의 일 실시예에 따른, 시일 링 구조물들의 형성 후의 제2 예시적인 구조물의 단위 다이 영역의 평면도이다.
도 34c는 도 34b의 영역 C의 확대도이다.
도 34d는 본 개시내용의 일 실시예에 따른, 시일 링 구조물들의 형성 후의 제2 예시적인 구조물의 대안적인 구성의 단위 다이 영역의 평면도이다.
도 34e는 도 34d의 영역 E의 확대도이다.
도 35는 본 개시내용의 일 실시예에 따른 유전체 패시베이션 층의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 36은 본 개시내용의 일 실시예에 따른 접합 패드들의 형성 후의 제2 예시적인 구조물의 영역의 수직 단면도이다.
3차원 메모리 디바이스들에서, 절연 층들 및 희생 재료 층들의 교번하는 스택의 수직 계단들에 수직인 수평 방향을 따라 측방향으로 연장되는 슬릿 트렌치들이 사용되어 도관들을 제공할 수 있고, 도관들을 통해 리세스들을 형성하도록 희생 재료 층들을 제거하기 위한 액체 에천트가 제공되고, 도관들을 통해 리세스들에 전기 전도성 층들(예를 들어, 워드 라인들)을 형성하기 위한 반응물이 제공된다. 슬릿 트렌치들이 동일한 수평 방향(예컨대, 워드 라인 방향)을 따라 측방향으로 연장되기 때문에, 3차원 메모리 디바이스들에서의 기계적 응력은 희생 재료 층들을 전기 전도성 층들로 교체할 때 안장(saddleback) 형상으로 웨이퍼의 변형을 유도한다. 웨이퍼의 안장 형상 변형은 금속 상호접속부 구조물들의 후속 형성 동안 다양한 어려움들을 유도한다. 본 개시내용의 실시예들은 웨이퍼 휨을 감소시키기 위한 응력-보상 슬릿 트렌치 구조물들을 포함하는 3차원 메모리 다이들 및 이를 형성하기 위한 방법들에 관한 것이고, 웨이퍼 휨을 감소시키기 위한 응력-흡수 시일 링 구조물을 포함하는 3차원 메모리 디바이스들에 관한 것이고, 그 다양한 태양들이 상세히 설명된다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 사용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정-중" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상부 표면과 저부 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5 도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직인 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상부 표면들을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하부 표면들을 포함하는 제2 수평 평면 사이의 일반적 영역에 대응하는 레벨을 지칭한다. 본 명세서에 사용되는 바와 같이, "관통 스택" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 메모리 디바이스를 위한 드라이버 회로들과 같은, 그 위에 제작된 집적 회로들을 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 모놀리식 3차원 어레이 내에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨의 다른 메모리 셀 위에 위치된다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩 대 칩 접합(chip-to-chip bonding)에 의해 전반적으로 접합된 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이를 갖는 패키지 또는 칩은 그 내부의 평면들의 총 수만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이인 경우에, 즉 메모리 요소들, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들을 포함하는 다이가 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1a 및 도 1b를 참조하면, 반도체 다이를 형성하기 위한 제1 예시적인 구조물이 예시되어 있다. 도 1b는 제1 예시적인 구조물의 단위 다이 영역 내의 다양한 영역들의 레이아웃을 예시하고, 도 1a는 제1 예시적인 구조의 수직 단면도이다. 일 실시예에서, 제1 예시적인 구조물은 기판(908)을 포함할 수 있으며, 이는 반도체 웨이퍼(이는, 예를 들어, 단결정 실리콘 웨이퍼, 예를 들어 300 mm 실리콘 웨이퍼 또는 200 mm 실리콘 웨이퍼일 수 있음)의 상부 부분에 다양한 도핑된 반도체 영역들(예를 들어, 도핑된 웰들)을 형성함으로써 제공될 수 있다. 예를 들어, 기판(908)은 기판 층(909), 반도체 재료 층(910), 반도체 재료 층(910) 내에 매립된 제1 도핑 웰(6), 및 제2 도핑 웰(6) 내에 매립된 제2 도핑 웰(10)을 포함할 수 있다. 예시적인 예에서, 반도체 재료 층(910) 및 제2 도핑 웰(10)은 p-형 도핑을 가질 수 있고, 제1 도핑 웰(6)은 n-형 도핑을 가질 수 있다. 기판 층(909)은 반도체 기판(예컨대, 실리콘 웨이퍼), 반도체 재료 층(예컨대, 실리콘 웨이퍼 상의 에피택셜 실리콘 층), 또는 절연 층(반도체-온-절연체 기판의 경우에서와 같음)일 수 있다. 추가의 도핑된 웰들은 그 위에 다양한 반도체 디바이스들을 제공하기 위해 필요에 따라 형성될 수 있다. 도핑된 웰들 각각은 p-도핑되거나 n-도핑될 수 있고, 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤ 범위의 원자 농도의 전기 도펀트들을 가질 수 있지만, 더 작은 그리고 더 큰 원자 농도들이 또한 사용될 수 있다.
다양한 반도체 디바이스들(710)이 기판 상에 형성될 수 있다. 다양한 반도체 디바이스들(710)은 상보적 금속 산화물 반도체(CMOS) 디바이스들을 포함할 수 있고, 셀 어레이 영역들 내에서 기판(908) 상에 후속적으로 형성될 메모리 요소들의 3차원 어레이를 동작시키기 위해 사용될 수 있는 다양한 주변 회로들(즉, 드라이버 회로들)을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "셀 어레이 영역"은 메모리 요소들의 3차원 어레이가 형성되는 영역, 예컨대 메모리 평면을 지칭한다. 셀 어레이 영역(예컨대, 메모리 평면)은 또한 메모리 어레이 영역(100)으로 지칭된다. 반도체 디바이스들(710)은 기판(908)의 상단 표면 상에 형성되는 전계 효과 트랜지스터들을 포함할 수 있다.
일반적으로, 반도체 디바이스들(710)은 후속적으로 형성될 메모리 요소들의 적어도 하나의 3차원 어레이의 동작을 제어하는 데 사용될 수 있는 임의의 회로를 포함할 수 있다. 예를 들어, 반도체 디바이스들(710)은 후속적으로 형성될 메모리 요소들의 3차원 어레이의 동작을 제어하는 데 사용되는 주변 디바이스들을 포함할 수 있다. 주변 디바이스들이 형성되는 영역들은 집합적으로 주변 디바이스 영역(300)으로 지칭된다. 주변 디바이스 영역(300)은 특정 유형들의 주변 디바이스들을 제공하도록 구성된 다양한 영역들을 포함할 수 있다. 예시적인 예에서, 감지 증폭기 회로들은 도 1b에서 "S/A"로 표시된 감지 증폭기 영역들 내에 형성될 수 있다. 비트 라인 드라이버 회로들은 도 1b에서 "BD"로 표시되는 비트 라인 드라이버 영역들 내에 형성될 수 있다. 워드 라인 스위치들 및 선택 게이트 전극 스위치는 워드 라인 및 선택 게이트 전극 스위치 영역들에 형성될 수 있으며, 이는 도 1b에서 "WL/SG SW"로 표시된다. 추가의 기타 주변 디바이스들이 도 1b에서 "PERI"로 표시된 기타 주변 디바이스 영역에 형성될 수 있다. 메모리 요소들의 각각의 3차원 어레이는 절연 층들 및 전기 전도성 층들(예컨대, 워드 라인들)의 교번하는 스택들을 이용하여 후속적으로 형성될 수 있다. 이러한 경우에, 교번하는 스택들 내의 층들은 계단형 표면들을 제공하도록 패턴화될 수 있고, 전기 전도성 층들의 각자의 하나와 접촉하는 접촉 비아 구조물들이 그러한 계단형 표면들 내에 형성될 수 있다. 그러한 영역들은 워드 라인 후크업 계단 영역들로 지칭되고, 도 1b에서 "WLHU 계단"으로 표시된다. 워드 라인 후크업 계단 영역들은 또한 계단 영역들(200)로 지칭된다. 전기 전도성 층들에 전기 접점들을 제공하는 데 사용되지 않는 더미 계단형 표면들이 각각의 셀 어레이 영역(즉, 메모리 어레이 영역(100)) 주위에 형성될 수 있다. 그러한 더미 계단형 표면들을 포함하는 영역들은 본 명세서에서 더미 계단 영역들로 지칭되고, 도 1b에서 "더미 계단"으로 표시된다. 추가적인 더미 계단 영역들이 다이 영역의 주변부 내부에 형성될 수 있다. 추가의 더미 계단 영역들은 본 명세서에서 "더미 계단 트랙들"로 지칭된다. 이어서, 시일 링 구조물들 및 가드 링 구조물이 더미 계단 트랙들의 외측 에지에서 형성되고, 이는 반도체 칩의 외측 경계를 한정한다.
시일 링 구조물들 및 가드 링 구조물이 후속적으로 형성되는 영역은 본 명세서에서 시일 링 및 가드 링 영역(400)으로 지칭된다. 커프(kerf) 영역들(500)은 시일 링 구조물들의 영역들 외부에 제공된다. 시일 링 및 가드 링 영역의 외측 주변부 내의 영역은 후속하여 형성될 반도체 다이의 영역을 한정한다. 반도체 다이의 영역은 일반적으로 직사각형 형상을 가질 수 있다. 반도체 다이의 제1 쌍의 측벽들의 수평 방향은 본 명세서에서 제1 수평 방향(hd1)(예를 들어, 워드 라인 방향)으로 지칭되며, 반도체 다이의 제2 쌍의 측벽들의 수평 방향은 본 명세서에서 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)(예컨대, 비트 라인 방향)으로 지칭된다. 커프 영역들은 기판(908)과 그 위의 반도체 디바이스들을 복수의 반도체 다이들로 낱개화하는 동안 파괴될 수 있거나 파괴되지 않을 수 있는 다양한 테스트 구조물들 및 정렬 구조물들을 포함할 수 있다. 단위 다이 영역은 각각의 커프 영역의 폭의 절반을 포함한다.
반도체 디바이스들(710) 위에 평탄화 유전체 층(760)이 형성될 수 있다. 예를 들어, 평탄화 유전체 층(760)은 전계 효과 트랜지스터들의 게이트 구조물들 및 활성 영역들(예컨대 소스 영역들 및 드레인 영역들) 위에 형성될 수 있다. 평탄화 유전체 층(760)은 실리케이트 유리와 같은 평탄화가능한 유전체 재료를 포함할 수 있다. 평탄화 유전체 층(760)의 상단 표면은 예를 들어 화학적 기계적 평탄화에 의해 평탄화될 수 있다.
에칭 정지 유전체 층(790)은 평탄화 유전체 층(760) 위에 형성될 수 있다. 에칭 정지 유전체 층(790)은 후속하여 형성될 위에 놓인 유전체 재료 부분의 에칭 동안에 에칭 정지 재료로서 채용될 수 있는 유전체 재료를 포함할 수 있다. 일 실시예에서, 에칭 정지 유전체 층(70)은 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스의 희생 재료 층들의 재료와는 상이한 재료를 포함하는 적어도 하나의 유전체 재료 서브층을 포함할 수 있다. 예를 들어, 위에 놓인 유전체 재료 부분이 실리콘 산화물을 포함하는 경우, 에칭 정지 유전체 층(790)은 유전체 금속 산화물 층 및 실리콘 질화물 층의 층 스택을 포함할 수 있다. 일 실시예에서, 에칭 정지 유전체 층(790)은 실리콘 질화물 층 및 알루미늄 산화물 층의 층 스택을 포함할 수 있다.
희생 비아 구조물들(477)은 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)을 통해 반도체 디바이스들(710)의 각자의 요소의 상단 표면 상에 형성될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 에칭 정지 유전체 층(790) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 반도체 디바이스들(710)의 컴포넌트들 위에 개구들을 형성할 수 있다. 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)을 통해 포토레지스트 층 내의 개구들 아래에 비아 공동들을 형성하기 위해 이방성 에칭 공정이 수행될 수 있다. 비아 공동들은 반도체 디바이스들(710)의 각자의 하부 컴포넌트의 상단 표면으로 연장될 수 있다. 포토레지스트 층은 예를 들어 애싱(ashing)에 의해 제거될 수 있고, 희생 충전 재료(예컨대, 비정질 실리콘, 실리콘-게르마늄 합금, 중합체 재료, 붕규산염 유리, 또는 유기실리케이트 유리)가 비아 공동들 내에 침착되어 희생 비아 구조물들(477)을 형성할 수 있다. 희생 충전 재료의 잉여 부분들은 에칭 정지 유전체 층(790)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 희생 비아 구조물들(477) 각각은 반도체 디바이스들(710)의 각자의 하나의 컴포넌트와 접촉할 수 있다. 예를 들어, 희생 비아 구조물들(477)의 서브세트는 각자의 게이트 전극과 접촉할 수 있고, 희생 비아 구조물들의 다른 서브세트는 각자의 활성 영역(예컨대, 소스 영역 또는 드레인 영역)과 접촉할 수 있다. 일반적으로, 반도체 디바이스들(710)의 전기적 활성 노드들은 각자의 희생 비아 구조물(477)에 의해 접촉될 수 있다. 희생 비아 구조물들(477)의 상단 표면들은 에칭 정지 유전체 층(790)의 상단 표면들과 동일 평면 상에 있을 수 있다.
도 2를 참조하면, 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)은 각각의 메모리 어레이 영역(100)으로부터 그리고 각각의 계단 영역(200)으로부터 제거될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 반도체 디바이스들(710)을 포함하는 각각의 영역을 덮을 수 있고, 포토레지스트 층에 의해 덮이지 않은 평탄화 유전체 층(760) 및 에칭 정지 유전체 층(790)의 부분들은 적어도 하나의 에칭 공정에 의해 제거될 수 있고, 이는 등방성 에칭 공정(예컨대 습식 에칭 공정) 및/또는 이방성 에칭 공정(예컨대, 반응성 이온 에칭 공정)을 포함할 수 있다. 기판(908)의 상단 표면(예컨대, 제2 도핑 웰(10)의 상단 표면)은 메모리 어레이 영역(100) 및 인접한 계단 영역들(200) 내에서 물리적으로 노출될 수 있다.
제1 재료 층들 및 제2 재료 층들의 교번하는 스택이 후속적으로 형성된다. 각각의 제1 재료 층은 제1 재료를 포함할 수 있고, 각각의 제2 재료 층은 제1 재료와는 상이한 제2 재료를 포함할 수 있다. 재료 층들의 적어도 다른 교번하는 스택이 후속하여 제1 재료 층들 및 제2 재료 층들의 교번하는 스택 위에 형성되는 경우에, 교번하는 스택은 본 명세서에서 제1-티어의 교번하는 스택으로 지칭된다. 제1-티어의 교번하는 스택의 레벨은 본 명세서에서 제1-티어 레벨로 지칭되고, 후속적으로 제1-티어 레벨 바로 위에 형성될 교번하는 스택의 레벨은 본 명세서에서 제2-티어 레벨로 지칭되는 식이다.
제1-티어의 교번하는 스택은 제1 재료 층들로서의 제1 절연 층(132), 및 제2 재료 층들로서의 제1 스페이서 재료 층들을 포함할 수 있다. 일 실시예에서, 제1 스페이서 재료 층들은 후속하여 전기 전도성 층들로 대체되는 희생 재료 층들일 수 있다. 다른 실시예에서, 제1 스페이서 재료 층들은 후속하여 다른 층들로 대체되지 않는 전기 전도성 층들일 수 있다. 본 개시내용은 희생 재료 층들이 전기 전도성 층들로 대체되는 실시예들을 사용하여 기재되지만, 스페이서 재료 층들이 전기 전도성 층들로서 형성되는 실시예들(이에 의해 대체 공정들을 수행할 필요성을 배제함)이 본 명세서에서 명확히 고려된다.
일 실시예에서, 제1 재료 층들 및 제2 재료 층들은 각각 제1 절연 층들(132) 및 제1 희생 재료 층들(142)일 수 있다. 일 실시예에서, 각각의 제1 절연 층(132)은 제1 절연 재료를 포함할 수 있고, 각각의 제1 희생 재료 층(142)은 제1 희생 재료를 포함할 수 있다. 교번하는 복수의 제1 절연 층들(132) 및 제1 희생 재료 층들(142)이 기판(908) 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "희생 재료"는 후속 처리 단계 동안 제거되는 재료를 지칭한다.
본 명세서에 사용되는 바와 같이, 제1 요소들 및 제2 요소들의 교번하는 스택은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 전반적으로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 전반적으로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
제1-티어의 교번하는 스택(132, 142)은 제1 재료로 구성된 제1 절연 층들(132), 및 제1 재료와는 상이한 제2 재료로 구성된 제1 희생 재료 층들(142)을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 제1 절연 층들(132)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 제1 절연 층들(132)의 제1 재료는 실리콘 산화물일 수 있다.
제1 희생 재료 층들(142)의 제2 재료는 제1 절연 층들(132)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
제1 희생 재료 층들(142)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제1 희생 재료 층들(142)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)은 실리콘 질화물을 포함하는 재료 층들일 수 있다.
일 실시예에서, 제1 절연 층들(132)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는, 예를 들어 화학 기상 침착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 제1 절연 층들(132)에 사용되는 경우, 테트라에틸오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제1 절연 층(132) 및 각각의 제1 희생 재료 층(142)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제1 절연 층(132) 및 제1 희생 재료 층(142)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제1-티어의 교번하는 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)은 각자의 제1 희생 재료 층(142) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제1 절연 캡 층(170)이 후속적으로 제1 교번하는 스택(132, 142) 위에 형성된다. 제1 절연 캡 층(170)은 제1 절연 층(132)에 사용될 수 있는 임의의 유전체 재료일 수 있는 유전체 재료를 포함한다. 일 실시예에서, 제1 절연 캡 층(170)은 제1 절연 층(132)과 동일한 유전체 재료를 포함한다. 제1 절연 캡 층(170)의 두께는 20 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
제1 절연 캡 층(170) 및 제1-티어의 교번하는 스택(132, 142)은 계단 영역(200) 내에 제1 계단형 표면들을 형성하도록 패턴화될 수 있다. 제1-티어의 교번하는 스택(132, 142)의 각각의 층은 에칭 정지 유전체 층(790) 위로부터 제거될 수 있다. 계단 영역(200)은 제1 계단형 표면들이 형성되는 각자의 제1 계단형 영역, 및 추가의 계단형 표면들이 후속하여 (후속으로 제1-티어 구조물 위에 형성될) 제2-티어 구조물 및/또는 추가의 티어 구조물들로 형성되는 제2 계단형 영역을 포함할 수 있다. 제1 계단형 표면들은, 예를 들어 내부에 개구를 갖는 마스크 층을 형성하고, 제1 절연 캡 층(170)의 레벨들 내에 공동을 에칭하고, 반복적으로, 에칭된 영역을 확장시키고 에칭된 영역 내의 에칭된 공동의 저부 표면 바로 아래에 위치된 제1 희생 재료 층(142) 및 제1 절연 층(132)의 각각의 쌍을 에칭함으로써 공동을 수직으로 리세스시킴으로써 형성될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)의 상단 표면들은 제1 계단형 표면들에서 물리적으로 노출될 수 있다. 제1 계단형 표면들 위에 놓인 공동은 본 명세서에서 제1 계단형 공동으로 지칭된다.
제1 절연 층들(132) 및 제1 희생 재료 층들(142)은 메모리 어레이 영역(100)의 전체 영역 위에 연속적으로 연장되고, 따라서 각각 제1 연속적인 절연 층들 및 제1 연속적인 희생 재료 층들로 또한 지칭된다. 제1 연속적인 절연 층들 및 제1 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스가 기판(908) 위에 형성될 수 있다. 제1 계단형 표면들은 수직으로 교번하는 시퀀스의 주변 부분들에 형성된다. 수직으로 교번하는 시퀀스의 각각의 층은 메모리 어레이 영역(100) 내에 존재한다. 제1 연속적인 희생 재료 층들의 측방향 범위는 각각의 계단 영역(200) 내의 기판(908)으로부터의 수직 거리에 따라 감소한다. 일 실시예에서, 수직으로 교번하는 시퀀스의 모든 층들이 에칭 정지 유전체 층(790) 위로부터 제거되고, 수직으로 교번하는 시퀀스의 나머지 부분들의 계단형 표면들은 에칭 정지 유전체 층(790)이 존재하는 영역들까지 연장되지 않는다.
도 3을 참조하면, 유전체 충전 재료(예를 들어, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리)가 제1 계단형 공동을 충전하도록 침착될 수 있다. 유전체 충전 재료의 잉여 부분들은 제1 절연 캡 층(170)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 계단형 표면들 위에 놓인 영역을 충전하는 유전체 충전 재료의 나머지 부분은 제1 계단형 유전체 재료 부분(165)을 구성한다. 본 명세서에 사용되는 바와 같이, "계단형" 요소는, 계단형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 제1 역-계단형 유전체 재료 부분은 에칭 정지 유전체 층(790) 위에 놓이고 그와 접촉한다. 제1-티어의 교번하는 스택(132, 142) 및 제1 계단형 유전체 재료 부분(165)은 후속하여 수정되는 공정-중 구조인 제1-티어 구조를 집합적으로 구성한다.
인터-티어 유전체 층(180)이 선택적으로 제1-티어 구조물(132, 142, 170, 165) 위에 침착될 수 있다. 인터-티어 유전체 층(180)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 일 실시예에서, 인터-티어 유전체 층(180)은 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층들(132)의 재료보다 더 큰 에칭 속도를 갖는 도핑된 실리케이트 유리를 포함할 수 있다. 예를 들어, 인터-티어 유전체 층(180)은 포스포실리케이트 유리를 포함할 수 있다. 인터-티어 유전체 층(180)의 두께는 30 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
도 4a 및 도 4b를 참조하면, 다양한 제1-티어 개구들(149, 129)이 인터-티어 유전체 층(180) 및 제1-티어 구조물(132, 142, 170, 165)을 통해 기판(908) 내로 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 인터-티어 유전체 층(180) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 이를 통해 다양한 개구들을 형성할 수 있다. 포토레지스트 층 내의 개구들의 패턴은 인터-티어 유전체 층(180) 및 제1-티어 구조물(132, 142, 170, 165)을 통해 제1 이방성 에칭 공정에 의해 기판(908)으로 전사되어, 다양한 제1-티어 개구들(149, 129)을 동시에, 즉 제1 등방성 에칭 공정 동안 형성한다. 다양한 제1-티어 개구들(149, 129)은 제1-티어 메모리 개구들(149) 및 제1-티어 지지 개구들(129)을 포함할 수 있다. 제1 교번하는 스택(132, 142) 내의 단계들(S)의 위치들이 도 4b에 점선들로 예시되어 있다.
제1-티어 메모리 개구들(149)은 제1 교번하는 스택(132, 142) 내의 각각의 층을 통해 메모리 어레이 영역(100) 내에 형성되고 후속하여 메모리 스택 구조물들을 형성하는 데 사용되는 개구들이다. 제1-티어 메모리 개구들(149)은 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 제1-티어 메모리 개구들(149)의 클러스터들로 형성될 수 있다. 제1-티어 메모리 개구들(149)의 각각의 클러스터는 제1-티어 메모리 개구들(149)의 2차원 어레이로서 형성될 수 있다.
제1-티어 지지 개구들(129)은 계단형 영역(200) 내에 형성되는 개구들이다. 제1 계단형 유전체 재료 부분(165)을 통해 형성되는 제1-티어 지지 개구들(129)의 서브세트가 제1 계단형 표면들의 각자의 수평 표면을 통해 형성될 수 있다.
일 실시예에서, 제1 이방성 에칭 공정은 제1-티어의 교번하는 스택(132, 142)의 재료들이 제1 계단형 유전체 재료 부분(165)의 재료와 동시에 에칭되는 초기 단계를 포함할 수 있다. 초기 에칭 단계의 화학적 특성은 제1 계단형 유전체 재료 부분(165)의 재료에 비견되는 평균 에칭 속도를 제공하면서 제1-티어의 교번하는 스택(132, 142)의 제1 및 제2 재료들의 에칭을 최적화시키도록 교번할 수 있다. 제1 이방성 에칭 공정은, 예를 들어 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예를 들어, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제1-티어 개구들(149, 129)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 일 실시예에서, 이방성 에칭 공정의 단자 부분은 제2 도핑된 웰(10)의 상부 부분 내로 에칭되는 오버에칭 단계를 포함할 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
선택적으로, 인터-티어 유전체 층(180)의 레벨에서의 제1-티어 메모리 개구들(149) 및 제1-티어 지지 개구들(129)의 부분들은 등방성 에칭에 의해 측방향으로 확장될 수 있다. 이러한 경우에, 인터-티어 유전체 층(180)은 희석된 플루오르화수소산 내의 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층(132)보다 더 큰 에칭 속도를 갖는 유전체 재료(예컨대, 붕규산염 유리)를 포함할 수 있다. 등방성 에칭(예컨대, HF를 사용하는 습식 에칭)이 인터-티어 유전체 층(180)의 레벨에서 제1-티어 메모리 개구들(149)의 측방향 치수들을 확장시키는 데 사용될 수 있다. 인터-티어 유전체 층(180)의 레벨에 위치된 제1-티어 메모리 개구들(149)의 부분들은 선택적으로, 후속적으로 제2-티어의 교번하는 스택을 통해 형성될(후속적으로 제2-티어 메모리 개구들의 형성 이전에 형성될) 제2-티어 메모리 개구들에 대해 더 큰 랜딩 패드를 제공하도록 확대될 수 있다.
도 5를 참조하면, 희생 제1-티어 개구 충전 부분들(148, 128)이 다양한 제1-티어 개구들(149, 129)에 형성될 수 있다. 예를 들어, 희생 제1-티어 충전 재료가 제1-티어 개구들(149, 129) 각각에 동시에 침착되어 침착된다. 희생 제1-티어 충전 재료는 후속하여 제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다.
일 실시예에서, 희생 제1-티어 충전 재료는 실리콘(예컨대, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V 족 화합물 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 선택적으로, 희생 제1-티어 충전 재료를 침착하기 전에 얇은 에칭 정지 라이너(예를 들어, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 산화물 층 또는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1-티어 충전 재료는 비-등각 침착 또는 등각 침착 방법에 의해 형성될 수 있다.
다른 실시예에서, 희생 제1-티어 충전 재료는 제1 절연 층들(132), 제1 절연 캡 층(170), 및 인터-티어 유전체 층(180)의 재료들보다 높은 에칭 속도를 갖는 실리콘 산화물 재료를 포함할 수 있다. 예를 들어, 희생 제1-티어 충전 재료는 100:1 희석된 플루오르화수소산에서 치밀화된 TEOS 산화물(즉, 화학 기상 침착 공정에서 테트라에틸오르토실리케이트 유리의 분해에 의해 형성되고 후속적으로 어닐링 공정에서 치밀화된 실리콘 산화물 재료)의 에칭 속도보다 적어도 100배 높은 에칭 레이트를 갖는 붕규산염 유리, 또는 다공성 또는 비-다공성 유기실리케이트 유리를 포함할 수 있다. 이러한 경우, 희생 제1-티어 충전 재료를 침착하기 전에 얇은 에칭 정지 라이너(예를 들어, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1-티어 충전 재료는 비-등각 침착 또는 등각 침착 방법에 의해 형성될 수 있다.
또 다른 실시예에서, 희생 제1-티어 충전 재료는 애싱에 의해 후속적으로 제거될 수 있는 비정질 탄소-함유 재료(예를 들어, 비정질 탄소 또는 다이아몬드-형 탄소) 또는 제1 교번 스택(132, 142)의 재료들에 대해 후속적으로 선택적으로 제거될 수 있는 실리콘계 중합체를 포함할 수 있다.
침착된 희생 재료의 부분들은, 제1-티어의 교번하는 스택(132, 142)의 최상부 층 위로부터 예컨대 인터-티어 유전체 층(180) 위로부터 제거될 수 있다. 예를 들어, 희생 제1-티어 충전 재료는 평탄화 공정을 사용하여 인터-티어 유전체 층(180)의 상단 표면으로 리세스될 수 있다. 평탄화 공정은 리세스 에칭(recess etch), 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 인터-티어 유전체 층(180)의 상단 표면은 에칭 정지 층 또는 평탄화 정지 층으로서 사용될 수 있다.
희생 제1-티어 충전 재료의 나머지 부분들은 희생 제1-티어 개구 충전 부분들(148, 128)을 포함한다. 구체적으로, 제1-티어 메모리 개구(149) 내의 희생 재료의 각각의 나머지 부분은 희생 제1-티어 메모리 개구 충전 부분(148)을 구성한다. 제1-티어 지지 개구(129) 내의 희생 재료의 각각의 나머지 부분은 희생 제1-티어 지지 개구 충전 부분(128)을 구성한다. 다양한 희생 제1-티어 개구 충전 부분들(148, 128)은 동시에, 즉, 희생 제1-티어 충전 재료를 침착하는 침착 공정 및 제1 교번하는 스택(132, 142) 위로부터(예컨대, 인터-티어 유전체 층(180)의 상단 표면 위로부터) 제1-티어 침착 공정을 제거하는 평탄화 공정을 포함하는 동일한 세트의 공정들 동안 형성된다. 희생 제1-티어 개구 충전 부분들(148, 128)의 상단 표면들은 인터-티어 유전체 층(180)의 상단 표면과 동일 평면 상에 있을 수 있다. 희생 제1-티어 개구 충전 부분들(148, 128) 각각은 내부에 공동들을 포함할 수 있거나 포함하지 않을 수 있다.
도 6을 참조하면, 제2-티어 구조물이 제1-티어 구조물(132, 142, 170, 148) 위에 형성될 수 있다. 제2-티어 구조물은 희생 재료 층들일 수 있는 절연 층들 및 스페이서 재료 층들의 추가의 교번하는 스택을 포함할 수 있다. 예를 들어, 재료 층들의 제2 교번하는 스택(232, 242)이 후속하여 제1 교번하는 스택(132, 142)의 상단 표면 상에 형성될 수 있다. 제2 교번하는 스택(232, 242)은 교번하는 복수의 제3 재료 층들 및 제 4 재료 층들을 포함할 수 있다. 각각의 제3 재료 층은 제3 재료를 포함할 수 있고, 각각의 제4 재료 층은 제3 재료와는 상이한 제4 재료를 포함할 수 있다. 일 실시예에서, 제3 재료는 제1 절연 층(132)의 제1 재료와 동일할 수 있고, 제4 재료는 제1 희생 재료 층들(142)의 제2 재료와 동일할 수 있다.
일 실시예에서, 제3 재료 층들은 제2 절연 층들(232)일 수 있고, 제4 재료 층들은 제2 절연 층들(232)의 각각의 수직으로 이웃하는 쌍 사이의 수직 간격을 제공하는 제2 스페이서 재료 층들일 수 있다. 일 실시예에서, 제3 재료 층들 및 제4 재료 층들은 각각 제2 절연 층들(232) 및 제2 희생 재료 층들(242)일 수 있다. 제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 제2 희생 재료 층들(242)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다.
일 실시예에서, 각각의 제2 절연 층(232)은 제2 절연 재료를 포함할 수 있고, 각각의 제2 희생 재료 층(242)은 제2 희생 재료를 포함할 수 있다. 이러한 경우에, 제2 교번하는 스택(232, 242)은 교번하는 복수의 제2 절연 층들(232) 및 제2 희생 재료 층들(242)을 포함할 수 있다. 제2 절연 층들(232)의 제3 재료는, 예를 들어 화학 기상 침착(CVD)에 의해 침착될 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 절연 층들(232)에 사용될 수 있는 절연 재료들은 제1 절연 층들(132)에 사용될 수 있는 임의의 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 제2 희생 재료 층들(242)에 사용될 수 있는 희생 재료들은 제1 희생 재료 층들(142)에 사용될 수 있는 임의의 재료일 수 있다. 일 실시예에서, 제2 절연 재료는 제1 절연 재료와 동일할 수 있고, 제2 희생 재료는 제1 희생 재료와 동일할 수 있다.
제2 절연 층들(232) 및 제2 희생 재료 층들(242)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제2 절연 층(232) 및 각각의 제2 희생 재료 층(242)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제2 절연 층(232) 및 제2 희생 재료 층(242)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제2 교번하는 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)은 각자의 제2 희생 재료 층(242) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제2 계단형 영역 내의 제2 계단형 표면들은 적어도 하나의 마스킹 층의 패턴에 적합한 조정으로 제1 계단형 영역 내의 제1 계단형 표면들을 형성하는 데 사용되는 처리 단계들과 동일한 세트의 처리 단계들을 사용하여 계단 영역(200) 내에 형성될 수 있다. 제2 계단형 유전체 재료 부분(265)이 계단형 영역(200) 내의 제2 계단형 표면들 위에 형성될 수 있다.
제2 절연 캡 층(270)이 후속적으로 제2 교번하는 스택(232, 242) 위에 형성될 수 있다. 제2 절연 캡 층(270)은 제2 희생 재료 층들(242)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 제2 절연 캡 층(270)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있다.
제2 절연 층들(232) 및 제2 희생 재료 층들(242)은 메모리 어레이 영역(100)의 전체 영역 위에 연속적으로 연장되고, 따라서 각각 제2 연속적인 절연 층들 및 제2 연속적인 희생 재료 층들로 또한 지칭된다. 제2 연속적인 절연 층들 및 제2 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스가 기판(908) 위에 형성될 수 있다. 제2 계단형 표면들은 수직으로 교번하는 시퀀스의 주변 부분들에 형성된다. 수직으로 교번하는 시퀀스의 각각의 층은 메모리 어레이 영역(100) 내에 존재한다. 제2 연속적인 희생 재료 층들(242)의 측방향 범위는 각각의 계단 영역(200) 내의 기판(908)으로부터의 수직 거리에 따라 감소한다. 일 실시예에서, 수직으로 교번하는 시퀀스의 모든 층들이 에칭 정지 유전체 층(790) 위로부터 제거되고, 수직으로 교번하는 시퀀스의 나머지 부분들의 계단형 표면들은 에칭 정지 유전체 층(790)이 존재하는 영역들까지 연장되지 않는다.
일반적으로 말하면, 연속적인 절연 층들(132, 232) 및 연속적인 스페이서 재료 층들(예컨대, 연속적인 희생 재료 층들(142, 242))의 적어도 하나의 수직으로 교번하는 시퀀스가 기판(908) 위에 형성될 수 있고, 적어도 하나의 계단형 유전체 재료 부분(165, 265)이 적어도 하나의 수직으로 교번하는 시퀀스(132, 142, 232, 242) 상의 계단 영역들 위에 형성될 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)은 제2-티어 교번하는 스택(232, 242)의 상부 부분 내의 층들의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)에 의해 절단된 제2 희생 재료 층들(242)은 드레인 선택 레벨 전기 전도성 층들이 후속적으로 형성되는 레벨들에 대응한다. 드레인 선택 레벨 격리 구조물들(72)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 제2 교번하는 스택(232, 242), 제2 계단형 유전체 재료 부분(265), 제2 절연 캡 층(270), 및 선택적인 드레인 선택 레벨 격리 구조물들(72)은 집합적으로 제2-티어 구조물(232, 242, 265, 270, 72)을 구성한다.
도 7a 및 도 7b를 참조하면, 다양한 제2-티어 개구들(249, 229)이 제2-티어 구조물(232, 242, 265, 270, 72)을 통해 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 제2 절연 캡 층(270) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 이를 통해 다양한 개구들을 형성할 수 있다. 메모리 어레이 영역(100) 내의 제2-티어 메모리 개구들(249)의 패턴은 제1-티어 메모리 개구 충전 부분(148)의 패턴과 동일한 제1-티어 메모리 개구들(149)의 패턴과 동일할 수 있다. 계단 영역(200) 내의 제2-티어 지지 개구들(229)의 패턴의 측방향 범위는 제2-티어의 교번하는 스택(232, 242)의 계단형 표면들의 영역들 내로 제한될 수 있다. 다시 말해, 제2-티어 지지 개구들(229)은 제2 역-계단형 유전체 재료 부분(265)이 스택간 유전체 층(180)의 상단 표면과 접촉하는 영역 내에 없을 수 있다. 따라서, 제1-티어 개구들(149, 129)을 패턴화하는 데 사용되는 리소그래픽 마스크가 포토레지스트 층을 패턴화하는 데 사용될 수 있다.
포토레지스트 층 내의 개구들의 패턴은 제2 이방성 에칭 공정에 의해 제2-티어 구조물(232, 242, 265, 270, 72)을 통해 전사되어, 동시에, 즉 제2 이방성 에칭 공정 동안 다양한 제2-티어 개구들(249, 229)을 형성할 수 있다. 다양한 제2-티어 개구들(249, 229)은 제2-티어 메모리 개구들(249) 및 제2-티어 지지 개구들(229)을 포함할 수 있다.
제2-티어 메모리 개구들(249)은 희생 제1-티어 메모리 개구 충전 부분들(148)의 각자의 하나의 상단 표면 상에 직접 형성된다. 제2-티어 지지 개구들(229)은 희생 제1-티어 지지 개구 충전 부분들(128)의 각자의 하나의 상단 표면 상에 직접 형성된다. 또한, 각각의 제2-티어 지지 개구들(229)은 제2 계단형 표면들 내의 수평 표면을 통해 형성될 수 있으며, 이는 제2 교번하는 스택(232, 242)과 제2 계단형 유전체 재료 부분(265) 사이의 계면 표면들을 포함한다. 제1-티어 교번하는 스택(132, 142) 및 제2-티어 교번하는 스택(232, 242) 내의 단계들(S)의 위치들이 도 7b에 점선들로 예시되어 있다.
제2 이방성 에칭 공정은 제2-티어의 교번하는 스택(232, 242)의 재료들이 제2 계단형 유전체 재료 부분(265)의 재료와 동시에 에칭되는 에칭 단계를 포함할 수 있다. 에칭 단계의 화학적 특성은 제2 계단형 유전체 재료 부분(265)의 재료에 비견되는 평균 에칭 속도를 제공하면서 제2-티어의 교번하는 스택(232, 242)의 재료들의 에칭을 최적화시키도록 교번할 수 있다. 제2 이방성 에칭 공정은, 예를 들어 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예를 들어, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제2-티어 개구들(249, 229)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 각각의 제2-티어 개구(249, 229)의 저부 주변부는 측방향으로 오프셋될 수 있고/있거나, 아래에 놓인 희생 제1-티어 개구 충전 부분(148, 128)의 상단 표면의 주변부 내에 전체적으로 위치될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 8을 참조하면, 희생 제1-티어 개구 충전 부분들(148, 128)의 희생 제1-티어 충전 재료는, 제1 및 제2 절연 층들(132, 232), 제1 및 제2 희생 재료 층들(142, 242), 제1 및 제2 절연 캡 층들(170, 270), 및 인터-티어 유전체 층(180)의 재료들에 대해 선택적인 희생 제1-티어 충전 재료를 에칭하는 에칭 공정을 사용하여 제거될 수 있다. 인터-티어 메모리 개구(49)로 또한 지칭되는 메모리 개구(49)는 희생 제1-티어 메모리 개구 충전 부분(148)이 그로부터 제거되는 체적 및 제2-티어 메모리 개구들(249)의 각각의 조합으로 형성된다. 인터-티어 지지 개구(19)로 또한 지칭되는 지지 개구(19)는 희생 제1-티어 지지 개구 충전 부분(128)이 그로부터 제거되는 체적 및 제2-티어 지지 개구들(229)의 각각의 조합으로 형성된다.
도 9a 내지 도 9d는 메모리 개구 충전 구조물의 형성 동안의 메모리 개구(49)의 순차적인 단면도들을 제공한다. 동일한 구조적 변화가 메모리 개구들(49) 및 지지 개구들(19) 각각에서 발생한다.
도 9a를 참조하면, 받침대 채널 부분(11)은 각각의 메모리 개구(49)의 저부에서 그리고 각각의 지지 개구(19)의 저부에서 선택적 반도체 재료 침착 공정에 의해 형성될 수 있다. 제1 전도성 유형의 도핑을 갖는 도핑된 반도체 재료는 제2 도핑 웰(10)의 물리적으로 노출된 표면들로부터 선택적으로 성장될 수 있는 반면, 유전체 표면들로부터의 도핑된 반도체 재료의 성장은 선택적 반도체 재료 침착 공정 동안 억제된다. 반도체 전구체 가스, 제1 전도성 유형의 도펀트 원자들을 포함하는 도펀트 가스, 및 에천트는 제1 예시적인 구조물을 동시에 또는 교번하여 포함하는 공정 챔버 내로 유동될 수 있다. 상단 표면의 주변부의 각각의 받침대 채널 부분(11)은 최하부 제1 희생 재료 층(142) 위에 놓이고 그와 접촉하는 제1 절연 층(132)의 측벽과 접촉할 수 있다. 받침대 채널 부분들(11) 내의 제1 전도성 유형 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작은 그리고 더 큰 도펀트 원자 농도들이 또한 사용될 수 있다. p-n 접합이 제2 도핑된 웰(10)과 받침대 채널 부분(11) 사이의 각각의 계면에 형성될 수 있다.
도 9b를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 반도체 채널 재료 층(60L)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께가 또한 사용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(142, 242) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패턴화된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(142, 242) 및 절연 층들(132, 232)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다. 대안적으로, 희생 재료 층들(142, 242)은 절연 층들(132, 232)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 스택은 메모리 비트들을 저장하는 메모리 필름(50)을 구성한다.
반도체 채널 재료 층(60L)은 p-도핑된 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 균일한 도핑을 가질 수 있다. 일 실시예에서, 반도체 채널 재료 층(60L)은 p-형 도핑을 가지며, 여기서 p-형 도펀트들(예컨대, 붕소 원자들)은 1.0 × 1012/㎤ 내지 1.0 × 1018/㎤, 예를 들어 1.0 × 1014/㎤ 내지 1.0 × 1017/㎤ 범위의 원자 농도로 존재한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 붕소-도핑된 비정질 실리콘 또는 붕소-도핑된 폴리실리콘을 포함하고/포함하거나, 이들로 본질적으로 이루어진다. 다른 실시예에서, 반도체 채널 재료 층(60L)은 n-형 도핑을 가지며, 여기서 n-형 도펀트들(예컨대, 인 원자들 또는 비소 원자들)은 1.0 × 1015/㎤ 내지 1.0 × 1019/㎤, 예를 들어 1.0 × 1016/㎤ 내지 1.0 × 1018/㎤ 범위의 원자 농도로 존재한다. 반도체 채널 재료 층(60L)은 저압 화학 기상 침착(LPCVD)과 같은 등각 침착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 침착된 재료 층들(52, 54, 56, 60L)로 충전되지 않은 각각의 메모리 개구(49)의 체적에서 공동(49')이 형성된다.
도 9c를 참조하면, 각각의 메모리 개구 내의 공동(49')이 반도체 채널 재료 층(60L)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층이 공동(49') 내에 침착될 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 저압 화학 기상 침착(LPCVD)과 같은 등각 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 공정에 의해 침착될 수 있다. 제2 절연 캡 층(270) 위에 놓인 유전체 코어 층의 수평 부분은, 예를 들어 리세스 에칭에 의해 제거될 수 있다. 리세스 에칭은, 유전체 코어 층의 나머지 부분들의 상단 표면들이 제2 절연 캡 층(270)의 상단 표면과 제2 절연 캡 층(270)의 저부 표면 사이의 높이로 리세스될 때까지 계속된다. 유전체 코어 층의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 9d를 참조하면, 도핑된 반도체 재료가 유전체 코어(62) 위에 놓인 공동들 내에 침착될 수 있다. 도핑된 반도체 재료는 반도체 채널 재료 층(60L)의 도핑의 반대 전도성 유형의 도핑을 갖는다. 따라서, 도핑된 반도체 재료는 n-형 도핑을 갖는다. 제2 절연 캡 층(270)의 상단 표면을 포함하는 수평면 위에 놓인 침착된 도핑된 반도체 재료, 반도체 채널 재료 층(60L), 터널링 유전체 층(56), 전하 저장 층(54) 및 차단 유전체 층(52)의 부분들은 화학 기계적 평탄화(CMP) 공정과 같은 평탄화 공정에 의해 제거될 수 있다.
n-도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성하는데, 이를 통해, 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 흐를 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 배면 리세스들의 형성 이후에 후속으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)(수직 반도체 채널임)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 수직 반도체 채널(60), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 메모리 개구 충전 구조물(58)을 구성한다. 반도체 재료 층(910) 및 그에 매립된 도핑된 웰들, 제1-티어 구조물(132, 142, 170, 165), 제2-티어 구조물(232, 242, 270, 265, 72), 인터-티어 유전체 층(180), 및 메모리 개구 충전 구조물들(58)은 집합적으로 메모리 레벨 조립체를 구성한다.
도 10을 참조하면, 제1 예시적인 구조는 메모리 개구 충전 구조물(58)의 형성 후에 예시된다. 지지 기둥 구조물들(20)은 메모리 개구 충전 구조물들(58)의 형성과 동시에 지지 개구들(19) 내에 형성된다. 각각의 지지 기둥 구조물(20)은 메모리 개구 충전 구조물(58)과 동일한 세트의 컴포넌트들을 가질 수 있다. 일반적으로, 메모리 스택 구조물들(55)의 복수의 세트들이 제1 연속적인 절연 층들(132) 및 제1 연속적인 희생 재료 층들(142)의 수직으로 교번하는 시퀀스를 통해 그리고 제2 연속적인 절연 층들(232) 및 제2 연속적인 희생 재료 층들(242)의 수직으로 교번하는 시퀀스를 통해 형성될 수 있다. 제1 연속적인 절연 층들(132) 및 제2 연속적인 절연 층들(232)은 연속적인 절연 층들(132, 232)의 세트 및 연속적인 희생 재료 층들(142, 242)의 세트로서 간주될 수 있다. 따라서, 메모리 스택 구조물들(55)의 각각의 세트는 연속적인 절연 층들(132, 232) 및 연속적인 희생 재료 층들(142, 242)의 수직으로 교번하는 시퀀스를 통해 수직으로 연장될 수 있다. 메모리 스택 구조물들(55)의 각각의 세트는 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 수직으로 교번하는 시퀀스의 각각의 영역을 통해 수직으로 연장된다. 메모리 스택 구조물들(55) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(60)을 포함한다.
도 11a 내지 도 11f를 참조하면, 접촉 레벨 유전체 층(280), 분할기 트렌치들(79), 및 슬릿 트렌치들(179)의 형성 후에 제1 예시적인 구조물의 다양한 도면들이 예시되어 있다. 도 11a 내지 도 11d는 제1 예시적인 구조물의 구성을 예시한다. 도 11e는 도 11a 내지 도 11d의 제1 예시적인 구조물의 제1 대안적인 실시예를 예시한다. 도 11f는 도 11a 내지 도 11d의 제1 예시적인 구조물의 제2 대안적인 실시예를 예시한다. 제1 대안적인 실시예 및 제2 대안적인 실시예는 추가의 슬릿 트렌치들(179)의 존재에 의해 도 11a 내지 도 11d에 예시된 구조물과는 상이하다.
구체적으로, 접촉 레벨 유전체 층(280)이 제2-티어 구조물(232, 242, 270, 265, 72) 위에 형성될 수 있다. 접촉 레벨 유전체 층(280)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 등각 또는 비-등각 침착 공정에 의해 형성될 수 있다. 예를 들어, 접촉 레벨 유전체 층(280)은 비도핑 실리케이트 유리를 포함할 수 있고, 100 nm 내지 600 nm 범위의 두께를 가질 수 있지만, 더 작은 그리고 더 큰 두께가 또한 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 접촉 레벨 유전체 층(280) 위에 적용될 수 있고, 메모리 개구 충전 구조물들(58)의 클러스터들 사이에서 제1 수평 방향(hd1)을 따라 연장되는 세장형 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 도 11c 및 도 11d에 도시된 바와 같이, 분할기 트렌치들(79) 및 슬릿 트렌치들(179)은 포토레지스트 층 내의 패턴을 접촉 레벨 유전체 층(280), 제2-티어 구조물(232, 242, 270, 265, 72), 및 제1-티어 구조물(132, 142, 170, 165)을 통해 기판(908)의 상단 표면으로 전사함으로써 형성될 수 있다. 본 명세서에 사용되는 바와 같이, "분할기 트렌치"는 연속적인 절연 층들(132, 232)의 수직으로 교번하는 시퀀스 및 연속적인 희생 재료 층들(142, 242)을 복수의 메모리 블록들로 측방향으로 분할하는 트렌치를 지칭한다. 본 명세서에 사용되는 바와 같이, "슬릿 트렌치"는 슬릿의 형상을 갖는 트렌치를 지칭한다. 일 실시예에서, 슬릿 트렌치들(179)은 연속적인 절연 층들(132, 232) 및 연속적인 희생 재료 층들(142, 242)의 수직으로 교번하는 시퀀스의 영역들 외부에(즉, 메모리 어레이 영역(100) 외부에) 형성될 수 있다. 포토레지스트 층 내의 개구들 아래에 놓인 접촉 레벨 유전체 층(280), 제2-티어 구조물(232, 242, 270, 265, 72), 제1-티어 구조물(132, 142, 170, 165) 및 기판(908)의 부분들이 제거되어 분할기 트렌치들(79)을 형성할 수 있다. 포토레지스트 층 내의 개구들 아래에 놓인 접촉 레벨 유전체 층(280), 제2 절연 캡 층(270), 제2 역-계단형 유전체 재료 부분(265), 인터-티어 유전체 층(180) 및 제1 역-계단형 유전체 재료 부분(165)이 제거되어 슬릿 트렌치들(179)을 형성할 수 있다.
분할기 트렌치들(79) 및 슬릿 트렌치들(179)을 형성하는 이방성 에칭 공정은 에칭 정지 유전체 층(790) 상에서 정지할 수 있다. 따라서, 평탄화 유전체 층(760) 및 하부 반도체 디바이스들(710)은 에칭 정지 유전체 층(790)의 나머지 부분들에 의해 이방성 에칭 공정으로부터 보호될 수 있다. 각각의 분할기 트렌치(79)는 접촉 레벨 유전체 층(280)의 상단 표면으로부터 기판(908)의 상단 표면(예컨대, 제2 도핑 웰(10)의 상단 표면)까지 수직으로 연장될 수 있다. 적어도 하나의 슬릿 트렌치(179)가 접촉 레벨 유전체 층(280)의 상단 표면으로부터 에칭 정지 유전체 층(790)의 표면까지 수직으로 연장될 수 있으며, 이는 에칭 정지 유전체 층(790)의 리세스된 수평 표면일 수 있다. 일 실시예에서, 하나 이상의 슬릿 트렌치들(179)이 주변 영역(300)에, 예컨대 도 11c 및 도 11d에 도시된 바와 같이 위에 놓인 비트 라인 드라이버들 및 감지 증폭기들 사이의 공간 내에 형성될 수 있다. 다른 실시예에서, 하나 이상의 슬릿 트렌치들(179)이 에칭 정지 유전체 층(790)이 존재하지 않는 영역에 형성될 수 있다. 예를 들어, 슬릿 트렌치들(179)은 도 11f에 예시된 바와 같이 커프 영역들(500) 내에 (반도체 다이의 영역 외부에) 형성될 수 있다.
일 실시예에서, 분할기 트렌치들(79)은 클러스터들(예컨대, 메모리 스택 구조물들(55)의 메모리 블록들) 사이에 형성될 수 있다. 본 개시내용의 일 실시예에 따르면, 분할기 트렌치들(79)은 제1 수평(예컨대, 워드 라인) 방향(hd1)을 따라 측방향으로 연장될 수 있고, 수직으로 교번하는 시퀀스를 절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 복수의 교번하는 스택들로 분할할 수 있다. 절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 각각의 교번하는 스택은 제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 제1-티어의 교번하는 스택, 및 제2 절연 층들(232) 및 제2 희생 재료 층들(242)의 제2-티어의 교번하는 스택을 포함할 수 있다. 메모리 스택 구조물들(55)의 클러스터들은 분할기 트렌치들(79)에 의해 제2 수평(예컨대, 비트 라인) 방향(hd2)을 따라 측방향으로 이격될 수 있다.
본 개시내용의 일 태양에 따르면, 모든 슬릿 트렌치들(179) 또는 슬릿 트렌치들(179)의 서브세트는, 분할기 트렌치들(79)이 측방향으로 연장되는 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장된다. 분할기 트렌치들(79)의 길이 방향에 수직인 방향에 대한 슬릿 트렌치들(179)의 서브세트의 길이 방향의 정렬은, 분할기 트렌치들(79)에 의해 생성되고 희생 재료 층들(142, 242)을 대체할 전기 전도성 층들(예를 들어, 워드 라인들)에 의해 후속적으로 생성될 일방향 응력을 보상한다. 구체적으로, 희생 재료 층들(142, 242)을 후속적으로 대체하는 전기 전도성 층들은 제1 수평 방향인 길이 방향을 따라 측방향으로 연장되고, 분할기 트렌치들(79)을 충전하는 분할기 트렌치 충전 구조물들에 의해 측방향으로 이격된다. 분할기 트렌치 충전 구조물들의 재료(들)는 전기 전도성 층들에 의해 제2 수평 방향(hd2)을 따라 인가되는 기계적 응력의 성분을 흡수할 수 있다. 그러나, 분할기 트렌치 충전 구조물들의 재료(들)는 전기 전도성 층들에 의해 제1 수평 방향(hd1)을 따라 인가되는 기계적 응력의 성분을 흡수하지 않는다. 제2 수평 방향(hd2)을 따른 슬릿 트렌치들(179)의 길이 방향은 슬릿 트렌치 충전 구조물들이 전기 전도성 층들에 의해 제1 수평 방향(hd1)을 따라 인가되는 기계적 응력의 성분을 흡수하고 기판(908) 및 그 위에 형성된 디바이스 구조물들의 휨을 감소시키거나 제거하도록 허용한다.
일 실시예에서, 슬릿 트렌치들(179)은 절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 복수의 교번하는 스택들과 접촉하지 않는다. 일 실시예에서, 슬릿 트렌치들(179) 중 적어도 하나는 제1 역-계단형 유전체 재료 부분(165) 및 제2 역-계단형 유전체 재료 부분(265)을 통해 형성될 수 있고, 접촉 레벨 유전체 층(280)의 상단 표면으로부터 에칭 정지 유전체 층(290)의 표면까지 수직으로 연장될 수 있다.
일 실시예에서, 슬릿 트렌치들(179)의 추가의 서브세트가 도 11e 및 도 11f에 예시된 바와 같이 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 슬릿 트렌치들(179)의 추가의 서브세트는 메모리 어레이 영역(100) 외부의 교번하는 스택들{(132, 142), (232, 2342)}의 영역들 외부에 위치될 수 있고, 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 슬릿 트렌치(179)에 연결될 수 있거나 연결되지 않을 수 있다.
일 실시예에서, 슬릿 트렌치들(179) 중 적어도 하나는 도 11f에 예시된 바와 같이 커프 영역(500) 내에 형성될 수 있다. 커프 영역은 후속적으로 형성될 영역(400) 내의 시일 링 구조물의 외측 주변부 외부에 위치될 수 있다.
일 실시예에서, 복수의 교번하는 스택들{(132, 142), (232, 2342)}의 각각의 교번하는 스택{(132, 142), (232, 2342)}은 스페이서 재료 층들(142, 242)이 기판(908)으로부터 수직 거리의 증가와 함께 감소하는 측방향 범위들을 갖는 각자의 계단 영역(200)을 포함한다. 일 실시예에서, 복수의 슬릿 트렌치들(179) 각각은 복수의 분할기 트렌치들(79)의 영역 외부에 위치될 수 있고, 그에 인접하지 않는다.
일 실시예에서, 복수의 분할기 트렌치들(79) 각각은 적어도 하나의 교번하는 스택{(132, 142), (232, 2342)}의 측벽들에 의해 측방향으로 경계지어질 수 있다. 분할기 트렌치들(79)의 제1 서브세트가 한 쌍의 교번하는 스택들{(132, 142), (232, 2342)} 사이에서 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 분할기 트렌치들(79)의 제2 서브세트가 교번하는 스택들{(132, 142), (232, 2342)} 중 최외측 스택에 인접하게 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 일 실시예에서, 복수의 슬릿 트렌치들(179)은 절연 층들(132, 232) 및 스페이서 재료 층들(142, 242)의 복수의 교번하는 스택들{(132, 142), (232, 2342)} 중 임의의 것과 직접 접촉하지 않는다.
일 실시예에서, 절연 층들(132, 232) 및 스페이서 재료 층들(142, 242)의 제1 복수의 교번하는 스택들이 제1 메모리 어레이 영역(100)(예컨대, 제1 메모리 평면)에 제공될 수 있고, 절연 층들(132, 232) 및 스페이서 재료 층들(142, 242)의 제2 복수의 교번하는 스택들이 제1 메모리 어레이 영역(100)으로부터 측방향으로 이격된 제2 메모리 어레이 영역(100)(예컨대, 제1 메모리 평면)에 제공될 수 있다. 일 실시예에서, 복수의 슬릿 트렌치들(179) 중 하나는 메모리 어레이 영역들(100) 사이에 위치된 주변 영역(300)에서 제1 복수의 교번하는 스택들과 제2 복수의 교번하는 스택들 사이에 위치될 수 있다. 일 실시예에서, 슬릿 트렌치들(179) 각각은 길이 대 폭 비가 30 초과인 직사각형 수평 단면적을 갖는다.
도 12를 참조하면, 희생 재료 층들(142, 242)은 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 접촉 레벨 유전체 층(280), 및 기판(908)에 대해 선택적으로 제거될 수 있다. 예를 들어, 절연 층들(132, 232)의 재료들, 제1 및 제2 절연 캡 층들(170, 270), 계단형 유전체 재료 부분들(165, 265), 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(142, 242)의 재료들을 선택적으로 에칭하는 에천트가 예를 들어 등방성 에칭 공정을 사용하여, 분할기 트렌치들(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있고, 절연 층들(132, 232)의 재료들, 제1 및 제2 절연 캡 층들(170, 270), 계단형 유전체 재료 부분들(165, 265) 및 메모리 필름들(50)의 최외측 층은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에칭 공정은 습식 에치 용액을 사용하는 습식 에칭 공정일 수 있거나, 또는 에천트가 증기 상으로 분할기 트렌치(79) 내로 도입되는 기상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(142, 242)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 슬릿 트렌치들(179)은 임의의 교번하는 스택((132, 142), (232, 242)}과 접촉하지 않으며, 따라서 슬릿 트렌치들(179)은 등방성 에칭 공정 동안 측방향으로 확장되지 않는다.
희생 재료 층들(142, 242)이 제거된 체적들 내에 배면 리세스들(143, 243)이 형성된다. 배면 리세스들(143, 243)은, 제1 희생 재료 층들(142)이 제거된 체적들에 형성되는 제1 배면 리세스들(143) 및 제2 희생 재료 층들(242)이 제거된 체적들에 형성되는 제2 배면 리세스들(243)을 포함한다. 배면 리세스들(143, 243) 각각은 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 배면 리세스들(143, 243) 각각의 측방향 치수는 각자의 배면 리세스(143, 243)의 높이보다 더 클 수 있다. 희생 재료 층들(142, 242)의 재료가 제거된 체적들에서 복수의 배면 리세스들(143, 243)이 형성될 수 있다. 배면 리세스들(143, 243) 각각은 반도체 기판 층(909)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 배면 리세스(143, 243)는 아래에 놓인 절연 층(132, 232)의 상단 표면 및 위에 놓인 절연 층(132, 232)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 배면 리세스들(143, 243) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
도 13a 및 도 13b를 참조하면, 산화 공정은 받침대 채널 부분(11)의 물리적으로 노출된 부분들을 산화시키기 위해 수행될 수 있다. 관형 절연 스페이서들(명확하게 도시되지 않음)은 각각의 받침대 채널 부분(11) 주위에 형성될 수 있다. 배면 차단 유전체 층(도시되지 않음)이 선택적으로 배면 리세스들(143, 243) 및 분할기 트렌치들(79) 내에 그리고 접촉 레벨 유전체 층(280) 위에 침착될 수 있다. 배면 차단 유전체 층은 유전체 재료, 예컨대 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합을 포함한다. 예를 들어, 배면 차단 유전체 층은 알루미늄 산화물을 포함할 수 있다. 배면 차단 유전체 층은 화학 기상 침착 또는 원자층 침착과 같은 등각 침착 공정에 의해 형성될 수 있다. 배면 차단 유전체 층의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께가 또한 사용될 수 있다.
적어도 하나의 전도성 재료가 복수의 배면 리세스들(243, 243) 내에, 분할기 트렌치(79)의 측벽들 상에, 그리고 접촉 레벨 유전체 층(280) 위에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 화학 기상 침착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 등각 침착 방법에 의해 침착될 수 있다. 적어도 하나의 전도성 재료는 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 전도성 금속-반도체 합금, 예컨대 금속 실리사이드, 이들의 합금, 및 이들의 조합들 또는 이들의 스택들을 포함할 수 있다.
일 실시예에서, 적어도 하나의 전도성 재료는 적어도 하나의 금속 재료, 즉 적어도 하나의 금속성 요소를 포함하는 전기 전도성 재료를 포함할 수 있다. 배면 리세스들(143, 243) 내에 침착될 수 있는 비제한적인 예시적인 금속성 재료들은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 예를 들어, 적어도 하나의 전도성 재료는, TiN, TaN, WN, 또는 이들의 조합과 같은 전도성 금속성 질화물 재료, 및 W, Co, Ru, Mo, Cu, 또는 이들의 조합들과 같은 전도성 충전 재료를 포함하는 전도성 금속성 질화물 라이너를 포함할 수 있다. 일 실시예에서, 배면 리세스들(143, 243)을 충전하기 위한 적어도 하나의 전도성 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다.
전기 전도성 층들(146, 246)은 적어도 하나의 전도성 재료의 침착에 의해 배면 리세스들(143, 243) 내에 형성될 수 있다. 복수의 제1 전기 전도성 층들(146)이 복수의 제1 배면 리세스들(143) 내에 형성될 수 있고, 복수의 제2 전기 전도성 층들(246)이 복수의 제2 배면 리세스들(243) 내에 형성될 수 있고, 연속적인 금속성 재료 층(도시되지 않음)이 각각의 분할기 트렌치(79)의 측벽들 상에 그리고 접촉 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 전기 전도성 층들(146) 및 제2 전기 전도성 층들(246) 각각은 각자의 전도성 금속성 질화물 라이너 및 각자의 전도성 충전 재료를 포함할 수 있다. 따라서, 제1 및 제2 희생 재료 층들(142, 242)은 각각 제1 및 제2 전기 전도성 층들(146, 246)로 대체될 수 있다. 구체적으로, 각각의 제1 희생 재료 층(142)은 배면 차단 유전체 층의 선택적인 부분 및 제1 전기 전도성 층(146)으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 배면 차단 유전체 층의 선택적인 부분 및 제2 전기 전도성 층(246)으로 대체될 수 있다. 배면 공동이, 연속적인 금속성 재료 층으로 충전되지 않은 각각의 분할기 트렌치(79)의 부분 내에 존재한다.
잔류 전도성 재료는 분할기 트렌치들(79) 내측으로부터 제거될 수 있다. 구체적으로, 연속적인 금속 재료 층의 침착된 금속성 재료는 각각의 분할기 트렌치(79)의 측벽들로부터 그리고 접촉 레벨 유전체 층(280) 위로부터, 예를 들어 이방성 또는 등방성 에칭에 의해 에치 백될(etched back) 수 있다. 제1 배면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제1 전기 전도성 층(146)을 구성한다. 제2 배면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제2 전기 전도성 층(246)을 구성한다. 제1 전기 전도성 재료 층들(146) 및 제2 전기 전도성 층들의 측벽들은 각자의 분할기 트렌치(79)에 물리적으로 노출될 수 있다. 분할기 트렌치들은 제1 수평 방향(hd1)을 따른 비주기적인 폭 변동 및 수직 방향을 따른 비선형 폭 변동을 갖는 한 쌍의 만곡 측벽들을 가질 수 있다.
각각의 전기 전도성 층(146, 246)은 개구들을 포함하는 전도성 시트일 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제1 서브세트가 메모리 개구 충전 구조물들(58)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제2 서브세트가 지지 기둥 구조물들(20)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 계단형 표면들 때문에 임의의 하부 전기 전도성 층(146, 246)보다 작은 면적을 가질 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 계단형 표면들 때문에 임의의 위에 놓인 전기 전도성 층(146, 246)보다 큰 면적을 가질 수 있다.
일부 실시예에서, 드레인 선택 레벨 격리 구조물들(72)은 제2 전기 전도성 층들(246)의 최상부 레벨들에 제공될 수 있다. 드레인 선택 레벨 격리 구조물들(72)의 레벨들에 위치된 제2 전기 전도성 층들(246)의 서브세트는 드레인 선택 게이트 전극들을 구성한다. 드레인 선택 게이트 전극들 아래에 위치된 전기 전도성 층(146, 246)의 서브세트는 동일한 레벨에 위치된 워드 라인과 제어 게이트의 조합들로서 기능할 수 있다. 각각의 전기 전도성 층(146, 246) 내의 제어 게이트 전극들은 메모리 스택 구조물(55)을 포함하는 수직 메모리 디바이스를 위한 제어 게이트 전극들이다.
메모리 스택 구조물들(55) 각각은 전기 전도성 층들(146, 246)의 각각의 레벨에 위치된 메모리 요소들의 수직 스택을 포함한다. 전기 전도성 층들(146, 246)의 서브세트는 메모리 요소들을 위한 워드 라인들을 포함할 수 있다. 메모리 레벨 조립체는 반도체 기판 층(909) 위에 위치된다. 메모리 레벨 조립체는 적어도 하나의 교번하는 스택(132, 146, 232, 246) 및 적어도 하나의 교번하는 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조물들(55)을 포함한다.
일반적으로, 복수의 교번하는 스택들{(132, 142), (232, 242)} 내의 희생 재료 층들(142, 242)은 희생 재료 층들(142, 242)을 에칭하는 에천트에 대한 그리고
전기 전도성 층들(146, 246)의 적어도 하나의 전도성 재료를 침착하는 반응물에 대한 도관으로서 분할기 트렌치들(79)을 채용하는 전기 전도성 층들(1'46, 246)로 대체될 수 있다. 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 복수의 교번하는 스택들이 기판(908) 상에 위치될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 복수의 분할기 트렌치들(79)에 의해 측방향으로 이격될 수 있다.
도 14a 내지 도 14g를 참조하면, 분할기 트렌치들(79) 내의 분할기 트렌치 충전 구조물들의 형성 및 슬릿 트렌치들(179) 내의 슬릿 트렌치 충전 구조물들의 형성 후에 제1 예시적인 구조물의 다양한 도면들이 예시된다. 도 14a 내지 도 14e는 제1 예시적인 구조물의 구성을 예시한다. 도 14f는 도 14a 내지 도 14e의 제1 예시적인 구조물의 제1 대안적인 실시예를 예시한다. 도 14g는 도 14a 내지 도 14e의 제1 예시적인 구조물의 제2 대안적인 실시예를 예시한다. 제1 대안적인 실시예 및 제2 대안적인 실시예는 추가의 슬릿 트렌치 충전 구조물들의 존재에 의해 도 14a 내지 도 14e에 예시된 구조물과는 상이하다.
일반적으로, 분할기 트렌치 충전 구조물들 및 슬릿 트렌치 충전 구조물들은 전기 전도성 층들(146, 246)에 의해 생성되는 기계적 응력을 흡수할 수 있는 적어도 하나의 재료를 포함할 수 있다. 분할기 트렌치 충전 구조물들 및 슬릿 트렌치 충전 구조물들은 적어도 하나의 유전체 재료로 구성될 수 있거나, 유전체 재료에 의해 측방향으로 둘러싸인 전도성 재료의 조합을 포함할 수 있다. 예를 들어, 등각 유전체 재료 층(예컨대, 실리콘 산화물 층)이 분할기 트렌치들(79) 및 슬릿 트렌치들(179)의 주변 부분들에 침착될 수 있고, 이방성 에칭 공정이 등각 유전체 재료 층의 수평 부분들을 제거하기 위해 수행될 수 있다. 분할기 트렌치들(79) 내의 등각 유전체 재료 층의 각각의 나머지 수직 부분은 분할기 트렌치 유전체 스페이서(74)를 구성하고, 슬릿 트렌치들(179) 내의 등각 유전체 재료 층의 각각의 나머지 부분은 슬릿 트렌치 유전체 스페이서(174)를 구성한다.
전기 도펀트들은 소스 영역들(61)을 형성하기 위해 제2 도핑 웰들(10)의 물리적으로 노출된 부분들 내로 주입될 수 있다. 일 실시예에서, 제2 도핑 웰들(10) 및 수직 반도체 채널들(60)은 제1 전도성 유형의 도핑을 가질 수 있고, 소스 영역들(61)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형은 p-형일 수 있고, 제2 전도성 유형은 n-형일 수 있거나, 그 반대로도 가능하다. 소스 영역들(61)이 형성되는 경우에, 소스 영역들(61)은 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위의 제2 전도성 유형의 전기 도펀트들의 원자 농도를 가질 수 있다.
적어도 하나의 전도성 충전 재료가 분할기 트렌치들(79) 및 슬릿 트렌치들(179)의 나머지 체적들에 침착될 수 있다. 적어도 하나의 전도성 충전 재료는 전기 전도성 층들(146, 246)의 재료보다 낮은 영률(Young's modulus)을 갖는 재료를 포함할 수 있다. 예를 들어, 전기 전도성 층들(146, 246)은 텅스텐을 포함할 수 있고, 적어도 하나의 전도성 충전 재료는 도핑된 폴리실리콘 또는 도핑된 폴리실리콘 영역과 금속 또는 금속 합금 영역(예를 들어, TiN 및/또는 텅스텐 영역)의 조합을 포함할 수 있다. 적어도 하나의 전도성 충전 재료의 잉여 부분들은 접촉 레벨 유전체 층(280)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 분할기 트렌치들(79) 내의 적어도 하나의 전도성 충전 재료의 각각의 나머지 부분은 소스 접촉 비아 구조물(76)을 구성할 수 있고, 슬릿 트렌치들(179) 내의 적어도 하나의 전도성 충전 재료의 각각의 나머지 부분은 슬릿 트렌치 전도성 충전 재료 부분(176)을 구성한다. 소스 접촉 비아 구조물들(76) 및 슬릿 트렌치 전도성 충전 재료 부분들(176) 각각은 전도성 충전 재료 부분이다. 일 실시예에서, 소스 접촉 비아 구조물들(76)은 소스 영역(61)을 주변 디바이스들(710)에 전기적으로 접속시키는 소스 전극들 또는 로컬 상호접속부들을 포함하고, 슬릿 트렌치 전도성 충전 재료 부분들(176)은 전기적으로 플로팅될 수 있다.
분할기 트렌치(79)를 충전하는 모든 재료 부분들의 세트는 분할기 트렌치 충전 구조물(74, 76)을 구성하고, 슬릿 트렌치(179)를 충전하는 모든 재료 부분들의 세트는 슬릿 트렌치 충전 구조물(174, 176)을 구성한다. 일 실시예에서, 분할기 트렌치 충전 구조물(74, 76)은 분할기 트렌치 유전체 스페이서(74) 및 소스 접촉 비아 구조물(76)을 포함할 수 있고, 슬릿 트렌치 충전 구조물(174, 176)은 슬릿 트렌치 유전체 스페이서(174) 및 슬릿 트렌치 전도성 충전 재료 부분(176)을 포함할 수 있다. 본 개시내용은 분할기 트렌치 충전 구조물들 및 슬릿 트렌치 충전 구조물 각각이 각자의 유전체 스페이서 및 전도성 충전 재료 부분을 포함하는 실시예를 채용하고, 분할기 트렌치 충전 구조물들 및 슬릿 트렌치 충전 구조물들 각각이 유전체 재료, 예컨대 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 또는 중합체 재료(예를 들어, 폴리이미드)로 이루어진 실시예들이 본 명세서에서 명확히 고려된다.
일반적으로, 적어도 하나의 재료의 세트가 분할기 트렌치들(79) 및 슬릿 트렌치들(179) 각각에 침착될 수 있다. 복수의 분할기 트렌치 충전 구조물들이 분할기 트렌치들(79) 내에 형성될 수 있고, 복수의 슬릿 트렌치 충전 구조물들이 슬릿 트렌치들(179) 내에 형성될 수 있다. 일 실시예에서, 복수의 분할기 트렌치 충전 구조물들(74, 76) 각각 및 복수의 슬릿 트렌치 충전 구조물들(174, 176) 각각 내의 적어도 하나의 재료의 세트는, 유전체 재료를 포함하고 복수의 분할기 트렌치 충전 구조물들(74, 76) 및 복수의 슬릿 트렌치 충전 구조물들(174, 176)의 각자의 하나의 전체 높이를 통해 수직으로 연장되는 유전체 스페이서(74 또는 174), 및 적어도 하나의 전도성 재료를 포함하고 유전체 스페이서(74, 174)에 의해 측방향으로 둘러싸이는 전도성 충전 재료 부분(76, 176)을 포함한다. 일 실시예에서, 복수의 분할기 트렌치 충전 구조물(74, 76) 각각은 반도체 재료 층(910), 제1 도핑 웰들(6), 제2 도핑 웰들(10), 및 소스 영역들(61)을 포함하는 복수의 도핑된 반도체 재료 부분들 중 각각의 하나 상에 형성될 수 있다. 예를 들어, 분할기 트렌치 충전 구조물들(74, 76)은 각각의 소스 영역(61) 상에 형성될 수 있다.
분할기 트렌치 충전 구조물들(74, 76) 및 슬릿 트렌치 충전 구조물들(174, 176)은 동일한 세트의 처리 단계들을 채용하여 동시에 형성될 수 있다. 복수의 분할기 트렌치 충전 구조물들(74, 76) 각각 및 복수의 슬릿 트렌치 충전 구조물들(174, 176) 각각은 동일한 재료 조성을 갖는 적어도 하나의 재료 부분의 각자의 세트를 포함할 수 있다. 복수의 교번하는 스택들{(132, 146), (232, 246)} 및 복수의 분할기 트렌치 충전 구조물들(74, 76)이 제2 수평 방향(hd2)을 따라 교번하여 인터레이싱된다. 슬릿 트렌치 충전 구조물들(174, 176)은 교번하는 스택{(132, 146), (232, 246)}의 폭보다 더 큰 길이를 가지며, 다수의 교번하는 스택들{(132, 146), (232, 246)}의 폭보다 더 클 수 있다. 복수의 슬릿 트렌치 충전 구조물들(174, 176)은 복수의 교번하는 스택들{(132, 146), (232, 246)}의 적어도 2개의 이웃하는 교번하는 스택들{(132, 146), (232, 246)}의 세트의 제2 수평 방향(hd2)을 따른 측방향 범위보다 큰 측방향 거리만큼 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 본 명세서에 사용되는 바와 같이, 이웃하는 교번하는 스택들{(132, 146), (232, 246)}은 사이에 임의의 개재하는 교번하는 스택{(132, 146), (232, 246)} 없이 교번하는 스택들{(132, 146), (232, 246)}의 세트를 지칭한다.
일 실시예에서, 복수의 슬릿 트렌치 충전 구조물들(174, 176) 각각은 복수의 분할기 트렌치 충전 구조물들(74, 76)의 영역 외부에 위치되고, 그에 인접하지 않는다. 일 실시예에서, 복수의 분할기 트렌치 충전 구조물들(74, 76) 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 복수의 교번하는 스택들{(132, 146), (232, 246)}의 적어도 하나의 교번하는 스택{(132, 146), (232, 246)}의 측벽들과 접촉한다. 일 실시예에서, 복수의 슬릿 트렌치 충전 구조물들(174, 176)은 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 복수의 교번하는 스택들{(132, 146), (232, 246)} 중 임의의 것과 직접 접촉하지 않는다.
일 실시예에서, 슬릿 트렌치 충전 구조물들(174, 176) 각각은 길이 대 폭 비가 30 초과인 직사각형 수평 단면적을 갖는다. 일 실시예에서, 복수의 슬릿 트렌치 충전 구조물들(174, 176)의 전도성 충전 재료 부분들(즉, 슬릿 트렌치 전도성 충전 재료 부분(176)) 중 적어도 하나는 전기적으로 플로팅한다.
도 15a 및 도 15b를 참조하면, 포토레지스트 층(도시되지 않음)이 접촉 레벨 유전체 층(280) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 이를 통해 다양한 접촉 비아 개구들을 형성할 수 있다. 예를 들어, 드레인 접촉 비아 구조물들을 형성하기 위한 개구들은 메모리 어레이 영역들(100) 내의 드레인 영역들(63) 위에 형성될 수 있고, 계단 영역 접촉 비아 구조물들을 형성하기 위한 개구들이 계단 영역들(200)에 형성될 수 있다. 이방성 에칭 공정이 수행되어, 접촉 레벨 유전체 층(280) 및 하부 유전체 재료 부분들을 통해 포토레지스트 층 내의 패턴을 전사한다. 드레인 영역들(63) 및 전기 전도성 층들(146, 246)은 에칭 정지 구조물들로서 사용될 수 있다. 드레인 접촉 비아 공동들이 각각의 드레인 영역(63) 위에 형성될 수 있고, 계단 영역 접촉 비아 공동들이 제1 및 제2 역-계단형 유전체 재료 부분들(165, 265) 아래에 놓인 계단형 표면에서 각각의 전기 전도성 층(146, 246) 위에 형성될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
드레인 접촉 비아 구조물들(88)은 드레인 접촉 비아 공동들 내에 그리고 드레인 영역들(63)의 각자의 하나의 상단 표면 상에 형성될 수 있다. 계단 영역 접촉 비아 구조물들(86)은 계단 영역 접촉 비아 공동들 내에 그리고 전기 전도성 층들(146, 246)의 각자의 하나의 상단 표면 상에 형성된다. 계단 영역 접촉 비아 구조물들(86)은 드레인 선택 레벨 게이트 전극들로서 기능하는 제2 전기 전도성 층들(246)의 서브세트와 접촉하는 드레인 선택 레벨 접촉 비아 구조물들을 포함할 수 있다. 또한, 계단 영역 접촉 비아 구조물들(86)은, 드레인 선택 레벨 게이트 전극들 아래에 있고 메모리 스택 구조물들(55)에 대한 워드 라인들로서 기능하는 전기 전도성 층들(146, 246)과 접촉하는 워드 라인 접촉 비아 구조들을 포함할 수 있다.
주변 디바이스 접촉 비아 공동들은 접촉 레벨 유전체 층(280) 및 제2 및 제1 역-계단형 유전체 재료 부분들(265, 165)을 통해 희생 비아 구조물들(477)의 각자의 하나의 상단 표면 상에 형성될 수 있다. 주변 디바이스 접촉 비아 공동들은 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)에 대해 선택적인 희생 비아 구조물들(477)을 제거함으로써, 반도체 디바이스들(710)의 각자의 컴포넌트의 상단 표면으로 수직으로 연장될 수 있다. 적어도 하나의 전도성 재료가 주변 디바이스 접촉 비아 공동들 내에 침착될 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들은 접촉 레벨 유전체 층(280)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 주변 디바이스 접촉 비아 공동 내의 적어도 하나의 전도성 재료의 각각의 나머지 부분은 주변 디바이스 접촉 비아 구조물(488)을 구성한다. 주변 디바이스 접촉 비아 구조물들(488)이 형성되는 영역들은 본 명세서에서 집합적으로 주변 디바이스 영역(300)으로 지칭된다. 주변 디바이스 영역들(300)은 감지 증폭기 회로들, 워드 라인 및 선택 게이트 전극 스위치 영역들, 및 기타 주변 디바이스 영역들을 포함할 수 있다.
비트 라인 레벨 유전체 층(290)이 접촉 레벨 유전체 층(280) 위에 형성될 수 있다. 비트 라인 레벨 금속 상호접속부 구조물들(98, 96)은 비트 라인 레벨 유전체 층(290) 내에 형성될 수 있다. 비트 라인 레벨 금속 상호접속부 구조물들(98, 96)은 드레인 접촉 비아 구조물들(88)의 각자의 하나와 접촉하는 비트 라인들(98), 및 계단 영역 접촉 비아 구조물들(86) 및/또는 주변 디바이스 접촉 비아 구조물들(488) 중 적어도 하나와 접촉하고/하거나 그에 전기적으로 연결되는 상호접속부 라인 구조물들(96)을 포함할 수 있다.
도 16a 내지 도 16d를 참조하면, (본 명세서에서 상부 레벨 유전체 재료 층들(960)로 지칭되는) 추가의 유전체 재료 층들이 비트 라인 레벨 유전체 층(290) 위에 형성될 수 있다. 상부 레벨 유전체 재료 층들(960) 각각은 실리콘 산화물과 같은 유전체 재료를 포함할 수 있다. 상부 레벨 유전체 재료 층들(960)의 최상부 층은 실리콘 질화물과 같은 확산 장벽 유전체 재료를 포함할 수 있다. 추가의 금속 상호접속부 구조물들(본 명세서에서 상부 레벨 금속 상호접속부 구조물들(980)로 지칭됨)이 상부 레벨 유전체 재료 층들(960) 내에 형성될 수 있다. 상부 레벨 금속 상호접속부 구조물들(980)은 메모리 스택 구조물들(55)을 포함하는 메모리 요소들의 3차원 어레이의 다양한 노드들과 반도체 디바이스들(710) 사이의 전기적 접속들을 제공하는 금속 라인 구조물들 및 금속 비아 구조물들을 포함할 수 있다.
적어도 하나의 시일 링 구조물(588)이 커프 영역(500) 내부의 반도체 다이 영역의 주변부를 따라 영역(400) 내에 형성될 수 있다. 각각의 시일 링 구조물(588)은 티타늄 질화물, 텅스텐, 및/또는 실리콘 질화물과 같은 확산 장벽 재료를 포함할 수 있고, 상부 레벨 유전체 재료 층들(960), 비트 라인 레벨 유전체 층(290), 접촉 레벨 유전체 층(280), 및 역-계단형 유전체 재료 부분들(165, 265)을 통해 수직으로 연장될 수 있고, 기판(908)의 상단 표면과 접촉할 수 있다. 각각의 시일 링 구조물(588)은 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 교번하는 스택들을 측방향으로 봉입한다. 일 실시예에서, 슬릿 트렌치 충전 구조물들(174, 176) 중 적어도 하나는 영역(400) 내에 위치되는 시일 링 구조물(들)(588) 외부의 영역(500) 내에 위치될 수 있다.
도 1a 내지 도 16d를 참조하고 본 개시내용의 다양한 실시예들에 따르면, 반도체 다이가 제공되며, 이 반도체 다이는, 기판(908) 위에 위치되고 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 복수의 분할기 트렌치 충전 구조물들(74, 76)에 의해 측방향으로 이격된 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 복수의 교번하는 스택들 - 복수의 교번하는 스택들{(132, 146), (232, 246)} 및 복수의 분할기 트렌치 충전 구조물들(74, 76)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 교번하여 인터레이싱됨 -; 메모리 스택 구조물들(55)의 복수의 세트들 - 메모리 스택 구조물들(55)의 각각의 세트는 복수의 교번하는 스택들의 각자의 교번하는 스택을 통해 수직으로 연장되고, 메모리 스택 구조물들(55) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함함 -; 및 복수의 교번하는 스택들{(132, 146), (232, 246)}의 적어도 2개의 이웃하는 교번하는 스택들{(132, 146), (232, 246)}의 세트의 제2 수평 방향(hd2)을 따른 측방향 범위보다 큰 측방향 거리만큼 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 복수의 슬릿 트렌치 충전 구조물들(174, 176)을 포함하고, 복수의 분할기 트렌치 충전 구조물들(74, 76) 각각 및 복수의 슬릿 트렌치 충전 구조물들(174, 176) 각각은 동일한 재료 조성을 갖는 적어도 하나의 재료 부분의 각자의 세트를 포함한다. 일 실시예에서, 적어도 하나의 재료 부분의 세트가 유전체 스페이서(74 또는 174) 및 전도성 충전 재료 부분(76 또는 176)의 세트일 수 있다.
일 실시예에서, 복수의 슬릿 트렌치 충전 구조물들(174, 176) 각각은 복수의 분할기 트렌치 충전 구조물들(74, 76)의 영역 외부에 위치되고, 그에 인접하지 않는다. 일 실시예에서, 복수의 분할기 트렌치 충전 구조물들(74, 76) 각각은 전체적으로 메모리 어레이 영역들(100) 및 계단 영역들(200) 내에 위치될 수 있다.
일 실시예에서, 복수의 분할기 트렌치 충전 구조물들(74, 76) 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 복수의 교번하는 스택들{(132, 146), (232, 246)}의 적어도 하나의 교번하는 스택{(132, 146), (232, 246)}의 측벽들과 접촉한다. 일 실시예에서, 복수의 슬릿 트렌치 충전 구조물들(174, 176)은 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 복수의 교번하는 스택들 중 임의의 것과 직접 접촉하지 않는다.
일 실시예에서, 반도체 다이는 제1 수평 방향(hd1)을 따라 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)(제2 메모리 어레이 영역(200) 내에 위치되고 계단 영역들(200)에 인접할 수 있음)의 복수의 교번하는 스택들로부터 측방향으로 이격된 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)(제1 메모리 어레이 영역(100) 내에 위치되고 계단 영역들(200)에 인접할 수 있음)의 추가의 복수의 교번하는 스택들을 포함할 수 있다. 복수의 슬릿 트렌치 충전 구조물들(174, 176) 중 하나는 복수의 교번하는 스택들과 추가의 복수의 교번하는 스택들 사이에 위치될 수 있다.
일 실시예에서, 반도체 다이는, 반도체 다이의 주변부로부터 내측으로 측방향으로 오프셋되고 복수의 교번하는 스택들{(132, 146), (232, 246)} 및 복수의 분할기 트렌치 충전 구조물들(174, 176)을 측방향으로 봉입하는 시일 링 구조물(588)을 포함할 수 있다. 일 실시예에서, 슬릿 트렌치 충전 구조물들(174, 176) 중 적어도 하나는 시일 링 구조물 외부에 위치될 수 있다. 일 실시예에서, 슬릿 트렌치 충전 구조물들(174, 176) 각각은 길이 대 폭 비가 30 초과인 직사각형 수평 단면적을 갖는다.
일 실시예에서, 복수의 분할기 트렌치 충전 구조물들(74, 76) 각각 및 복수의 슬릿 트렌치 충전 구조물들(174, 176) 각각 내의 적어도 하나의 재료 부분의 각각의 세트는, 유전체 재료를 포함하고 복수의 분할기 트렌치 충전 구조물들(74, 76) 및 복수의 슬릿 트렌치 충전 구조물들(174, 176)의 각자의 하나의 전체 높이를 통해 수직으로 연장되는 유전체 스페이서(74 또는 174); 및 적어도 하나의 전도성 재료를 포함하고 유전체 스페이서(74 또는 174)에 의해 측방향으로 둘러싸이는 전도성 충전 재료 부분(76 또는 176)을 포함한다. 일 실시예에서, 복수의 슬릿 트렌치 충전 구조물들(174, 176)의 전도성 충전 재료 부분들(176) 중 적어도 하나는 전기적으로 플로팅한다.
일 실시예에서, 반도체 다이는 기판(908)의 상단 표면 상에 위치되고 복수의 교번하는 스택들{(132, 146), (232, 246)}과 직접 접촉하지 않는 (반도체 디바이스들(710)의 서브세트로서의) 전계 효과 트랜지스터들; 및 전계 효과 트랜지스터들 위에 놓이는 에칭 정지 유전체 층(790)을 포함하고, 복수의 슬릿 트렌치 충전 구조물들(174, 176) 중 적어도 하나는 에칭 정지 유전체 층(790) 위에 놓이고 에칭 정지 유전체 층(790)과 접촉한다.
일 실시예에서, 기판(908)은 복수의 도핑된 반도체 재료 부분들(6, 10, 61)을 포함하는 반도체 재료 층(910)을 포함하고; 복수의 분할기 트렌치 충전 구조물(74, 76) 각각은 복수의 도핑된 반도체 재료 부분들(6, 10, 61) 중 각각의 하나와 접촉한다.
일 실시예에서, 메모리 필름들(50) 각각은, 절연 층들(132, 232) 및 전기 전도성 층들(146, 256)의 복수의 교번하는 스택들의 각자의 하나 내에서 다수의 전기 전도성 층(146, 246)을 통해 연장되는 전하 저장 층(54); 및 전하 저장 층(54) 및 수직 반도체 채널들(60)의 각자의 하나와 접촉하는 터널링 유전체 층(56)을 포함한다.
일 실시예에서, 복수의 교번하는 스택들{(132, 246), (232, 246)}의 각각의 교번하는 스택{(132, 246), (232, 246)}은 전기 전도성 층들(146, 246)이 기판(908)으로부터 수직 거리의 증가와 함께 감소하는 측방향 범위들을 갖는 각자의 계단 영역(200)을 포함한다.
본 개시내용의 다양한 구조물들은 분할기 트렌치 충전 구조물들(74, 76)의 길이 방향에 수직인 수평 방향을 따라 측방향으로 연장되는 슬릿 트렌치 충전 구조물들(174, 176)을 제공한다. 슬릿 트렌치 충전 구조물들(174, 176)은 전기 전도성 층들(146, 246)이 분할기 트렌치 충전 구조물들(74, 76)의 길이 방향을 따라 발생하는 기계적 응력을 완화 및 흡수한다. 분할기 트렌치 충전 구조물들(74, 76)의 길이 방향을 따른 기계적 응력과 분할기 트렌치 충전 구조물들(74, 76)의 폭 방향을 따른 기계적 응력 사이의 차이를 감소시킴으로써, 기판(908) 및 그 위의 구조물들의 휨이 감소될 수 있다. 예를 들어, 기판(908) 및 그 위의 반도체 다이들의 2차원 어레이를 포함하는 웨이퍼를 반도체 다이들(이는 로직 다이들 또는 메모리 다이들일 수 있음)의 2차원 어레이를 포함하는 다른 웨이퍼에 접합하는 것은 웨이퍼 휨의 감소를 통해 용이하게 될 수 있고, 이는 본 개시내용의 슬릿 트렌치 충전 구조물들(174, 176)의 활용에 의해 제공된다.
도 17a 및 도 17b를 참조하면, 반도체 다이를 형성하기 위한 제2 예시적인 구조물이 예시되어 있다. 도 17b는 제2 예시적인 구조물의 단위 다이 영역 내의 다양한 영역들의 레이아웃을 예시하고, 도 17a는 제2 예시적인 구조의 수직 단면도이다. 일 실시예에서, 제2 예시적인 구조물은 기판(908)을 포함할 수 있으며, 이는 반도체 웨이퍼(이는, 예를 들어, 단결정 실리콘 웨이퍼, 예를 들어 300 mm 실리콘 웨이퍼 또는 200 mm 실리콘 웨이퍼일 수 있음)의 상부 부분에 다양한 도핑된 반도체 영역들(예를 들어, 도핑된 웰들)을 형성함으로써 제공될 수 있다. 예를 들어, 기판(908)은 기판 층(909), 반도체 재료 층(910), 반도체 재료 층(910) 내에 매립된 제1 도핑 웰(6), 및 제2 도핑 웰(6) 내에 매립된 제2 도핑 웰(10)을 포함할 수 있다. 예시적인 예에서, 반도체 재료 층(910) 및 제2 도핑 웰(10)은 p-형 도핑을 가질 수 있고, 제1 도핑 웰(6)은 n-형 도핑을 가질 수 있다. 기판 층(909)은 반도체 기판(예컨대, 실리콘 웨이퍼), 반도체 재료 층(예컨대, 실리콘 웨이퍼 상의 에피택셜 실리콘 층), 또는 절연 층(반도체-온-절연체 기판의 경우에서와 같음)일 수 있다. 추가의 도핑된 웰들은 그 위에 다양한 반도체 디바이스들을 제공하기 위해 필요에 따라 형성될 수 있다. 도핑된 웰들 각각은 p-도핑되거나 n-도핑될 수 있고, 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤ 범위의 원자 농도의 전기 도펀트들을 가질 수 있지만, 더 작은 그리고 더 큰 원자 농도들이 또한 사용될 수 있다.
다양한 반도체 디바이스들(710)이 기판 상에 형성될 수 있다. 다양한 반도체 디바이스들(710)은 상보적 금속 산화물 반도체(CMOS) 디바이스들을 포함할 수 있고, 셀 어레이 영역들 내에서 기판(908) 상에 후속적으로 형성될 메모리 요소들의 3차원 어레이를 동작시키기 위해 사용될 수 있는 다양한 주변 회로들(즉, 드라이버 회로들)을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "셀 어레이 영역"은 메모리 요소들의 3차원 어레이가 형성되는 영역, 예컨대 메모리 평면을 지칭한다. 셀 어레이 영역(예컨대, 메모리 평면)은 또한 메모리 어레이 영역(100)으로 지칭된다. 반도체 디바이스들(710)은 기판(908)의 상단 표면 상에 형성되는 전계 효과 트랜지스터들을 포함할 수 있다.
일반적으로, 반도체 디바이스들(710)은 후속적으로 형성될 메모리 요소들의 적어도 하나의 3차원 어레이의 동작을 제어하는 데 사용될 수 있는 임의의 회로를 포함할 수 있다. 예를 들어, 반도체 디바이스들(710)은 후속적으로 형성될 메모리 요소들의 3차원 어레이의 동작을 제어하는 데 사용되는 주변 디바이스들을 포함할 수 있다. 주변 디바이스들이 형성되는 영역들은 집합적으로 주변 디바이스 영역(300)으로 지칭된다. 주변 디바이스 영역(300)은 특정 유형들의 주변 디바이스들을 제공하도록 구성된 다양한 영역들을 포함할 수 있다. 예시적인 예에서, 감지 증폭기 회로들은 도 17b에서 "S/A"로 표시된 감지 증폭기 영역들 내에 형성될 수 있다. 비트 라인 드라이버 회로들은 도 17b에서 "BD"로 표시되는 비트 라인 드라이버 영역들 내에 형성될 수 있다. 워드 라인 스위치들 및 선택 게이트 전극 스위치는 워드 라인 및 선택 게이트 전극 스위치 영역들에 형성될 수 있으며, 이는 도 17b에서 "WL/SG SW"로 표시된다. 추가의 기타 주변 디바이스들이 도 17b에서 "PERI"로 표시된 기타 주변 디바이스 영역에 형성될 수 있다. 메모리 요소들의 각각의 3차원 어레이는 절연 층들 및 전기 전도성 층들(예컨대, 워드 라인들)의 교번하는 스택들을 이용하여 후속적으로 형성될 수 있다. 이러한 경우에, 교번하는 스택들 내의 층들은 계단형 표면들을 제공하도록 패턴화될 수 있고, 전기 전도성 층들의 각자의 하나와 접촉하는 접촉 비아 구조물들이 그러한 계단형 표면들 내에 형성될 수 있다. 그러한 영역들은 워드 라인 후크업 계단 영역들로 지칭되고, 도 17b에서 "WLHU 계단"으로 표시된다. 워드 라인 후크업 계단 영역들은 또한 계단 영역들(200)로 지칭된다. 전기 전도성 층들에 전기 접점들을 제공하는 데 사용되지 않는 더미 계단형 표면들이 각각의 셀 어레이 영역(즉, 메모리 어레이 영역(100)) 주위에 형성될 수 있다. 그러한 더미 계단형 표면들을 포함하는 영역들은 본 명세서에서 더미 계단 영역들로 지칭되고, 도 17b에서 "더미 계단"으로 표시된다. 추가적인 더미 계단 영역들이 다이 영역의 주변부 내부에 형성될 수 있다. 추가의 더미 계단 영역들은 본 명세서에서 "더미 계단 트랙들"로 지칭된다. 이어서, 시일 링 구조물들 및 가드 링 구조물이 더미 계단 트랙들의 외측 에지에서 형성되고, 이는 반도체 칩의 외측 경계를 한정한다.
시일 링 구조물들 및 가드 링 구조물이 후속적으로 형성되는 영역은 본 명세서에서 시일 링 및 가드 링 영역(400)으로 지칭된다. 커프 영역들(500)은 시일 링 구조물들의 영역들 외부에 제공된다. 시일 링 및 가드 링 영역의 외측 주변부 내의 영역은 후속하여 형성될 반도체 다이의 영역을 한정한다. 반도체 다이의 영역은 일반적으로 직사각형 형상을 가질 수 있다. 반도체 다이의 제1 쌍의 측벽들의 수평 방향은 본 명세서에서 제1 수평 방향(hd1)(예를 들어, 워드 라인 방향)으로 지칭되며, 반도체 다이의 제2 쌍의 측벽들의 수평 방향은 본 명세서에서 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)(예컨대, 비트 라인 방향)으로 지칭된다. 커프 영역들은 기판(908)과 그 위의 반도체 디바이스들을 복수의 반도체 다이들로 낱개화하는 동안 파괴될 수 있거나 파괴되지 않을 수 있는 다양한 테스트 구조물들 및 정렬 구조물들을 포함할 수 있다. 단위 다이 영역은 각각의 커프 영역의 폭의 절반을 포함한다.
반도체 디바이스들(710) 위에 평탄화 유전체 층(760)이 형성될 수 있다. 예를 들어, 평탄화 유전체 층(760)은 전계 효과 트랜지스터들의 게이트 구조물들 및 활성 영역들(예컨대 소스 영역들 및 드레인 영역들) 위에 형성될 수 있다. 평탄화 유전체 층(760)은 실리케이트 유리와 같은 평탄화가능한 유전체 재료를 포함할 수 있다. 평탄화 유전체 층(760)의 상단 표면은 예를 들어 화학적 기계적 평탄화에 의해 평탄화될 수 있다.
에칭 정지 유전체 층(790)은 평탄화 유전체 층(760) 위에 형성될 수 있다. 에칭 정지 유전체 층(790)은 후속하여 형성될 위에 놓인 유전체 재료 부분의 에칭 동안에 에칭 정지 재료로서 채용될 수 있는 유전체 재료를 포함할 수 있다. 일 실시예에서, 에칭 정지 유전체 층(70)은 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스의 희생 재료 층들의 재료와는 상이한 재료를 포함하는 적어도 하나의 유전체 재료 서브층을 포함할 수 있다. 예를 들어, 위에 놓인 유전체 재료 부분이 실리콘 산화물을 포함하는 경우, 에칭 정지 유전체 층(790)은 유전체 금속 산화물 층 및 실리콘 질화물 층의 층 스택을 포함할 수 있다. 일 실시예에서, 에칭 정지 유전체 층(790)은 실리콘 질화물 층 및 알루미늄 산화물 층의 층 스택을 포함할 수 있다.
희생 비아 구조물들(477)은 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)을 통해 반도체 디바이스들(710)의 각자의 요소의 상단 표면 상에 형성될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 에칭 정지 유전체 층(790) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 반도체 디바이스들(710)의 컴포넌트들 위에 개구들을 형성할 수 있다. 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)을 통해 포토레지스트 층 내의 개구들 아래에 비아 공동들을 형성하기 위해 이방성 에칭 공정이 수행될 수 있다. 비아 공동들은 반도체 디바이스들(710)의 각자의 하부 컴포넌트의 상단 표면으로 연장될 수 있다. 포토레지스트 층은 예를 들어 애싱(ashing)에 의해 제거될 수 있고, 희생 충전 재료(예컨대, 비정질 실리콘, 실리콘-게르마늄 합금, 중합체 재료, 붕규산염 유리, 또는 유기실리케이트 유리)가 비아 공동들 내에 침착되어 희생 비아 구조물들(477)을 형성할 수 있다. 희생 충전 재료의 잉여 부분들은 에칭 정지 유전체 층(790)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 희생 비아 구조물들(477) 각각은 반도체 디바이스들(710)의 각자의 하나의 컴포넌트와 접촉할 수 있다. 예를 들어, 희생 비아 구조물들(477)의 서브세트는 각자의 게이트 전극과 접촉할 수 있고, 희생 비아 구조물들의 다른 서브세트는 각자의 활성 영역(예컨대, 소스 영역 또는 드레인 영역)과 접촉할 수 있다. 일반적으로, 반도체 디바이스들(710)의 전기적 활성 노드들은 각자의 희생 비아 구조물(477)에 의해 접촉될 수 있다. 희생 비아 구조물들(477)의 상단 표면들은 에칭 정지 유전체 층(790)의 상단 표면들과 동일 평면 상에 있을 수 있다.
도 18을 참조하면, 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)은 각각의 메모리 어레이 영역(100)으로부터 그리고 각각의 계단 영역(200)으로부터 제거될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 반도체 디바이스들(710)을 포함하는 각각의 영역을 덮을 수 있고, 포토레지스트 층에 의해 덮이지 않은 평탄화 유전체 층(760) 및 에칭 정지 유전체 층(790)의 부분들은 적어도 하나의 에칭 공정에 의해 제거될 수 있고, 이는 등방성 에칭 공정(예컨대 습식 에칭 공정) 및/또는 이방성 에칭 공정(예컨대, 반응성 이온 에칭 공정)을 포함할 수 있다. 기판(908)의 상단 표면(예컨대, 제2 도핑 웰(10)의 상단 표면)은 메모리 어레이 영역(100) 및 인접한 계단 영역들(200) 내에서 물리적으로 노출될 수 있다. 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)은 주변 디바이스 영역(300) 내에 남아 있을 수 있고, 시일 링 및 가드 링 영역(400)으로부터 제거될 수 있다.
제1 재료 층들 및 제2 재료 층들의 교번하는 스택이 후속적으로 형성된다. 각각의 제1 재료 층은 제1 재료를 포함할 수 있고, 각각의 제2 재료 층은 제1 재료와는 상이한 제2 재료를 포함할 수 있다. 재료 층들의 적어도 다른 교번하는 스택이 후속하여 제1 재료 층들 및 제2 재료 층들의 교번하는 스택 위에 형성되는 경우에, 교번하는 스택은 본 명세서에서 제1-티어의 교번하는 스택으로 지칭된다. 제1-티어의 교번하는 스택의 레벨은 본 명세서에서 제1-티어 레벨로 지칭되고, 후속적으로 제1-티어 레벨 바로 위에 형성될 교번하는 스택의 레벨은 본 명세서에서 제2-티어 레벨로 지칭되는 식이다.
제1-티어의 교번하는 스택은 제1 재료 층들로서의 제1 절연 층(132), 및 제2 재료 층들로서의 제1 스페이서 재료 층들을 포함할 수 있다. 일 실시예에서, 제1 스페이서 재료 층들은 후속하여 전기 전도성 층들로 대체되는 희생 재료 층들일 수 있다. 다른 실시예에서, 제1 스페이서 재료 층들은 후속하여 다른 층들로 대체되지 않는 전기 전도성 층들일 수 있다. 본 개시내용은 희생 재료 층들이 전기 전도성 층들로 대체되는 실시예들을 사용하여 기재되지만, 스페이서 재료 층들이 전기 전도성 층들로서 형성되는 실시예들(이에 의해 대체 공정들을 수행할 필요성을 배제함)이 본 명세서에서 명확히 고려된다.
일 실시예에서, 제1 재료 층들 및 제2 재료 층들은 각각 제1 절연 층들(132) 및 제1 희생 재료 층들(142)일 수 있다. 일 실시예에서, 각각의 제1 절연 층(132)은 제1 절연 재료를 포함할 수 있고, 각각의 제1 희생 재료 층(142)은 제1 희생 재료를 포함할 수 있다. 교번하는 복수의 제1 절연 층들(132) 및 제1 희생 재료 층들(142)이 기판(908) 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "희생 재료"는 후속 처리 단계 동안 제거되는 재료를 지칭한다.
본 명세서에 사용되는 바와 같이, 제1 요소들 및 제2 요소들의 교번하는 스택은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 전반적으로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 전반적으로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
제1-티어의 교번하는 스택(132, 142)은 제1 재료로 구성된 제1 절연 층들(132), 및 제1 재료와는 상이한 제2 재료로 구성된 제1 희생 재료 층들(142)을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 제1 절연 층들(132)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 제1 절연 층들(132)의 제1 재료는 실리콘 산화물일 수 있다.
제1 희생 재료 층들(142)의 제2 재료는 제1 절연 층들(132)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
제1 희생 재료 층들(142)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제1 희생 재료 층들(142)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)은 실리콘 질화물을 포함하는 재료 층들일 수 있다.
일 실시예에서, 제1 절연 층들(132)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는, 예를 들어 화학 기상 침착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 제1 절연 층들(132)에 사용되는 경우, 테트라에틸오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제1 절연 층(132) 및 각각의 제1 희생 재료 층(142)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제1 절연 층(132) 및 제1 희생 재료 층(142)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제1-티어의 교번하는 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)은 각자의 제1 희생 재료 층(142) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제1 절연 캡 층(170)이 후속적으로 제1 교번하는 스택(132, 142) 위에 형성된다. 제1 절연 캡 층(170)은 제1 절연 층(132)에 사용될 수 있는 임의의 유전체 재료일 수 있는 유전체 재료를 포함한다. 일 실시예에서, 제1 절연 캡 층(170)은 제1 절연 층(132)과 동일한 유전체 재료를 포함한다. 제1 절연 캡 층(170)의 두께는 20 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
제1 절연 캡 층(170) 및 제1-티어의 교번하는 스택(132, 142)은 계단 영역(200) 내에 제1 계단형 표면들을 형성하도록 패턴화될 수 있다. 제1-티어의 교번하는 스택(132, 142)의 각각의 층은 에칭 정지 유전체 층(790) 위로부터 제거될 수 있다. 계단 영역(200)은 제1 계단형 표면들이 형성되는 각자의 제1 계단형 영역, 및 추가의 계단형 표면들이 후속하여 (후속으로 제1-티어 구조물 위에 형성될) 제2-티어 구조물 및/또는 추가의 티어 구조물들로 형성되는 제2 계단형 영역을 포함할 수 있다. 제1 계단형 표면들은, 예를 들어 내부에 개구를 갖는 마스크 층을 형성하고, 제1 절연 캡 층(170)의 레벨들 내에 공동을 에칭하고, 반복적으로, 에칭된 영역을 확장시키고 에칭된 영역 내의 에칭된 공동의 저부 표면 바로 아래에 위치된 제1 희생 재료 층(142) 및 제1 절연 층(132)의 각각의 쌍을 에칭함으로써 공동을 수직으로 리세스시킴으로써 형성될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)의 상단 표면들은 제1 계단형 표면들에서 물리적으로 노출될 수 있다. 제1 계단형 표면들 위에 놓인 공동은 본 명세서에서 제1 계단형 공동으로 지칭된다.
제1 절연 층들(132) 및 제1 희생 재료 층들(142)은 메모리 어레이 영역(100)의 전체 영역 위에 연속적으로 연장되고, 따라서 각각 제1 연속적인 절연 층들 및 제1 연속적인 희생 재료 층들로 또한 지칭된다. 제1 연속적인 절연 층들 및 제1 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스가 기판(908) 위에 형성될 수 있다. 제1 계단형 표면들은 수직으로 교번하는 시퀀스의 주변 부분들에 형성된다. 수직으로 교번하는 시퀀스의 각각의 층은 메모리 어레이 영역(100) 내에 존재한다. 제1 연속적인 희생 재료 층들의 측방향 범위는 각각의 계단 영역(200) 내의 기판(908)으로부터의 수직 거리에 따라 감소한다. 일 실시예에서, 수직으로 교번하는 시퀀스의 모든 층들이 에칭 정지 유전체 층(790) 위로부터 제거되고, 수직으로 교번하는 시퀀스의 나머지 부분들의 계단형 표면들은 에칭 정지 유전체 층(790)이 존재하는 영역들까지 연장되지 않는다.
도 19를 참조하면, 유전체 충전 재료(예를 들어, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리)가 제1 계단형 공동을 충전하도록 침착될 수 있다. 유전체 충전 재료의 잉여 부분들은 제1 절연 캡 층(170)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 계단형 표면들 위에 놓인 영역을 충전하는 유전체 충전 재료의 나머지 부분은 제1 계단형 유전체 재료 부분(165)을 구성한다. 본 명세서에 사용되는 바와 같이, "계단형" 요소는, 계단형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 제1 역-계단형 유전체 재료 부분은 에칭 정지 유전체 층(790) 위에 놓이고 그와 접촉한다. 제1-티어의 교번하는 스택(132, 142) 및 제1 계단형 유전체 재료 부분(165)은 후속하여 수정되는 공정-중 구조인 제1-티어 구조를 집합적으로 구성한다.
인터-티어 유전체 층(180)이 선택적으로 제1-티어 구조물(132, 142, 170, 165) 위에 침착될 수 있다. 인터-티어 유전체 층(180)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 일 실시예에서, 인터-티어 유전체 층(180)은 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층들(132)의 재료보다 더 큰 에칭 속도를 갖는 도핑된 실리케이트 유리를 포함할 수 있다. 예를 들어, 인터-티어 유전체 층(180)은 포스포실리케이트 유리를 포함할 수 있다. 인터-티어 유전체 층(180)의 두께는 30 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
도 20a 및 도 20b를 참조하면, 다양한 제1-티어 개구들(149, 129)이 인터-티어 유전체 층(180) 및 제1-티어 구조물(132, 142, 170, 165)을 통해 기판(908) 내로 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 인터-티어 유전체 층(180) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 이를 통해 다양한 개구들을 형성할 수 있다. 포토레지스트 층 내의 개구들의 패턴은 인터-티어 유전체 층(180) 및 제1-티어 구조물(132, 142, 170, 165)을 통해 제1 이방성 에칭 공정에 의해 기판(908)으로 전사되어, 다양한 제1-티어 개구들(149, 129)을 동시에, 즉 제1 등방성 에칭 공정 동안 형성한다. 다양한 제1-티어 개구들(149, 129)은 제1-티어 메모리 개구들(149) 및 제1-티어 지지 개구들(129)을 포함할 수 있다. 제1 교번하는 스택(132, 142) 내의 단계들(S)의 위치들이 도 20b에 점선들로 예시되어 있다.
제1-티어 메모리 개구들(149)은 제1 교번하는 스택(132, 142) 내의 각각의 층을 통해 메모리 어레이 영역(100) 내에 형성되고 후속하여 메모리 스택 구조물들을 형성하는 데 사용되는 개구들이다. 제1-티어 메모리 개구들(149)은 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 제1-티어 메모리 개구들(149)의 클러스터들로 형성될 수 있다. 제1-티어 메모리 개구들(149)의 각각의 클러스터는 제1-티어 메모리 개구들(149)의 2차원 어레이로서 형성될 수 있다.
제1-티어 지지 개구들(129)은 계단형 영역(200) 내에 형성되는 개구들이다. 제1 계단형 유전체 재료 부분(165)을 통해 형성되는 제1-티어 지지 개구들(129)의 서브세트가 제1 계단형 표면들의 각자의 수평 표면을 통해 형성될 수 있다.
일 실시예에서, 제1 이방성 에칭 공정은 제1-티어의 교번하는 스택(132, 142)의 재료들이 제1 계단형 유전체 재료 부분(165)의 재료와 동시에 에칭되는 초기 단계를 포함할 수 있다. 초기 에칭 단계의 화학적 특성은 제1 계단형 유전체 재료 부분(165)의 재료에 비견되는 평균 에칭 속도를 제공하면서 제1-티어의 교번하는 스택(132, 142)의 제1 및 제2 재료들의 에칭을 최적화시키도록 교번할 수 있다. 제1 이방성 에칭 공정은, 예를 들어 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예를 들어, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제1-티어 개구들(149, 129)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 일 실시예에서, 이방성 에칭 공정의 단자 부분은 제2 도핑된 웰(10)의 상부 부분 내로 에칭되는 오버에칭 단계를 포함할 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
선택적으로, 인터-티어 유전체 층(180)의 레벨에서의 제1-티어 메모리 개구들(149) 및 제1-티어 지지 개구들(129)의 부분들은 등방성 에칭에 의해 측방향으로 확장될 수 있다. 이러한 경우에, 인터-티어 유전체 층(180)은 희석된 플루오르화수소산 내의 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층(132)보다 더 큰 에칭 속도를 갖는 유전체 재료(예컨대, 붕규산염 유리)를 포함할 수 있다. 등방성 에칭(예컨대, HF를 사용하는 습식 에칭)이 인터-티어 유전체 층(180)의 레벨에서 제1-티어 메모리 개구들(149)의 측방향 치수들을 확장시키는 데 사용될 수 있다. 인터-티어 유전체 층(180)의 레벨에 위치된 제1-티어 메모리 개구들(149)의 부분들은 선택적으로, 후속적으로 제2-티어의 교번하는 스택을 통해 형성될(후속적으로 제2-티어 메모리 개구들의 형성 이전에 형성될) 제2-티어 메모리 개구들에 대해 더 큰 랜딩 패드를 제공하도록 확대될 수 있다.
도 21을 참조하면, 희생 제1-티어 개구 충전 부분들(148, 128)이 다양한 제1-티어 개구들(149, 129)에 형성될 수 있다. 예를 들어, 희생 제1-티어 충전 재료가 제1-티어 개구들(149, 129) 각각에 동시에 침착되어 침착된다. 희생 제1-티어 충전 재료는 후속하여 제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다.
일 실시예에서, 희생 제1-티어 충전 재료는 실리콘(예컨대, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V 족 화합물 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 선택적으로, 희생 제1-티어 충전 재료를 침착하기 전에 얇은 에칭 정지 라이너(예를 들어, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 산화물 층 또는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1-티어 충전 재료는 비-등각 침착 또는 등각 침착 방법에 의해 형성될 수 있다.
다른 실시예에서, 희생 제1-티어 충전 재료는 제1 절연 층들(132), 제1 절연 캡 층(170), 및 인터-티어 유전체 층(180)의 재료들보다 높은 에칭 속도를 갖는 실리콘 산화물 재료를 포함할 수 있다. 예를 들어, 희생 제1-티어 충전 재료는 100:1 희석된 플루오르화수소산에서 치밀화된 TEOS 산화물(즉, 화학 기상 침착 공정에서 테트라에틸오르토실리케이트 유리의 분해에 의해 형성되고 후속적으로 어닐링 공정에서 치밀화된 실리콘 산화물 재료)의 에칭 속도보다 적어도 100배 높은 에칭 레이트를 갖는 붕규산염 유리, 또는 다공성 또는 비-다공성 유기실리케이트 유리를 포함할 수 있다. 이러한 경우, 희생 제1-티어 충전 재료를 침착하기 전에 얇은 에칭 정지 라이너(예를 들어, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1-티어 충전 재료는 비-등각 침착 또는 등각 침착 방법에 의해 형성될 수 있다.
또 다른 실시예에서, 희생 제1-티어 충전 재료는 애싱에 의해 후속적으로 제거될 수 있는 비정질 탄소-함유 재료(예를 들어, 비정질 탄소 또는 다이아몬드-형 탄소) 또는 제1 교번 스택(132, 142)의 재료들에 대해 후속적으로 선택적으로 제거될 수 있는 실리콘계 중합체를 포함할 수 있다.
침착된 희생 재료의 부분들은, 제1-티어의 교번하는 스택(132, 142)의 최상부 층 위로부터 예컨대 인터-티어 유전체 층(180) 위로부터 제거될 수 있다. 예를 들어, 희생 제1-티어 충전 재료는 평탄화 공정을 사용하여 인터-티어 유전체 층(180)의 상단 표면으로 리세스될 수 있다. 평탄화 공정은 리세스 에칭(recess etch), 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 인터-티어 유전체 층(180)의 상단 표면은 에칭 정지 층 또는 평탄화 정지 층으로서 사용될 수 있다.
희생 제1-티어 충전 재료의 나머지 부분들은 희생 제1-티어 개구 충전 부분들(148, 128)을 포함한다. 구체적으로, 제1-티어 메모리 개구(149) 내의 희생 재료의 각각의 나머지 부분은 희생 제1-티어 메모리 개구 충전 부분(148)을 구성한다. 제1-티어 지지 개구(129) 내의 희생 재료의 각각의 나머지 부분은 희생 제1-티어 지지 개구 충전 부분(128)을 구성한다. 다양한 희생 제1-티어 개구 충전 부분들(148, 128)은 동시에, 즉, 희생 제1-티어 충전 재료를 침착하는 침착 공정 및 제1 교번하는 스택(132, 142) 위로부터(예컨대, 인터-티어 유전체 층(180)의 상단 표면 위로부터) 제1-티어 침착 공정을 제거하는 평탄화 공정을 포함하는 동일한 세트의 공정들 동안 형성된다. 희생 제1-티어 개구 충전 부분들(148, 128)의 상단 표면들은 인터-티어 유전체 층(180)의 상단 표면과 동일 평면 상에 있을 수 있다. 희생 제1-티어 개구 충전 부분들(148, 128) 각각은 내부에 공동들을 포함할 수 있거나 포함하지 않을 수 있다.
도 22를 참조하면, 제2-티어 구조물이 제1-티어 구조물(132, 142, 170, 148) 위에 형성될 수 있다. 제2-티어 구조물은 희생 재료 층들일 수 있는 절연 층들 및 스페이서 재료 층들의 추가의 교번하는 스택을 포함할 수 있다. 예를 들어, 재료 층들의 제2 교번하는 스택(232, 242)이 후속하여 제1 교번하는 스택(132, 142)의 상단 표면 상에 형성될 수 있다. 제2 교번하는 스택(232, 242)은 교번하는 복수의 제3 재료 층들 및 제 4 재료 층들을 포함할 수 있다. 각각의 제3 재료 층은 제3 재료를 포함할 수 있고, 각각의 제4 재료 층은 제3 재료와는 상이한 제4 재료를 포함할 수 있다. 일 실시예에서, 제3 재료는 제1 절연 층(132)의 제1 재료와 동일할 수 있고, 제4 재료는 제1 희생 재료 층들(142)의 제2 재료와 동일할 수 있다.
일 실시예에서, 제3 재료 층들은 제2 절연 층들(232)일 수 있고, 제4 재료 층들은 제2 절연 층들(232)의 각각의 수직으로 이웃하는 쌍 사이의 수직 간격을 제공하는 제2 스페이서 재료 층들일 수 있다. 일 실시예에서, 제3 재료 층들 및 제4 재료 층들은 각각 제2 절연 층들(232) 및 제2 희생 재료 층들(242)일 수 있다. 제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 제2 희생 재료 층들(242)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다.
일 실시예에서, 각각의 제2 절연 층(232)은 제2 절연 재료를 포함할 수 있고, 각각의 제2 희생 재료 층(242)은 제2 희생 재료를 포함할 수 있다. 이러한 경우에, 제2 교번하는 스택(232, 242)은 교번하는 복수의 제2 절연 층들(232) 및 제2 희생 재료 층들(242)을 포함할 수 있다. 제2 절연 층들(232)의 제3 재료는, 예를 들어 화학 기상 침착(CVD)에 의해 침착될 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 절연 층들(232)에 사용될 수 있는 절연 재료들은 제1 절연 층들(132)에 사용될 수 있는 임의의 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 제2 희생 재료 층들(242)에 사용될 수 있는 희생 재료들은 제1 희생 재료 층들(142)에 사용될 수 있는 임의의 재료일 수 있다. 일 실시예에서, 제2 절연 재료는 제1 절연 재료와 동일할 수 있고, 제2 희생 재료는 제1 희생 재료와 동일할 수 있다.
제2 절연 층들(232) 및 제2 희생 재료 층들(242)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제2 절연 층(232) 및 각각의 제2 희생 재료 층(242)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제2 절연 층(232) 및 제2 희생 재료 층(242)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제2 교번하는 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)은 각자의 제2 희생 재료 층(242) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제2 계단형 영역 내의 제2 계단형 표면들은 적어도 하나의 마스킹 층의 패턴에 적합한 조정으로 제1 계단형 영역 내의 제1 계단형 표면들을 형성하는 데 사용되는 처리 단계들과 동일한 세트의 처리 단계들을 사용하여 계단 영역(200) 내에 형성될 수 있다. 제2 계단형 유전체 재료 부분(265)이 계단형 영역(200) 내의 제2 계단형 표면들 위에 형성될 수 있다.
제2 절연 캡 층(270)이 후속적으로 제2 교번하는 스택(232, 242) 위에 형성될 수 있다. 제2 절연 캡 층(270)은 제2 희생 재료 층들(242)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 제2 절연 캡 층(270)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있다.
제2 절연 층들(232) 및 제2 희생 재료 층들(242)은 메모리 어레이 영역(100)의 전체 영역 위에 연속적으로 연장되고, 따라서 각각 제2 연속적인 절연 층들 및 제2 연속적인 희생 재료 층들로 또한 지칭된다. 제2 연속적인 절연 층들 및 제2 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스가 기판(908) 위에 형성될 수 있다. 제2 계단형 표면들은 수직으로 교번하는 시퀀스의 주변 부분들에 형성된다. 수직으로 교번하는 시퀀스의 각각의 층은 메모리 어레이 영역(100) 내에 존재한다. 제2 연속적인 희생 재료 층들(242)의 측방향 범위는 각각의 계단 영역(200) 내의 기판(908)으로부터의 수직 거리에 따라 감소한다. 일 실시예에서, 수직으로 교번하는 시퀀스의 모든 층들이 에칭 정지 유전체 층(790) 위로부터 제거되고, 수직으로 교번하는 시퀀스의 나머지 부분들의 계단형 표면들은 에칭 정지 유전체 층(790)이 존재하는 영역들까지 연장되지 않는다.
일반적으로 말하면, 연속적인 절연 층들(132, 232) 및 연속적인 스페이서 재료 층들(예컨대, 연속적인 희생 재료 층들(142, 242))의 적어도 하나의 수직으로 교번하는 시퀀스가 기판(908) 위에 형성될 수 있고, 적어도 하나의 계단형 유전체 재료 부분(165, 265)이 적어도 하나의 수직으로 교번하는 시퀀스(132, 142, 232, 242) 상의 계단 영역들 위에 형성될 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)은 제2-티어 교번하는 스택(232, 242)의 상부 부분 내의 층들의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)에 의해 절단된 제2 희생 재료 층들(242)은 드레인 선택 레벨 전기 전도성 층들이 후속적으로 형성되는 레벨들에 대응한다. 드레인 선택 레벨 격리 구조물들(72)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 제2 교번하는 스택(232, 242), 제2 계단형 유전체 재료 부분(265), 제2 절연 캡 층(270), 및 선택적인 드레인 선택 레벨 격리 구조물들(72)은 집합적으로 제2-티어 구조물(232, 242, 265, 270, 72)을 구성한다.
도 23a 및 도 23b를 참조하면, 다양한 제2-티어 개구들(249, 229)이 제2-티어 구조물(232, 242, 265, 270, 72)을 통해 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 제2 절연 캡 층(270) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 이를 통해 다양한 개구들을 형성할 수 있다. 메모리 어레이 영역(100) 내의 제2-티어 메모리 개구들(249)의 패턴은 제1-티어 메모리 개구 충전 부분(148)의 패턴과 동일한 제1-티어 메모리 개구들(149)의 패턴과 동일할 수 있다. 계단 영역(200) 내의 제2-티어 지지 개구들(229)의 패턴의 측방향 범위는 제2-티어의 교번하는 스택(232, 242)의 계단형 표면들의 영역들 내로 제한될 수 있다. 다시 말해, 제2-티어 지지 개구들(229)은 제2 역-계단형 유전체 재료 부분(265)이 스택간 유전체 층(180)의 상단 표면과 접촉하는 영역 내에 없을 수 있다. 따라서, 제1-티어 개구들(149, 129)을 패턴화하는 데 사용되는 리소그래픽 마스크가 포토레지스트 층을 패턴화하는 데 사용될 수 있다.
포토레지스트 층 내의 개구들의 패턴은 제2 이방성 에칭 공정에 의해 제2-티어 구조물(232, 242, 265, 270, 72)을 통해 전사되어, 동시에, 즉 제2 이방성 에칭 공정 동안 다양한 제2-티어 개구들(249, 229)을 형성할 수 있다. 다양한 제2-티어 개구들(249, 229)은 제2-티어 메모리 개구들(249) 및 제2-티어 지지 개구들(229)을 포함할 수 있다.
제2-티어 메모리 개구들(249)은 희생 제1-티어 메모리 개구 충전 부분들(148)의 각자의 하나의 상단 표면 상에 직접 형성된다. 제2-티어 지지 개구들(229)은 희생 제1-티어 지지 개구 충전 부분들(128)의 각자의 하나의 상단 표면 상에 직접 형성된다. 또한, 각각의 제2-티어 지지 개구들(229)은 제2 계단형 표면들 내의 수평 표면을 통해 형성될 수 있으며, 이는 제2 교번하는 스택(232, 242)과 제2 계단형 유전체 재료 부분(265) 사이의 계면 표면들을 포함한다. 제1-티어 교번하는 스택(132, 142) 및 제2-티어 교번하는 스택(232, 242) 내의 단계들(S)의 위치들이 도 23b에 점선들로 예시되어 있다.
제2 이방성 에칭 공정은 제2-티어의 교번하는 스택(232, 242)의 재료들이 제2 계단형 유전체 재료 부분(265)의 재료와 동시에 에칭되는 에칭 단계를 포함할 수 있다. 에칭 단계의 화학적 특성은 제2 계단형 유전체 재료 부분(265)의 재료에 비견되는 평균 에칭 속도를 제공하면서 제2-티어의 교번하는 스택(232, 242)의 재료들의 에칭을 최적화시키도록 교번할 수 있다. 제2 이방성 에칭 공정은, 예를 들어 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예를 들어, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제2-티어 개구들(249, 229)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 각각의 제2-티어 개구(249, 229)의 저부 주변부는 측방향으로 오프셋될 수 있고/있거나, 아래에 놓인 희생 제1-티어 개구 충전 부분(148, 128)의 상단 표면의 주변부 내에 전체적으로 위치될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 24를 참조하면, 희생 제1-티어 개구 충전 부분들(148, 128)의 희생 제1-티어 충전 재료는, 제1 및 제2 절연 층들(132, 232), 제1 및 제2 희생 재료 층들(142, 242), 제1 및 제2 절연 캡 층들(170, 270), 및 인터-티어 유전체 층(180)의 재료들에 대해 선택적인 희생 제1-티어 충전 재료를 에칭하는 에칭 공정을 사용하여 제거될 수 있다. 인터-티어 메모리 개구(49)로 또한 지칭되는 메모리 개구(49)는 희생 제1-티어 메모리 개구 충전 부분(148)이 그로부터 제거되는 체적 및 제2-티어 메모리 개구들(249)의 각각의 조합으로 형성된다. 인터-티어 지지 개구(19)로 또한 지칭되는 지지 개구(19)는 희생 제1-티어 지지 개구 충전 부분(128)이 그로부터 제거되는 체적 및 제2-티어 지지 개구들(229)의 각각의 조합으로 형성된다.
도 25a 내지 도 25d는 메모리 개구 충전 구조물의 형성 동안의 메모리 개구(49)의 순차적인 단면도들을 제공한다. 동일한 구조적 변화가 메모리 개구들(49) 및 지지 개구들(19) 각각에서 발생한다.
도 25a를 참조하면, 받침대 채널 부분(11)은 각각의 메모리 개구(49)의 저부에서 그리고 각각의 지지 개구(19)의 저부에서 선택적 반도체 재료 침착 공정에 의해 형성될 수 있다. 제1 전도성 유형의 도핑을 갖는 도핑된 반도체 재료는 제2 도핑 웰(10)의 물리적으로 노출된 표면들로부터 선택적으로 성장될 수 있는 반면, 유전체 표면들로부터의 도핑된 반도체 재료의 성장은 선택적 반도체 재료 침착 공정 동안 억제된다. 반도체 전구체 가스, 제1 전도성 유형의 도펀트 원자들을 포함하는 도펀트 가스, 및 에천트는 제2 예시적인 구조물을 동시에 또는 교번하여 포함하는 공정 챔버 내로 유동될 수 있다. 상단 표면의 주변부의 각각의 받침대 채널 부분(11)은 최하부 제1 희생 재료 층(142) 위에 놓이고 그와 접촉하는 제1 절연 층(132)의 측벽과 접촉할 수 있다. 받침대 채널 부분들(11) 내의 제1 전도성 유형 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작은 그리고 더 큰 도펀트 원자 농도들이 또한 사용될 수 있다. p-n 접합이 제2 도핑된 웰(10)과 받침대 채널 부분(11) 사이의 각각의 계면에 형성될 수 있다.
도 25b를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 반도체 채널 재료 층(60L)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께가 또한 사용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(142, 242) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패턴화된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(142, 242) 및 절연 층들(132, 232)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다. 대안적으로, 희생 재료 층들(142, 242)은 절연 층들(132, 232)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 스택은 메모리 비트들을 저장하는 메모리 필름(50)을 구성한다.
반도체 채널 재료 층(60L)은 p-도핑된 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 균일한 도핑을 가질 수 있다. 일 실시예에서, 반도체 채널 재료 층(60L)은 p-형 도핑을 가지며, 여기서 p-형 도펀트들(예컨대, 붕소 원자들)은 1.0 × 1012/㎤ 내지 1.0 × 1018/㎤, 예를 들어 1.0 × 1014/㎤ 내지 1.0 × 1017/㎤ 범위의 원자 농도로 존재한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 붕소-도핑된 비정질 실리콘 또는 붕소-도핑된 폴리실리콘을 포함하고/포함하거나, 이들로 본질적으로 이루어진다. 다른 실시예에서, 반도체 채널 재료 층(60L)은 n-형 도핑을 가지며, 여기서 n-형 도펀트들(예컨대, 인 원자들 또는 비소 원자들)은 1.0 × 1015/㎤ 내지 1.0 × 1019/㎤, 예를 들어 1.0 × 1016/㎤ 내지 1.0 × 1018/㎤ 범위의 원자 농도로 존재한다. 반도체 채널 재료 층(60L)은 저압 화학 기상 침착(LPCVD)과 같은 등각 침착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 침착된 재료 층들(52, 54, 56, 60L)로 충전되지 않은 각각의 메모리 개구(49)의 체적에서 공동(49')이 형성된다.
도 25c를 참조하면, 각각의 메모리 개구 내의 공동(49')이 반도체 채널 재료 층(60L)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층이 공동(49') 내에 침착될 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 저압 화학 기상 침착(LPCVD)과 같은 등각 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 공정에 의해 침착될 수 있다. 제2 절연 캡 층(270) 위에 놓인 유전체 코어 층의 수평 부분은, 예를 들어 리세스 에칭에 의해 제거될 수 있다. 리세스 에칭은, 유전체 코어 층의 나머지 부분들의 상단 표면들이 제2 절연 캡 층(270)의 상단 표면과 제2 절연 캡 층(270)의 저부 표면 사이의 높이로 리세스될 때까지 계속된다. 유전체 코어 층의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 25d를 참조하면, 도핑된 반도체 재료가 유전체 코어(62) 위에 놓인 공동들 내에 침착될 수 있다. 도핑된 반도체 재료는 반도체 채널 재료 층(60L)의 도핑의 반대 전도성 유형의 도핑을 갖는다. 따라서, 도핑된 반도체 재료는 n-형 도핑을 갖는다. 제2 절연 캡 층(270)의 상단 표면을 포함하는 수평면 위에 놓인 침착된 도핑된 반도체 재료, 반도체 채널 재료 층(60L), 터널링 유전체 층(56), 전하 저장 층(54) 및 차단 유전체 층(52)의 부분들은 화학 기계적 평탄화(CMP) 공정과 같은 평탄화 공정에 의해 제거될 수 있다.
n-도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성하는데, 이를 통해, 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 흐를 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 배면 리세스들의 형성 이후에 후속으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)(수직 반도체 채널임)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 수직 반도체 채널(60), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 메모리 개구 충전 구조물(58)로 구성된다. 반도체 재료 층(910) 및 그에 매립된 도핑된 웰들, 제1-티어 구조물(132, 142, 170, 165), 제2-티어 구조물(232, 242, 270, 265, 72), 인터-티어 유전체 층(180), 및 메모리 개구 충전 구조물들(58)은 집합적으로 메모리 레벨 조립체를 구성한다.
도 26을 참조하면, 제2 예시적인 구조는 메모리 개구 충전 구조물(58)의 형성 후에 예시된다. 지지 기둥 구조물들(20)은 메모리 개구 충전 구조물들(58)의 형성과 동시에 지지 개구들(19) 내에 형성된다. 각각의 지지 기둥 구조물(20)은 메모리 개구 충전 구조물(58)과 동일한 세트의 컴포넌트들을 가질 수 있다. 일반적으로, 메모리 스택 구조물들(55)의 복수의 세트들이 제1 연속적인 절연 층들(132) 및 제1 연속적인 희생 재료 층들(142)의 수직으로 교번하는 시퀀스를 통해 그리고 제2 연속적인 절연 층들(232) 및 제2 연속적인 희생 재료 층들(242)의 수직으로 교번하는 시퀀스를 통해 형성될 수 있다. 제1 연속적인 절연 층들(132) 및 제2 연속적인 절연 층들(232)은 연속적인 절연 층들(132, 232)의 세트 및 연속적인 희생 재료 층들(142, 242)의 세트로서 간주될 수 있다. 따라서, 메모리 스택 구조물들(55)의 각각의 세트는 연속적인 절연 층들(132, 232) 및 연속적인 희생 재료 층들(142, 242)의 수직으로 교번하는 시퀀스를 통해 수직으로 연장될 수 있다. 메모리 스택 구조물들(55)의 각각의 세트는 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 수직으로 교번하는 시퀀스의 각각의 영역을 통해 수직으로 연장된다. 메모리 스택 구조물들(55) 각각은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(60)을 포함한다.
도 27a 내지 도 27c를 참조하면, 제1 접촉 레벨 유전체 층(280)이 제2-티어 구조물(232, 242, 270, 265, 72) 위에 형성될 수 있다. 제1 접촉 레벨 유전체 층(280)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 등각 또는 비-등각 침착 공정에 의해 형성될 수 있다. 예를 들어, 제1 접촉 레벨 유전체 층(280)은 비도핑 실리케이트 유리를 포함할 수 있고, 100 nm 내지 600 nm 범위의 두께를 가질 수 있지만, 더 작은 그리고 더 큰 두께가 또한 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 제1 접촉 레벨 유전체 층(280) 위에 적용될 수 있고, 메모리 개구 충전 구조물들(58)의 클러스터들 사이에서 제1 수평 방향(hd1)을 따라 연장되는 세장형 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 배면 트렌치들(79)은 포토레지스트 층 내의 패턴을 제1 접촉 레벨 유전체 층(280), 제2-티어 구조물(232, 242, 270, 265, 72), 및 제1-티어 구조물(132, 142, 170, 165)을 통해 기판(908)의 상단 표면으로 전사함으로써 형성될 수 있다. 본 명세서에 사용되는 바와 같이, "배면 트렌치"는 연속적인 절연 층들(132, 232)의 수직으로 교번하는 시퀀스 및 연속적인 희생 재료 층들(142, 242)을 측방향으로 분할하는 트렌치를 지칭한다. 따라서, 포토레지스트 층 내의 개구들 아래에 놓인 제1 접촉 레벨 유전체 층(280), 제2-티어 구조물(232, 242, 270, 265, 72), 제1-티어 구조물(132, 142, 170, 165) 및 기판(908)의 부분들이 제거되어 배면 트렌치들(79)을 형성할 수 있다. 배면 트렌치들(79) 각각은 전체적으로 메모리 어레이 영역(100) 및 인접한 계단 영역들(200) 내에 형성될 수 있다.
일 실시예에서, 배면 트렌치들(79)은 메모리 스택 구조물들(55)의 클러스터들 사이에 형성될 수 있다. 본 개시내용의 일 실시예에 따르면, 배면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 수직으로 교번하는 시퀀스를 절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 복수의 교번하는 스택들로 분할할 수 있다. 절연 층들(132, 232) 및 희생 재료 층들(142, 242)의 각각의 교번하는 스택은 제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 제1-티어의 교번하는 스택, 및 제2 절연 층들(232) 및 제2 희생 재료 층들(242)의 제2-티어의 교번하는 스택을 포함할 수 있다. 메모리 스택 구조물들(55)의 클러스터들은 배면 트렌치들(79)에 의해 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다.
일 실시예에서, 복수의 교번하는 스택들{(132, 142), (232, 2342)} 중 각각의 교번하는 스택{(132, 142), (232, 2342)}은 스페이서 재료 층들(132, 232)이 기판(908)으로부터 수직 거리의 증가와 함께 감소하는 측방향 범위들을 갖는 각자의 계단 영역(200)을 포함한다. 일 실시예에서, 복수의 배면 트렌치들(79) 각각은 적어도 하나의 교번하는 스택{(132, 142), (232, 2342)}의 측벽들에 의해 측방향으로 경계지어질 수 있다. 분할기 트렌치들(79)의 제1 서브세트가 한 쌍의 교번하는 스택들{(132, 142), (232, 2342)} 사이에서 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다.
도 28을 참조하면, 희생 재료 층들(142, 242)은 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 제1 접촉 레벨 유전체 층(280), 및 기판(908)에 대해 선택적으로 제거될 수 있다. 예를 들어, 절연 층들(132, 232)의 재료들, 제1 및 제2 절연 캡 층들(170, 270), 계단형 유전체 재료 부분들(165, 265), 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(142, 242)의 재료들을 선택적으로 에칭하는 에천트가 예를 들어, 등방성 에칭 공정을 사용하여, 배면 트렌치들(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있고, 절연 층들(132, 232)의 재료들, 제1 및 제2 절연 캡 층들(170, 270), 계단형 유전체 재료 부분들(165, 265) 및 메모리 필름들(50)의 최외측 층은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에칭 공정은 습식 에치 용액을 사용하는 습식 에칭 공정일 수 있거나, 또는 에천트가 증기 상으로 배면 트렌치(79) 내로 도입되는 기상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(142, 242)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제2 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다.
희생 재료 층들(142, 242)이 제거된 체적들 내에 배면 리세스들(143, 243)이 형성된다. 배면 리세스들(143, 243)은, 제1 희생 재료 층들(142)이 제거된 체적들에 형성되는 제1 배면 리세스들(143) 및 제2 희생 재료 층들(242)이 제거된 체적들에 형성되는 제2 배면 리세스들(243)을 포함한다. 배면 리세스들(143, 243) 각각은 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 배면 리세스들(143, 243) 각각의 측방향 치수는 각자의 배면 리세스(143, 243)의 높이보다 더 클 수 있다. 희생 재료 층들(142, 242)의 재료가 제거된 체적들에서 복수의 배면 리세스들(143, 243)이 형성될 수 있다. 배면 리세스들(143, 243) 각각은 반도체 기판 층(909)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 배면 리세스(143, 243)는 아래에 놓인 절연 층(132, 232)의 상단 표면 및 위에 놓인 절연 층(132, 232)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 배면 리세스들(143, 243) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
도 29a 및 도 29b를 참조하면, 산화 공정은 받침대 채널 부분(11)의 물리적으로 노출된 부분들을 산화시키기 위해 수행될 수 있다. 관형 절연 스페이서들(명확하게 도시되지 않음)은 각각의 받침대 채널 부분(11) 주위에 형성될 수 있다. 배면 차단 유전체 층(도시되지 않음)이 선택적으로 배면 리세스들(143, 243) 및 배면 트렌치들(79) 내에 그리고 제1 접촉 레벨 유전체 층(280) 위에 침착될 수 있다. 배면 차단 유전체 층은 유전체 재료, 예컨대 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합을 포함한다. 예를 들어, 배면 차단 유전체 층은 알루미늄 산화물을 포함할 수 있다. 배면 차단 유전체 층은 화학 기상 침착 또는 원자층 침착과 같은 등각 침착 공정에 의해 형성될 수 있다. 배면 차단 유전체 층의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께가 또한 사용될 수 있다.
적어도 하나의 전도성 재료가 복수의 배면 리세스들(243, 243) 내에, 배면 트렌치(79)의 측벽들 상에, 그리고 제1 접촉 레벨 유전체 층(280) 위에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 화학 기상 침착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 등각 침착 방법에 의해 침착될 수 있다. 적어도 하나의 전도성 재료는 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 전도성 금속-반도체 합금, 예컨대 금속 실리사이드, 이들의 합금, 및 이들의 조합들 또는 이들의 스택들을 포함할 수 있다.
일 실시예에서, 적어도 하나의 전도성 재료는 적어도 하나의 금속 재료, 즉 적어도 하나의 금속성 요소를 포함하는 전기 전도성 재료를 포함할 수 있다. 배면 리세스들(143, 243) 내에 침착될 수 있는 비제한적인 예시적인 금속성 재료들은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 예를 들어, 적어도 하나의 전도성 재료는, TiN, TaN, WN, 또는 이들의 조합과 같은 전도성 금속성 질화물 재료, 및 W, Co, Ru, Mo, Cu, 또는 이들의 조합들과 같은 전도성 충전 재료를 포함하는 전도성 금속성 질화물 라이너를 포함할 수 있다. 일 실시예에서, 배면 리세스들(143, 243)을 충전하기 위한 적어도 하나의 전도성 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다.
전기 전도성 층들(146, 246)은 적어도 하나의 전도성 재료의 침착에 의해 배면 리세스들(143, 243) 내에 형성될 수 있다. 복수의 제1 전기 전도성 층들(146)이 복수의 제1 배면 리세스들(143) 내에 형성될 수 있고, 복수의 제2 전기 전도성 층들(246)이 복수의 제2 배면 리세스들(243) 내에 형성될 수 있고, 연속적인 금속성 재료 층(도시되지 않음)이 각각의 배면 트렌치(79)의 측벽들 상에 그리고 제1 접촉 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 전기 전도성 층들(146) 및 제2 전기 전도성 층들(246) 각각은 각자의 전도성 금속성 질화물 라이너 및 각자의 전도성 충전 재료를 포함할 수 있다. 따라서, 제1 및 제2 희생 재료 층들(142, 242)은 각각 제1 및 제2 전기 전도성 층들(146, 246)로 대체될 수 있다. 구체적으로, 각각의 제1 희생 재료 층(142)은 배면 차단 유전체 층의 선택적인 부분 및 제1 전기 전도성 층(146)으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 배면 차단 유전체 층의 선택적인 부분 및 제2 전기 전도성 층(246)으로 대체될 수 있다. 배면 공동이, 연속적인 금속성 재료 층으로 충전되지 않은 각각의 배면 트렌치(79)의 부분 내에 존재한다.
잔류 전도성 재료는 배면 트렌치들(79) 내측으로부터 제거될 수 있다. 구체적으로, 연속적인 금속 재료 층의 침착된 금속성 재료는 각각의 배면 트렌치(79)의 측벽들로부터 그리고 제1 접촉 레벨 유전체 층(280) 위로부터, 예를 들어 이방성 또는 등방성 에칭에 의해 에치 백될 수 있다. 제1 배면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제1 전기 전도성 층(146)을 구성한다. 제2 배면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제2 전기 전도성 층(246)을 구성한다. 제1 전기 전도성 재료 층들(146) 및 제2 전기 전도성 층들의 측벽들은 각자의 배면 트렌치(79)에 물리적으로 노출될 수 있다. 배면 트렌치들은 제1 수평 방향(hd1)을 따른 비주기적인 폭 변동 및 수직 방향을 따른 비선형 폭 변동을 갖는 한 쌍의 만곡 측벽들을 가질 수 있다.
각각의 전기 전도성 층(146, 246)은 개구들을 포함하는 전도성 시트일 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제1 서브세트가 메모리 개구 충전 구조물들(58)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제2 서브세트가 지지 기둥 구조물들(20)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 계단형 표면들 때문에 임의의 하부 전기 전도성 층(146, 246)보다 작은 면적을 가질 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 계단형 표면들 때문에 임의의 위에 놓인 전기 전도성 층(146, 246)보다 큰 면적을 가질 수 있다.
일부 실시예에서, 드레인 선택 레벨 격리 구조물들(72)은 제2 전기 전도성 층들(246)의 최상부 레벨들에 제공될 수 있다. 드레인 선택 레벨 격리 구조물들(72)의 레벨들에 위치된 제2 전기 전도성 층들(246)의 서브세트는 드레인 선택 게이트 전극들을 구성한다. 드레인 선택 게이트 전극들 아래에 위치된 전기 전도성 층(146, 246)의 서브세트는 동일한 레벨에 위치된 워드 라인과 제어 게이트의 조합들로서 기능할 수 있다. 각각의 전기 전도성 층(146, 246) 내의 제어 게이트 전극들은 메모리 스택 구조물(55)을 포함하는 수직 메모리 디바이스를 위한 제어 게이트 전극들이다.
메모리 스택 구조물들(55) 각각은 전기 전도성 층들(146, 246)의 각각의 레벨에 위치된 메모리 요소들의 수직 스택을 포함한다. 전기 전도성 층들(146, 246)의 서브세트는 메모리 요소들을 위한 워드 라인들을 포함할 수 있다. 메모리 레벨 조립체는 반도체 기판 층(909) 위에 위치된다. 메모리 레벨 조립체는 적어도 하나의 교번하는 스택(132, 146, 232, 246) 및 적어도 하나의 교번하는 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조물들(55)을 포함한다.
일반적으로, 복수의 교번하는 스택들{(132, 142), (232, 242)} 내의 희생 재료 층들(142, 242)은 희생 재료 층들(142, 242)을 에칭하는 에천트에 대한 그리고
전기 전도성 층들(146, 246)의 적어도 하나의 전도성 재료를 침착하는 반응물에 대한 도관으로서 배면 트렌치들(79)을 채용하는 전기 전도성 층들(1'46, 246)로 대체될 수 있다. 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 복수의 교번하는 스택들이 기판(908) 상에 위치될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 복수의 배면 트렌치들(79)에 의해 측방향으로 이격될 수 있다.
도 30a 내지 도 30d를 참조하면, 등각 유전체 재료 층(예컨대, 실리콘 산화물 층)이 배면 트렌치들(79)의 주변 부분들에 침착될 수 있고, 이방성 에칭 공정이 등각 유전체 재료 층의 수평 부분들을 제거하기 위해 수행될 수 있다. 배면 트렌치들(79) 내의 등각 유전체 재료 층의 각각의 나머지 수직 부분은 배면 트렌치 유전체 스페이서(74)를 구성한다.
전기 도펀트들은 소스 영역들(61)을 형성하기 위해 제2 도핑 웰들(10)의 물리적으로 노출된 부분들 내로 주입될 수 있다. 일 실시예에서, 제2 도핑 웰들(10) 및 수직 반도체 채널들(60)은 제1 전도성 유형의 도핑을 가질 수 있고, 소스 영역들(61)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형은 p-형일 수 있고, 제2 전도성 유형은 n-형일 수 있거나, 그 반대로도 가능하다. 소스 영역들(61)이 형성되는 경우에, 소스 영역들(61)은 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위의 제2 전도성 유형의 전기 도펀트들의 원자 농도를 가질 수 있다.
적어도 하나의 전도성 충전 재료가 배면 트렌치들(79)의 나머지 체적들에 침착될 수 있다. 예를 들어, 적어도 하나의 전도성 충전 재료는 도핑된 폴리실리콘, 전도성 금속성 질화물, 및/또는 금속 충전 재료(예컨대, 텅스텐)를 포함할 수 있다. 적어도 하나의 전도성 충전 재료의 잉여 부분들은 제1 접촉 레벨 유전체 층(280)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 배면 트렌치들(79) 내의 적어도 하나의 전도성 충전 재료의 각각의 나머지 부분은 소스 접촉 비아 구조물(76)을 구성할 수 있다. 소스 접촉 비아 구조물들(76) 각각은 전도성 충전 재료 부분이다. 배면 트렌치(79)를 충전하는 모든 재료 부분들의 세트는 배면 트렌치 충전 구조물(74, 76)을 구성한다. 일 실시예에서, 배면 트렌치 충전 구조물(74, 76)은 배면 트렌치 유전체 스페이서(74) 및 소스 접촉 비아 구조물(76)을 포함할 수 있다.
복수의 교번하는 스택들{(132, 146), (232, 246)} 및 복수의 배면 트렌치 충전 구조물들(74, 76)이 제2 수평 방향(hd2)을 따라 교번하여 인터레이싱된다. 일 실시예에서, 복수의 배면 트렌치 충전 구조물들(74, 76) 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 복수의 교번하는 스택들{(132, 146), (232, 246)} 중 적어도 하나의 교번하는 스택{(132, 146), (232, 246)}의 측벽들과 접촉한다.
도 31을 참조하면, 제2 접촉 레벨 유전체 층(282)이 제1 접촉 레벨 유전체 층(280) 위에 선택적으로 형성될 수 있다. 제2 접촉 레벨 유전체 층(282)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 포토레지스트 층(도시되지 않음)이 접촉 레벨 유전체 층들(280, 282) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 이를 통해 다양한 접촉 비아 개구들을 형성할 수 있다. 예를 들어, 드레인 접촉 비아 구조물들을 형성하기 위한 개구들은 메모리 어레이 영역들(100) 내의 드레인 영역들(63) 위에 형성될 수 있고, 계단 영역 접촉 비아 구조물들을 형성하기 위한 개구들이 계단 영역들(200)에 형성될 수 있다. 이방성 에칭 공정이 수행되어, 접촉 레벨 유전체 층들(280, 282) 및 하부 유전체 재료 부분들을 통해 포토레지스트 층 내의 패턴을 전사한다. 드레인 영역들(63) 및 전기 전도성 층들(146, 246)은 에칭 정지 구조물들로서 사용될 수 있다. 드레인 접촉 비아 공동들이 각각의 드레인 영역(63) 위에 형성될 수 있고, 계단 영역 접촉 비아 공동들이 제1 및 제2 역-계단형 유전체 재료 부분들(165, 265) 아래에 놓인 계단형 표면에서 각각의 전기 전도성 층(146, 246) 위에 형성될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
드레인 접촉 비아 구조물들(88)은 드레인 접촉 비아 공동들 내에 그리고 드레인 영역들(63)의 각자의 하나의 상단 표면 상에 형성될 수 있다. 계단 영역 접촉 비아 구조물들(86)은 계단 영역 접촉 비아 공동들 내에 그리고 전기 전도성 층들(146, 246)의 각자의 하나의 상단 표면 상에 형성된다. 계단 영역 접촉 비아 구조물들(86)은 드레인 선택 레벨 게이트 전극들로서 기능하는 제2 전기 전도성 층들(246)의 서브세트와 접촉하는 드레인 선택 레벨 접촉 비아 구조물들을 포함할 수 있다. 또한, 계단 영역 접촉 비아 구조물들(86)은, 드레인 선택 레벨 게이트 전극들 아래에 있고 메모리 스택 구조물들(55)에 대한 워드 라인들로서 기능하는 전기 전도성 층들(146, 246)과 접촉하는 워드 라인 접촉 비아 구조들을 포함할 수 있다.
주변 디바이스 접촉 비아 공동들은 접촉 레벨 유전체 층들(280, 282) 및 제2 및 제1 역-계단형 유전체 재료 부분들(265, 165)을 통해 희생 비아 구조물들(477)의 각자의 하나의 상단 표면 상에 형성될 수 있다. 주변 디바이스 접촉 비아 공동들은 에칭 정지 유전체 층(790) 및 평탄화 유전체 층(760)에 대해 선택적인 희생 비아 구조물들(477)을 제거함으로써, 반도체 디바이스들(710)의 각자의 컴포넌트의 상단 표면으로 수직으로 연장될 수 있다. 적어도 하나의 전도성 재료가 주변 디바이스 접촉 비아 공동들 내에 침착될 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들은 접촉 레벨 유전체 층(280)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 주변 디바이스 접촉 비아 공동 내의 적어도 하나의 전도성 재료의 각각의 나머지 부분은 주변 디바이스 접촉 비아 구조물(488)을 구성한다. 주변 디바이스 접촉 비아 구조물들(488)은 주변 디바이스 영역들(300) 내에 형성될 수 있다. 주변 디바이스 영역들(300)은 감지 증폭기 회로들, 워드 라인 및 선택 게이트 전극 스위치 영역들, 및 기타 주변 디바이스 영역들을 포함할 수 있다.
비트 라인 레벨 유전체 층(290)이 접촉 레벨 유전체 층들(280, 282) 위에 형성될 수 있다. 비트 라인 레벨 금속 상호접속부 구조물들(98, 96)은 비트 라인 레벨 유전체 층(290) 내에 형성될 수 있다. 비트 라인 레벨 금속 상호접속부 구조물들(98, 96)은 드레인 접촉 비아 구조물들(88)의 각자의 하나와 접촉하는 비트 라인들(98), 및 계단 영역 접촉 비아 구조물들(86) 및/또는 주변 디바이스 접촉 비아 구조물들(488) 중 적어도 하나와 접촉하고/하거나 그에 전기적으로 연결되는 상호접속부 라인 구조물들(96)을 포함할 수 있다.
도 32를 참조하면, 상부 유전체 재료 부분들은 비트 라인 레벨 유전체 층(290) 위에 형성될 수 있다. 예를 들어, (본 명세서에서 상부 레벨 유전체 재료 층들(960)로 지칭되는) 추가의 유전체 재료 층들이 비트 라인 레벨 유전체 층(290) 위에 형성될 수 있다. 상부 레벨 유전체 재료 층들(960) 각각은 실리콘 산화물과 같은 유전체 재료를 포함할 수 있다. 상부 레벨 유전체 재료 층들(960) 중 최상부 층은 실리콘 질화물과 같은 확산 장벽 유전체 재료를 포함할 수 있다. 추가의 금속 상호접속부 구조물들(본 명세서에서 상부 레벨 금속 상호접속부 구조물들(980)로 지칭됨)이 상부 레벨 유전체 재료 층들(960) 내에 형성될 수 있다. 상부 레벨 금속 상호접속부 구조물들(980)은 메모리 스택 구조물들(55)을 포함하는 메모리 요소들의 3차원 어레이의 다양한 노드들과 반도체 디바이스들(710) 사이의 전기적 접속들을 제공하는 금속 라인 구조물들 및 금속 비아 구조물들을 포함할 수 있다.
도 33a 내지 도 33f를 참조하면, 시일 링 공동들(71) 및 가드 링 공동(77)의 형성 후에 제2 예시적인 구조물의 다양한 도면들이 예시되어 있다. 도 33a 내지 도 33d는 제2 예시적인 구조물의 구성을 예시한다. 도 33e 및 도 33f는 도 33a 내지 도 33d의 제2 예시적인 구조물의 대안적인 실시예를 예시한다.
예를 들어, 포토레지스트 층이 상부 레벨 유전체 재료 층들(960) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 그 안에 한 세트의 네스팅된 개구들을 형성할 수 있다. 포토레지스트 층 내의 개구들 각각은 둥근 코너들을 갖거나 갖지 않는 직사각형의 일반적인 형상, 또는 작은 변들을 추가하여 직사각형으로부터 유도된 다각형을 가질 수 있다. 포토레지스트 층 내의 개구들 각각은 시일 링 및 가드 링 영역(400) 내에 형성될 수 있다.
이방성 에칭 공정이 수행되어, 포토레지스트 층 내의 개구들의 패턴을 상부 유전체 재료 부분들(예컨대, 상부 레벨 유전체 재료 층들(960)), 비트 라인 레벨 유전체 층(290), 접촉 레벨 유전체 층들(280, 282), 및 역-계단형 유전체 재료 층들(165, 265)을 통해 기판(908)의 상단 표면 상으로 전사할 수 있다. 복수의 네스팅된 시일 링 공동들(71)이 상부 유전체 재료 부분들의 최상부 표면(예컨대, 상부 레벨 유전체 재료 층들(960))으로부터 기판(908)까지 연장된다. 복수의 네스팅된 시일 링 공동들(71) 각각은, 후속적으로 형성될 반도체 다이의 제1 측벽들에 평행한 제1 측벽 세그먼트들의 각자의 쌍, 및 반도체 다이의 제1 측벽들에 수직인 제2 측벽 세그먼트들의 각자의 쌍을 포함할 수 있다. 일 실시예에서, 네스팅된 시일 링 공동들(71)의 제1 측벽 세그먼트들은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 네스팅된 시일 링 공동들(71)의 제2 측벽 세그먼트들은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 네스팅된 시일 링 공동들(71) 각각은 내부에 경계지어진 각자의 내측 구조물을 측방향으로 둘러싸고 봉입하는 모트(moat) 트렌치의 구성을 가질 수 있다.
예시적인 예에서, 복수의 네스팅된 시일 링 공동들(71)은 복수의 네스팅된 시일 링 공동들(71) 중 최내측 부분인 내측 시일 링 공동(711), 내측 시일 링 공동(711)을 측방향으로 둘러싸는 중간 시일 링 공동(712), 및 중간 시일 링 공동(712)을 측방향으로 둘러싸는 외측 시일 링 공동(713)을 포함할 수 있다. 추가의 시일 링 공동들(도시되지 않음)이 외측 시일 링 공동(713) 주위에 형성될 수 있다. 일 실시예에서, 가드 링 공동(77)이 네스팅된 시일 링 공동들(71)의 형성과 동시에 네스팅된 시일 링 공동들(71)의 최외측 공동(713) 외부에 형성될 수 있다. 가드 링 공동(77)은 상부 유전체 재료 부분들의 최상부 표면(예컨대, 상부 레벨 유전체 재료 층들(960))으로부터 기판(908)까지 수직으로 연장될 수 있다.
네스팅된 시일 링 공동들(71) 각각은 제1 수평 방향(hd1)을 따라 또는 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 직선 세그먼트들을 포함할 수 있다. 일 실시예에서, 네스팅된 시일 링 공동들(예컨대, 712) 중 적어도 하나는 충전 재료의 침착시 공극들(예컨대, 공기 간극들)의 형성을 유도하는 폭을 가질 수 있다. 일 실시예에서, 네스팅된 시일 링 공동들(예컨대, 711 및/또는 713) 중 적어도 다른 하나는 그의 등각 충전에 도움이 되는 폭을 가질 수 있다. 일반적으로, 복수의 네스팅된 시일 링 공동들(71)은 내부에 충전 재료를 침착할 때 그 내부에 제1 공극의 형성에 도움이 되는 더 작은 폭을 갖는 적어도 하나의 제1 시일 링 공동(712), 및 공극이 없거나 제1 공극보다 작은 공극 체적을 갖는 제2 공극으로 충전 재료와 등각 충전에 도움이 되는 더 큰 폭을 갖는 적어도 하나의 제2 시일 링 공동(711, 713)을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 공동의 폭 또는 공동의 세그먼트는 공동 또는 공동의 세그먼트의 평균 폭을 지칭한다. 시일 링 공동들(71)의 높이는 5 마이크로미터 내지 40 마이크로미터, 예컨대 10 마이크로미터 내지 20 마이크로미터의 범위일 수 있다.
일 실시예에서, 시일 링 공동(71)의 각각의 세그먼트는 전체에 걸쳐 동일한 각자의 폭을 가질 수 있다. 예를 들어, 도 33d에 도시된 바와 같이, 내측 시일 링 공동(711)은 전체에 걸쳐 내측 공동 폭(WI)을 가질 수 있고, 중간 시일 링 공동(712)은 전체에 걸쳐 중간 공동 폭(WT)을 가질 수 있고, 외측 시일 링 공동(713)은 전체에 걸쳐 외측 공동 폭(WO)을 가질 수 있다. 일 실시예에서, 중간 공동 폭(WT)은 내측 공동 폭(WI)보다 작을 수 있고, 외측 공동 폭(WO)보다 작을 수 있다. 일 실시예에서, 중간 공동 폭(WT)은 내측 공동 폭(WI) 1/2 미만일 수 있고, 외측 공동 폭(WO) 1/2 미만일 수 있다. 일 실시예에서, 중간 공동 폭(WT)은 내측 공동 폭(WI) 및 외측 공동 폭(WO)의 1/4 미만, 예컨대 내측 공동 폭(WI) 및 외측-공동 폭(WO)의 1/5 내지 1/10일 수 있다. 외측 공동 폭(WO)은 내측 공동 폭(WI)과 동일하거나, 그보다 크거나, 그보다 작을 수 있다. 시일 링 공동(71)의 높이 대 시일 링 공동(71)의 폭의 비는 본 명세서에서 시일 링 공동(71)의 종횡비로서 지칭된다. 내측 시일 링 공동(711)의 종횡비 및 외측 시일 링 공동(713)의 종횡비는 5 내지 40, 예컨대 10 내지 20 범위일 수 있다. 중간 시일 링 공동(712)의 종횡비는 10 내지 160, 예컨대 20 내지 80일 수 있지만, 더 작은 그리고 더 큰 종횡비들이 또한 채용될 수 있다. 가드 링 공동(77)은 전체에 걸쳐 가드 링 폭(WG)을 가질 수 있다. 가드 링 폭(WG)은 내측 공동 폭(WI) 및/또는 외측 공동 폭(WO)과 동일하거나 그보다 클 수 있다. 중간 시일 링 공동(712)이 내측 및 외측 시일 링 공동들(711, 713)보다 작은 폭을 갖는 것으로 예시되어 있지만, 대안적인 실시예들에서, 내측 및/또는 외측 시일 링 공동들은 적어도 하나의 다른 시일 링 공동보다 작은 폭을 가질 수 있다. 또한, 3개의 시일 링 공동들이 예시되지만, 2개 또는 3개 초과의 시일 링 공동들이 대신에 사용될 수 있고, 이들 중 하나 이상은 적어도 하나의 다른 시일 링 공동보다 작은 폭을 갖는다.
도 33e 및 도 33f에 예시된 대안적인 구성은 시일 링 공동들(71) 중 적어도 하나에 대해 시일 링 공동(71)의 제1 세그먼트들의 폭에 대해 제2 수평 방향(hd2)을 따라 연장되는 시일 링 공동(71)의 제2 세그먼트들의 폭을 변화시킴으로써 도 33a 내지 도 33d의 제2 예시적인 구조물로부터 유도될 수 있다. 이러한 경우에, 시일 링 공동들(예컨대, 712) 중 적어도 하나에 대해, 제1 수평 방향(hd1)을 따라 연장되는 시일 링 공동(712)의 제1 세그먼트들은 각자의 제1 세그먼트 폭을 가질 수 있고, 제2 수평 방향(hd2)을 따라 연장되는 시일 링 공동(712)의 제2 세그먼트들은 공동 제1 세그먼트 폭과는 상이한 각자의 제2 세그먼트 폭을 가질 수 있다. 예를 들어, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 내측 시일 링 공동(711)의 제1 세그먼트들은 내측 공동 제1 세그먼트 폭(WIA)을 가질 수 있고, 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 내측 시일 링 공동(711)의 제2 세그먼트들은 내측 공동 제2 세그먼트 폭(WIB)을 가질 수 있다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 중간 시일 링 공동(712)의 제1 세그먼트들은 중간 공동 제1 세그먼트 폭(WTA)을 가질 수 있고, 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 중간 시일 링 공동(712)의 제2 세그먼트들은 중간 공동 제2 세그먼트 폭(WTB)을 가질 수 있다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 외측 시일 링 공동(713)의 제1 세그먼트들은 외측 공동 제1 세그먼트 폭(WOA)을 가질 수 있고, 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 외측 시일 링 공동(713)의 제2 세그먼트들은 외측 공동 제2 세그먼트 폭(WOB)을 가질 수 있다. 중간 공동 제1 세그먼트 폭(WTA)은 중간 공동 제2 세그먼트 폭(WTB)과는 상이할 수 있다. 내측 공동 제1 세그먼트 폭(WIA)은 내측 공동 제2 세그먼트 폭(WIB)과 동일하거나 상이할 수 있다. 외측 공동 제1 세그먼트 폭(WOA)은 외측 공동 제2 세그먼트 폭(WOB)과 동일하거나 상이할 수 있다. 일 실시예에서, 중간 공동 제1 세그먼트 폭(WTA)은 내측 공동 제1 세그먼트 폭(WIA)보다 작을 수 있고, 외측 공동 제1 세그먼트 폭(WOA)보다 작을 수 있다. 제1 수평 방향으로 연장되는 시일 링 공동의 제1 세그먼트는 제2 수평 방향으로 연장되는 동일한 시일 링 공동의 제2 세그먼트보다 작은 폭을 갖는 것으로 예시되지만, 대안적인 실시예에서, 제2 수평 방향으로 연장되는 시일 링 공동의 제2 세그먼트는, 디바이스의 층들이 각각 제2 또는 제1 수평 방향으로 기판 상에 더 큰 오목한 휨을 가하는지 여부에 따라, 제1 세그먼트보다 더 작은 폭을 가질 수 있음에 유의해야 한다.
도 34a 내지 도 35e를 참조하면, 시일 링 구조물들(73) 및 가드 링(78)의 형성 후에 제2 예시적인 구조물의 다양한 도면들이 예시되어 있다. 도 35a 내지 도 34c는 제2 예시적인 구조물의 구성을 예시한다. 도 34d 및 도 34e는 도 34a 내지 도 34c의 제2 예시적인 구조물의 대안적인 실시예를 예시한다.
적어도 하나의 확산 장벽 재료가 복수의 네스팅된 시일 링 공동들(71) 및 가드 링 공동(77) 각각에 침착된다. 적어도 하나의 확산 장벽 재료는 수분, 수소 및/또는 불순물 금속들의 확산을 차단하는 재료를 포함한다. 예를 들어, 적어도 하나의 확산 장벽 재료는 텅스텐, 전도성 금속 질화물(예컨대, 티타늄 질화물) 및/또는 실리콘 질화물로부터 선택되는 적어도 하나의 재료를 포함할 수 있고/있거나 이로 이루어질 수 있다. 일 실시예에서, 적어도 하나의 확산 장벽 재료는 전도성 금속 질화물(예컨대, 티타늄 질화물) 및 텅스텐의 층 스택으로 이루어질 수 있다. 적어도 하나의 확산 장벽 재료가 텅스텐과 같은 전도성 재료를 포함하는 경우에, 적어도 하나의 확산 장벽 재료의 잉여 부분들은 화학 기계적 평탄화 공정과 같은 평탄화 공정에 의해 상부 레벨 유전체 층들(960)의 최상부 표면 위로부터 제거될 수 있다.
시일 링 공동들(71)의 각자의 하나를 충전하는 적어도 하나의 확산 장벽 재료의 각각의 부분은 시일 링 구조물(73)을 구성한다. 가드 링 공동(77)을 충전하는 적어도 하나의 확산 장벽 재료의 부분은 가드 링 구조물(78)을 구성한다. 복수의 네스팅된 시일 링 구조물들(73)이 형성되며, 이는 복수의 네스팅된 시일 링 공동들(71) 내에 배치되는 적어도 하나의 확산 장벽 재료의 부분들을 포함한다. 복수의 네스팅된 시일 링 구조물들(73)이 상부 유전체 재료 부분들의 최상부 표면(예컨대, 상부 레벨 유전체 재료 층들(960))으로부터 기판(908)까지 연장된다. 복수의 네스팅된 시일 링 구조물들(73)은 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 교번하는 스택들, 및 네스팅된 시일 링 구조물들(73)의 최내측 측벽들 내측에 위치된 상부 유전체 재료 부분들의 내측 영역을 측방향으로 둘러싸고 봉입한다. 복수의 네스팅된 시일 링 구조물들(73)은 내측 시일 링 공동(711) 내에 형성되는 내측 시일 링 구조물(731), 중간 시일 링 공동(712) 내에 형성되는 중간 시일 링 구조물(732), 및 외측 시일 링 공동(713) 내에 형성되는 외측 시일 링 구조물(733)을 포함할 수 있다.
일 실시예에서, 복수의 네스팅된 시일 링 구조물들(73)은 제1 공극(742)(예컨대, 공기 간극)을 내부에 갖는 제1 시일 링 구조물(예컨대, 중간 시일 링 구조물(732)), 및 제1 시일 링 구조물을 측방향으로 봉입하거나 그에 의해 측방향으로 봉입되고 적어도 하나의 확산 장벽 재료를 포함하는 제2 재료 부분을 포함하는 제2 시일 링 구조물(예컨대, 내측 시일 링 구조물(731) 또는 외측 시일 링 구조물(733))을 포함할 수 있다. 제1 시일 링 구조물(예컨대, 중간 시일 링 구조물(732))은 제1 시일 링 폭(예컨대, 중간 공동 폭(WT))을 가질 수 있고, 제2 시일 링 구조물(예컨대, 외측 시일 링 구조물(733) 또는 내측 시일 링 구조물(731))은 내측 측벽과 그의 외측 측벽 사이에서 제2 시일 링 폭(예컨대, 외측 공동 폭(WO) 또는 내측 공동 폭(WI))을 가질 수 있다. 제1 시일 링 폭은 제2 시일 링 폭보다 작을 수 있다. 이러한 경우에, 제2 시일 링 구조물(예컨대, 외측 시일 링 구조물(733) 또는 내측 시일 링 구조물(731))은 내부에 제2 공극(741 또는 743)을 가질 수 있거나 또는 내부에 어떠한 공극도 없을 수 있다. 존재하는 경우, 제2 공극(741 또는 743)은 제1 공극(742)보다 작은 폭을 갖는다.
각각의 시일 링 구조물(예컨대, 외측 시일 링 구조물(733) 및 내측 시일 링 구조물(731))은 공극이 없거나 종래의 시일 링 구조물로서 더 작은 공극 기능들을 갖는다. 더 큰 공극(742)을 갖는 각각의 시일 링 구조물(예컨대, 중간 시일 링 구조물(732))은 기계적 응력 흡수체 구조물로서 기능하며, 이는 공극 주위의 적어도 하나의 확산 장벽 재료의 변형에 의해 제2 예시적인 구조물 내의 기계적 응력을 감소시킬 수 있다.
도 34c에 도시된 일 실시예에서, 중간 시일 링 구조물(732)은 본 명세서에서 중간 공극 폭(V2)으로 지칭되는 폭을 갖는 제1 공극(742)을 포함할 수 있다. 외측 시일 링 구조물(733)에는 내부에 공극이 없을 수 있거나, 또는 본 명세서에서 외측 공극 폭(V3)으로 지칭되고 중간 공극 폭(V2)보다 작은 폭을 갖는 공극(743)을 포함할 수 있다. 내측 시일 링 구조물(731)에는 내부에 공극이 없을 수 있거나, 또는 본 명세서에서 내측 공극 폭(V1)으로 지칭되고 중간 공극 폭(V2)보다 작은 폭을 갖는 공극(741)을 포함할 수 있다. 더 큰 공극 폭(V2)은 전기 전도성 층들(146, 246) 및/또는 시일 링 구조물들(73)의 층들과 같은 디바이스의 층들에 의해 기판 상에 부여된 휨을 튜닝 및/또는 오프셋시킨다.
도 18c에 도시된 일 실시예에서, 복수의 네스팅된 시일 링 구조물들(73) 각각은 제1 수평 방향(hd1)에 평행한 제1 측벽 세그먼트들(752A)의 각자의 쌍, 및 제2 수평 방향(hd2)에 평행한 제2 측벽 세그먼트들(752B)의 각자의 쌍을 포함할 수 있다. 중간 시일 링 구조물(732) 내의 공극(742)은 중간 시일 링 구조물(732)의 전체 주위에서 연속적으로 연장될 수 있거나, 제1 공극(742)은 중간 시일 링 구조물(732)의 세그먼트 내에 한정될 수 있다. 일 실시예에서, 제1 공극(742)은 제1 시일 링 구조물(예컨대, 중간 시일 링 구조물(732))의 제1 측벽 세그먼트들(752A) 또는 제2 측벽 세그먼트들(752B)로부터 선택된 측벽 세그먼트 내부에서 연장될 수 있고, 제1 공극이 존재하는 측벽 세그먼트의 측방향 범위의 적어도 98%인 측방향 범위를 갖는다.
도 34d 및 도 34e에 도시된 대안적인 실시예에서, 제1 시일 링 구조물(예컨대, 중간 시일 링 구조물(732))의 제1 측벽 세그먼트들(752A)은 제1 시일 링 폭(예컨대, 중간 공동 제1 세그먼트 폭(WTA))을 가질 수 있고, 제1 시일 링 구조물의 제2 측벽 세그먼트들(752B)은 제1 시일 링 폭보다 큰 추가의 시일 링 폭(예컨대, 중간 공동 제2 세그먼트 폭(WTB))을 갖는다. 따라서, 제1 수평 방향(hd1)으로 연장되는 중간 시일 링 구조물(732)의 제1 세그먼트 내의 제1 공극(742A)은 제2 폭(V2)을 가질 수 있고, 제2 수평 방향(hd2)으로 연장되는 중간 시일 링 구조물(732)의 제2 세그먼트 내의 제2 공극(742B)은, 디바이스의 층들이 제2 수평 방향으로 기판 상에 더 큰 오목한 휨을 가한다면, 제2 공극 폭(V2)보다 작은 제4 공극 폭(V4)을 가질 수 있다. 대안적으로, 제4 폭(V4)은 디바이스의 층들이 제1 수평 방향으로 기판 상에 더 큰 오목한 휨을 가한다면 제2 공극 폭(V2)보다 클 수 있다. 더 큰 공극 폭(V2)은 공극의 길이 방향(즉, 공극의 폭에 수직이고 공극을 포함하는 시일 링 구조물의 세그먼트의 방향에 평행한 수평 방향)에 수직인 방향으로 디바이스 층들에 의해 기판 상에 가해지는 휨을 오프셋시킨다.
일 실시예에서, 제1 공극(742)은 교번하는 스택들{(132, 146), (232, 246)} 및 상부 유전체 재료 부분들의 내측 영역(예컨대, 상부 레벨 유전체 재료 층들(960))의 주위에서 단일 연속 공극으로서 연속적으로 연장된다. 대안적으로, 각각의 세그먼트(752A, 752B)는 별개의 봉입된 공극(742A, 742B)을 가질 수 있다.
도 34a 내지 도 34e에 예시된 실시예에서, 시일 링 구조물들(73)은 희생 비아 구조물들(477) 및 주변 디바이스 접촉 비아 구조물들(488)과 별개로 형성된다. 대안적인 실시예에서, 시일 링 구조물들(73)(예컨대, 내측 시일 링 구조물(731), 중간 시일 링 구조물(732) 및 외측 시일 링 구조물(733))은 희생 비아 구조물들(477) 및 주변 디바이스 접촉 비아 구조물들(488)과 동시에 형성될 수 있다. 예를 들어, 시일 링 구조물들(73)의 저부 부분들은 도 1에 도시된 희생 비아 구조물들(477)과 동시에 형성될 수 있다. 마찬가지로, 시일 링 구조물들(73)의 상부 부분들은 도 32에 도시된 주변 디바이스 접촉 비아 구조물들(488)과 동시에 형성될 수 있다. 이러한 실시예에서, 시일 링 공동들(71)은 도 32의 주변 디바이스 접촉 비아 공동들과 동시에 형성되고, 이어서, 시일 링 공동들(71) 및 주변 디바이스 접촉 비아 공동들 둘 모두를 전기 전도성 재료로 충전하여 각자의 주변 디바이스 접촉 비아 구조물들(488) 및 시일 링 구조물들(73)을 형성한다.
도 35를 참조하면, 유전체 패시베이션 층(990)이 시일 링 구조물들(73) 및 가드 링 구조물(78)의 상단 표면들 위에 형성될 수 있다. 유전체 패시베이션 층(990)은 수분, 수소, 및 금속 불순물들을 위한 확산 장벽 층으로서 기능할 수 있는 유전체 재료를 포함한다. 예를 들어, 유전체 패시베이션 층(990)은 실리콘 질화물을 포함할 수 있다. 유전체 패시베이션 층(990)의 두께는 30 nm 내지 300 nm 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 채용될 수 있다.
도 36을 참조하면, 접합 패드들(996)은 상부 레벨 금속 상호접속부 구조물들(980)의 각자의 하나 상에 유전체 패시베이션 층(990)을 통해 형성될 수 있다. 접합 패드들(996)은 금속-금속 접합(예컨대, 구리)에 대해 또는 솔더 볼 또는 접합 와이어와의 접합을 위해 채용될 수 있는 금속성 재료를 포함할 수 있다.
후속적으로, 기판(908)은 기판(908) 상의 다이싱 채널들을 따라 싱귤레이팅될 수 있다. 다이싱 채널들은 커프 영역들(500)일 수 있다. 기판(908)의 각각의 다이싱된 부분 및 그에 부착된 재료 부분들은 제1 수평 방향(hd1)에 평행한 한 쌍의 제1 측벽들 및 제2 수평 방향(hd2)에 평행한 한 쌍의 제2 측벽들을 가질 수 있는 반도체 다이를 구성한다.
도 17a 내지 도 36을 참조하고 본 개시내용의 다양한 실시예들에 따르면, 반도체 다이가 제공되고, 이는, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향을 따라 측방향으로 이격되는 기판(908) 상에 위치되는 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 복수의 교번하는 스택들, 각자의 교번하는 스택{(132, 146), (232, 246)}을 통해 연장되는 메모리 스택 구조물들(55)의 복수의 세트들, 및 내측 측벽과 외측 측벽 사이의 제1 시일 링 폭(WT 또는 WTA)을 갖는 제1 시일 링 구조물(712)을 포함하는 복수의 네스팅된 밀봉 링 구조물들(73), 및 제1 시일 링 폭(WT 또는 WTA)이 제2 시일 링 폭(WI 또는 WO)보다 작도록 내측 측벽과 외측 측벽 사이의 제2 시일 링 폭(WI 또는 WO)을 갖는 제2 시일 링 구조물(711 또는 713)을 포함한다.
일 실시예에서, 복수의 네스팅된 시일 링 구조물들(73) 각각은, 반도체 다이의 제1 측벽들에 평행한(제1 수평 방향(hd1)에 평행할 수 있음) 제1 측벽 세그먼트들의 각자의 쌍; 및 반도체 다이의 제1 측벽들에 수직인(그리고 제2 수평 방향(hd2)에 평행할 수 있음) 제2 측벽 세그먼트들의 각자의 쌍을 포함한다.
일 실시예에서, 제1 공극(742)이 제1 시일 링 구조물(732)의 제1 측벽 세그먼트들(752A) 중 적어도 하나 내부에서 연장된다.
일 실시예에서, 반도체 다이는 기판(908) 위에 놓이고 교번하는 스택들{(132, 146), (232, 246)}을 측방향으로 둘러싸는 유전체 재료 부분들(165, 265, 960), 및 대안적인 스택들 사이에 위치된 배면 트렌치 충전 구조물들(74, 76)을 추가로 포함한다. 복수의 네스팅된 시일 링 구조물들(73)은 유전체 재료 부분들(165, 265, 960)의 최상부 표면으로부터 기판(908)까지 연장되고, 교번하는 스택들{(132, 146), (232, 246)} 및 유전체 재료 부분들(165, 265, 960)의 내측 영역을 측방향으로 둘러싸고 봉입한다.
일 실시예에서, 제1 시일 링 구조물(732)의 제1 측벽 세그먼트들(752A)은 제1 시일 링 폭(예컨대, 중간 공동 제1 세그먼트 폭(WTA))을 가지며, 제1 시일 링 구조물(732)의 제2 측벽 세그먼트들(752B)은 제1 시일 링 폭보다 큰 추가의 시일 링 폭(예컨대, 중간 공동 제2 세그먼트 폭(WTB))을 갖는다.
일 실시예에서, 제1 공극(742A)은 (중간 공극 폭(V2)과 같은) 제1 공극 폭을 갖고, 제2 측벽 세그먼트들(752B) 각각은 도 34e에 예시된 바와 같이 제1 공극 폭(V2)보다 작은 공극 폭(V4)을 갖는 추가의 공극(742B)을 포함한다. 다른 실시예에서, 제2 측벽 세그먼트들(752B)은 공극이 없다.
일 실시예에서, 제1 시일 링 구조물(732)의 전체가 제1 시일 링 폭(예컨대, 중간 공동 폭(WT))을 갖고, 제2 시일 링 구조물(예컨대, 내측 시일 링 구조물(731) 또는 외측 시일 링 구조물(733))의 전체가 도 34d에 예시된 바와 같이 제2 시일 링 폭(예컨대, 내측 공동 폭(WI) 또는 외측 공동 폭(WO))을 갖는다.
일 실시예에서, 제1 공극(742)은 교번하는 스택들, 및 도 34c 및 도 34d에 예시된 구성에서 단일 연속 공극으로서 유전체 재료 부분들(165, 265, 960)의 내측 영역 주위에서 연속적으로 연장된다.
일 실시예에서, 제1 공극(742)은 제1 시일 링 구조물(732)의 수직 범위의 적어도 80%인 수직 범위를 갖는다. 일 실시예에서, 제2 시일 링 구조물(예컨대, 내측 시일 링 구조물(731) 또는 외측 시일 링 구조물(733))은 제1 공극(742)보다 작은 시일 링 폭(예컨대, 외측 공극 폭(V3) 또는 내측 공극 폭(V1))을 갖는 제2 공극(741 또는 743)을 포함한다. 다른 실시예에서, 제2 시일 링 구조물(예컨대, 내측 시일 링 구조물(731) 또는 외측 시일 링 구조물(733))에는 내부에 공극이 없다.
일 실시예에서, 복수의 네스팅된 시일 링 구조물들(73)은 적어도 하나의 확산 장벽 재료의 제3 부분을 포함하고 내측 측벽과 그의 외측 측벽 사이에 제3 시일 링 폭(예컨대, 외측 공동 폭(WO) 또는 내측 공동 폭(WI))을 갖는 제3 시일 링 구조물(예컨대, 외측 시일 링 구조물(733) 또는 내측 시일 링 구조물(731))을 포함한다. 제1 시일 링 구조물(732)은 제2 시일 링 구조물(예컨대, 731 또는 733)과 제3 시일 링 구조물(예컨대, 733 또는 731) 사이에 위치되고, 제3 시일 링 폭은 제1 시일 링 폭보다 크다.
일 실시예에서, 복수의 네스팅된 시일 링 구조물들(73)은 텅스텐, 전도성 금속 질화물, 또는 실리콘 질화물로부터 선택되는 적어도 하나의 확산 장벽 재료를 포함한다.
일 실시예에서, 메모리 스택 구조물들(55) 각각은 복수의 교번하는 스택들{(132, 232), (146, 246)}의 각자의 하나 내의 다수의 전기 전도성 층들(146, 246)을 통해 연장되는 메모리 필름(50), 및 메모리 필름(50)과 접촉하는 수직 반도체 채널(60)을 포함한다.
공극(742)을 포함하는 각각의 시일 링 구조물(73)은 기계적 응력 하에서 공극이 변형됨으로써 메모리 어레이 영역들(100) 및 계단 영역들(200) 내의 전기 전도성 층들(146, 246)에 의해 및/또는 시일 링 구조물들(73)에 의해 생성되는 기계적 응력을 감소시키거나 균형화하는 데 사용될 수 있다. 따라서, 시일 링 구조물(73) 내의 공극(들)은 유리하게는 기판(908)의 휨을 감소시키기 위해 채용될 수 있다. 다른 기판에 대한 기판(908)의 접합은 웨이퍼 휨의 감소에 의해 용이하게 될 수 있다. 이 경우에, 반도체 다이의 다이싱은 기판(908)을 포함하는 웨이퍼와 그 위의 디바이스들이 다른 웨이퍼에 접합된 후에 수행될 수 있다. 따라서, 시일 링 구조물들(73)의 사용을 통한 기판의 감소된 휨은 더 적은 휨을 갖는 반도체 다이들의 제조, 및 증가된 다이 수율 및 디바이스 신뢰성을 용이하게 하기 위해 다양한 방식들로 활용될 수 있다.
전술한 내용이 특정한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 사용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조물들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 -는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (40)

  1. 반도체 다이로서,
    기판 내의 반도체 재료 층의 상단 표면 상에 위치되는 전계 효과 트랜지스터들 - 상기 전계 효과 트랜지스터들은 각각의 채널로서 상기 반도체 재료 층의 각각의 표면 부분을 포함함 -;
    상기 전계 효과 트랜지스터들 위에 놓이는 에칭 정지 유전체 층;
    상기 기판 위에 위치되고 제1 수평 방향을 따라 측방향으로 연장되는 복수의 분할기 트렌치 충전 구조물들에 의해 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들 - 상기 복수의 교번하는 스택들 및 상기 복수의 분할기 트렌치 충전 구조물들은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 교번하여 인터레이싱됨 -;
    메모리 스택 구조물들의 복수의 세트들 - 상기 메모리 스택 구조물들의 각각의 세트는 상기 복수의 교번하는 스택들의 각자의 교번하는 스택을 통해 수직으로 연장됨 -; 및
    상기 기판 위에 위치되고 상기 복수의 교번하는 스택들로부터 측방향으로 이격된 복수의 슬릿 트렌치 충전 구조물들을 포함하고,
    상기 복수의 분할기 트렌치 충전 구조물들 각각 및 상기 복수의 슬릿 트렌치 충전 구조물들 각각은, 유전체 재료를 포함하고 상기 복수의 분할기 트렌치 충전 구조물들 및 상기 복수의 슬릿 트렌치 충전 구조물들의 각자의 하나의 전체 높이를 통해 수직으로 연장되는 유전체 스페이서를 포함하며, 적어도 하나의 전도성 재료를 포함하고 상기 유전체 스페이서에 의해 측방향으로 둘러싸인 전도성 충전 재료 부분을 포함하고,
    상기 복수의 슬릿 트렌치 충전 구조물들 중 적어도 하나의 각각의 유전체 스페이서와 각각의 전도성 충전 재료 부분은 상기 에칭 정지 유전체 층의 일부 위에 놓이고 상기 에칭 정지 유전체 층의 일부와 접촉하는, 반도체 다이.
  2. 제1항에 있어서, 상기 복수의 슬릿 트렌치 충전 구조물 각각은 상기 복수의 분할기 트렌치 충전 구조물들의 영역 외부에 위치되고, 상기 복수의 분할기 트렌치 충전 구조물들에 인접하지 않는, 반도체 다이.
  3. 제1항에 있어서,
    상기 복수의 분할기 트렌치 충전 구조물들 각각은 상기 제1 수평 방향을 따라 측방향으로 연장되는 상기 복수의 교번하는 스택들의 적어도 하나의 교번하는 스택의 측벽들과 접촉하고,
    상기 복수의 슬릿 트렌치 충전 구조물들은 상기 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들 중 임의의 것과 직접 접촉하지 않는, 반도체 다이.
  4. 제1항에 있어서, 상기 제1 수평 방향을 따라 상기 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들로부터 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 추가의 복수의 교번하는 스택들을 추가로 포함하고, 상기 복수의 슬릿 트렌치 충전 구조물들 중 하나는 상기 복수의 교번하는 스택들과 상기 추가의 복수의 교번하는 스택들 사이에 위치되는, 반도체 다이.
  5. 제1항에 있어서,
    상기 복수의 분할기 트렌치 충전 구조물들 및 상기 복수의 슬릿 트렌치 충전 구조물들 위에 놓이는 상부 레벨 유전체 재료 층들; 및
    상기 반도체 다이의 주변부로부터 내측으로 측방향으로 오프셋되고 상기 복수의 교번하는 스택들 및 상기 복수의 분할기 트렌치 충전 구조물들을 측방향으로 봉입(enclosing)하고, 상기 상부 레벨 유전체 재료 층들의 최상부 표면으로부터 상기 기판의 상단 표면으로 연속적으로 수직으로 연장되며, 적어도 하나의 확산 장벽 재료로 본질적으로 이루어진 시일 링 구조물을 추가로 포함하고,
    상기 슬릿 트렌치 충전 구조물들 중 적어도 하나의 슬릿 트렌치 충전 구조물은 상기 시일 링 구조물의 외부에 위치되는, 반도체 다이.
  6. 제5항에 있어서,
    상기 시일 링 구조물은 상기 에칭 정지 유전체 층의 측벽과 접촉하고,
    상기 시일 링 구조물 외부에 위치되는 상기 슬릿 트렌치 충전 구조물들 중 상기 적어도 하나의 슬릿 트렌치 충전 구조물은 상기 기판의 상단 표면과 접촉하고, 상기 전계 효과 트랜지스터들의 영역 외부에 위치되는, 반도체 다이.
  7. 제1항에 있어서, 상기 슬릿 트렌치 충전 구조물들 각각은 길이 대 폭 비가 30 초과인 직사각형 수평 단면적을 갖는, 반도체 다이.
  8. 제1항에 있어서, 상기 복수의 슬릿 트렌치 충전 구조물들의 상기 전도성 충전 재료 부분들 중 적어도 하나는 전기적으로 플로팅(floating)하는, 반도체 다이.
  9. 제1항에 있어서,
    상기 기판은 복수의 도핑된 반도체 재료 부분들을 포함하는 반도체 재료 층을 포함하고;
    상기 복수의 분할기 트렌치 충전 구조물들 각각은 상기 복수의 도핑된 반도체 재료 부분들의 각자의 하나와 접촉하는, 반도체 다이.
  10. 제1항에 있어서, 상기 메모리 스택 구조물들 각각은,
    절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들의 각자의 하나 내의 다수의 전기 전도성 층들을 통해 연장되는 메모리 필름; 및
    상기 메모리 필름과 접촉하는 수직 반도체 채널을 포함하는, 반도체 다이.
  11. 제1항에 있어서, 상기 복수의 교번하는 스택들의 각각의 교번하는 스택은, 전기 전도성 층들이 상기 기판으로부터 수직 거리의 증가에 따라 감소하는 측방향 범위들을 갖는 각자의 계단 영역을 포함하는, 반도체 다이.
  12. 제1항에 있어서, 상기 슬릿 트렌치 충전 구조물들 중 슬릿 트렌치 충전 구조물들의 서브세트는 상기 복수의 교번하는 스택들의 적어도 2개의 이웃하는 교번하는 스택들의 세트의 상기 제2 수평 방향을 따른 측방향 범위보다 큰 측방향 거리만큼 상기 제2 수평 방향을 따라 측방향으로 연장되는, 반도체 다이.
  13. 반도체 구조물을 형성하는 방법으로서,
    기판 내의 반도체 재료 층의 상단 표면 상에 전계 효과 트랜지스터들을 형성하는 단계 - 상기 전계 효과 트랜지스터들은 각각의 채널로서 상기 반도체 재료 층의 각각의 표면 부분을 포함함 -;
    상기 전계 효과 트랜지스터들 위에 에칭 정지 유전체 층을 형성하는 단계;
    상기 기판 위에 연속적인 절연 층들 및 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계;
    상기 수직으로 교번하는 시퀀스의 주변 부분들에 계단형 표면들을 형성하는 단계;
    상기 계단형 표면들 위에 그리고 상기 에칭 정지 유전체 층 위에 유전체 재료 부분을 형성하는 단계;
    메모리 스택 구조물들의 복수의 세트들을 형성하는 단계 - 상기 메모리 스택 구조물들의 각각의 세트는 상기 수직으로 교번하는 시퀀스의 각자의 영역을 통해 수직으로 연장됨 -;
    분할기 트렌치들 및 슬릿 트렌치들을 형성하는 단계 - 상기 분할기 트렌치들은 제1 수평 방향을 따라 측방향으로 연장되고, 상기 수직으로 교번하는 시퀀스를 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들로 분할하고, 상기 슬릿 트렌치들 중 하나는 상기 유전체 재료 부분을 통해 형성되고 상기 에칭 정지 유전체 층으로 연장됨 -;
    상기 복수의 교번하는 스택들 내의 상기 희생 재료 층들을, 상기 희생 재료 층들을 에칭하는 에천트 및 전기 전도성 층들의 전도성 재료를 침착하는 반응물에 대한 도관으로서 상기 분할기 트렌치들을 이용하는 상기 전기 전도성 층들로 대체하는 단계; 및
    상기 분할기 트렌치들 및 상기 슬릿 트렌치들 각각에 적어도 하나의 유전체 재료를 포함하는 적어도 하나의 재료의 세트를 동시에 침착하는 단계 - 복수의 분할기 트렌치 충전 구조물들이 상기 분할기 트렌치들 내에 형성되고, 복수의 슬릿 트렌치 충전 구조물들이 상기 슬릿 트렌치들 내에 형성되며, 상기 복수의 슬릿 트렌치 충전 구조물들의 적어도 하나는 상기 에칭 정지 유전체 층 상에 형성됨 -;
    상기 복수의 분할기 트렌치 충전 구조물들 및 상기 복수의 슬릿 트렌치 충전 구조물들 위에 상부 레벨 유전체 재료 층들을 형성하는 단계; 및
    상기 복수의 분할기 트렌치 충전 구조물들 및 상기 복수의 슬릿 트렌치 충전 구조물들의 형성 후에 시일 링 구조를 형성하는 단계를 포함하고,
    상기 시일 링 구조는 상기 상부 레벨 유전체 재료 층들의 최상부 표면으로부터 상기 기판의 상단 표면으로 수직으로 연장되며, 상기 절연 층들 및 상기 전기 전도성 층들의 교번하는 스택들을 측방향으로 봉입하고, 상기 슬릿 트렌치 충전 구조물들 중 적어도 하나는 상기 시일 링 구조물의 외부에 위치되는, 방법.
  14. 반도체 다이로서,
    기판 위에 위치되고 제1 수평 방향을 따라 측방향으로 연장되는 복수의 분할기 트렌치 충전 구조물들에 의해 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들 - 상기 복수의 교번하는 스택들 및 상기 복수의 분할기 트렌치 충전 구조물들은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 교번하여 인터레이싱됨 -;
    메모리 스택 구조물들의 복수의 세트들 - 상기 메모리 스택 구조물들의 각각의 세트는 상기 복수의 교번하는 스택들의 각자의 교번하는 스택을 통해 수직으로 연장됨 -; 및
    상기 기판 위에 위치되고 상기 복수의 교번하는 스택들로부터 측방향으로 이격된 복수의 슬릿 트렌치 충전 구조물들 - 상기 복수의 분할기 트렌치 충전 구조물들 각각 및 상기 복수의 슬릿 트렌치 충전 구조물들 각각은, 적어도 유전체 재료 부분을 포함하는 동일한 세트의 재료 부분들을 포함함 -;
    상기 복수의 분할기 트렌치 충전 구조물들 및 상기 복수의 슬릿 트렌치 충전 구조물들 위에 놓이는 상부 레벨 유전체 재료 층들; 및
    상기 반도체 다이의 주변부로부터 내측으로 측방향으로 오프셋되고 상기 복수의 교번하는 스택들 및 상기 복수의 분할기 트렌치 충전 구조물들을 측방향으로 봉입하고, 상기 상부 레벨 유전체 재료 층들의 최상부 표면으로부터 상기 기판의 상단 표면으로 연속적으로 수직으로 연장되며, 적어도 하나의 확산 장벽 재료로 본질적으로 이루어진 시일 링 구조물을 포함하고,
    상기 슬릿 트렌치 충전 구조물들 중 적어도 하나는 상기 시일 링 구조물의 외부에 위치되는, 반도체 다이.
  15. 제14항에 있어서,
    상기 복수의 분할기 트렌치 충전 구조물들 각각 및 상기 복수의 슬릿 트렌치 충전 구조물들 각각은, 유전체 재료를 포함하고 상기 복수의 분할기 트렌치 충전 구조물들 및 상기 복수의 슬릿 트렌치 충전 구조물들의 각자의 하나의 전체 높이를 통해 수직으로 연장되는 유전체 스페이서를 포함하며, 전도성 충전 재료 부분을 포함하고,
    상기 적어도 하나의 확산 장벽 재료는 티타늄 질화물, 텅스텐, 및 실리콘 질화물로부터 선택되는, 반도체 다이.
  16. 제15항에 있어서,
    상기 기판 내의 반도체 재료 층의 상단 표면 상에 위치되는 전계 효과 트랜지스터들 - 상기 전계 효과 트랜지스터들은 각각의 채널로서 상기 반도체 재료 층의 각각의 표면 부분을 포함함 -; 및
    상기 전계 효과 트랜지스터들 위에 놓이는 에칭 정지 유전체 층을 추가로 포함하고,
    상기 복수의 슬릿 트렌치 구조물들 중 적어도 하나의 각각의 유전체 스페이서와 각각의 전도성 충전 재료 부분은 상기 에칭 정지 유전체 층 위에 놓이고 상기 에칭 정지 유전체 층과 접촉하는, 반도체 다이.
  17. 반도체 다이로서,
    기판 위에 위치되고 제1 수평 방향을 따라 측방향으로 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 이격되는 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들;
    상기 복수의 교번하는 스택들을 통해 연장되는 메모리 스택 구조물들의 복수의 세트들; 및
    복수의 네스팅된 시일 링 구조물들을 포함하고, 상기 복수의 네스팅된 시일 링 구조물들은,
    내측 측벽과 외측 측벽 사이의 제1 시일 링 폭을 갖는 제1 시일 링 구조물; 및
    내측 측벽과 외측 측벽 사이의 제2 시일 링 폭을 갖는 제2 시일 링 구조물을 포함하고, 상기 제1 시일 링 폭은 상기 제2 시일 링 폭보다 작으며,
    상기 복수의 네스팅된 시일 링 구조물들 각각은 상기 반도체 다이의 제1 측벽들에 평행한 제1 측벽 세그먼트들의 각자의 쌍 및 상기 반도체 다이의 상기 제1 측벽들에 수직인 제2 측벽 세그먼트들의 각자의 쌍을 포함하고,
    상기 제1 시일 링 구조물의 상기 제1 측벽 세그먼트들 중 적어도 하나 내부에서 제1 공극이 연장되며,
    상기 제1 시일 링 구조물의 상기 제1 측벽 세그먼트들은 상기 제1 시일 링 폭을 갖고,
    상기 제1 시일 링 구조물의 제2 측벽 세그먼트들은 상기 제1 시일 링 폭보다 큰 추가의 시일 링 폭을 가지며,
    상기 제1 공극은 제1 공극 폭을 갖고,
    상기 제2 측벽 세그먼트들 각각은 상기 제1 공극 폭보다 작은 제2 공극 폭을 갖는 제2 공극을 포함하는, 반도체 다이.
  18. 제17항에 있어서,
    상기 기판 위에 놓이고 상기 교번하는 스택들을 측방향으로 둘러싸는 유전체 재료 부분들; 및
    상기 교번하는 스택들 사이에 위치된 배면 트렌치 충전 구조물들을 더 포함하고,
    상기 복수의 네스팅된 시일 링 구조물들은 상기 유전체 재료 부분들의 최상부 표면으로부터 상기 기판까지 연장되고, 상기 교번하는 스택들 및 상기 유전체 재료 부분들의 내측 영역을 측방향으로 둘러싸고 봉입하는, 반도체 다이.
  19. 제17항에 있어서, 상기 제2 시일 링 구조물은 상기 제1 공극보다 작은 폭을 갖는 제2 공극을 포함하는, 반도체 다이.
  20. 제17항에 있어서, 상기 제2 시일 링 구조는 내부에 공극이 없는, 반도체 다이.
  21. 반도체 다이로서,
    기판 위에 위치되고 제1 수평 방향을 따라 측방향으로 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 이격되는 절연 층들 및 전기 전도성 층들의 복수의 교번하는 스택들;
    상기 복수의 교번하는 스택들을 통해 연장되는 메모리 스택 구조물들의 복수의 세트들; 및
    복수의 네스팅된 시일 링 구조물들을 포함하고, 상기 복수의 네스팅된 시일 링 구조물들은,
    내측 측벽과 외측 측벽 사이의 제1 시일 링 폭을 갖는 제1 시일 링 구조물; 및
    내측 측벽과 외측 측벽 사이의 제2 시일 링 폭을 갖는 제2 시일 링 구조물을 포함하고, 상기 제1 시일 링 폭은 상기 제2 시일 링 폭보다 작으며,
    상기 복수의 네스팅된 시일 링 구조물들 각각은 상기 반도체 다이의 제1 측벽들에 평행한 제1 측벽 세그먼트들의 각자의 쌍 및 상기 반도체 다이의 상기 제1 측벽들에 수직인 제2 측벽 세그먼트들의 각자의 쌍을 포함하고,
    상기 제1 시일 링 구조물의 상기 제1 측벽 세그먼트들 중 적어도 하나 내부에서 제1 공극이 연장되며,
    상기 제1 시일 링 구조물의 상기 제1 측벽 세그먼트들은 상기 제1 시일 링 폭을 갖고,
    상기 제1 시일 링 구조물의 제2 측벽 세그먼트들은 상기 제1 시일 링 폭보다 큰 추가의 시일 링 폭을 가지며,
    상기 제2 측벽 세그먼트들 각각은 공극이 없는, 반도체 다이.
  22. 제18항에 있어서, 상기 제1 공극은 상기 교번하는 스택들 및 상기 유전체 재료 부분들의 내측 영역 주위에서 단일의 연속적인 공극으로서 연속적으로 연장되고, 상기 제1 공극은 상기 제1 시일 링 구조물의 수직 범위의 적어도 80%인 수직 범위를 갖는, 반도체 다이.
  23. 제17항에 있어서,
    상기 복수의 네스팅된 시일 링 구조물들은, 적어도 하나의 확산 장벽 재료의 제3 부분을 포함하고 내측 측벽과 외측 측벽 사이에 제3 시일 링 폭을 갖는 제3 시일 링 구조물을 포함하고;
    상기 제1 시일 링 구조물은 상기 제2 시일 링 구조물과 상기 제3 시일 링 구조물 사이에 위치되고;
    상기 제3 시일 링 폭은 상기 제1 시일 링 폭보다 큰, 반도체 다이.
  24. 제21항에 있어서, 상기 복수의 네스팅된 시일 링 구조물들은 텅스텐, 전도성 금속 질화물, 또는 실리콘 질화물로부터 선택되는 적어도 하나의 확산 장벽 재료를 포함하는, 반도체 다이.
  25. 제21항에 있어서, 상기 메모리 스택 구조물들 각각은,
    상기 복수의 교번하는 것의 각자의 하나 내의 다수의 전기 전도성 층들을 통해 연장되는 메모리 필름; 및
    상기 메모리 필름과 접촉하는 수직 반도체 채널을 포함하는, 반도체 다이.
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