CN114730770A - 包含跨不同分层共享字线驱动器的三维存储器器件及其制造方法 - Google Patents

包含跨不同分层共享字线驱动器的三维存储器器件及其制造方法 Download PDF

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Abstract

一种半导体结构包括：外围电路；第一三维存储器阵列，该第一三维存储器阵列覆盖在该外围电路上面，并且包括第一绝缘层与包含第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过该第一交替堆叠的第一存储器堆叠结构；和第二三维存储器阵列，该第二三维存储器阵列覆盖在该第一三维存储器阵列上面，并且包括第二绝缘层与包含第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过该第二交替堆叠的第二存储器堆叠结构。该外围电路包括具有第一字线驱动器输出节点的第一字线驱动器电路，这些第一字线驱动器输出节点电连接到这些第一字线中的至少一些第一字线和这些第二字线中的至少一些第二字线，并且每个第一字线电连接到相应的第二字线。

Description

包含跨不同分层共享字线驱动器的三维存储器器件及其制造 方法
相关申请
本申请要求以下申请的优先权权益：2020年11月5日提交的美国非临时申请17/090,045；以及2020年11月5日提交的美国非临时申请17/090,080；上述申请的全部内容以引用方式并入本文中。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及跨不同分层共享字线驱动器的多分层三维存储器阵列及其制造方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据一个实施方案，一种半导体结构包括：第一外围电路，该第一外围电路包括场效应晶体管和嵌入有金属互连结构的介电材料层；第一三维存储器阵列，该第一三维存储器阵列覆盖在第一外围电路上面，并且包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过第一交替堆叠的第一存储器堆叠结构；和第二三维存储器阵列，该第二三维存储器阵列覆盖在第一三维存储器阵列上面，并且包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过第二交替堆叠的第二存储器堆叠结构。第一外围电路包括具有第一字线驱动器输出节点的第一字线驱动器电路，这些第一字线驱动器输出节点电连接到这些第一字线中的至少一些第一字线和这些第二字线中的至少一些第二字线，并且每个第一字线电连接到相应的第二字线。
根据另一个实施方案，一种形成接合组件的方法包括：提供第一半导体管芯，该第一半导体管芯包括：第一外围电路，该第一外围电路包括场效应晶体管和嵌入有金属互连结构的介电材料层；和第一三维存储器阵列，该第一三维存储器阵列覆盖在该第一外围电路上面，并且包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过第一交替堆叠的第一存储器堆叠结构；提供第二半导体管芯，该第二半导体管芯包括第二三维存储器阵列，该第二三维存储器阵列覆盖在该第一三维存储器阵列上面，并且包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过第二交替堆叠的第二存储器堆叠结构；以及将第一半导体管芯接合到第二半导体管芯以形成接合组件。第一外围电路包括具有第一字线驱动器输出节点的第一字线驱动器电路，这些第一字线驱动器输出节点电连接到这些第一字线中的至少一些第一字线和这些第二字线中的至少一些第二字线，并且每个第一字线电连接到相应的第二字线。
根据另一个实施方案，一种接合组件包括：第一半导体管芯，该第一半导体管芯包括第一三维存储器阵列，该第一三维存储器阵列包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过第一交替堆叠的第一存储器堆叠结构；第二半导体管芯，该第二半导体管芯包括第二三维存储器阵列，该第二三维存储器阵列包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过第二交替堆叠的第二存储器堆叠结构；和第三半导体管芯，该第三半导体管芯包括包含字线驱动器电路的外围电路，该字线驱动器电路包括电连接到第一字线并且电连接到第二字线的字线驱动器输出节点。第一字线中的每个第一字线电连接到第二字线中的相应的第二字线。
根据另一个实施方案，一种制造接合组件的方法包括：提供第一半导体管芯，该第一半导体管芯包括第一三维存储器阵列，该第一三维存储器阵列包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过第一交替堆叠的第一存储器堆叠结构；提供第二半导体管芯，该第二半导体管芯包括第二三维存储器阵列，该第二三维存储器阵列包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过第二交替堆叠的第二存储器堆叠结构；提供第三半导体管芯，该第三半导体管芯包括包含字线驱动器电路的外围电路，该字线驱动器电路包括字线驱动器输出节点；以及接合第一半导体管芯、第二半导体管芯和第三半导体管芯，使得这些字线驱动器输出节点电连接到第一字线并且电连接到第二字线，并且第一字线中的每个第一字线电连接到第二字线中的相应的第二字线。
附图说明
图1是根据本公开的第一实施方案的在半导体衬底上方形成外围电路之后的第一示例性结构的竖直剖面图。
图2是根据本公开的第一实施方案的在形成第一绝缘层与第一牺牲材料层的第一交替堆叠之后的第一示例性结构的竖直剖面图。
图3是根据本公开的第一实施方案的在形成存储器开口之后的第一示例性结构的竖直剖面图。
图4A至图4H示出了根据本公开的第一实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图5是根据本公开的第一实施方案的在形成存储器开口填充结构之后的第一示例性结构的竖直剖面图。
图6是根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的竖直剖面图。
图7是根据本公开的第一实施方案的在用导电层替换牺牲材料层并且在形成背侧接触通孔结构之后的第二示例性结构的竖直剖面图。
图8是根据本公开的第一实施方案的在形成接触层级介电层和各种接触通孔结构之后的第一示例性结构的竖直剖面图。
图9是根据本公开的第一实施方案的在形成第一金属互连结构和嵌入在第一介电材料层中的第一互连侧接合垫之后的第一示例性结构的竖直剖面图。
图10是根据本公开的第一实施方案的在将图9的第一半导体管芯与第二半导体管芯接合之后的第一示例性结构的竖直剖面图。
图11是根据本公开的第一实施方案的在从背侧使第二衬底变薄之后的第一示例性结构的竖直剖面图。
图12是根据本公开的第一实施方案的在将手柄衬底附接到变薄衬底之后的第一示例性结构的竖直剖面图。
图13是根据本公开的第一实施方案的在使第二衬底变薄之后的第一示例性结构的竖直剖面图。
图14是根据本公开的第一实施方案的在分离手柄衬底之后的第一示例性结构的竖直剖面图。
图15是根据本公开的第一实施方案的图14的第一示例性结构的平面图。
图16A是图14和图15的第一示例性结构的示意性竖直剖面图。
图16B是第一示例性结构的另选构型的示意性竖直剖面图。
图17是根据本公开的第一实施方案的第一示例性结构的第一另选实施方案的竖直剖面图。
图18是根据本公开的第一实施方案的第一示例性结构的第二另选实施方案的示意性竖直剖面图。
图19是根据本公开的第一实施方案的第一示例性结构的第三另选实施方案的竖直剖面图。
图20是图19的第一示例性结构的第三另选实施方案的示意性竖直剖面图。
图21是根据本公开的第一实施方案的第一示例性结构的第四另选实施方案的竖直剖面图。
图22A是图21的第一示例性结构的第四另选实施方案的示意性竖直剖面图。
图22B是根据本公开的第一实施方案的第一示例性结构的第五另选实施方案的示意性竖直剖面图。
图23A是根据本公开的第一实施方案的第一示例性结构的第六另选实施方案的竖直剖面图。
图23B是图23A的第一示例性结构的第六另选实施方案的示意性竖直剖面图。
图24是根据本公开的第二实施方案的第一存储器管芯的竖直剖面图。
图25是根据本公开的第二实施方案的逻辑管芯的竖直剖面图。
图26是根据本公开的第二实施方案的包括第一存储器管芯和逻辑管芯的接合组件的第二示例性结构的竖直剖面图。
图27A是根据本公开的第二实施方案的在接合第二存储器管芯之后的第二示例性结构的竖直剖面图。
图27B是图27A的第二示例性结构的另选实施方案的示意性竖直剖面图。
具体实施方式
如上文所讨论的，本公开的实施方案涉及在不同分层之间共享一个或多个字线驱动器的多分层三维存储器器件及其制造方法，其各个方面在本文中详细描述。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器设备的驱动器电路。
本公开的各种三维存储器器件包括三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。三维NAND串定位在位于衬底上方的三维NAND串阵列中。三维NAND串阵列的第一设备层级中的至少一个存储器单元位于三维NAND串阵列的第二设备层级中的另一个存储器单元上方。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多数量的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1，示出了根据本公开的第一实施方案的第一示例性结构，该第一示例性结构可以用于例如制造三维存储器管芯，该三维存储器管芯包括三维存储器元件阵列，诸如三维NAND存储器元件阵列或三维NOR存储器元件阵列。虽然采用三维NAND存储器元件阵列描述本公开，但是本公开的实施方案可以用于形成三维NOR存储器元件阵列或其他类型的三维存储器元件。
第一示例性结构包括第一半导体管芯901。第一半导体管芯901包括第一衬底，该第一衬底包括衬底半导体层712。在一个实施方案中，第一衬底可以是整体半导体衬底(诸如直径在150mm至450mm范围内并且厚度在600微米至1mm范围内的可商购获得的硅晶片)，或者可以是绝缘体上半导体(例如，绝缘体上硅，SOI)衬底，其包括半导体材料层作为覆盖在埋入式氧化物层上面的顶部半导体层。例如，衬底半导体层712可以包括在硅晶片的上部部分中的掺杂阱、在SOI衬底的硅晶片或硅层上形成的外延硅层。任选地，可以穿过第一衬底的上部部分形成深沟槽，并且可以在每个深沟槽内形成衬底绝缘间隔物732和横向隔离的贯穿衬底通孔结构734的组合。每个深沟槽的深度可以在1微米至20微米诸如2微米至10微米的范围内，并且每个深沟槽的最大横向尺寸可以在1微米至20微米诸如2微米至10微米的范围内，但是可以针对深沟槽采用更小和更大的深度和最大横向尺寸。每个深沟槽可以具有以下水平剖面形状：圆形、椭圆形、矩形、圆角矩形或大致曲线二维闭合形状。包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅和/或介电金属氧化物)的保形绝缘材料层可以通过保形沉积工艺沉积在深沟槽中。至少一种导电填充材料诸如至少一种金属材料和/或重掺杂半导体材料可以沉积在形成保形绝缘材料层之后的深沟槽的剩余体积中。可以通过平面化工艺诸如化学机械平面化工艺从包括第一衬底的顶部表面的水平平面上方移除保形绝缘材料层和该至少一种金属材料的多余部分。保形绝缘材料层的每个剩余部分构成衬底绝缘间隔物732，并且该至少一种导电材料的每个剩余部分构成横向隔离的贯穿衬底通孔结构734。衬底绝缘间隔物732和横向隔离的贯穿衬底通孔结构734的每个连续组合构成贯穿衬底连接结构730。
被配置为控制多个三维存储器阵列的操作的半导体电路可以形成在衬底半导体层712的顶部表面上。半导体电路包括第一外围电路720，该第一外围电路被配置为控制多个三维存储器阵列的操作。第一外围电路720可以包括互补金属氧化物半导体(CMOS)晶体管。第一外围电路720可以包括嵌入在第一近侧介电材料层760内的第一近侧金属互连结构780。
根据本公开的方面，第一外围电路720包括第一字线驱动器电路720W、第一选择线驱动器电路720S和第一位线驱动器电路720B。第一字线驱动器电路720W包括字线切换晶体管722和输出节点724。输出节点724可以包括电连接到字线切换晶体管722的相应的源极区和/或漏极区的源极电极和/或漏极电极。输出节点被配置为随后电连接到第一三维存储器阵列中的第一导电层的第一子集(例如，用作第一控制栅极电极的第一字线)，并且随后电连接到接合到第一三维存储器阵列的第二三维存储器阵列中的第二导电层的第一子集(例如，用作第二控制栅极电极的第二字线)。如本文所用，字线是指可以激活或去激活对选定存储器单元的访问的导电线。字线驱动器是指被配置为驱动字线的驱动器。字线驱动器输出节点是指字线驱动器的输出节点。
在一个实施方案中，第一选择线驱动器电路720S可以包括第一选择线驱动器输出节点(例如，驱动器电路晶体管的源极电极和/或漏极电极)，该第一选择线驱动器输出节点被配置为电连接到第一三维存储器阵列的第一导电层(例如，源极侧和/或漏极侧选择栅极电极)的第二子集，并且与第二三维存储器阵列的第二导电层中的每个第二导电层电隔离。如本文所用，选择线是指可以激活或去激活对存储器单元的块的访问的导电线。选择线驱动器是指被配置为驱动选择线的驱动器。选择线驱动器输出节点是指选择线驱动器的输出节点。
在一个实施方案中，第一选择线驱动器输出节点可以包括第一源极侧选择线驱动器输出节点，该第一源极侧选择线驱动器输出节点被配置为电连接到将在随后形成的第一三维存储器阵列的第一导电层的源极侧选择线(即，源极侧选择栅极电极)。如本文所用，源极侧选择线是指可以激活或去激活从源极侧对存储器单元的块的访问的导电线。源极侧选择线驱动器是指被配置为驱动源极侧选择线的驱动器。源极侧选择线驱动器输出节点是指源极侧选择线驱动器的输出节点。
在一个实施方案中，第一选择线驱动器输出节点还可以包括第一漏极侧选择线驱动器输出节点，该第一漏极侧选择线驱动器输出节点被配置为电连接到将在随后形成的第一三维存储器阵列的第一导电层的源极侧选择线。如本文所用，漏极侧选择线是指可以激活或去激活从漏极侧对存储器单元的块的访问的导电线。漏极侧选择线驱动器是指被配置为驱动漏极侧选择线的驱动器。漏极侧选择线驱动器输出节点是指漏极侧选择线驱动器的输出节点。
在一个实施方案中，第一位线驱动器电路720B包括感测放大器和其他外围电路部件。在一个实施方案中，第一位线驱动器电路720B具有第一位线驱动器输出节点(例如，感测放大器晶体管的源极电极和/或漏极电极)，该第一位线驱动器输出节点被配置为电连接到将在随后形成的第一三维存储器阵列中的第一位线并驱动该第一位线。在另一个实施方案中，第一位线驱动器电路720B具有第一位线驱动器输出节点，该第一位线驱动器输出节点被配置为电连接到将在随后形成的第一三维存储器阵列中的第一位线的第一子集以及将在随后提供的第二三维存储器阵列中的第二位线的第一子集，并驱动该第一位线的第一子集和该第二位线的第二子集。如本文所用，位线是指电连接到漏极并且可以激活或去激活竖直NAND串的沟道的导电线。位线驱动器是指被配置为驱动位线的驱动器。位线驱动器输出节点是指位线驱动器的输出节点。
参考图2，半导体材料层912可以形成在第一近侧介电材料层760上方。在一个实施方案中，可以通过沉积半导体材料诸如硅、硅锗合金或化合物半导体材料等来形成半导体材料层912。例如，半导体材料层912可以包括多晶硅层。绝缘层32与牺牲材料层42的交替堆叠可以形成在半导体材料层912的顶部表面上方。在一个实施方案中，交替堆叠(32,42)可以包括由第一材料构成的绝缘层32和由第二材料构成的牺牲材料层42，该第二材料不同于第一材料并且随后可以对于第一材料选择性地移除。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层42可以包括氮化硅。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中形成牺牲材料层42来代替导电层的实施方案。在这种情况下，可以省略用导电层替换牺牲材料层42的处理步骤。
交替堆叠(32,42)可以被图案化以在至少一侧形成阶梯式表面。如本文所用，“阶梯式表面”是指一组表面，该组表面包括至少两个水平表面和至少两个竖直表面，使得每个水平表面邻接相应的竖直表面的底部边缘，并且每个竖直表面的顶部边缘邻接相应的水平表面的边缘。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。任选地，非阶梯式腔体可以形成在阶梯式腔体的相对侧上。如本文所用，非阶梯式腔体是指没有阶梯式表面的腔体。因此，非阶梯式腔体可以包括从交替堆叠(32,42)的最底部表面竖直延伸的到交替堆叠(32,42)的最顶部表面的笔直侧壁。
阶梯式腔体可以具有各种阶梯式表面，使得该阶梯式腔体的水平剖面形状根据距半导体材料层912的顶部表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可以包括例如一种类型的蚀刻工艺和第二类型的蚀刻工艺，该种类型的蚀刻工艺使腔体深度竖直地增加了一个或多个层级，该第二类型的蚀刻工艺横向扩展在该种类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在连接(例如，楼梯或平台)区200中，在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得更远。连接区200包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。牺牲材料层42中的每个牺牲材料层具有相应的横向范围。牺牲材料层42可以沿着水平方向具有不同的横向范围。在一个实施方案中，牺牲材料层42的横向范围可以随着距半导体材料层912的顶部表面的相应的竖直距离而增加。绝缘层32中的每个绝缘层具有相应的横向范围。绝缘层32可以沿着水平方向具有不同的横向范围。在一个实施方案中，绝缘层32的横向范围可以随着距半导体材料层912的顶部表面的相应的竖直距离而增加。
可通过在阶梯式腔体中沉积介电材料来在该阶梯式腔体中形成阶梯式介电材料部分65。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平坦化(CMP)从交替堆叠(32,42)的顶部表面之上移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成阶梯式介电材料部分65。如果氧化硅用于阶梯式介电材料部分65，则阶梯式介电材料部分65的氧化硅可掺杂有或可不掺杂有掺杂剂诸如B、P和/或F。非阶梯式介电材料部分165可以在形成阶梯式介电材料部分65的同时形成在非阶梯式腔体中。
参考图3，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在交替堆叠(32,42)和阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的一组开口和形成在与阶梯式表面相邻的连接区200上方的第二组开口。存储器阵列区100和连接区200位于交替堆叠(32,42)的每个层所存在于的区域内。存储器阵列区100可以通过连接区200与外围区300横向间隔开。换句话说，连接区200可以位于存储器阵列区100和外围区300之间。
光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻转印穿过交替堆叠(32,42)或阶梯式介电材料部分65，并且穿过交替堆叠(32,42)。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。穿过存储器阵列区100中的交替堆叠(32,42)的每个层来形成存储器开口49。任选地，除了存储器开口49之外，还可以形成支撑开口(未示出)。在这种情况下，可以随后在每个支撑开口内形成包括介电材料或相同组材料的支撑柱结构(未示出)作为存储器开口填充结构。
用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学物质可交替以优化交替堆叠(32,42)中的该材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49的侧壁可以是基本上竖直的，或可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。存储器开口49可以从交替堆叠(32,42)的顶部表面至少延伸到包括半导体材料层912的最顶部表面的水平平面。随后可以例如通过灰化来移除光刻掩模堆叠。存储器开口49中的每个存储器开口可包括基本上垂直于半导体材料层912的最顶部表面延伸的一个侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。
图4A至图4H示出了存储器开口49中的结构变化，该存储器开口是图3的第一示例性结构中的存储器开口49中的一个存储器开口。参考图4A，示出了图3的示例性器件结构中的存储器开口49。存储器开口49延伸穿过交替堆叠(32,42)，并且任选地延伸到半导体材料层912的上部部分中。每个存储器开口49的底部表面相对于半导体材料层912的顶部表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图4B，任选的基座沟道部分(例如，外延基座)11可以例如通过选择性外延形成在每个存储器开口49的底部部分。在半导体材料层912是单晶的情况下，每个基座沟道部分11可以包括与半导体材料层912的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层912相同的导电类型的电掺杂剂。
参考图4C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
参考图5D，采用至少一种各向异性蚀刻工艺顺序地各向异性地蚀刻任选的半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一种各向异性蚀刻工艺移除定位在交替堆叠(32,42)的顶部表面上方的半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可以移除半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应的蚀刻化学物质的相应的各向异性蚀刻工艺来蚀刻半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层912的表面)可以穿过半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的情况下的半导体材料层912)的最顶部表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的阻挡介电层52、电荷存储层54和隧穿介电层56的组构成存储器膜50，该存储器膜包括多个电荷存储区(包括电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参考图4E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层912上(如果基座沟道部分11被省略的话)，并且直接沉积在半导体沟道层601上。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图4F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图4G，可以例如通过从交替堆叠(32,42)的顶部表面上方进行凹陷蚀刻来移除介电核心层62L的水平部分。介电芯层62L的每个剩余部分构成介电芯62。此外，可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺来移除第二半导体沟道层602的位于交替堆叠(32,42)的顶部表面上方的水平部分。
半导体沟道层601和第二半导体沟道层602的每个邻接对可以共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图4H，每个介电核心62的顶部表面可以进一步凹陷到每个存储器开口内，例如通过凹陷蚀刻到位于交替堆叠(32,42)的顶部表面和交替堆叠(32,42)的底部表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与该导电类型相反的第二导电类型的掺杂。例如，如果该导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从交替堆叠(32,42)的顶部表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。
参考图5，示出了在存储器开口49内形成存储器开口填充结构58之后的第一示例性结构。可以在图3的结构的每个存储器开口49内形成存储器开口填充结构58的实例。每个存储器堆叠结构55包括竖直半导体沟道60和存储器膜50，该竖直半导体沟道可以包括多个半导体沟道层(601,602)或单个半导体沟道层602。存储器膜50可以包括横向围绕竖直半导体沟道60的隧穿介电层56、横向围绕隧穿介电层56的电荷存储区(包括电荷存储层54的部分)的竖直堆叠，以及任选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
一般来讲，存储器开口49竖直延伸穿过交替堆叠(32,42)的每个层。存储器开口填充结构58位于存储器开口49中。每个存储器开口填充结构58包括相应的竖直半导体沟道60和相应的存储器膜50。提供了包括存储器膜50的部分的三维存储器元件阵列。例如，三维存储器元件阵列可以包括电荷存储层54的位于牺牲材料层42的层级处的部分。在一个实施方案中，每个存储器元件可以包括相应的电荷存储层54的接触相应的牺牲材料层42的圆柱形部分。半导体材料层912可以包括与竖直半导体沟道60中的每个竖直半导体沟道的底端电接触的半导体材料层912。
参考图6，可以将光致抗蚀剂层(未示出)施加在交替堆叠(32,42)、阶梯式介电材料部分65和非阶梯式介电材料部分165上方，并且将其光刻图案化以在存储器开口填充结构58的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻转印穿过交替堆叠(32,42)和阶梯式介电材料部分65以形成背侧沟槽79，该背侧沟槽从交替堆叠(32,420)的顶部表面至少竖直延伸到半导体材料层912的顶部表面。在一个实施方案中，背侧沟槽79可以沿着水平方向横向伸长。
参考图7，可以例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可以对于绝缘层32的第一材料、阶梯式介电材料部分65和非阶梯式介电材料部分165的材料、半导体材料层912的半导体材料以及存储器膜50的最外层的材料选择性地移除。在一个实施方案中，牺牲材料层42可以包括氮化硅，并且绝缘层32、阶梯式介电材料部分65和非阶梯式介电材料部分165的材料可以选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，磷酸以对氧化硅、硅和本领域中采用的各种其他材料具有选择性的方式蚀刻氮化硅。当背侧凹陷部存在于先前由牺牲材料层42占据的体积内时，阶梯式介电材料部分65和存储器开口填充结构58提供结构支撑。
每个背侧凹陷部可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部的横向尺寸可大于背侧凹陷部的高度。多个背侧凹陷部可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在半导体材料层912上方的多个器件层级。在这种情况下，每个背侧凹陷部可限定用于接收单体三维NAND串阵列的相应的字线的空间。
多个背侧凹陷部中的每个背侧凹陷部可基本上平行于半导体材料层912的顶部表面延伸。背侧凹陷部可以由下面的绝缘层32的顶部表面和上覆绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部可以始终具有均一高度。可以通过半导体材料到介电材料的热转换和/或等离子体转换来将任选的基座沟道部分11和半导体材料层912的物理地暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物，并将半导体材料层912的每个物理地暴露的表面部分转换成平面介电部分。
可以任选地形成背侧阻挡介电层(未示出)。可以通过至少一种保形沉积工艺将至少一种金属材料沉积在背侧凹陷部中。例如，金属阻挡层和金属填充材料的组合可以沉积在背侧凹陷部中。金属阻挡层包括导电金属材料，其可以用作金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。金属填充材料沉积在背侧凹陷部的剩余体积中、至少一个背侧沟槽79的侧壁上以及最顶部绝缘层32的顶部表面上方。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。
可以通过各向同性回蚀刻工艺移除该至少一种导电材料的沉积在背侧沟槽79的外围区或最顶部绝缘层32上方的部分。背侧凹陷部中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换，并且形成绝缘层32与导电层46的交替堆叠。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
包括绝缘材料的保形绝缘材料层可以沉积在背侧沟槽79中，并且可以被各向异性地蚀刻以形成绝缘间隔物74。绝缘间隔物74包括形成在背侧沟槽79的外围部分处的绝缘间隔物74。绝缘间隔物74包括绝缘材料诸如氧化硅、氮化硅、氮氧化硅或介电金属氧化物。绝缘间隔物74可以具有在10nm至100nm诸如20nm至50nm的范围内的横向厚度，但是也可以采用更小和更大的厚度。通过注入第二导电类型的掺杂剂，可以在每个背侧沟槽79的底部处形成源极区(未示出)，该第二导电类型与该导电类型相反。例如，如果该导电类型是p型，则第二导电类型是n型，反之亦然。
至少一种导电材料可以沉积在背侧沟槽79的剩余体积中。该至少一种导电材料可以包括例如金属阻挡层和金属填充材料的组合。金属阻挡层包括导电金属材料，其可以用作金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。可以通过平面化工艺诸如化学机械平面化工艺，从包括交替堆叠(32,46)的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。填充背侧沟槽79的该至少一种导电材料的每个剩余部分构成背侧接触通孔结构76，该背侧接触通孔结构可以接触嵌入在半导体材料层912中的相应的源极区的顶部表面。
另选地，可以通过保形沉积工艺将至少一种介电材料(诸如氧化硅)保形地沉积在背侧沟槽79中。填充背侧沟槽79的沉积的介电材料的每个部分构成背侧沟槽填充结构。在这种情况下，每个背侧沟槽填充结构可以填充背侧沟槽79的整个体积，并且可以基本上由至少一种介电材料组成。在该另选实施方案中，水平源极线(例如，直接带接触)可以接触半导体沟道60的下部部分的侧面。
参考图8，接触层级介电层70可以沉积在交替堆叠(32,46)、阶梯式介电材料部分65和非阶梯式介电材料部分165上方。接触层级介电层70包括介电材料，诸如氧化硅。接触层级介电层70的厚度可以在100nm至600nm的范围内，但是也可以采用更小和更大的厚度。
可以应用各种通孔腔体，其穿过接触层级介电层70和下面的介电材料部分诸如阶梯式介电材料部分65、非阶梯式介电材料部分165、第一近侧介电材料层760的上部部分，并且任选地穿过第一绝缘层32与第一导电层46(其用作字线和选择线)的第一交替堆叠。
在穿过第一交替堆叠(32,46)形成一些接触通孔腔体的情况下，可以例如通过保形地沉积和各向异性地蚀刻连续绝缘衬里层诸如氧化硅衬里层，在第一交替堆叠(32,46)的物理暴露的侧壁上形成绝缘衬里81。可以将至少一种导电材料沉积在各种接触通孔腔体中。该至少一种导电材料可以包括例如金属阻挡层和金属填充材料的组合。可以从包括第一接触层级介电层70的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。填充接触通孔腔体的该至少一种导电材料的剩余部分构成接触通孔结构(88,82,84)。
接触通孔结构(88,82,84)可以包括接触相应的漏极区63的漏极接触通孔结构88，竖直延伸穿过交替堆叠(32,46)的任选的贯穿堆叠接触通孔结构82，以及竖直延伸穿过阶梯式介电材料部分65或穿过非阶梯式介电材料部分165的贯穿介电接触通孔结构84。贯穿堆叠接触通孔结构82和贯穿介电接触通孔结构84可以接触嵌入在第一近侧介电材料层760内的第一近侧金属互连结构780中的相应的第一近侧金属互连结构。
参考图9，第一远侧介电材料层90可以形成在接触层级介电层70上方。位线92和远侧金属互连结构94形成在第一远侧介电材料层90中。第一金属接合垫98形成在第一远侧介电材料层90的最顶部层中。
延伸穿过第一绝缘层32与第一导电层46的第一交替堆叠的存储器堆叠结构55在本文中被称为第一存储器堆叠结构55。每个第一存储器堆叠结构55包括相应的第一竖直半导体沟道60和存储器元件的相应的第一竖直堆叠(诸如，包括位于第一导电层46的层级处的电荷存储层54的部分的存储器膜50)。
第一三维存储器阵列包括第一位线92。第一位线92电连接到第一竖直半导体沟道60的相应的子集的第一端部。例如，第一位线92中的每个位线可以接触漏极接触通孔结构88的相应的子集的顶部表面。第一外围电路720包括具有第一位线驱动器输出节点的第一位线驱动器电路720B，这些第一位线驱动器输出节点电连接到第一位线92的第一子集。一般来讲，可以提供第一半导体管芯901，该第一半导体管芯包括：第一三维存储器阵列，该第一三维存储器阵列包括第一绝缘层32与第一导电层46的第一交替堆叠，以及竖直延伸穿过第一交替堆叠(32,46)的第一存储器堆叠结构55；第一外围电路720，该第一外围电路包括第一字线驱动器电路720W；和第一介电材料层(760,90)，该第一介电材料层嵌入有第一金属互连结构(780,92)和第一金属接合垫98。
参考图10，可以提供第二半导体管芯902，可以通过改变金属接合垫98的图案来从第一半导体管芯901得到该第二半导体管芯。具体地，第二半导体管芯902中的第二金属接合垫98的图案可以是第一半导体管芯901中的第一金属接合垫98的图案的镜像图案。
第二半导体管芯902包括第二三维存储器阵列，该第二三维存储器阵列包括第二绝缘层32与第二导电层46的第二交替堆叠，以及竖直延伸穿过第二交替堆叠(32,46)的第二存储器堆叠结构55。第二半导体管芯902包括第二外围电路720(该第二外围电路包括第二字线驱动器电路720W、第二选择线驱动器电路720S和第二位线驱动器电路720B)，以及嵌入有第二近侧金属互连结构780和第二金属接合垫98的第二介电材料层(760,90)。
根据本公开的方面，第二字线驱动器电路720W包括第二字线切换晶体管和输出节点，这些输出节点被配置为随后电连接到第一半导体管芯901中的第一三维存储器阵列中的第一导电层46(例如，字线)的第二子集，并且电连接到第二半导体管芯902中的第二三维存储器阵列中的第二导电层46的第二子集。
在一个实施方案中，第二选择线驱动器电路720S输出节点可以包括第二源极侧选择线驱动器输出节点，这些第二源极侧选择线驱动器输出节点电连接到第二三维存储器阵列的第二导电层46中的源极侧选择线。在一个实施方案中，第二选择线驱动器电路720S输出节点还可以包括第二漏极侧选择线驱动器输出节点，这些第二漏极侧选择线驱动器输出节点电连接到第二三维存储器阵列的第二导电层46中的漏极侧选择线。
在一个实施方案中，第二位线驱动器电路720B具有第二位线驱动器输出节点，这些第二位线驱动器输出节点被配置为电连接到第一半导体管芯901中的第一三维存储器阵列中的第一位线的第二子集以及第二半导体管芯902中的第二三维存储器阵列中的第二位线的第二子集，并驱动该第一位线的第二子集和该第二位线的第二子集。在该实施方案中，第一半导体管芯(901)和第二半导体管芯(902)的位线92彼此电连接。在另选实施方案中，第二位线驱动器电路720B可以具有第二位线驱动器输出节点，这些第二位线驱动器输出节点被配置为电连接到并驱动第二半导体管芯902中的第二三维存储器阵列中的仅第二位线。在该另选实施方案中，第一半导体管芯(901)和第二半导体管芯(902)的位线92未彼此电连接。
第二半导体管芯902可以与第一半导体管芯901对准，并且随后可以彼此接合。一般来讲，可以在第一晶片内提供多个第一半导体管芯901，并且可以在第二晶片内提供多个第二半导体管芯902。多个第一半导体管芯901可以通过晶片对晶片接合来接合到多个第二半导体管芯902。具体地，第二半导体管芯902内的每组第二金属接合垫98可以接合到第一半导体管芯901中的相应的一组第一金属接合垫98，该第一半导体管芯接合到第二半导体管芯902。
第一外围电路720包括具有第一字线驱动器输出节点的第一字线驱动器电路720W，这些第一字线驱动器输出节点电连接到第一导电层46的第一子集，并且通过第一金属接合垫98和第二金属接合垫98的配合对的第一子集电连接到第二导电层46的第一子集。第二外围电路720包括具有第二字线驱动器输出节点的第二字线驱动器电路720W，这些第二字线驱动器输出节点通过第一金属接合垫98和第二金属接合垫98的配合对的第二子集电连接到第一导电层46的第二子集，并且电连接到第二导电层46的第二子集。
参考图11，可以使第一衬底712或第二衬底712变薄。例如，可以例如通过磨削、抛光、各向异性蚀刻工艺和/或各向同性蚀刻工艺来使第二衬底712的背侧变薄。在一个实施方案中，可以使第二衬底712变薄，直到横向隔离的贯穿衬底通孔结构734的表面被物理地暴露。贯穿衬底连接结构730可以竖直延伸穿过变薄的第二衬底712。每个贯穿衬底连接结构730可以包括横向隔离的贯穿衬底通孔结构734和衬底绝缘间隔物732。
参考图12，第二背侧介电材料层790可以形成在第二衬底712的背侧上，并且第二背侧接合垫798可以形成在第二背侧介电材料层790中。每个第二背侧接合垫798可以直接形成在横向隔离的贯穿衬底通孔结构734中的相应的横向隔离的贯穿衬底通孔结构上。手柄衬底600可以附接到第二半导体管芯902。
参考图13，可以例如通过磨削、抛光、各向异性蚀刻工艺和/或各向同性蚀刻工艺来使第一衬底712的背侧变薄。例如，可以使第一衬底712变薄，直到横向隔离的贯穿衬底通孔结构734的表面被物理地暴露。贯穿衬底连接结构730可以竖直延伸穿过变薄的第一衬底712。每个贯穿衬底连接结构730可以包括横向隔离的贯穿衬底通孔结构734和衬底绝缘间隔物732。第一背侧介电材料层790可以形成在第一衬底712的背侧上，并且第一背侧接合垫798可以形成在第一背侧介电材料层790中。每个第一背侧接合垫798可以直接形成在横向隔离的贯穿衬底通孔结构734中的相应的横向隔离的贯穿衬底通孔结构上。
参考图14、图15和图16A，手柄衬底600可以与第二衬底902分离。
一般来讲，第一半导体管芯901的第一金属接合垫98和/或第一背侧接合垫798可以用于接合，并且第二半导体管芯902的第二金属接合垫98或第二背侧接合垫798可以用于接合。因此，第一交替堆叠(32,46)的接触第一半导体管芯901的第一后向阶梯式介电材料部分65的第一阶梯式表面可以朝向或远离第二半导体管芯902取向，并且第二交替堆叠(32,46)的接触第二半导体管芯902的第二后向阶梯式介电材料部分65的第二阶梯式表面可以朝向或远离第一半导体管芯901取向。
参考图16B，可以通过不电连接接合的半导体管芯(901,902)的相应的位线92来从图16A的构型得到第一示例性结构的另选构型。在图16B的构型中，每个半导体管芯(901,902)的位线92电连接到相同的相应的半导体管芯(901,902)上的位线驱动器电路720B并由其驱动。
如图16B所示，每个半导体管芯(901,902)中的相应的字线46W通过接触通孔结构86和接合垫98彼此电连接。在两个半导体管芯(901,902)中的一组字线46W(例如，更靠近漏极侧选择线46D的字线)电连接到第一半导体管芯901中的字线驱动器电路720W，如下方虚线圆圈和箭头所示。在两个半导体管芯(901,902)中的另一组字线46W(例如，更靠近源极侧选择线46S的字线)电连接到第二半导体管芯902中的字线驱动器电路720W，如上方虚线圆圈和箭头所示。
因此，两个半导体管芯(901,902)中的“n”个有效字线被拆分成位于第一半导体管芯901中的n/2字线部分46W和位于第二半导体管芯902中的n/2字线部分46W。然而，相应的字线部分(例如，数量与从每个管芯中的源极侧选择线计数的数量相同的字线46W)彼此电连接，并且由两个半导体管芯中的一个半导体管芯中的字线驱动器电路720W的同一字线切换晶体管驱动。因此，由于相应的字线的电连接，每个半导体管芯的每个字线驱动器电路720W有效地驱动n/2个字线。与在一个半导体管芯中的n个字线被同一半导体管芯中的字线驱动器电路单独驱动相比，这将字线驱动器电路720W的总面积减少了一半。此外，这允许外围区300增加(例如，加倍)。字线有效长度加倍(即，每个有效字线具有通过接触通孔结构96电连接在一起的第一半导体管芯901中的第一部分46W以及第一半导体管芯902中的第二部分46W)。这导致页面大小也加倍。平面的数量也可以减少(例如，减少一半)。
在图16A所示的拆分选择线驱动器构型中，一个半导体管芯中的选择线(46S,46D)可以电连接到同一半导体管芯中的选择线驱动器电路720S。因此，每个半导体管芯(901,902)中的选择线(例如，源极侧选择线46S和漏极侧选择线46D)单独电连接到其相应的半导体管芯中的选择线驱动器电路720S。在该构型中，每个选择线驱动器电路720S包括输出节点，这些输出节点被配置为电连接到同一半导体管芯中的第二三维存储器阵列的选择线，并且与其他半导体管芯中的三维存储器阵列的导电层中的每个导电层电隔离。
在图16B所示的非拆分选择线驱动器构型中，一个半导体管芯中的选择线(46S,46D)可以电连接到同一半导体管芯或其他半导体管芯中的选择线驱动器电路720S。这些连接可以被配置为优化器件的速度。
参考图17，示出了第一示例性结构的第一另选实施方案，其中接合组件包括第一半导体管芯901、第二半导体管芯902和第三半导体管芯。外围电路720的字线驱动器可以通过接合垫的配合对(98,798)跨半导体管芯(901,902,903)的接合界面进行互连。例如，第一半导体管芯901中的第一外围电路720的第一字线驱动器720W驱动第一半导体管芯901中的第一字线(其是第一导电层46的第一子集)的第一子集、第二半导体管芯902中的第二字线(其是第二导电层46的第一子集)的第一子集，以及第三半导体管芯903中的第三字线(其是第三导电层46的第一子集)的第一子集。第二半导体管芯902中的第二外围电路720的第二字线驱动器720W驱动第一半导体管芯901中的第一字线(其是第一导电层46的第一子集)的第二子集、第二半导体管芯902中的第二字线(其是第二导电层46的第一子集)的第二子集，以及第三半导体管芯903中的第三字线(其是第三导电层46的第一子集)的第二子集。第三半导体管芯903中的第三外围电路720的第三字线驱动器720W驱动第一半导体管芯901中的第一字线(其是第一导电层46的第一子集)的第三子集、第二半导体管芯902中的第二字线(其是第二导电层46的第一子集)的第三子集，以及第三半导体管芯903中的第三字线(其是第三导电层46的第一子集)的第三子集。一般来讲，字线驱动器电路720W的输出节点可以连接到第一半导体管芯901中的第一字线、第二半导体管芯902中的第二字线和第三半导体管芯903中的第三字线。因此，可以通过跨多个半导体管芯(901,902,903)共享字线驱动器输出节点来减小字线驱动器电路的总占用面积。
在一个实施方案中，半导体管芯(901、902或903)的每个外围电路720可以包括具有相应的一组选择线驱动器输出节点的选择线驱动器720S，这些选择线驱动器输出节点电连接到同一半导体管芯(901、902或903)内的选择层级导电层(其是导电层46的子集)，并且与处于拆分选择线驱动器构型的不同半导体管芯中的所有选择层级导电层电隔离。另选地，可以替代地使用上述非拆分选择线驱动器构型，其中选择线驱动器720S具有相应的一组选择线驱动器输出节点，这些选择线驱动器输出节点电连接到同一半导体管芯内和其他半导体管芯(901、902或903)内的选择层级导电层(其是导电层46的子集)。每组选择线驱动器输出节点可以包括电连接到源极侧选择线的源极侧选择线驱动器输出节点，以及电连接到漏极侧选择线的漏极侧选择线驱动器输出节点。
半导体管芯的每个外围电路720(901、902或903)可以包括具有相应的一组位线驱动器输出节点的相应的位线驱动器电路720B，这些位线驱动器输出节点被配置为电连接到并驱动第一半导体管芯901中的第一三维存储器阵列中的位线92的相应的子集、第二半导体管芯902中的第二三维存储器阵列中的位线的相应的子集，以及第三半导体管芯903中的第三三维存储器阵列中的位线的相应的子集。在这种情况下，每个位线驱动器输出节点可以连接到第一半导体管芯901中的位线、第二半导体管芯902中的位线和第三半导体管芯903中的位线。因此，可以通过跨多个半导体管芯(901,902,903)共享位线驱动器输出节点来减小位线驱动器电路720B的总占用面积。另选地，每个位线驱动器电路720B可以仅电连接到与相应的位线驱动器电路720B位于同一半导体管芯中的位线92。
参考图18，示出了第一示例性结构的第二另选实施方案，其可以通过将图14至图16的第一示例性结构或图17的第一示例性结构的第一另选实施方案修改为接合四个或更多个半导体管芯(901,902,903、904)而得到。每个外围电路720的字线驱动器720W和/或每个外围电路720的位线驱动器720B可以在四个或更多个半导体管芯(901,902,903,904)之间共享。一般来讲，如果包括相应的三维存储器阵列和相应的外围电路720的N个半导体管芯竖直堆叠并且彼此接合，则N个半导体管芯中的每个相应的半导体管芯中的每个字线驱动器电路720W可以驱动第一半导体管芯901中的第一字线的总数的1/N个第一字线，第二半导体管芯902中的第二字线的总数的1/N个第二字线，依此类推，第N半导体管芯中的第N字线的总数的至多1/N个第N字线。另选地或除此之外，如果包括相应的三维存储器阵列和相应的外围电路720的N个半导体管芯竖直堆叠并且彼此接合，则N个半导体管芯中的每个相应的半导体管芯中的每个位线驱动器电路720B可以驱动第一半导体管芯901中的第一位线的总数的1/N个第一位线，第二半导体管芯902中的第二位线的总数的1/N个第二位线，依此类推，第N半导体管芯中的第N位线的总数的至多1/N个第N位线。
参考图19和图20，第一示例性结构的第三另选构型可以从上述第一示例性结构的任何构型得到，使得在接合的一对半导体管芯(901,902)之间的位线92跨接合界面彼此直接接合。因此，第一半导体管芯901内的位线92可以接合到第二半导体管芯902内的位线92。在一个实施方案中，第一半导体管芯901内的每个位线92可以接合到第二半导体管芯902内的相应的位线92。因此，在该另选实施方案中，省略了相应的位线之间的额外接合垫。
参考图21和图22A，可以通过省略一个或多个外围电路720的形成来从第一示例性结构的第三另选构型得到第一示例性结构的第四另选构型。在这种情况下，接合的半导体管芯中的一个或多个接合的半导体管芯可以包括不包括外围电路720的存储器管芯800。任选地，可以省略或移除一个或多个衬底半导体层712。可以调整剩余外围电路720上的驱动负载分配以适应一个或多个外围电路720的省略。例如，如果接合组件包括N个半导体管芯(901,800)并且如果M个外围电路720(其中M小于N)存在于该接合组件内，则外围电路720内的每个字线驱动器电路720W可以被配置为同时驱动每个半导体管芯内的字线的总数的1/M个字线。来自N个半导体管芯的N个字线可以连接到字线驱动器电路720W的同一字线驱动器输出节点。另选地或除此之外，外围电路720内的每个位线驱动器电路720B可以被配置为同时驱动每个半导体管芯内的位线92的总数的1/M个位线。来自N个半导体管芯的N个位线可以连接到位线驱动器电路720B的同一位线驱动器输出节点。在该构型中，每个半导体管芯(800,901)中的选择线(例如，源极侧选择线46S(“SGS”)或/和漏极侧选择线46D(“SGD”))单独电连接到选择线驱动器电路720S。
在图21和图22A的构型中，两个半导体管芯(800,901)的位线92在不使用中间接合垫98的情况下彼此直接接合。半导体管芯901的位线92电连接到同一半导体管芯901的位线驱动器电路720B。存储器管芯800的位线92通过半导体管芯901的相应的接合位线92电连接到半导体管芯901的位线驱动器电路720B。
参考图22B，可以通过在接合的半导体管芯(800,901)的位线92之间添加接合垫98来从第一示例性结构的第四另选构型得到第一示例性结构的第五另选构型。在图22B的构型中，每个相应的半导体管芯(800,901)的接合垫98彼此接合，以将两个半导体管芯(800,901)的相应的位线92彼此电连接并电连接到半导体管芯901的位线驱动器电路720B。
如图22B所示，每个半导体管芯(800,901)中的相应字线46W通过接触通孔结构86和接合垫98彼此电连接，并且共同连接到同一字线驱动器电路720W。相反，每个半导体管芯(800,901)中的选择线(例如，源极侧选择线46S(“SGS”)或/和漏极侧选择线46D(“SGD”))单独电连接到选择线驱动器电路720S。
因此，两个半导体管芯(800,901)中的“n”个有效字线被拆分成位于存储器管芯800中的n/2字线部分46W和位于第一半导体管芯901中的n/2字线部分46W。然而，相应的字线(例如，数量与从每个管芯中的源极侧选择线计数的数量相同的字线46W)彼此电连接，并且由字线驱动器电路720W的同一字线切换晶体管722的输出节点724(例如，源极电极或漏极电极)驱动。因此，由于相应的字线的电连接，字线驱动器电路有效地驱动n/2个字线。与在一个半导体管芯中的n个字线被同一半导体管芯中的字线驱动器电路单独驱动相比，这将字线驱动器电路720W的总面积减少了一半。
虽然图1至图22B的实施方案示出了两个或更多个半导体管芯的接合组件，但是图23A和图23B所示的第一示例性结构的第六另选构型包括第一外围电路720，以及位于同一半导体管芯1000中的第一三维存储器阵列102和第二三维存储器阵列104两者。
可以通过直接在图9的第一示例性结构的远侧介电材料层90的顶部表面上沉积第二三维存储器阵列，来从图9的第一半导体管芯901得到半导体管芯1000。换句话说，在图10中的第二半导体管芯902中提供的第二三维存储器阵列104是直接在远侧介电材料层90的顶部表面上逐层地沉积的，而不是将第二半导体管芯902接合到第一半导体管芯901。
一般来讲，外围电路720包括场效应晶体管722和在半导体衬底712的顶部表面上嵌入有金属互连结构780的介电材料层760。第一三维存储器阵列102可以在外围电路720上方逐层地形成。第一三维存储器阵列102包括第一绝缘层32与第一字线和第一选择线的第一导电层46的第一交替堆叠，并且可以通过在外围电路720上方沉积和图案化材料部分来形成竖直延伸穿过第一交替堆叠(32,46)的第一存储器堆叠结构55。第二三维存储器阵列104在第一三维存储器阵列102上方逐层地形成。第二三维存储器阵列104包括第二绝缘层32与第二字线和第二选择线的第二导电层46的第二交替堆叠，并且可以形成竖直延伸穿过第二交替堆叠(32,46)的第二存储器堆叠结构55。外围电路720的字线驱动器输出节点724电连接到第一导电层46的第一字线和第二导电层46的第二字线。
在一个实施方案中，可以形成第一后向阶梯式介电材料部分65A，使得第一后向阶梯式介电材料部分65A接触第一绝缘层32与第一导电层46的第一交替堆叠的第一阶梯式表面。第一接触通孔结构(诸如贯穿介电接触通孔结构84)可以直接在第一交替堆叠(32,46)内的第一导电层46中的相应的第一导电层上竖直延伸穿过第一后向阶梯式介电材料部分65A。可以形成第二后向阶梯式介电材料部分65B，使得第二后向阶梯式介电材料部分65B接触第二绝缘层32与第二导电层46的第二交替堆叠的第二阶梯式表面。可以直接在第二导电层46中的相应的第二导电层上穿过第二后向阶梯式介电材料部分65B形成第二接触通孔结构(诸如贯穿介电接触通孔结构84)。
参考图1至图23B并且根据本公开的第一实施方案，半导体结构包括第一外围电路720和嵌入有金属互连结构780的介电材料层760，该第一外围电路包括场效应晶体管722。如图16A、图16B、图20、图22A、图22B和图23B所示，第一三维存储器阵列102覆盖在第一外围电路720上面，并且包括第一绝缘层32与包括第一字线46W和第一选择线(46S,46D)的第一导电层46的第一交替堆叠，以及竖直延伸穿过第一交替堆叠的第一存储器堆叠结构55。第二三维存储器阵列104覆盖在第一三维存储器阵列102上面，并且包括第二绝缘层32与包括第二字线46W和第二选择线(46S,46D)的第二导电层46的第二交替堆叠，以及竖直延伸穿过第二交替堆叠的第二存储器堆叠结构55。第一外围电路720包括具有第一字线驱动器输出节点724的第一字线驱动器电路720W，这些第一字线驱动器输出节点电连接到第一字线46W中的至少一些第一字线和第二字线46W中的至少一些第二字线，并且其中每个第一字线电连接到相应的第二字线。
在一个实施方案中，第一字线驱动器输出节点的子集内的每个第一字线驱动器输出节点724电连接到相应的字线切换晶体管722，电连接到相应的第一字线46W，并且电连接到相应的第二字线46W。
在一个实施方案中，第一外围电路720还包括第一选择线驱动器电路720S，该第一选择线驱动器电路包括第一选择线驱动器输出节点和第二选择线驱动器输出节点，该第一选择线驱动器输出节点电连接到第一阵列102中的第一选择线(46S,46D)并且不电连接到第二阵列104中的第二导电层46中的任一个第二导电层，该第二选择线驱动器输出节点电连接到第二阵列104中的第二选择线(46S,46D)并且不电连接到第一阵列102中的第一导电层46中的任一个第一导电层)。第一选择线驱动器输出节点包括电连接到第一选择线的源极侧选择线46S的源极侧选择线驱动器输出节点，以及电连接到第一阵列102中的第一选择线的漏极侧选择线46D的漏极侧选择线驱动器输出节点。
在一个实施方案中，第一存储器堆叠结构55中的每个第一存储器堆叠结构包括相应的第一竖直半导体沟道60和第二存储器膜50中的存储器元件的相应的第一竖直堆叠，并且第二存储器堆叠结构55中的每个第二存储器堆叠结构包括相应的第二竖直半导体沟道60和第二存储膜50中的存储器元件的相应的第二竖直堆叠。第一三维存储器阵列102还包括电连接到第一竖直半导体沟道60的相应的子集的第一端部的第一位线92，并且第二三维存储器阵列104还包括电连接到第二竖直半导体沟道60的相应的子集的第一端部的第二位线92。第一外围电路720还包括具有第一位线驱动器输出节点的第一位线驱动器电路720B，该第一位线驱动器输出节点电连接到第一位线92中的相应的第一位线和第二位线92中的相应的第二位线。
在一个实施方案中，第一外围电路720和第一三维存储器阵列102位于第一半导体管芯901中，并且第二三维存储器阵列104位于接合到第一半导体管芯901的第二半导体管芯(800,902)中。第一半导体管芯901还包括嵌入有第一金属互连结构780和第一金属接合垫98的第一介电材料层760，并且第二半导体管芯(800,902)还包括嵌入有第二金属互连结构760和第二金属接合垫98的第二介电材料层780，该第二金属接合垫接合到相应的第一金属接合垫98。
在图21至图22B所示的构型中，第一字线驱动器电路720W的第一字线驱动器输出节点724通过第一金属接合垫98和第二金属接合垫98的配合对的子集电连接到第一半导体管芯901的所有第一字线46W和第二半导体管芯(800,902)的所有第二字线46。
相反，在图14至图20所示的构型中，第二半导体管芯902还包括第二外围电路720，该第二外围电路包括具有第二字线驱动器输出节点724的第二字线驱动器电路720W。第一字线驱动器电路的第一字线驱动器输出节点通过第一金属接合垫和第二金属接合垫98的配合对的第一子集电连接到第一半导体管芯901中的第一字线46W的第一子集和第二半导体管芯902中的第二字线46W的第一子集。第二字线驱动器电路720W的第二字线驱动器输出节点724通过第一金属接合垫和第二金属接合垫98的配合对的第二子集电连接到第二半导体管芯902中的第二字线46W的第二子集和第一字线46W的第二子集。
在图14到图20所示的构型中，第一外围电路720还包括第一选择线驱动器电路720S，该第一选择线驱动器电路包括第一选择线驱动器输出节点，该第一选择线驱动器输出节点电连接到第一半导体管芯901中的第一选择线(46S,46D)并且不电连接到第二半导体管芯902中的第二导电层46中的任一个第二导电层。第二外围电路720还包括第二选择线驱动器电路720S，该第二选择线驱动器电路包括第二选择线驱动器输出节点，该第二选择线驱动器输出节点电连接到第二半导体管芯902中的第二选择线(46S,46D)并且不电连接到第一半导体管芯901中的第一导电层46中的任一个第一导电层。
在一个实施方案中，第一三维存储器阵列102包括电连接到第一竖直半导体沟道60的相应的子集的第一端部的第一位线92，并且第二三维存储器阵列104包括电连接到第二竖直半导体沟道60的相应的子集的第一端部并且电连接到相应的第一位线的第二位线92。第一外围电路还包括具有第一位线驱动器输出节点的第一位线驱动器电路720B，该第一位线驱动器输出节点电连接到第一位线的第一子集和第二位线的第一子集，并且第二外围电路还包括具有第二位线驱动器输出节点的第二位线驱动器电路720B，该第二位线驱动器输出节点电连接到第一位线的第二子集和第二位线的第二子集。在图20和图22A所示的实施方案中，第二位线中的每个第二位线通过金属到金属接合来接合到第一位线中的相应的第一位线。
在图18的实施方案中，该结构还包括第三半导体管芯903，该第三半导体管芯包括：第三三维存储器阵列，该第三三维存储器阵列包括第三绝缘层与包括第三字线和第三选择线的第三导电层的第三交替堆叠，以及竖直延伸穿过第三交替堆叠的第三存储器堆叠结构；第三外围电路，该第三外围电路包括第三字线驱动器电路；和第三介电材料层，该第三介电材料层嵌入有第三金属互连结构和第三金属接合垫。第一字线驱动器输出节点724电连接到第三字线中的至少一些第三字线。
参考图24，可以通过采用第一手柄衬底610代替包括衬底半导体层712的第一衬底、第一外围电路720和嵌入有第一近侧金属互连结构780的第一近侧介电材料层760的组合，来从参考图9所述的第一半导体管芯901得到根据本公开的第二实施方案的第一半导体管芯801。在这种情况下，可以省略贯穿堆叠接触通孔结构82和贯穿介电接触通孔结构84。第一半导体管芯801可以是存储器管芯。
一般来讲，提供包括第一三维存储器阵列102的第一半导体管芯801。第一三维存储器阵列102包括第一绝缘层32与包括字线和选择线的第一导电层46的第一交替堆叠，以及竖直延伸穿过第一交替堆叠(32,46)的第一存储器堆叠结构55。第一存储器堆叠结构55中的每个第一存储器堆叠结构包括相应的第一竖直半导体沟道60和存储器膜50中的存储器元件的相应的第一竖直堆叠。第一三维存储器阵列102可以包括电连接到第一竖直半导体沟道60的相应的子集的第一端部的第一位线92。
参考图25，可以提供逻辑管芯700，可以通过修改贯穿衬底连接结构730的设计布局并且通过在近侧介电材料层760的最顶部层内形成金属接合垫778，来从图1所示的第一半导体管芯901得到该逻辑管芯。可以选择贯穿衬底连接结构730的图案和金属接合垫778的图案，以有利于在后续处理步骤中与其他半导体管芯(诸如第一半导体管芯801)接合。
外围电路720可以包括互补金属氧化物半导体(CMOS)晶体管722。外围电路720可以包括嵌入在近侧介电材料层760内的近侧金属互连结构780。根据本公开的一个方面，外围电路720包括包含字线驱动器输出节点724的第一字线驱动器电路720W，这些字线驱动器输出节点被配置为随后电连接到图23的第一三维存储器阵列102中的第一导电层(即，第一字线)的第一子集，并且随后电连接到将在下文描述的第二三维存储器阵列104中的第二导电层(即，第二字线)的第一子集。
在一个实施方案中，外围电路720可以包括包含选择线驱动器输出节点的第一选择线驱动器电路720S，这些选择线驱动器输出节点被配置为电连接到第一三维存储器阵列的第一导电层(即，第一选择线)的子集并且与第二三维存储器阵列的第二导电层中的每个第二导电层电隔离。
在一个实施方案中，第一选择线驱动器输出节点可以包括第一源极侧选择线驱动器输出节点，该第一源极侧选择线驱动器输出节点被配置为电连接到第一三维存储器阵列102的第一导电层的源极侧选择线。在一个实施方案中，第一选择线驱动器输出节点可以包括第一漏极侧选择线驱动器输出节点，该第一源极侧选择线驱动器输出节点被配置为电连接到第一三维存储器阵列102的第一导电层的漏极侧选择线。
在一个实施方案中，外围电路720可以包括具有第一位线驱动器输出节点的第一位线驱动器电路720B和具有第二位线驱动器输出节点的第二位线驱动器电路，这些第一位线驱动器输出节点被配置为电连接到并驱动第一三维存储器阵列102中的第一位线92的第一子集，这些第二位线驱动器输出节点被配置为电连接到并驱动第二三维存储器阵列104中的第二位线92的第一子集。
第二手柄衬底620可以附接到逻辑管芯700的前表面。
参考图26，可以使逻辑管芯700的衬底半导体层712变薄。例如，可以例如通过磨削、抛光、各向异性蚀刻工艺和/或各向同性蚀刻工艺来使逻辑管芯700的衬底半导体层712的背侧变薄。在一个实施方案中，可以使逻辑管芯700的衬底半导体层712的背侧变薄，直到横向隔离的贯穿衬底通孔结构734的表面被物理地暴露。贯穿衬底连接结构730可以竖直延伸穿过逻辑管芯700的变薄衬底半导体层712。每个贯穿衬底连接结构730可以包括横向隔离的贯穿衬底通孔结构734和衬底绝缘间隔物732。背侧介电材料层790可以形成在逻辑管芯700的衬底半导体层712的背侧上，并且背侧接合垫798可以形成在背侧介电材料层790中。每个背侧接合垫798可以直接形成在横向隔离的贯穿衬底通孔结构734中的相应的横向隔离的贯穿衬底通孔结构上。
随后，可以例如通过将第一半导体管芯801的第一金属接合垫98接合到逻辑管芯700的背侧接合垫798来将逻辑管芯700接合到第一半导体管芯801。
参考图27A，第二手柄衬底620可以与逻辑管芯700分离。可以提供第二半导体管芯802，该第二半导体管芯可以与图23所示的第一半导体管芯801相同的方式制造，其中金属接合垫98的图案被修改。具体地，第二半导体管芯802中的第二金属接合垫98的图案可以是逻辑管芯的金属接合垫778的图案的镜像图案。
第二半导体管芯802可以接合到逻辑管芯700，从而形成第一半导体管芯801、第二半导体管芯802和逻辑管芯700(其是第三半导体管芯)的接合组件。一般来讲，可以采用晶片对晶片接合。例如，可以将包括多个第一半导体管芯801的晶片接合到包括多个逻辑管芯700的晶片。随后，可以将包括多个第二半导体管芯802的晶片接合到包括多个逻辑管芯700的晶片。
随后可以移除第一手柄衬底610和可以用于向第二半导体管芯802提供机械支撑直至与逻辑管芯700接合的处理步骤的任何手柄衬底(未示出)。
参考图27B，接触通孔结构82可以延伸穿过字线驱动器电路720W。接触通孔结构82将字线驱动器节点电连接到逻辑管芯700的相应接合垫(778,798)。
参考图24至图27B和本公开的第二实施方案，接合组件包括：第一半导体管芯801，该第一半导体管芯包括第一三维存储器阵列102，该第一三维存储器阵列包括第一绝缘层32与包括第一字线46W和第一选择线(46S,46D)的第一导电层46的第一交替堆叠，以及竖直延伸穿过第一交替堆叠的第一存储器堆叠结构55；第二半导体管芯802，该第二半导体管芯包括第二三维存储器阵列104，该第二三维存储器阵列包括第二绝缘层32与包括第二字线46W和第二选择线(46S,46D)的第二导电层46的第二交替堆叠，以及竖直延伸穿过第二交替堆叠的第二存储器堆叠结构55；和第三半导体管芯700，该第三半导体管芯包括包含字线驱动器电路720W的外围电路720，该字线驱动器电路包括电连接到第一字线46W并且电连接到第二字线46W的字线驱动器输出节点724。第一字线中的每个第一字线电连接到第二字线中的相应的第二字线。
在一个实施方案中，字线驱动器电路720W的每个字线切换晶体管722电连接到相应的字线驱动器输出节点724。相应的字线驱动器输出节点724电连接相应的第一字线46W并且电连接到相应的第二字线46W。相应的第一字线46W电连接到相应的第二字线46W。
在一个实施方案中，外围电路还包括选择线驱动器电路720S。选择线驱动器电路包括电连接到第一选择线的源极侧选择线46S的源极侧选择线驱动器输出节点，以及电连接到第一选择线的漏极侧选择线46D的漏极侧选择线驱动器输出节点。
在一个实施方案中，第一半导体管芯801包括嵌入在第一介电材料层90中的第一金属接合垫98，第二半导体管芯802包括嵌入在第二介电材料层90中的第二金属接合垫98，并且第三半导体管芯700包括嵌入在第三介电材料层760中的第三金属接合垫798。在一个实施方案中，第一半导体管芯、第二半导体管芯和第三半导体管芯之间的电连接由第一金属接合垫、第二金属接合垫和第三金属接合垫之间的金属对金属接合来提供。
在一个实施方案中，第一存储器堆叠结构55中的每个第一存储器堆叠结构包括相应的第一竖直半导体沟道60和存储器膜50中的存储器元件的相应的第一竖直堆叠，第二存储器堆叠结构55中的每个第二存储器堆叠结构包括相应的第二竖直半导体沟道60和存储器膜50中的存储器元件的相应的第二竖直堆叠，第一三维存储器阵列102还包括电连接到第一竖直半导体沟道的相应的子集的第一端部的第一位线92，第二三维存储器阵列104包括电连接到第二竖直半导体沟道的相应的子集的第一端部的第二位线92，并且外围电路720还包括位线驱动器电路720B，该位线驱动器电路包括电连接到第一位线或第二位线92中的相应的位线的位线驱动器输出节点。
本公开的各种实施方案可以用于提供共享外围电路720的多个三维存储器阵列(102,104)的竖直堆叠。外围电路720的字线驱动器输出节点可以驱动多个三维存储器阵列(102,104)内的多个电连接的字线46W。例如，外围电路720的字线驱动器输出节点724可以驱动第一三维存储器阵列102中的第一字线46W和第二三维存储器阵列104中的第二字线46W，该第二字线电连接到该第一字线。由外围电路720的字线驱动器电路720W部分占据的总面积可以通过电连接的字线46W之间的字线驱动器电路720W来减小，这些电连接的字线在多个三维存储器阵列(102,104)中彼此竖直分开。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种半导体结构，包括：
第一外围电路，所述第一外围电路包括场效应晶体管和嵌入有金属互连结构的介电材料层；
第一三维存储器阵列，所述第一三维存储器阵列覆盖在所述第一外围电路上面，并且包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过所述第一交替堆叠的第一存储器堆叠结构；和
第二三维存储器阵列，所述第二三维存储器阵列覆盖在所述第一三维存储器阵列上面，并且包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过所述第二交替堆叠的第二存储器堆叠结构，
其中所述第一外围电路包括具有第一字线驱动器输出节点的第一字线驱动器电路，所述第一字线驱动器输出节点电连接到所述第一字线中的至少一些第一字线和所述第二字线中的至少一些第二字线；并且
其中每个第一字线电连接到相应的第二字线。
2.根据权利要求1所述的半导体结构，其中所述第一字线驱动器输出节点的子集内的每个第一字线驱动器输出节点电连接到相应的字线切换晶体管，电连接到相应的第一字线，并且电连接到相应的第二字线。
3.根据权利要求1所述的半导体结构，其中所述第一外围电路还包括第一选择线驱动器电路，所述第一选择线驱动器电路包括：
第一选择线驱动器输出节点，所述第一选择线驱动器输出节点电连接到所述第一选择线并且不电连接到所述第二导电层中的任一个第二导电层；和
第二选择线驱动器输出节点，所述第二选择线驱动器输出节点电连接到所述第二选择线并且不电连接到所述第一导电层中的任一个第一导电层。
4.根据权利要求3所述的半导体结构，其中所述第一选择线驱动器输出节点包括：
源极侧选择线驱动器输出节点，所述源极侧选择线驱动器输出节点电连接到所述第一选择线的源极侧选择线；和
漏极侧选择线驱动器输出节点，所述漏极侧选择线驱动器输出节点电连接到所述第一选择线的漏极侧选择线。
5.根据权利要求1所述的半导体结构，其中：
所述第一存储器堆叠结构中的每个第一存储器堆叠结构包括相应的第一竖直半导体沟道和存储器元件的相应的第一竖直堆叠；并且
所述第二存储器堆叠结构中的每个第二存储器堆叠结构包括相应的第二竖直半导体沟道和存储器元件的相应的第二竖直堆叠。
6.根据权利要求5所述的半导体结构，其中：
所述第一三维存储器阵列还包括电连接到所述第一竖直半导体沟道的相应的子集的第一端部的第一位线；并且
所述第二三维存储器阵列还包括电连接到所述第二竖直半导体沟道的相应的子集的第一端部的第二位线。
7.根据权利要求6所述的半导体结构，其中所述第一外围电路还包括具有第一位线驱动器输出节点的第一位线驱动器电路，所述第一位线驱动器输出节点电连接到所述第一位线中的相应的第一位线和所述第二位线中的相应的第二位线。
8.根据权利要求1所述的半导体结构，其中：
所述第一外围电路和所述第一三维存储器阵列位于第一半导体管芯中；并且
所述第二三维存储器阵列位于接合到所述第一半导体管芯的第二半导体管芯中。
9.根据权利要求8所述的半导体结构，其中：
所述第一半导体管芯还包括嵌入有第一金属互连结构和第一金属接合垫的第一介电材料层；并且
所述第二半导体管芯还包括嵌入有第二金属互连结构和第二金属接合垫的第二介电材料层，所述第二金属接合垫接合到相应的第一金属接合垫。
10.根据权利要求9所述的半导体结构，其中所述第一字线驱动器电路的所述第一字线驱动器输出节点通过所述第一金属接合垫和所述第二金属接合垫的配合对的子集电连接到所有所述第一字线和所有所述第二字线。
11.根据权利要求9所述的半导体结构，其中：
所述第二半导体管芯还包括第二外围电路，所述第二外围电路包括具有第二字线驱动器输出节点的第二字线驱动器电路；
所述第一字线驱动器电路的所述第一字线驱动器输出节点通过所述第一金属接合垫和所述第二金属接合垫的配合对的第一子集电连接到所述第一字线的第一子集和所述第二字线的第一子集；
所述第二字线驱动器电路的所述第二字线驱动器输出节点通过所述第一金属接合垫和所述第二金属接合垫的配合对的第二子集电连接到所述第二字线的第二子集和所述第一字线的第二子集。
12.根据权利要求11所述的半导体结构，其中：
所述第一外围电路还包括第一选择线驱动器电路，所述第一选择线驱动器电路包括第一选择线驱动器输出节点，所述第一选择线驱动器输出节点电连接到所述第一选择线并且不电连接到所述第二导电层中的任一个第二导电层；并且
所述第二外围电路还包括第二选择线驱动器电路，所述第二选择线驱动器电路包括第二选择线驱动器输出节点，所述第二选择线驱动器输出节点电连接到所述第二选择线并且不电连接到所述第一导电层中的任一个第一导电层。
13.根据权利要求12所述的半导体结构，其中：
所述第一三维存储器阵列包括电连接到所述第一竖直半导体沟道的相应的子集的第一端部的第一位线；
所述第二三维存储器阵列包括电连接到所述第二竖直半导体沟道的相应的子集的第一端部并且电连接到所述相应的第一位线的第二位线；
所述第一外围电路还包括具有第一位线驱动器输出节点的第一位线驱动器电路，所述第一位线驱动器输出节点电连接到所述第一位线的第一子集和所述第二位线的第一子集；并且
所述第二外围电路还包括具有第二位线驱动器输出节点的第二位线驱动器电路，所述第二位线驱动器输出节点电连接到所述第一位线的第二子集和所述第二位线的第二子集。
14.根据权利要求13所述的半导体结构，其中所述第二位线中的每个第二位线通过金属对金属接合来接合到所述第一位线中的相应的第一位线。
15.根据权利要求8所述的半导体结构，还包括第三半导体管芯，所述第三半导体管芯包括：第三三维存储器阵列，所述第三三维存储器阵列包括第三绝缘层与包括第三字线和第三选择线的第三导电层的第三交替堆叠，以及竖直延伸穿过所述第三交替堆叠的第三存储器堆叠结构；第三外围电路，所述第三外围电路包括第三字线驱动器电路；和第三介电材料层，所述第三介电材料层嵌入有第三金属互连结构和第三金属接合垫，
其中所述第一字线驱动器输出节点电连接到所述第三字线中的至少一些第三字线。
16.一种形成接合组件的方法，包括：
提供第一半导体管芯，所述第一半导体管芯包括：第一外围电路，所述第一外围电路包括场效应晶体管和嵌入有金属互连结构的介电材料层；和第一三维存储器阵列，所述第一三维存储器阵列覆盖在所述第一外围电路上面，并且包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过所述第一交替堆叠的第一存储器堆叠结构；
提供第二半导体管芯，所述第二半导体管芯包括第二三维存储器阵列，所述第二三维存储器阵列覆盖在所述第一三维存储器阵列上面，并且包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过所述第二交替堆叠的第二存储器堆叠结构；以及
将所述第一半导体管芯接合到所述第二半导体管芯以形成所述接合组件，
其中所述第一外围电路包括具有第一字线驱动器输出节点的第一字线驱动器电路，所述第一字线驱动器输出节点电连接到所述第一字线中的至少一些第一字线和所述第二字线中的至少一些第二字线；并且
其中每个第一字线电连接到相应的第二字线。
17.根据权利要求16所述的方法，其中所述第一字线驱动器输出节点的子集内的每个字线驱动器输出节点电连接到相应的字线切换晶体管，电连接到相应的第一字线，并且电连接到相应的第二字线。
18.根据权利要求16所述的方法，其中所述第一外围电路还包括第一选择线驱动器电路，所述第一选择线驱动器电路包括：
第一选择线驱动器输出节点，所述第一选择线驱动器输出节点电连接到所述第一选择线并且不电连接到所述第二导电层中的任一个第二导电层；和
第二选择线驱动器输出节点，所述第二选择线驱动器输出节点电连接到所述第二选择线并且不电连接到所述第一导电层中的任一个第一导电层。
19.根据权利要求16所述的方法，其中所述第一字线驱动器电路的所述第一字线驱动器输出节点电连接到所有所述第一字线和所有所述第二字线。
20.根据权利要求16所述的方法，其中：
所述第二半导体管芯还包括第二外围电路，所述第二外围电路包括具有第二字线驱动器输出节点的第二字线驱动器电路；
所述第一字线驱动器电路的所述第一字线驱动器输出节点电连接到所述第一字线的第一子集和所述第二字线的第一子集；
所述第二字线驱动器电路的所述第二字线驱动器输出节点电连接到所述第二字线的第二子集和所述第一字线的第二子集。
21.一种接合组件，包括：
第一半导体管芯，所述第一半导体管芯包括第一三维存储器阵列，所述第一三维存储器阵列包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过所述第一交替堆叠的第一存储器堆叠结构；
第二半导体管芯，所述第二半导体管芯包括第二三维存储器阵列，所述第二三维存储器阵列包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过所述第二交替堆叠的第二存储器堆叠结构；和
第三半导体管芯，所述第三半导体管芯包括包含字线驱动器电路的外围电路，所述字线驱动器电路包括电连接到所述第一字线并且电连接到所述第二字线的字线驱动器输出节点，
其中所述第一字线中的每个第一字线电连接到所述第二字线中的相应的第二字线。
22.根据权利要求21所述的接合组件，其中所述字线驱动器电路的每个字线切换晶体管电连接到相应的字线驱动器输出节点。
23.根据权利要求22所述的接合组件，其中所述相应的字线驱动器输出节点电连接到相应的第一字线并且电连接到相应的第二字线。
24.根据权利要求23所述的接合组件，其中所述相应的第一字线电连接到所述相应的第二字线。
25.根据权利要求22所述的接合组件，其中所述外围电路还包括选择线驱动器电路。
26.根据权利要求25所述的接合组件，其中所述选择线驱动器电路包括源极侧选择线驱动器输出节点，所述源极侧选择线驱动器输出节点电连接到所述第一选择线的源极侧选择线。
27.根据权利要求26所述的接合组件，其中所述选择线驱动器电路还包括漏极侧选择线驱动器输出节点，所述漏极侧选择线驱动器输出节点电连接到所述第一选择线的漏极侧选择线。
28.根据权利要求21所述的接合组件，其中：
所述第一半导体管芯包括嵌入在第一介电材料层中的第一金属接合垫；
所述第二半导体管芯包括嵌入在第二介电材料层中的第二金属接合垫；并且
所述第三半导体管芯包括嵌入在第三介电材料层中的第三金属接合垫。
29.根据权利要求28所述的接合组件，其中所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯之间的电连接由所述第一金属接合垫、所述第二金属接合垫和所述第三金属接合垫之间的金属到金属接合来提供。
30.根据权利要求21所述的接合组件，其中：
所述第一存储器堆叠结构中的每个第一存储器堆叠结构包括相应的第一竖直半导体沟道和存储器元件的相应的第一竖直堆叠；
所述第二存储器堆叠结构中的每个第二存储器堆叠结构包括相应的第二竖直半导体沟道和存储器元件的相应的第二竖直堆叠；
所述第一三维存储器阵列还包括电连接到所述第一竖直半导体沟道的相应的子集的第一端部的第一位线；
所述第二三维存储器阵列包括电连接到所述第二竖直半导体沟道的相应的子集的第一端部的第二位线；并且
所述外围电路还包括位线驱动器电路，所述位线驱动器电路包括电连接到所述第一位线或所述第二位线中的相应的位线的位线驱动器输出节点。
31.一种制造接合组件的方法，包括：
提供第一半导体管芯，所述第一半导体管芯包括第一三维存储器阵列，所述第一三维存储器阵列包括第一绝缘层与包括第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过所述第一交替堆叠的第一存储器堆叠结构；
提供第二半导体管芯，所述第二半导体管芯包括第二三维存储器阵列，所述第二三维存储器阵列包括第二绝缘层与包括第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过所述第二交替堆叠的第二存储器堆叠结构；
提供第三半导体管芯，所述第三半导体管芯包括包含字线驱动器电路的外围电路，所述字线驱动器电路包括字线驱动器输出节点；以及
接合所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯，使得所述字线驱动器输出节点电连接到所述第一字线并且电连接到所述第二字线，并且所述第一字线中的每个第一字线电连接到所述第二字线中的相应的第二字线。
32.根据权利要求31所述的方法，其中所述字线驱动器电路的每个字线切换晶体管电连接到相应的字线驱动器输出节点。
33.根据权利要求32所述的方法，其中所述相应的字线驱动器输出节点电连接到相应的第一字线并且电连接到相应的第二字线。
34.根据权利要求33所述的方法，其中所述相应的第一字线电连接到所述相应的第二字线。
35.根据权利要求32所述的方法，其中所述外围电路还包括选择线驱动器电路。
36.根据权利要求35所述的方法，其中所述选择线驱动器电路包括：
第一选择线驱动器输出节点，所述第一选择线驱动器输出节点电连接到所述第一选择线并且不电连接到所述第二导电层中的任一个第二导电层；和
第二选择线驱动器输出节点，所述第二选择线驱动器输出节点电连接到所述第二选择线并且不电连接到所述第一导电层中的任一个第一导电层。
37.根据权利要求36所述的方法，其中所述第一选择线驱动器输出节点包括：
源极侧选择线驱动器输出节点，所述源极侧选择线驱动器输出节点电连接到所述第一选择线的源极侧选择线；和
漏极侧选择线驱动器输出节点，所述漏极侧选择线驱动器输出节点电连接到所述第一选择线的漏极侧选择线。
38.根据权利要求31所述的方法，其中：
所述第一半导体管芯包括嵌入在第一介电材料层中的第一金属接合垫；
所述第二半导体管芯包括嵌入在第二介电材料层中的第二金属接合垫；并且
所述第三半导体管芯包括嵌入在第三介电材料层中的第三金属接合垫。
39.根据权利要求38所述的方法，其中所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯之间的电连接由所述第一金属接合垫、所述第二金属接合垫和所述第三金属接合垫之间的金属到金属接合来提供。
40.根据权利要求31所述的方法，其中：
所述第一存储器堆叠结构中的每个第一存储器堆叠结构包括相应的第一竖直半导体沟道和存储器元件的相应的第一竖直堆叠；
所述第二存储器堆叠结构中的每个第二存储器堆叠结构包括相应的第二竖直半导体沟道和存储器元件的相应的第二竖直堆叠；
所述第一三维存储器阵列还包括电连接到所述第一竖直半导体沟道的相应的子集的第一端部的第一位线；
所述第二三维存储器阵列包括电连接到所述第二竖直半导体沟道的相应的子集的第一端部的第二位线；并且
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