CN111684583A - 具有使用逻辑管芯和多个三维存储器管芯的多堆叠接合结构的三维存储器器件及其制造方法 - Google Patents

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Abstract

本发明题为“具有使用逻辑管芯和多个三维存储器管芯的多堆叠接合结构的三维存储器器件及其制造方法”。一种第一存储器管芯，包括第一存储器堆叠结构的阵列和逻辑管芯，该逻辑管芯包括互补金属氧化物半导体(CMOS)电路。该CMOS电路包括第一外围电路，该第一外围电路通过包括在第一存储器管芯内的第一金属互连结构的第一子集电耦合到第一存储器堆叠结构的阵列的节点。第二存储器管芯接合至该第一存储器管芯。该第二存储器管芯包括第二存储器堆叠结构的阵列。该CMOS电路包括第二外围电路，该第二外围电路通过包括在该第一存储器管芯内的该第一金属互连结构的第二子集并且通过包括在该第二存储器管芯内的第二金属互连结构电耦合到该第二存储器堆叠结构的阵列的节点。该逻辑管芯提供外围器件，该外围器件支持多个存储器管芯中的存储器堆叠结构的操作。

Description

具有使用逻辑管芯和多个三维存储器管芯的多堆叠接合结构 的三维存储器器件及其制造方法
相关申请
本申请要求提交于2018年12月24日的美国非临时专利申请序列号16/231,752的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及具有在多个三维存储器管芯之间使用公共信号路径的多堆叠接合结构的三维存储器器件及其制造方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维存储器器件在T.Endoh等人的标题为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(NovelUltra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.的文章中公开。(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：第一存储器管芯，该第一存储器管芯包括第一存储器堆叠结构的阵列；逻辑管芯，该逻辑管芯接合到该第一存储器管芯的第一侧，其中该逻辑管芯包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括第一外围电路，该第一外围电路通过包括在该第一存储器管芯内的第一金属互连结构的第一子集电耦合至第一存储器堆叠结构的阵列的节点；以及第二存储器管芯，该第二存储器管芯包括第二存储器堆叠结构的阵列并且接合到该第一存储器管芯的第二侧，其中逻辑管芯的CMOS电路包括第二外围电路，该第二外围电路通过包括在该第一存储器管芯内的第一金属互连结构的第二子集并且通过包括在该第二存储器管芯内的第二金属互连结构电耦合至该第二存储器堆叠结构的阵列的节点。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：提供第一存储器管芯，该第一存储器管芯包括第一存储器堆叠结构的阵列；将第一存储器管芯的第一侧接合到逻辑管芯，其中该逻辑管芯包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括第一外围电路，该第一外围电路通过包括在该第一存储器管芯内的第一金属互连结构的第一子集电耦合至第一存储器堆叠结构的阵列的节点；以及将第二存储器管芯接合到第一存储器管芯的第二侧，其中该第二存储器管芯包括第二存储器堆叠结构的阵列，并且逻辑管芯的CMOS电路包括第二外围电路，该第二外围电路通过包括在第一存储器管芯内的第一金属互连结构的第二子集并且通过包括在第二存储器管芯内的第二金属互连结构电耦合至第二存储器堆叠结构的阵列的节点。
附图说明
图1是根据本公开的实施方案的在形成牺牲分离材料层、电介质矩阵层和第一远侧接合垫之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5A至图5G是根据本公开的实施方案的在形成存储器堆叠结构、可选的电介质芯和其中的漏极区期间，示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图7B是图7A的示例性结构的局部透视俯视图。竖直平面A-A’为图7A的示意性竖直剖面图的平面。
图8是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图9A至图9D是根据本公开的实施方案的在形成导电层期间的示例性结构的区域的顺序竖直剖面图。
图10是根据本公开的实施方案的在形成导电层之后的示例性结构的示意性竖直剖面图。
图11A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图11B是图11A的示例性结构的局部透视俯视图。竖直平面A-A’为图11A的示意性竖直剖面图的平面。
图12是根据本公开的实施方案的在形成绝缘壁结构之后的示例性结构的示意性竖直剖面图。
图13A是根据本公开的实施方案的在形成接触通孔结构之后的示例性结构的示意性竖直剖面图。
图13B是图13A的示例性结构的俯视图。竖直平面A-A’为图13A的示意性竖直剖面图的平面。
图14A是根据本公开实施方案的在形成第一通孔层级金属互连结构和第一线层级金属互连结构之后的示例性结构的示意性竖直剖面图。
图14B是图14A的示例性结构的局部透视俯视图。竖直平面A-A’为图14A的示意性竖直剖面图的平面。
图15是根据本公开的实施方案的在形成附加金属互连结构和第一近侧接合垫之后的示例性结构的示意性竖直剖面图。
图16是根据本公开的实施方案的逻辑管芯的示意性竖直剖面图。
图17是根据本公开的实施方案的在将逻辑管芯接合到第一存储器管芯之后的示例性结构的示意性竖直剖面图。
图18是根据本公开的实施方案的在移除牺牲分离材料层之后的示例性结构的示意性竖直剖面图。
图19是根据本公开的实施方案的在使第一远侧接合垫物理暴露之后的示例性结构的示意性竖直剖面图。
图20是根据本公开的实施方案的第二存储器管芯的竖直剖面图。
图21A至图21E是根据本公开的实施方案的在形成存储器堆叠结构、可选的电介质芯和其中的漏极区期间，第二存储器管芯内的存储器开口的顺序示意性竖直剖面图。
图22是根据本公开的实施方案的在将第二存储器管芯接合到第一存储器管芯的远侧之后的示例性结构的竖直剖面图。
图23是根据本公开的实施方案在从第二存储器管芯移除牺牲分离材料层之后的示例性结构的竖直剖面图。
具体实施方式
如上所述，本公开涉及具有在多个三维存储器管芯之间使用公共信号路径的多堆叠接合结构的三维存储器器件及其制造方法，该三维存储器器件及其制造方法的各个方面在下文描述。本公开的实施方案可用于形成各种结构，包括具有多个存储器管芯和逻辑管芯的接合组件，该逻辑管芯包括支持多个存储器管芯的每一个存储器管芯内的存储器元件的操作的外围电路。支持电路用于执行竖直NAND串中的存储器单元的写入、读取和擦除操作。通常，互补金属氧化物半导体(CMOS)器件形成在与三维存储器器件相同的衬底上。然而，在三维存储器器件的制造期间由于附带的热循环和氢扩散引起的CMOS器件的劣化对包括CMOS器件的支持电路的性能造成了严重约束。此外，由于用于图案化交替堆叠的蚀刻工艺的约束，绝缘层和字线的交替堆叠中的字线的数量可能受到限制。本公开的各种实施方案提供了可结合比使用常规制造方法制造的常规三维存储器器件结构中更多数量的字线和高性能支持电路的结构。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。如本文所用，如果在第一电子部件与第二电子部件之间存在导电路径，则第一电子部件电连接到第二电子部件。彼此电连接的电子部件在器件的所有操作条件下可处于相同的电势。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种实施方案的三维存储器器件包括单片三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在存储器管芯(即，包括存储器元件的管芯)中，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。
参见图1，示例性结构包括承载衬底11，该承载衬底用于为随后在其上形成的结构提供机械支撑。承载衬底11可包括半导体衬底，诸如硅晶片、绝缘衬底或导电衬底。牺牲分离材料层14可以形成在承载衬底11的前侧表面上。牺牲材料层14包括随后可针对承载衬底11的材料选择性地移除的材料。例如，承载衬底11可包括硅晶片，并且牺牲材料层14可包括氮化硅层，该氮化硅层可例如通过化学气相沉积沉积在承载衬底11的前侧表面上。牺牲材料层14的厚度可在50nm至500nm的范围内，但是也可采用更小和更大的厚度。示例性结构至少包括其中随后形成三维存储器阵列的存储器阵列区域100、其中随后形成绝缘层和导电层的交替堆叠的阶梯式表面的阶梯区域300、以及其中随后要形成互连通孔结构的互连区域200。
电介质基质层17可以形成在牺牲分离材料层14上方。电介质基质层17包含电介质材料，该电介质材料可包括接合垫结构，该接合垫结构包括第一远侧接合垫(18、28)。第一远侧接合垫(18、28)可包括形成在存储器阵列区域100中的第一远侧存储器区域接合垫18，以及形成在互连区域200中的第一远侧互连区域接合垫28。在一个实施方案中，电介质基质层17可包括平面电介质基质层17A和包括分立的凹陷区域的图案化电介质基质层17B。第一远侧接合垫(18、28)可通过在分立的凹陷区域中沉积至少一种接合垫材料来形成。在一个实施方案中，第一远侧接合垫(18、28)中的每一个第一远侧接合垫可包括铜层18A、金属氮化物阻挡层18B和半导体材料层18C的竖直堆叠，该半导体材料层包含具有第一导电类型的掺杂的重掺杂半导体材料，该第一导电类型可以是p型或n型。
参考图2，在电介质基质层17的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在其他实施方案中牺牲材料层形成为导电层。在此类实施方案中，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参见图3，阶梯式表面形成于交替堆叠(32、42)的外围区域处，该外围区域在本文中被称为台阶区域。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
台阶区域在定位在存储器阵列区域100与外围器件区域200之间的接触区域300内形成，该外围器件区域含有用于外围电路的至少一个半导体器件。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距电介质基质层17的顶表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32、42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在台阶区域中的交替堆叠(32、42)内的任何覆盖牺牲材料层42横向延伸得远。台阶区域包括交替堆叠(32、42)的阶梯式表面，该阶梯式表面从交替堆叠(32、42)内的最底层持续地延伸到交替堆叠(32、42)内的最顶层。
阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层42的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可使用使用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列阶梯的配置。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可垂直于存储器阵列区域100与接触区域300之间的边界。
通过在其中沉积电介质材料，可在阶梯式腔中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32、42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区域300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32、42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49可从交替堆叠(32、42)的顶表面延伸到第一远侧存储器区域接合垫18中的相应一个。支撑开口19可从交替堆叠(32、42)的顶表面延伸到至少电介质基质层17。在一个实施方案中，可以在第一远侧存储器区域接合垫18的顶表面物理地暴露于每个存储器开口49的底部之后任选地执行对第一远侧存储器区域接合垫18的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，第一远侧存储器区域接合垫18的凹陷表面可从第一远侧存储器区域接合垫18的未凹陷的顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与电介质基质层17的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。
图5A至图5G示出了存储器开口49中的结构变化，该存储器开口49是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32、42)，并且任选地延伸到相应的第一远侧存储器区域接合垫18的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32、42)中的层的子集，并且任选地穿过电介质基质层17的上部部分。每个存储器开口49的底表面相对于第一远侧存储器区域接合垫18的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可使用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是在其他实施方案中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。如果使用的话，则多个电荷存储层可包括含有导电材料和/或半导体材料的多个间隔开的浮栅材料层。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
可选的第一半导体沟道层601包含半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49′形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49′的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
半导体材料层18C的表面可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49′的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49′下面的凹陷半导体表面竖直地从半导体材料层18C的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，该存储器膜包括多个电荷存储区域(包括电荷存储层54)，该多个电荷存储区域通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参考图5E，第二半导体沟道层602可直接沉积在半导体材料层18C的半导体表面上，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5G，可例如通过从绝缘帽盖层70的顶表面上方的凹陷蚀刻来去除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶表面上方的水平部分可以通过可使用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图5H，每个介电核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应的支撑开口19并且构成支撑柱结构。
参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56、横向围绕隧穿介电层56的电荷存储区(包括电荷存储层54)的竖直堆叠，以及可选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的各种实施方案的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
参考图7A和图7B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32、42)上方和存储器堆叠结构55和支撑柱结构20上方。接触级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻穿过接触层级介电层73、交替堆叠(32、42)和/或后向阶梯式介电材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面竖直延伸至电介质基质层17的顶表面，并且横向延伸穿过存储器阵列区域100和接触区域300。
在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向地延伸，并且可以沿第二水平方向hd2彼此横向地间隔开，该第二水平方向垂直于第一水平方向hd1。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择层级隔离结构72可沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻对的背侧沟槽79与漏极选择层级隔离结构72之间，或者位于相邻对的漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
参考图8和图9A，可例如使用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图9A示出了图8的示例性结构的区。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料和存储器膜50的最外层的材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中使用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区域100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在电介质基质层17之上的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本平行于电介质基质层17的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图9B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，则管状介电间隔物116的形成是可选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁，以及存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参考图9C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参照图9D和图10，金属填充材料沉积在多个背侧凹陷部43中、至少一个背侧沟槽79的侧壁上以及接触层级介电层73的顶表面上，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以使用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级介电层73上方。每个导电层46包括位于竖直相邻的一对电介质材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46L的部分中。
参考图11A至图11C，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不是选择性的，或者可以不使用背侧阻挡介电层44。背侧腔体79′存在于每个背侧沟槽79内。
参考图12A和图12B，可通过保形沉积工艺在背侧沟槽79中沉积绝缘材料以形成介电壁结构76。绝缘材料包括诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合的绝缘材料。在一个实施方案中，绝缘材料可包括氧化硅。
参考图13A和图13B，附加的接触通孔结构(88、86、8P)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触级介电层73形成。字线接触通孔结构86可穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成在导电层46上。直通通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
参见图14A和图14B，在接触层级介电层73上方形成通孔层级介电层80。可以穿过通孔层级介电层80形成各种接触通孔结构(198、196、194)。例如，位线连接通孔结构198可以形成在漏极接触通孔结构88上，字线连接通孔结构196可以形成在字线接触通孔结构86上，并且外围延伸通孔结构194可以形成在直通通孔结构8P上。
第一线层级介电层90沉积在通孔层级介电层80上方。在第一线层级介电层90中形成各种金属线结构(98、96、94)。金属线结构(98、96、94)在本文中被称为第一线层级金属互连结构。各种金属线结构(98、96、94)包括电连接到相应多个漏极接触通孔结构88(例如，通过位线连接通孔结构198)的位线98、电连接到字线接触通孔结构86中的相应一个(例如，通过位线连接通孔结构198)的字线连接金属互连线98，以及电连接到直通通孔结构8P中的相应一个(例如，通过外围延伸通孔结构194)的外围金属互连线94。
位线98电连接到存储器阵列区域100中的存储器堆叠结构55中的竖直半导体沟道60的相应子集的上端。在一个实施方案中，存储器堆叠结构55被布置成沿第一水平方向hd1延伸的行，并且位线98沿第二水平方向hd2横向延伸。
参见图15，通过对图14A和图14B的示例性结构执行附加处理步骤来提供第一存储器管芯1000。具体地，形成包括在附加互连层级介电层160中的附加金属互连结构168。在示例性示例中，附加互连层级介电层160可以包括第一通孔层级介电层110、第二线层级介电层120、第二通孔层级介电层130和金属垫结构层级介电层140。金属互连结构168可以包括包括在第一通孔层级介电层110中的第一金属通孔结构108、包括在第二线层级介电层120内的第二金属线结构118、包括在第二通孔层级介电层130中的第二金属通孔结构128，以及包括在金属垫结构层级介电层140中的金属垫结构178。虽然使用其中附加互连层级介电层160包括第一通孔层级介电层110、第二线层级介电层120、第二通孔层级介电层130和金属垫结构层级介电层140的示例描述了本公开，但是在其他实施方案中，附加互连层级介电层160包括不同数量和/或不同组合的介电材料层。第一存储器管芯1000包括第一存储器元件的三维阵列。电连接路径可由金属垫结构178和一组金属互连结构{(194、94、108、118、128)、(196、96、108、118、128)或(198、98、108、118、128)}的每个组合提供。
第一存储器管芯1000中的存储器堆叠结构55在本文中被称为第一存储器堆叠结构55。因此，第一存储器管芯1000包括第一存储器堆叠结构55的阵列。第一存储器堆叠结构55内的竖直半导体沟道60在本文中被称为第一竖直半导体沟道60。第一存储器堆叠结构55内的存储器膜50在本文中被称为第一存储器膜50。第一存储器堆叠结构55的阵列内的每个第一存储器堆叠结构55包括接触相应第一存储器膜50的相应第一竖直半导体沟道60。第一存储器管芯1000内的绝缘层32在本文中称为第一绝缘层32，并且第一存储器管芯1000内的导电层46在本文中称为第一导电层46。第一存储器管芯1000中的绝缘层32和导电层46的交替堆叠(32、46)在本文中被称为第一交替堆叠(32、46)。因此，第一存储器管芯1000包括第一绝缘层32和第一导电层46的第一交替堆叠(32、46)，第一存储器堆叠结构55的阵列延伸穿过该第一交替堆叠。
参见图16，提供了包括各种半导体器件710的逻辑管芯700。半导体器件710包括用于操作第一存储器管芯1000中的三维存储器阵列的第一外围电路。第一外围电路可包括第一字线驱动器，该第一字线驱动器驱动第一存储器管芯1000内的第一导电层46；位线驱动器，该位线驱动器驱动第一存储器管芯1000中的位线98；第一字线解码器电路，该第一字线解码器电路对第一导电层46的地址进行解码；位线解码器电路，该位线解码器电路对位线98的地址进行解码；感测放大器电路，该感测放大器电路感测第一存储器管芯1000中的第一存储器堆叠结构55内的存储器元件的状态和随后将提供的第二存储器管芯中的第二存储器堆叠结构内的存储器元件的状态；电源/分配电路，该电源/分配电路向第一存储器管芯1000提供电力；数据缓冲器和/或锁存器；以及可用于操作第一存储器管芯1000中的第一存储器堆叠结构58的阵列的任何其他半导体电路。此外，逻辑管芯700包括用于第二存储器管芯的第二外围电路，该第二存储器管芯随后经由第一存储器管芯1000接合到逻辑管芯700。第二外围电路可包括第二字线驱动器，该第二字线驱动器驱动第二存储器管芯内的第二导电层；第二字线解码器电路，该第二字线解码器电路对第一导电层46的地址进行解码；电源/分配电路，该电源/分配电路向第二存储器管芯提供电力；附加数据缓冲器和/或锁存器；以及可用于操作第二存储器管芯中的第二存储器堆叠结构的阵列的任何其他半导体电路。
逻辑管芯700可包括逻辑管芯衬底708，该逻辑管芯衬底可为半导体衬底。衬底可包括衬底半导体层709。衬底半导体层709可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。
可以在衬底半导体层709的上部部分中形成浅沟槽隔离结构720，以在感测放大器电路的半导体器件之间提供电隔离。各种半导体器件710可包括场效应晶体管，该场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。例如，半导体器件710可以包括用于电偏置第一存储器管芯1000的字线的字线驱动器，该字线驱动器体现为第一导电层46。
电介质材料层形成在半导体器件710上方，该电介质材料层在本文中被称为逻辑芯片介电层760。任选地，可形成介电衬里762(诸如氮化硅衬垫)以向各种场效应晶体管施加机械应力和/或防止氢或杂质从逻辑芯片介电层760扩散到半导体器件710中。逻辑芯片金属互连结构780包括在逻辑芯片介电层760内。逻辑芯片金属互连结构780可包括各种器件接触通孔结构782(例如，接触器件或栅极电极触点的相应源极和漏极节点的源极电极和漏极电极)、互连层级金属线结构784、互连层级金属通孔结构786，以及被配置为用作接合垫的金属垫结构788。
逻辑管芯700可包括位于逻辑管芯衬底708的背侧表面上的背侧绝缘层714。横向绝缘贯穿衬底通孔结构(711、712)可穿过逻辑管芯衬底708形成，以提供与第一外围电路和第二外围电路的各种输入节点和输出节点的电接触。每个横向绝缘贯穿衬底通孔结构(711、712)包括贯穿衬底导电通孔结构712和管状绝缘衬里711，该管状绝缘衬里横向围绕贯穿衬底导电通孔结构712。逻辑侧外部接合垫716可形成在横向绝缘贯穿衬底通孔结构(711、712)的表面部分上。
参见图17，第一存储器管芯1000和逻辑管芯700被定位成使得逻辑管芯700的金属垫结构788面向第一存储器管芯1000的金属垫结构178。在一个实施方案中，第一存储器管芯1000和逻辑管芯700可被设计成使得逻辑管芯700的金属垫结构788的图案是第一存储器管芯1000的金属垫结构178的图案的镜像图案。第一存储器管芯1000和逻辑管芯700可以通过金属至金属接合彼此接合。另选地，焊料材料部分的阵列可用于通过焊料材料部分的阵列(诸如焊料球)接合第一存储器管芯1000和逻辑管芯700。
在金属至金属接合的情况下，第一存储器管芯1000的金属垫结构178和逻辑管芯700的金属垫结构788的面向对可以彼此直接接触，并且可以经受升高的温度以引起在邻接的金属垫结构对(178、788)之间的界面上的材料扩散。金属材料的相互扩散可引起每个邻接的金属垫结构对(178、788)之间的接合。此外，逻辑芯片介电层760和互连层级介电层160可以包括可以彼此接合的介电材料(诸如硅酸盐玻璃材料)。在这种情况下，逻辑芯片介电层760和互连层级介电层160的物理暴露表面可以彼此直接接触，并且可以经受热退火以提供附加的接合。
在使用焊料材料部分的阵列来提供第一存储器管芯1000与逻辑管芯700之间的接合的情况下，可将焊料材料部分(诸如焊料球)施加到第一存储器管芯1000的金属垫结构178中的每一个金属垫结构，和/或施加到逻辑管芯700的金属垫结构788中的每一个金属垫结构。第一存储器管芯1000和逻辑管芯700可通过使焊料材料部分回流而通过焊料材料部分的阵列彼此接合，同时每个焊料材料部分由第一存储器管芯1000的金属垫结构178和逻辑管芯700的金属垫结构788的相应对接触。
一般来讲，逻辑管芯700可以接合到第一存储器管芯1000的第一侧。第一存储器管芯1000包括第一存储器堆叠结构55的阵列，并且逻辑管芯1000包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括第一外围电路，该第一外围电路通过包括在第一存储器管芯1000内的第一金属互连结构168的第一子集电耦合到第一存储器堆叠结构55的阵列的节点。第一存储器管芯1000形成在牺牲分离材料层14上。在将第一存储器管芯1000接合到逻辑管芯700时，牺牲分离材料层14和承载衬底11通过第一存储器管芯1000接合到逻辑管芯700。
参见图18，牺牲分离材料层14可针对第一存储器管芯1000选择性地移除。在移除牺牲分离材料层14时，承载衬底11与第一存储器管芯1000分离。在一个实施方案中，牺牲分离材料层14可包含氮化硅，并且牺牲分离材料层14的移除可通过使用热磷酸的湿法蚀刻工艺来执行。在移除牺牲分离层14之后，可物理地暴露电介质基质层的背侧表面。
参见图19，电介质基质层17内的平面电介质基质层17A可通过凹陷蚀刻移除，该凹陷蚀刻可包括湿法蚀刻工艺或干法蚀刻工艺。平面电介质基质层17的移除可对第一远侧接合垫(18、28)具有选择性。第一远侧接合垫(18、28)可包括形成在存储器阵列区域中的第一远侧存储器区域接合垫18和形成在第一存储器管芯1000的互连区域中的第一远侧互连区域接合垫28。在移除平面电介质基质层17A时，图案化电介质基质层17B的背侧表面可被物理地暴露。
参见图20，提供了第二承载衬底211，该第二承载衬底用于向随后在其上形成的第二存储器管芯2000提供机械支撑。第二承载衬底211可包括半导体衬底，诸如硅晶片、绝缘衬底或导电衬底。第二牺牲分离材料层214可以形成在第二承载衬底211的前侧表面上。第二牺牲材料层214包括随后可针对第二承载衬底211的材料选择性地移除的材料。例如，第二承载衬底211可包括硅晶片，并且第二牺牲材料层214可包括氮化硅层，该氮化硅层可例如通过化学气相沉积沉积在第二承载衬底211的前侧表面上。第二牺牲材料层214的厚度可在50nm至500nm的范围内，但是也可使用更小和更大的厚度。
第二电介质基质层217可以形成在第二牺牲分离材料层214上方。第二电介质基质层217包含介电材料，诸如氧化硅。包含具有第二导电类型的掺杂的掺杂半导体材料的源极层218可形成在第二电介质基质层217的前侧上。在一个实施方案中，源极层218可包括在第二电介质基质层217的正面部分内。
图2至图15的处理步骤可以在进行修改的情况下顺序地执行，以在第二牺牲分离材料层214的顶表面上形成第二存储器管芯2000。可根据需要对一些处理步骤进行修改。例如，第二存储器管芯2000中的存储器开口填充结构可以形成有基座沟道部分11并且没有漏极区63。第二存储器管芯2000中的存储器开口填充结构在本文中被称为第二存储器开口填充结构258。用于形成第二存储器开口填充结构258的示例性处理序列在图21A至图21E中示出。
参考图21A，存储器开口49和支撑开口以与上述相同的方式穿过在源极层218上方的绝缘层32和牺牲材料层42的交替堆叠形成。绝缘层32在本文中被称为第二绝缘层32，牺牲材料层42在本文中被称为第二牺牲材料层42，并且交替堆叠(32、42)在本文中称为第二交替堆叠(32、42)。
参考图21B，可以例如通过选择性半导体沉积工艺在每个存储器开口49的底部部分处形成任选的基座沟道部分11。每个基座沟道部分11包含多晶半导体材料，该多晶半导体材料具有第一导电类型的掺杂，该第一导电类型与源极层218的导电类型相反。在一个实施方案中，可以在包括最底部牺牲材料层42的顶表面的水平平面上方形成每个基座沟道部分11的顶表面。存储器腔体49′存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。
参考图21C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以与如上所述相同的方式顺序地沉积在存储器开口49中。
参考图21D，采用至少一种各向异性蚀刻工艺顺序地各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49′的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。基座沟道部分11的表面可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。
参见图21E，可以执行图5D至图5F的处理步骤以在每个存储器开口49内形成第二存储器开口填充结构258。可省略图5G的加工步骤。第二存储器管芯2000中的竖直半导体沟道在本文中被称为第二竖直半导体沟道260。每个第二存储器开口填充结构258内的存储器膜50和第二竖直半导体沟道260的组合构成第二存储器堆叠结构55。因此，漏极区不在第二存储器开口填充结构258内。支柱结构形成在每个支撑开口内。
在使用基座沟道部分11的情况下，可以在与图9A的处理步骤对应的处理步骤和与图9B的处理步骤对应的处理步骤之间插入附加的处理步骤。具体地，可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11的物理地暴露的表面部分转换成介电材料部分。例如，热转换和/或等离子体转换可用于将每个基座沟道部分11的表面部分转换成管状介电间隔物。在一个实施方案中，每个管状介电间隔物可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物的材料是介电材料。在一个实施方案中，管状介电间隔物可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
重新参见图20，明确地示出了管状介电间隔物116。可以根据需要修改用于形成附加金属互连结构和附加互连层级介电层160的加工步骤，以提供更多层级的电线或更少层级的电线，或者修改电线图案。在示例性示例中，附加互连层级介电层160可包括第一通孔层级介电层110和第二线层级介电层120，并且附加金属互连结构可以包括包括在第一通孔层级介电层110中的第一金属通孔结构108，以及包括在第二线层级介电层120中的金属垫结构(278、248)。金属垫结构(278、248)在本文中被称为第二近侧接合垫(278、248)，并且可包括形成在存储器阵列区域中的第二近侧存储器区域接合垫248，以及形成在阶梯区域和互连区域中的第二近侧互连区域接合垫278。
第二存储器管芯2000包括第一存储器元件的三维阵列。电连接路径可以由第二近侧存储器区域接合垫248和一组金属互连结构(198、98、108)的每个组合提供。附加电连接路径可由第二近侧互连区域接合垫278和一组金属互连结构{(194、94、108)或(196、96、108)}的每个组合提供。
第二存储器管芯2000包括第二绝缘层32和第二导电层46的第二交替堆叠，第二存储器堆叠结构258的阵列延伸穿过该第二交替堆叠。第二存储器堆叠结构258的阵列内的每个第二存储器堆叠结构55包括接触相应第二存储器膜50的相应第二竖直半导体沟道260。第二导电层46包括用于第二存储器堆叠结构258的阵列的字线。
参考图22，第二存储器管芯2000可以接合到第一存储器管芯1000的第二侧(即，背侧)。提供了一种接合组件，该接合组件从一侧到另一侧包括逻辑管芯700、第一存储器管芯100和第二存储器管芯2000。第二存储器管芯2000包括第二存储器堆叠结构258的阵列，并且逻辑管芯700的CMOS电路包括第二外围电路，该第二外围电路通过包括在第一存储器管芯1000内的第一金属互连结构的第二子集(168、86、196、96、94、194、8P)并且通过包括在第二存储器管芯2000内的第二金属互连结构(88、198、98、108、86、196、96、94、194、8P)电耦合到第二存储器堆叠结构258的阵列的节点。CMOS电路可形成在提供于衬底半导体层709中的p掺杂阱701和n掺杂阱702上。
在逻辑管芯700与第一存储器管芯1000之间的界面近侧的元件的部分在本文中被称为近侧部分，并且在逻辑管芯700与第一存储器管芯1000之间的界面远侧的元件的部分在本文中被称为远侧部分。在一个实施方案中，第一竖直半导体沟道55中的每一个第一竖直半导体沟道具有第一近侧端部和第一远侧端部，该第一远侧端部距逻辑管芯700比该第一近侧端部距逻辑管芯700更远。例如，第一竖直半导体沟道的每个第一近侧端部可以接触相应的漏极区63，并且第二竖直半导体沟道260中的每一个第二竖直半导体沟道具有第二近侧端部和第二远侧端部，该第二远侧端部距逻辑管芯700比该第二近侧端部距逻辑管芯700更远。第二存储器管芯2000中的第二竖直半导体沟道260的第二近侧端部中的每一个第二近侧端部电连接到第一存储器管芯1000内的第一竖直半导体沟道60中的相应一个的第一远侧端部。
参见图23，第二牺牲分离材料层214可针对第二存储器管芯2000选择性地移除。在移除第二牺牲分离材料层214时，第二承载衬底211与第二存储器管芯2000分离。在一个实施方案中，第二牺牲分离材料层214可包含氮化硅，并且第二牺牲分离材料层214的移除可通过使用热磷酸的湿法蚀刻工艺来执行。在移除第二牺牲分离层214之后，可物理地暴露第二电介质基质层217的背侧表面。
至少一个存储器侧外部接合垫228可以形成在第二电介质基质层217上方或之内。至少一个存储器侧外部接合垫228可包括源极接触垫，该源极接触垫形成在源极层218的背侧表面上。至少一个存储器侧外部接合垫228可包括附加外部接合垫，该附加外部接合垫形成在包括在第二电介质基质层217内的其他导电接触结构的背侧表面上。逻辑侧接合线718可通过焊料材料部分717接合到逻辑侧外部接合垫716。存储器侧接合线238可以通过相应的焊料材料部分237接合到每个存储器侧外部接合垫228。
参见所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：第一存储器管芯1000，该第一存储器管芯包括第一存储器堆叠结构55的阵列；逻辑管芯700，该逻辑管芯700接合到该第一存储器管芯1000的第一侧，其中该逻辑管芯700包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括第一外围电路，该第一外围电路通过包括在第一存储器管芯1000内的第一金属互连结构的第一子集(168、98、198、88、86、196、96、94、194、8P)电耦合到该第一存储器堆叠结构55的阵列的节点；以及第二存储器管芯2000，该第二存储器管芯包括第二存储器堆叠结构55的阵列并且接合到第一存储器管芯1000的第二侧，其中逻辑管芯700的CMOS电路包括第二外围电路，该第二外围电路通过包括在第一存储器管芯1000内的第一金属互连结构的第二子集(168、98、198、88、86、196、96、94、194、8P)并且通过包括在第二存储器管芯2000内的第二金属互连结构(108、98、198、88、86、196、96、94、194、8P)电耦合到第二存储器堆叠结构55的阵列的节点。
在一个实施方案中，第一存储器堆叠结构55的阵列内的每个第一存储器堆叠结构55包括接触相应第一存储器膜50的相应第一竖直半导体沟道60；并且第二存储器堆叠结构55的阵列内的每个第二存储器堆叠结构55包括接触相应第二存储器膜50的相应第二竖直半导体沟道260。
在一个实施方案中，第一存储器管芯1000包括第一绝缘层32和第一导电层46的第一交替堆叠，第一存储器堆叠结构55的阵列延伸穿过该第一交替堆叠；并且第二存储器管芯2000包括第二绝缘层32和第二导电层46的第二交替堆叠，第二存储器堆叠结构55的阵列延伸穿过该第二交替堆叠。
在一个实施方案中，第一交替堆叠(32、46)包括第一阶梯式表面，在该第一阶梯表面处，第一导电层46具有相应的第一可变横向范围，该第一可变横向范围随着相应的第一导电层46与逻辑管芯700的距离而增加；并且第二交替堆叠包括第二阶梯式表面，在该第二阶梯式表面处，第二导电层46具有相应的第二可变横向范围，该第二可变横向范围随着相应的第二导电层46与逻辑管芯700的距离而增加。
在一个实施方案中，所有第二导电层46的第二可变横向范围的最小值与所有第一导电层46的第一可变横向范围的最大值相同或大于其。
在一个实施方案中，第一导电层46包括用于第一存储器堆叠结构55的阵列的字线；并且第二导电层46包括用于第二存储器堆叠结构55的阵列的字线。
在一个实施方案中，第一金属互连结构的第一子集(168、98、198、88、86、196、96、94、194、8P)包括第一字线接触通孔结构86，该第一字线接触通孔结构接触第一导电层46中的相应一个，并且通过位于逻辑管芯700与第一存储器管芯1000之间的接口处的相应一对第一接合垫(178、788)电连接到逻辑管芯700内的相应节点；并且第二金属互连结构(108、98、198、88、86、196、96、94、194、8P)包括第二字线接触通孔结构86，该第二字线接触通孔结构接触第二导电层46中的相应一个，并且通过位于第一存储器管芯1000与第二存储器管芯2000之间的界面处的相应的一对第二接合垫(28、278)、位于逻辑管芯700与第一存储器管芯1000之间的界面处的相应的一对第三接合垫(178、788)和包括在第一存储器管芯1000内并且电连接第二接合垫(28、278)和第三接合垫(178、788)的直通通孔结构8P中的相应一个电连接到逻辑管芯700的相应节点。
在一个实施方案中，第一存储器堆叠结构55的阵列包括第一NAND串的二维阵列，该第一NAND串的二维阵列竖直延伸穿过第一交替堆叠(32、46)；并且第二存储器堆叠结构55的阵列包括第二NAND串的二维阵列，该第二NAND串的二维阵列竖直延伸穿过第二交替堆叠(32、46)。
在一个实施方案中，第一竖直半导体沟道60中的每一个第一竖直半导体沟道具有第一近侧端部和第一远侧端部，该第一远侧端部距逻辑管芯700比该第一近侧端部距逻辑管芯700更远；第二竖直半导体沟道260中的每一个第二竖直半导体沟道具有第二近侧端部和第二远侧端部，该第二远侧端部距逻辑管芯700比该第二近侧端部距逻辑管芯700更远；并且第二竖直半导体沟道260的第二近侧端部中的每一个第二近侧端部电连接到第一竖直半导体沟道60中的相应一个的第一远侧端部。
接合垫对{(18、248)、(28、278)}可位于第一存储器管芯1000与第二存储器管芯2000之间的界面处，并且可提供第一竖直半导体沟道60中的相应一个的第一远侧端部与第二竖直半导体沟道260中的相应一个的第二近侧端部之间的电连接。
源极层218可位于第二存储器管芯2000中。源极层218距逻辑管芯700比第二交替堆叠(32、46)距逻辑管芯700更远，并且电连接到第二竖直半导体沟道260的第二远侧端部。
在一个实施方案中，接合组件可包括：源极接触垫228，该源极接触垫位于源极层218上并且接合到存储器侧接合线238；横向绝缘贯穿衬底通孔结构(711、712)，该横向绝缘贯穿衬底通孔结构延伸穿过逻辑管芯700的衬底(即，逻辑管芯衬底708)和CMOS电路的电连接节点；以及逻辑侧接合垫716，该逻辑侧接合垫接触横向绝缘贯穿衬底通孔结构(711、712)并且位于衬底(即，逻辑管芯衬底708)的远侧上。
本公开的各种实施方案提供了三维存储器器件及其制造方法，该三维存储器器件及其制造方法使得能够结合比常规三维存储器器件结构更多数量的字线和高性能支持电路，从而改善了存储器器件性能，同时减小了器件的尺寸和制造成本。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，包括：
第一存储器管芯，所述第一存储器管芯包括第一存储器堆叠结构的阵列；
逻辑管芯，所述逻辑管芯接合到所述第一存储器管芯的第一侧，其中所述逻辑管芯包括互补金属氧化物半导体(CMOS)电路，所述CMOS电路包括第一外围电路，所述第一外围电路通过包括在所述第一存储器管芯内的第一金属互连结构的第一子集电耦合至所述第一存储器堆叠结构的阵列的节点；和
第二存储器管芯，所述第二存储器管芯包括第二存储器堆叠结构的阵列并且接合到所述第一存储器管芯的第二侧，其中所述逻辑管芯的所述CMOS电路包括第二外围电路，所述第二外围电路通过包括在所述第一存储器管芯内的第一金属互连结构的第二子集并且通过包括在所述第二存储器管芯内的第二金属互连结构电耦合至所述第二存储器堆叠结构的阵列的节点。
2.根据权利要求1所述的三维存储器器件，其中：
所述第一存储器堆叠结构的阵列内的每个第一存储器堆叠结构包括接触相应第一存储器膜的相应第一竖直半导体沟道；和
所述第二存储器堆叠结构的阵列内的每个第二存储器堆叠结构包括接触相应第二存储器膜的相应第二竖直半导体沟道。
3.根据权利要求2所述的三维存储器器件，其中：
所述第一存储器管芯包括第一绝缘层和第一导电层的第一交替堆叠，所述第一存储器堆叠结构的阵列延伸穿过所述第一交替堆叠；并且
所述第二存储器管芯包括第二绝缘层和第二导电层的第二交替堆叠，所述第二存储器堆叠结构的阵列延伸穿过所述第二交替堆叠。
4.根据权利要求3所述的三维存储器器件，其中：
所述第一交替堆叠包括第一阶梯式表面，在所述第一阶梯式表面处，所述第一导电层具有相应的第一可变横向范围，所述第一可变横向范围随着相应的第一导电层与所述逻辑管芯的距离而增加；并且
第二交替堆叠包括第二阶梯式表面，在所述第二阶梯式表面处，所述第二导电层具有相应的第二可变横向范围，所述第二可变横向范围随着相应的第二导电层与所述逻辑管芯的距离而增加。
5.根据权利要求4所述的三维存储器器件，其中所有所述第二导电层的所述第二可变横向范围的最小值与所有所述第一导电层的所述第一可变横向范围的最大值相同或大于其。
6.根据权利要求3所述的三维存储器器件，其中：
所述第一导电层包括用于所述第一存储器堆叠结构的阵列的字线；并且
所述第二导电层包括用于所述第二存储器堆叠结构的阵列的字线。
7.根据权利要求6所述的三维存储器器件，其中：
所述第一金属互连结构的第一子集包括第一字线接触通孔结构，所述第一字线接触通孔结构接触所述第一导电层中的相应一个，并且通过位于所述逻辑管芯与所述第一存储器管芯之间的界面处的相应一对第一接合垫电连接到所述逻辑管芯内的相应节点；并且
所述第二金属互连结构包括第二字线接触通孔结构，所述第二字线接触通孔结构接触所述第二导电层中的相应一个，并且通过位于所述第一存储器管芯与所述第二存储器管芯之间的界面处的相应一对的第二接合垫，位于所述逻辑管芯与所述第一存储器管芯之间的界面处的相应一对第三接合垫和包括在所述第一存储器管芯内并且电连接所述第二接合垫和所述第三接合垫的直通通孔结构中的相应一个电连接到所述逻辑管芯的相应节点。
8.根据权利要求6所述的三维存储器器件，其中：
所述第一存储器堆叠结构的阵列包括第一NAND串的二维阵列，所述第一NAND串的二维阵列竖直延伸穿过所述第一交替堆叠；并且
所述第二存储器堆叠结构的阵列包括第二NAND串的二维阵列，所述第二NAND串的二维阵列竖直延伸穿过所述第二交替堆叠。
9.根据权利要求8所述的三维存储器器件，其中：
所述第一竖直半导体沟道中的每一个第一竖直半导体沟道具有第一近侧端部和第一远侧端部，所述第一远侧端部距所述逻辑管芯比所述第一近侧端部距所述逻辑管芯更远；
所述第二竖直半导体沟道中的每一个第二竖直半导体沟道具有第二近侧端部和第二远侧端部，所述第二远侧端部距所述逻辑管芯比所述第二近侧端部距所述逻辑管芯更远；并且
所述第二竖直半导体沟道的所述第二近侧端部中的每一个第二近侧端部电连接到所述第一竖直半导体沟道中的相应一个的第一远侧端部。
10.根据权利要求9所述的三维存储器器件，所述三维存储器器件还包括位于所述第一存储器管芯与所述第二存储器管芯之间的界面处的接合垫对，所述接合垫对提供所述第一竖直半导体沟道中的相应一个的第一远侧端部与所述第二竖直半导体沟道中的相应一个的第二近侧端部之间的电连接。
11.根据权利要求10所述的三维存储器器件，所述三维存储器器件还包括源极层，所述源极层位于所述第二存储器管芯中，距离所述逻辑管芯比所述第二交替堆叠距离所述逻辑管芯更远，并且电连接到所述第二竖直半导体沟道的所述第二远侧端部。
12.根据权利要求11所述的三维存储器器件，所述三维存储器器件还包括：
源极接触垫，所述源极接触垫位于所述源极层上并且接合到存储器侧接合线；
横向绝缘贯穿衬底通孔结构，所述横向绝缘贯穿衬底通孔结构延伸穿过所述逻辑管芯的衬底和所述CMOS电路的电连接节点；和
逻辑侧接合垫，所述逻辑侧接合垫接触所述横向绝缘贯穿衬底通孔结构并且位于所述衬底的远侧上。
13.一种形成三维存储器器件的方法，包括：
提供第一存储器管芯，所述第一存储器管芯包括第一存储器堆叠结构的阵列；
将所述第一存储器管芯的第一侧接合到逻辑管芯，其中所述逻辑管芯包括互补金属氧化物半导体(CMOS)电路，所述CMOS电路包括第一外围电路，所述第一外围电路通过包括在所述第一存储器管芯内的第一金属互连结构的第一子集电耦合至所述第一存储器堆叠结构的阵列的节点；以及
将第二存储器管芯接合到所述第一存储器管芯的第二侧，其中所述第二存储器管芯包括第二存储器堆叠结构的阵列，并且所述逻辑管芯的所述CMOS电路包括第二外围电路，所述第二外围电路通过包括在所述第一存储器管芯内的第一金属互连结构的第二子集并且通过包括在所述第二存储器管芯内的第二金属互连结构电耦合至所述第二存储器堆叠结构的阵列的节点。
14.根据权利要求13所述的方法，其中：
所述第一存储器堆叠结构的阵列内的每个第一存储器堆叠结构包括接触相应第一存储器膜的相应第一竖直半导体沟道；以及
所述第二存储器堆叠结构的阵列内的每个第二存储器堆叠结构包括接触相应第二存储器膜的相应第二竖直半导体沟道。
15.根据权利要求14所述的方法，其中：
所述第一存储器管芯包括第一绝缘层和第一导电层的第一交替堆叠，所述第一存储器堆叠结构的阵列延伸穿过所述第一交替堆叠；以及
所述第二存储器管芯包括第二绝缘层和第二导电层的第二交替堆叠，所述第二存储器堆叠结构的阵列延伸穿过所述第二交替堆叠。
16.根据权利要求15所述的方法，所述方法还包括，
在承载衬底上方形成牺牲分离材料层；
在所述牺牲分离材料层上形成所述第一存储器管芯，其中在将所述第一存储器管芯接合到所述逻辑管芯时，所述牺牲分离材料层和所述承载衬底通过所述第一存储器管芯接合到所述逻辑管芯；以及
对于所述第一存储器管芯选择性地移除所述牺牲分离材料层，其中所述承载衬底与所述第一存储器管芯分离。
17.根据权利要求15所述的方法，其中：
所述第一导电层包括用于所述第一存储器堆叠结构的阵列的字线；以及
所述第二导电层包括用于所述第二存储器堆叠结构的阵列的字线。
18.根据权利要求17所述的方法，其中：
所述第一金属互连结构的第一子集包括第一字线接触通孔结构，所述第一字线接触通孔结构接触所述第一导电层中的相应一个，并且通过位于所述逻辑管芯与所述第一存储器管芯之间的界面处的相应一对第一接合垫电连接到所述逻辑管芯内的相应节点；并且
所述第二金属互连结构包括第二字线接触通孔结构，所述第二字线接触通孔结构接触所述第二导电层中的相应一个，并且通过位于所述第一存储器管芯与所述第二存储器管芯之间的界面处的相应一对的第二接合垫，位于所述逻辑管芯与所述第一存储器管芯之间的界面处的相应一对第三接合垫和包括在所述第一存储器管芯内并且电连接所述第二接合垫和所述第三接合垫的直通通孔结构中的相应一个电连接到所述逻辑管芯的相应节点。
19.根据权利要求17所述的方法，其中：
所述第一存储器堆叠结构的阵列包括第一NAND串的二维阵列，所述第一NAND串的二维阵列竖直延伸穿过所述第一交替堆叠；
所述第二存储器堆叠结构的阵列包括第二NAND串的二维阵列，所述第二NAND串的二维阵列竖直延伸穿过所述第二交替堆叠；
所述第一竖直半导体沟道中的每一个第一竖直半导体沟道具有第一近侧端部和第一远侧端部，所述第一远侧端部距所述逻辑管芯比所述第一近侧端部距所述逻辑管芯更远；
所述第二竖直半导体沟道中的每一个第二竖直半导体沟道具有第二近侧端部和第二远侧端部，所述第二远侧端部距所述逻辑管芯比所述第二近侧端部距所述逻辑管芯更远；
所述第二竖直半导体沟道的所述第二近侧端部中的每一个第二近侧端部电连接到所述第一竖直半导体沟道中的相应一个的第一远侧端部；以及
接合垫对位于所述第一存储器管芯与所述第二存储器管芯之间的界面处，并且提供所述第一竖直半导体沟道中的相应一个的第一远侧端部与所述第二竖直半导体沟道中的相应一个的第二近侧端部之间的电连接。
20.根据权利要求19所述的方法，其中：
所述第二存储器管芯包括源极层，所述源极层位于所述第二存储器管芯中，距离所述逻辑管芯比所述第二交替堆叠距离所述逻辑管芯更远，并且电连接到所述第二竖直半导体沟道的所述第二远侧端部；并且
所述方法还包括在所述源极层上形成源极接触垫，以及将存储器侧接合线接合到所述源极接触垫。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113782538A (zh) * 2021-09-07 2021-12-10 长江存储科技有限责任公司 三维存储器及其制备方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
JP2020150027A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 基板の分離方法、半導体記憶装置の製造方法、および基板分離装置
CN111727503B (zh) * 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
JP7328344B2 (ja) * 2019-04-30 2023-08-16 長江存儲科技有限責任公司 三次元メモリデバイス
KR20210154834A (ko) * 2019-07-16 2021-12-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 내의 자기 정렬 접점 및 그 형성 방법
US11646283B2 (en) 2020-01-28 2023-05-09 Sandisk Technologies Llc Bonded assembly containing low dielectric constant bonding dielectric material
TWI780473B (zh) * 2020-07-07 2022-10-11 大陸商長江存儲科技有限責任公司 具有背面互連結構的立體記憶體元件以及其形成方法
KR20220013819A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11569259B2 (en) 2020-08-05 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with double-sided stepped surfaces and method of making thereof
US11289130B2 (en) 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
TWI747634B (zh) * 2020-11-25 2021-11-21 旺宏電子股份有限公司 記憶體裝置
JP2023531212A (ja) * 2020-12-24 2023-07-21 長江存儲科技有限責任公司 三次元メモリデバイスのコンタクトパッドおよびその製造方法
US20220230976A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US11758730B2 (en) 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
US12004348B2 (en) 2021-06-15 2024-06-04 Sandisk Technologies Llc Three-dimensional memory array with dual-level peripheral circuits and methods for forming the same
US11869877B2 (en) 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
US11925027B2 (en) 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010055838A1 (en) * 2000-04-28 2001-12-27 Matrix Semiconductor Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
EP1949427A2 (en) * 2005-11-02 2008-07-30 SanDisk Corporation High density three dimensional semiconductor die package
US20160118398A1 (en) * 2014-10-24 2016-04-28 Gukhyon Yon Semiconductor device, electronic device, and method of fabricating the same
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US20170154895A1 (en) * 2014-06-23 2017-06-01 Institute of Microelectronics, Chinese Academy of Sciences Three-Dimensional Semiconductor Device and Manufacturing Method Therefor
US20180097009A1 (en) * 2016-10-05 2018-04-05 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US9953992B1 (en) * 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US20180261575A1 (en) * 2017-03-07 2018-09-13 Toshiba Memory Corporation Memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP6330151B2 (ja) 2013-09-17 2018-05-30 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
KR20170018813A (ko) 2014-06-16 2017-02-20 인텔 코포레이션 관통 실리콘 비아들(ｔｖｓ)의 사용 없이 로직 다이에의 메모리 다이의 직접 통합을 위한 방법
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9496272B2 (en) 2014-09-24 2016-11-15 Sandisk Technologies Llc 3D memory having NAND strings switched by transistors with elongated polysilicon gates
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
JP7145984B2 (ja) * 2018-06-29 2022-10-03 長江存儲科技有限責任公司 ３次元メモリデバイスおよび３次元メモリデバイスを形成する方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010055838A1 (en) * 2000-04-28 2001-12-27 Matrix Semiconductor Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
EP1949427A2 (en) * 2005-11-02 2008-07-30 SanDisk Corporation High density three dimensional semiconductor die package
US20170154895A1 (en) * 2014-06-23 2017-06-01 Institute of Microelectronics, Chinese Academy of Sciences Three-Dimensional Semiconductor Device and Manufacturing Method Therefor
US20160118398A1 (en) * 2014-10-24 2016-04-28 Gukhyon Yon Semiconductor device, electronic device, and method of fabricating the same
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US20180097009A1 (en) * 2016-10-05 2018-04-05 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US20180261575A1 (en) * 2017-03-07 2018-09-13 Toshiba Memory Corporation Memory device
US9953992B1 (en) * 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113782538A (zh) * 2021-09-07 2021-12-10 长江存储科技有限责任公司 三维存储器及其制备方法
CN113782538B (zh) * 2021-09-07 2023-12-26 长江存储科技有限责任公司 三维存储器及其制备方法

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