JP2018163970A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化に適した電極構造を有する半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の導電層を有する第１の半導体回路層と、第２の導電層を有する第２の半導体回路層と、第１の半導体回路層と第２の半導体回路層との間に設けられ、第１の導電層と接する第３の導電層と、第２の導電層と接する第４の導電層と、第３の導電層と第４の導電層とを電気的に接続し第３の導電層に接する第５の導電層とを有する第３の半導体回路層とを備え、第５の導電層の幅が、第３の導電層の幅よりも狭い。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置の大容量化や高性能化のために、同種又は異種の半導体回路が形成された複数のデバイスを貼り合わせる技術がある。デバイスの貼り合わせにより、例えば、半導体装置の記憶容量が大きくなる。また、例えば、半導体回路間の配線遅延や抵抗損失が低減され、半導体装置が高性能化する。
デバイスの上面及び下面のそれぞれに別のデバイスを貼り合わせる場合、デバイスの表面及び裏面にデバイス間を電気的に接続するための電極を形成する必要がある。デバイス間を電気的に接続するための電極構造が半導体装置のチップサイズの縮小を妨げないことが望まれる。
特開２００６−１９６６６８号公報
本発明が解決しようとする課題は、チップサイズの縮小に適した電極構造を有する半導体装置を提供することにある。
実施形態の半導体装置は、第１の導電層を有する第１の半導体回路層と、第２の導電層を有する第２の半導体回路層と、前記第１の半導体回路層と前記第２の半導体回路層との間に設けられ、前記第１の導電層と接する第３の導電層と、前記第２の導電層と接する第４の導電層と、前記第３の導電層と前記第４の導電層とを電気的に接続し前記第３の導電層に接する第５の導電層とを有する第３の半導体回路層とを備え、前記第５の導電層の幅が、前記第３の導電層の幅よりも狭い。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の一部の拡大模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の作用及び効果の説明図。 実施形態の半導体装置の作用及び効果の説明図。 変形例の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、「半導体回路層」とは、少なくとも一部に半導体を材料とする、配線、トランジスタ、ダイオードなどが設けられている層を意味する。また、本明細書中、「半導体回路基板」とは、少なくとも一部に半導体を材料とする、配線、トランジスタ、ダイオードなどが設けられている基板を意味する。
以下、実施形態の半導体装置及びその製造方法を、図面を参照して説明する。
実施形態の半導体装置は、第１の導電層を有する第１の半導体回路層と、第２の導電層を有する第２の半導体回路層と、第１の半導体回路層と第２の半導体回路層との間に設けられ、第１の導電層と接する第３の導電層と、第２の導電層と接する第４の導電層と、第３の導電層と第４の導電層とを電気的に接続し第３の導電層に接する第５の導電層とを有する第３の半導体回路層とを備え、第５の導電層の幅が、第３の導電層の幅よりも狭い。
図１は、実施形態の半導体装置の模式断面図である。図１は、半導体装置のｘｚ断面である。
実施形態の半導体メモリは、第１のメモリ層１００（第３の半導体回路層）、第２のメモリ層２００（第１の半導体回路層）、周辺回路層３００（第２の半導体回路層）、電極パッド４００を備える。実施形態の半導体装置は、３次元構造のメモリセルアレイを有する第１のメモリ層１００、第２のメモリ層２００と、上記メモリセルアレイを制御する制御回路を備える周辺回路層３００が積層された半導体メモリである。第１のメモリ層１００、第２のメモリ層２００、及び、周辺回路層３００は、図１中、ｚ方向に積層される。
第１のメモリ層１００は、第１の電極１０１（第３の導電層）、第２の電極１０２（第４の導電層）、コンタクトプラグ１０３（第５の導電層）、配線層１０４、電極間絶縁層１０５、拡散防止層１０６（窒素含む絶縁層）、層間絶縁層１０７、メモリセルアレイ１１０を備える。メモリセルアレイ１１０は、ソース線１１１、ワード線１１２、チャネル層１１３、ビット線１１４を備える。
第２のメモリ層２００は、電極２０２（第１の導電層）、コンタクトプラグ２０３（第６の導電層）、配線層２０４、電極間絶縁層２０５、拡散防止層２０６、層間絶縁層２０７、ストッパ層２０８、犠牲層２０９（多結晶半導体層）、メモリセルアレイ２１０を備える。メモリセルアレイ２１０は、ソース線２１１、ワード線２１２、チャネル層２１３、ビット線２１４を備える。
周辺回路層３００は、電極３０１（第２の導電層）、コンタクトプラグ３０２、配線層３０３、コンタクトプラグ３０４、ＴＳＶ３０５（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）、素子分離領域３０７、シリコン基板３０８、周辺回路３０９、層間絶縁層３３０を備える。周辺回路３０９は、第１のトランジスタ３１０（ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、第２のトランジスタ３２０を備える。第１のトランジスタ３１０は、ソース・ドレイン領域３１３、ゲート電極３１１、ゲート絶縁膜３１２を備える。第２のトランジスタ３２０は、ソース・ドレイン領域３２３、ゲート電極３２１、ゲート絶縁膜３２２を備える。
第１のメモリ層１００は、第２のメモリ層２００と周辺回路層３００との間に設けられる。第１のメモリ層１００の一方の面には第２のメモリ層２００が直接貼り合わせられている。第１のメモリ層１００の他方の面には周辺回路層３００が直接貼り合わせられている。
第１のメモリ層１００の第１の電極１０１（第３の導電層）は、第２のメモリ層２００の電極２０２（第１の導電層）に直接接する。第１の電極１０１と電極２０２は電気的に接続される。第１のメモリ層１００の第２の電極１０２（第４の導電層）は、周辺回路層３００の電極３０１（第２の導電層）に直接接する。第２の電極１０２と電極３０１は電気的に接続される。
第１の電極１０１は、例えば、銅（Ｃｕ）を含む金属である。第１の電極１０１のコンタクトプラグ１０３と接する領域、第１の電極１０１のストッパ層１０８と接する領域、第１の電極１０１の電極間絶縁層１０５と接する領域には、例えば、バリアメタル膜が設けられる。バリアメタル膜は、例えば、金属窒化膜である。金属窒化膜は、例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）である。
第２の電極１０２は、例えば、銅（Ｃｕ）を含む金属である。第２の電極１０２の配線層１０４と接する領域、第２の電極１０２の層間絶縁層１０７と接する領域には、例えば、バリアメタル膜が設けられる。バリアメタル膜は、例えば、金属窒化膜である。金属窒化膜は、例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）である。
第１の電極１０１と第２の電極１０２との間には、コンタクトプラグ１０３、配線層１０４が設けられる。コンタクトプラグ１０３、及び、配線層１０４により、第１の電極１０１と第２の電極１０２とが電気的に接続される。
配線層１０４は、例えば、タングステン（Ｗ）含む金属である。
図２は、実施形態の半導体装置の一部の拡大模式断面図である。図２は、第１の電極１０１とコンタクトプラグ１０３とが接触する領域の模式断面図である。図２は、一例として半導体装置のｘｚ断面を示しているが、ｙｚ断面においても同様である。
第１の電極１０１とコンタクトプラグ１０３とが接触する領域のコンタクトプラグ１０３の第１の幅（図２中のＷ１）は、上記領域の第１の電極１０１の第２の幅（図２中のＷ２）よりも狭い。言い換えれば、第１の電極１０１とコンタクトプラグ１０３との接触面近傍のコンタクトプラグ１０３の第１の幅（図２中のＷ１）は、上記接触面近傍の第１の電極１０１の第２の幅（図２中のＷ２）よりも狭い。また、言い換えれば、第１の電極１０１とコンタクトプラグ１０３との接触面の第１の幅（図２中のＷ１）は、第１の電極１０１の上記接触面を含む面の第２の幅（図２中のＷ２）よりも狭い。第２の幅と第１の幅との差は、例えば、０．１μｍ以上であり、０．５μｍ以上であることが好ましい。上記範囲を下回ると製造時のリソグラフィーの合わせずれで、コンタクトプラグ１０３が第１の電極１０１を外れるおそれがある。
第１の電極１０１の表面形状は、例えば、正方形であり、１辺の長さは、例えば、０．３μｍ以上５μｍ以下である。１辺の長さは、例えば、１μｍである。第１の電極１０１の側面は、例えば、テーパ状であっても、階段状であっても構わない。
コンタクトプラグ１０３の材質は、例えば、第１の電極１０１の材質と異なる。コンタクトプラグ１０３は、例えば、タングステン（Ｗ）含む金属である。
コンタクトプラグ１０３は第１の電極１０１に接するバリアメタル膜１０３ａ（金属窒化膜）を備える。バリアメタル膜１０３ａは、例えば、金属窒化膜である。金属窒化膜は、例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）である。バリアメタル膜１０３ａは、電極間絶縁層１０５、及び、層間絶縁層１０７にも接する。
電極間絶縁層１０５は、例えば、酸化シリコン、酸窒化シリコン、又は、窒化シリコンである。第１の電極１０１の電極からの銅の拡散を抑制する観点から、電極間絶縁層１０５は、層中に窒素（Ｎ）を含むことが好ましい。
拡散防止層１０６は、絶縁層である。拡散防止層１０６は、第１の電極１０１の電極から層間絶縁層１０７への銅の拡散を抑制する機能を備える。拡散防止層１０６は、層中に窒素（Ｎ）を含むことが好ましい。拡散防止層１０６は、例えば、窒化シリコン、又は、窒素添加炭化シリコンである。
層間絶縁層１０７は、例えば、酸化シリコンである。
メモリセルアレイ１１０には、例えば、不揮発性メモリのメモリセルが３次元に配置される。メモリセルアレイ１１０は、２つのコンタクトプラグ１０３の間に設けられる。
複数のワード線１１２は、層間絶縁層１０７内に、ｚ方向に向かって積層される。複数のワード線１１２は、第１のメモリ層１００の上面、及び、下面に対し平行にｘ方向に延伸する。ワード線１１２の積層数は、例えば、２０層以上１００層以下である。ワード線１１２は、例えば、金属である。
複数のチャネル層１１３は、ワード線１１２と交差するように設けられる。チャネル層１１３は、第１のメモリ層１００の上面、及び、下面に対し垂直方向に延伸する。チャネル層１１３の一端は、ソース線１１１に電気的に接続される。チャネル層１１３は、例えば、多結晶シリコンである。ソース線１１１は、例えば、多結晶シリコンである。
複数のビット線１１４は第１のメモリ層１００の上面、及び、下面に対し平行方向に延伸する。チャネル層１１３のソース線１１１と反対側の端部が、ビット線１１４に電気的に接続される。
ワード線１１２のそれぞれと、チャネル層１１３のそれぞれとの交差する領域に、例えば、図示しない電荷蓄積層が設けられる。ワード線１１２のそれぞれと、チャネル層１１３のそれぞれとの交差する領域が、１個の不揮発性のメモリセルとして機能する。
第２のメモリ層２００は、ストッパ層２０８、犠牲層２０９を備える点で、第１のメモリ層１００と異なる。電極２０２、コンタクトプラグ２０３、配線層２０４、電極間絶縁層２０５、拡散防止層２０６、層間絶縁層２０７は、それぞれ、第２の電極１０２、コンタクトプラグ１０３、配線層１０４、電極間絶縁層１０５、拡散防止層１０６、層間絶縁層１０７と同様の構成を有する。また、メモリセルアレイ２１０は、メモリセルアレイ１１０と同様の構成を有する。メモリセルアレイ２１０は、２つのコンタクトプラグ２０３の間に設けられる。
犠牲層２０９は、電極間絶縁層２０５に挟まれて設けられる。犠牲層２０９は、電極間絶縁層２０５に対し、選択的にエッチングできる材料であることが好ましい。また、犠牲層２０９は、ウェットエッチングでエッチング可能な材料であることが好ましい。犠牲層２０９は、例えば、多結晶半導体である。多結晶半導体は、例えば、多結晶シリコン、又は、多結晶シリコンジャーマナイドである。
ストッパ層２０８は、電極間絶縁層２０５の下面に設けられる。ストッパ層２０８は、例えば、酸化シリコンである。
コンタクトプラグ２０３と犠牲層２０９とが接する領域のコンタクトプラグ２０３の幅は、上記領域の犠牲層２０９の幅よりも狭い。言い換えれば、コンタクトプラグ２０３と犠牲層２０９との接触面近傍のコンタクトプラグ２０３の幅は、上記接触面近傍の犠牲層２０９の幅よりも狭い。
周辺回路層３００は、第１のメモリ層１００の上に設けられる。電極３０１は、例えば、銅（Ｃｕ）を含む金属である。電極３０１のコンタクトプラグ３０２と接する領域、電極３０１の層間絶縁層３３０と接する領域には、例えば、バリアメタル膜が設けられる。バリアメタル膜は、例えば、金属窒化膜である。金属窒化膜は、例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）である。
コンタクトプラグ３０２、配線層３０３、コンタクトプラグ３０４は、例えば、タングステン（Ｗ）含む金属である。
周辺回路３０９は、例えば、メモリセルアレイ１１０、及び、メモリセルアレイ２１０の周辺回路である。周辺回路３０９は、例えば、センスアンプ回路、ワード線ドライバ回路、ローデコーダ回路、カラムデコーダ回路、昇圧回路などである。
素子分離領域３０７はシリコン基板３０８内に設けられる。シリコン基板３０８は、単結晶のシリコンである。素子分離領域３０７は、例えば、酸化シリコンである。
ＴＳＶ３０５は、シリコン基板３０８、及び、素子分離領域３０７を貫通して、配線層３０３に接する。ＴＳＶ３０５は、例えば、銅を含む金属である。
電極パッド４００は、半導体メモリと外部との電気的導通を得るために設けられる。電極パッド４００には、例えば、ボンディングワイヤが接続される。
次に、実施形態の半導体装置の製造方法について説明する。図３〜図１５は、実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
実施形態の半導体装置の製造方法は、半導体基板と、半導体基板の上の絶縁層と、絶縁層の上の犠牲層と、半導体基板と反対側の表面に設けられた第１の導電層と、犠牲層に接し第１の導電層に電気的に接続される第２の導電層とを有する第１の半導体回路基板と、表面に第３の導電層を有する第２の半導体回路基板を、第１の導電層が第３の導電層と接するように貼り合わせ、犠牲層が露出するように、半導体基板と絶縁層とを除去し、犠牲層を除去して開口部を形成し、開口部に第４の導電層を埋め込み、第１の半導体回路基板と、表面に第５の導電層を有する第３の半導体回路基板を、第４の導電層が第５の導電層と接するように貼り合わせる。
最初に、第１の半導体ウェハ１５０（第１の半導体回路基板）を製造する。シリコン基板１２０（半導体基板）の上にストッパ層１０８（絶縁層）を形成する。ストッパ層１０８は、後の工程でシリコン基板１２０を除去する際のエッチングストッパとして機能する。ストッパ層１０８は、例えば、酸化シリコンである。ストッパ層１０８の上に、犠牲層１０９を形成する（図３）。犠牲層１０９は、例えば、多結晶シリコンである。
次に、犠牲層１０９の間に、電極間絶縁層１０５を形成する。電極間絶縁層１０５は、例えば、酸化シリコンである。電極間絶縁層１０５の上に、拡散防止層１０６を形成する（図４）。拡散防止層１０６は、例えば、例えば、窒化シリコンである。
次に、拡散防止層１０６の上に、層間絶縁層１０７を形成する。層間絶縁層１０７は、例えば、酸化シリコンである。層間絶縁層１０７の中には、ソース線１１１、ワード線１１２、及び、チャネル層１１３を形成する。層間絶縁層１０７の上面から、犠牲層１０９に達するコンタクトホール１２１を形成する（図５）。
次に、コンタクトホール１２１の中にコンタクトプラグ１０３（第２の導電層）を形成する（図６）。コンタクトプラグ１０３は、例えば、タングステンを含む金属である。
次に、層間絶縁層１０７の上面に、コンタクトプラグ１０３に接する配線層１０４、及び、チャネル層１１３に接するビット線１１４を形成する（図７）。配線層１０４、及び、ビット線１１４は、例えば、タングステンを含む金属である。
次に、層間絶縁層１０７と一体化して、層間絶縁層１０７の一部となる絶縁層を形成する。次に、配線層１０４に接する第２の電極１０２（第１の導電層）を形成する（図８）。第２の電極１０２は、コンタクトプラグ１０３に電気的に接続される。第２の電極１０２は、例えば、銅を含む金属である。
以上の工程により、第１の半導体ウェハ１５０が製造される。
次に、あらかじめ製造されている第２の半導体ウェハ３５０（第２の半導体回路基板）を、第１の半導体ウェハ１５０と貼り合わせる（図９）。第２の半導体ウェハ３５０には、電極３０１（第３の導電層）、コンタクトプラグ３０２、配線層３０３、コンタクトプラグ３０４、素子分離領域３０７、シリコン基板３０８、周辺回路３０９、層間絶縁層３３０が形成されている。周辺回路３０９は、第１のトランジスタ３１０、第２のトランジスタ３２０を備える。第１のトランジスタ３１０は、ソース・ドレイン領域３１１、ゲート電極３１２、ゲート絶縁膜３１３を備える。第２のトランジスタ３２０は、ソース・ドレイン領域３２１、ゲート電極３２２、ゲート絶縁膜３２３を備える。
第１の半導体ウェハ１５０と第２の半導体ウェハ３５０は、第１の半導体ウェハ１５０の第２の電極１０２と、第２の半導体ウェハ３５０の電極３０１とが直接接するように貼り合わされる。
第１の半導体ウェハ１５０と第２の半導体ウェハ３５０を貼り合わせる際に、例えば、第１の半導体ウェハ１５０の表面及び第２の半導体ウェハ３５０の表面の少なくともいずれか一方にプラズマ処理を行う。
次に、シリコン基板１２０を除去する（図１０）。シリコン基板１２０は、例えば、裏面研削により薄膜化した後、アルカリ系のウェットエッチングを用いて完全に除去する。
次に、ストッパ層１０８を、犠牲層１０９が露出するように、除去する（図１１）。酸化シリコンのストッパ層１０８は、例えば、弗酸系のウェットエッチングにより除去する。
次に、犠牲層１０９を選択的に除去し、開口部１２２を形成する（図１２）。多結晶シリコンの犠牲層１０９は、アルカリ系のウェットエッチングを用いて選択的に除去される。
次に、開口部１２２に第１の電極１０１（第４の導電層）を埋め込む（図１３）。第１の電極１０１は、例えば、無電解めっき法による銅めっきを埋め込むことにより形成する。
次に、あらかじめ製造されている第３の半導体ウェハ２５０（第３の半導体回路基板）を、第１の半導体ウェハ１５０と貼り合わせる（図１４）。第３の半導体ウェハ２５０には、シリコン基板２２０に電極２０２（第５の導電層）、コンタクトプラグ２０３、配線層２０４、電極間絶縁層２０５、拡散防止層２０６、層間絶縁層２０７、ストッパ層２０８、犠牲層２０９、メモリセルアレイ２１０が形成されている。メモリセルアレイ２１０は、ソース線２１１、ワード線２１２、チャネル層２１３、ビット線２１４を備える。第３の半導体ウェハ２５０は、図８に示す第１の半導体ウェハと同一の構造を備える。
第１の半導体ウェハ１５０と第３の半導体ウェハ２５０は、第１の半導体ウェハ１５０の第１の電極１０１と、第３の半導体ウェハ２５０の電極２０２とが直接接するように貼り合わされる。
第１の半導体ウェハ１５０と第３の半導体ウェハ２５０を貼り合わせる際に、例えば、第１の半導体ウェハ１５０の表面及び第３の半導体ウェハ２５０の表面の少なくともいずれか一方にプラズマ処理を行う。
次に、シリコン基板２２０を除去する（図１５）。シリコン基板２２０は、例えば、裏面研削により薄膜化した後、アルカリ系のウェットエッチングを用いて完全に除去する。
次に、ＴＳＶ３０５と電極パッド４００を形成する。
次に、例えば、ダイシング装置を用いて、第１の半導体ウェハ１５０、第２の半導体ウェハ３５０、第３の半導体ウェハ２５０を貼り合わせた積層ウェハに形成された複数の半導体メモリを個片化する。以上の製造方法により図１に示す半導体メモリが形成される。
次に、実施形態の半導体装置の作用及び効果について説明する。
実施形態の半導体メモリは、第１のメモリ層１００と第２のメモリ層２００を積層することにより記憶容量の大きな半導体メモリを実現する。また、第１のメモリ層１００と第２のメモリ層２００と、第１のメモリ層１００と周辺回路層３００とを直接貼り合わせすることにより、例えば、半導体メモリのチップサイズが小さくなる。また、例えば、半導体回路間の配線遅延や抵抗損失が低減され、半導体メモリが高性能化する。
デバイスの上面及び下面のそれぞれに別のデバイスを貼り合わせる場合、デバイスの表面及び裏面にデバイス間を電気的に接続するための電極を形成する必要がある。デバイスには、入出力信号の伝達用、制御信号の伝達用、電源供給用など多数の電極を設ける要請がある。このため、例えば、加工精度から決まる電極の配置ピッチが大きくなると、半導体装置のチップサイズの縮小の妨げとなる。特に、デバイスを製造する際の終盤で形成されるデバイスの裏面側の電極のピッチは、表面側の電極のピッチと比べて小さくすることが困難である。これは、例えば、裏面側のリソグラフィーの際には、表面との合わせを行う必要があり合わせ精度が悪く、さらに、表面側と比較して下地の平坦性が悪く、高精度なパターニングが困難なことに起因する。
図１６は、第１の比較形態の半導体装置の一部の拡大模式断面図である。図１６は、第１の比較形態の半導体装置の図２に対応する部分の模式断面図である。
図１６に示す第１の比較形態の半導体装置は、電極９０１、コンタクトプラグ９０３、電極間絶縁層９０５、拡散防止層９０６、層間絶縁層９０７を備える。それぞれ、実施形態の第１の電極１０１、コンタクトプラグ１０３、電極間絶縁層１０５、拡散防止層１０６、層間絶縁層１０７に対応する。
電極９０１は、例えば、銅（Ｃｕ）を含む金属である。
コンタクトプラグ９０３の材質は、例えば、電極９０１の材質と異なる。コンタクトプラグ１０３は、例えば、タングステン（Ｗ）含む金属である。
コンタクトプラグ９０３は電極９０１に接するバリアメタル膜９０３ａを備える。バリアメタル膜９０３ａは、例えば、金属窒化膜である。金属窒化膜は、例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）である。バリアメタル膜９０３ａは、層間絶縁層９０７、及び、拡散防止層９０６にも接する。
コンタクトプラグ９０３と電極９０１とが接触する領域のコンタクトプラグ９０３の幅（図１６中のＷ３）は、上記領域の電極９０１の幅（図１６中のＷ２）よりも広い。
電極９０１の幅は、例えば、加工に起因する制約、或いは、電気特性に起因する制約から所定の幅が必要である。所定の幅が、図２及び図１６のＷ２であるとする。第１の比較形態の場合、コンタクトプラグ９０３の幅（図１６中のＷ３）が、所定の幅Ｗ２よりも広い。コンタクトプラグ９０３が広い分だけ、隣接する２つの電極９０１の間の距離を、実施形態の場合と比較して大きくとる必要がある。したがって、電極９０１の配置ピッチが大きくなり、チップサイズの縮小の妨げになる。
実施形態の半導体装置の場合、図２に示すように、コンタクトプラグ１０３の第１の幅（図２中のＷ１）は、第１の電極１０１の第２の幅（図２中のＷ２）よりも狭い。したがって、第１の電極１０１の配置ピッチは、例えば、リソグラフィーの限界まで小さくすることができ、半導体装置のチップサイズの縮小の妨げとならない。言い換えれば、実施形態の半導体装置の電極構造は、半導体装置のチップサイズの縮小に適している。
図１７は、第２の比較形態の半導体装置の一部の拡大模式断面図である。図１７は、第２の比較形態の半導体装置の図２に対応する部分の模式断面図である。
図１７に示す第２の比較形態の半導体装置は、図１６同様、電極９０１、コンタクトプラグ９０３、電極間絶縁層９０５、拡散防止層９０６、層間絶縁層９０７、それぞれ、実施形態の第１の電極１０１、コンタクトプラグ１０３、電極間絶縁層１０５、拡散防止層１０６、層間絶縁層１０７に対応する。
さらに、中間層９０８を備える。中間層９０８は、導電層である。中間層９０８は、例えば、タングステン（Ｗ）含む金属である。電極９０１とコンタクトプラグ９０３は、中間層９０８を介して電気的に接続される。
中間層９０８の幅（図１７中のＷ４）は、電極９０１の幅（図１７中のＷ２）よりも広い。
電極９０１の幅は、例えば、加工に起因する制約、或いは、電気特性に起因する制約から所定の幅が必要である。所定の幅が、図２及び図１７のＷ２であるとする。第２の比較形態の場合、中間層９０８の幅（図１７中のＷ４）が、所定の幅Ｗ２よりも広い。中間層９０８が広い分だけ、隣接する２つの電極９０１の間の距離を、実施形態の場合と比較して大きくとる必要がある。したがって、電極９０１の配置ピッチが大きくなり、半導体装置のチップサイズの縮小の妨げになる。
実施形態の半導体装置の場合、図２に示すように、コンタクトプラグ１０３の第１の幅（図２中のＷ１）は、第１の電極１０１の第２の幅（図２中のＷ２）よりも狭い。したがって、第１の電極１０１の配置ピッチは、例えば、リソグラフィーの限界まで小さくすることができ、半導体装置のチップサイズの縮小の妨げとならない。言い換えれば、実施形態の半導体装置の電極構造は、半導体装置のチップサイズの縮小に適している。
実施形態の半導体装置は、実施形態の半導体装置の製造方法を用いることにより、容易に低コストで製造することが可能となる。
次に、実施形態の製造方法の作用及び効果について説明する。
デバイスの上面及び下面のそれぞれに別のデバイスを貼り合わせる場合、デバイスの表面及び裏面にデバイス間を電気的に接続するための電極を形成する必要がある。デバイスの裏面側に電極を形成する場合、プロセスコストの高いリソグラフィーやドライエッチングを用いると、デバイスを貼り合わせて製造される半導体装置の製造コストが増大する。また、一般的に、下地の平坦性の影響などにより、裏面側のリソグラフィーの加工精度は、表面側のリソグラフィーの加工精度と比較して精度が低いため、電極の配置ピッチが大きくなるおそれがある。このため、半導体装置のチップサイズの縮小が困難となるおそれがある。
実施形態では、例えば、第１の半導体ウェハ１５０において、図８に示す犠牲層１０９を、後に裏面側の第１の電極１０１となる領域に形成する。そして、第１の半導体ウェハ１５０と第３の半導体ウェハ２５０とを貼り合わせる前に、犠牲層１０９を除去する（図１２）。犠牲層１０９の材料を、ウェットエッチングで選択的に除去可能な材料とする。これにより、プロセスコストの高いリソグラフィーやドライエッチングを用いることなく、第１の半導体ウェハ１５０の裏面側の第１の電極１０１を形成することが可能となる。したがって、半導体装置の製造コストが低減できる。
また、裏面側の第１の電極１０１をリソグラフィー、及び、ドライエッチングを用いずに加工できる。このため、例えば、図１７に示すような中間層９０８をエッチングのストッパとして設けることも不要となる。したがって、電極の配置ピッチを小さくすることが可能となる。よって、裏面側の第１の電極１０１が半導体装置のチップサイズの縮小の妨げとならない。
また、裏面側の第１の電極１０１の配置ピッチは、犠牲層１０９の配置ピッチとなる。犠牲層１０９は、加工精度の高い表面側のリソグラフィーにより形成されるため、配置ピッチを小さくすることができる。したがって、裏面側の第１の電極１０１の配置ピッチを小さくでき、半導体装置のチップサイズの縮小が可能となる。
図１８は変形例の半導体装置の模式断面図である。コンタクトプラグ１０３が２つのメモリセル１１０の間に設けられ、コンタクトプラグ２０３が２つのメモリセル２１０の間に設けられる点で実施形態と異なっている。
実施形態では、メモリセルアレイを有するメモリ層を２層積層する場合を例に説明したが、３層以上積層することによって、更に半導体メモリの記憶容量を増大させることも可能である。
実施形態では、半導体装置が半導体メモリである場合を例に説明した。しかし、本発明を半導体メモリ以外の半導体装置、例えば、ロジックデバイス、ＣＭＯＳセンサなどに適用することも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００ 第１のメモリ層（第３の半導体回路層）
１０１ 第１の電極（第３の導電層）
１０２ 第２の電極（第４の導電層）
１０３ コンタクトプラグ（第５の導電層）
１０３ａ 金属窒化膜
１０６ 拡散防止層（窒素を含む絶縁層）
１１０ メモリセルアレイ
１５０ 第１のウェハ（第１の半導体回路基板）
２００ 第２のメモリ層（第１の半導体回路層）
２０２ 電極（第１の導電層）
２０３ コンタクトプラグ（第６の導電層）
２０９ 犠牲層（多結晶半導体層）
２５０ 第３の半導体ウェハ（第３の半導体回路基板）
３００ 周辺回路層（第２の半導体回路層）
３０１ 電極（第２の導電層）
３０９ 周辺回路
３１０ 第１のトランジスタ（ＭＩＳＦＥＴ）
３５０ 第２の半導体ウェハ（第２の半導体回路基板）

Claims (20)

  1. 第１の導電層を有する第１の半導体回路層と、
    第２の導電層を有する第２の半導体回路層と、
    前記第１の半導体回路層と前記第２の半導体回路層との間に設けられ、前記第１の導電層と接する第３の導電層と、前記第２の導電層と接する第４の導電層と、前記第３の導電層と前記第４の導電層とを電気的に接続し前記第３の導電層に接する第５の導電層とを有する第３の半導体回路層とを備え、
    前記第５の導電層の幅が、前記第３の導電層の幅よりも狭い半導体装置。
  2. 前記第３の導電層の材質と前記第５の導電層の材質が異なる請求項１記載の半導体装置。
  3. 前記第１の導電層、前記第２の導電層、前記第３の導電層、前記第４の導電層は銅（Ｃｕ）を含む請求項１記載の半導体装置。
  4. 前記第５の導電層がタングステンを含む請求項１記載の半導体装置。
  5. 前記第５の導電層が、前記第３の導電層に接する金属窒化膜を含む請求項１記載の半導体装置。
  6. 前記第３の半導体回路層が複数のメモリセルが積層された３次元構造のメモリセルアレイを有する請求項１記載の半導体装置。
  7. 前記第２の半導体回路層がＭＩＳＦＥＴを有する請求項１記載の半導体装置。
  8. 前記第２の半導体回路層が前記メモリセルアレイの周辺回路を有する請求項６記載の半導体装置。
  9. 前記第３の導電層と前記メモリセルアレイとの間に窒素を含む絶縁層を有する請求項６記載の半導体装置。
  10. 前記第１の半導体回路層が、シリコンを含む多結晶半導体層と、前記第１の導電層と前記多結晶半導体層との間に設けられ前記第１の導電層に電気的に接続され前記多結晶半導体層に接する第６の導電層を更に備え、前記第６の導電層の幅が、前記多結晶半導体層の幅よりも狭い請求項１記載の半導体装置。
  11. 半導体基板と、前記半導体基板の上の絶縁層と、前記絶縁層の上の犠牲層と、前記半導体基板と反対側の表面に設けられた第１の導電層と、前記犠牲層に接し前記第１の導電層に電気的に接続される第２の導電層とを有する第１の半導体回路基板と、表面に第３の導電層を有する第２の半導体回路基板を、前記第１の導電層が前記第３の導電層と接するように貼り合わせ、
    前記犠牲層が露出するように、前記半導体基板と前記絶縁層とを除去し、
    前記犠牲層を除去して開口部を形成し、
    前記開口部に第４の導電層を埋め込み、
    前記第１の半導体回路基板と、表面に第５の導電層を有する第３の半導体回路基板を、前記第４の導電層が前記第５の導電層と接するように貼り合わせる半導体装置の製造方法。
  12. 前記犠牲層は、シリコンを含む多結晶半導体である請求項１１記載の半導体装置の製造方法。
  13. 前記第１の導電層、前記第３の導電層、前記第４の導電層、前記第５の導電層は、銅（Ｃｕ）を含む請求項１１記載の半導体装置の製造方法。
  14. 前記第１の半導体回路基板と前記第２の半導体回路基板とを貼り合わせる際に、前記第１の半導体回路基板の表面及び前記第２の半導体回路基板の表面の少なくともいずれか一方にプラズマ処理を行い、
    前記第１の半導体回路基板と前記第３の半導体回路基板とを貼り合わせる際に、前記第１の半導体回路基板の表面及び前記第３の半導体回路基板の表面の少なくともいずれか一方にプラズマ処理を行う請求項１１記載の半導体装置の製造方法。
  15. 前記犠牲層の除去はウェットエッチングによる請求項１１記載の半導体装置の製造方法。
  16. 前記第４の導電層の埋め込みはめっき法による請求項１１記載の半導体装置の製造方法。
  17. 前記第２の導電層がタングステンを含む請求項１１記載の半導体装置の製造方法。
  18. 前記第１の半導体回路基板が複数のメモリセルが積層された３次元構造のメモリセルアレイを有する請求項１１記載の半導体装置の製造方法。
  19. 前記第２の半導体回路基板がＭＩＳＦＥＴを有する請求項１１記載の半導体装置の製造方法。
  20. 前記第２の半導体回路基板が前記メモリセルアレイの周辺回路を有する請求項１８記載の半導体装置の製造方法。
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US (1) US10211166B2 (ja)
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677970B (zh) * 2018-12-07 2019-11-21 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
JP2020155487A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置およびその製造方法
US11177005B2 (en) 2020-02-07 2021-11-16 SK Hynix Inc. Semiconductor memory device having plurality of memory chips
US11183246B1 (en) 2020-05-25 2021-11-23 SK Hynix Inc. Memory device
JP2022513855A (ja) * 2018-12-18 2022-02-09 長江存儲科技有限責任公司 転写された相互接続層を有する３次元メモリデバイスおよびそれらを形成するための方法
JP2022519662A (ja) * 2019-04-30 2022-03-24 長江存儲科技有限責任公司 プログラマブルロジックデバイスおよびｎａｎｄフラッシュメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法
JP2022534538A (ja) * 2019-07-08 2022-08-01 長江存儲科技有限責任公司 ディープアイソレーション構造体を備えた３次元メモリデバイス
US11417626B2 (en) 2019-09-11 2022-08-16 Kioxia Corporation Manufacturing method of semiconductor device
JP2022541833A (ja) * 2019-10-12 2022-09-27 長江存儲科技有限責任公司 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
US11711913B2 (en) 2019-04-30 2023-07-25 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having programmable logic device and NAND flash memory and methods for forming the same
US11721668B2 (en) 2019-04-15 2023-08-08 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having programmable logic device and dynamic random-access memory and methods for forming the same
US11756909B2 (en) 2020-09-07 2023-09-12 Kioxia Corporation Semiconductor storage device and method of manufacturing semiconductor storage device
US11955470B2 (en) 2020-09-28 2024-04-09 Samsung Electronics Co., Ltd. Semiconductor device and electronic system

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
CN107863351B (zh) * 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
US11823888B2 (en) * 2017-12-20 2023-11-21 Samsung Electronics Co., Ltd. Memory stack with pads connecting peripheral and memory circuits
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
KR20210009426A (ko) 2018-06-13 2021-01-26 인벤사스 본딩 테크놀로지스 인코포레이티드 패드로서의 ｔｓｖ
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
KR102480631B1 (ko) * 2018-10-01 2022-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102481648B1 (ko) 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
US10998301B2 (en) 2018-12-21 2021-05-04 Samsung Electronics Co., Ltd. Semiconductor device
US10784282B2 (en) 2018-12-22 2020-09-22 Xcelsis Corporation 3D NAND—high aspect ratio strings and channels
US10957705B2 (en) * 2018-12-24 2021-03-23 Sandisk Technologies Llc Three-dimensional memory devices having a multi-stack bonded structure using a logic die and multiple three-dimensional memory dies and method of making the same
US10665581B1 (en) 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US10811058B2 (en) 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
JP2020141100A (ja) 2019-03-01 2020-09-03 キオクシア株式会社 半導体装置およびその製造方法
WO2020177049A1 (en) * 2019-03-04 2020-09-10 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
CN110121778B (zh) 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
JP2020150037A (ja) 2019-03-11 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
KR20200112013A (ko) 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
KR20200115804A (ko) 2019-03-26 2020-10-08 삼성전자주식회사 평행 구조를 포함하는 반도체 메모리 장치
US11037908B2 (en) * 2019-07-25 2021-06-15 Sandisk Technologies Llc Bonded die assembly containing partially filled through-substrate via structures and methods for making the same
KR20210012710A (ko) 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 수직형 메모리 장치 및 수직형 메모리 장치 제조 방법
KR20210028438A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 메모리 장치
US11289467B2 (en) 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device
JP2021044358A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置及び半導体装置の製造方法
JP2021044477A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021047968A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 記憶装置
CN110854116A (zh) * 2019-10-28 2020-02-28 中国科学院上海微系统与信息技术研究所 一种三维异质集成芯片及其制备方法
WO2021087762A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods thereof
CN111033739B (zh) 2019-11-05 2022-06-28 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
CN110998846A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
KR20210054786A (ko) * 2019-11-06 2021-05-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11871679B2 (en) 2021-06-07 2024-01-09 Western Digital Technologies, Inc. Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same
US11088116B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
KR20210156055A (ko) * 2020-06-17 2021-12-24 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220026654A (ko) * 2020-08-25 2022-03-07 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220042702A (ko) 2020-09-28 2022-04-05 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
KR20220069152A (ko) 2020-11-19 2022-05-27 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112614856B (zh) * 2020-12-17 2024-04-23 长江存储科技有限责任公司 半导体器件及用于制造半导体器件的方法、掩模板系统
WO2022133844A1 (en) * 2020-12-24 2022-06-30 Yangtze Memory Technologies Co., Ltd. Contact pads of three-dimensional memory device and fabrication method thereof
CN113161362B (zh) * 2021-03-15 2022-05-10 长江存储科技有限责任公司 三维存储器及其制作方法
US11889702B2 (en) 2021-06-07 2024-01-30 Western Digital Technologies, Inc. Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same
US11887640B2 (en) 2021-06-07 2024-01-30 Western Digital Technologies, Inc. Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6228753B1 (en) 1999-05-04 2001-05-08 Worldwide Semiconductor Mfg Corp Method of fabricating a bonding pad structure for improving the bonding pad surface quality
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP2006196668A (ja) 2005-01-13 2006-07-27 Toshiba Corp 半導体装置及びその製造方法
TWI285410B (en) * 2006-01-27 2007-08-11 Ind Tech Res Inst Interlayer interconnect of three-dimensional memory and method for manufacturing the same
US8264065B2 (en) * 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US9711555B2 (en) * 2013-09-27 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual facing BSI image sensors with wafer level stacking

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677970B (zh) * 2018-12-07 2019-11-21 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
US11825656B2 (en) 2018-12-07 2023-11-21 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
US10950623B2 (en) 2018-12-07 2021-03-16 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
US11430811B2 (en) 2018-12-07 2022-08-30 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device with select gate cut
US11404441B2 (en) 2018-12-07 2022-08-02 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
JP2022513855A (ja) * 2018-12-18 2022-02-09 長江存儲科技有限責任公司 転写された相互接続層を有する３次元メモリデバイスおよびそれらを形成するための方法
JP7292393B2 (ja) 2018-12-18 2023-06-16 長江存儲科技有限責任公司 転写された相互接続層を有する３次元メモリデバイスおよびそれらを形成するための方法
JP2020155487A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置およびその製造方法
US11721668B2 (en) 2019-04-15 2023-08-08 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having programmable logic device and dynamic random-access memory and methods for forming the same
JP2022519662A (ja) * 2019-04-30 2022-03-24 長江存儲科技有限責任公司 プログラマブルロジックデバイスおよびｎａｎｄフラッシュメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法
US11711913B2 (en) 2019-04-30 2023-07-25 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having programmable logic device and NAND flash memory and methods for forming the same
JP2022534538A (ja) * 2019-07-08 2022-08-01 長江存儲科技有限責任公司 ディープアイソレーション構造体を備えた３次元メモリデバイス
US11417626B2 (en) 2019-09-11 2022-08-16 Kioxia Corporation Manufacturing method of semiconductor device
JP2022541833A (ja) * 2019-10-12 2022-09-27 長江存儲科技有限責任公司 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
US11728236B2 (en) 2019-10-12 2023-08-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having hydrogen blocking layer and fabrication methods thereof
JP7330357B2 (ja) 2019-10-12 2023-08-21 長江存儲科技有限責任公司 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
US11177005B2 (en) 2020-02-07 2021-11-16 SK Hynix Inc. Semiconductor memory device having plurality of memory chips
US11183246B1 (en) 2020-05-25 2021-11-23 SK Hynix Inc. Memory device
US11756909B2 (en) 2020-09-07 2023-09-12 Kioxia Corporation Semiconductor storage device and method of manufacturing semiconductor storage device
US11955470B2 (en) 2020-09-28 2024-04-09 Samsung Electronics Co., Ltd. Semiconductor device and electronic system

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Publication number Publication date
US10211166B2 (en) 2019-02-19
US20180277497A1 (en) 2018-09-27

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