KR20220042702A - 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법 - Google Patents

비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법 Download PDF

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KR20220042702A
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landing pad
extending
pad
memory device
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KR1020200125854A
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안재호
김지원
황성민
임준성
성석강
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삼성전자주식회사
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Abstract

외부와 접속하는 컨택 플러그와 주변 회로 영역의 회로 소자들을 연결하는 컨택 플러그가 연결되는 얼라인 마진(align margin)이 향상된 비휘발성 메모리 장치 및 이를 포함하는 시스템 그리고 비휘발성 메모리 장치 제조 방법이 제공된다. 몇몇 실시예들에 따른 비휘발성 메모리 장치는 제1 방향으로 연장되는 기판, 기판 상에 제1 방향으로 연장되는 접지 선택 라인, 접지 선택 라인 상에 차례로 적층되며, 제1 방향으로 연장되는 복수의 워드 라인들, 접지 선택 라인과, 복수의 워드 라인들로부터 제1 방향으로 이격하여 배치되는 랜딩 패드, 랜딩 패드의 하면에 연결되며, 제1 방향과 교차하는 제2 방향으로 연장되는 후방 컨택 플러그, 랜딩 패드의 하면과 대항하는 상면에 연결되며, 제2 방향으로 연장되는 전방 컨택 플러그, 후방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 입출력 패드, 및 전방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 상부 본딩 패드를 포함한다.

Description

비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법{NONVOLATILE MEMORY DEVICE, SYSTEM INCLUDING THE SAME AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 이를 포함하는 시스템 그리고 비휘발성 메모리 장치 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다. 한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 외부와 접속하는 컨택 플러그와 주변 회로 영역의 회로 소자들을 연결하는 컨택 플러그가 연결되는 얼라인 마진(align margin)이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 외부와 접속하는 컨택 플러그와 주변 회로 영역의 회로 소자들을 연결하는 컨택 플러그가 연결되는 얼라인 마진이 향상된 비휘발성 메모리 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 외부와 접속하는 컨택 플러그와 주변 회로 영역의 회로 소자들을 연결하는 컨택 플러그가 연결되는 얼라인 마진이 향상된 비휘발성 메모리 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 방향으로 연장되는 기판, 기판 상에 제1 방향으로 연장되는 접지 선택 라인, 접지 선택 라인 상에 차례로 적층되며, 제1 방향으로 연장되는 복수의 워드 라인들, 접지 선택 라인과, 복수의 워드 라인들로부터 제1 방향으로 이격하여 배치되는 랜딩 패드, 랜딩 패드의 하면에 연결되며, 제1 방향과 교차하는 제2 방향으로 연장되는 후방 컨택 플러그, 랜딩 패드의 하면과 대항하는 상면에 연결되며, 제2 방향으로 연장되는 전방 컨택 플러그, 후방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 입출력 패드, 및 전방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 상부 본딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 회로 소자들을 포함하는 주변 영역, 및 복수의 회로 소자들과 전기적으로 연결되고, 데이터를 저장하는 셀 영역을 포함하되, 셀 영역은, 제1 방향으로 연장되는 기판, 기판 상에 제1 방향으로 연장되는 접지 선택 라인, 접지 선택 라인 상에 차례로 적층되며, 제1 방향으로 연장되는 복수의 워드 라인들, 접지 선택 라인과 복수의 워드 라인들을 관통하고, 제1 방향과 교차하는 제2 방향으로 연장되며, 데이터를 저장하는 채널 구조체, 접지 선택 라인과, 복수의 워드 라인들로부터 제1 방향으로 이격하여 배치되는 랜딩 패드, 랜딩 패드의 하면에 연결되며, 제1 방향과 교차하는 제2 방향으로 연장되는 후방 컨택 플러그, 랜딩 패드의 하면과 대항하는 상면에 연결되며, 제2 방향으로 연장되는 전방 컨택 플러그, 후방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 입출력 패드, 및 전방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 상부 본딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 시스템은, 메인 기판, 메인 기판 상의 비휘발성 메모리 장치, 및 메인 기판 상에서 비휘발성 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 비휘발성 메모리 장치는, 제1 방향으로 연장되는 기판, 기판 상에 제1 방향으로 연장되는 접지 선택 라인, 접지 선택 라인 상에 차례로 적층되며, 제1 방향으로 연장되는 복수의 워드 라인들, 접지 선택 라인과 복수의 워드 라인들을 관통하고, 제1 방향과 교차하는 제2 방향으로 연장되며, 데이터를 저장하는 채널 구조체, 접지 선택 라인과, 복수의 워드 라인들로부터 제1 방향으로 이격하여 배치되는 랜딩 패드, 랜딩 패드의 하면에 연결되며, 제1 방향과 교차하는 제2 방향으로 연장되는 후방 컨택 플러그, 랜딩 패드의 하면과 대항하는 상면에 연결되며, 제2 방향으로 연장되는 전방 컨택 플러그, 후방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 입출력 패드, 및 전방 컨택 플러그와 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 상부 본딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법은, 기판 상에 층간 절연층과 희생 절연막을 제1 방향으로 교대로 적층하여 형성하고, 기판, 층간 절연층과, 희생 절연막을 컷하여 랜딩 패드 컷 트렌치를 형성하고, 희생 절연막을 제거하고, 제1 도전 물질을 채워 랜딩 패드를 형성하고,랜딩 패드 컷 트렌치에 제2 도전 물질을 채워 랜딩 패드 컷를 형성하고, 랜딩 패드의 상면에 연결되며, 랜딩 패드 상면 상의 층간 절연층을 관통하고, 제1 방향으로 연장되는 전방 컨택 플러그를 형성하고, 랜딩 패드의 상면과 대향하는 랜딩 패드의 하면과 연결되며, 랜딩 패드 하면 상의 층간 절연층을 관통하고, 기판을 관통하고, 제1 방향으로 연장되는 후방 컨택 플러그를 형성하고, 후방 컨택 플러그와 연결되는 입출력 패드를 기판과 후방 컨택 플러그 상에 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다.
도 2 및 도 3은 도 1의 CSLR 영역을 확대한 예시적인 확대도들이다.
도 4는 도 1의 R1 영역을 확대한 예시적인 확대도이다.
도 5은 도 4의 A-A'를 따라 절단한 예시적인 단면도이다.
도 6 내지 도 10은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법의 중간 단계를 설명하기 위한 예시적인 도면이다.
도 11는 도 1의 R1 영역을 확대한 다른 예시적인 확대도이다.
도 12는 도 11의 A-A'를 따라 절단한 예시적인 단면도이다.
도 13은 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다.
도 14는 도 13의 R2 영역을 확대한 예시적인 확대도이다.
도 15은 도 14의 A-A'를 따라 절단한 예시적인 단면도이다.
도 16는 도 14의 R2 영역을 확대한 다른 예시적인 확대도이다.
도 17는 도 16의 B-B'를 따라 절단한 예시적인 단면도이다.
도 18은 도 16의 C-C'를 따라 절단한 예시적인 단면도이다.
도 19은 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다.
도 20은 도 19의 R3 영역을 확대한 예시적인 단면도이다.
도 21는 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다.
도 22은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 도시한 예시적인 블록도이다.
도 23는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 도시한 예시적인 사시도이다.
도 24과 도 25은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 도 23의 비휘발성 메모리 패키지를 I-I'를 따라 절단한 예시적인 단면도이다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다. 도 2 및 도 3은 도 1의 CSLR 영역을 확대한 예시적인 확대도들이다.
도 1을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400a)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
몇몇 실시예들에 따른 메모리 장치(400a)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c, 230d), 제1 메탈층(230a, 230b, 230c, 230d) 상에 형성되는 제2 메탈층(240a, 240b, 240c, 240d)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c, 230d)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c, 240d)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c, 230d)과 제2 메탈층(240a, 240b, 240c, 240d)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c, 240d) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c, 240d)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c, 240d)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c, 230d), 및 제2 메탈층(240a, 240b, 240c, 240d)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(319)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다.
채널 구조체(CH)는 도 2 및 도 3에 도시된 것처럼, 수직 방향(Z)으로 연장되며, 데이터 저장층(397), 채널층(390), 및 매립 절연층(391) 등을 포함할 수 있으며, 채널층(390)은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제2 방향(Y축 방향)을 따라 연장될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(400a)의 제2 기판(310)과 접지 선택 라인(320), 그리고 채널 구조체들(CH)은 다양한 형태로 형성될 수 있다. 이하의 도 2 및 도 3을 통하여, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300a)의 제2 기판(310)과 접지 선택 라인(320), 그리고 채널 구조체들(CH)의 다양한 구조를 CSLR 영역을 확대하여 예시적으로 살펴본다.
도 2 및 도 3은 도 1의 CSLR 영역을 설명하기 위한 다양한 예시적인 확대도들이다.
도 1 내지 도 3을 참조하면, 채널층(390)은 제3 방향(Z)으로 연장될 수 있다. 채널층(390)은 적층된 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 채널층(390)은 원통 형상, 사각통 형상, 속이 찬 필러 형상, 단일 컵 형상 등 다양한 형상을 가질 수도 있다. 채널층(390)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연층(330I)은 도 1의 층간 절연층(315)에 대응될 수 있다. 데이터 저장층(397)은 채널층(390)과 워드 라인들(330) 사이에 개재될 수 있다. 예를 들어, 데이터 저장층(397)은 채널층(390)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 데이터 저장층(397)은 다중막으로 형성될 수 있다. 예를 들어, 데이터 저장층(397)은 채널층(390) 상에 차례로 적층되는 터널 절연막(397a), 전하 저장막(397b) 및 블로킹 절연막(397c)을 포함할 수 있다. 터널 절연막(397a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(397b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(397c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다. 몇몇 실시예에서, 데이터 저장층(397)은 각각의 워드 라인들(330)의 표면을 따라 연장되는 게이트 절연막(397d)을 더 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 매립 절연층(391)을 더 포함할 수 있다. 매립 절연층(391)은 컵 형상인 반도체 패턴(390)의 내부를 채우도록 형성될 수 있다. 매립 절연층(391)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
공통 소스 라인(319)은 채널 구조체(CH)의 채널층(390)과 접속되도록 형성될 수 있다.
도 2에 도시된 것처럼, 몇몇 실시예에서, 채널 구조체(CH)는 공통 소스 라인(319)을 관통하여 제2 기판(310) 내에 매립될 수 있다. 공통 소스 라인(319)은 데이터 저장층(397)의 일부를 관통하여 채널층(390)의 측면과 접속될 수 있다.
도 3에 도시된 것처럼, 몇몇 실시예에서, 공통 소스 라인(319)의 적어도 일부는 제2 기판(310) 내에 매립될 수 있다. 공통 소스 라인(319)은 예를 들어, 제2 기판(310)으로부터 선택적 에피 성장(SEG; Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 채널 구조체(CH)는 정보 저장막(392)의 일부를 관통하여 공통 소스 라인(319)의 상면과 접속될 수 있다.
다시 도 1을 참조하면, 도 1에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제1 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제1 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(319)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(305)이 배치될 수 있다.
도 1를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 후방 컨택 플러그(303a), 랜딩 패드(302a), 전방 컨택 플러그(303b), 및 상부 본딩 패드(373)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 랜딩 패드(302a)는 접지 선택 라인(320)과 제1 방향(X 방향)으로 이격하여 형성될 수 있다. 또한, 랜딩 패드(302a)는 접지 선택 라인(320)과 제3 방향(Z 방향)으로 동일한 높이에 형성될 수 있다.
후방 컨택 플러그(303a)는 제3 방향(Z)으로 연장되며, 랜딩 패드(302a)와 전기적으로 연결될 수 있다. 또한, 후방 컨택 플러그(303a)는 측면 절연층(313)을 관통하여, 제2 입출력 패드(305)와 전기적으로 연결될 수 있다.
이때, 랜딩 패드(302a)를 통해, 제2 입출력 패드(305)로부터 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나를 연결하는 후방 입출력 컨택 플러그(303a)의 얼라인 마진(align margin)을 향상시킬 수 있다. 즉, 랜딩 패드(302a)를 통해 몇몇 실시예들에 따른 비휘발성 메모리 장치의 수율을 향상시킬 수 있다. 후방 입출력 컨택 플러그(303a)의 얼라인 마진을 항샹시키는 랜딩 패드(302a)를 이하의 도 4 내지 도 12을 통해 자세히 설명한다.
도 4는 도 1의 R1 영역을 확대한 예시적인 확대도이다. 참고적으로, 도 4는 도 1의 R1 영역을 제3 방향(Z 방향)에서 바라본 상면도이다.
도 1 및 도 4를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 R1 영역의 예시적인 R1a 영역을 제3 방향(Z 방향)에서 바라보았을 때, 랜딩 패드(302a)는 제1 방향(X 방향)으로 제2 길이(D2)로 형성될 수 있다.
랜딩 패드(302a)의 하면은 제3 방향(Z 방향)으로 연장되는 후방 입출력 컨택 플러그(303a)와 연결될 수 있다. 랜딩 패드(302a)의 하면에서 후방 입출력 컨택 플러그(303a)와 만나는 면을 후방 접촉면(BCF)로 정의할 수 있다. 랜딩 패드(302a)의 하면과 대향하는 상면은 제3 방향(Z 방향)으로 연장되는 전방 입출력 컨택 플러그(303b)와 연결될 수 있다. 랜딩 패드(302a)의 상면에서 전방 입출력 컨택 플러그(303b)와 만나는 면을 전방 접촉면(FCF)로 정의할 수 있다. 랜딩 패드(302a)의 측면에는 랜딩 패드(302a) 형성을 위해 이용된 랜딩 패드 컷(B_C)이 배치될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 후방 접촉면(BCF)과 전방 접촉면(FCF)은 서로 만나지 않을 수 있다. 이하에서, 도 5을 통해, R1a 영역을 A-A' 단면으로 잘라서 더 자세히 살펴본다. 몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 예를 들어, 후방 접촉면(BCF)의 일부와 전방 접촉면(FCF)의 일부가 서로 오버랩될 수도 있다.
도 5은 도 4의 A-A'를 따라 절단한 예시적인 단면도이다.
도 1 및 도 5을 참조하면, 몇몇 실시예들에 따른 R1a 영역에서 제2 입출력 패드(305)는 후방 입출력 컨택 플러그(303a), 랜딩 패드(302a), 전방 입출력 컨택 플러그(303b), 및 상부 본딩 패드(373)를 통해 회로 소자(220a)와 전기적으로 연결될 수 있다.
더 자세히는, 회로 소자(220a)로부터 제3 방향(Z 방향)으로 차례로 적층된 제1 메탈층(230d), 제2 메탈층(240d), 및 하부 본딩 메탈(271a, 272a)을 통해 상부 본딩 패드(373)와 전기적으로 연결될 수 있다.
또한, 상부 본딩 패드(373)는 제1 메탈층(350d)과 제2 메탈층(360d)을 통해 전방 컨택 플러그(303b)와 전기적으로 연결될 수 있다.
이때, 제2 입출력 패드(305)가 회로 소자(220a)와 전기적으로 연결되기 위해 배치되는 후방 입출력 컨택 플러그(303a)의 얼라인 마진은 제1 방향(X 방향)으로 제2 길이(D2)만큼을 가질 수 있다. 제2 길이(D2)는 상부 본딩 패드(373)의 제1 방향(X 방향)으로의 제1 길이(D1)보다 더 길다. 따라서, 랜딩 패드(302a)가 존재하지 않는 경우, 제2 입출력 패드(305)가 회로 소자(220a)와 전기적으로 연결되기 위한 얼라인 마진이 제1 길이(D1)인 경우, 얼라인 마진이 매우 작아 비휘발성 메모리 장치의 수율이 감소할 수 있다. 즉, 상부 본딩 패드(373)의 제1 길이(D1)보다 더 긴 제2 길이(D2)를 갖고, 도전성 물질을 포함하는 랜딩 패드(302a)를 형성함으로써, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제2 입출력 패드(305)로부터 회로 소자(220a)에 연결되는 후방 입출력 컨택 플러그(303a)의 얼라인 마진을 향상시킬 수 있다. 이를 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 수율 역시 향상시킬 수 있다. 랜딩 패드(302a)의 제2 길이(D2)는 제1 방향(X 방향)에 한정되는 것은 아니다. 예를 들어, 랜딩 패드(302a)의 제2 방향(Y 방향)으로의 길이가 상부 본딩 패드(373)의 제2 방향(Y 방향)으로의 길이보다 더 길 수도 있다. 또는 예를 들어, 랜딩 패드(302a)를 제3 방향(Z 방향)에서 바라보았을 때의 면적이 상부 본딩 패드(373)를 제3 방향(Z 방향)에서 바라보았을 때의 면적보다 더 클 수도 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치의 랜딩 패드(302a)는 희생막을 이용한 리플레이스먼트(replacement) 공정을 통해 형성될 수 있다. 리플레이스먼트 공정을 통해 랜딩 패드 컷(B_C)이 형성될 수 있다. 이하에서, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 R1a 영역을 예를 들어, 도 6 내지 도 10을 통해 설명한다.
도 6 내지 도 10은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법의 중간 단계를 설명하기 위한 예시적인 도면이다. 참고적으로, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위해, 도 5의 도면을 상하 반전하여 설명한다.
먼저, 도 6를 참조하면, 상부 절연막(301) 상에 기판(310)과 층간 절연층(315)과 희생막(S_L), 그리고 층간 절연층(315)을 차례로 적층시킨다.
희생막(S_L)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 풍부형 질화물(Si-rich nitride) 및 나노크리스탈 실리콘(nanocrystalline Si) 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 희생막(S_L)은 실리콘 질화물을 포함하는 것으로 설명한다.
층간 절연층(315)은 절연성 물질을 포함할 수 있다. 층간 절연층(315)은 예를 들어, 예를 들어, BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이후, 도 7를 참조하면, 기판(310)의 일부, 층간 절연층(315), 및 희생막(S_L)을 식각하여 랜딩 패드 컷 트렌치(B_C_T)를 형성할 수 있다.
계속해서, 도 8을 참조하면, 희생막(S_L)을 제거한다. 희생막(S_L)은 랜딩 패드 컷 트렌치(B_C_T)의 공간을 이용하여, 풀백 공정을 통해 제거될 수 있다. 즉, 희생막(S_L)이 제거된 자리에 리세스가 형성될 수 있다.
이어서, 도 9을 참조하면, 풀백 공정을 통해 형성된 리세스를 도전 물질로 채워 랜딩 패드(302a)를 형성할 수 있다. 도전 물질은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 랜딩 패드(302a)를 형성하는 도전 물질은 접지 선택 라인(320)을 형성하는 도전 물질과 같은 물질일 수 있다.
이후, 도 10을 참조하면, 랜딩 패드 컷 트렌치(B_C_T)를 절연성 물질로 채워 랜딩 패드 컷(B_C)을 형성할 수 있다. 랜딩 패드 컷(B_C)을 형성하는 절연성 물질은 예를 들어, BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이후, 제3 방향(Z 방향)으로 연장되는 전방 입출력 컨택 플러그(303b)와 상부 본딩 패드(373)를 차례로 형성하여, 주변 회로 영역(PERI)의 하부 본딩 메탈(272a)과 본딩시킬 수 있다. 이후, 상부 절연막(301)과 층간 절연층(315)을 식각하여 후방 입출력 컨택 플러그(303a)를 랜딩 패드(302a)와 접촉하도록 형성하고, 후방 입출력 컨택 플러그(303a)와 상부 절연막(301) 상에 제2 입출력 패드(305)를 형성하여 도 5과 같은 구성을 형성할 수 있다.
이하에서, 몇몇 실시예들에 따른 도 1의 비휘발성 메모리 장치의 R1 영역의 다른 예를 도 11 및 도 12을 통해 설명한다. 참고적으로, 상술된 설명과 중복되는 설명은 생략하고, 차이점을 중심으로 설명한다.
도 11는 도 1의 R1 영역을 확대한 다른 예시적인 확대도이다. 참고적으로, 도 11는 도 1의 R1 영역을 제3 방향(Z 방향)에서 바라본 상면도이다.
도 1 및 도 11를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 R1 영역의 예시적인 R1b 영역을 제3 방향(Z 방향)에서 바라보았을 때, 랜딩 패드(302a)는 제1 방향(X 방향)으로 제2 길이(D2)로 형성될 수 있다.
랜딩 패드(302a)의 하면은 제3 방향(Z 방향)으로 연장되는 후방 입출력 컨택 플러그(303a)와 연결될 수 있다. 랜딩 패드(302a)의 하면에서 후방 입출력 컨택 플러그(303a)와 만나는 면을 후방 접촉면(BCF)로 정의할 수 있다. 랜딩 패드(302a)의 하면과 대향하는 상면은 제3 방향(Z 방향)으로 연장되는 전방 입출력 컨택 플러그(303b)와 연결될 수 있다. 랜딩 패드(302a)의 상면에서 전방 입출력 컨택 플러그(303b)와 만나는 면을 전방 접촉면(FCF)로 정의할 수 있다. 랜딩 패드(302a)의 측면에는 랜딩 패드(302a) 형성을 위해 이용된 랜딩 패드 컷(B_C)이 배치될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 후방 접촉면(BCF)과 전방 접촉면(FCF)은 서로 오버랩되지 않을 수 있다. 더 자세히는, 전방 접촉면(FCF)이 후방 접촉면(BCF)이 서로 겹치지 않을 수 있다. 이하에서, 도 12을 통해, R1b 영역을 A-A' 단면으로 잘라서 더 자세히 살펴본다. 몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 예를 들어, 후방 접촉면(BCF)과 전방 접촉면(FCF)이 서로 오버랩되지 않는 어떤 위치에든 배치될 수 있다.
도 12는 도 11의 A-A'를 따라 절단한 예시적인 단면도이다.
도 1 및 도 12을 참조하면, 몇몇 실시예들에 따른 R1b 영역에서 제2 입출력 패드(305)는 후방 입출력 컨택 플러그(303a), 랜딩 패드(302a), 전방 입출력 컨택 플러그(303b), 및 상부 본딩 패드(373)를 통해 회로 소자(220a)와 전기적으로 연결될 수 있다.
더 자세히는, 회로 소자(220a)로부터 제3 방향(Z 방향)으로 차례로 적층된 제1 메탈층(230d), 제2 메탈층(240d), 및 하부 본딩 메탈(271a, 272a)을 통해 상부 본딩 패드(373)와 전기적으로 연결될 수 있다.
또한, 상부 본딩 패드(373)는 제1 메탈층(350d)과 제2 메탈층(360d)을 통해 전방 컨택 플러그(303b)와 전기적으로 연결될 수 있다.
이때, 제2 입출력 패드(305)가 회로 소자(220a)와 전기적으로 연결되기 위해 배치되는 후방 입출력 컨택 플러그(303a)의 얼라인 마진은 제1 방향(X 방향)으로 제2 길이(D2)만큼을 가질 수 있다. 제2 길이(D2)는 상부 본딩 패드(373)의 제1 방향(X 방향)으로의 제1 길이(D1)보다 더 길다. 따라서, 랜딩 패드(302a)가 존재하지 않는 경우, 제2 입출력 패드(305)가 회로 소자(220a)와 전기적으로 연결되기 위한 얼라인 마진이 제1 길이(D1)인 경우, 얼라인 마진이 매우 작아 비휘발성 메모리 장치의 수율이 감소할 수 있다. 즉, 상부 본딩 패드(373)의 제1 길이(D1)보다 더 긴 제2 길이(D2)를 갖고, 도전성 물질을 포함하는 랜딩 패드(302a)를 형성함으로써, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제2 입출력 패드(305)로부터 회로 소자(220a)에 연결되는 후방 입출력 컨택 플러그(303a)의 얼라인 마진을 향상시킬 수 있다. 이를 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 수율 역시 향상시킬 수 있다. 랜딩 패드(302a)의 제2 길이(D2)는 제1 방향(X 방향)에 한정되는 것은 아니다. 예를 들어, 랜딩 패드(302a)의 제2 방향(Y 방향)으로의 길이가 상부 본딩 패드(373)의 제2 방향(Y 방향)으로의 길이보다 더 길 수도 있다. 또는 예를 들어, 랜딩 패드(302a)를 제3 방향(Z 방향)에서 바라보았을 때의 면적이 상부 본딩 패드(373)를 제3 방향(Z 방향)에서 바라보았을 때의 면적보다 더 클 수도 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치의 랜딩 패드(302a)는 희생막을 이용한 리플레이스먼트(replacement) 공정을 통해 형성될 수 있다. 리플레이스먼트 공정을 통해 랜딩 패드 컷(B_C)이 형성될 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법은 도 6 내지 도 10을 통해 상술된 설명과 유사하므로 설명을 생략한다.
다시 도 1을 참조하면, 실시예들에 따라, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(380)과 오버랩되지 않을 수 있다. 도 1을 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
몇몇 실시예들에 따라, 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400a)는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(400a)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(276a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
이하에서는 상술된 설명과 중복되는 설명은 생략하고, 몇몇 실시예들에 따른 도 1의 비휘발성 메모리 장치(400a)와 다른 점을 중심으로 설명한다.
도 13은 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다.
도 13을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400b)는 도 1의 몇몇 실시예들에 따른 비휘발성 메모리 장치(400a)와는 달리 외부 패드 본딩 영역(PA)에 복수의 제2 입출력 패드들(305a, 305b), 복수의 후방 입출력 컨택 플러그들(303a, 303c), 복수의 랜딩 패드들(302a, 302b), 복수의 전방 입출력 컨택 플러그들(303b, 303d), 복수의 상부 본딩 패드들(373a, 373b), 복수의 하부 본딩 메탈들(272a, 271a, 272d, 271a), 복수의 제2 메탈층들(240d, 240e), 복수의 제1 메탈층들(230d, 230e), 그리고 복수의 회로 소자들(220a, 220d)을 포함할 수 있다.
더 자세히는, 제2 입출력 패드(305a)는 후방 입출력 컨택 플러그(303a), 랜딩 패드(302a), 전방 입출력 컨택 플러그(303b), 상부 본딩 패드(373a)를 통해 회로 소자(220a)와 전기적으로 연결될 수 있다. 또한, 제2 입출력 패드(305b)는 후방 입출력 컨택 플러그(303c), 랜딩 패드(302b), 전방 입출력 컨택 플러그(303d), 상부 본딩 패드(373b)를 통해 회로 소자(220d)와 전기적으로 연결될 수 있다.
복수의 랜딩 패드들(302a, 302b)는 랜딩 패드 컷(B_C)을 통해 형성될 수 있으며, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400b)는 복수의 랜딩 패드들(302a, 302b) 각각을 통해, 복수의 후방 입출력 컨택 플러그들(303a, 303c) 각각의 얼라인 마진을 향상시킬 수 있다. 이를 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400b)의 수율 또한 향상시킬 수 있다.
도 14는 도 13의 R2 영역을 확대한 예시적인 확대도이다. 참고적으로, 도 14는 도 13의 R2 영역을 제3 방향(Z 방향)에서 바라본 상면도이다.
도 13 및 도 14를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 R2 영역의 예시적인 R2a 영역을 제3 방향(Z 방향)에서 바라보았을 때, 랜딩 패드들(302a, 302b)은 각각 제1 방향(X 방향)으로 제3 길이(D2a)와 제4 길이(D2b)로 형성될 수 있다.
복수의 랜딩 패드들(302a, 302b)의 하면은 제3 방향(Z 방향)으로 연장되는 복수의 후방 입출력 컨택 플러그들(303a, 303c)와 연결될 수 있다. 복수의 랜딩 패드들(302a, 302b)의 하면에서 복수의 후방 입출력 컨택 플러그들(303a, 303c)와 만나는 면을 후방 접촉면(BCFa, BCFb)로 정의할 수 있다. 복수의 랜딩 패드들(302a, 302b)의 하면과 대향하는 상면은 제3 방향(Z 방향)으로 연장되는 복수의 전방 입출력 컨택 플러그들(303b, 303d)와 연결될 수 있다. 복수의 랜딩 패드들(302a, 302b)의 상면에서 복수의 전방 입출력 컨택 플러그들(303b, 303d)와 만나는 면을 전방 접촉면(FCFa, FCFb)로 정의할 수 있다. 복수의 랜딩 패드들(302a, 302b)의 사이에는 복수의 랜딩 패드들(302a, 302b) 형성을 위해 이용된 랜딩 패드 컷(B_C)이 배치될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 후방 접촉면(BCFa, BCFb)과 전방 접촉면(FCFa, FCFb) 각각은 서로 오버랩될 수 있다. 더 자세히는, 전방 접촉면(FCFa, FCFb) 각각이 후방 접촉면(BCFa, BCFb)에 포함될 수 있다. 이하에서, 도 15을 통해, R2a 영역을 A-A' 단면으로 잘라서 더 자세히 살펴본다. 몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 예를 들어, 후방 접촉면(BCFa, BCFb) 각각의 일부와 전방 접촉면(FCFa, FCFb) 각각의 일부가 서로 오버랩될 수도 있다.
도 15은 도 14의 A-A'를 따라 절단한 예시적인 단면도이다.
도 13 및 도 15을 참조하면, 몇몇 실시예들에 따른 R2a 영역에서 복수의 제2 입출력 패드들(305a, 305b)는 각각 복수의 후방 입출력 컨택 플러그들(303a, 303c), 복수의 랜딩 패드들(302a, 302b), 복수의 전방 입출력 컨택 플러그들(303b, 303d), 및 복수의 상부 본딩 패드들(373a, 373b) 각각을 통해 각각의 회로 소자들(220a, 220b)와 전기적으로 연결될 수 있다.
더 자세히는, 각각의 회로 소자들(220a, 220b)로부터 제3 방향(Z 방향)으로 차례로 적층된 제1 메탈층(230d, 230e), 제2 메탈층(240d, 240e), 및 하부 본딩 메탈(271a, 272a, 271d, 272d)을 통해 복수의 상부 본딩 패드들(373a, 373b)과 전기적으로 연결될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치의 복수의 랜딩 패드들(302a, 302b)는 희생막을 이용한 리플레이스먼트(replacement) 공정을 통해 형성될 수 있다. 리플레이스먼트 공정을 통해 랜딩 패드 컷(B_C)이 형성될 수 있다. 이하에서, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법은 상술된 도 6 내지 도 10의 설명과 유사하므로 설명을 생략한다.
도 16는 도 14의 R2 영역을 확대한 다른 예시적인 확대도이다. 참고적으로, 도 16는 도 13의 R2 영역을 제3 방향(Z 방향)에서 바라본 상면도이다.
도 13 및 도 16를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 R2 영역의 예시적인 R2b 영역을 제3 방향(Z 방향)에서 바라보았을 때, 랜딩 패드들(302a, 302b)은 랜딩 패드 컷(B_C)을 통한 리플레이스먼트 공정으로 인해 연결된 형상을 가질 수 있다. 따라서, 랜딩 패드들(302a, 302b)은 하나의 랜딩 패드(302)를 형성할 수도 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치의 랜딩 패드들(302a, 302b) 각각 제1 방향(X 방향)으로 제3 길이(D2a)와 제4 길이(D2b)로 형성될 수 있다. 랜딩 패드(302)의 형상은 이에 제한되지 않고 타원형 형상을 가질 수도 있다.
랜딩 패드(302)의 하면은 제3 방향(Z 방향)으로 연장되는 후방 입출력 컨택 플러그(303a)와 연결될 수 있다. 랜딩 패드(302)의 하면에서 후방 입출력 컨택 플러그(303a)와 만나는 면을 후방 접촉면(BCFa)로 정의할 수 있다. 랜딩 패드(302)의 하면과 대향하는 상면은 제3 방향(Z 방향)으로 연장되는 전방 입출력 컨택 플러그(303d)와 연결될 수 있다. 랜딩 패드(302)의 상면에서 전방 입출력 컨택 플러그(303d)와 만나는 면을 전방 접촉면(FCFb)로 정의할 수 있다. 랜딩 패드(302)의 중앙에는 랜딩 패드(302) 형성을 위해 이용된 랜딩 패드 컷(B_C)이 배치될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 후방 접촉면(BCFa)과 전방 접촉면(FCFb)은 서로 오버랩되 않을 수 있다. 더 자세히는, 전방 접촉면(FCFb)이 후방 접촉면(BCFa)과 서로 겹치지 않을 수 있다. 이하에서, 도 17을 통해, R2b 영역을 B-B' 단면으로 잘라서 더 자세히 살펴본다. 또한, 도 18을 통해, R2b 영역을 C-C' 단면으로 잘라서 더 자세히 살펴본다. 몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 예를 들어, 후방 접촉면(BCFa)과 전방 접촉면(FCFb)이 서로 오버랩되지 않는 어떤 위치에든 배치될 수 있다.
도 17는 도 16의 B-B'를 따라 절단한 예시적인 단면도이다. 도 18은 도 16의 C-C'를 따라 절단한 예시적인 단면도이다.
도 17를 참조하면, 회로 소자(220d)와 전방 입출력 컨택 플러그(303d) 및 랜딩 패드(302b)가 전기적으로 연결될 수 있다.
도 18을 참조하면, 제2 입출력 패드(305a)와 후방 입출력 컨택 플러그(303a)와 랜딩 패드(302a)가 전기적으로 연결될 수 있다.
즉, 제2 입출력 패드(305a)가 랜딩 패드(302)를 통해, 회로 소자(220d)와 전기적으로 연결될 수 있다.
도 19은 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다. 도 20은 도 19의 R3 영역을 확대한 예시적인 단면도이다.
도 19 및 도 20을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400c)는 몇몇 실시예들에 따른 도 1의 비휘발성 메모리 장치(400a)와는 달리, 접지 선택 라인(320)과 동일한 높이에 형성되는 랜딩 패드(302a)에 더해 워드라인(331)과 동일한 높이에 형성되는 랜딩 패드(302c)를 더 포함할 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 다른 워드라인(332 내지 338)과 동일한 높이에 형성되는 랜딩 패드들을 더 포함할 수도 있다. 또다른 예를 들어, 몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 워드라인들(330)의 상부 및 하부에 배치되는 스트링 선택 라인들 및/또는 접지 선택 라인과 동일한 높이에 형성되는 랜딩 패드들을 더 포함할 수도 있다.
도 21는 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 도시하는 예시적인 도면이다.
도 21를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400d)는 도 1의 비휘발성 메모리 장치(400a)와는 달리, 랜딩 패드(302c)가 워드라인(331)과 동일한 높이에 형성될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 다른 워드라인(332 내지 338)과 동일한 높이에 랜딩 패드가 형성될 수도 있다. 또다른 예를 들어, 몇몇 실시예들에 따른 비휘발성 메모리 장치는 이에 제한되지 않고, 워드라인들(330)의 상부 및 하부에 배치되는 스트링 선택 라인들 및/또는 접지 선택 라인과 동일한 높이에 랜딩 패드가 형성될 수도 있다.
도 22은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 도시한 예시적인 블록도이다.
도 22을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 비휘발성 메모리 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 21를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 23는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 도시한 예시적인 사시도이다.
도 23을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 비휘발성 메모리 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 비휘발성 메모리 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 비휘발성 메모리 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 비휘발성 메모리 패키지(2003)에 데이터를 기록하거나, 비휘발성 메모리 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 비휘발성 메모리 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 비휘발성 메모리 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 비휘발성 메모리 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
비휘발성 메모리 패키지(2003)는 서로 이격된 제1 및 제2 비휘발성 메모리 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 비휘발성 메모리 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 비휘발성 메모리 패키지일 수 있다. 제1 및 제2 비휘발성 메모리 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 22의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 워드라인들(3210) 및 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 21를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 비휘발성 메모리 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 비휘발성 메모리 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 24과 도 25은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 도 23의 비휘발성 메모리 패키지를 I-I'를 따라 절단한 예시적인 단면도이다.
도 24를 참조하면, 비휘발성 메모리 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 워드라인들(4210), 워드라인들(4210)을 관통하는 채널 구조체들(4220)과 분리 구조물(4230), 및 채널 구조체들(4220) 및 워드라인들(4210)의 워드라인들(도 22의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 채널 구조체들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들(도 22의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 22의 1115)을 통하여, 각각 채널 구조체들(4220) 및 워드라인들(도 22의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 반도체 칩들(2200a)은 제2 구조물(4200) 내에 랜딩 패드(4302)를 더 포함할 수 있다. 또한, 랜딩 패드(4302)의 측면에 랜딩 패드 컷(B_C)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 입출력 패드(도 23의 2210)와 전기적으로 연결될 수 있다. 또한, 입출력 연결 배선(4265)은 제1 접합 구조물들(4150) 중 일부와 전기적으로 연결될 수 있다. 입출력 연결 배선(4265)은 도 1 내지 도 21를 통해 상술된 전방 입출력 컨택 플러그와 후방 입출력 컨택 플러그를 통칭한 용어일 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 23의 2210)를 더 포함할 수 있다.
도 24의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 24의 반도체 칩들(2200a)과 같은 하나의 비휘발성 메모리 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 25을 참조하면, 반도체 패키지(2003B)에서, 반도체 칩들(2200b)은 서로 수직 정렬될 수 있다. 반도체 칩들(2200b) 각각은 반도체 기판(5010), 및 반도체 기판(5010) 아래에 형성된 제1 구조물(5100), 및 제1 구조물(5100) 아래에서 제1 구조물(5100)과 웨이퍼 본딩 방식으로 제1 구조물(5100)과 접합된 제2 구조물(5200)을 포함할 수 있다.
제1 구조물(5100)은 주변 배선(5110) 및 제1 접합 구조물들(5150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(5200)은 공통 소스 라인(5205), 공통 소스 라인(5205)과 제1 구조물(5100) 사이의 워드라인들(5210), 워드라인들(5210)을 관통하는 채널 구조체들(5220)과 분리 구조물들(5230), 및 채널 구조체들(5220) 및 워드라인들(5210)의 워드라인들(도 22의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(5250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(5250)은 채널 구조체들(5220)과 전기적으로 연결되는 비트라인들(5240) 및 워드라인들(도 22의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 22의 1115)을 통하여, 채널 구조체들(5220) 및 워드라인들(도 22의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(5100)의 제1 접합 구조물들(5150) 및 제2 구조물(5200)의 제2 접합 구조물들(5250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(5150) 및 제2 접합 구조물들(5250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200b) 중 최상부의 반도체 칩을 제외한 나머지 반도체 칩들은 반도체 기판(5010) 상의 후면 절연층(5300), 후면 절연층(5300) 상의 후면 입출력 패드들(5320), 및 반도체 기판(5010)과 후면 절연층(5300)을 관통하고 제1 구조물(5100)의 주변 배선들(5110)과 후면 입출력 패드들(5320)을 전기적으로 연결하는 관통 전극 구조물들(5310)을 더 포함할 수 있다. 관통 전극 구조물들(5310) 각각은 관통 전극(5310a) 및 관통 전극(5310a)의 측면을 둘러싸는 절연성 스페이서(5310b)를 포함할 수 있다. 반도체 장치(2003B)는 반도체 칩들(2200b) 각각의 하부에 배치되는 연결 구조물들(5400), 예를 들어 도전성 범프들을 더 포함할 수 있다. 연결 구조물들(5400)은 반도체 칩들(2200b)을 전기적으로 연결할 수 있고, 반도체 칩들(2200b)과 패키지 기판(2100)을 전기적으로 연결할 수 있다. 언더필 물질층(5510)은 도전성 범프(5400)의 측면을 둘러쌀 수 있다.
몇몇 실시예들에 따른 반도체 칩들(2200b)은 제2 구조물(5200) 내에 랜딩 패드(5302)와 랜딩 패드(5302)의 측면에 형성되는 랜딩 패드 컷(B_C)을 더 포함할 수 있다. 입출력 컨택 플러그(5265)는 도 1 내지 도 21를 통해 상술된 전방 입출력 컨택 플러그와 후방 입출력 컨택 플러그를 통칭하는 용어일 수 있다. 입출력 컨택 플러그(5265)는 입출력 패드(도 23의 2210)와 전기적으로 연결될 수 있다. 또한, 입출력 컨택 플러그(5265)은 제1 접합 구조물들(5150) 중 일부와 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
302: 랜딩 패드 305: 입출력 패드
B_C: 랜딩 패드 컷

Claims (10)

  1. 제1 방향으로 연장되는 기판;
    상기 기판 상에 상기 제1 방향으로 연장되는 접지 선택 라인;
    상기 접지 선택 라인 상에 차례로 적층되며, 상기 제1 방향으로 연장되는 복수의 워드 라인들;
    상기 접지 선택 라인과, 상기 복수의 워드 라인들로부터 상기 제1 방향으로 이격하여 배치되는 랜딩 패드;
    상기 랜딩 패드의 하면에 연결되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 후방 컨택 플러그;
    상기 랜딩 패드의 하면과 대항하는 상면에 연결되며, 상기 제2 방향으로 연장되는 전방 컨택 플러그;
    상기 후방 컨택 플러그와 전기적으로 연결되며, 복수의 회로 소자들 중 적어도 일부와 연결되는 입출력 패드; 및
    상기 전방 컨택 플러그와 전기적으로 연결되며, 상기 복수의 회로 소자들 중 적어도 일부와 연결되는 상부 본딩 패드를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 랜딩 패드와 상기 후방 컨택 플러그가 만나는 후방 접촉면의 적어도 일부와,
    상기 랜딩 패드와 상기 전방 컨택 플러그가 만나는 전방 접촉면의 적어도 일부가 상기 제2 방향에서 바라보았을 때, 서로 오버랩되는 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 랜딩 패드와 상기 후방 컨택 플러그가 만나는 후방 접촉면과,
    상기 랜딩 패드와 상기 전방 컨택 플러그가 만나는 전방 접촉면이 상기 제2 방향에서 바라보았을 때, 서로 오버랩되지 않는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 랜딩 패드는 상기 접지 선택 라인과 동일한 높이에 배치되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 랜딩 패드는 상기 복수의 워드 라인들 중 적어도 하나와 동일한 높이에 배치되는 비휘발성 메모리 장치.
  6. 복수의 회로 소자들을 포함하는 주변 영역; 및
    상기 복수의 회로 소자들과 전기적으로 연결되고, 데이터를 저장하는 셀 영역을 포함하되,
    상기 셀 영역은,
    제1 방향으로 연장되는 기판;
    상기 기판 상에 상기 제1 방향으로 연장되는 접지 선택 라인;
    상기 접지 선택 라인 상에 차례로 적층되며, 상기 제1 방향으로 연장되는 복수의 워드 라인들;
    상기 접지 선택 라인과 상기 복수의 워드 라인들을 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 데이터를 저장하는 채널 구조체;
    상기 접지 선택 라인과, 상기 복수의 워드 라인들로부터 상기 제1 방향으로 이격하여 배치되는 랜딩 패드;
    상기 랜딩 패드의 하면에 연결되며, 상기 제1 방향과 교차하는 상기 제2 방향으로 연장되는 후방 컨택 플러그;
    상기 랜딩 패드의 하면과 대항하는 상면에 연결되며, 상기 제2 방향으로 연장되는 전방 컨택 플러그;
    상기 후방 컨택 플러그와 전기적으로 연결되며, 상기 복수의 회로 소자들 중 적어도 일부와 연결되는 입출력 패드; 및
    상기 전방 컨택 플러그와 전기적으로 연결되며, 상기 복수의 회로 소자들 중 적어도 일부와 연결되는 상부 본딩 패드를 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 랜딩 패드와 상기 후방 컨택 플러그가 만나는 후방 접촉면의 적어도 일부와,
    상기 랜딩 패드와 상기 전방 컨택 플러그가 만나는 전방 접촉면의 적어도 일부가 상기 제2 방향에서 바라보았을 때, 서로 오버랩되는 비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 랜딩 패드와 상기 후방 컨택 플러그가 만나는 후방 접촉면과,
    상기 랜딩 패드와 상기 전방 컨택 플러그가 만나는 전방 접촉면이 상기 제2 방향에서 바라보았을 때, 서로 오버랩되지 않는 비휘발성 메모리 장치.
  9. 메인 기판;
    상기 메인 기판 상의 비휘발성 메모리 장치; 및
    상기 메인 기판 상에서 상기 비휘발성 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 비휘발성 메모리 장치는,
    제1 방향으로 연장되는 기판;
    상기 기판 상에 상기 제1 방향으로 연장되는 접지 선택 라인;
    상기 접지 선택 라인 상에 차례로 적층되며, 상기 제1 방향으로 연장되는 복수의 워드 라인들;
    상기 접지 선택 라인과 상기 복수의 워드 라인들을 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 데이터를 저장하는 채널 구조체;
    상기 접지 선택 라인과, 상기 복수의 워드 라인들로부터 상기 제1 방향으로 이격하여 배치되는 랜딩 패드;
    상기 랜딩 패드의 하면에 연결되며, 상기 제1 방향과 교차하는 상기 제2 방향으로 연장되는 후방 컨택 플러그;
    상기 랜딩 패드의 하면과 대항하는 상면에 연결되며, 상기 제2 방향으로 연장되는 전방 컨택 플러그;
    상기 후방 컨택 플러그와 전기적으로 연결되며, 상기 복수의 회로 소자들 중 적어도 일부와 연결되는 입출력 패드; 및
    상기 전방 컨택 플러그와 전기적으로 연결되며, 상기 복수의 회로 소자들 중 적어도 일부와 연결되는 상부 본딩 패드를 포함하는 비휘발성 메모리 시스템.
  10. 제 9항에 있어서,
    상기 랜딩 패드와 상기 후방 컨택 플러그가 만나는 후방 접촉면의 적어도 일부와,
    상기 랜딩 패드와 상기 전방 컨택 플러그가 만나는 전방 접촉면의 적어도 일부가 상기 제2 방향에서 바라보았을 때, 서로 오버랩되는 비휘발성 메모리 시스템.
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