TW202347742A - 半導體裝置及包括其的資料儲存系統 - Google Patents

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尹普彦
張氣薰
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Abstract

本發明提供一種半導體裝置，包含：源極結構；第一堆疊結構及第二堆疊結構，包含堆疊於源極結構上以彼此間隔開的第一閘極電極；虛擬結構，在源極結構上，在第一堆疊結構與第二堆疊結構之間，且包含經堆疊以彼此間隔開的第二閘極電極；第一分離區，穿過第一堆疊結構及第二堆疊結構，且彼此間隔開；第二分離區，在第一堆疊結構及第二堆疊結構中的各者與虛擬結構之間延伸；通道結構，穿過第一堆疊結構及第二堆疊結構，且分別包含通道層，經由通道層連接至源極結構；以及第一源極接觸結構，穿過虛擬結構，且分別包含第一接觸層，經由第一接觸層的下部表面連接至源極結構。

Description

半導體裝置及包括其的資料儲存系統
[相關申請案的交叉引用]
本申請案主張2022年4月6日在韓國智慧財產局申請的韓國專利申請案第10-2022-0042843號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
實施例是有關於一種半導體裝置及包含其的資料儲存系統。
在需要資料儲存的資料儲存系統中，可能需要一種用於儲存高容量資料的半導體裝置。因此，正研究用於增加半導體裝置的資料儲存容量的方法。舉例而言，已提議一種包含三維配置的記憶體單元而非二維配置的記憶體單元的半導體裝置，作為用於增加半導體裝置的資料儲存容量的方法。
根據實施例的態樣，一種半導體裝置包含：第一基底結構，包含基底、安置於基底上的電路元件以及安置於電路元件上的第一接合金屬層；以及第二基底結構，在第一基底結構上連接至第一基底結構，其中第二基底結構包含：源極結構；第一堆疊結構及第二堆疊結構，包含堆疊於源極結構上以在垂直於源極結構的上部表面的第一方向上彼此間隔開的第一閘極電極，且在垂直於第一方向的第二方向上彼此間隔開；虛擬結構，在第一堆疊結構與第二堆疊結構之間安置於源極結構上，且包含經堆疊以在第一方向上彼此間隔開的第二閘極電極；第一分離區，穿過第一堆疊結構及第二堆疊結構以在第二方向上延伸，且在垂直於第一方向及第二方向的第三方向上彼此間隔開；第二分離區，在第三方向上在第一堆疊結構及第二堆疊結構中的各者與虛擬結構之間延伸；通道結構，穿過第一堆疊結構及第二堆疊結構以在第一方向上延伸，且分別包含通道層，經由通道層的側表面連接至源極結構；以及第一源極接觸結構，穿過虛擬結構以在第一方向上延伸，且分別包含導電的第一接觸層，經由第一接觸層的下部表面連接至源極結構。
根據實施例的態樣，一種半導體裝置包含：源極結構；第一堆疊結構及第二堆疊結構，包含堆疊於源極結構上以在垂直於源極結構的上部表面的第一方向上彼此間隔開的第一閘極電極，且在垂直於第一方向的第二方向上彼此間隔開；虛擬結構，在第一堆疊結構與第二堆疊結構之間安置於源極結構上，且包含經堆疊以在第一方向上彼此間隔開的第二閘極電極；通道結構，穿過第一堆疊結構及第二堆疊結構以在第一方向上延伸，且分別包含通道層；第一源極接觸結構，穿過虛擬結構以在第一方向上延伸，且連接至源極結構；第二源極接觸結構，安置於第一堆疊結構及第二堆疊結構的側表面外部，不面向虛擬結構，且連接至源極結構；第一互連線，電連接至通道結構且在垂直於第一方向及第二方向的第三方向上延伸；以及第二互連線，電連接至第一源極接觸結構及第二源極接觸結構，且環繞第一互連線安置。
根據實施例的態樣，一種資料儲存系統包含：半導體儲存裝置，包含源極結構、在源極結構的一側上的電路元件以及電連接至電路元件的輸入/輸出接墊；以及控制器，經由輸入/輸出接墊電連接至半導體儲存裝置且控制半導體儲存裝置，其中半導體儲存裝置更包含：第一堆疊結構及第二堆疊結構，包含堆疊於源極結構上以在垂直於源極結構的上部表面的第一方向上彼此間隔開的第一閘極電極，且在垂直於第一方向的第二方向上彼此間隔開；虛擬結構，在第一堆疊結構與第二堆疊結構之間安置於源極結構上，且包含經堆疊以在第一方向上彼此間隔開的第二閘極電極；通道結構，穿過第一堆疊結構及第二堆疊結構以在第一方向上延伸，且分別包含通道層，經由通道層的側表面連接至源極結構；以及第一源極接觸結構，穿過虛擬結構以在第一方向上延伸，且分別包含導電的第一接觸層，經由第一接觸層的下部表面連接至源極結構。
圖1為根據實例實施例的半導體裝置的示意性平面視圖。圖1僅示出圖2A及圖2B中所示出的半導體裝置的一些組態。
圖2A示出沿著線I-I'截取的圖1的橫截面視圖，且圖2B示出圖2A的部分放大橫截面視圖。圖3A及圖3B分別示出圖2B的部分『A』及部分『B』的放大視圖。
參考圖1至圖3B，半導體裝置100可包含：源極結構SS，包含板層101以及在板層101上的第一水平導電層102及第二水平導電層104；第一堆疊結構ST1及第二堆疊結構ST2，包含堆疊於板層101上的第一閘極電極130A；虛擬結構DS，包含堆疊於板層101上的第二閘極電極130B、形成第一堆疊結構ST1及第二堆疊結構ST2以及虛擬結構DS且其上交替地堆疊第一閘極電極130A及第二閘極電極130B的層間絕緣層120；第一分離區MS1，穿過第一堆疊結構ST1及第二堆疊結構ST2且在一個方向上延伸；第二分離區MS2，分離第一堆疊結構ST1及第二堆疊結構ST2與虛擬結構DS；通道結構CH，經安置以穿過第一堆疊結構ST1及第二堆疊結構ST2且包含通道層140；以及第一源極接觸結構180，經安置以穿過虛擬結構DS。半導體裝置100可更包含：第二源極接觸結構185，安置於第一堆疊結構ST1及第二堆疊結構ST2以及虛擬結構DS的外部上；接觸插塞160以及第一互連線170C及第二互連線170P，形成上部互連結構；以及單元區絕緣層190，覆蓋第一閘極電極130A及第二閘極電極130B以及通道結構CH。
半導體裝置100可為記憶體裝置，其中一個記憶體單元串經組態為環繞通道結構CH中的各者，且多個記憶體單元串在X方向及Y方向上以行及列配置。
板層101可具有在X方向及Y方向上延伸的上部表面。板層101可包含半導體材料，例如第IV族半導體、第III-V族化合物半導體或第II-VI族化合物半導體。舉例而言，第IV族半導體可包含矽、鍺或矽鍺。板層101可提供為例如塊狀晶圓、磊晶層、絕緣體上矽（silicon-on-insulator；SOI）層、絕緣體上半導體（semiconductor-on-insulator；SeOI）層、多晶層或類似者。板層101可包含第一區R1及安置於第一區R1的至少一側上的第二區R2。
第一水平導電層102及第二水平導電層104可堆疊且安置於板層101的上部表面上。第一水平導電層102及第二水平導電層104可為源極層，且可與板層101一起形成源極結構SS。源極結構SS可充當半導體裝置100的共同源極線。如圖3A的放大視圖中所示出，第一水平導電層102可環繞通道層140且經由通道層140的側表面直接連接至通道層140。第一水平導電層102可在Z方向上沿著通道層140部分地延伸，以接觸通道層140。
第一水平導電層102及第二水平導電層104可包含半導體材料，例如多晶矽。在此情況下，至少第一水平導電層102可為摻雜有與板層101的導電性類型相同的導電性類型的雜質的層。第二水平導電層104可為包含自第一水平導電層102擴散的雜質的摻雜層或本質半導體層。根據實施例，第二水平導電層104的材料不限於半導體材料，且可用絕緣層替換。在實例實施例中，相對薄絕緣層可插入於第一水平導電層102的上部表面與第二水平導電層104的下部表面之間。此可為在半導體裝置100的製造製程期間未移除的情況下剩餘的水平絕緣層110的一部分。
第一水平導電層102可不安置於第一堆疊結構ST1及第二堆疊結構ST2的第二區R2及虛擬結構DS中。水平絕緣層110可在第一堆疊結構ST1及第二堆疊結構ST2的第二區R2中安置於板層101上。在虛擬結構DS下方，第二水平導電層104可安置於板層101上。第二水平導電層104可在X方向上在第一區R1與第二區R2之間的空間中及在第二分離區MS2的外部區中沿著第一水平導電層102的末端部分彎曲，以延伸至板層101上。然而，在實施例中，可不同地改變第一水平導電層102及第二水平導電層104以及水平絕緣層110根據區域的相對配置。
水平絕緣層110可在第二區R2的至少一部分中在與第一水平導電層102相同的層級上安置於板層101上。水平絕緣層110可包含交替地堆疊於板層101上的第一水平絕緣層111及第二水平絕緣層112。水平絕緣層110可包含在半導體裝置100的製造製程中用第一水平導電層102部分地替換之後剩餘的層。
水平絕緣層110可包含例如氧化矽、氮化矽、碳化矽或氮氧化矽。第一水平絕緣層111及第二水平絕緣層112可包含不同絕緣材料。舉例而言，第一水平絕緣層111可由與層間絕緣層120相同的材料形成，且第二水平絕緣層112可由與層間絕緣層120的材料不同的材料形成。
第一堆疊結構ST1及第二堆疊結構ST2可經安置以在X方向上彼此間隔開，且可包含分別在Z方向上交替堆疊的第一閘極電極130A及層間絕緣層120。第一堆疊結構ST1及第二堆疊結構ST2可分別包含第一區R1及第二區R2。
虛擬結構DS可包含在Z方向上交替堆疊的第二閘極電極130B及層間絕緣層120。虛擬結構DS可位於第一堆疊結構ST1與第二堆疊結構ST2之間。虛擬結構DS可藉由第二分離區MS2與第一堆疊結構ST1及第二堆疊結構ST2分離且間隔開。
在一些實施例中，在圖1的平面視圖中，虛擬結構DS亦可自在X方向上延伸的第一堆疊結構ST1及第二堆疊結構ST2的側表面向外延伸。在此情況下，虛擬結構DS可在Y方向上在兩端上藉由第二分離區MS2及第一分離區MS1與第一堆疊結構ST1及第二堆疊結構ST2分離且間隔開。在實例實施例中，可不同地改變第一堆疊結構ST1及第二堆疊結構ST2以及虛擬結構DS的末端部分在Y方向上的位置。
第一閘極電極130A可豎直地間隔開且堆疊於板層101上以形成第一堆疊結構ST1及第二堆疊結構ST2。第一閘極電極130A可包含構成接地選擇電晶體的閘極的下部閘極電極、構成多個記憶體單元的記憶體閘極電極以及構成串選擇電晶體的閘極的上部閘極電極。構成記憶體單元的記憶體閘極電極的數目可根據半導體裝置100的容量來判定。根據實施例，上部閘極電極及下部閘極電極中的各者可為一個或兩個或更多個，且可具有與記憶體閘極電極相同或不同的結構。在實例實施例中，第一閘極電極130A可安置於上部閘極電極上方及/或下部閘極電極下方，且可更包含構成用於使用閘極誘導汲極洩漏（gate induced drain leakage；GIDL）現象的抹除操作的抹除電晶體的第一閘極電極130A。此外，第一閘極電極130A中的一些（例如，鄰近於上部閘極電極或下部閘極電極的閘極電極）可為虛擬閘極電極。
第一閘極電極130A可經安置以在X方向及Y方向上藉由第一分離區MS1及第二分離區MS2在預定單元中分離。由連接至第一閘極電極130A的一對第一分離區MS1及第二分離區MS2包圍的第一閘極電極130A可形成記憶體區塊，但記憶體區塊的範疇不限於此。
第一閘極電極130A可以不同長度自第一區R1延伸至第二區R2以在第二區R2的一部分中形成階梯形結構。第一閘極電極130A可經安置以在Y方向上彼此具有階梯形結構。由於階梯形結構，第一閘極電極130A中的各者可延伸以具有比上部第一閘極電極130A更長的下部第一閘極電極130A，以具有上部表面自層間絕緣層120暴露的接墊區及在向上方向上的不同第一閘極電極130A。第一閘極電極130A可在接墊區中分別連接至單獨閘極接觸件以自上部互連結構接收電信號。第一閘極電極130A可在接墊區中具有增加的厚度。
第二閘極電極130B可豎直地間隔開且堆疊於板層101上以形成虛擬結構DS。第二閘極電極130B可以與第一閘極電極130A相同的數目堆疊。第二閘極電極130B可分別位於與第一閘極電極130A實質上相同的層級上。第二閘極電極130B可延伸以在X方向及Y方向上具有實質上相同的長度，而彼此不形成階梯差。
第二閘極電極130B可處於未施加電信號的浮動狀態。替代地，即使當電信號施加至第二閘極電極130B時，第二閘極電極130B亦可不構成半導體裝置100中的記憶體單元。用於施加電信號的閘極插塞可不連接至第二閘極電極130B。
第一閘極電極130A及第二閘極電極130B可包含金屬材料，例如鎢（W）。在一些實施例中，第一閘極電極130A及第二閘極電極130B可包含多晶矽或金屬矽化物材料。在實例實施例中，第一閘極電極130A及第二閘極電極130B可更包含擴散障壁，且例如，擴散障壁可包含氮化鎢（WN）、氮化鉭（TaN）、氮化鈦（TiN）或其組合。
層間絕緣層120可安置於在Z方向上堆疊的第一閘極電極130A及第二閘極電極130B之間。如同第一閘極電極130A及第二閘極電極130B，層間絕緣層120亦可經安置以在垂直於板層101的上部表面的方向上彼此間隔開。層間絕緣層120可包含絕緣材料，例如氧化矽或氮化矽。
第一分離區MS1可穿過第一堆疊結構ST1及第二堆疊結構ST2，且可在一個方向（例如X方向）上延伸。具體地，第一分離區MS1可穿過第一閘極電極130A、層間絕緣層120以及第一水平導電層102及第二水平導電層104以在X方向上延伸，且第一分離區MS1的下部末端可連接至板層101。如圖1中所示出，第一分離區MS1可彼此平行安置。在第一分離區MS1中，面向虛擬結構DS的末端部分可連接至第二分離區MS2。在實例實施例中，可不同地改變穿過第一堆疊結構ST1及第二堆疊結構ST2中的各者的第一分離區MS1的數目。另外，第一區R1與第二區R2中的第一分離區MS1之間的在Y方向上的間隙可彼此不同，且在實施例中可不同地改變特定配置。
第二分離區MS2可安置於第一堆疊結構ST1及第二堆疊結構ST2中的各者與虛擬結構DS之間以界定虛擬結構DS。第二分離區MS2可在與第一分離區MS1交叉的方向上（例如，在Y方向上）延伸，且可連接至第一分離區MS1。可包含第二分離區MS2以最小化半導體裝置100中的備用區且改良整合程度。
第一分離區MS1及第二分離區MS2可具有實質上相同的內部結構。此是因為第一分離區MS1及第二分離區MS2在相同製程操作中一起形成，例如同時且由相同材料形成。第一分離區MS1及第二分離區MS2的上部表面的層級可彼此相等，例如共面。第一分離區MS1及第二分離區MS2可具有寬度由於高縱橫比而朝向板層101減小的形狀。第一分離區MS1及第二分離區MS2可包含安置於溝槽中的隔離絕緣層105。隔離絕緣層105可包含絕緣材料，例如氧化矽、氮化矽或氮氧化矽。
通道結構CH中的各者可形成一個記憶體單元串。通道結構CH可例如在Z方向上穿過第一堆疊結構ST1及第二堆疊結構ST2，且可經安置以彼此間隔開，同時在板層101上形成列及行。舉例而言，通道結構CH可經安置以在X-Y平面上形成柵格圖案，或可在一個方向上以Z字形安置。通道結構CH可具有填充通道孔的柱狀形狀，且可具有根據縱橫比朝向板層101變窄的傾斜側表面。在一些實施例中，通道結構CH可具有多個通道結構在Z方向上堆疊且連接的形式。
通道結構CH中的各者可包含安置於通道孔中的通道層140、通道介電層145、通道內埋絕緣層150以及通道接墊155。舉例而言，如圖中所示出3A，通道層140可以包圍其中的通道內埋絕緣層150的環狀形狀形成。在另一實例中，通道層140可具有柱狀形狀，例如圓柱或稜柱，而無通道內埋絕緣層150。通道層140可經由通道層140的下部部分中的通道層140的側表面連接至第一水平導電層102。通道層140的下部表面可覆蓋有通道介電層145，且可藉由通道介電層145與板層101間隔開。通道層140可包含半導體材料，例如多晶矽或單晶矽。
通道介電層145可安置於第一閘極電極130A及第二閘極電極130B與通道層140之間。通道介電層145可包含自通道層140依序堆疊的隧穿層、電荷儲存層以及阻擋層。隧穿層可將電荷隧穿至電荷儲存層中，且可包含例如氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）或其組合。電荷儲存層可為電荷捕獲層或浮動閘極導電層。阻擋層可包含氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）、高κ介電材料或其組合。在實例實施例中，通道介電層145的至少一部分可在水平方向上沿著第一閘極電極130A及第二閘極電極130B延伸。
通道接墊155可安置於通道結構CH的上部末端上。通道接墊155可包含例如摻雜多晶矽。
第一源極接觸結構180及第二源極接觸結構185可在Z方向上延伸，且可經由其下部表面連接至源極結構SS的板層101。第一源極接觸結構180及第二源極接觸結構185可將自上部互連結構施加的電信號傳輸至源極結構SS。第一源極接觸結構180可經安置以穿過虛擬結構DS，例如，因此第一源極接觸結構180可在第一堆疊結構ST1及第二堆疊結構ST2之間延伸，同時連接至板層101。第二源極接觸結構185可形成於第一堆疊結構ST1及第二堆疊結構ST2的外部上。亦即，如圖1中所示出，不面向虛擬結構DS的第二源極接觸結構185可安置於第一堆疊結構ST1及第二堆疊結構ST2的外部側表面上，例如，第一堆疊結構ST1及第二堆疊結構ST2的組合的外部周邊可由第二源極接觸結構185包圍。舉例而言，如圖1中所示出，例如第一堆疊結構ST1及第二堆疊結構ST2中的各者的側表面可分別由第一源極接觸結構180及第二源極接觸結構185包圍。
第一源極接觸結構180的上部表面或上部末端可位於比虛擬結構DS的上部末端的層級更高的層級上，例如相對於板層101的上部表面。第一源極接觸結構180的上部表面可位於比通道結構CH的上部表面更高的層級上，例如相對於板層101的上部表面。第一源極接觸結構180可穿過虛擬結構DS，且可進一步穿過第二水平導電層104，以連接至板層101。第一源極接觸結構180可或可不部分地使板層101凹陷。如圖1中所示出，在平面視圖中，第一源極接觸結構180可在一個方向上以Z字形配置，使得在X方向上的行可在Y方向上彼此移位。在實例實施例中，可不同地改變第一源極接觸結構180的數目、平面上的第一源極接觸結構180的配置形狀或類似者。
由於第一源極接觸結構180及第二源極接觸結構185具有與通道結構CH不同的電功能，因此其內部結構可不同。如圖3B中所示出，第一源極接觸結構180可包含在具有圓柱形狀的接觸孔的內壁上的接觸絕緣層182，及導電的填充接觸孔的接觸層184。接觸絕緣層182可形成於層間絕緣層120與接觸層184之間，及第二閘極電極130B與接觸層184之間，以覆蓋接觸層184的側表面且在Z方向上延伸。接觸絕緣層182可完全包圍接觸層184的側表面。接觸層184可經由其下部表面與板層101直接接觸且電連接至板層101，可藉由接觸絕緣層182與第二閘極電極130B間隔開，且可與第二閘極電極130B電隔離。
接觸絕緣層182可包含絕緣材料，例如氧化矽、氮化矽或氮氧化矽。接觸層184可包含導電材料，例如鎢（W）、鋁（Al）、銅（Cu）或多晶矽（Si）中的至少一者。
第二源極接觸結構185可安置於第一閘極電極130A的外部上，例如安置於其不面向虛擬結構DS的外部上。第二源極接觸結構185可穿過單元區絕緣層190以連接至板層101。在一些實施例中，第二源極接觸結構185的至少一部分可經安置以在第二區R2中或在第一區R1與第二區R2之間的邊界處穿過第一堆疊結構ST1及第二堆疊結構ST2。第二源極接觸結構185可分別具有與第一源極接觸結構180相同的結構，例如包含接觸絕緣層182及接觸層184的相同內部結構。在一些實施例中，第二源極接觸結構185的接觸絕緣層182可不區別於單元區絕緣層190。
在半導體裝置100中，除了第二源極接觸結構185以外，由於可進一步安置穿過虛擬結構DS的第一源極接觸結構180，因此可減少傳輸至鄰近於虛擬結構DS的記憶體單元的電信號的雜訊以確保電特性。
接觸插塞160可安置於通道結構CH以及第一源極接觸結構180及第二源極接觸結構185上。接觸插塞160可包含在Z方向上依序堆疊的第一接觸插塞162及第二接觸插塞164。第一接觸插塞162及第二接觸插塞164可同樣安置於通道結構CH以及第一源極接觸結構180及第二源極接觸結構185上。根據通道結構CH與第一源極接觸結構180及第二源極接觸結構185之間的例如沿著Z方向的高度差，通道結構CH以及第一源極接觸結構180及第二源極接觸結構185上的第一接觸插塞162的長度可例如沿著Z方向彼此不同。
接觸插塞160可具有圓柱形狀，且可具有傾斜側表面，使得寬度根據縱橫比朝向板層101減小。接觸插塞160可將通道結構CH以及第一源極接觸結構180及第二源極接觸結構185電連接至第一互連線170C及第二互連線170P。接觸插塞160可由導電材料形成，例如鎢（W）、鋁（Al）或銅（Cu）中的至少一者。
第一互連線170C及第二互連線170P可與接觸插塞160一起形成上部互連結構。第一互連線170C及第二互連線170P可安置於實質上相同的高度層級上，例如相對於板層101。第一互連線170C可安置於第一堆疊結構ST1及第二堆疊結構ST2上，且第二互連線170P可安置於虛擬結構DS上且可安置於第一堆疊結構ST1及第二堆疊結構ST2外部或周圍。如圖1中所示出，在平面視圖中，第二互連線170P可經安置以包圍第一互連線170C。
第一互連線170C可在Z方向上與第一堆疊結構ST1及第二堆疊結構ST2重疊，以在一個方向（例如Y方向）上延伸。第一互連線170C可電連接至通道結構CH。在一些實施例中，第一互連線170C亦可電連接至第一閘極電極130A。第一互連線170C可包含例如位元線或電連接至位元線的線。
第二互連線170P可包含連接至第一源極接觸結構180的第一周邊線170P1，及連接至第二源極接觸結構185的第二周邊線170P2。第一周邊線170P1可在Z方向上與虛擬結構DS重疊，且可在一個方向（例如Y方向）上延伸。第一周邊線170P1可在Y方向上在末端部分中連接至第二周邊線170P2。第一周邊線170P1可自第二周邊線170P2接收電信號。在一些實施例中，可不同地改變安置於虛擬結構DS上的第一周邊線170P1的數目及分離距離。
除了第一堆疊結構ST1及第二堆疊結構ST2面向彼此的側表面以外，第二周邊線170P2可安置於第一堆疊結構ST1及第二堆疊結構ST2的外部，且可在至少一個方向上延伸。舉例而言，第二周邊線170P2可在X方向上在第一堆疊結構ST1及第二堆疊結構ST2的側表面當中的面向第一堆疊結構ST1及第二堆疊結構ST2面向彼此的第一側表面的外部第二側表面上延伸。第二周邊線170P2可在X方向及Y方向上延伸，且可以柵格形狀配置於在第一堆疊結構ST1及第二堆疊結構ST2的側表面當中的在X方向上延伸的側表面外部。在實施例中，第二周邊線170P2的特定配置不限於此。
單元區絕緣層190可經安置以覆蓋第一堆疊結構ST1及第二堆疊結構ST2以及虛擬結構DS。單元區絕緣層190可經安置以覆蓋第一閘極電極130A及第二閘極電極130B以及通道結構CH。根據實施例，單元區絕緣層190可包含多個絕緣層。單元區絕緣層190可由絕緣材料（例如氧化矽、氮化矽或氮氧化矽中的至少一者）形成。
圖4為示意性地示出根據實例實施例的半導體裝置的橫截面視圖。圖4示出對應於圖2B的區。
參考圖4，在半導體裝置100a中，水平絕緣層110可進一步安置於虛擬結構DS下方。水平絕緣層110及第二水平導電層104可在虛擬結構DS下方依序安置於板層101上。因此，第一源極接觸結構180可穿過水平絕緣層110及第二水平導電層104以連接至板層101。
可藉由在製造製程期間在形成有虛擬結構DS的區中不移除板層101上的水平絕緣層110來製造半導體裝置100a。因而，在實施例中，可不同地改變在虛擬結構DS下方的第二水平導電層104及水平絕緣層110的特定配置。
圖5A及圖5B為示意性地示出根據實例實施例的半導體裝置的橫截面視圖。圖5A及圖5B示出對應於圖2B的區。
參考圖5A，在半導體裝置100b中，第一源極接觸結構180b可包含接觸層184b及分別經安置以在Z方向上環繞接觸層184b間隔開的多個接觸絕緣層182b。接觸絕緣層182b可分別安置於與第二閘極電極130B相同的層級上。接觸絕緣層182b可不延伸至層間絕緣層120的側表面上，且可僅插入於第二閘極電極130B與接觸層184b之間。在一些實施例中，與層間絕緣層120相比，接觸絕緣層182b可具有朝向接觸層184b突出或凹陷的側表面。
可例如藉由在製造製程期間形成安置有第一源極接觸結構180b的接觸孔，且接著氧化經由接觸孔暴露的犧牲絕緣層118以形成接觸絕緣層182b來製造半導體裝置100b。因此，接觸絕緣層182b可環繞接觸孔形成。在此情況下，接觸絕緣層182b可包含例如氧化矽或氮氧化矽。
參考圖5B，在半導體裝置100c中，第一源極接觸結構180c可分別僅包含接觸層184c。接觸層184c可經由其側表面與第二閘極電極130B直接接觸，且可經由其下部表面與板層101直接接觸。甚至在此情況下，由於虛擬結構DS的第二閘極電極130B可不電連接至其他組件，因此可不影響半導體裝置100c的操作。
圖6為示意性地示出根據實例實施例的半導體裝置的部分放大視圖。圖6示出對應於圖3A的區。
參考圖6，不同於在圖2A至圖3B的實施例中，半導體裝置100d可不包含在板層101上的第一水平導電層102及第二水平導電層104。另外，除了板層101以外，源極結構SSd可更包含安置於通道結構CHd下方的磊晶層107。
磊晶層107可在通道結構CHd下方安置於板層101上，且可安置於至少一個最下部第一閘極電極130A的側表面上。磊晶層107可安置於板層101的凹陷區中。磊晶層107的上部表面的高度層級可高於最下部第一閘極電極130A的上部表面的高度層級，且可低於最下部第一閘極電極130A上的第一閘極電極130A的下部表面的高度層級。磊晶層107可經由磊晶層107的上部表面連接至通道層140的下部表面。閘極絕緣層141可進一步安置於磊晶層107與鄰近於其的最下部第一閘極電極130A之間。
在本實施例中，第一源極接觸結構180（在圖2B中）可穿過虛擬結構DS，且可與板層101直接接觸。如上文所描述，通道結構CHd及源極結構SSd的形狀可應用於其他實施例。
圖7A及圖7B為根據實例實施例的半導體裝置的示意性橫截面視圖。圖7A及圖7B示出對應於圖2B的區。
參考圖7A，半導體裝置100e可包含豎直堆疊的記憶體單元區CELL及周邊電路區PERI。記憶體單元區CELL可安置於周邊電路區PERI上。舉例而言，在圖2B的半導體裝置100中，周邊電路區PERI可在未示出的區中安置於板層101上，或周邊電路區PERI可安置於板層101下方，如在本實施例的半導體裝置100e中。在實例實施例中，單元區CELL可安置於周邊電路區PERI下方。對於記憶體單元區CELL的描述，可應用參考圖1至圖3B的相同描述。
周邊電路區PERI可包含基礎基底201、安置於基礎基底201上的電路元件220、電路接觸插塞270以及電路互連線280。
基礎基底201可具有在X方向及Y方向上延伸的上部表面。裝置隔離層210可形成於基礎基底201上以界定主動區。包含雜質的源極/汲極區205可安置於主動區的一部分中。基礎基底201可包含半導體材料，例如第IV族半導體、第III-V族化合物半導體或第II-VI族化合物半導體。基礎基底201可提供為塊體晶圓或磊晶層。在本實施例中，其上的板層101可提供為多晶半導體層，例如多晶矽層或磊晶層。
電路元件220可包含水平電晶體。電路元件220中的各者可包含電路閘極介電層222、間隔物層224以及電路閘極電極225。源極/汲極區205可在電路閘極電極225的兩側上安置於基礎基底201中。
周邊區絕緣層290可在基礎基底201上安置於電路元件220上。電路接觸插塞270可穿過周邊區絕緣層290以連接至源極/汲極區205。電信號可藉由電路接觸插塞270施加至電路元件220。在未示出的區中，電路接觸插塞270亦可連接至電路閘極電極225。電路互連線280可連接至電路接觸插塞270，且可配置為多個層。
在半導體裝置100e中，在首先製造周邊電路區PERI之後，記憶體單元區CELL的板層101可形成於其上，以製造記憶體單元區CELL。板層101可具有與基礎基底201相同的大小，或可形成為小於基礎基底201。記憶體單元區CELL及周邊電路區PERI可彼此連接。豎直堆疊記憶體單元區CELL及周邊電路區PERI的組態可應用於其他實例實施例。
參考圖7B，半導體裝置100f可包含藉由晶圓接合方法接合的第一半導體結構S1及第二半導體結構S2。
上文參考圖7A所描述的周邊電路區PERI的描述可應用於第一半導體結構S1。第一半導體結構S1可更包含第一接合通孔298及第一接合接墊299，其可為接合結構。第一接合通孔298可安置於電路互連線280中的最上部者上以連接至電路互連線280。第一接合接墊299的至少一部分可在第一接合通孔298上連接至第一接合通孔298。第一接合接墊299可連接至第二半導體結構S2的第二接合接墊199。根據第一半導體結構S1與第二半導體結構S2之間的接合，第一接合接墊299與第二接合接墊199一起可提供電連接路徑。第一接合通孔298及第一接合接墊299可包含導電材料，例如銅（Cu）。
對於第二半導體結構S2，可同樣應用參考圖1至圖3B的描述，除非另外指定。第二半導體結構S2可更包含第二接合通孔198及第二接合接墊199，其可為接合結構。第二半導體結構S2可更包含覆蓋板層101的上部表面的保護層197。在一些實施例中，第二半導體結構S2可更包含安置於第二接合通孔198與第一互連線170C及第二互連線170P之間的額外通孔及額外互連線。
第二接合通孔198及第二接合接墊199可安置於第一互連線170C及第二互連線170P下方。第二接合通孔198可連接至第一互連線170C及第二互連線170P以及第二接合接墊199，且第二接合接墊199可接合至第一半導體結構S1的第一接合接墊299。第二接合通孔198及第二接合接墊199可包含導電材料，例如銅（Cu）。
第一半導體結構S1及第二半導體結構S2可藉由第一接合接墊299及第二接合接墊199在銅（Cu）-銅（Cu）接合製程中接合。除了銅（Cu）-銅（Cu）接合製程以外，第一半導體結構S1及第二半導體結構S2亦可另外藉由介電質-介電質接合製程接合。介電質-介電質接合製程可為藉由介電層形成周邊區絕緣層290及單元區絕緣層190中的各者的一部分且分別包圍第一接合接墊299及第二接合接墊199中的各者的接合製程。因此，第一半導體結構S1及第二半導體結構S2可在無單獨黏著劑層的情況下接合。
圖8為根據實例實施例的半導體裝置的示意性平面視圖。圖9A至圖9C為分別沿著圖8的線II-II'、線III-III'以及線IV-IV'的示意性橫截面視圖。
參考圖8至圖9C，半導體裝置100g可更包含連接第二分離區MS2的第三分離區MS3，不同於圖1至圖3的實施例。舉例而言，第一源極接觸結構180g可分別安置於第三分離區MS3中。
第三分離區MS3可在一個方向（例如X方向）上在虛擬結構DS上延伸，且可將兩個第二分離區MS2彼此連接。第三分離區MS3可經安置以在Y方向上彼此間隔開。第三分離區MS3可安置於在Y方向上自第一分離區MS1移位，例如相對於第一分離區MS1未對準的位置中。舉例而言，第三分離區MS3可不安置於第一分離區MS1的延伸線上，且可與第一分離區MS1及第二分離區MS2在Y方向上連接的點間隔開。因此，可不形成第一分離區MS1、第二分離區MS2以及第三分離區MS3中的全部相交的區。此是因為，當形成第一分離區MS1、第二分離區MS2以及第三分離區MS3中的全部相交的區時，半導體裝置100g的製造製程的困難可能增加。在一些實施例中，可不同地改變安置於第二分離區MS2之間的第三分離區MS3的數目及其各者的寬度。此外，在一些實施例中，第三分離區MS3可在X方向與Y方向之間的方向上傾斜地延伸。
第三分離區MS3可經安置以穿透虛擬結構DS及第二水平導電層104。第一分離區MS1、第二分離區MS2以及第三分離區MS3的上部表面可具有彼此相同的層級，例如共面。第三分離區MS3可具有寬度由於高縱橫比而朝向板層101減小的形狀。第三分離區MS3中的各者可包含第一源極接觸結構180g。第三分離區MS3可具有與第一分離區MS1及第二分離區MS2不同的內部結構。此是由於安置於第三分離區MS3上的上部支撐層195的位置。此將在下文參考圖15A至圖18B更詳細地描述。
沿著第三分離區MS3，第一源極接觸結構180g中的各者可具有在X方向上的第一長度，且可具有在Y方向上的短於第一長度的第二長度。第一源極接觸結構180g中的各者可具有例如在第三分離區MS3中在X方向上延伸相對較長的線性形狀、矩形形狀、橢圓形狀或細長形狀。第一源極接觸結構180g可包含接觸層184g。接觸層184g在X方向上的兩個側表面可覆蓋有包含隔離絕緣層105的接觸絕緣層182g。接觸層184g在Y方向上的兩個側表面可與層間絕緣層120及犧牲絕緣層118接觸，如圖9C中所示出。在本實施例中，接觸層184g可包含例如多晶矽（Si）。第一源極接觸結構180g中的各者可連接至第一接觸插塞162及第二接觸插塞164中的至少一者。
如圖9B中所示出，在虛擬結構DS中，在第三分離區MS3中，例如在Y方向上鄰近於第一源極接觸結構180g的區中，犧牲絕緣層118而非第二閘極電極130B可交替地與層間絕緣層120堆疊。犧牲絕緣層118可為在半導體裝置100g的製造製程期間未用第二閘極電極130B替換的情況下剩餘的層。犧牲絕緣層118可分別安置於與第二閘極電極130B實質上相同的層級上，且其側表面可與第二閘極電極130B接觸。犧牲絕緣層118可包含與層間絕緣層120的絕緣材料不同的絕緣材料。
上部支撐層195可為用於在半導體裝置100g的製造製程期間防止第一堆疊結構ST1及第二堆疊結構ST2傾斜的層。上部支撐層195可安置於下部單元區絕緣層190L與上部單元區絕緣層190U之間。上部支撐層195可安置於第一分離區MS1、第二分離區MS2以及第三分離區MS3上，且可具有上部開口SP。上部開口SP可在X方向上以預定間隔安置於第一分離區MS1上，且可在Y方向上以預定間隔安置於第二分離區MS2上。上部開口SP可不位於第三分離區MS3上，例如，上部開口SP可不與接觸層184g豎直地重疊（圖9C）。上部開口SP可安置於第一分離區MS1上以具有比第一分離區MS1在Y方向上的寬度更寬的寬度，且可安置於第二分離區MS2上以具有比第二分離區MS2在X方向上的寬度更寬的寬度。
上部支撐層195可經安置以覆蓋接觸層184g的上部表面。上部支撐層195可在X方向上安置於接觸層184g上以具有比接觸層184g的長度更長的長度。因此，在製造製程期間，豎直犧牲層116（參見圖17A）可保留而不被移除以形成接觸層184g，且犧牲絕緣層118可不留在接觸層184g周圍。
上部支撐層195可由絕緣材料（氧化矽、氮化矽或氮氧化矽中的至少一者）形成。上部支撐層195可由與單元區絕緣層190相同或不同的材料形成。當上部支撐層195由與單元區絕緣層190相同的材料形成時，其間的邊界可能無法區分。
圖10為根據實例實施例的半導體裝置的示意性平面視圖。圖11為根據實例實施例的半導體裝置的示意性橫截面視圖。圖11示出對應於圖2B的橫截面視圖。
參考圖10及圖11，半導體裝置100h可包含豎直堆疊的記憶體單元區CELL及周邊電路區PERI，如在圖7A的實施例中，且可更包含穿過記憶體單元區CELL且連接至周邊電路區PERI的電路互連線280的穿孔200。不同於圖1的實施例，在半導體裝置100h中，安置於虛擬結構DS上的第二互連線170Ph的第一周邊線170P1可不連接至第二周邊線170P2。
穿孔200可穿過虛擬結構DS，且可進一步穿過在虛擬結構DS下方的第二水平導電層104、板層101以及基底絕緣層103，以連接至最上部電路互連線280。如圖10中所示出，穿孔200可穿過虛擬結構DS，且可以列及行與第一源極接觸結構180一起安置。在本實施例中，穿孔200及第一源極接觸結構180可經安置以與第一周邊線170P1重疊，且可在X方向及Y方向中的各者上交替地配置，所述方向可為第一周邊線170P1的延伸方向。
穿孔200可具有類似於第一源極接觸結構180的圓柱形狀。穿孔200中的各者可包含覆蓋穿孔的內壁的貫穿絕緣層202，及填充穿孔的貫穿導電層204。貫穿導電層204可藉由貫穿絕緣層202與第二閘極電極130B分離。貫穿導電層204可藉由基底絕緣層103與板層101間隔開。基底絕緣層103可經安置以在與板層101相同的層級上包圍貫穿導電層204。在本實施例中，基底絕緣層103可經安置以包圍穿孔200中的各者。
貫穿絕緣層202及基底絕緣層103可包含絕緣材料，例如氧化矽、氮化矽或氮氧化矽。貫穿導電層204可包含導電材料，例如，可包含鎢（W）、鋁（Al）、銅（Cu）或多晶矽（Si）中的至少一者。
第一周邊線170P1可安置於虛擬結構DS上，且可將第一源極接觸結構180與穿孔200電連接。本實施例的第一周邊線170P1可不連接至第二周邊線170P2且可與第二周邊線170P2間隔開。第一周邊線170P1的末端部分可在Y方向上與第一互連線170C的末端部分位於一條直線上。第一周邊線170P1可以與第一互連線170C相同或類似的圖案配置。在本實施例中，第一周邊線170P1可經配置以形成晶格結構。第一周邊線170P1可將彼此鄰近的第一源極接觸結構180及穿孔200與接觸插塞160電連接在一起。來自周邊電路區PERI中的電路元件220的電信號可經由電路接觸插塞270、電路互連線280、穿孔200、接觸插塞160、第一周邊線170P1以及第一源極接觸結構180傳送至源極結構SS的板層101。第二周邊線170P2可安置於整個第一堆疊結構ST1及第二堆疊結構ST2以及虛擬結構DS周圍，以包圍第一互連線170C及第一周邊線170P1。
圖12A及圖12B為根據實例實施例的半導體裝置的示意性部分放大視圖。圖12A及圖12B示出對應於圖10的部分『C』的放大區，且在此等情況下，省略第一源極接觸結構180及穿孔200。
參考圖12A，在半導體裝置100i中，第一周邊線170P1i可在X方向上在虛擬結構DS上延伸。第一周邊線170P1i可安置於第二分離區MS2之間的區上，如上文所描述。第一源極接觸結構180中的至少一者及穿孔200中的至少一者可沿著第一周邊線170P1i中的各者安置，以電連接至第一周邊線170P1i。舉例而言，第一源極接觸結構180及穿孔200可在X方向上交替地配置。
參考圖12B，在半導體裝置100j中，第一周邊線170P1j可在Y方向上在虛擬結構DS上延伸。第一周邊線170P1j可以與第一互連線170C相同的圖案配置。第一源極接觸結構180中的至少一者及穿孔200中的至少一者可沿著第一周邊線170P1j中的各者安置，以電連接至第一周邊線170P1j。舉例而言，第一源極接觸結構180及穿孔200可在Y方向上交替地配置。因而，在實施例中，可不同地改變第一周邊線170P1j的配置。
圖13A及圖13B為根據實例實施例的半導體裝置的示意性部分放大視圖。圖13A及圖13B示出對應於圖10的部分『C』的放大區，且在此等情況下，省略第一周邊線170P1。
參考圖13A，在半導體裝置100k中，第一源極接觸結構180及穿孔200可分別經配置以在X方向上形成列。第一源極接觸結構180及穿孔200可在Y方向上交替地安置。在一些實施例中，在各列中，第一源極接觸結構180及/或穿孔200可不在X方向上以直線配置，但亦可以按鋸齒形在Y方向上移位的列配置。
在本實施例中，基底絕緣層103可以在X方向上延伸的線性形式安置，以完全包圍各列的穿孔200。第一周邊線170P1可如在圖10或圖12B的實施例中配置。
參考圖13B，在半導體裝置100l中，第一源極接觸結構180及穿孔200可分別在Y方向上以列配置。第一源極接觸結構180及穿孔200可在X方向上交替地安置。在一些實施例中，在各行中，第一源極接觸結構180及/或穿孔200可不在Y方向上以直線配置，但亦可以按鋸齒形在X方向上移位的行配置。
在本實施例中，基底絕緣層103可以在Y方向上延伸的線性形式安置，以完全包圍各行的穿孔200。第一周邊線170P1可如在圖10或圖12A的實施例中配置。因而，在實施例中，可不同地改變第一源極接觸結構180及穿孔200的配置以及基底絕緣層103的配置。
圖14A至圖14G為示出製造根據實例實施例的半導體裝置的方法中的階段的示意性橫截面視圖。圖14A至圖14G示出對應於圖2B中所示出的區的區。
參考圖14A，水平絕緣層110及第二水平導電層104可形成於板層101上，且犧牲絕緣層118及層間絕緣層120可交替地堆疊。
水平絕緣層110可包含第一水平絕緣層111及第二水平絕緣層112。第一水平絕緣層111及第二水平絕緣層112可為待藉由後續製程用第一水平導電層102（在圖2B中）替換的層。第一水平絕緣層111及第二水平絕緣層112可堆疊於板層101上，使得第一水平絕緣層111安置於第二水平絕緣層112上方及下方。第一水平絕緣層111及第二水平絕緣層112可包含不同絕緣材料。水平絕緣層110可在對應於圖2B的虛擬結構DS及第二分離區MS2的區中藉由圖案化製程移除。第二水平導電層104可形成於水平絕緣層110上。
犧牲絕緣層118可部分地藉由後續製程用第一閘極電極130A及第二閘極電極130B（在圖2B中）替換。犧牲絕緣層118可由與層間絕緣層120的材料不同的材料形成，且可由在特定蝕刻條件下具有相對於層間絕緣層120的蝕刻選擇性的材料形成。舉例而言，層間絕緣層120可由氧化矽或氮化矽中的至少一者形成，且犧牲絕緣層118可由與層間絕緣層120的材料不同的材料形成，例如矽、氧化矽、碳化矽以及氮化矽。在實施例中，層間絕緣層120的厚度可能並非全部相同。可與所示出的厚度及數目不同地改變層間絕緣層120及犧牲絕緣層118的厚度以及其構成層的數目。
接下來，在圖2A的第二區R2中，可使用罩幕層重複用於犧牲絕緣層118的光微影製程及蝕刻製程，使得犧牲絕緣層118中的上部者比上部犧牲絕緣層118下方的犧牲絕緣層118中的下部者延伸得更短。因此，犧牲絕緣層118可在預定單元中形成階梯形結構。接下來，可部分地形成覆蓋堆疊結構的單元區絕緣層190。
參考圖14B，可形成穿過犧牲絕緣層118及層間絕緣層120的堆疊結構的通道孔，且通道結構CH可形成於通道孔中。
通道孔可藉由使用罩幕層非等向性蝕刻犧牲絕緣層118及層間絕緣層120而形成。通道孔可形成於對應於圖2A的第一堆疊結構ST1及第二堆疊結構ST2的第一區R1的區中。由於堆疊結構的高度，通道孔的側壁可不垂直於板層101的上部表面。通道孔可經形成以使板層101的一部分凹陷。
可藉由依序地形成通道介電層145、通道層140、通道內埋絕緣層150以及通道接墊155而在通道孔中形成通道結構CH。通道層140可在通道結構CH中形成於通道介電層145上。通道內埋絕緣層150可經形成以填充通道結構CH，且可由絕緣材料形成。在一些實施例中，通道層140之間的空間可填充有導電材料，而非通道內埋絕緣層150。通道接墊155可由例如多晶矽的導電材料形成。
參考圖14C，穿過犧牲絕緣層118及層間絕緣層120的堆疊結構以及第二水平導電層104的第一接觸孔PH1可形成於對應於第一源極接觸結構180（參考圖2B）的區中。
在形成第一接觸孔PH1之前，單元區絕緣層190可進一步形成於通道結構CH上，例如，可增加單元區絕緣層190的厚度以在通道結構CH的頂部上方延伸。第一接觸孔PH1可形成於第一源極接觸結構180將藉由後續製程形成的區中。由於堆疊結構的高度，第一接觸孔PH1的側壁可不垂直於板層101的上部表面。第一接觸孔PH1可經形成以使板層101的一部分凹陷或暴露板層101的上部表面。
參考圖14D，可形成豎直犧牲層116以填充第一接觸孔PH1，可形成穿過犧牲絕緣層118及層間絕緣層120的堆疊結構的開口OP，且在形成第一水平導電層102之後，可移除犧牲絕緣層118。
豎直犧牲層116可包含與犧牲絕緣層118及層間絕緣層120的材料不同的材料。舉例而言，豎直犧牲層116可包含多晶矽（Si）。
開口OP可形成於對應於圖1的第一分離區MS1及第二分離區MS2的區中。開口OP可經形成以穿過堆疊結構，在其下部部分中穿過第二水平導電層104，且可在X方向及Y方向上延伸。
接下來，在開口OP中，可形成單獨的犧牲間隔物層，可執行回蝕製程以暴露水平絕緣層110，且可自暴露區移除水平絕緣層110。水平絕緣層110可藉由例如濕式蝕刻製程移除。在移除水平絕緣層110的製程中，亦可移除暴露於移除水平絕緣層110的區中的通道介電層145的一部分。在藉由在移除水平絕緣層110的區中沈積導電材料而形成第一水平導電層102之後，可在開口OP中移除犧牲間隔物層。藉由本製程，可形成包含板層101以及第一水平導電層102及第二水平導電層104的源極結構SS。
可使用例如濕式蝕刻製程相對於層間絕緣層120選擇性地移除犧牲絕緣層118。因此，多個隧道部分TL可形成於層間絕緣層120之間。
參考圖14E，可形成第一閘極電極130A及第二閘極電極130B，且隔離絕緣層105可形成於開口OP中。
可藉由用導電材料（例如金屬、多晶矽或金屬矽化物材料）填充移除犧牲絕緣層118的隧道部分TL而形成第一閘極電極130A及第二閘極電極130B。因此，可形成包含第一閘極電極130A的第一堆疊結構ST1及第二堆疊結構ST2，以及包含第二閘極電極130B的虛擬結構DS。第一堆疊結構ST1及第二堆疊結構ST2可包圍通道結構CH，且虛擬結構DS可包圍豎直犧牲層116。
在通道介電層145的一部分沿著第一閘極電極130A及第二閘極電極130B水平延伸的實施例中，在本操作中，可在第一閘極電極130A及第二閘極電極130B之前形成通道介電層145的一部分。在形成第一閘極電極130A及第二閘極電極130B之後，隔離絕緣層105可形成於開口OP中以形成第一分離區MS1及第二分離區MS2。
參考圖14F，可藉由移除豎直犧牲層116而形成第二接觸孔PH2。可相對於第二閘極電極130B及層間絕緣層120選擇性地移除豎直犧牲層116。豎直犧牲層116可藉由例如濕式蝕刻製程移除。第二接觸孔PH2可具有對應於圖14C的第一接觸孔PH1的配置及形狀。
參考圖14G，可藉由在第二接觸孔PH2中依序地形成接觸絕緣層182及接觸層184而形成第一源極接觸結構180。
接觸絕緣層182可以間隔物形狀形成以暴露第二接觸孔PH2中的板層101。接觸層184可形成於接觸絕緣層182上以填充第二接觸孔PH2。因此，可形成第一源極接觸結構180。舉例而言，圖2A的第二源極接觸結構185可經由與第一源極接觸結構180相同的製程一起形成。在另一實例中，第二源極接觸結構185可藉由單獨製程形成，且在此情況下，可具有與第一源極接觸結構180的結構不同的結構。
在一些實施例中，在上文參考圖14D所描述的操作中，藉由形成接觸絕緣層182及接觸層184而非形成豎直犧牲層116，第一源極接觸結構180可比第一閘極電極130A及第二閘極電極130B更早地形成。
接下來，一起參考圖2A及圖2B，接觸插塞160可形成於通道結構CH以及第一源極接觸結構180及第二源極接觸結構185上，且可形成第一互連線170C及第二互連線170P，以製造半導體裝置100。
圖15A至圖18B為示出製造根據實例實施例的半導體裝置的方法中的階段的示意性橫截面視圖。圖15A、圖16A、圖17A以及圖18A示出對應於圖9A中所示出的區的區，且圖15B、圖16B、圖17B以及圖18B示出對應於圖9B中所示出的區的區。
參考圖15A及圖15B，在形成犧牲絕緣層118及層間絕緣層120的堆疊結構以及自其穿過的通道結構CH之後，可形成開口OP。
可如上文參考圖14A及圖14B所描述形成堆疊結構及通道結構CH。下部單元區絕緣層190L可形成於堆疊結構及通道結構CH上。
開口OP可形成於對應於圖8的第一分離區MS1、第二分離區MS2以及第三分離區MS3的區中。開口OP可具有對應於第一分離區MS1、第二分離區MS2以及第三分離區MS3的區連接為一個區的形式。開口OP可經形成以穿過堆疊結構，在其下部部分中穿過第二水平導電層104，且在X方向及Y方向上延伸，例如，開口OP的部分可彼此連續以界定通過堆疊結構的柵格結構（如在俯視圖中所查看）。
參考圖16A及圖16B，使用開口OP，可形成第一水平導電層102，且可形成開口間隔物層119及豎直犧牲層116。
首先，可在開口OP中形成單獨的犧牲間隔物層，可執行回蝕製程以暴露水平絕緣層110，且可自暴露區移除水平絕緣層110。水平絕緣層110可藉由例如濕式蝕刻製程移除。在移除水平絕緣層110的製程中，亦可移除暴露於移除水平絕緣層110的區中的通道介電層145的一部分。在藉由在移除水平絕緣層110的區中沈積導電材料而形成第一水平導電層102之後，可在開口OP中移除犧牲間隔物層。藉由本製程，可形成包含板層101以及第一水平導電層102及第二水平導電層104的源極結構SS。
接下來，可在開口OP的內壁上形成開口間隔物層119，且可形成填充開口OP的豎直犧牲層116。豎直犧牲層116可包含例如多晶矽（Si）。第二水平導電層104及豎直犧牲層116可藉由開口間隔物層119彼此間隔開。在對應於圖8的第一分離區MS1的區中，第一水平導電層102及豎直犧牲層116可藉由開口間隔物層119彼此間隔開。
參考圖17A及圖17B，上部支撐層195可形成於下部單元區絕緣層190L上。
上部支撐層195可包含上部開口SP，且上部開口SP可在豎直犧牲層116的延伸方向上以預定間隔安置。上部開口SP可不在對應於第三分離區MS3的區中形成於豎直犧牲層116上（參考圖8及圖9C）。在圖17B中，上部開口SP可安置於豎直犧牲層116上以具有比豎直犧牲層116在X方向上的寬度更寬的寬度，且可在Y方向上延伸所述寬度。在一些實施例中，在圖17A中所示出的區中，上部開口SP可相對地形成以在連接圖8的第二分離區MS2及第三分離區MS3的位置上在X方向上具有更寬寬度。
參考圖18A及圖18B，在經由上部開口SP移除豎直犧牲層116及開口間隔物層119，且移除經暴露犧牲絕緣層118之後，可形成第一閘極電極130A及第二閘極電極130B以及隔離絕緣層105。
首先，可移除豎直犧牲層116及開口間隔物層119。在本操作中，如圖18A中所示出，在對應於第三分離區MS3的區中，豎直犧牲層116可藉由上部支撐層195部分地保留，以形成接觸層184g。
可相對於層間絕緣層120選擇性地移除犧牲絕緣層118，如上文參考圖14D所描述。在移除犧牲絕緣層118的製程中，如圖18B中所示出，犧牲絕緣層118中的一些可在對應於虛擬結構DS的區中由於上部支撐層195而保留。
如上文參考圖14E所描述，可藉由用導電材料填充移除犧牲絕緣層118的區而形成第一閘極電極130A及第二閘極電極130B。在形成第一閘極電極130A及第二閘極電極130B之後，可形成隔離絕緣層105以形成第一分離區MS1、第二分離區MS2以及第三分離區MS3。形成於對應於第三分離區MS3的區中的隔離絕緣層105的部分區可形成接觸絕緣層182g，且第一源極接觸結構180g可與接觸層184g一起形成。此後，上部單元區絕緣層190U可進一步形成於上部支撐層195上。
接下來，一起參考圖9A及圖9B，接觸插塞160可形成於通道結構CH以及第一源極接觸結構180及第二源極接觸結構185上，且可形成第一互連線170C及第二互連線170P，以製造半導體裝置100g。
圖19為示意性地示出根據實例實施例的包含半導體裝置的資料儲存系統的視圖。
參考圖19，資料儲存系統1000可包含半導體裝置1100及電連接至半導體裝置1100的控制器1200。資料儲存系統1000可為包含半導體裝置1100作為單個半導體裝置或多個半導體裝置的儲存裝置，或包含儲存裝置的電子裝置。舉例而言，資料儲存系統1000可為固態硬碟裝置（solid state drive device；SSD）、通用串列匯流排（universal serial bus；USB）、計算系統、醫療裝置或通信裝置，包含作為單個半導體裝置或多個半導體裝置的半導體裝置1100。
根據上文參考圖1至圖13B所描述的實施例中的任一者，半導體裝置1100可為非揮發性記憶體裝置，例如NAND快閃記憶體裝置。半導體裝置1100可包含第一半導體結構1100F及在第一半導體結構1100F上的第二半導體結構1100S。在實例實施例中，第一半導體結構1100F可緊鄰第二半導體結構1100S安置。第一半導體結構1100F可為包含解碼器電路1110、頁緩衝器1120以及邏輯電路1130的周邊電路結構。第二半導體結構1100S可為包含位元線BL、共同源極線CSL、字元線WL、第一上部閘極線UL1及第二上部閘極線UL2、第一下部閘極線LL1及第二下部閘極線LL2以及在位元線BL中的各者與共同源極線CSL之間的記憶體單元串CSTR的記憶體單元結構。
在第二半導體結構1100S中，記憶體單元串CSTR中的各者可包含鄰近於共同源極線CSL的下部電晶體LT1及下部電晶體LT2、鄰近於位元線BL中的各者的上部電晶體UT1及上部電晶體UT2，以及安置於下部電晶體LT1及下部電晶體LT2中的各者與上部電晶體UT1及上部電晶體UT2中的各者之間的多個記憶體單元電晶體MCT。可根據實施例不同地改變下部電晶體LT1及下部電晶體LT2的數目以及上部電晶體UT1及上部電晶體UT2的數目。
在實例實施例中，上部電晶體UT1及上部電晶體UT2中的各者可包含串選擇電晶體，且下部電晶體LT1及下部電晶體LT2中的各者可包含接地選擇電晶體。下部閘極線LL1及下部閘極線LL2可分別為下部電晶體LT1及下部電晶體LT2的閘極電極。字元線WL可為記憶體單元電晶體MCT的閘極電極，且上部閘極線UL1及上部閘極線UL2可分別為上部電晶體UT1及上部電晶體UT2的閘極電極。
在實例實施例中，下部電晶體LT1及下部電晶體LT2可包含串聯連接的下部抹除控制電晶體LT1及接地選擇電晶體LT2。上部電晶體UT1及上部電晶體UT2可包含串聯連接的串選擇電晶體UT1及上部抹除控制電晶體UT2。下部抹除控制電晶體LT1或上部抹除控制電晶體UT2中的至少一者可用於抹除使用閘極誘導汲極洩漏（GIDL）現象儲存於記憶體單元電晶體MCT中的資料的抹除操作。
共同源極線CSL、第一下部閘極線LL1及第二下部閘極線LL2、字元線WL以及第一上部閘極線UL1及第二上部閘極線UL2可經由自第一半導體結構1100F延伸至第二半導體結構1100S的第一連接互連件1115電連接至解碼器電路1110。位元線BL可經由自第一半導體結構1100F延伸至第二半導體結構1100S中的第二連接互連件1125電連接至頁緩衝器1120。
在第一半導體結構1100F中，解碼器電路1110及頁緩衝器1120可對多個記憶體單元電晶體MCT當中的至少一個選定記憶體單元電晶體執行控制操作。解碼器電路1110及頁緩衝器1120可由邏輯電路1130控制。半導體裝置1100可經由電連接至邏輯電路1130的輸入/輸出接墊1101與控制器1200通信。輸入/輸出接墊1101可經由自第一半導體結構1100F延伸至第二半導體結構1100S中的輸入/輸出連接互連件1135電連接至邏輯電路1130。
控制器1200可包含處理器1210、NAND控制器1220以及主機介面1230。根據實施例，資料儲存系統1000可包含多個半導體裝置1100，且在此情況下，控制器1200可控制多個半導體裝置1100。
處理器1210可控制包含控制器1200的資料儲存系統1000的總體操作。處理器1210可根據預定韌體操作，且可藉由控制NAND控制器1220來存取半導體裝置1100。NAND控制器1220可包含處理與半導體裝置1100的通信的控制器介面1221。可經由控制器介面1221傳輸用於控制半導體裝置1100的控制命令、待寫入至半導體裝置1100的記憶體單元電晶體MCT的資料、待自半導體裝置1100的記憶體單元電晶體MCT讀取的資料或類似者。主機介面1230可提供資料儲存系統1000與外部主機之間的通信功能。當經由主機介面1230自外部主機接收控制命令時，處理器1210可回應於控制命令而控制半導體裝置1100。
圖20為示意性地示出根據實例實施例的包含半導體裝置的資料儲存系統的透視圖。
參考圖20，根據實例實施例的資料儲存系統2000可包含主基底2001、安裝於主基底2001上的控制器2002、至少一個半導體封裝2003以及動態隨機存取記憶體（dynamic random-access memory；DRAM）2004。半導體封裝2003及DRAM 2004可藉由形成於主基底2001上的佈線圖案2005連接至控制器2002。
主基底2001可包含連接器2006，所述連接器2006包含可耦接至外部主機的多個引腳。連接器2006中的多個引腳的數目及配置可根據資料儲存系統2000與外部主機之間的通信介面而變化。在實例實施例中，資料儲存系統2000可根據通用串列匯流排（USB）、周邊組件互連高速（peripheral component interconnect express；PCI-高速）、串列進階技術附接（serial advanced technology attachment；SATA）、通用快閃儲存器（universal flash storage；UFS）的M-Phy或類似者的任一介面與外部主機通信。在實例實施例中，資料儲存系統2000可藉由經由連接器2006自外部主機供應的電力操作。資料儲存系統2000可更包含將自外部主機供應的電力分配至控制器2002及半導體封裝2003的電力管理積體電路（power management integrated circuit；PMIC）。
控制器2002可將資料寫入至半導體封裝2003或自半導體封裝2003讀取資料，且可改良資料儲存系統2000的操作速度。
DRAM 2004可為減小半導體封裝2003（其可為資料儲存空間）與外部主機之間的速度差異的緩衝記憶體。包含於資料儲存系統2000中的DRAM 2004亦可操作為一種類型的快取記憶體，且可在半導體封裝2003上的控制操作中提供暫時儲存資料的空間。當DRAM 2004包含於資料儲存系統2000中時，除了控制半導體封裝2003的NAND控制器以外，控制器2002可更包含控制DRAM 2004的DRAM控制器。
半導體封裝2003可包含彼此間隔開的第一半導體封裝2003a及第二半導體封裝2003b。第一半導體封裝2003a及第二半導體封裝2003b中的各者可為包含多個半導體晶片2200的半導體封裝。第一半導體封裝2003a及第二半導體封裝2003b中的各者可包含封裝基底2100、在封裝基底2100上的半導體晶片2200、安置於半導體晶片2200中的各者的下部表面上的黏著劑層2300、將半導體晶片2200中的各者與封裝基底2100電連接的連接結構2400，以及在封裝基底2100上覆蓋半導體晶片2200及連接結構2400的模製層2500。
封裝基底2100可為包含上部接墊2130的印刷電路板。半導體晶片2200中的各者可包含輸入/輸出接墊2210。輸入/輸出接墊2210可對應於圖19的輸入/輸出接墊1101。半導體晶片2200中的各者可包含閘極堆疊結構3210及通道結構3220。半導體晶片2200中的各者可包含上文參考圖1至圖13B所描述的半導體裝置。
在實例實施例中，連接結構2400可為電連接輸入/輸出接墊2210與上部接墊2130的接合線。因此，在第一半導體封裝2003a及第二半導體封裝2003b中的各者中，半導體晶片2200可藉由接合線製程彼此電連接，且可電連接至封裝基底2100的上部接墊2130。根據實施例，在第一半導體封裝2003a及第二半導體封裝2003b中的各者中，半導體晶片2200可藉由包含矽穿孔（through silicon via；TSV）的連接結構而非藉由接合線製程的連接結構2400彼此電連接。
在實例實施例中，控制器2002及半導體晶片2200可包含於一個（1）封裝中。在實例實施例中，控制器2002及半導體晶片2200可安裝於與主基底2001不同的單獨插入式基底上，且控制器2002及半導體晶片2200可藉由形成於插入式基底上的佈線彼此連接。
圖21為示意性地示出根據實例實施例的半導體封裝的橫截面視圖。圖21示出圖20的半導體封裝2003的實例實施例，且在概念上示出沿著圖20的半導體封裝2003的線V-V'截取的區。
參考圖21，在半導體封裝2003中，封裝基底2100可為印刷電路板。封裝基底2100可包含封裝基底主體部分2120、安置於封裝基底主體部分2120的上部表面上的封裝接墊2130（參見圖20）、安置於封裝基底主體部分2120的下部表面上或自所述下部表面暴露的下部接墊2125，以及在封裝基底主體部分2120中將上部接墊2130與下部接墊2125電連接的內部互連件2135。上部接墊2130可電連接至連接結構2400。下部接墊2125可如圖20中所示出經由導電連接部分2800連接至資料儲存系統2000的主基底2001的佈線圖案2005。
半導體晶片2200中的各者可包含半導體基底3010以及依序堆疊於半導體基底3010上的第一半導體結構3100及第二半導體結構3200。第一半導體結構3100可包含周邊電路區，所述周邊電路區包含周邊互連件3110。第二半導體結構3200可包含共同源極線3205、在共同源極線3205上的閘極堆疊結構3210、穿過閘極堆疊結構3210的通道結構3220及分離區、電連接至通道結構3220的位元線3240以及電連接至閘極堆疊結構3210的字元線WL（參考圖19）的接觸插塞3235。如上文參考圖1至圖13B所描述，在半導體晶片2200中的各者中，第一源極接觸結構180可經安置以穿過虛擬結構DS。
半導體晶片2200中的各者可包含電連接至第一半導體結構3100的周邊互連件3110且延伸至第二半導體結構3200中的貫穿互連件3245。貫穿互連件3245可安置於閘極堆疊結構3210外部，且可進一步經安置以穿過閘極堆疊結構3210。半導體晶片2200中的各者可更包含電連接至第一半導體結構3100的周邊互連件3110的輸入/輸出接墊（圖20中的2210）。
藉助於概述及綜述，實施例的態樣提供一種具有改良的可靠性及電特性的半導體裝置。實施例的態樣亦提供一種包含具有改良的可靠性及電特性的半導體裝置的資料儲存系統。
亦即，根據實施例，可藉由包含穿過堆疊結構之間的虛擬結構（例如，劃分記憶體區塊的第二分離區之間的區）以連接至底層源極結構的源極接觸結構來提供一種具有改良的可靠性及電特性的半導體裝置及包含其的資料儲存系統。
本文中已揭露實例實施例，且儘管採用特定術語，但此等術語僅以一般及描述性意義且不出於限制的目的使用及解釋。在一些情況下，如所屬領域中具有通常知識者截至本申請案申請時顯而易見，除非另外具體指示，否則結合特定實施例所描述的特徵、特性及/或元件可單獨使用或與結合其他實施例所描述的特徵、特性及/或元件組合使用。因此，所屬領域中具有通常知識者將理解，可在不脫離如以下申請專利範圍中所闡述的本發明的精神及範疇的情況下對形式及細節作出各種改變。
100、100a、100b、100c、100d、100e、100f、100g、100h、100i、100j、100k、100l、1100:半導體裝置 101:板層 102:第一水平導電層 103:基底絕緣層 104:第二水平導電層 105:隔離絕緣層 107:磊晶層 110:水平絕緣層 111:第一水平絕緣層 112:第二水平絕緣層 116:豎直犧牲層 118:犧牲絕緣層 119:開口間隔物層 120:層間絕緣層 130A:第一閘極電極 130B:第二閘極電極 140:通道層 145:通道介電層 150:通道內埋絕緣層 155:通道接墊 160、3235:接觸插塞 162:第一接觸插塞 164:第二接觸插塞 170C:第一互連線 170P、170Ph:第二互連線 170P1、170P1i、170P1j:第一周邊線 170P2:第二周邊線 180、180b、180c、180g:第一源極接觸結構 182、182b、182g:接觸絕緣層 184、184b、184c、184g:接觸層 185:第二源極接觸結構 190:單元區絕緣層 190L:下部單元區絕緣層 190U:上部單元區絕緣層 195:上部支撐層 197:保護層 198:第二接合通孔 199:第二接合接墊 200:穿孔 201:基礎基底 202:貫穿絕緣層 204:貫穿導電層 205:源極/汲極區 210:裝置隔離層 220:電路元件 222:閘極介電層 224:間隔物層 225:電路閘極電極 270:電路接觸插塞 280:電路互連線 290:周邊區絕緣層 298:第一接合通孔 299:第一接合接墊 1000、2000:資料儲存系統 1100F、3100:第一半導體結構 1100S、3200:第二半導體結構 1101、2210:輸入/輸出接墊 1110:解碼器電路 1115:第一連接互連件 1120:頁緩衝器 1125:第二連接互連件 1130:邏輯電路 1135:輸入/輸出連接互連件 1200、2002:控制器 1210:處理器 1220:NAND控制器 1221:控制器介面 1230:主機介面 2001:主基底 2003:半導體封裝 2003a:第一半導體封裝 2003b:第二半導體封裝 2004:動態隨機存取記憶體 2005:佈線圖案 2006:連接器 2100:封裝基底 2120:封裝基底主體部分 2125:下部接墊 2130:上部接墊/封裝接墊 2135:內部互連件 2200:半導體晶片 2300:黏著劑層 2400:連接結構 2500:模製層 2800:導電連接部分 3010:半導體基底 3110:周邊互連件 3205、CSL:共同源極線 3210:閘極堆疊結構 3220、CH、CHd:通道結構 3240、BL:位元線 3245:貫穿互連件 A、B、C:部分 CELL:記憶體單元區 CSTR:記憶體單元串 DS:虛擬結構 I-I'、II-II'、III-III'、IV-IV'、V-V':線 LL1:第一下部閘極線 LL2:第二下部閘極線 LT1:下部電晶體/下部抹除控制電晶體 LT2:下部電晶體/接地選擇電晶體 MCT:記憶體單元電晶體 MS1:第一分離區 MS2:第二分離區 MS3:第三分離區 OP:開口 PERI:周邊電路區 PH1:第一接觸孔 PH2:第二接觸孔 R1:第一區 R2:第二區 S1:第一半導體結構 S2:第二半導體結構 SP:上部開口 SS、SSd:源極結構 ST1:第一堆疊結構 ST2:第二堆疊結構 TL:隧道部分 UL1:第一上部閘極線 UL2:第二上部閘極線 UT1:上部電晶體/串選擇電晶體 UT2:上部電晶體/上部抹除控制電晶體 WL:字元線 X、Y、Z:方向
藉由參考隨附圖式詳細地描述例示性實施例，特徵將對於所屬領域中具有通常知識者變得顯而易見，在隨附圖式中： 圖1為根據實例實施例的半導體裝置的示意性平面視圖。 圖2A及圖2B為根據實例實施例的半導體裝置的示意性橫截面視圖。 圖3A及圖3B為根據實例實施例的半導體裝置的部分放大視圖。 圖4為示意性地示出根據實例實施例的半導體裝置的橫截面視圖。 圖5A及圖5B為示意性地示出根據實例實施例的半導體裝置的橫截面視圖。 圖6為示意性地示出根據實例實施例的半導體裝置的部分放大視圖。 圖7A及圖7B為根據實例實施例的半導體裝置的示意性橫截面視圖。 圖8為根據實例實施例的半導體裝置的示意性平面視圖。 圖9A至圖9C為根據實例實施例的半導體裝置的示意性橫截面視圖。 圖10為根據實例實施例的半導體裝置的示意性平面視圖。 圖11為根據實例實施例的半導體裝置的示意性橫截面視圖。 圖12A及圖12B為根據實例實施例的半導體裝置的示意性部分放大視圖。 圖13A及圖13B為根據實例實施例的半導體裝置的示意性部分放大視圖。 圖14A至圖14G為製造根據實例實施例的半導體裝置的方法中的階段的示意性橫截面視圖。 圖15A至圖18B為製造根據實例實施例的半導體裝置的方法中的階段的示意性橫截面視圖。 圖19為示意性地示出根據實例實施例的包含半導體裝置的資料儲存系統的視圖。 圖20為示意性地示出根據實例實施例的包含半導體裝置的資料儲存系統的透視圖。 圖21為示意性地示出根據實例實施例的半導體封裝的橫截面視圖。
100:半導體裝置
101:板層
102:第一水平導電層
104:第二水平導電層
105:隔離絕緣層
120:層間絕緣層
130A:第一閘極電極
130B:第二閘極電極
155:通道接墊
160:接觸插塞
162:第一接觸插塞
164:第二接觸插塞
170C:第一互連線
170P1:第一周邊線
180:第一源極接觸結構
182:接觸絕緣層
184:接觸層
190:單元區絕緣層
CH:通道結構
A、B:部分
DS:虛擬結構
MS2:第二分離區
R1:第一區
R2:第二區
SS:源極結構
ST1:第一堆疊結構
ST2:第二堆疊結構
X、Y、Z:方向

Claims (20)

  1. 一種半導體裝置，包括： 第一基底結構，包含基底、在所述基底上的電路元件以及在所述電路元件上的第一接合金屬層；以及 第二基底結構，在所述第一基底結構上連接至所述第一基底結構，所述第二基底結構包含： 源極結構， 第一堆疊結構及第二堆疊結構，所述第一堆疊結構及所述第二堆疊結構中的各者包含堆疊於所述源極結構上以在垂直於所述源極結構的上部表面的第一方向上彼此間隔開的第一閘極電極，所述第一堆疊結構及所述第二堆疊結構在垂直於所述第一方向的第二方向上彼此間隔開， 虛擬結構，在所述源極結構上，在所述第一堆疊結構與所述第二堆疊結構之間，所述虛擬結構包含在所述第一方向上彼此間隔開的第二閘極電極， 第一分離區，穿過所述第一堆疊結構及所述第二堆疊結構，所述第一分離區在所述第二方向上延伸且在垂直於所述第一方向及所述第二方向的第三方向上彼此間隔開， 第二分離區，在所述第三方向上在所述虛擬結構與所述第一堆疊結構及所述第二堆疊結構中的各者之間延伸， 通道結構，在所述第一方向上穿過所述第一堆疊結構及所述第二堆疊結構，所述通道結構中的各者包含通道層，經由所述通道層的側表面連接至所述源極結構，以及 第一源極接觸結構，在所述第一方向上穿過所述虛擬結構，所述第一源極接觸結構中的各者包含第一接觸層，經由所述第一接觸層的下部表面連接至所述源極結構，所述第一接觸層為導電的。
  2. 如請求項1所述的半導體裝置，其中所述第二基底結構更包含： 第一接觸插塞，在所述通道結構上； 第二接觸插塞，在所述第一源極接觸結構上； 第一互連線，在所述第一接觸插塞上，所述第一互連線在所述第三方向上延伸；以及 第二互連線，在所述第二接觸插塞上，所述第二互連線在所述第三方向上自所述第一堆疊結構及所述第二堆疊結構向外延伸。
  3. 如請求項2所述的半導體裝置，其中所述第二互連線環繞所述第一堆疊結構及所述第二堆疊結構，如在平面視圖中查看，所述第二互連線包圍所述第一互連線。
  4. 如請求項1所述的半導體裝置，其中所述第二基底結構更包含在所述第一堆疊結構及所述第二堆疊結構外部的第二源極接觸結構，所述第二源極接觸結構在所述第一方向上延伸且連接至所述源極結構，所述第二源極接觸結構中的各者包含導電的第二接觸層。
  5. 如請求項1所述的半導體裝置，其中所述第一源極接觸結構中的各者更包含覆蓋所述第一接觸層的側表面且在所述第一方向上延伸的接觸絕緣層。
  6. 如請求項1所述的半導體裝置，其中所述第一源極接觸結構中的各者更包含在所述第一接觸層與所述第二閘極電極之間的接觸絕緣層，所述接觸絕緣層在所述第一方向上彼此間隔開。
  7. 如請求項1所述的半導體裝置，其中在所述第一源極接觸結構中的各者中，所述第一接觸層經由所述第一接觸層的側表面與所述第二閘極電極接觸。
  8. 如請求項1所述的半導體裝置，其中所述第二閘極電極處於未施加電信號的浮動狀態。
  9. 如請求項1所述的半導體裝置，其中所述第二分離區在所述第二方向上連接所述第一分離區的在所述第一分離區的一側上的末端部分。
  10. 如請求項1所述的半導體裝置，其中所述第二基底結構更包含將所述第二分離區彼此連接的第三分離區。
  11. 如請求項10所述的半導體裝置，其中所述第三分離區在所述第三方向上與連接所述第一分離區與所述第二分離區的點間隔開。
  12. 如請求項10所述的半導體裝置，其中所述第一源極接觸結構中的各者位於所述第三分離區中的各者中。
  13. 如請求項10所述的半導體裝置，其中所述虛擬結構更包含犧牲絕緣層，所述犧牲絕緣層在與環繞所述第一源極接觸結構的所述第二閘極電極相同的層級上且在所述第三方向上接觸所述第一源極接觸結構的側表面。
  14. 如請求項1所述的半導體裝置，其中： 所述第一基底結構更包含電連接至所述電路元件的下部互連結構，以及 所述第二基底結構更包含穿過所述虛擬結構及所述源極結構以連接至所述下部互連結構且電連接至所述第一源極接觸結構的穿孔。
  15. 如請求項14所述的半導體裝置，其中所述第二基底結構更包含在所述第一源極接觸結構中的至少一者及所述穿孔上的互連線，所述互連線電連接所述第一源極接觸結構中的所述至少一者與所述穿孔。
  16. 一種半導體裝置，包括： 源極結構； 第一堆疊結構及第二堆疊結構，所述第一堆疊結構及所述第二堆疊結構中的各者包含堆疊於所述源極結構上以在垂直於所述源極結構的上部表面的第一方向上彼此間隔開的第一閘極電極，所述第一堆疊結構及所述第二堆疊結構在垂直於所述第一方向的第二方向上彼此間隔開； 虛擬結構，在所述源極結構上，在所述第一堆疊結構與所述第二堆疊結構之間，所述虛擬結構包含在所述第一方向上彼此間隔開的第二閘極電極； 通道結構，在所述第一方向上穿過所述第一堆疊結構及所述第二堆疊結構，所述通道結構中的各者包含通道層； 第一源極接觸結構，在所述第一方向上穿過所述虛擬結構，所述第一源極接觸結構連接至所述源極結構； 第二源極接觸結構，在所述第一堆疊結構及所述第二堆疊結構外部，所述第二源極接觸結構連接至所述源極結構且不面向所述虛擬結構； 第一互連線，電連接至所述通道結構且在垂直於所述第一方向及所述第二方向的第三方向上延伸；以及 第二互連線，電連接至所述第一源極接觸結構及所述第二源極接觸結構，所述第二互連線環繞所述第一互連線。
  17. 如請求項16所述的半導體裝置，其中所述第二互連線中的至少一些在所述第二方向或所述第三方向中的至少一者上在所述虛擬結構上延伸。
  18. 如請求項16所述的半導體裝置，其中所述第二互連線包含電連接至所述第一源極接觸結構的第一線及電連接至所述第二源極接觸結構的第二線，所述第一線及所述第二線彼此間隔開。
  19. 如請求項16所述的半導體裝置，其中所述源極結構包含： 板層，所述第一源極接觸結構及所述第二源極接觸結構與所述板層接觸； 第一水平導電層，在所述板層上，所述通道結構中的各者的所述通道層與所述第一水平導電層接觸；以及 第二水平導電層，在所述第一水平導電層上。
  20. 一種資料儲存系統，包括： 半導體儲存裝置，包含源極結構、在所述源極結構的一側上的電路元件以及電連接至所述電路元件的輸入/輸出接墊；以及 控制器，經由所述輸入/輸出接墊電連接至所述半導體儲存裝置且控制所述半導體儲存裝置， 其中所述半導體儲存裝置更包含： 第一堆疊結構及第二堆疊結構，所述第一堆疊結構及所述第二堆疊結構中的各者包含堆疊於所述源極結構上以在垂直於所述源極結構的上部表面的第一方向上彼此間隔開的第一閘極電極，所述第一堆疊結構及所述第二堆疊結構在垂直於所述第一方向的第二方向上彼此間隔開； 虛擬結構，在所述源極結構上，在所述第一堆疊結構與所述第二堆疊結構之間，所述虛擬結構包含經堆疊以在所述第一方向上彼此間隔開的第二閘 極電極； 通道結構，在所述第一方向上穿過所述第一堆疊結構及所述第二堆疊結構，所述通道結構中的各者包含通道層，經由所述通道層的側表面連接至所述源極結構；以及 第一源極接觸結構，在所述第一方向上穿過所述虛擬結構，所述第一源極接觸結構中的各者包含導電的第一接觸層，經由所述第一接觸層的下部表面連接至所述源極結構。
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