KR20220060612A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20220060612A
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bonding
substrate
insulating layer
wiring lines
substrate structure
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KR1020200146230A
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황윤조
김지영
성정태
최준영
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 상기 제1 배선 라인들의 상면의 일부 상에 배치되는 본딩 금속층들, 및 상기 제1 배선 라인들의 상면 상에서 상기 본딩 금속층들의 측면을 둘러싸도록 배치되는 제1 본딩 절연층을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 채널 구조물들의 하부에 배치되는 제2 배선 라인들, 상기 제2 배선 라인들의 하부에 배치되어 상기 제2 배선 라인들 및 상기 본딩 금속층들에 연결되고 상기 제1 기판 구조물을 향하여 폭이 증가하도록 경사진 측면을 갖는 본딩 비아들, 및 상기 본딩 비아들의 하부를 포함하는 적어도 일부를 둘러싸는 제2 본딩 절연층을 포함하는 제2 기판 구조물을 포함하고, 상기 본딩 금속층들은 상기 본딩 비아들과 연결되지 않고 상기 제2 본딩 절연층과 접합되는 더미 본딩 금속층들을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 양산성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 양산성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 상기 제1 배선 라인들의 상면의 일부 상에 배치되는 본딩 금속층들, 및 상기 제1 배선 라인들의 상면 상에서 상기 본딩 금속층들의 측면을 둘러싸도록 배치되는 제1 본딩 절연층을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 채널 구조물들의 하부에 배치되는 제2 배선 라인들, 상기 제2 배선 라인들의 하부에 배치되어 상기 제2 배선 라인들 및 상기 본딩 금속층들에 연결되고 상기 제1 기판 구조물을 향하여 폭이 증가하도록 경사진 측면을 갖는 본딩 비아들, 및 상기 본딩 비아들의 하부를 포함하는 적어도 일부를 둘러싸는 제2 본딩 절연층을 포함하는 제2 기판 구조물을 포함하고, 상기 제1 기판 구조물은, 상기 본딩 금속층들의 상면 및 상기 제1 본딩 절연층의 상면을 포함하는 제1 본딩면을 갖고, 상기 제2 기판 구조물은, 상기 제1 본딩면과 본딩되며, 상기 본딩 비아들의 하면 및 상기 제2 본딩 절연층의 하면을 포함하는 제2 본딩면을 가지며, 상기 본딩 금속층들은, 상기 본딩 비아들과 연결되지 않고 상기 제2 본딩 절연층과 접합되는 더미 본딩 금속층들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되며 제1 배선 라인들을 포함하는 본딩 구조물들, 상기 제1 배선 라인들의 측면을 덮는 하부 절연층, 및 상기 제1 배선 라인들의 상면 상에 배치되는 제1 본딩 절연층을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 채널 구조물들의 하부에 배치되는 제2 배선 라인들, 상기 제2 배선 라인들의 하부에 배치되어 상기 제2 배선 라인들 및 상기 본딩 구조물들과 연결되고 상기 제1 기판 구조물을 향하여 폭이 증가하도록 경사진 측면을 갖는 본딩 비아들, 및 상기 본딩 비아들의 하부를 포함하는 적어도 일부를 둘러싸는 제2 본딩 절연층을 포함하는 제2 기판 구조물을 포함하고, 상기 제1 기판 구조물은, 상기 본딩 구조물의 상면 및 상기 제1 본딩 절연층의 상면을 포함하는 제1 본딩면을 갖고, 상기 제2 기판 구조물은, 상기 제1 본딩면과 본딩되며, 상기 본딩 비아들의 하면 및 상기 제2 본딩 절연층의 하면을 포함하는 제2 본딩면을 가지며, 상기 제1 본딩면에서 상기 본딩 구조물들의 총 면적은, 상기 제2 본딩면에서 상기 본딩 비아들의 총 면적보다 클 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 회로 소자들을 포함하는 제1 기판 구조물, 채널 구조물들을 포함하는 제2 기판 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 제1 기판 구조물은, 제1 기판, 상기 제1 기판 상에 배치되는 상기 회로 소자들, 상기 회로 소자들 상에 배치되며 제1 배선 라인들, 상기 제1 배선 라인들 상의 돌출 영역들, 및 상기 제1 배선 라인들의 상면 상에 배치되는 제1 본딩 절연층을 포함하고, 상기 제2 기판 구조물은, 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 상기 채널 구조물들, 상기 채널 구조물들의 하부에 배치되는 제2 배선 라인들, 상기 제2 배선 라인들의 하부에 배치되어 상기 제2 배선 라인들 및 상기 돌출 영역들과 연결되고 상기 제1 기판 구조물을 향하여 폭이 증가하도록 경사진 측면을 갖는 본딩 비아들, 및 상기 본딩 비아들의 하부를 포함하는 적어도 일부를 둘러싸는 제2 본딩 절연층을 포함하고, 상기 본딩 비아들은 상기 돌출 영역들보다 큰 종횡비를 가질 수 있다.
두 개 이상의 기판 구조물이 접합된 구조에서, 본딩 구조물의 구조를 최적화함으로써, 접적도 및 양산성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 본딩면들을 도시하는 평면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 채널 구조물을 도시하는 부분확대도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 본딩면들을 도시하는 평면도들이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12a 내지 도 12l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 15는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 16은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도이다. 도 2에서는 도 1의 'A' 영역을 확대하여 도시한다. 도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 본딩면들을 도시하는 평면도들이다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는 상하로 적층된 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)을 포함한다. 예를 들어, 제1 기판 구조물(S1)은 반도체 장치(100)의 주변 회로 영역을 포함하고, 제2 기판 구조물(S2)은 반도체 장치(100)의 메모리 셀 영역을 포함할 수 있다.
제1 기판 구조물(S1)은, 제1 기판(101), 제1 기판(101) 상에 배치된 회로 소자들(120), 회로 콘택 플러그들(160), 회로 배선 라인들(170), 본딩 금속층들(180), 및 제1 본딩 절연층(185)을 포함할 수 있다.
제1 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(101)에는 소자분리층들(110)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(105)이 배치될 수 있다. 제1 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 제1 기판(101)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(120)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 유전층(122), 스페이서층(124) 및 회로 게이트 전극(125)을 포함할 수 있다. 회로 게이트 전극(125)의 양 측에서 제1 기판(101) 내에는 소스/드레인 영역들(105)이 배치될 수 있다.
주변 영역 절연층(190)이 제1 기판(101) 상에서 회로 소자(120) 상에 배치될 수 있다. 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 관통하여 소스/드레인 영역들(105)에 연결될 수 있으며, 제1 기판(101)으로부터 순차적으로 위치하는 제1 및 제2 회로 콘택 플러그들(162, 164)을 포함할 수 있다. 회로 콘택 플러그들(160)에 의해 회로 소자(120)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(125)에도 회로 콘택 플러그들(160)이 연결될 수 있다. 회로 배선 라인들(170)은 회로 콘택 플러그들(160)과 연결될 수 있으며, 복수의 층을 이루는 제1 및 제2 회로 배선 라인들(172, 174)을 포함할 수 있다. 제1 및 제2 회로 배선 라인들(172, 174)은, 도 3a에 도시된 것과 같이, 적어도 일 방향으로 연장되는 라인 형태를 가질 수 있다. 다만, 예시적인 실시예들에서, 회로 콘택 플러그들(160) 및 회로 배선 라인들(170)의 층 수는 다양하게 변경될 수 있다.
본딩 금속층들(180)은 제2 회로 배선 라인들(174)의 상면의 일부 상에 배치되어, 상면이 주변 영역 절연층(190)을 통해 제1 기판 구조물(S1)의 상면인 제1 본딩면(B1)으로 노출될 수 있다. 본딩 금속층들(180)은 돌출 영역으로도 지칭될 수 있으며, 제2 회로 배선 라인들(174)과 함께 본딩 구조물(BS)로 지칭될 수 있다. 본딩 금속층들(180)은 제2 기판 구조물(S2)의 본딩 비아들(280)과 함께, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 본딩 구조물 또는 본딩층으로 기능할 수 있다. 또한, 본딩 금속층들(180)은 제2 기판 구조물(S2)과의 전기적 연결 경로를 제공할 수 있다. 본딩 금속층들(180)은 접합 비아들(280)과 대응되는 영역을 포함하는 영역에 배치될 수 있다.
본딩 금속층들(180)은, 도 2에 도시된 것과 같이, 제2 기판 구조물(S2)의 본딩 비아(280)와 연결되지 않는 더미 본딩 금속층들(180D)을 포함할 수 있다. 더미 본딩 금속층들(180D)은 제2 기판 구조물(S2)의 제2 본딩 절연층(285)과 접합될 수 있으며, 상면 전체가 제2 본딩 절연층(285)으로 덮일 수 있다. 본 실시예에서는, 본딩 금속층들(180)이 더미 본딩 금속층들(180D)을 포함하고 이에 의한 금속-유전체 본딩을 이용함으로써, 오정렬(mis-align) 마진이 확보되고 배선의 자유도가 향상될 수 있다. 본딩 금속층들(180)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 본딩 절연층(185)은, 상면이 제1 기판 구조물(S1)의 상면인 제1 본딩면(B1)으로 노출되도록, 제2 회로 배선 라인들(174)에서 본딩 금속층들(180)이 배치되지 않은 상면 상에 배치될 수 있다. 제1 본딩 절연층(185)은 본딩 금속층들(180)의 측면을 덮으며 본딩 금속층들(180)을 둘러싸도록 배치될 수 있다. 제1 본딩 절연층(185)은 제2 기판 구조물(S2)의 제2 본딩 절연층(285)과의 유전체-유전체 본딩을 위한 층일 수 있다. 도 3a에 도시된 것과 같이, 제1 본딩 절연층(185)은 본딩 금속층들(180)과 함께, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 제1 본딩면(B1)을 이룰 수 있다. 제1 본딩 절연층(185)은 본딩 금속층들(180)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제2 기판 구조물(S2)은 제2 기판(201), 제2 기판(201)의 하면 상에 적층된 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 채널 구조물들(CH), 게이트 전극들(230)을 관통하여 일 방향으로 연장되는 분리 영역(210), 게이트 전극들(230)을 덮는 셀 영역 절연층(290), 제2 기판(201) 상의 패시베이션층(295), 및 셀 영역 절연층(290)의 하면 상의 제2 본딩 절연층(285)을 포함할 수 있다. 제2 기판 구조물(S2)은, 배선 구조물로서, 게이트 전극들(230) 및 채널 구조물들(CH)의 하부에 배치되는 제1 내지 제3 셀 콘택 플러그들(262, 264, 266), 제1 및 제2 셀 배선 라인들(272, 274), 및 본딩 비아들(280)을 더 포함할 수 있다.
제2 기판(201)은, 게이트 전극들(230)이 수직하게 적층되며 메모리 셀들이 배치되는 제1 영역 및 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 제1 기판 구조물(S1)과 전기적으로 연결하기 위한 영역인 제2 영역을 가질 수 있다. 상기 제1 영역은 도 1의 좌측 영역을 포함하고, 상기 제2 영역은 도 1의 우측 영역을 포함할 수 있다.
제2 기판(201)은 x 방향과 y 방향으로 연장되는 하면을 가질 수 있다. 제2 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 제2 기판(201)은 다결정층 또는 에피택셜층으로 제공될 수 있다. 실시예들에 따라, 제2 기판(201)은 불순물들을 포함하는 도핑 영역을 포함할 수 있다. 예시적인 실시예들에서, 제2 기판(201)은 제1 기판(101)보다 얇은 두께를 가질 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(230)은 제2 기판(201)의 하면 상에 수직으로 이격되어 적층되어 층간 절연층들(220)과 함께 적층 구조물을 이룰 수 있다. 상기 적층 구조물은 수직하게 적층된 하부 및 상부 적층 구조물들을 포함할 수 있으며, 상기 하부 적층 구조물과 상기 상부 적층 구조물의 사이에는 층간 절연층(220) 외에 연결 절연층(225)이 더 배치될 수 있다. 다만, 실시예들에 따라, 상기 적층 구조물은 단일 적층 구조물로 이루어질 수도 있을 것이다.
게이트 전극들(230)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(230L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(230M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(230U)을 포함할 수 있다. 여기에서, 하부 게이트 전극(230L) 및 상부 게이트 전극들(230U)은 제조 공정 시를 방향을 기준으로 "하부" 및 "상부"로 지칭된 것일 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(230M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(230U, 230L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(230M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)은 상부 게이트 전극들(230U)의 하부 및/또는 하부 게이트 전극(230L)의 상부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(230)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(230), 예를 들어, 상부 또는 하부 게이트 전극(230U, 230L)에 인접한 메모리 게이트 전극들(230M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(230)은 제2 기판(201)의 하면 상에 수직하게 서로 이격되어 적층되며, 적어도 일 방향으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 게이트 전극들(230)은 x 방향을 따라 도 1에 도시된 것과 같은 단차를 이루며, y 방향에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 게이트 전극들(230)은 게이트 전극들(230)의 단부를 포함하는 소정 영역이 노출될 수 있다. 게이트 전극들(230)은 상기 영역에서 제1 셀 콘택 플러그들(262)과 연결될 수 있다.
게이트 전극들(230)은 y 방향을 따라 분리 영역(210)에 의해 일정 단위로 분리되도록 배치될 수 있다. 인접하는 한쌍의 분리 영역들(210)의 사이에서 게이트 전극들(230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(230) 중 일부, 예를 들어, 메모리 게이트 전극들(230M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
층간 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 제2 기판(201)의 하면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 제2 기판(201)의 상기 제1 영역에서 제2 기판(201)의 하면 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH) 각각은 게이트 전극들(230)의 상기 하부 및 상부 적층 구조물들을 각각 관통하는 하부 및 상부 채널 구조물들이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH) 중 일부는 더미 채널일 수 있으며, 채널 구조물들(CH)의 외측에 더미 채널들이 더 배치될 수도 있다. 채널 구조물들(CH)의 구체적인 구조에 대해서는, 하기에 도 4a 및 도 4b를 참조하여 더욱 상세히 설명한다.
분리 영역(210)은 게이트 전극들(230)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 분리 영역(210)은 복수개가 평면도 상에서 서로 평행하게 배치될 수 있다. 분리 영역(210)은 제2 기판(201)의 하면 상에 적층된 게이트 전극들(230) 전체를 관통하여 제2 기판(201)과 연결될 수 있다. 분리 영역(210)은 게이트 전극들(230)의 상기 하부 및 상부 적층 구조물들에서 절곡부없이 연장될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 분리 영역(210)도 채널 구조물들(CH)과 유사하게 하부 및 상부 분리 영역들이 연결된 형태를 가질 수도 있을 것이다.
분리 영역(210)은 높은 종횡비로 인하여 제2 기판(201)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 분리 영역(210)은 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예들에서, 분리 영역(210)에는 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
셀 영역 절연층(290)은 제2 기판(201), 제2 기판(201)의 하면 상의 게이트 전극들(230)을 덮도록 배치될 수 있다. 셀 영역 절연층(290)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수 있다.
패시베이션층(295)은 제2 기판(201)의 상면 상에 배치될 수 있다. 패시베이션층(295)은 반도체 장치(100)를 보호하는 층으로 기능할 수 있다. 예시적인 실시예에서, 패시베이션층(295)은 일부가 제거된 개구부를 가지며, 이에 의해 외부 소자와 연결되는 패드 영역이 정의될 수 있다. 패시베이션층(295)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다.
상기 배선 구조물은, 제1 내지 제3 셀 콘택 플러그들(262, 264, 266), 제1 및 제2 셀 배선 라인들(272, 274), 및 본딩 비아들(280)을 포함하며, 제2 기판 구조물(S2)이 제1 기판 구조물(S1)과 전기적으로 연결되도록 하는 구성일 수 있다.
제1 셀 콘택 플러그들(262)은 셀 영역 절연층(290)을 관통하여 게이트 전극들(230) 또는 제2 기판(201)과 연결될 수 있다. 제1 셀 콘택 플러그들(262)은 하단에서 제2 셀 콘택 플러그들(264)과 연결될 수 있다. 제2 셀 콘택 플러그들(264)은 하단에서 제1 셀 배선 라인들(272)과 연결될 수 있다. 제3 셀 콘택 플러그들(266)은 제1 및 제2 셀 배선 라인들(272, 274)을 상하로 연결할 수 있다. 제1 내지 제3 셀 콘택 플러그들(262, 264, 266)은 원통형의 형상을 가질 수 있다. 제1 내지 제3 셀 콘택 플러그들(262, 264, 266)은 서로 다른 길이를 가질 수 있다. 예를 들어, 제1 셀 콘택 플러그들(262)은 상대적으로 긴 길이를 가질 수 있다. 실시예들에서, 제1 내지 제3 셀 콘택 플러그들(262, 264, 266)은 종횡비에 따라, 제2 기판(201)에 가까울수록 폭이 좁아지고 제1 기판 구조물(S1)을 향하면서 폭이 증가하도록 경사진 측면을 가질 수 있다. 실시예들에 따라, 제1 내지 제3 셀 콘택 플러그들(262, 264, 266) 중 일부는 전기적 신호가 인가되지 않는 더미 콘택 플러그일 수도 있다.
제1 셀 배선 라인들(272)은 채널 구조물들(CH)과 연결되는 상기 제1 영역의 비트 라인들 및 상기 비트 라인들과 동일한 높이 레벨에 배치되는 상기 제2 영역의 배선 라인들을 포함할 수 있다. 제2 셀 배선 라인들(274)은 제1 셀 배선 라인들(272)보다 하부에 배치되는 배선 라인들일 수 있다. 제1 및 제2 셀 배선 라인들(272, 274)은, 도 3b에 도시된 것과 같이, 적어도 일 방향으로 연장되는 라인 형태를 가질 수 있다. 예시적인 실시예들에서, 제2 셀 배선 라인들(274)은 제1 셀 배선 라인들(272)보다 두꺼운 두께를 가질 수 있다. 제1 및 제2 셀 배선 라인들(272, 274)은 제2 기판(201)을 향하여 폭이 좁아지도록 경사진 측면을 가질 수 있다.
제1 내지 제3 셀 콘택 플러그들(262, 264, 266) 및 제1 및 제2 셀 배선 라인들(272, 274)은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
본딩 비아들(280)은 제2 셀 배선 라인들(274)의 하부에 배치되어 제2 셀 배선 라인들(274)과 연결되며, 하면이 셀 영역 절연층(290)을 통해 제2 기판 구조물(S2)의 하면인 제2 본딩면(B2)으로 노출될 수 있다. 본딩 비아들(280)은 제1 기판 구조물(S1)의 본딩 금속층들(180)과 접합되어 연결되며, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 본딩 구조물 또는 본딩층으로 기능할 수 있다. 본딩 비아들(280)은 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다.
도 2 내지 도 3b에 도시된 것과 같이, 본딩 비아들(280)은 제1 기판 구조물(S1)과 접합되는 제2 본딩면(B2)에서, 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 본딩 금속층들(180)의 제1 본딩면(B1)에서의 제2 폭(W2)보다 작을 수 있으며, 약 100 nm 내지 약 300 nm의 범위일 수 있다. 이에 따라, 제1 본딩면(B1)에서 본딩 금속층들(180)의 총 면적은, 제2 본딩면(B2)에서 본딩 비아들(280)의 총 면적보다 클 수 있다. 본딩 비아들(280)의 제1 높이(H1)는 본딩 금속층들(180)의 제2 높이(H2)보다 클 수 있다. 예를 들어, 제1 높이(H1)는 제2 높이(H2)의 약 3 배 내지 약 10 배의 범위일 수 있다. 예를 들어, 제2 높이(H2)는 약 30 nm 내지 약 100 nm의 범위일 수 있다. 본딩 비아들(280)은 제2 기판(201)의 하면에 평행한 방향, 예를 들어, x 방향 및/또는 y 방향을 따라, 제1 거리(D1)로 이격되어 배치될 수 있다. 제1 거리(D1)는 본딩 금속층들(180)의 이격 거리인 제2 거리(D2)보다 클 수 있다. 예를 들어, 제1 거리(D1)는 제1 폭(W1)의 약 5 배 이상일 수 있다.
실시예들에 따라, 본딩 비아들(280)은 평면도 상에서 일정한 패턴을 이루며 배열될 수 있다. 본딩 비아들(280)은 상기 제1 및 제2 영역들에서 동일한 높이 레벨에 배치될 수 있으며, 상기 제1 및 제2 영역들에서 서로 동일하거나 다른 크기를 가질 수 있다. 본딩 비아들(280)은 도 2에 도시된 것과 같이, 제2 셀 배선 라인들(274)의 하면으로부터 비아홀들의 측면을 따라 연장되는 배리어층(282) 및 상기 비아홀을 채우는 비아 도전층(284)을 포함할 수 있다. 배리어층(282)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 비아 도전층(284)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 본딩 절연층(285)은 셀 영역 절연층(290)의 하면 상에서 본딩 비아들(280)의 하부를 포함하는 일부를 둘러싸도록 배치될 수 있다. 제2 본딩 절연층(285)의 하면은 제2 기판 구조물(S2)의 하면인 제2 본딩면(B2)으로 노출될 수 있다. 제2 본딩 절연층(285)은 본딩 비아들(280)의 측면의 적어도 일부를 덮으며 본딩 비아들(280)을 둘러싸도록 배치될 수 있다. 제2 본딩 절연층(285)은 제1 기판 구조물(S1)의 제1 본딩 절연층(185)과의 유전체-유전체 본딩 및 본딩 금속층들(180)과의 유전체-금속 본딩을 위한 층일 수 있다. 도 3b에 도시된 것과 같이, 제2 본딩 절연층(285)은 본딩 비아들(280)과 함께, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 제2 본딩면(B2)을 이룰 수 있다. 제2 본딩 절연층(285)은 본딩 비아들(280)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제2 본딩 절연층(285)은 제1 본딩 절연층(185)과 동일한 물질을 포함할 수 있다.
제1 및 제2 기판 구조물들(S1, S2)은, 도 2에 굵은 선으로 표시된 제1 본딩면(B1) 및 제2 본딩면(B2)과 같이, 본딩 금속층들(180)과 본딩 비아들(280)의 접합, 제1 본딩 절연층(185)과 제2 본딩 절연층(285)의 접합, 및 본딩 금속층들(180)과 제2 본딩 절연층(285)의 접합에 의해 본딩될 수 있다. 본딩 금속층들(180)과 본딩 비아들(280)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 제1 본딩 절연층(185)과 제2 본딩 절연층(285)의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 또한, 본딩 금속층들(180)과 제2 본딩 절연층(285)의 접합은, 예를 들어, 구리(Cu)-SiCN 본딩일 수 있다. 제1 및 제2 기판 구조물들(S1, S2)은 구리(Cu)-구리(Cu) 본딩, 유전체-유전체 본딩, 및 구리(Cu)-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있다. 구리(Cu)-구리(Cu) 본딩 에너지는 SiCN-SiCN 에너지보다 크므로, 구리(Cu)-구리(Cu) 본딩 면적은 전체 본딩 에너지를 고려하여 결정될 수 있다. 예를 들어, 구리(Cu)-구리(Cu) 본딩 면적은 전체 본딩면의 면적의 절반보다 작을 수 있다. 예를 들어, 제2 본딩면(B2)에서, 본딩 비아들(280)의 총 면적은 제2 본딩 절연층(285)의 총 면적보다 작을 수 있다.
반도체 장치(100)는, 상대적으로 작은 두께 및 넓은 폭을 갖는 본딩 금속층들(180)과 비아 형태의 본딩 비아들(280)을 본딩함으로써, 각각 배선 라인과 비아에 의해 연결되는 별도의 본딩 패드들을 서로 본딩하는 경우에 비하여, 배선 구조물이 단순화될 수 있어 공정 난이도 및 공정에 따른 불량의 발생이 최소화될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 채널 구조물을 도시하는 부분확대도들이다. 도 4a 및 도 4b에서는 도 1의 'B' 영역을 확대하여 도시한다.
도 4a를 참조하면, 채널 구조물(CHa)은 채널층(240), 채널 절연층(250), 채널 패드(255), 게이트 유전층(245), 및 에피택셜층(205)을 포함할 수 있다.
채널층(240)은 내부의 채널 절연층(250)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(250)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(240)은 상부에서 에피택셜층(205)과 연결될 수 있다. 채널층(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널 구조물(CHa)에서 채널층(240)의 하부에는 채널 패드(255)가 배치될 수 있다. 채널 패드(255)는 채널 절연층(250)의 하면을 덮고 채널층(240)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(255)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(245)은 게이트 전극들(230)과 채널층(240)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(245)은 채널층(240)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(245)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(205)은 채널 구조물(CH)a의 상단에서 제2 기판(201)의 하면 상에 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(205)은 제2 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(205)의 하면의 높이는 최상부의 게이트 전극(230)의 하면보다 낮고 그 하부의 게이트 전극(230)의 상면보다 높을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(205)은 생략될 수도 있으며, 이 경우, 채널층(240)은 제2 기판(201)과 직접 연결되거나 제2 기판(201) 상의 별도의 도전층과 연결될 수 있다.
상기 하부 채널 구조물과 상기 상부 채널 구조물의 사이에서 채널층(240), 게이트 유전층(245), 및 채널 절연층(250)은 서로 연결된 상태일 수 있다. 채널 패드(255)는 상기 하부 채널 구조물의 하단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 상기 하부 채널 구조물과 상기 상부 채널 구조물은 각각 채널 패드(255)를 포함할 수도 있으며, 이 경우, 상기 상부 채널 구조물의 채널 패드(255)는 상기 하부 채널 구조물의 채널층(140)과 연결될 수 있다.
도 4b를 참조하면, 채널 구조물(CHb)은 도 4a의 채널 구조물(Cha)과 달리, 에피택셜층(205)을 포함하지 않을 수 있다. 이 경우, 반도체 장치는, 제2 기판(201)의 하면 상에 순차적으로 배치되는 수평 도전층(202) 및 지지층(204)을 더 포함할 수 있다.
수평 도전층(202)은 반도체 장치의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(201)과 함께 공통 소스 라인으로 기능할 수 있다. 수평 도전층(202)은 채널층(140)의 둘레에서 채널층(140)과 직접 연결될 수 있다.
수평 도전층(202) 및 지지층(204)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 수평 도전층(202)은 도핑된 층일 수 있으며, 지지층(204)은 도핑된 층이거나 수평 도전층(202)으로부터 확산된 불순물을 포함하는 층일 수 있다. 실시예들에 따라, 지지층(204)은 절연 물질을 포함할 수도 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도이다. 도 5에서는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 5를 참조하면, 반도체 장치(100a)에서, 제1 본딩면(B1) 및 제2 본딩면(B2)은 평탄한 면이 아닐 수 있으며, 레벨의 차이에 따른 단차들을 가질 수 있다.
제1 기판 구조물(S1)에서, 본딩 금속층들(180)의 상면은 제1 본딩 절연층(185)의 상면보다 제1 길이(L1)만큼 낮은 높이 레벨에 위치할 수 있다. 예를 들어, 본딩 금속층들(180)은 제1 본딩 절연층(185)보다 작은 두께를 가질 수 있다. 제1 길이(L1)는 예를 들어, 약 1 nm 내지 약 7 nm의 범위일 수 있다. 이에 따라, 본딩 금속층들(180)은 제1 본딩 절연층(185) 내로 함몰된 형태를 가질 수 있다.
제2 기판 구조물(S2)에서, 본딩 비아들(280)의 하면은, 적어도 제1 본딩 절연층(185)과 접합된 영역에서의 제2 본딩 절연층(285)의 하면보다 하부로 돌출된 구조를 가질 수 있다. 본딩 비아들(280)의 하면은, 제1 본딩 절연층(185)과 접합된 제2 본딩 절연층(285)의 하면보다 낮은 높이 레벨에 위치할 수 있다. 본딩 금속층들(180)과 본딩 비아들(280) 사이의 계면은 제1 본딩 절연층(185)의 상면보다 낮은 레벨에 위치할 수 있다. 본 실시예에서는 이와 같이 제1 본딩면(B1) 및 제2 본딩면(B2)에서 금속의 본딩 구조물들이 함몰 또는 돌출되게함으로써, 이들 사이의 접합이 보다 안정적으로 수행될 수 있을 것이다.
예시적인 실시예들에서, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 본딩 이전에, 제2 본딩 절연층(285)은 평탄한 하면을 가지고, 본딩 비아들(280)은 제2 본딩 절연층(285)으로부터 하부로 돌출된 형태를 가질 수 있다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)이 본딩될 때, 제1 본딩 절연층(185)과 접합되지 않는 영역에서 제2 본딩 절연층(285)은 가압에 의해 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 사이 공간을 채우도록 하부로 확장될 수 있다. 이에 따라, 본딩 금속층들(180)과 접촉하는 영역에서, 제2 본딩 절연층(285)도 하부로 확장될 수 있다. 실시예들에 따라, 이 경우, 제2 본딩 절연층(285)의 상면에 이에 따른 굴곡이 형성될 수도 있을 것이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6a를 참조하면, 반도체 장치(100b)의 제1 기판 구조물(S1)에서, 더미 본딩 금속층들(180D) 중 일부는 제2 회로 배선 라인들(174) 상에 배치되지 않고, 주변 영역 절연층(190) 상에서 제1 본딩 절연층(185) 내에 배치될 수 있다. 이와 같은 주변 영역 절연층(190) 상의 더미 본딩 금속층들(180D)은, 주변 영역 절연층(190), 제1 본딩 절연층(185), 및 제2 본딩 절연층(285)으로 완전히 둘러싸일 수 있다. 주변 영역 절연층(190) 상의 더미 본딩 금속층들(180D)의 상면은 제1 본딩면(B1)으로 노출될 수 있다.
주변 영역 절연층(190) 상의 더미 본딩 금속층들(180D)은, 제2 회로 배선 라인들(174) 상의 더미 본딩 금속층들(180D)과 동일하거나 유사한 크기 및 형상을 가질 수 있다. 다만, 예시적인 실시예들에서, 주변 영역 절연층(190) 상의 더미 본딩 금속층들(180D)의 두께는 제2 회로 배선 라인들(174) 상의 더미 본딩 금속층들(180D)의 두께와 동일하지 않을 수 있다. 예를 들어, 주변 영역 절연층(190) 상의 더미 본딩 금속층들(180D)은 제2 회로 배선 라인들(174) 상의 더미 본딩 금속층들(180D)보다 하부로 상대적으로 깊게 연장되는 형태를 가질 수 있다. 이는, 도 12b를 참조하여 하기에 설명하는 더미 본딩 금속층들(180D)의 형성 공정 시에, 주변 영역 절연층(190)이 일부 식각됨에 따른 것일 수 있다.
본 실시예에서, 더미 본딩 금속층들(180D)은 제2 회로 배선 라인들(174)의 배치에 무관하게, 제2 기판 구조물(S2)과의 본딩을 고려하여 필요한 개수 또는 밀도로 배치될 수 있다. 이와 같이 주변 영역 절연층(190) 상에 배치되는 더미 본딩 금속층들(180D)의 특징은, 도 6b를 포함하는 다른 실시예에도 적용될 수 있을 것이다.
도 6b를 참조하면, 반도체 장치(100c)에서, 제2 기판 구조물(S2)의 제2 본딩 절연층(285)은 본딩 비아들(280) 전체를 둘러싸도록 제2 셀 배선 라인들(274)과 제1 기판 구조물(S1)의 사이에 배치될 수 있다. 제2 본딩 절연층(285)은 본딩 비아들(280)과 실질적으로 동일한 두께로 실질적으로 동일한 높이 레벨에 위치할 수 있다. 제2 본딩 절연층(285)의 두께는 제1 본딩 절연층(185)의 두께보다 두꺼울 수 있다.
제2 본딩 절연층(285)의 상면은 제2 셀 배선 라인들(274)의 하면과 접할 수 있다. 제2 본딩 절연층(285)의 하면은 본딩 금속층들(180)의 상면 및 제1 본딩 절연층(185)의 상면과 접할 수 있다. 제1 본딩 절연층(185) 및 제2 본딩 절연층(285)은 제1 회로 배선 라인들(174)의 상면과 제2 셀 배선 라인들(274)의 하면 사이를 채우도록 배치될 수 있다.
본 실시예의 구조에 따르면, 제2 셀 배선 라인들(274)의 하부에 셀 영역 절연층(290)의 일부를 형성하는 공정이 생략될 수 있어, 제조 공정이 더욱 단순화될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도이다. 도 8에서는 도 7의 'C' 영역을 확대하여 도시한다. 도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 본딩면들을 도시하는 평면도들이다.
도 7 내지 도 9b를 참조하면, 반도체 장치(100d)에서 제1 기판 구조물(S1)은, 본딩 구조물(BS)로 제2 회로 배선 라인들(174)만을 포함할 수 있다. 즉, 도 1 내지 도 3b의 실시예에서와 달리, 제1 기판 구조물(S1)은 본딩 금속층들(180)을 포함하지 않을 수 있다. 이 경우, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)이 본딩될 때, 제1 본딩 절연층(185)으로부터 노출된 제2 회로 배선 라인들(174)의 상면으로부터 제2 회로 배선 라인들(174)을 이루는 물질이 일부 팽창되어 확장될 수 있다. 또한, 상부의 본딩 비아들(280)의 비아 도전층(284)도 팽창되어 하부로 확장되어 최종적인 제1 본딩면(B1) 및 제2 본딩면(B2)이 형성될 수 있다. 이러한 제2 회로 배선 라인들(174) 및 본딩 비아들(280)의 팽창은 접합 시의 열에 의한 열팽창일 수 있다. 이에 따라, 제1 본딩면(B1) 및 제2 본딩면(B2)은 평탄한 면이 아닐 수 있으며, 레벨의 차이에 따른 단차들을 가질 수 있다.
도 8 및 도 9a에 도시된 것과 같이, 제2 회로 배선 라인들(174)은 상면으로부터 상부로 팽창되어 돌출된 돌출부들(PR)을 가질 수 있다. 본딩 비아들(280)이 하부로 돌출된 길이(L2) 및 제2 회로 배선 라인들(174)의 돌출부들(PR)이 돌출된 길이(L3)는 동일하거나 다를 수 있으며, 도 8에 도시된 높이에 한정되지 않는다. 본딩 비아들(280)에서, 비아 도전층(284)이 배리어층(282)보다 외측으로 확장될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 기판 구조물들(S1, S2)은 제2 회로 배선 라인들(174)과 본딩 비아들(280)의 접합 및 제1 본딩 절연층(185)과 제2 본딩 절연층(285)의 접합에 의해 본딩될 수 있다. 다만, 실시예들에 따라, 제2 회로 배선 라인들(174)의 돌출부들(PR)은 본딩 비아들(280)과 접합되지 않고 제2 본딩 절연층(285)과 접합되는 더미 돌출부들을 포함할 수도 있을 것이다. 본 실시예에서도, 제1 본딩면(B1)에서 노출된 제2 회로 배선 라인들(174)의 총 면적, 즉 돌출부들(PR)의 총 면적은, 제2 본딩면(B2)에서 본딩 비아들(280)의 총 면적보다 클 수 있다. 또한, 제2 본딩면(B2)에서, 본딩 비아들(280)의 총 면적은 제2 본딩 절연층(285)의 총 면적보다 작을 수 있다.
반도체 장치(100d)는 제1 기판 구조물(S1)이 본딩 금속층들을 포함하지 않으므로, 제조 공정이 더욱 용이해질 수 있으며, 반도체 장치(100d)의 높이도 감소될 수 있다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분확대도들이다. 도 10a 및 도 10b에서는 도 7의 'C' 영역에 대응되는 영역을 확대하여 도시한다.
도 10a를 참조하면, 반도체 장치(100e)에서는, 도 8의 실시예에서와 달리, 제2 회로 배선 라인들(174)이 돌출부(PR)를 가지지 않을 수 있다. 이에 따라, 제2 회로 배선 라인들(174)은 평탄한 상면을 통해 본딩 비아들(280)의 하면과 접합될 수 있다. 이러한 구조는, 제2 회로 배선 라인들(174) 및 본딩 비아들(280)의 물질에 따라 결정될 수 있다. 예시적인 실시예들에서, 본딩 비아들(280)만 하부로 일부 팽창되어 제2 회로 배선 라인들(174)과 접합될 수도 있을 것이다.
도 10b를 참조하면, 반도체 장치(100f)에서, 제2 기판 구조물(S2)의 본딩 비아들(280)의 하면은, 제2 본딩 절연층(285)의 하면보다 하부로 소정 길이(L4)로 돌출된 구조를 가질 수 있다. 또한, 본딩 비아들(280)의 비아 도전층(284)은 도 8의 실시예에서와 유사하게, 본딩 시에 하부로 팽창되어 확장될 수 있다.
다만, 도 8의 실시예에서와 달리, 본딩 비아들(280)의 주위에 에어 갭 영역(GR)이 형성될 수 있다. 이는, 예를 들어, 제1 본딩 절연층(185)에 의해 노출되는 제2 회로 배선 라인들(174)의 면적이 상대적으로 크기 때문일 수 있다. 예시적인 실시예들에서, 본딩 비아들(280)과 돌출부들(PR)의 상대적인 크기, 본딩 비아들(280), 제2 회로 배선 라인들(174), 및 제2 본딩 절연층(285)의 물질, 접합 공정 조건 등에 따라, 도 8의 실시에에서와 같이 제2 본딩 절연층(285)이 하부로 확장되거나, 본 실시예에서와 같이 본딩 비아들(280)의 주위에 에어 갭 영역(GR)이 형성될 수 있을 것이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11을 참조하면, 반도체 장치(100g)에서, 제2 기판 구조물(S2)의 제2 본딩 절연층(285)은 본딩 비아들(280) 전체를 둘러싸도록 제2 셀 배선 라인들(274)과 제1 기판 구조물(S1)의 사이에 배치될 수 있다. 이에 따라, 제2 본딩 절연층(285)의 상면은 제2 셀 배선 라인들(274)의 하면과 접할 수 있다. 제2 본딩 절연층(285)의 하면은 제1 본딩 절연층(185)의 상면과 접할 수 있다. 제1 본딩 절연층(185) 및 제2 본딩 절연층(285)은 제1 회로 배선 라인들(174)의 상면과 제2 셀 배선 라인들(274)의 하면 사이를 채우도록 배치될 수 있다.
본 실시예의 구조에 따르면, 제2 셀 배선 라인들(274)의 하부에 셀 영역 절연층(290)의 일부를 형성하는 공정이 생략될 수 있어, 제조 공정이 더욱 단순화될 수 있다.
도 12a 내지 도 12l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 12a 내지 도 12l은 도 1에 대응되는 영역을 도시한다.
도 12a를 참조하면, 먼저, 제1 기판 구조물(S1)을 형성하기 위하여, 제1 기판(101) 상에 회로 소자들(120) 및 회로 배선 구조물들을 형성할 수 있다.
구체적으로, 제1 기판(101)에 소자분리층들(110)을 형성할 수 있다. 소자분리층들(110)은 제1 기판(101)의 일부를 식각하여 트랜치들을 형성한 후, 상기 트랜치들을 절연 물질로 채워서 형성할 수 있다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)이 제1 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극(125)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)의 양 측벽에 스페이서층(124) 및 소스/드레인 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 소스/드레인 영역들(105)은 이온 주입 공정을 수행하여 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(170)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(190)은 상기 회로 배선 구조물들을 형성하는 각 단계들에서 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 상기 회로 배선 구조물들의 일부를 덮도록 형성될 수 있다.
제1 예비 본딩 절연층(185P)은 주변 영역 절연층(190) 및 제2 회로 배선 라인들(174) 상에 형성할 수 있다. 제1 예비 본딩 절연층(185P)은 주변 영역 절연층(190)의 상면 및 제2 회로 배선 라인들(174)의 상면 전체를 덮도록 형성될 수 있다.
도 12b를 참조하면, 제1 예비 본딩 절연층(185P)을 패터닝하여 제1 본딩 절연층(185)을 형성할 수 있다.
제1 본딩 절연층(185)은 별도의 마스크층을 이용하여 제1 예비 본딩 절연층(185P)을 패터닝함으로써 형성될 수 있다. 제1 본딩 절연층(185)을 통해 하부의 제2 회로 배선 라인들(174)의 상면의 일부가 노출될 수 있다.
도 12c를 참조하면, 제2 회로 배선 라인들(174) 상에 본딩 금속층들(180)을 형성할 수 있다.
본딩 금속층들(180)은 제1 본딩 절연층(185)을 통해 노출된 하부의 제2 회로 배선 라인들(174) 상에 형성될 수 있다. 본딩 금속층들(180)은 증착 공정 또는 도금 공정에 의해 형성될 수 있다. 본딩 금속층들(180)이 도금 공정에 의해 형성되는 경우, 시드(seed)층이 먼저 형성될 수 있다. 제1 본딩 절연층(185)은 본딩 금속층들(180)의 확산 방지층으로도 기능할 수 있다.
본딩 금속층들(180)의 형성 후 열처리 공정 및 평탄화 공정이 더 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 상기 평탄화 공정 시에, 본딩 금속층들(180)은 상면이 제1 본딩 절연층(185)의 상면과 공면을 이루도록 형성되거나, 일부 함몰되도록 형성될 수 있다. 본딩 금속층들(180)이 제1 본딩 절연층(185)보다 낮은 상면을 갖도록 형성되는 경우, 도 5의 실시예의 반도체 장치가 제조될 수 있다. 본딩 금속층들(180)은 제1 본딩 절연층(185)을 통해 상면이 노출될 수 있으며, 제1 기판 구조물(S1)의 상면의 일부를 이룰 수 있다. 본 단계에 의해, 제1 기판 구조물(S1)이 준비될 수 있다.
도 12d를 참조하면, 제2 기판 구조물(S2)의 제조 공정이 시작될 수 있다. 먼저, 베이스 기판(SUB) 상에 제2 기판(201)을 형성하고, 희생층들(228) 및 층간 절연층들(220)을 교대로 적층한 후 채널 희생층들(229)을 형성할 수 있다.
베이스 기판(SUB)은 후속 공정을 통해 제거되는 층으로, 실리콘(Si)과 같은 반도체 기판일 수 있다. 제2 기판(201)은 예를 들어, 다결정 실리콘층 또는 에피택셜층으로 형성될 수 있다. 본 단계에서, 제2 기판(201)의 형성 전에 패시베이션층(295)(도 1 참조) 및/또는 별도의 커버층 또는 식각 정지층이 형성될 수도 있다. 도 4b의 실시예의 경우, 본 단계에서 제2 기판(201) 상에 수평 도전층(202) 및 지지층(204)을 더 형성함으로써 제조될 수 있다.
희생층들(228)은 하부 적층 구조물 및 상부 적층 구조물을 이루도록 층간 절연층들(220)과 교대로 형성될 수 있다. 상기 하부 적층 구조물의 형성 후, 연결 절연층(225) 및 채널 희생층들(229)을 형성하고, 상기 상부 적층 구조물을 형성할 수 있다.
희생층들(228)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층일 수 있다. 희생층들(228)은 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(228)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다. 연결 절연층(225)은 희생층들(228)에 대하여 식각 선택성을 갖는 물질, 예를 들어, 층간 절연층들(220)과 동일한 물질을 포함할 수 있다.
채널 희생층들(229)은, 채널 구조물들(CH)(도 1 참조)의 하부 영역에 대응되는 영역에서, 상기 하부 적층 구조물을 관통하도록 하부 채널홀들을 형성한 후, 상기 하부 채널홀들에 채널 희생층들(229) 물질을 증착함으로써 형성될 수 있다. 채널 희생층들(229)은 예를 들어, 다결정 실리콘을 포함할 수 있다.
다음으로, 상부의 희생층들(228)이 하부의 희생층들(228)보다 짧게 연장되도록, 희생층들(228) 및 층간 절연층들(220)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(228)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생층들(228)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다. 다음으로, 희생층들(228)과 층간 절연층들(220)의 적층 구조물 상부를 덮는 절연 물질을 증착함으로써 셀 영역 절연층(290)을 형성할 수 있다.
도 12e를 참조하면, 희생층들(228) 및 층간 절연층들(220)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 채널 희생층들(229) 상에서, 상기 상부 적층 구조물을 이방성 식각하여 상부 채널홀들을 형성하고 상기 상부 채널홀들을 통해 노출된 채널 희생층들(229)을 제거할 수 있다. 이에 의해, 상기 하부 채널홀들 및 상기 상부 채널홀들이 연결된 채널홀들이 형성될 수 있다.
다음으로, 상기 채널홀들 내에 에피택셜층(205), 채널층(240), 게이트 유전층(245), 채널 절연층(250), 및 채널 패드들(255)을 형성하여 채널 구조물들(CH)을 형성할 수 있다. 에피택셜층(205)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(205)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(205)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(245)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 게이트 유전층(245) 중에서도 채널층(240)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 채널층(240)은 채널 구조물들(CH) 내에서 게이트 유전층(245) 상에 형성될 수 있다. 채널 절연층(250)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(250)이 아닌 도전성 물질로 채널층(240) 사이의 공간을 매립할 수도 있다. 채널 패드들(255)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 12f를 참조하면, 희생층들(228) 및 층간 절연층들(220)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 희생층들(228)을 제거할 수 있다.
개구부(OP)는 분리 영역(210)(도 1 참조)에 대응되는 영역에 형성될 수 있으며, x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 희생층들(228)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(220) 및 연결 절연층(225)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(220) 사이에서 채널 구조물들(CH)의 측벽들이 일부 노출될 수 있다.
도 12g를 참조하면, 희생층들(228)이 제거된 영역에 게이트 전극들(230)을 형성할 수 있다.
게이트 전극들(230)은 희생층들(228)이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)의 형성 전에, 게이트 유전층(245) 중 게이트 전극들(230)을 따라 제2 기판(201) 상에 수평하게 연장되는 영역이 있는 경우 상기 영역이 먼저 형성될 수 있다.
다음으로, 개구부(OP) 내에 절연 물질을 채워 분리 영역(210)을 형성할 수 있다.
도 12h를 참조하면, 게이트 전극들(230) 상에 배선 구조물의 일부인, 제1 내지 제3 셀 콘택 플러그들(262, 264, 266) 및 제1 및 제2 셀 배선 라인들(272, 274)을 형성할 수 있다.
제1 셀 콘택 플러그들(262)은, 게이트 전극들(230) 및 제2 기판(201) 상에서 셀 영역 절연층(290)을 식각하여 콘택 홀을 형성하고, 도전성 물질을 매립함으로써 형성할 수 있다. 제2 셀 콘택 플러그들(264)은 채널 패드들(155) 및 제1 셀 콘택 플러그들(262) 상에서 셀 영역 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다. 제3 셀 콘택 플러그들(266)은 제1 셀 배선 라인들(272) 상에서 셀 영역 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
제1 및 제2 셀 배선 라인들(272, 274)은 도전성 물질의 증착 및 패터닝 공정을 통해 형성하거나, 셀 영역 절연층(290)을 이루는 절연층을 일부 형성한 후, 이를 패터닝하고 도전성 물질을 증착함으로써 형성할 수 있다.
제2 셀 배선 라인들(274) 상에 셀 영역 절연층(290)을 더 형성한 후, 제2 예비 본딩 절연층(285P)을 형성할 수 있다. 본 단계에서, 제2 셀 배선 라인들(274) 상에 제2 예비 본딩 절연층(285P)을 직접 형성하는 경우, 도 6b의 실시예의 반도체 장치(100c)가 제조될 수 있다.
도 12i를 참조하면, 제2 예비 본딩 절연층(285P) 및 셀 영역 절연층(290)의 상부 영역을 패터닝하여 비아홀들(VH)을 형성할 수 있다.
별도의 마스크층을 이용하여 비아홀들(VH)을 형성할 수 있다. 비아홀들(VH)은 본딩 비아들(280)(도 1 참조)에 대응되는 영역들에 형성될 수 있다. 비아홀들(VH)은 제2 셀 배선 라인들(274)의 상면을 노출하도록 형성될 수 있다. 비아홀들(VH)은 평면 상에서 원형 또는 사각형의 아일랜드 형상으로 서로 이격되어 배열될 수 있다. 이에 의해, 패터닝된 제2 본딩 절연층(285)이 형성될 수 있다.
도 12j를 참조하면, 비아홀들(VH) 내에 본딩 비아들(280)을 형성할 수 있다.
본딩 비아들(280)은 제2 본딩 절연층(285)을 통해 노출된 하부의 제2 셀 배선 라인들(274) 상에 형성될 수 있다. 본딩 비아들(280)은 증착 공정 또는 도금 공정에 의해 형성될 수 있다. 본딩 비아들(280)은 배리어층(282) 및 비아 도전층(284)을 순차적으로 형성함으로써 형성할 수 있다. 본딩 비아들(280)이 도금 공정에 의해 형성되는 경우, 배리어층(282)이 시드층에 해당하거나, 배리어층(282)의 하부에 별도의 시드층이 먼저 형성될 수 있다. 제2 본딩 절연층(285)은 본딩 비아들(280)의 확산 방지층으로도 기능할 수 있다.
본딩 비아들(280)의 형성 후 열처리 공정 및 CMP 공정이 더 형성될 수 있다. 상기 CMP 공정 시에, 본딩 비아들(280)은 상면이 본딩 비아들(280)의 상면과 공면을 이루도록 형성되거나, 일부 돌출되도록 형성될 수 있다. 본 실시예에서와 같이 본딩 비아들(280)을 접합 구조물로 이용하는 경우, 별도의 접합 패드들을 형성하는 경우에 비하여, 본딩 비아들(280)의 평면 상에서의 전체 면적이 감소하므로, 상기 CMP 공정이 용이하게 수행될 수 있다. 본딩 비아들(280)이 제2 본딩 절연층(285)보다 높은 상면을 갖도록 형성되는 경우, 도 5의 실시예의 반도체 장치(100c)가 제조될 수 있다. 본딩 비아들(280)은 제2 본딩 절연층(285)을 통해 상면이 노출될 수 있으며, 제2 기판 구조물(S2)의 상면의 일부를 이룰 수 있다. 본 단계에 의해, 제2 기판 구조물(S2)이 준비될 수 있다.
도 12k를 참조하면, 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)을 접합할 수 있다.
제1 기판 구조물(S1)과 제2 기판 구조물(S2)은, 본딩 금속들(180)과 본딩 비아들(280), 제1 본딩 절연층(185)과 제2 본딩 절연층(285), 본딩 금속들(180)과 제2 본딩 절연층(285)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)은 뒤집어서, 본딩 비아들(280)이 하부를 향하도록 본딩될 수 있다. 도면에서는 이해를 돕기 위하여, 제2 기판 구조물(S2)이 도 12j에서 도시된 구조의 미러 이미지인 형태로 접합되는 것으로 도시하였다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다. 실시예들에 따라, 본딩 시의 열 및 압력에 의하여, 본딩 금속층들(180) 및 본딩 비아들(280) 이 일부 팽창되어 접합될 수도 있다. 실시예들에 따라, 본딩 전에, 접합력을 강화하기 위하여, 제1 기판 구조물(S1)의 상면 및 제2 기판 구조물(S2)의 하면에 대하여 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
도 12l을 참조하면, 제1 및 제2 기판 구조물들(S1, S2)의 접합 구조물 상에서, 제2 기판 구조물(S2)의 베이스 기판(SUB)을 제거할 수 있다.
베이스 기판(SUB)은 상면으로부터 일부는 그라인딩(grinding) 공정과 같은 연마 공정에 의해 제거하고, 나머지 일부는 습식 식각과 같은 식각 공정에 의해 제거할 수 있다. 제2 기판 구조물(S2)의 베이스 기판(SUB)을 제거함으로써, 반도체 장치의 총 두께가 최소화될 수 있다.
다음으로, 도 1을 함께 참조하면, 제2 기판(201) 상에 패시베이션층(295)을 형성하여, 최종적으로 도 1의 반도체 장치(100)가 제조될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도이다. 도 13은 도 7에 대응되는 영역을 도시한다.
도 13을 참조하면, 먼저, 제1 기판 구조물(S1)은 도 12a 및 도 12b를 참조하여 상술한 공정으로 준비될 수 있다. 제1 기판 구조물(S1)에서 제1 본딩 절연층(185)은 패터닝된 상태일 수 있다. 제2 기판 구조물(S2)은 도 12d 내지 도 12j를 참조하여 상술한 공정으로 준비될 수 있다.
다음으로, 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)을 접합할 수 있다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은, 제2 회로 배선 라인들(174)과 본딩 비아들(280) 및 제1 본딩 절연층(185)과 제2 본딩 절연층(285)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합될 수 있다.
본딩 시의 열 및 압력에 의하여, 본딩 비아들(280) 및 제1 본딩 절연층(185)으로부터 노출된 제2 회로 배선 라인들(174)이 일부 팽창되어 도 8의 실시예와 같은 접합 구조가 형성될 수 있다. 본딩 비아들(280)이 돌출되도록 형성되는 경우, 도 10a의 실시예의 구조가 형성될 수 있다. 또한, 본딩 비아들(280)이 돌출된 상태로 팽창되고, 상대적으로 제1 본딩 절연층(185)으로부터 노출된 제2 회로 배선 라인들(174)의 영역이 넓은 경우, 도 10b의 실시예의 구조가 형성될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 14를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 11을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 15는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 15를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 14의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 11을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 16은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 16은 도 15의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 15의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 16을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 채널 구조물들(4220)과 분리 영역(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 14의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드라인들(도 14의 WL)과 전기적으로 연결되는 제1 셀 콘택 플러그들(262)(도 1 참조)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 14의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100) 및 제2 구조물(4200)은 확대도에 도시된 것과 같이, 본딩 구조물(BS)과 본딩 비아들(280)의 접합, 및 제1 본딩 절연층(185)과 제2 본딩 절연층(285)의 접합에 의해 결합될 수 있다. 반도체 칩들(2200a) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 접합 구조물들(4210) 중 일부와 전기적으로 연결될 수 있다.
반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 제1 기판 105: 소스/드레인 영역들
110: 소자분리층 120: 회로 소자
122: 회로 게이트 유전층 124: 스페이서층
125: 회로 게이트 전극 160: 회로 콘택 플러그
170: 회로 배선 라인 180: 본딩 금속층
185: 제1 본딩 절연층 190: 주변 영역 절연층
201: 제1 기판 210: 분리 영역
220: 층간 절연층 225: 연결 절연층
230: 게이트 전극 240: 채널 영역
245: 게이트 유전층 250: 채널 절연층
255: 채널 패드 262, 264, 266: 셀 콘택 플러그
272, 274: 셀 배선 라인 280: 본딩 비아
285: 제2 본딩 절연층 290: 셀 영역 절연층
295: 패시베이션층

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 상기 제1 배선 라인들의 상면의 일부 상에 배치되는 본딩 금속층들, 및 상기 제1 배선 라인들의 상면 상에서 상기 본딩 금속층들의 측면을 둘러싸도록 배치되는 제1 본딩 절연층을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 채널 구조물들의 하부에 배치되는 제2 배선 라인들, 상기 제2 배선 라인들의 하부에 배치되어 상기 제2 배선 라인들 및 상기 본딩 금속층들에 연결되고 상기 제1 기판 구조물을 향하여 폭이 증가하도록 경사진 측면을 갖는 본딩 비아들, 및 상기 본딩 비아들의 하부를 포함하는 적어도 일부를 둘러싸는 제2 본딩 절연층을 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 기판 구조물은, 상기 본딩 금속층들의 상면 및 상기 제1 본딩 절연층의 상면을 포함하는 제1 본딩면을 갖고,
    상기 제2 기판 구조물은, 상기 제1 본딩면과 본딩되며, 상기 본딩 비아들의 하면 및 상기 제2 본딩 절연층의 하면을 포함하는 제2 본딩면을 가지며,
    상기 본딩 금속층들은, 상기 본딩 비아들과 연결되지 않고 상기 제2 본딩 절연층과 접합되는 더미 본딩 금속층들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 본딩면에서 상기 본딩 금속층들은 제1 폭을 갖고, 상기 제2 본딩면에서 상기 본딩 비아들은 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 폭은 100 nm 내지 300 nm의 범위인 반도체 장치.
  4. 제1 항에 있어서,
    상기 본딩 금속층들은 제1 높이를 갖고, 상기 본딩 비아들은 상기 제1 높이보다 큰 제2 높이를 갖는 반도체 장치.
  5. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되며 제1 배선 라인들을 포함하는 본딩 구조물들, 상기 제1 배선 라인들의 측면을 덮는 제1 절연층, 및 상기 제1 배선 라인들의 상면 상에 배치되는 제1 본딩 절연층을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 채널 구조물들의 하부에 배치되는 제2 배선 라인들, 상기 제2 배선 라인들의 하부에 배치되어 상기 제2 배선 라인들 및 상기 본딩 구조물들과 연결되고 상기 제1 기판 구조물을 향하여 폭이 증가하도록 경사진 측면을 갖는 본딩 비아들, 및 상기 본딩 비아들의 하부를 포함하는 적어도 일부를 둘러싸는 제2 본딩 절연층을 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 기판 구조물은, 상기 본딩 구조물의 상면 및 상기 제1 본딩 절연층의 상면을 포함하는 제1 본딩면을 갖고,
    상기 제2 기판 구조물은, 상기 제1 본딩면과 본딩되며, 상기 본딩 비아들의 하면 및 상기 제2 본딩 절연층의 하면을 포함하는 제2 본딩면을 가지며,
    상기 제1 본딩면에서 상기 본딩 구조물들의 총 면적은, 상기 제2 본딩면에서 상기 본딩 비아들의 총 면적보다 큰 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 본딩면에서, 상기 본딩 비아들의 상기 총 면적은 상기 제2 본딩 절연층의 총 면적보다 작은 반도체 장치.
  7. 제5 항에 있어서,
    상기 제1 본딩 절연층 및 상기 제2 본딩 절연층은, 상기 제1 배선 라인들의 상면과 상기 제2 배선 라인들의 하면 사이를 채우는 반도체 장치.
  8. 제5 항에 있어서,
    상기 본딩 비아들은 상기 제1 배선 라인들과 상기 제2 배선 라인들을 직접 연결하고,
    상기 제1 배선 라인들은 상기 본딩 비아들과 접하는 영역에서 상면으로부터 돌출된 돌출부들을 갖는 반도체 장치.
  9. 제5 항에 있어서,
    상기 본딩 구조물들은 상기 제1 배선 라인들의 상면의 일부 상에 배치되는 본딩 금속층들을 더 포함하는 반도체 장치.
  10. 회로 소자들을 포함하는 제1 기판 구조물, 채널 구조물들을 포함하는 제2 기판 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 제1 기판 구조물은, 제1 기판, 상기 제1 기판 상에 배치되는 상기 회로 소자들, 상기 회로 소자들 상에 배치되며 제1 배선 라인들, 상기 제1 배선 라인들 상의 돌출 영역들, 및 상기 제1 배선 라인들의 상면 상에 배치되는 제1 본딩 절연층을 포함하고,
    상기 제2 기판 구조물은, 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 상기 채널 구조물들, 상기 채널 구조물들의 하부에 배치되는 제2 배선 라인들, 상기 제2 배선 라인들의 하부에 배치되어 상기 제2 배선 라인들 및 상기 돌출 영역들과 연결되고 상기 제1 기판 구조물을 향하여 폭이 증가하도록 경사진 측면을 갖는 본딩 비아들, 및 상기 본딩 비아들의 하부를 포함하는 적어도 일부를 둘러싸는 제2 본딩 절연층을 포함하고,
    상기 본딩 비아들은 상기 돌출 영역들보다 큰 종횡비를 갖는 데이터 저장 시스템.
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