KR20220164100A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

Info

Publication number
KR20220164100A
KR20220164100A KR1020210071950A KR20210071950A KR20220164100A KR 20220164100 A KR20220164100 A KR 20220164100A KR 1020210071950 A KR1020210071950 A KR 1020210071950A KR 20210071950 A KR20210071950 A KR 20210071950A KR 20220164100 A KR20220164100 A KR 20220164100A
Authority
KR
South Korea
Prior art keywords
regions
gate electrodes
region
pad
stacked
Prior art date
Application number
KR1020210071950A
Other languages
English (en)
Inventor
백석천
권미람
서성준
손영환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210071950A priority Critical patent/KR20220164100A/ko
Priority to US17/679,268 priority patent/US20220392916A1/en
Priority to CN202210596770.1A priority patent/CN115440738A/zh
Publication of KR20220164100A publication Critical patent/KR20220164100A/ko

Links

Images

Classifications

    • H01L27/11578—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/11568—
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들 상에 배치되는 제2 기판, 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되며, 제1 및 제2 적층 구조물들을 이루는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 및 상기 제1 및 제2 적층 구조물들을 각각 관통하여 각각의 상기 게이트 전극들과 연결되고, 상기 제1 방향을 따라 연장되는 제1 및 제2 콘택 플러그들을 포함하고, 상기 제1 적층 구조물은, 상기 게이트 전극들이 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제1 콘택 플러그들과 연결되는 제1 패드 영역들을 갖고, 상기 제2 적층 구조물은, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제2 콘택 플러그들과 연결되는 제2 패드 영역들을 갖고, 상기 제1 패드 영역들과 상기 제2 패드 영역들은, 상기 제1 방향에서 서로 중첩되지 않도록 쉬프트되어 위치한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 하부 배선 라인들을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고, 상기 제2 반도체 구조물은, 제1 영역 및 제2 영역을 갖는 제2 기판; 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되며, 제1 및 제2 적층 구조물들을 이루는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 제1 영역에서, 상기 제1 및 제2 적층 구조물들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들; 상기 제1 및 제2 적층 구조물들을 관통하며 제2 방향으로 연장되는 분리 영역들; 상기 제2 영역에서, 상기 제1 및 제2 적층 구조물들을 각각 관통하고, 상기 제1 방향을 따라 상기 제1 반도체 구조물 내로 연장되는 제1 및 제2 콘택 플러그들; 및 상기 제2 영역에서, 상기 게이트 전극들 중 일부와 나란하게 배치되어 상기 제1 및 제2 콘택 플러그들 각각을 둘러싸는 콘택 절연층들을 포함하고, 상기 제1 적층 구조물은, 상기 제2 영역에서, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제1 콘택 플러그들과 연결되는 제1 패드 영역들 및 상기 제1 패드 영역들 각각의 적어도 일 측에 위치하며 상기 제1 콘택 플러그들과 이격된 제1 더미 영역들을 갖고, 상기 제2 적층 구조물은, 상기 제2 영역에서, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제2 콘택 플러그들과 연결되는 제2 패드 영역들 및 상기 제2 패드 영역들 각각의 적어도 일 측에 위치하며 상기 제2 콘택 플러그들과 이격된 제2 더미 영역들을 갖고, 상기 제1 패드 영역들은 상기 제1 방향을 따라 상기 제2 더미 영역들과 중첩되고, 상기 제2 패드 영역들은 상기 제1 방향을 따라 상기 제1 더미 영역들과 중첩될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판; 상기 제1 기판 상에 배치되는 회로 소자들; 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들; 상기 하부 배선 라인들 상에 배치되는 제2 기판; 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되며, 제1 및 제2 적층 구조물들을 이루는 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들; 및 상기 제1 및 제2 적층 구조물들을 각각 관통하여 각각의 상기 게이트 전극들과 연결되고, 상기 제1 방향을 따라 연장되는 제1 및 제2 콘택 플러그들을 포함하고, 상기 제1 적층 구조물은, 상기 게이트 전극들이 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제1 콘택 플러그들과 연결되는 제1 패드 영역들을 갖고, 상기 제2 적층 구조물은, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제2 콘택 플러그들과 연결되는 제2 패드 영역들을 갖고, 상기 제1 패드 영역들과 상기 제2 패드 영역들은, 상기 제1 방향에서 서로 중첩되지 않도록 쉬프트되어 위치할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 기판; 상기 제1 기판 상에 배치되는 회로 소자들; 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들; 상기 하부 배선 라인들 상에 배치되는 제2 기판; 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되며, 제1 및 제2 적층 구조물들을 이루는 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들; 상기 제1 및 제2 적층 구조물들을 각각 관통하여 각각의 상기 게이트 전극들과 연결되고, 상기 제1 방향을 따라 연장되는 제1 및 제2 콘택 플러그들; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 제1 적층 구조물은, 상기 게이트 전극들이 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제1 콘택 플러그들과 연결되는 제1 패드 영역들을 갖고, 상기 제2 적층 구조물은, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제2 콘택 플러그들과 연결되는 제2 패드 영역들을 갖고, 상기 제1 패드 영역들과 상기 제2 패드 영역들은, 상기 제1 방향에서 서로 중첩되지 않도록 쉬프트되어 위치할 수 있다.
제1 적층 구조물의 제1 패드 영역들 상에, 제2 적층 구조물의 제2 패드 영역들을 쉬프트하여 배치함으로써, 집적도가 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 일부 구성들을 개략적으로 도시하는 단면도이다.
도 4b 및 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 부분 확대도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 부분 확대도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 11m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 내지 도 2c에서는 각각 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 3a 내지 도 3c는 각각 도 2a의 'A' 영역, 도 2b의 'B' 영역, 및 도 2b의 'C' 영역을 확대하여 도시한다.
먼저, 도 1 내지 도 2c를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 제2 기판(101)을 포함하는 제2 반도체 구조물인 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 불순물 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 하부 콘택 플러그들(270), 하부 배선 라인들(280), 및 주변 영역 절연층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 불순물 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역으로서 불순물 영역들(205)이 배치될 수 있다.
하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은, 회로 소자들(220) 및 불순물 영역들(205)과 전기적으로 연결되는 하부 배선 구조물을 이룰 수 있다. 하부 콘택 플러그들(270)은 원기둥 형상을 갖고, 하부 배선 라인들(280)은 라인 형태를 가질 수 있다. 하부 콘택 플러그들(270)은 제1 기판(201)으로부터 순차적으로 배치되는 제1 내지 제3 하부 콘택 플러그들(272, 274, 276)을 포함할 수 있다. 하부 배선 라인들(280)은 제1 기판(201)으로부터 순차적으로 배치되는 제1 내지 제3 하부 배선 라인들(282, 284, 286)을 포함할 수 있다. 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 제3 하부 배선 라인들(286) 상에는 패드층들(285)이 더 배치될 수 있다. 다만, 예시적인 실시예들에서, 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있으며, 하나 이상의 절연층을 포함할 수 있다.
메모리 셀 영역(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101) 상에 적층되며 제1 및 제2 적층 구조물들(ST1, ST2)을 이루는 게이트 전극들(130), 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 제1 및 제2 적층 구조물들(ST1, ST2)을 관통하도록 배치되는 채널 구조물들(CH), 제1 및 제2 적층 구조물들(ST1, ST2)을 관통하며 연장되는 분리 영역들(MS), 제1 및 제2 적층 구조물들(ST1, ST2)의 게이트 전극들(130)과 연결되는 제1 및 제2 콘택 플러그들(170, 175), 및 제1 및 제2 콘택 플러그들(170, 175)을 둘러싸는 콘택 절연층들(160)을 포함할 수 있다.
메모리 셀 영역(CELL)은 기판 절연층(121), 제1 영역(R1) 상에서 게이트 전극들(130)의 하부에 배치되는 제1 및 제2 수평 도전층들(102, 104), 제2 영역(R2) 상에서 게이트 전극들(130)의 하부에 배치되는 수평 절연층(110), 제2 적층 구조물(ST2)의 일부를 관통하는 상부 분리 영역들(SS), 게이트 전극들(130) 외측의 희생 절연층들(118), 채널 구조물들(CH) 및 제1 및 제2 콘택 플러그들(170, 175) 상의 상부 콘택들(185), 및 게이트 전극들(130)을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제2 기판(101)은 플레이트층의 형태로, 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2c의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 일부 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 제2 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 제2 영역(R2) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
기판 절연층(121)은, 제2 영역(R2)에서, z 방향으로 연장되며 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 관통하도록 배치될 수 있다. 기판 절연층(121)의 하면은 제2 기판(101)의 하면과 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 기판 절연층(121)은, 제1 및 제2 콘택 플러그들(170, 175)을 각각 둘러싸도록 배치될 수 있다. 실시예들에 따라, 기판 절연층(121)은 제1 및 제2 콘택 플러그들(170, 175) 전체 또는 일부를 둘러싸도록 상대적으로 크게 배치될 수도 있다. 이에 의해, 서로 다른 게이트 전극들(130)과 연결되는 제1 및 제2 콘택 플러그들(170, 175)이 서로 전기적으로 분리될 수 있다. 기판 절연층(121)은 제2 기판(101)의 외측에도 배치될 수 있다. 기판 절연층(121)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 제1 및 제2 적층 구조물들(ST1, ST2)을 이룰 수 있다. 게이트 전극들(130)은 예를 들어, 층간 절연층들(120)과 함께 제1 및 제2 적층 구조물들(ST1, ST2)을 이룰 수 있다. 게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 제2 영역(R2)의 일부에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다.
게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들, 복수의 메모리 셀들을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 상기 메모리 게이트 전극들의 개수가 결정될 수 있다. 실시예에 따라, 상기 상부 및 하부 게이트 전극들은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 상기 메모리 게이트 전극들과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상기 상부 게이트 전극들의 상부 및/또는 상기 하부 게이트 전극들의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 소거 게이트 전극을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상기 상부 또는 하부 게이트 전극들에 인접한 메모리 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 적층 구조물들(ST1, ST2)은 z 방향을 따라 제2 기판(101) 상에 순서대로 적층될 수 있다. 제1 및 제2 적층 구조물들(ST1, ST2)은 교대로 적층된 게이트 전극들(130) 및 층간 절연층들(120)로 이루어질 수 있다.
제1 적층 구조물(ST1)은 제2 영역(R2)에서, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제1 더미 영역들(DMY1a, DMY1b, DMY1c)을 가질 수 있다. 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제1 더미 영역들(DMY1a, DMY1b, DMY1c)은 x 방향을 따라 교대로 배치될 수 있다. 제2 적층 구조물(ST2)은 제2 영역(R2)에서, 제2 패드 영역들(PAD2a, PAD2b, PAD2c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)을 가질 수 있다. 제2 패드 영역들(PAD2a, PAD2b, PAD2c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)은 x 방향을 따라 교대로 배치될 수 있다.
제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 z 방향을 따라 서로 중첩되지 않도록 쉬프트(shift)되어 배치될 수 있다. 제1 패드 영역들(PAD1a, PAD1b, PAD1c)은 z 방향을 따라 제2 더미 영역들(DMY2a, DMY2b, DMY2c)과 중첩되고, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 z 방향을 따라 제1 더미 영역들(DMY1a, DMY1b, DMY1c)과 중첩될 수 있다.
도 2b에 도시된 것과 같이, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)에서, 게이트 전극들(130)은 상부의 게이트 전극(130)보다 길게 연장되어 제1 및 제2 콘택 플러그들(170, 175)과 각각 연결될 수 있다. 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)에서, 게이트 전극들(130)은 제1 및 제2 콘택 플러그들(170, 175)과 직접 연결되지 않고, 제1 및 제2 콘택 플러그들(170, 175)로부터 콘택 절연층들(160)에 의해 이격되어 배치될 수 있다.
도 3b에 도시된 것과 같이, 게이트 전극들(130)은 제1 영역(R1)으로부터 제2 영역(R2)을 향하여 제1 두께(T1)로 연장될 수 있다. 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)의 적어도 일부에서, 최상부의 게이트 전극들(130)은 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 상기 최상부의 게이트 전극들(130)은 제1 및 제2 콘택 플러그들(170, 175)과 연결되는 게이트 전극들(130)일 수 있다. 구체적으로, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c) 중, 적어도 제1 및 제2 콘택 플러그들(170, 175)과 연결되는 도 3a의 제1 및 제2 서브 패드 영역들(SP1, SP2)에서, 게이트 전극들(130)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)의 약 150 % 내지 약 210 %의 범위일 수 있다.
제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c) 각각은, x 방향을 따라서, 제1 영역(R1)에서 멀어질수록 높이가 낮아질 수 있으며, 예를 들어 최대 높이가 감소할 수 있다. 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)은, 인접한 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)에서와 동일하거나 그 보다 많은 개수로 게이트 전극들(130)이 적층될 수 있다. 제1 및 제2 적층 구조물들(ST1, ST2)은 제2 영역(R2)에서 서로 대응되는 게이트 전극들(130)의 형태를 가질 수 있다. 예를 들어, 제1 패드 영역들(PAD1a, PAD1b, PAD1c)의 게이트 전극들(130)의 형태 또는 프로파일은, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)의 게이트 전극들(130)의 형태 또는 프로파일과 일치할 수 있다. 다만, 제1 영역(R1)에 가장 인접한 제2 패드 영역(PAD2a)이 제1 패드 영역(PAD1a)의 길이만큼 x 방향으로 쉬프트되어 위치할 수 있으며, 이에 따라 다른 제2 패드 영역들(PAD2b, PAD2c) 및 일부의 제2 더미 영역들(DMY2b, DMY2c)도 쉬프트되어 위치할 수 있다.
본 실시예에서는, 제1 및 제2 적층 구조물들(ST1, ST2)이 각각 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)을 갖고, 이들이 서로 쉬프트되어 상하로 적층되어 배치됨으로써, 반도체 장치(100)의 제2 영역(R2)의 길이가 최소화될 수 있다. 예를 들어, 비교예의 경우, 제1 및 제2 적층 구조물들(ST1, ST2) 전체에 대하여, 상부로부터 여섯 개의 패드 영역들 및 그 사이의 다섯개의 더미 영역들이 x 방향을 따라 교대로 배치되는 구조를 가질 수 있다. 본 실시예의 경우, 이에 비하여 상대적으로 제2 영역(R2)의 길이 및 면적이 감소될 수 있다.
도 3a를 참조하면, 하나의 제2 패드 영역(PAD2a) 및 하나의 제2 더미 영역(DMY2a)이 확대되어 도시된다. 제2 패드 영역(PAD2a)은 제1 및 제2 서브 패드 영역들(SP1, SP2)을 포함하고, 제1 및 제2 서브 패드 영역들(SP1, SP2)의 적어도 일 측에 배치되는 제1 및 제2 플랫 영역들(PR1, PR2)을 더 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 서브 패드 영역들(SP1, SP2) 각각에서의 단차의 개수 및 하나의 제2 패드 영역(PAD2a) 내의 제1 및 제2 플랫 영역들(PR1, PR2)의 개수는 다양하게 변경될 수 있다.
제1 및 제2 서브 패드 영역들(SP1, SP2)은 실질적으로 제2 콘택 플러그들(175)과 연결되는 패드 영역일 수 있다. 따라서, 청구항들에서, "패드 영역"은 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)으로 해석되거나, 또는, 제1 및 제2 서브 패드 영역들(SP1, SP2)로 해석될 수도 있을 것이다. 제1 및 제2 서브 패드 영역들(SP1, SP2)은 계단 형상의 계단 영역을 가지며, x 방향을 따라 적층된 게이트 전극들(130)의 개수가 감소하는 형태, 즉 내려가는 계단 형태를 가질 수 있다.
제1 및 제2 플랫 영역들(PR1, PR2)은 게이트 전극들(130)이 단차없이 길게 연장되는 형태를 가질 수 있다. 제1 및 제2 플랫 영역들(PR1, PR2)은 게이트 전극들(130)이 제2 콘택 플러그들(175)과 연결되지 않는 영역일 수 있다. 제1 및 제2 플랫 영역들(PR1, PR2)은 상기 하부 배선 구조물의 배치, 반도체 장치(100)의 제조 공정 등을 위한 영역일 수 있다. 도 3c에 도시된 것과 같이, 하나의 제1 패드 영역(PAD1c)에서 게이트 전극들(130)과 연결된 제1 콘택 플러그들(170)은 주변 회로 영역(PERI)의 하부 배선 라인들(280)과 연결될 수 있다. 이 때, 하부 배선 라인들(280)의 적어도 일부, 예를 들어, 제2 하부 배선 라인들(284)은 제1 및 제2 서브 패드 영역들(SP1, SP2)의 아래로부터 적어도 하나의 플랫 영역, 예컨대 제1 플랫 영역(PR1)의 아래로 연장되어 라우팅될 수 있다.
도 3a 등에서, 제1 플랫 영역(PR1)은 도 3b의 제2 두께(T2)와 같이 증가된 두께를 갖고, 제2 플랫 영역(PR2)은 증가되지 않은 두께를 갖는 것으로 도시되었으나, 이에 한정되지는 않는다. 실시예들에 따라, 제2 플랫 영역(PR2)도 도 3b의 제2 두께(T2)와 같이 증가된 두께를 가질 수 있다.
제1 및 제2 플랫 영역들(PR1, PR2)에서, 상면이 노출되는 게이트 전극(130)의 x 방향에서의 제2 및 제4 길이(L2, L4)는, 제1 및 제2 서브 패드 영역들(SP1, SP2)에서 상면이 노출되는 게이트 전극(130)의 x 방향에서의 제1 및 제3 길이(L1, L3)보다 클 수 있다. 제2 및 제4 길이(L2, L4)는 서로 동일하거나 다를 수 있으며, 제1 및 제3 길이(L1, L3)도 서로 동일하거나 다를 수 있다.
제2 더미 영역(DMY2a)은 제2 패드 영역(PAD2a)에 인접한 계단 영역(SR) 및 돌출 영역(HR)을 포함할 수 있다. 계단 영역(SR)은 제2 패드 영역(PAD2a) 내의 단차의 개수만큼 x 방향을 따라 적층된 게이트 전극들(130)의 개수가 증가하는 형태, 즉 올라가는 계단 형태를 가질 수 있다. 돌출 영역(HR)은 평탄한 상면을 가지면서, 전체 게이트 전극들(130)이 모두 적층된 형태를 가질 있다. 따라서, 도 2a 및 도 2b에서와 같이, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)에서, 돌출 영역들(HR)의 상면의 높이는 일정하여, 상면의 높이, 즉 최대 높이는 서로 동일할 수 있다.
계단 영역(SR)에서, 상면이 노출되는 게이트 전극(130)의 x 방향에서의 제5 길이(L5)는, 제1 및 제3 길이(L1, L3)보다 작을 수 있다. 이에 따라, 계단 영역(SR)의 경사는 제1 및 제2 서브 패드 영역들(SP1, SP2)의 경사보다 클 수 있다. 제5 길이(L5)를 최소화함으로써, 제2 더미 영역(DMY2a)의 총 길이 및 면적이 최소화될 수 있다. 돌출 영역(HR)의 제6 길이(L6)는 제2 및 제4 길이(L2, L4)보다 클 수 있으나, 이에 한정되지는 않는다. 제6 길이(L6)는 아래에 위치하는 제1 패드 영역들(PAD1a, PAD1b, PAD1c)의 폭, 공정 마진 등을 고려하여 결정될 수 있다. 돌출 영역(HR)의 최상부의 게이트 전극(130)은, 도 3b의 제1 두께(T1)와 같이 증가되지 않은 두께를 가질 수 있다.
하나의 제2 더미 영역(DMY2a)의 길이 및 하나의 제2 패드 영역(PAD2a)의 길이는 서로 동일하거나 다를 수 있다. 예를 들어, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 각각 x 방향을 따라, 약 30 ㎛ 내지 약 70 ㎛의 범위의 길이를 가질 수 있다. 도 3a를 참조한 상기 설명들은 다른 패드 영역들(PAD1a, PAD1b, PAD1c, PAD2b, PAD2c) 및 더미 영역들(DMY1a, DMY1b, DMY1c, DMY2b, DMY2c)에도 동일하게 적용될 수 있을 것이다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
희생 절연층들(118)은, 게이트 전극들(130)과 동일 높이 레벨에 동일 두께로 위치하며, 게이트 전극들(130)의 외측에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다. 희생 절연층들(118)은 하부의 기판 절연층(121)과 동일하거나 다른 폭으로 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 도시하지는 않았으나, 일 영역에서, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하여 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)을 연결하는 관통 비아 더 배치될 수 있다.
분리 영역들(MS)은 제1 영역(R1) 및 제2 영역(R2)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 도 1에 도시된 것과 같이, 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS) 중 일부는 제1 영역(R1) 및 제2 영역(R2)을 따라 하나로 연장되고, 다른 일부는 제2 영역(R2)의 일부까지만 연장되거나, 제1 영역(R1) 및 제2 영역(R2)에서 단속적으로 배치될 수 있다. 다만, 예시적인 실시예들에서, 분리 영역들(MS)의 배치 순서, 배치 간격 등은 다양하게 변경될 수 있다. 분리 영역들(MS)은, 도 2c에 도시된 것과 같이, 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 분리 영역들(MS)에는 분리 절연층(106)이 배치될 수 있다.
상부 분리 영역들(SS)은 분리 영역들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(R2)의 일부와 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2c에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(103)을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제1 영역(R1)의 단부에 인접하게 배치된 채널 구조물들(CH)은 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들일 수 있다. 상기 더미 채널들은 제2 영역(R2)에도 배치되어 반도체 장치(100)의 제조 공정 시 지지대의 역할을 수행할 수 있다. 다만, 실시예들에 따라, 제2 영역(R2)에 채널 구조물들(CH)과 다른 구조를 갖는 지지대들이 별도로 더 배치될 수도 있다.
채널 구조물들(CH)은 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 채널 구조물들(CH)은, 제1 적층 구조물(ST1)을 관통하는 제1 채널 구조물들(CH1)과, 제2 적층 구조물(ST2)을 관통하는 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CH) 각각은 채널 홀 내에 배치된 채널층(140), 게이트 유전층(145), 채널 매립 절연층(147), 및 채널 패드(149)를 포함할 수 있다. 도 2c의 확대도에 도시된 것과 같이, 채널층(140)은 내부의 채널 매립 절연층(147)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(147)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드(149)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드(149)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(147)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이, 즉 제1 및 제2 적층 구조물들(ST1, ST2)의 사이에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 두께 및 형태는 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 콘택 플러그들(170, 175)은 제2 영역(R2)에서 최상부의 게이트 전극들(130) 및 그 하부의 콘택 절연층들(160)을 관통하며, 최상부의 게이트 전극들(130과 연결될 수 있다. 제1 콘택 플러그들(170)은 제1 패드 영역들(PAD1a, PAD1b, PAD1c)에서 제1 적층 구조물(ST1)의 게이트 전극들(130)과 연결되도록 배치될 수 있다. 제2 콘택 플러그들(175)은 제2 패드 영역들(PAD2a, PAD2b, PAD2c)에서 제2 적층 구조물(ST2)의 게이트 전극들(130)과 연결되도록 배치될 수 있다.
제1 및 제2 콘택 플러그들(170, 175)은 셀 영역 절연층(190)의 적어도 일부를 관통하고 단차를 통해 상면이 노출된 게이트 전극들(130) 각각과 연결되도록 배치될 수 있다. 제1 및 제2 콘택 플러그들(170, 175)은 게이트 전극들(130)의 두께가 증가된 영역에서, 게이트 전극들(130)과 직접 연결될 수 있다. 제1 및 제2 콘택 플러그들(170, 175)은 게이트 전극들(130)의 하부에서, 제2 기판(101), 제2 수평 도전층(104), 및 수평 절연층(110)을 관통하여 주변 회로 영역(PERI) 내의 하부 배선 라인들(280)과 연결될 수 있다. 제1 및 제2 콘택 플러그들(170, 175)은 기판 절연층(121)에 의해 제2 기판(101), 제2 수평 도전층(104), 및 수평 절연층(110)과 이격될 수 있다.
도 3b에 도시된 것과 같이, 제1 콘택 플러그들(170) 각각은, z 방향을 따라 연장되는 수직 연장부(170V) 및 수직 연장부(170V)로부터 수평하게 연장되어 게이트 전극(130)과 접하는 수평 연장부(170H)를 포함할 수 있다. 수직 연장부(170V)는 종횡비로 인하여, 제2 기판(101)을 향하면서 폭이 감소하는 원통형의 형상을 가질 수 있다. 수평 연장부(170H)는 수직 연장부(170V)의 둘레를 따라 배치되며, 수직 연장부(170V)의 측면으로부터 타 단부까지 제1 치수(D1)로 연장될 수 있다. 제1 치수(D1)는 하부의 콘택 절연층들(160)의 제2 치수(D2)보다 짧을 수 있다. 제2 콘택 플러그들(175)도 동일한 형태를 가질 수 있다.
도 3c에 도시된 것과 같이, 제1 및 제2 콘택 플러그들(170, 175)은 기판 절연층(121)으로 둘러싸여 제2 기판(101)과 전기적으로 분리될 수 있다. 제1 및 제2 콘택 플러그들(170, 175)의 하단을 포함하는 영역은 제3 하부 배선 라인들(286) 상의 패드층들(285)에 의해 둘러싸일 수 있다. 패드층들(285)은 반도체 장치(100)의 제조 공정 중에, 하부 배선 라인들(280)을 보호하기 위한 층일 수 있으며, 도전성 물질, 예를 들어 다결정 실리콘을 포함할 수 있다.
제1 및 제2 콘택 플러그들(170, 175)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 콘택 플러그들(170, 175)은 제1 및 제2 콘택 플러그들(170, 175)이 배치되는 콘택홀들의 측벽 및 바닥면 상의 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
콘택 절연층들(160)은 제1 및 제2 콘택 플러그들(170, 175)의 측면들을 둘러싸도록 배치될 수 있다. 콘택 절연층들(160)은, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c) 각각의 제1 및 제2 서브 패드 영역들(SP1, SP2)에서, 최상부의 게이트 전극(130)의 아래에 배치될 수 있다. 콘택 절연층들(160)은, 제1 및 제2 콘택 플러그들(170, 175)과 연결되는 게이트 전극들(130)을 제외한 게이트 전극들(130)과, 제1 및 제2 콘택 플러그들(170, 175)의 사이에 개재될 수 있다.
콘택 절연층들(160)의 내측면들은 제1 및 제2 콘택 플러그들(170, 175)을 둘러싸고, 콘택 절연층들(160)의 외측면들은 게이트 전극들(130)에 의해 둘러싸일 수 있다. 콘택 절연층들(160)에 의해 제1 및 제2 콘택 플러그들(170, 175)은 하나의 게이트 전극(130)과 물리적 및 전기적으로 연결되고, 그 외의 게이트 전극들(130)과는 전기적으로 분리될 수 있다.
콘택 절연층들(160)은 절연 물질을 포함하며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상부 콘택들(185)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물의 일부를 구성할 수 있다. 상부 콘택들(185)은 채널 구조물들(CH) 및 제1 및 제2 콘택 플러그들(170, 175)과 연결될 수 있다. 반도체 장치(100)는 상부 콘택들(185)과 연결되는 배선 라인들 및 콘택들을 더 포함할 수 있다. 예시적인 실시예들에서, 상기 상부 배선 구조물을 구성하는 콘택들 및 배선 라인들의 개수, 및 배치 형태는 다양하게 변경될 수 있다. 상부 콘택들(185)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
셀 영역 절연층(190)은 제1 적층 구조물(ST1)을 덮는 제1 셀 영역 절연층(192) 및 제2 적층 구조물(ST2)을 덮는 제2 셀 영역 절연층(194)을 포함할 수 있다. 실시예들에 따라, 제1 및 제2 셀 영역 절연층들(192, 194) 각각도 복수의 절연층들로 이루어질 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 일부 구성들을 개략적으로 도시하는 단면도이다. 도 4b 및 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4b는 도 2a에 대응되는 단면을 도시하고, 도 4c는 도 2b에 대응되는 단면을 도시한다.
도 4a를 참조하면, 도 2a의 게이트 전극들(130)을 도시한다. 도 1 내지 도 3c를 참조하여 상술한 것과 같이, 제1 패드 영역들(PAD1a, PAD1b, PAD1c)은 z 방향을 따라 제2 더미 영역들(DMY2a, DMY2b, DMY2c)과 중첩되고, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 z 방향을 따라 제1 더미 영역들(DMY1a, DMY1b, DMY1c)과 중첩될 수 있다. 다만, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)에서, 실질적으로 제1 및 제2 콘택 플러그들(170, 175)이 게이트 전극들(130)과 연결되는 영역은 제1 및 제2 서브 패드 영역들(SP1, SP2)일 수 있다. 따라서, 실시예들에 따라, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은, 제1 및 제2 서브 패드 영역들(SP1, SP2)이 z 방향을 따라 중첩되지 않는 범위에서, 서로 일부가 중첩되도록 쉬프트 정도가 변경될 수 있다.
이하에서, 제1 적층 구조물(ST1)을 고정하고, 제2 적층 구조물(ST2)을 쉬프트하는 경우를 기준으로 설명한다. 도 4a에 점선 라인으로 표시한 것과 같이, 제2 패드 영역(PAD2a)의 제1 서브 패드 영역(SP1)이 제1 패드 영역(PAD1a)의 제2 플랫 영역(PR2)과 중첩되는 범위에서, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 x 방향을 따라 좌측으로 이동될 수 있다. 예를 들어, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)이 최대한 좌측으로 이동하는 경우, 제2 패드 영역(PAD2a)의 제1 서브 패드 영역(SP1)의 좌측 단부는 제1 패드 영역(PAD1a)의 제2 서브 패드 영역(SP2)의 우측 단부와 나란해질 수 있다.
또한, 제2 패드 영역(PAD2a)의 제2 서브 패드 영역(SP2)이 제1 더미 영역(DMY1a)과 중첩되는 범위에서, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 x 방향을 따라 우측으로 이동될 수 있다. 예를 들어, 제2 패드 영역들(PAD2a, PAD2b, PAD2c)이 최대한 우측으로 이동하는 경우, 제2 패드 영역(PAD2a)의 제2 서브 패드 영역(SP2)의 우측 단부는 제1 더미 영역(DMY1a)의 우측 단부와 나란해질 수 있다.
이와 같이, 예시적인 실시예들에서, 제1 적층 구조물(ST1)의 제1 및 제2 서브 패드 영역들(SP1, SP2)과 제2 적층 구조물(ST2)의 제1 및 제2 서브 패드 영역들(SP1, SP2)이 z 방향을 따라 중첩되지 않는 범위에서, 제1 및 제2 적층 구조물들(ST1, ST2)의 상대적인 쉬프트 정도는 다양하게 변경될 수 있다.
도 4b 및 도 4c를 참조하면, 반도체 장치(100a)는, 제1 및 제2 적층 구조물들(ST1, ST2)의 상대적인 쉬프트 정도가 도 2a 및 도 2b의 실시예에서와 다른 일 실시예의 구조를 가질 수 있다.
제1 콘택 플러그들(170)은 제2 더미 영역들(DMY2a, DMY2b, DMY2c)의 평탄한 영역, 즉 돌출 영역들(HR)(도 3a 참조)을 관통하도록 배치되고, 제2 콘택 플러그들(175)은 제1 더미 영역들(DMY1a, DMY1b, DMY1c)의 평탄한 영역, 즉 돌출 영역들(HR)을 관통하도록 배치될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다. 도 5는 도 2c의 'D' 영역에 대응되는 단면을 확대하여 도시한다.
도 5를 참조하면, 반도체 장치(100b)에서, 메모리 셀 영역(CELL)은 도 2a 내지 도 2c의 실시예에서와 달리, 제2 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않을 수 있다. 또한, 채널 구조물(CHb)은 에피택셜층(107)을 더 포함할 수 있다.
에피택셜층(107)은 채널 구조물(CHb)의 하단에서 제2 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 제2 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 하면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)은 상면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(107) 및 에피택셜층(107)과 접하는 게이트 전극(130)의 사이에는 게이트 절연층(141)이 더 배치될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 부분 확대도이다. 도 6a는 도 2a에 대응되는 단면을 도시하고, 도 6b는 도 3a에 대응되는 단면을 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100c)에서, 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)의 계단 영역(SR)의 길이는, 도 1 내지 도 3c의 실시예에서와 다를 수 있다. 예를 들어, 계단 영역(SR)에서, 상면이 노출되는 게이트 전극(130)의 x 방향에서의 제5 길이(L5c)는, 제1 및 제2 서브 패드 영역들(SP1, SP2)에서 상면이 노출되는 게이트 전극(130)의 x 방향에서의 제1 및 제3 길이(L1, L3)와 실질적으로 동일할 수 있다. 이 경우, 돌출 영역(HR)의 제6 길이(L6c)를 상대적으로 감소시켜 제2 더미 영역(DMY2a)의 총 길이가 증가되지 않을 수 있다. 다만, 실시예들에 따라, 돌출 영역(HR)의 제6 길이(L6c)가 감소되지 않고, 예컨대, 도 3a에서와 동일할 수도 있으며, 이 경우 제2 더미 영역(DMY2a)의 총 길이가 상대적으로 길어질 수도 있을 것이다.
이하의 실시예들에서, 도 2b에 대응되는 단면이 도시되지 않더라도, 제1 및 제2 콘택 플러그들(170, 175)은, 도 2b에 대응되는 단면에서 도 2b에서와 같은 방식으로 패드 영역들에서 게이트 전극들(130)과 연결되도록 배치될 수 있을 것이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 부분 확대도이다. 도 7a는 도 2a에 대응되는 단면을 도시하고, 도 7b는 도 3a에 대응되는 단면을 도시한다.
도 7a 및 도 7b를 참조하면, 반도체 장치(100d)에서, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은, 도 1 내지 도 3c의 실시예에서와 달리, 각각 하나의 서브 패드 영역(SPd) 및 하나의 플랫 영역(PR)만 포함할 수 있다. 즉, 도 3a의 제1 플랫 영역(PR1)이 생략될 수 있다. 이 경우, 제2 영역(R2)의 길이 및 면적이 상대적으로 감소할 수 있다. 이와 같이, 예시적인 실시예들에서, 플랫 영역(PR)의 개수 및 길이는 다양하게 변경될 수 있을 것이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도들이다. 도 8a 및 도 8b는 도 2a에 대응되는 단면을 각각 도시한다.
도 8a를 참조하면, 반도체 장치(100e)의 제1 및 제2 적층 구조물들(ST1, ST2)에서, 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)은 최대 높이가 서로 다를 수 있다. 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)은 최대 높이는 x 방향을 따라 순차적으로 감소할 수 있다. 특히, 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)에서, 평탄하게 연장되는 영역인 돌출 영역들(HR)(도 3a 참조)의 높이가 x 방향을 따라 순차적으로 감소할 수 있다.
제1 더미 영역들(DMY1a, DMY1b, DMY1c)은 제1 영역(R1)의 외측을 향하여 x 방향을 따라 적층된 게이트 전극들(130)의 개수가 순차적으로 감소하는 형태를 가질 수 있다. 제2 더미 영역들(DMY2a, DMY2b, DMY2c)도 제1 영역(R1)의 외측을 향하여 x 방향을 따라 적층된 게이트 전극들(130)의 개수가 순차적으로 감소하는 형태를 가질 수 있다. 본 실시예의 경우, 돌출 영역들(HR)의 높이를 낮게 형성하므로, 제1 및 제2 적층 구조물(ST1, ST2)의 형성 공정이 상대적으로 용이할 수 있다.
도 8b를 참조하면, 반도체 장치(100f)의 제1 적층 구조물들(ST1)에서, 제1 더미 영역들(DMY1a, DMY1b, DMY1c)은 최대 높이가 일정하고, 제2 적층 구조물(ST2)에서, 제2 더미 영역들(DMY2a, DMY2b, DMY2c)은 최대 높이는 x 방향을 따라 순차적으로 감소할 수 있다. 제1 더미 영역들(DMY1a, DMY1b, DMY1c)은 제1 영역(R1)의 외측을 향하여 x 방향을 따라 적층된 게이트 전극들(130)의 개수가 일정한 형태를 가질 수 있다. 제2 더미 영역들(DMY2a, DMY2b, DMY2c)은 제1 영역(R1)의 외측을 향하여 x 방향을 따라 적층된 게이트 전극들(130)의 개수가 순차적으로 감소하는 형태를 가질 수 있다. 본 실시예의 경우, 제2 적층 구조물(ST2)의 형성 공정이 상대적으로 용이할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도이다. 도 9는 도 2a에 대응되는 단면을 도시한다.
도 9를 참조하면, 반도체 장치(100g)에서, 메모리 셀 영역(CELL)의 게이트 전극들(130)은 제1 내지 제3 적층 구조물들(ST1, ST2, ST3)을 이룰 수 있으며, 채널 구조물들(CHg)은 제1 내지 제3 채널 구조물들(CH1, CH2, CH3)이 적층된 형태를 가질 수 있다. 반도체 장치(100g)는 도 1 내지 도 3c의 실시예에서와 달리, 제3 적층 구조물(ST3)을 더 포함할 수 있다. 이하에서, 도 1 내지 도 3c를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
제3 적층 구조물(ST3)은 제2 영역(R2)에서, 제3 패드 영역들(PAD3a, PAD3b, PAD3c) 및 제3 더미 영역들(DMY3a, DMY3b, DMY3c)을 가질 수 있다. 제3 패드 영역들(PAD3a, PAD3b, PAD3c) 및 제3 더미 영역들(DMY3a, DMY3b, DMY3c)은 x 방향을 따라 교대로 배치될 수 있다. 본 실시예에서, 제2 적층 구조물(ST2)은 가장 우측의 제2 더미 영역(DMY2d)을 더 가질 수 있다.
제1 패드 영역들(PAD1a, PAD1b, PAD1c), 제2 패드 영역들(PAD2a, PAD2b, PAD2c), 및 제3 패드 영역들(PAD3a, PAD3b, PAD3c)은 z 방향을 따라 서로 중첩되지 않도록 쉬프트되어 배치될 수 있다. 제1 패드 영역들(PAD1a, PAD1b, PAD1c)은 z 방향을 따라 일부의 제2 더미 영역들(DMY2a, DMY2b, DMY2c) 및 제3 더미 영역들(DMY3a, DMY3b, DMY3c)과 중첩될 수 있다. 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 z 방향을 따라 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제3 더미 영역들(DMY3a, DMY3b, DMY3c)과 중첩될 수 있다. 제3 패드 영역들(PAD3a, PAD3b, PAD3c)은 z 방향을 따라 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 일부의 제2 더미 영역들(DMY2b, DMY2c, DMY2d)과 중첩될 수 있다.
실시예들에 따라, 도 4a를 참조하여 상술한 것과 같이, 제1 패드 영역들(PAD1a, PAD1b, PAD1c), 제2 패드 영역들(PAD2a, PAD2b, PAD2c), 및 제3 패드 영역들(PAD3a, PAD3b, PAD3c) 각각의 제1 및 제2 서브 패드 영역들(SP1, SP2)이 서로 중첩되지 않는 범위에서, 제1 내지 제3 적층 구조물들(ST1, ST2, ST3)이 쉬프트된 정도는 다양하게 변경될 수 있을 것이다. 본 실시예의 경우, 제3 적층 구조물(ST3)을 더 포함함에 따라, 제1 더미 영역들(DMY1a, DMY1b, DMY1c), 제2 더미 영역들(DMY2a, DMY2b, DMY2c), 및 제3 더미 영역들(DMY3a, DMY3b, DMY3c)의 x 방향을 따른 길이는, 도 2a의 실시예에 비하여 상대적으로 길 수 있다.
예시적인 실시예들에서, 이와 같이, 3개 이상의 적층 구조물들이 z 방향을 따라 적층될 수 있으며, 하나의 적층 구조물의 패드 영역들은 다른 적층 구조물의 더미 영역과 중첩되도록 배치될 수 있다. 또한, 본 실시예에서는 제1 영역(R1)에 가장 인접한 패드 영역(PAD1a)이 제1 적층 구조물(ST1)의 패드 영역인 것으로 예시되었으나, 실시예들은 이에 한정되지는 않는다. 실시예들에서, 제1 영역(R1)에 가장 인접한 패드 영역을 갖는 적층 구조물은 다양하게 변경될 수 있을 것이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 10은 도 2b에 대응하는 단면을 도시한다.
도 10을 참조하면, 반도체 장치(100h)는 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)이 상하로 본딩된 구조를 가질 수 있다. 이를 위하여, 주변 회로 영역(PERI)은 제4 하부 콘택 플러그들(278) 및 제1 본딩 금속층들(295)을 더 포함할 수 있으며, 메모리 셀 영역(CELL)은 본딩 비아들(187), 제2 본딩 금속층들(195), 및 제2 기판(101) 상의 패시베이션층(198)을 더 포함할 수 있다. 또한, 제1 및 제2 콘택 플러그들(170, 175)의 상단들은 제2 기판(101) 내에 위치할 수 있다.
제1 본딩 금속층들(295)은 제4 하부 콘택 플러그들(278) 상에 배치되어, 상면이 주변 영역 절연층(290)을 통해 주변 회로 영역(PERI)의 상면으로 노출될 수 있다. 제2 본딩 금속층들(195)은 본딩 비아들(187)의 아래에 배치되어, 하면이 셀 영역 절연층(190)을 통해 메모리 셀 영역(CELL)의 하면으로 노출될 수 있다. 제1 본딩 금속층들(295) 및 제2 본딩 금속층들(195)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 예시적인 실시예들에서, 주변 영역 절연층(290) 및 셀 영역 절연층(190)은 각각 제1 본딩 금속층들(295) 및 제2 본딩 금속층들(195)을 둘러싸며 일 면으로부터 소정 깊이로 배치되는 본딩 유전층을 더 포함할 수 있다. 상기 본딩 유전층은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 패시베이션층(198)은 제2 기판(101)을 보호하도록 제2 기판(101) 상에 배치될 수 있으며, 절연 물질을 포함할 수 있다.
주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은, 제1 본딩 금속층들(295)과 제2 본딩 금속층들(195)의 접합 및 상기 본딩 유전층들 사이의 접합에 의해 본딩될 수 있다. 제1 본딩 금속층들(295)과 제2 본딩 금속층들(195)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 제상기 본딩 유전층들의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있다.
제1 및 제2 콘택 플러그들(170, 175)의 상단들은 제2 기판(101) 내에서 기판 절연층(121)에 의해 서로 전기적으로 분리되도록 위치할 수 있다. 다만, 실시예들에 따라, 제2 기판(101)은 절연 영역을 포함할 수 있으며, 제1 및 제2 콘택 플러그들(170, 175)의 단부들은 상기 절연 영역에 연결될 수도 있을 것이다.
도 11a 내지 도 11m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11m에서는, 도 2b에 도시된 영역에 대응되는 영역들이 도시된다.
도 11a를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에, 메모리 셀 영역(CELL)이 제공되는 제2 기판(101), 수평 절연층(110), 제2 수평 도전층(104), 및 기판 절연층(121)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측에 스페이서층(224)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 불순물 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 하부 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 제3 하부 배선 라인들(286) 상에는 패드층들(285)이 더 형성될 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 하부 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물들을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 및 제2 수평 절연층들(111, 112)은 교대로 제2 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 2b의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 수평 절연층들(111)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 후속의 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들, 예를 들어 제2 기판(101)의 제2 영역(R2)에서 일부가 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
기판 절연층(121)은, 제1 및 제2 콘택 플러그들(170, 175)(도 2b 참조)이 배치될 영역들 및 게이트 전극들(130)의 외측 영역에서, 제2 기판(101)을 관통하도록 형성될 수 있다. 기판 절연층(121)은 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해, 기판 절연층(121)의 상면은 제2 수평 도전층(104)의 상면과 실질적으로 공면을 이룰 수 있다.
도 11b를 참조하면, 제2 수평 도전층(104) 상에, 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층하여 제1 예비 적층 구조물(ST1P)을 형성하고, 제1 예비 적층 구조물(ST1P)에 대하여 1차 계단 형성 공정을 수행할 수 있다.
희생 절연층들(118) 및 층간 절연층들(120)의 제1 예비 적층 구조물(ST1P)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 형성되고, 그 상부에는 식각 정지층(126)이 형성될 수 있다. 희생 절연층들(118)은 후속 공정을 통해 게이트 전극들(130)(도 2b 참조)로 교체되는 층일 수 있으며, 이에 의해 제1 예비 적층 구조물(ST1P)은 제1 적층 구조물(ST1)(도 2b 참조)을 이룰 수 있다.
희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120) 및 상부 층간 절연층(125)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 또한, 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 식각 정지층(126)은 단차 구조 형성 시 하부의 구조물을 보호하기 위한 층일 수 있으며, 하드 마스크층으로 지칭될 수도 있다.
다음으로, 제1 마스크층(ML1)을 형성하고, 이에 의해 노출된 제1 예비 적층 구조물(ST1P)을 식각할 수 있다. 제1 마스크층(ML1)은, 예를 들어, 포토레지스트층일 수 있으며, 포토 리소그래피 공정에 의해 형성할 수 있다. 제1 마스크층(ML1)을 트림(trimming)하는 공정과, 제1 예비 적층 구조물(ST1P)을 식각하는 공정을 반복하여 수행할 수 있다. 제1 마스크층(ML1)에 대한 트림 공정을 반복하면, 노출되는 제1 예비 적층 구조물(ST1P)의 면적이 순차적으로 증가될 수 있다.
도 11c를 참조하면, 제1 예비 적층 구조물(ST1P)에 대하여 2차 계단 형성 공정을 수행할 수 있다.
제2 마스크층(ML2)을 트림하여 제2 마스크층(ML2)에 의해 노출되는 영역을 순차적으로 증가시키면서, 제1 예비 적층 구조물(ST1P)을 식각할 수 있다. 제2 마스크층(ML2)은, 처음에, 계단 영역(SR)의 평탄한 상면의 중간에 단부가 위치하도록 형성할 수 있다. 이에 의해 계단 영역(SR)의 각 상면의 길이가 제1 및 서브 패드 영역들(SP1, SP2)에서보다 짧게 형성될 수 있다.
이에 의해, 제1 서브 패드 영역(SP1), 제1 플랫 영역(PR1), 제2 서브 패드 영역(SP2), 및 계단 영역(SR)의 형상이 형성될 수 있다. 또한, 본 단계에서, 첫번째의 제1 패드 영역(PAD1a)이 형성될 수 있다.
도 11d를 참조하면, 제1 예비 적층 구조물(ST1P)에 대하여 3차 계단 형성 공정을 수행할 수 있다.
제3 마스크층(ML3)을 이용하여, 두번째 및 세번째의 제1 패드 영역들(PAD1b, PAD1c) 및 두번째 및 세번째의 제1 더미 영역들(DMY1b, DMY1c)의 계단 영역들(SR)을 노출시켜, 제1 예비 적층 구조물(ST1P)을 식각할 수 있다. 이에 의해, 첫번째의 제1 더미 영역(DMY1a) 및 두번째 제1 패드 영역(PAD1b)이 형성될 수 있다.
도 11e를 참조하면, 제1 예비 적층 구조물(ST1P)에 대하여 4차 계단 형성 공정을 수행할 수 있다.
제4 마스크층(ML4)을 이용하여, 세번째의 제1 패드 영역(PAD1c) 및 세번째의 제1 더미 영역(DMY1c)의 계단 영역(SR)을 노출시켜, 제1 예비 적층 구조물(ST1P)을 식각할 수 있다. 이에 의해, 두번째의 제1 더미 영역(DMY1b), 세번째 제1 패드 영역(PAD1c), 및 세번째의 제1 더미 영역(DMY1c)이 형성될 수 있다.
도 11f를 참조하면, 제1 예비 적층 구조물(ST1P) 상에 제1 예비 질화물층(150LP)을 형성할 수 있다.
제1 예비 질화물층(150LP)은 제1 예비 적층 구조물(ST1P)의 계단 형상을 따라, 노출된 희생 절연층들(118)을 덮고 제1 예비 적층 구조물(ST1P)의 계단 영역들의 측면들을 덮을 수 있다. 제1 예비 질화물층(150LP)의 두께는 희생 절연층들(118)의 두께의 약 50 % 내지 약 110 %의 범위일 수 있으나, 이에 한정되지는 않는다.
도 11g를 참조하면, 노출된 희생 절연층들(118)의 상면들 상에만 잔존하도록 제1 예비 질화물층(150LP)을 일부 제거하여 제1 질화물층(150L)을 형성한 후, 제1 셀 영역 절연층(192) 및 채널 희생층들(116)을 형성할 수 있다.
먼저, 포토 리소그래피 공정을 이용하여 마스크층을 형성하여, 일부 영역에서 제1 예비 질화물층(150LP)을 일부 제거할 수 있다. 예를 들어, 제1 예비 질화물층(150LP)은 도 2a의 제1 더미 영역들(DMY1a, DMY1b, DMY1c), 제2 더미 영역들(DMY2a, DMY2b, DMY2c), 및 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)의 제2 플랫 영역들(PR2)(도 3a 참조)에 대응되는 영역들에서 제거될 수 있다. 이에 의해, 제1 예비 질화물층(150LP)은 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)에는 후속 공정을 통하여, 콘택 절연층들(160)이 형성될 수 있다. 실시예들에 따라, 제1 예비 질화물층(150LP)은 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)에 대응되는 영역들에서만 제거될 수도 있다.
다만, 실시예들에 따라, 상기 공정은 생략될 수도 있다. 이 경우, 아래의 식각 정지층(126)의 제거 공정 시에, 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c)의 돌출 영역들(HR)(도 3a 참조)에 대응되는 영역들에서 제1 예비 질화물층(150LP)을 식각 정지층(126)과 함께 제거할 수 있다. 이 경우, 도 4b 및 도 4c의 실시예에서와 같이, 반도체 장치에서, 제1 및 제2 적층 구조물들(ST1, ST2)의 제1 및 제2 서브 패드 영역들(SP1, SP2)(도 3a 참조)은 각각 제2 및 제1 적층 구조물들(ST2, ST1)의 돌출 영역들(HR)과만 중첩되도록 배치될 수 있다. 또한, 이 경우, 최하부의 희생 절연층(118)의 외측에 제1 예비 질화물층(150LP)이 잔존할 수 있다.
다음으로, 제1 예비 질화물층(150LP)은 제1 예비 적층 구조물(ST1P)의 계단들의 측면들로부터 선택적으로 제거될 수 있다. 상기 제거 공정은, 예를 들어, 플라즈마를 이용하여 제1 예비 질화물층(150LP) 중 수평하게 증착된 영역들의 물성을 변화시킨 후 수행될 수 있다. 이에 의해, 제1 예비 질화물층(150LP)은 노출된 희생 절연층들(118)의 상면들 상에 잔존하여, 제1 질화물층(150L)을 이룰 수 있다.
다음으로, 제1 예비 적층 구조물(ST1P)을 덮는 제1 셀 영역 절연층(192)을 형성하고, 평탄화 공정에 의해 식각 정지층(126)을 제거할 수 있다.
다음으로, 채널 희생층들(116)은, 제1 영역(R1)에서 제1 채널 구조물들(CH1)(도 2b 참조)에 대응되는 영역에 형성될 수 있다. 채널 희생층들(116)은 제1 예비 적층 구조물(ST1P)을 관통하도록 하부 채널홀들을 형성한 후, 상기 하부 채널홀들에 채널 희생층들(116)을 이루는 물질을 증착함으로써 형성될 수 있다. 채널 희생층들(116)은 예를 들어, 다결정 실리콘을 포함할 수 있다.
도 11h를 참조하면, 제1 예비 적층 구조물(ST1P) 상에 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층하여 제2 예비 적층 구조물(ST2P)을 형성하고, 단차 구조를 형성한 후, 제2 질화물층(150U)을 형성할 수 있다.
본 단계에서는, 제2 적층 구조물(ST2)에 대응되는 영역에서, 도 11b 내지 도 11g를 참조하여 상술한 제1 예비 적층 구조물(ST1P)에 대한 공정이 동일하게 수행될 수 있다. 이에 의해, 상부로 노출된 희생 절연층들(118)의 상면들의 일부 상에 제2 질화물층(150U)을 형성할 수 있다.
이에 의해, 도 2a의 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)의 적어도 일부에 대응되는 영역에서, 상부로 노출된 희생 절연층들(118)의 상면들 상에 제1 및 제2 질화물층들(150L, 150U)이 잔존할 수 있다. 제1 및 제2 질화물층들(150L, 150U)이 잔존하는 영역은, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)에 대응되는 영역 내에서, 실시예들에 따라 다양하게 변경될 수 있다. 다만, 적어도 제1 및 제2 서브 패드 영역들(SP1, SP2)(도 3a 참조)에서는 제1 및 제2 질화물층들(150L, 150U)이 잔존할 수 있다. 또한, 제1 더미 영역들(DMY1a, DMY1b, DMY1c) 및 제2 더미 영역들(DMY2a, DMY2b, DMY2c) 중 적어도 제1 및 제2 콘택 플러그들(170, 175)(도 2b 참조)이 관통하는 영역에서는, 상부로 노출된 희생 절연층들(118)의 상면들 상에서 제1 및 제2 질화물층들(150L, 150U)이 제거될 수 있다.
도 11i를 참조하면, 채널 구조물들(CH)을 형성한 후, 개구부들(OH)을 형성할 수 있다.
먼저, 제2 예비 적층 구조물(ST2P)에서, 희생 절연층들(118) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역(SS)(도 2c 참조)을 형성할 수 있다. 상부 분리 영역(SS)을 형성하기 위하여, 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거한 후, 절연 물질을 증착하여 상부 분리 절연층(103)(도 2c 참조)을 형성할 수 있다. 다음으로, 제2 예비 적층 구조물(ST2P)을 덮는 제2 셀 영역 절연층(194)의 일부를 형성할 수 있다.
채널 구조물들(CH)은 제2 예비 적층 구조물(ST2P)을 관통하도록 상부 채널홀들을 형성한 후, 채널 희생층들(116)을 제거하여 전체 채널홀들을 형성한 후, 상기 전체 채널홀들을 매립함으로써 형성될 수 있다. 구체적으로, 상기 전체 채널홀들 내에 게이트 유전층(145), 채널층(140), 채널 매립 절연층(147), 및 채널 패드(149)를 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 본 단계에서는 게이트 유전층(145) 중에서도 채널층(140)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(147)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(149)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
개구부들(OH)은 도 2b의 제1 및 제2 콘택 플러그들(170, 175)이 형성될 영역에 형성될 수 있다. 개구부들(OH)의 형성 전에, 채널 구조물들(CH)을 덮는 제2 셀 영역 절연층(194)의 일부를 더 형성할 수 있다. 개구부들(OH)은 원통형의 홀 형태를 가질 수 있으며, 제1 및 제2 예비 적층 구조물들(ST1P, ST2P) 및 기판 절연층(121)을 관통하고 주변 회로 영역(PERI)으로 연장될 수 있다. 개구부들(OH)은 하부 배선 라인들(280) 상의 패드층들(285)을 노출시키도록 형성될 수 있다.
도 11j를 참조하면, 개구부들(OH)을 통해 노출된 희생 절연층들(118) 및 제1 및 제2 질화물층들(150L, 150U)을 일부 제거할 수 있다.
개구부들(OH)을 통해 식각제를 유입하여, 희생 절연층들(118) 및 제1 및 제2 질화물층들(150L, 150U)을 개구부들(OH)의 둘레에서 소정 길이로 제거하여 제1 터널부들(TL1)을 형성할 수 있다. 제1 터널부들(TL1)은 최상부의 희생 절연층들(118)에서는 상대적으로 짧은 길이로 형성되고, 그 아래의 희생 절연층들(118)에서는 상대적으로 긴 길이로 형성될 수 있다.
이를 위하여, 처음에는, 반대로 제1 터널부들(TL1)은 최상부의 희생 절연층들(118)에서 상대적으로 길게 형성될 수 있다. 이는 제1 및 제2 질화물층들(150L, 150U)의 식각 속도가 희생 절연층들(118)의 식각 속도보다 상대적으로 빠른 데에 따른 것일 수 있다. 다음으로, 별도의 희생층을 개구부들(OH) 및 제1 터널부들(TL1) 내에 형성하여, 제1 터널부들(TL1)을 채울 수 있다. 상기 희생층은 식각 속도가 제1 및 제2 질화물층들(150L, 150U) 및 희생 절연층들(118)보다 느린 물질로 이루어질 수 있다. 다음으로, 상기 희생층 및 희생 절연층들(118)의 일부를 제거할 수 있으며, 이 때, 최상부에서는 상기 희생층이 잔존하고, 하부에서는 상기 희생층이 제거된 후 희생 절연층들(118)이 일부 더 제거될 수 있다. 이에 의해, 최종적으로 제1 터널부들(TL1)은 최상부의 희생 절연층들(118)에서는 상대적으로 짧은 길이로 형성될 수 있다.
도 11k를 참조하면, 제1 터널부들(TL1) 및 개구부들(OH)에 예비 콘택 절연층들(160P) 및 수직 희생층들(191)을 채우고, 별도의 개구부들을 통해 희생 절연층들(118) 및 제1 및 제2 질화물층들(150L, 150U)을 제거하여 제2 터널부들(TL2)을 형성할 수 있다.
먼저, 예비 콘택 절연층들(160P)은 후속에서 잔존하여 콘택 절연층들(160)을 이루는 층일 수 있다. 예비 콘택 절연층들(160P)은, 예를 들어 ALD 공정에 의해 증착될 수 있다. 예비 콘택 절연층들(160P)은, 상대적으로 높이 또는 두께가 큰 영역인, 최상부의 제1 터널부들(TL1)에서는, 제1 터널부들(TL1)을 완전히 채우지 못하고, 그 아래에서는 제1 터널부들(TL1)을 완전히 채우도록 형성될 수 있다. 이는 최상부의 제1 터널부들(TL1)과 그 아래의 제1 터널부들(TL1)의 상대적인 높이 차에 의한 것일 수 있다.
수직 희생층들(191)은 개구부들(OH) 내의 남은 공간을 채우도록 형성될 수 있다. 수직 희생층들(191)은 예비 콘택 절연층들(160P)과 다른 물질을 포함할 수 있으며, 예를 들어, 다결정 실리콘을 포함할 수 있다.
다음으로, 분리 영역들(MS)(도 1 참조)의 위치에, 희생 절연층들(118) 및 층간 절연층들(120)을 관통하여 제2 기판(101)으로 연장되는 별도의 개구부들을 형성할 수 있다.
먼저, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성하면서 에치-백 공정을 수행하여, 제1 영역(R1)에서, 수평 절연층(110)을 선택적으로 제거하고, 노출된 게이트 유전층(145)의 일부도 함께 제거할 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에는 제1 수평 도전층(102)이 형성될 수 있다.
다음으로, 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120), 제2 수평 도전층(104), 및 기판 절연층(121)에 대하여 선택적으로 제거될 수 있으며, 완전히 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 제2 터널부들(TL2)이 형성될 수 있다.
도 11l을 참조하면, 제2 터널부들(TL2)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 수직 희생층들(191)을 제거한 후, 예비 콘택 절연층들(160P)의 일부를 제거하여 콘택 절연층들(160)을 형성할 수 있다.
먼저, 게이트 전극들(130)의 형성 전에, 게이트 유전층(145) 중 게이트 전극(130)을 따라 수직하게 연장되는 일부가 형성되고, 게이트 전극들(130)이 형성될 수 있다. 이에 의해, 제1 및 제2 적층 구조물들(ST1, ST2)이 형성될 수 있다. 게이트 전극들(130)을 이루는 상기 도전성 물질은 제2 터널부들(TL2)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 분리 영역들(MS)(도 1 참조)에 대응되는 영역에 형성된 상기 개구부들 내에 분리 절연층들(106)(도 2c 참조)을 형성할 수 있다.
다음으로, 개구부들(OH) 내에서 수직 희생층들(191)을 선택적으로 제거할 수 있다. 수직 희생층들(191)이 제거된 후 노출된 예비 콘택 절연층들(160P)을 일부 제거할 수 있다. 이 때, 최상부의 제2 터널들(TL2)에서는 예비 콘택 절연층들(160P)이 모두 제거되어 제3 터널부들(TL3)이 형성될 수 있으며, 그 아래에서는 예비 콘택 절연층들(160P)이 잔존하여 콘택 절연층들(160)을 이룰 수 있다. 제3 터널부들(TL3)에서, 예비 콘택 절연층들(160P)이 제거된 후 노출된 게이트 유전층(145)의 일부도 제거하여, 게이트 전극들(130)의 측면들이 노출될 수 있다.
도 11m을 참조하면, 개구부들(OH) 내에 도전성 물질을 증착하여, 제1 및 제2 콘택 플러그들(170, 175)을 형성할 수 있다.
먼저, 개구부들(OH)의 하단에서 패드층들(285)을 일부 제거하여 제3 하부 배선 라인들(286)을 노출시킨 후, 상기 도전성 물질을 증착할 수 있다. 제1 및 제2 콘택 플러그들(170, 175)은 동일한 공정 단계에서 함께 형성되므로, 동일한 구조를 가질 수 있다. 제1 콘택 플러그들(170) 각각은 제1 적층 구조물(ST1)의 하나의 게이트 전극들(130)과 연결되는 수평 연장부(170H)(도 3b 참조)를 갖도록 형성될 수 있으며, 제2 콘택 플러그들(175) 각각은 제2 적층 구조물(ST2)의 하나의 게이트 전극들(130)과 연결되는 수평 연장부를 갖도록 형성될 수 있다.
다음으로, 도 2b를 함께 참조하면, 제1 및 제2 콘택 플러그들(170, 175) 및 채널 구조물들(CH)의 상단과 연결되는 상부 콘택들(185)을 형성하여 반도체 장치(100)가 제조될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 10을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 10을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14는 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅳ-Ⅳ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 12 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 10을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서, 제1 패드 영역들(PAD1a, PAD1b, PAD1c) 및 제2 패드 영역들(PAD2a, PAD2b, PAD2c)은 z 방향을 따라 서로 중첩되지 않도록 쉬프트되어 배치될 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 13 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 MS: 분리 영역
SS: 상부 분리 영역 ST1, ST2: 제1 및 제2 적층 구조물
101: 제2 기판 102: 제1 수평 도전층
104: 제2 수평 도전층 106: 분리 절연층
110: 수평 절연층 118: 희생 절연층
120: 층간 절연층 121: 기판 절연층
125: 상부 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
147: 채널 매립 절연층 149: 채널 패드
160: 콘택 절연층 170: 제1 콘택 플러그
175: 제2 콘택 플러그 180: 상부 콘택
190: 셀 영역 절연층

Claims (20)

  1. 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 하부 배선 라인들을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고,
    상기 제2 반도체 구조물은,
    제1 영역 및 제2 영역을 갖는 제2 기판;
    상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되며, 제1 및 제2 적층 구조물들을 이루는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연층들;
    상기 제1 영역에서, 상기 제1 및 제2 적층 구조물들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 제1 및 제2 적층 구조물들을 관통하며 제2 방향으로 연장되는 분리 영역들;
    상기 제2 영역에서, 상기 제1 및 제2 적층 구조물들을 각각 관통하고, 상기 제1 방향을 따라 상기 제1 반도체 구조물 내로 연장되는 제1 및 제2 콘택 플러그들; 및
    상기 제2 영역에서, 상기 게이트 전극들 중 일부와 나란하게 배치되어 상기 제1 및 제2 콘택 플러그들 각각을 둘러싸는 콘택 절연층들을 포함하고,
    상기 제1 적층 구조물은, 상기 제2 영역에서, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제1 콘택 플러그들과 연결되는 제1 패드 영역들 및 상기 제1 패드 영역들 각각의 적어도 일 측에 위치하며 상기 제1 콘택 플러그들과 이격된 제1 더미 영역들을 갖고,
    상기 제2 적층 구조물은, 상기 제2 영역에서, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제2 콘택 플러그들과 연결되는 제2 패드 영역들 및 상기 제2 패드 영역들 각각의 적어도 일 측에 위치하며 상기 제2 콘택 플러그들과 이격된 제2 더미 영역들을 갖고,
    상기 제1 패드 영역들은 상기 제1 방향을 따라 상기 제2 더미 영역들과 중첩되고, 상기 제2 패드 영역들은 상기 제1 방향을 따라 상기 제1 더미 영역들과 중첩되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 패드 영역들은, 상기 제2 방향을 따라 교대로 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 패드 영역들은, 각각 상기 게이트 전극들이 이루는 계단 형상을 갖고,
    상기 제1 및 제2 더미 영역들은, 각각 상기 게이트 전극들이 상기 제1 및 제2 패드 영역들에서와 동일하거나 그 보다 많은 개수로 적층된 돌출 영역을 갖는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 더미 영역들에서, 상기 돌출 영역의 최대 높이는 서로 동일한 반도체 장치.
  5. 제3 항에 있어서,
    상기 제2 더미 영역들에서, 상기 돌출 영역의 최대 높이는, 상기 제2 방향을 따라 순차적으로 감소하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 패드 영역들 각각은,
    제1 및 제2 서브 패드 영역들; 및
    상기 제1 및 제2 서브 패드 영역들의 적어도 일 측에 배치되는 적어도 하나의 플랫 영역을 갖는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 및 제2 서브 패드 영역들을 관통한 상기 제1 콘택 플러그들과 연결되는 상기 하부 배선 라인들은, 적어도 일부가 상기 적어도 하나의 플랫 영역의 아래로 연장되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 패드 영역들 및 상기 제1 및 제2 더미 영역들은, 각각 상기 게이트 전극들이 계단 형상을 이루는 영역을 갖고,
    상기 제1 및 제2 패드 영역들에서 상기 영역은 제1 경사를 갖고, 상기 제1 및 제2 더미 영역들에서 상기 영역은 상기 제1 경사보다 큰 제2 경사를 갖는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 패드 영역들은, 상기 제1 영역에서 멀어질수록 높이가 낮아지는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 영역에서, 상기 게이트 전극들은 제1 두께를 갖고,
    상기 제1 및 제2 패드 영역들에서, 상기 게이트 전극들 중 최상부의 게이트 전극은 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 및 제2 더미 영역들은, 각각 상기 게이트 전극들이 상기 제1 및 제2 패드 영역들에서보다 많은 개수로 적층된 돌출 영역을 갖고,
    상기 돌출 영역에서, 상기 게이트 전극들 중 최상부의 게이트 전극은 상기 제1 두께를 갖는 반도체 장치.
  12. 제10 항에 있어서,
    상기 콘택 절연층들은, 상기 제1 및 제2 패드 영역들에서의 상기 최상부의 게이트 전극의 아래에 배치되는 반도체 장치.
  13. 제1 항에 있어서,
    상기 제1 및 제2 콘택 플러그들 각각은,
    상기 제1 방향으로 연장되는 수직 연장부; 및
    상기 제1 및 제2 패드 영역들에서의 상기 최상부의 게이트 전극과 접하도록 상기 수직 연장부로부터 수평하게 연장되는 수평 연장부를 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 수직 연장부의 측면으로부터 상기 수평 연장부의 단부까지의 길이는, 상기 수직 연장부의 측면으로부터 상기 콘택 절연층들의 단부까지의 길이보다 작은 반도체 장치.
  15. 제1 항에 있어서,
    상기 제1 및 제2 패드 영역들 각각은, 상기 제2 방향을 따라, 30 ㎛ 내지 70 ㎛의 길이를 갖는 반도체 장치.
  16. 제1 기판;
    상기 제1 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들;
    상기 하부 배선 라인들 상에 배치되는 제2 기판;
    상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되며, 제1 및 제2 적층 구조물들을 이루는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들; 및
    상기 제1 및 제2 적층 구조물들을 각각 관통하여 각각의 상기 게이트 전극들과 연결되고, 상기 제1 방향을 따라 연장되는 제1 및 제2 콘택 플러그들을 포함하고,
    상기 제1 적층 구조물은, 상기 게이트 전극들이 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제1 콘택 플러그들과 연결되는 제1 패드 영역들을 갖고,
    상기 제2 적층 구조물은, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제2 콘택 플러그들과 연결되는 제2 패드 영역들을 갖고,
    상기 제1 패드 영역들과 상기 제2 패드 영역들은, 상기 제1 방향에서 서로 중첩되지 않도록 쉬프트되어 위치하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 및 제2 패드 영역들 각각은, 상기 제2 방향을 따라 적층된 상기 게이트 전극들의 개수가 감소하는 계단 영역을 갖는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 적층 구조물은, 상기 제1 패드 영역들의 적어도 일 측에 위치하며 상기 제1 콘택 플러그들이 배치되지 않는 제1 더미 영역들을 더 갖고,
    상기 제2 적층 구조물은, 상기 제2 패드 영역들의 적어도 일 측에 위치하며 상기 제2 콘택 플러그들이 배치되지 않는 제2 더미 영역들을 더 갖고,
    상기 제1 패드 영역들은 상기 제1 방향을 따라 상기 제2 더미 영역들과 중첩되고, 상기 제2 패드 영역들은 상기 제1 방향을 따라 상기 제1 더미 영역들과 중첩되는 반도체 장치.
  19. 제1 기판; 상기 제1 기판 상에 배치되는 회로 소자들; 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들; 상기 하부 배선 라인들 상에 배치되는 제2 기판; 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되며, 제1 및 제2 적층 구조물들을 이루는 게이트 전극들; 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들; 상기 제1 및 제2 적층 구조물들을 각각 관통하여 각각의 상기 게이트 전극들과 연결되고, 상기 제1 방향을 따라 연장되는 제1 및 제2 콘택 플러그들; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 제1 적층 구조물은, 상기 게이트 전극들이 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제1 콘택 플러그들과 연결되는 제1 패드 영역들을 갖고,
    상기 제2 적층 구조물은, 상기 게이트 전극들이 상기 제2 방향을 따라 각각 상부의 게이트 전극보다 길게 연장되어 상기 제2 콘택 플러그들과 연결되는 제2 패드 영역들을 갖고,
    상기 제1 패드 영역들과 상기 제2 패드 영역들은, 상기 제1 방향에서 서로 중첩되지 않도록 쉬프트되어 위치하는 데이터 저장 시스템.
  20. 제19 항에 있어서,
    상기 제1 및 제2 패드 영역들에서, 상기 게이트 전극들의 형태는 서로 대응되는 데이터 저장 시스템.
KR1020210071950A 2021-06-03 2021-06-03 반도체 장치 및 이를 포함하는 데이터 저장 시스템 KR20220164100A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210071950A KR20220164100A (ko) 2021-06-03 2021-06-03 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US17/679,268 US20220392916A1 (en) 2021-06-03 2022-02-24 Semiconductor devices and data storage systems including the same
CN202210596770.1A CN115440738A (zh) 2021-06-03 2022-05-27 半导体器件和包括该半导体器件的数据存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210071950A KR20220164100A (ko) 2021-06-03 2021-06-03 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Publications (1)

Publication Number Publication Date
KR20220164100A true KR20220164100A (ko) 2022-12-13

Family

ID=84241122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210071950A KR20220164100A (ko) 2021-06-03 2021-06-03 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Country Status (3)

Country Link
US (1) US20220392916A1 (ko)
KR (1) KR20220164100A (ko)
CN (1) CN115440738A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220164100A (ko) * 2021-06-03 2022-12-13 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102612195B1 (ko) * 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20200111551A (ko) * 2019-03-19 2020-09-29 삼성전자주식회사 수직형 메모리 장치
KR20200132136A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102640175B1 (ko) * 2019-11-18 2024-02-23 삼성전자주식회사 반도체 장치
KR20220085103A (ko) * 2020-12-14 2022-06-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220164100A (ko) * 2021-06-03 2022-12-13 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230058242A (ko) * 2021-10-22 2023-05-03 삼성전자주식회사 반도체 장치 및 데이터 저장 시스템

Also Published As

Publication number Publication date
US20220392916A1 (en) 2022-12-08
CN115440738A (zh) 2022-12-06

Similar Documents

Publication Publication Date Title
KR20220104459A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20240215253A1 (en) Semiconductor devices and data storage systems including the same
KR20220076804A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220164100A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20240046982A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20220060612A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
EP4262334A1 (en) Semiconductor devices and data storage systems including the same
US20230223345A1 (en) Semiconductor devices and data storage systems including the same
US20230389322A1 (en) Semiconductor device and electronic system including the same
US20230081373A1 (en) Semiconductor device and data storage system including the same
EP4387409A1 (en) Semiconductor device and data storage systems including a semiconductor device
KR20220159313A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230025602A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220169509A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220166892A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20240000749A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220025771A (ko) 반도체 장치의 제조 방법
KR20240018094A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220047431A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230105361A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220132113A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230115785A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230168717A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230137685A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20220153138A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Legal Events

Date Code Title Description
A201 Request for examination