KR20220153138A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극층들, 상기 기판 상에 상기 제1 방향을 따라 상기 게이트 전극층과 교대로 적층되는 층간 절연층들, 상기 게이트 전극층들 및 상기 층간 절연층들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극층들 및 상기 채널 구조물들을 덮는 셀 영역 절연층, 상기 셀 영역 절연층 상에 배치되는 상부 지지층, 및 상기 게이트 전극층들, 상기 층간 절연층들, 상기 셀 영역 절연층을 관통하며 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들을 포함하고, 상기 분리 영역들 각각은, 상기 제1 방향을 따라 상기 상부 지지층을 관통하여 연장되는 제1 분리 영역들 및 상기 제1 방향을 따라 상부 지지층의 하면까지 연장되는 제2 분리 영역들을 포함하며, 상기 제1 분리 영역들 각각은, 상기 상부 지지층을 관통하는 제1 영역, 상기 셀 영역 절연층을 관통하는 제2 영역, 및 상기 게이트 전극층들을 관통하는 제3 영역을 갖고, 상기 제1 분리 영역들 각각은, 상기 제2 영역에 배치된 제1 절곡부 및 상기 제1 절곡부보다 높은 위치에 배치된 제2 절곡부를 더 가지며, 상기 제2 절곡부는 상기 채널 구조물들의 최상면보다 높은 위치에 배치된다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극층들, 상기 기판 상에 상기 제1 방향을 따라 상기 게이트 전극층과 교대로 적층되는 층간 절연층들, 상기 게이트 전극층들 및 상기 층간 절연층들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극층들 및 상기 채널 구조물들을 덮는 셀 영역 절연층, 상기 셀 영역 절연층 상에 배치되는 상부 지지층, 및 상기 게이트 전극층들, 상기 층간 절연층들, 상기 셀 영역 절연층을 관통하며 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들을 포함하고, 상기 분리 영역들 각각은, 상기 제1 방향을 따라 상기 상부 지지층을 관통하여 연장되는 제1 분리 영역들 및 상기 제1 방향을 따라 상부 지지층의 하면까지 연장되는 제2 분리 영역들을 포함하며, 상기 제1 분리 영역들 각각은, 상기 상부 지지층을 관통하는 제1 영역, 상기 셀 영역 절연층을 관통하는 제2 영역, 및 상기 게이트 전극층들을 관통하는 제3 영역을 갖고, 상기 제1 분리 영역들 각각은, 상기 제2 영역에 배치된 제1 절곡부 및 상기 제1 절곡부보다 높은 위치에 배치된 제2 절곡부를 더 가지며, 상기 제2 절곡부는 상기 채널 구조물들의 최상면보다 높은 위치에 배치될 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 기판, 상기 기판의 일 측에 배치되는 회로 소자들, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극층들, 상기 기판 상에 상기 제1 방향을 따라 상기 게이트 전극층과 교대로 적층되는 층간 절연층들, 상기 게이트 전극층들 및 상기 층간 절연층들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극층들 및 상기 채널 구조물들을 덮는 셀 영역 절연층, 상기 게이트 전극층들 및 상기 셀 영역 절연층을 관통하며, 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 연장되어 배치되는 분리 영역들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하며, 상기 분리 영역들 각각은 상기 셀 영역 절연층을 관통하는 영역에서 상기 기판과 평행한 제1 면 및 제2 면을 갖고, 상기 제1 면보다 상기 제2 면이 높은 높이에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 희생 절연층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 적층 구조물을 덮는 셀 영역 절연층을 형성하는 단계, 상기 적층 구조물을 관통하는 채널 구조물을 형성하는 단계, 상기 적층 구조물을 관통하는 트렌치들을 형성하고 상기 트렌치들 내부를 수직 희생층으로 채우는 단계, 상기 셀 영역 절연층 상에 상부 지지층을 형성하는 단계, 제1 포토마스크층을 이용하여, 상기 트렌치들의 일부 상에서 상기 상부 지지층을 식각하여 제1 개구부를 형성하는 단계, 제2 포토마스크층을 이용하여, 상기 제1 개구부을 포함하는 영역에서, 상기 상부 지지층 및 상기 셀 영역 절연층을 식각하여 제2 개구부를 형성하는 단계, 상기 수직 희생층 및 상기 희생 절연층들을 제거하고, 상기 희생 절연층들이 제거된 공간에 게이트 전극층들을 형성하는 단계, 및 상기 트렌치들, 상기 제1 개구부, 및 상기 제2 개구부 내에, 금속 산화물 층, 제1 분리 절연층, 제2 분리 절연층을 차례로 형성하는 단계를 포함할 수 있다.
분리 영역의 개구부가 복수의 절곡부를 갖게 함으로써, 집적도 및 신뢰성이 향상된 반도체 장치 및 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 1b는 도 1a의 'A' 영역을 확대하여 도시한다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a는 도 1a의 절단선 I-I'을 따른 단면을 도시하고, 도 2b는 도 1a의 절단선 Ⅱ-Ⅱ'을 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 3에서는 도 2a의 'B' 영역을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104), 기판(101) 상에 적층된 게이트 전극층들(130), 기판(101) 상에 게이트 전극층들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극층들(130)의 적층 구조물을 관통하도록 배치되며 채널층(140)을 각각 포함하는 채널 구조물들(CH), 상기 적층 구조물의 일부를 관통하는 상부 분리 영역들(SS), 게이트 전극층들(130) 및 채널 구조물들(CH)을 덮는 셀 영역 절연층(180), 셀 영역 절연층(180) 상에 배치되는 상부 지지층(190), 및 상기 적층 구조물을 관통하며 연장되는 분리 영역들(MS1, MS2)을 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널 구조물(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있으며, 예를 들어, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2a의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 실시예들에 따라 절연층으로 대체되는 것도 가능하다.
게이트 전극층들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극층들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극층(130G), 복수의 메모리 셀들을 이루는 메모리 게이트 전극층들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극층들(130S)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극층들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극층들(130S, 130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 게이트 전극층들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극층들(130)은 상부 게이트 전극층들(130S)의 상부 및/또는 하부 게이트 전극층(130G)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다. 또한, 일부 게이트 전극층들(130), 예를 들어, 상부 또는 하부 게이트 전극층(130S, 130G)에 인접한 메모리 게이트 전극층들(130M)은 더미 게이트 전극층들일 수 있다.
게이트 전극층들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극층들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극층들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극층들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극층들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되도록 배치될 수 있다. 즉, 층간 절연층들(120)은 게이트 전극층들(130)과 교대로 적층될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 도 2의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 각각은, 채널층(140) 외에, 게이트 유전층(145), 채널층(140) 사이의 채널 매립 절연층(150), 및 상단의 채널 패드(155)를 더 포함할 수 있다.
채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
게이트 유전층(145)은 게이트 전극층들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극층들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드들(155)은 채널 구조물들(CH)에서 채널층(140)의 상부에 배치될 수 있다. 채널 패드들(155)은 채널 매립 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 매립 절연층(150)은 채널층(140), 게이트 유전층(145) 및 채널 매립 절연층(150)과 접촉할 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
상부 분리 영역들(SS)은 y 방향을 따라 인접하는 분리 영역들(MS1, MS2)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극층들(130) 중 최상부 게이트 전극층(130)을 포함한 일부의 게이트 전극층들(130)을 관통하도록 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2a에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극층들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극층들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(103)을 포함할 수 있다.
셀 영역 절연층(180)은 게이트 전극층들(130) 및 채널 구조물들(CH)을 덮도록 배치될 수 있다. 셀 영역 절연층(180)은 실시예들에 따라 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(180)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상부 지지층(190)은 분리 영역들(MS1, MS2) 및 셀 영역 절연층(180) 상에 배치되며, 개구부들(SP)을 가질 수 있다. 도 1a 및 도 1b에 도시된 것과 같이, 상부 지지층(190)의 개구부들(SP) 내에는 제1 분리 영역(MS1)이 배치될 수 있다. 개구부들은 분리 영역들(MS1, MS2)의 연장 방향인 x 방향을 따라 일정 간격으로 배치될 수 있다. 개구부들은 평면도 상에서 사각형의 형상으로 도시되었으나, 이에 한정되지 않으며, 공정 조건에 따라 라운드된 형태를 가질 수 있다.
상부 지지층(190)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상부 지지층(190)은 셀 영역 절연층(180)과 동일하거나 다른 물질로 이루어질 수 있다. 다만, 상부 지지층(190)은 셀 영역 절연층(180)과 동일한 물질로 이루어지는 경우에도, 서로 다른 공정 단계에서 형성되어 그 경계가 구분될 수 있다. 상부 지지층(190)은 셀 영역 절연층(180)과 동일한 물질로 이루어져서 그 경계가 구분되지 않는 경우, 제2 영역(R2)과 제3 영역(R3)은 제2 분리 영역들(MS2)의 상면에 의해 구분될 수 있다.
개구부들(SP) 내에는 후술할 바와 같이 분리 영역들(MS1, MS2)을 이루는 금속 산화물층(175), 제1 분리 절연층(105A), 및 제2 분리 절연층(105B)이 배치될 수 있다.
분리 영역들(MS1, MS2)은 게이트 전극층들(130), 층간 절연층들(120), 제1 및 제2 수평 도전층들(102, 104) 및 셀 영역 절연층(180)을 관통하여 x 방향으로 연장되며, 기판(101)과 연결될 수 있다. 도 1a에 도시된 것과 같이, 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS1, MS2)은 x 방향을 따라 연장되는 트렌치 내에 각각 위치할 수 있다. 즉, 분리 영역들은 x 방향 및 z 방향으로 연장하고 y방향으로 이격되어 배치될 수 있다. 분리 영역들(MS1, MS2)은 게이트 전극층들(130)을 y 방향을 따라 서로 분리할 수 있다. 분리 영역들(MS1, MS2)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 분리 영역들(MS1, MS2) 각각은, 상기 트렌치 내에 배치되는 금속 산화물층(175), 분리 절연층들(105A, 105B)을 포함할 수 있다. 분리 영역들(MS1, MS2)은 상부 지지층(190)을 관통하도록 연장되는 제1 분리 영역들(MS1) 및 상부 지지층(190)을 관통하지 않으며 상부 지지층(190)의 하면까지 연장되는 제2 분리 영역들(MS2)을 포함할 수 있다. 상부 지지층(190)의 개구부(SP) 내에는 제1 분리 영역들(MS1)이 연장되어 배치될 수 있다. 제1 분리 영역들(MS1) 각각은, 상부 지지층(190)을 관통하는 제1 영역(R1), 셀 영역 절연층(180)을 관통하는 제2 영역(R2), 게이트 전극층들(130)은 관통하는 제3 영역(R3)을 포함할 수 있다. 제2 분리 영역들(MS2) 각각은, 셀 영역 절연층을 관통하는 제2 영역(R2) 및 게이트 전극층들은 관통하는 제3 영역(R3)을 포함할 수 있다.
도 1b에 표시한 것과 같이, 제1 분리 영역들(MS1)의 최상면의 x 방향으로의 길이는 제1 길이(L1)일 수 있고, 인접한 제1 분리 영역(MS1)의 최상면 사이의 길이는 제2 길이(L2)일 수 있다. 제1 길이(L1) 대 제2 길이(L2)의 비(L1/L2)는 예를 들어, 약 0.8 내지 약 5.0의 범위, 특히, 예를 들어, 약 1.0 내지 약 4.0의 범위일 수 있다. 상기 비(L1/L2)가 상기 범위보다 작으면 게이트 전극층들(130) 형성 공정의 난이도가 증가할 수 있으며, 상기 비(L1/L2)가 상기 범위보다 크면 제조 공정 시의 층간 절연층들(120)의 적층 구조물에 대한 지지력이 약해질 수 있다. 예를 들어, 제1 길이(L1) 대 제1 길이(L1) 및 제2 길이(L2)의 합의 비율(L1/(L1+L2))은, 약 40 % 내지 약 85 %의 범위일 수 있다. 일부 실시예들에서, 제1 길이(L1)는 제2 길이(L2)와 동일하거나 제2 길이(L2)보다 클 수 있다.
제1 분리 영역들(MS1) 각각은 제2 영역(R2)에 배치된 제1 절곡부(BE1) 및 제1 절곡부(BE1)보다 높은 위치에 배치된 제2 절곡부(BE2)를 포함할 수 있다. 제2 절곡부(BE2)는 채널 구조물들(CH)의 최상면보다 제1 치수((D1)만큼 높은 위치에 배치될 수 있다. 예시적인 실시예들에서, 제2 절곡부(BE2)는 제2 영역(R2)에 배치될 수 있다. 트림 공정 등을 통해 제1 절곡부(BE1)를 상대적으로 낮은 높이에 형성함으로써, 하부 에어-갭(AG)의 크기를 줄이거나 제거할 수 있다. 예시적인 실시예들에서, 제1 절곡부(BE1)는 제2 영역(R2)이 아닌 제1 영역(R1)에 배치될 수도 있다.
제1 절곡부(BE1)는 기판(101)의 상면과 평행한 제1 면(P1)을 포함하고 제2 절곡부(BE2)는 기판(101)의 상면과 평행한 제2 면(P2)을 포함할 수 있다. 즉, 제1 분리 영역들(MS1)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되도록 경사진 측면과 함께, 폭이 불연속적으로 감소되는 부분을 포함할 수 있다. 제1 분리 영역들(MS1) 각각의 제1 면(P1) 및 제2 면(P2)은 트림 공정에 의해 형성됨에 따라 z 방향의 축을 중심으로 평면도 상에서의 폭이 일정할 수 있다. 즉, 제1 면(P1) 및 제2 면(P2)은 각각은 내측면 및 외측면을 포함하고 z 방향을 축으로 내측면과 외측면 사이의 폭이 일정하게 연장될 수 있다. 예시적인 실시예들에서, 제1 면(P1) 및 제2 면(P2) 각각은 평면도 상에서 상기 내측면과 외측면 사이의 폭이 약 50nm 내지 약 100nm의 범위일 수 있다. 도 1b에 도시된 것과 같이, 제1 분리 영역(MS1)은 제1 면(P1)의 높이에서 y방향으로의 제1 폭(W1) 및 제2 면(P2)의 높이에서 y방향으로의 제2 폭(W2)을 포함하고 제1 폭(W1)이 제2 폭(W2)보다 작을 수 있다. 예시적인 실시예들에서, 제1 폭(W1)은 약 220nm 내지 약 260nm의 범위이고, 상기 제2 폭(W2)은 약 320nm 내지 약 460nm의 범위일 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)에는 금속 산화물층(175) 및 분리 절연층들(105A, 105B)이 배치될 수 있다. 분리 절연층들(105A, 105B)은 복수의 절연층들을 포함할 수 있으며, 예를 들어, 제1 분리 절연층(105A) 및 제2 분리 절연층(105B)을 포함할 수 있다.
금속 산화물층(175)은 제1 및 제2 분리 영역들(MS1, MS2)의 하면 및 측면들에 배치될 수 있다. 금속 산화물층(175)은 제2 분리 영역들(MS2)의 측면들을 따라 z방향으로 연장됨에 따라 셀 영역 절연층(180) 및 상부 지지층(190)과 접촉할 수 있다. 제1 금속 산화물층(175)은 분리 영역들(MS1, MS2)로 노출된 층간 절연층들(120)의 측벽을 덮으며, 층간 절연층들(120)사이로 수평하게 연장되어 게이트 전극층들(130)을 이루는 도전층의 적어도 일부를 둘러쌀 수 있다. 금속 산화물층(175)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
분리 절연층들(105A, 105B)은 제1 및 제2 분리 영역들(MS1, MS2) 내에 배치되고, 금속 산화물층(175) 상에 배치될 수 있다. 제1 분리 절연층(105A) 및 제2 분리 절연층(105B)이 차례로 금속 산화물층(175) 상에 배치될 수 있다. 제2 분리 절연층(105B)은 제1 절연층(105A)에 의해 측면들 및 하면이 둘러싸일 수 있다. 제1 분리 절연층(105A)은 금속 산화물층(175)의 적어도 일부를 덮을 수 있다. 제2 분리 절연층(105B)는 상부 지지층(190)과 연결될 수 있다. 제1 절연층(105A)은 게이트 전극층들(130)을 향하여 내측으로 오목한 리세스부들을 포함할 수 있다.
제2 분리 절연층(105B)은 내부에 에어-갭(AG)을 가질 수 있다. 에어-갭(AG)은 제2 분리 절연층(105B)을 이루는 절연 물질 층에 의해 둘러싸여 밀폐된 빈 공간을 의미할 수 있다. 제2 분리 절연층(105B)의 형성 시에, 분리 영역들(MS1, MS2)의 높은 종횡비로 인하여 내부에 에어-갭(AG)이 형성될 수 있다. 에어-갭(AG)은 z 방향으로 연장되는 타원에 가까운 형상을 가지나 이에 한정되는 것은 아니다. 에어-갭(AG)은 복수 개일 수 있다. 에어-갭(AG)은, 트림 공정 등에 의해 제1 절곡부(BE1) 및 제2 절곡부(BE2)를 형성하여 개구부(SP)의 폭을 넓힘에 따라, 크기가 감소하거나 존재하지 않을 수 있다. 이에 따라, 크랙(crack)에 대한 내성이 우수한 제2 분리 절연층(150B)을 포함하는 반도체 장치를 제공할 수 있다.
제1 분리 절연층(105A) 및 제2 분리 절연층(105B)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 분리 절연층(105B)은 제1 분리 절연층(105A)와 동일하거나 다른 물질로 이루어질 수 있다. 다만, 제2 분리 절연층(105B)은 제1 분리 절연층(105A)과 동일한 물질로 이루어지는 경우에도, 서로 다른 공정 단계에서 형성되어 그 경계가 구분될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4를 참조하면, 반도체 장치(100a)에서, 제2 절곡부(BE2)는 제1 영역(R1)에 배치될 수 있다. 즉, 제2 면(P2)이 상부 지지층(190)이 위치한 높이에 배치될 수 있다. 이에 따라, 도 2의 실시예와 비교하여 채널 구조물들(CH)의 상면과 제2 절곡부(BE2)의 높이 차이인 제2 치수(D2)가 제1 치수(D1)보다 커질 수 있다. 이는, 도 2의 실시예와 비교하여 두번째 식각을 적게 하여 개구부(SP)(도 1a 참조)를 얇게 형성함에 따라 형성된 것일 수 있다. 이에 따른 일효과로서, 도 2의 실시예보다 제2 절곡부(BE2)를 높이 위치시켜 개구부(SP)의 폭을 넓힘으로써 상부 에어-갭(AG)의 크기를 줄이거나 제거할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5를 참조하면, 반도체 장치(100b)는, 도 1a 내지 도 3의 실시예에서와 달리, 절곡부를 추가로 포함할 수 있다. 즉, 제2 절곡부(BE2)는 복수 개일 수 있다. 이에 따른 제2 절곡부들(BE2)의 일부는 제1 영역(R1)에 배치되고 제2 절곡부들(BE2)의 나머지 일부는 제2 영역(R2)에 배치될 수 있다. 이에 따라, 도 2 및 도 4의 실시예들에서와 같이 하부 에어-갭(AG)이 감소하고, 동시에 상부 에어-갭(AG)이 감소할 수 있다. 또한, 예시적인 실시예에서, 모든 제2 절곡부들(BE2)이 제1 영역(R1)에 배치되거나 제2 영역(R2)에 배치될 수도 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6을 참조하면, 반도체 장치(100c)에서, 제1 절곡부(BE1)의 제1 면(P1)은 채널 구조물들(CH)의 상면보다 제3 치수(D3)만큼 낮은 위치에 배치될 수 있다. 이에 따라, 좁은 종횡비를 가지는 제3 영역(R3)의 상면에 최대한 가깝게 제1 절곡부(BE1)를 형성하여 개구부의 폭을 증가시킴으로써 에어-갭(AG)을 감소시키는 능력이 향상될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(100d)는, 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예를 들어, 도 2a의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되거나, 본 실시예의 반도체 장치(100d)에서와 같이, 하부에 주변 회로 영역(PERI)이 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 메모리 셀 영역(CELL)에 대한 설명은 도 1a 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 본 실시예에서, 상부의 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자들(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자들(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(100d)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극층들(130)의 y 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 도 1a 내지 도 6의 실시예들에도 적용될 수 있을 것이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100e)는, 웨이퍼 본딩 방식으로 접합된 제1 구조물(S1) 및 제2 구조물(S2)을 포함할 수 있다.
제1 구조물(S1)에 대해서는 도 7을 참조하여 상술한 주변 회로 영역(PERI)에 대한 설명이 적용될 수 있다. 다만, 제1 구조물(S1)은, 본딩 구조물인, 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)을 더 포함할 수 있다. 제1 본딩 비아들(298)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(299)은 적어도 일부가 제1 본딩 비아들(298) 상에서 제1 본딩 비아들(298)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 구조물(S2)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 본딩 패드들(199)과 함께 제1 구조물(S1)과 제2 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 구조물(S2)에 대해서는, 다른 설명이 없는 경우, 도 1a 내지 도 6을 참조한 설명이 동일하게 적용될 수 있다. 제2 구조물(S2)은 배선 구조물인, 제1 셀 콘택 플러그들(192), 제2 셀 콘택 플러그들(194), 및 셀 배선 라인들(196)을 더 포함할 수 있으며, 본딩 구조물인 제2 본딩 비아들(198), 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 제2 구조물(S2)은 기판(101)의 상면을 덮는 보호층(195)을 더 포함할 수 있다. 또한, 제2 구조물(S2)은 제1 및 제2 수평 도전층들(102, 104)(도 2a 참조)를 포함하지 않고, 채널 구조물들(CHj)이 에피택셜층(106)을 더 포함할 수 있다.
제1 셀 콘택 플러그들(192)은 셀 영역 절연층(180) 및 상부 지지층(190)을 관통하여 게이트 전극층들(130)과 연결될 수 있다. 제2 셀 콘택 플러그들(194)은 제1 셀 콘택 플러그들(192) 및 채널 구조물들(CHj)의 하부에 배치되며, 제1 셀 콘택 플러그들(192) 및 채널 구조물들(CHj)과 셀 배선 라인들(196)을 연결하거나, 셀 배선 라인들(196)의 사이를 연결할 수 있다. 다만, 실시예들에서, 배선 구조물을 이루는 콘택 플러그들 및 배선 라인들의 층 수 및 배치 형태는 다양하게 변경될 수 있다. 제1 셀 콘택 플러그들(192), 제2 셀 콘택 플러그들(194), 및 셀 배선 라인들(196)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 최하부의 셀 배선 라인들(196)의 하부에 배치될 수 있다. 제2 본딩 비아들(198)은 셀 배선 라인들(196) 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 구조물(S1)의 제1 본딩 패드들(299)과 접합될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
에피택셜층(106)은 채널 구조물(CHj)의 상단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극층들(130)의 측면에 배치될 수 있다. 에피택셜층(106)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(106)의 하면의 높이는 도 8에서의 최상부의 게이트 전극층들(130)의 하면보다 낮고 그 하부의 게이트 전극층들(130)의 상면보다 높을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(106)은 하면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(106)은 반도체 물질로 이루어질 수 있다. 에피택셜층(106) 및 에피택셜층(106)과 접하는 게이트 전극층들(130)의 사이에는 게이트 절연층이 더 배치될 수 있다. 이와 같은 채널 구조물(CHj)의 형태는 도 1a 내지 도 7의 실시예들에 적용될 수 있을 것이다.
제1 구조물(S1) 및 제2 구조물(S2)은, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 구조물(S1) 및 제2 구조물(S2)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 셀 영역 절연층(180) 각각의 일부를 이루며, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 구조물(S1) 및 제2 구조물(S2)은 별도의 접착층 없이 접합될 수 있다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 9a 내지 도 9j에서는, 도 2a에 도시된 영역에 대응되는 영역들이 도시된다.
도 9a를 참조하면, 기판(101) 상에 제1 및 제2 수평 희생층들(111, 112) 및 제2 수평 도전층(104)을 형성하고, 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
제1 및 제2 수평 희생층들(111, 112)은 제2 수평 희생층(112)의 상하에 제1 수평 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 후속 공정을 통해 제1 수평 도전층(102)(도 2a 참조)으로 교체되는 층들일 수 있다. 예를 들어, 제1 수평 희생층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 희생층(112)은 희생 절연층(180)과 동일한 물질로 이루어질 수 있다. 제2 수평 도전층(104)은 제1 및 제2 수평 희생층들(111, 112) 상에 형성될 수 있다.
희생 절연층들(118)은 후속 공정을 통해 일부가 게이트 전극층들(130)(도 2a 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 덮는 셀 영역 절연층(180)이 일부 형성될 수 있다.
도 9b를 참조하면, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 희생 절연층들(118) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역들(SS)을 형성할 수 있다. 별도의 마스크층을 이용하여 상부 분리 영역들(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착하여 상부 분리 절연층(103)을 형성할 수 있다.
채널 구조물들(CH)은 마스크층을 이용하여 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 매립 절연층(150), 및 채널 패드들(155)을 순차적으로 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드들(155)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 9c를 참조하면, 분리 영역들(MS1, MS2)(도 2a 참조)에 대응되는 영역들에, 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하는 트렌치들(OP)을 형성하고, 제1 수평 도전층(102)을 형성할 수 있다.
먼저, 채널 구조물들(CH) 상에 셀 영역 절연층(180)을 추가로 형성하고 트렌치들(OP)을 형성할 수 있다. 트렌치들(OP)은 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하여, 하부에서 제2 수평 도전층(104)을 관통하여, x 방향으로 연장되도록 형성될 수 있다. 다음으로, 트렌치들(OP) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 제2 수평 희생층(112)을 노출시킬 수 있다. 노출된 제2 수평 희생층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 수평 희생층들(111)을 제거할 수 있다.
제1 및 제2 수평 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 수평 희생층들(111, 112)의 제거 공정 시에, 제2 수평 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 및 제2 수평 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 트렌치들(OP) 내에서 상기 희생 스페이서층들을 제거할 수 있다.
도 9d를 참조하면, 트렌치들(OP)을 채우는 수직 희생층(119)을 형성할 수 있다.
수직 희생층(119)은 트렌치들(OP)을 채우도록 형성될 수 있다. 수직 희생층(119)은 단일층 또는 복수의 층으로 이루어질 수 있다. 예를 들어, 수직 희생층(119)은 실리콘 질화물/다결정 실리콘의 이중층을 포함할 수 있다.
도 9e를 참조하면, 셀 영역 절연층(180) 상에 상부 지지층(190)을 형성할 수 있다.
먼저, 평탄화 공정을 통하여, 셀 영역 절연층(180) 상에서 수직 희생층(119)을 제거하여, 수직 희생층(119)이 트렌치들(OP) 내에만 배치되게 할 수 있다. 다음으로, 수직 희생층(119) 및 셀 영역 절연층(180) 상에 상부 지지층(190)을 형성할 수 있다. 상부 지지층(190)은 후속에서 희생 절연층들(118)의 제거 공정 시에, 층간 절연층들(120)의 적층 구조물을 지지하기 위한 층일 수 있다.
도 9f를 참조하면, 상부 지지층(190)의 일부를 제거하여 개구부들(SP)을 형성할 수 있다.
개구부들(SP)은 제1 포토마스크층(ML1)을 이용한 식각 공정에 의하여 형성될 수 있다. 제1 포토마스크층을 이용하여 형성된 개구부들은 제1 개구부(SP1)으로 지칭될 수 있다. 제1 개구부들(SP1)은 상부 지지층(190)의 하면보다 높은 위치까지 형성될 수 있다. 다만, 실시예들에 따라, 상부 지지층(190)의 하면보다 낮은 위치까지 깊게 형성될 수도 있다. 이 경우, 라인 형태로 연장되는 수직 희생층(119)을 따라 일부 영역들에서 수직 희생층(119)이 노출되도록 형성될 수 있다. 또한, 실시예들에 따라, 제1 개구부들(SP1)은 상부 지지층(190)의 하면과 실질적으로 동일한 깊이로 형성될 수도 있을 것이다.
도 9g를 참조하면, 제1 포토마스크층(ML1)의 크기를 x, y, z 방향으로 동일한 폭만큼 줄여 형성한 제2 포토마스크층(ML2)을 이용한 식각 공정에 의하여 개구부들(SP)을 상부 폭은 넓히면서 더 깊게 형성할 수 있다.
제2 포토마스크층(ML2)은 트림(trim) 공정에 의해 제1 포토마스크층(ML1)으로부터 동일 폭으로 축소되어, 하부의 상부 지지층(190)을 노출시킬 수 있다. 이에 따라, z 방향을 축으로, x 방향 및 y 방향 각각으로 좌우 계단의 높이와 면적이 동일하게 형성될 수 있다. 또한, 이러한 식각 공정을 통해, 도 2a와 같이, 제1 분리 영역(MS1)의 제1 면(P1) 및 제2 면(P2) 각각은 z 방향의 축을 중심으로 연장되는 둘레의 폭이 일정할 수 있다. 다만 실시예들에 따라, 도 9g의 구조는 트림 공정뿐만 아니라 별개의 포토마스크들을 이용한 멀티 식각 공정에 의하여 형성될 수도 있다. 이러한 경우에도 마찬가지로 z 방향을 축으로, y방향으로 면의 끝단까지의 거리가 일정할 수 있다. 제2 포토마스크층(ML2)을 이용하여 형성된 개구부들(SP)은 제2 개구부들(SP2)로 지칭될 수 있다. 개구부들(SP)은 제1 개구부(SP1) 및 제2 개구부(SP2)를 포함할 수 있다.
도 9h를 참조하면, 개구부들(SP)을 통해 수직 희생층(119)을 제거하여 트렌치들(OP)을 다시 형성하고, 트렌치들(OP)을 통해 희생 절연층들(118)을 제거하여 터널부들(LT)을 형성할 수 있다.
먼저, 개구부들(SP)을 통해 수직 희생층(119)을 선택적으로 제거할 수 있다. 다음으로, 트렌치들(OP)을 통해 희생 절연층들(118)을 선택적으로 제거할 수 있다. 수직 희생층(119) 및 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들(LT)이 형성될 수 있다.
도 9i를 참조하면, 희생 절연층들(118)이 일부 제거된 터널부들(LT)에 도전성 물질을 매립하여 게이트 전극층들(130)을 형성하고, 금속 산화물층(175) 및 제1 분리 절연층(105A)을 형성할 수 있다.
게이트 전극층들(130)을 이루는 상기 도전성 물질은 터널부들(LT)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극층들(130)을 형성한 후, 트렌치들(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후, 금속 산화물층(175) 및 제1 분리 절연층(162)을 형성할 수 있다. 상기 도전성 물질의 제거 시에, 게이트 전극층들(130)이 트렌치들(OP)로부터 일부 함께 제거될 수 있다. 금속 산화물층(175)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 제1 분리 절연층(105A)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
금속 산화물층(175)은 상대적으로 얇은 두께로 형성되어, 일단 트렌치들(OP)의 내측벽들 및 바닥면을 덮도록 형성될 수 있다. 이후 제1 분리 절연층(105A)은 금속 산화물층(175)의 내측벽들 및 바닥면을 덮도록 형성될 수 있다. 이에 따라, 제1 및 제2 분리 영역들(MS1, MS2) 각각은 상기 분리 영역들의 측면 및 바닥면을 덮는 금속 산화물층(175) 및 금속 산화물층(175) 상에 배치되는 제1 분리 절연층(105A)을 포함할 수 있다.
도 9j를 참조하면, 제1 및 제2 분리 영역들(MS1, MS2)에 제2 분리 절연층(105B)을 추가로 형성할 수 있다. 제2 분리 절연층(105B)은 제1 분리 절연층(105A) 상에 적층될 수 있다. 제2 분리 절연층(105B)은 제1 및 제2 분리 영역들(MS1, MS2)을 채우도록 형성될 수 있다. 제2 분리 절연층(105B)은 형성 과정에서 제1 분리 영역들(MS1) 상부까지 채워지면서 형성되어 상부 지지층(190)의 상면과 접촉할 수 있다. 다만, 이는 평탄화 공정을 통해 상부 지지층(190)의 상면까지의 제2 분리 절연층(105B)을 제거하여 도 9j에서 도시한 것과 같은 구조를 가질 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 10을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 8을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극층들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 11을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 10의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 8을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 12은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 12은 도 11의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 11의 반도체 패키지(2003)를 절단선 Ⅰ-Ⅰ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 12을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 11 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 11과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 10 참조)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 반도체 칩들(2200) 각각에서, 도 1 내지 도 8을 참조하여 상술한 것과 같이, 제1 분리 영역들(MS1)은, 제1 절곡부(BE1) 및 제1 절곡부(BE1)보다 높은 위치에 배치된 제2 절곡부(BE2)를 더 포함하며, 제2 절곡부(BE2)는 채널 구조물(CH)들의 최상면보다 높은 위치에 배치될 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 11 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 MS: 분리 영역
MS1: 제1 분리 영역 MS2: 제2 분리 영역
SS: 상부 분리 영역 CR: 콘택 영역
101: 기판 102: 제1 수평 도전층
103: 상부 분리 절연층 104: 제2 수평 도전층
105A: 제1 분리 절연층 105B: 제2 분리 절연층
111, 112: 수평 희생층 118: 희생 절연층
119: 수직 희생층 120: 층간 절연층
130: 게이트 전극층 140: 채널층
145: 게이트 유전층 150: 채널 매립 절연층
155: 채널 패드 175: 금속 산화물층
180: 셀 영역 절연층 190: 상부 지지층

Claims (10)

  1. 기판;
    상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극층들;
    상기 기판 상에 상기 제1 방향을 따라 상기 게이트 전극층과 교대로 적층되는 층간 절연층들;
    상기 게이트 전극층들 및 상기 층간 절연층들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극층들 및 상기 채널 구조물들을 덮는 셀 영역 절연층;
    상기 셀 영역 절연층 상에 배치되는 상부 지지층; 및
    상기 게이트 전극층들, 상기 층간 절연층들, 상기 셀 영역 절연층을 관통하며 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들;을 포함하고,
    상기 분리 영역들 각각은, 상기 제1 방향을 따라 상기 상부 지지층을 관통하여 연장되는 제1 분리 영역들 및 상기 제1 방향을 따라 상부 지지층의 하면까지 연장되는 제2 분리 영역들을 포함하며,
    상기 제1 분리 영역들 각각은, 상기 상부 지지층을 관통하는 제1 영역, 상기 셀 영역 절연층을 관통하는 제2 영역, 및 상기 게이트 전극층들을 관통하는 제3 영역을 갖고,
    상기 제1 분리 영역들 각각은, 상기 제2 영역에 배치된 제1 절곡부 및 상기 제1 절곡부보다 높은 위치에 배치된 제2 절곡부를 더 가지며,
    상기 제2 절곡부는 상기 채널 구조물들의 최상면보다 높은 위치에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 절곡부는 상기 기판의 상기 상면과 평행한 제1 면을 갖고
    상기 제2 절곡부는 상기 기판의 상기 상면과 평행한 제2 면을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 분리 영역들 각각은, 상기 제1 면의 높이에서 상기 제3 방향으로의 제1 폭 및 상기 제2 면의 높이에서 상기 제3 방향으로의 제2 폭을 가지고,
    상기 제1 폭이 상기 제2 폭보다 작은 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 분리 영역들 각각의 상기 제1 면 및 상기 제2 면 각각은 내측면 및 외측면을 갖고, 상기 내측면 및 상기 외측면 간의 폭이 일정한 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 절곡부는 복수 개인 반도체 장치.
  6. 기판, 상기 기판의 일 측에 배치되는 회로 소자들, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극층들, 상기 기판 상에 상기 제1 방향을 따라 상기 게이트 전극층과 교대로 적층되는 층간 절연층들, 상기 게이트 전극층들 및 상기 층간 절연층들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극층들 및 상기 채널 구조물들을 덮는 셀 영역 절연층, 상기 게이트 전극층들 및 상기 셀 영역 절연층을 관통하며, 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 연장되어 배치되는 분리 영역들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러;를 포함하며
    상기 분리 영역들 각각은 상기 셀 영역 절연층을 관통하는 영역에서 상기 기판과 평행한 제1 면 및 제2 면을 갖고, 상기 제1 면보다 상기 제2 면이 높은 높이에 위치하는 데이터 저장 시스템.
  7. 제6 항에 있어서,
    상기 셀 영역 절연층 상에 배치되는 상부 지지층;을 더 포함하고,
    상기 분리 영역들 각각은, 상기 상부 지지층을 관통하는 제1 분리 영역들 및 상부 지지층을 관통하지 않는 제2 분리 영역들을 포함하며,
    상기 제1 분리 영역들 각각은, 상기 상부 지지층을 관통하는 제1 영역, 상기 셀 영역 절연층을 관통하는 제2 영역, 및 상기 게이트 전극층들을 관통하는 제3 영역을 갖고, 상기 제1 면 및 상기 제2 면은 상기 제2 영역에 위치하는 데이터 저장 시스템.
  8. 기판 상에 희생 절연층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 덮는 셀 영역 절연층을 형성하는 단계;
    상기 적층 구조물을 관통하는 채널 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하는 트렌치들을 형성하고 상기 트렌치들 내부를 수직 희생층으로 채우는 단계;
    상기 셀 영역 절연층 상에 상부 지지층을 형성하는 단계;
    제1 포토마스크층을 이용하여, 상기 트렌치들의 일부 상에서 상기 상부 지지층을 식각하여 제1 개구부를 형성하는 단계;
    제2 포토마스크층을 이용하여, 상기 제1 개구부을 포함하는 영역에서, 상기 상부 지지층 및 상기 셀 영역 절연층을 식각하여 제2 개구부를 형성하는 단계;
    상기 수직 희생층 및 상기 희생 절연층들을 제거하고, 상기 희생 절연층들이 제거된 공간에 게이트 전극층들을 형성하는 단계; 및
    상기 트렌치들, 상기 제1 개구부, 및 상기 제2 개구부 내에, 금속 산화물 층, 제1 분리 절연층, 제2 분리 절연층을 차례로 형성하는 단계; 를 포함하는 반도체 장치의 제조방법.
  9. 제8 항에 있어서,
    상기 제2 포토마스크층은, 상기 제1 포토마스크층을 상기 기판과 수직인 제1 방향, 상기 제1 방향과 수직인 제2 방향, 및 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 동일한 폭만큼 감소시켜서 형성하는 반도체 장치의 제조방법.
  10. 제8 항에 있어서,
    상기 제1 개구부는 기판과 평행한 하면인 제1 면을 포함하고,
    상기 제2 개구부는 기판과 평행한 하면인 제2 면을 포함하며,
    상기 제2 포토마스크층을 이용한 상기 제2 개구부를 형성하는 단계는, 상기 제1 면 및 상기 제2 면이 셀 영역 절연층에 형성되도록 하는 것을 더 포함하는 반도체 장치의 제조방법.

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