KR20220047431A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20220047431A
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horizontal conductive
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disposed
substrate
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조원석
이슬비
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되는 제1 수평 도전층, 상기 제1 수평 도전층 상에 배치되는 제2 수평 도전층, 상기 제2 수평 도전층의 상면에 수직한 방향에서 서로 이격되어 적층되는 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 복수의 층간 절연층들을 포함하는 적층 구조물, 채널층을 포함하고, 상기 제1 수평 도전층, 상기 제2 수평 도전층, 및 상기 적층 구조물을 관통하는 채널 구조물, 및 상기 제1 수평 도전층, 상기 제2 수평 도전층, 및 상기 적층 구조물을 관통하고, 제1 방향으로 연장되는 분리 절연층을 포함하고, 상기 분리 절연층은, 연속적으로 작아지는 폭을 갖는 제1 부분 및 상기 제1 및 제2 수평 도전층을 관통하며 상기 제1 부분의 최소 폭보다 큰 폭을 갖는 제2 부분을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되는 제1 수평 도전층, 상기 제1 수평 도전층 상에 배치되는 제2 수평 도전층, 상기 제2 수평 도전층의 상면에 수직한 방향에서 서로 이격되어 적층되는 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 복수의 층간 절연층들을 포함하는 적층 구조물, 채널층을 포함하고, 상기 제1 수평 도전층, 상기 제2 수평 도전층, 및 상기 적층 구조물을 관통하는 채널 구조물, 및 상기 제1 수평 도전층, 상기 제2 수평 도전층, 및 상기 적층 구조물을 관통하고, 제1 방향으로 연장되는 분리 절연층을 포함하고, 상기 분리 절연층은, 연속적으로 작아지는 폭을 갖는 제1 부분 및 상기 제1 및 제2 수평 도전층을 관통하며 상기 제1 부분의 최소 폭보다 큰 폭을 갖는 제2 부분을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 수평 도전층, 상기 수평 도전층 상에 배치되는 지지층, 상기 지지층의 상면에 수직한 방향에서 서로 이격되어 적층되는 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 복수의 층간 절연층들을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 채널 구조물, 상기 수평 도전층, 상기 지지층, 및 상기 적층 구조물을 관통하고, 제1 방향으로 연장되는 분리 구조물, 및 상기 수평 도전층 및 상기 복수의 층간 절연층들 중 최하부 층간 절연층의 사이의 레벨에 배치되며, 상기 분리 구조물의 측면으로부터 상기 분리 구조물의 외부로 돌출된 도전 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되는 수평 도전층, 상기 수평 도전층 상에 배치되는 지지층, 상기 지지층의 상면에 수직한 방향에서 서로 이격되어 적층되는 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 복수의 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하는 채널 구조물, 상기 수평 도전층, 상기 지지층, 및 상기 적층 구조물을 관통하고, 제1 방향으로 연장되는 분리 구조물, 상기 수평 도전층 및 상기 복수의 층간 절연층들 중 최하부 층간 절연층의 사이의 레벨에 배치되며, 상기 분리 구조물의 측면으로부터 상기 분리 구조물의 외부로 돌출된 도전 패턴 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함할 수 있다.
반도체 장치의 단수가 증가함에 따라 식각 공정의 난이도를 감소시키기 위하여, 워드라인 컷 식각 공정을 진행하기 전에 워드 라인 컷 하부에 식각 정지층으로 이용되는 금속 패드를 형성할 수 있다. 하부의 금속 패드를 통해 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 11i는 예시적인 실시예들에 따른 반도체 장치의 개략적인 제조방법이다.
도 12a 내지 12f는 예시적인 실시예들에 따른 반도체 장치의 개략적인 제조방법이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 14는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 15는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 2는 도 1의 'A' 영역을 확대하여 도시한다.
도 1 및 도 2를 참조하면, 반도체 장치(100a)는 제1 기판(201)을 포함하는 주변 회로 구조물(PERI) 및 제2 기판(101)을 포함하는 메모리 셀 구조물(CELL)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 주변 회로 구조물(PERI)의 상부에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수도 있다.
주변 회로 구조물(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 및 주변 영역 절연층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(325)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 제1 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
메모리 셀 구조물(CELL)은 제2 기판(101), 제2 기판(101) 상에 배치되는 제1 수평 도전층(102), 제1 수평 도전층(102) 상에 배치되는 제2 수평 도전층(104), 제2 수평 도전층(104) 상면에 수직한 방향에서 서로 이격되어 적층되는 복수의 게이트 전극들(130) 및 복수의 게이트 전극들(130)과 교대로 적층되는 복수의 층간 절연층들(120)을 포함하는 적층 구조물(GS), 적층 구조물(GS)을 관통하는 채널 구조물(CH), 및 적층 구조물(GS)을 관통하며 길이 방향으로 연장되는 분리 구조물(SR)을 포함할 수 있다. 또한, 메모리 셀 구조물(CELL)은 분리 구조물(SR)의 측면으로부터 분리 구조물(SR)의 외부로 돌출된 제1 도전 패턴(107)을 더 포함할 수 있다. 예시적인 실시예에서, 제2 수평 도전층(104) 상에 배치되는 제3 수평 도전층(105)을 더 포함할 수 있다.
본 실시예의 분리 구조물(SR)은 분리 절연층(185)으로 이루어지므로, 분리 구조물(SR)에 대한 이하의 설명은 분리 절연층(185)에 대한 설명으로도 해석될 수 있을 것이다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 수평 도전층(102)은 제2 기판(101)의 상면 상에 적층되어 제2 기판(101)과 접촉할 수 있다. 제1 수평 도전층(102)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다.
제1 수평 도전층(102)은, 도 2에 도시된 것과 같이, 제2 기판(101)과 제2 수평 도전층(104) 사이에 배치되는 수평 부분(102a) 및 채널층(140)의 둘레에서 채널층(140)과 직접 연결되는 수직 부분(102b)을 포함할 수 있다. 제1 수평 도전층(102)의 수직 부분(102b)의 상면은 제2 수평 도전층(104)의 상면보다 낮은 레벨에 배치될 수 있다. 본 발명에서는, 도 11e을 참조하여 설명하는 분리 구조물(SR)에 대응되는 영역을 식각하는 공정에서, 상기 식각 공정보다 금속 패드(MP)를 먼저 형성하여 제2 수평 도전층(104)의 두께를 두껍게 형성하지 않아도 제2 수평 도전층(104)과 인접한 영역에서 용이하게 식각이 정지될 수 있다. 또한, 제2 수평 도전층(104)을 두껍게 형성하지 않을 수 있으므로, 도 11g를 참조하여 설명하는 제1 내지 제3 수평 절연층들(111, 112, 113) 제거 공정에서, 제1 수평 도전층(102)의 수직 부분(102b)과 대응되는 영역의 제거 공정의 난이도를 감소시킬 수 있다.
제1 수평 도전층(102)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 제1 수평 도전층(102)은 도핑된 층일 수 있다. 도시되지 않은 영역에서, 제1 수평 도전층(102)은 게이트 전극들(130)이 서로 다른 길이로 연장되어 계단 형상을 이루는 영역의 하부로는 연장되지 않을 수 있다. 이 경우, 게이트 전극들(130)의 하부에는 제1 수평 도전층(102) 대신 절연층이 배치될 수 있다.
제2 수평 도전층(104) 및 제3 수평 도전층(105)은 제1 수평 도전층(102) 상에 차례로 적층될 수 있다. 제2 수평 도전층(104) 및 제3 수평 도전층(105)은 지지층으로 지칭될 수 있다.
제2 수평 도전층(104)의 측면은 제3 수평 도전층(105)의 측면보다 분리 구조물(SR)의 중심축(L)으로부터 더 멀리 배치될 수 있다. 즉, 지지층(104, 105)은 층간 절연층들(120) 중 최하부 층간 절연층(120L)과 인접한 제1 부분 및 제1 부분의 측면보다 분리 구조물(SR)의 중심축으로부터 더 멀리 배치된 측면을 갖는 제2 부분을 포함할 수 있다. 제2 수평 도전층(104)의 측면은 분리 구조물(SR)에 의하여 분리되는 영역에서, 제1 도전 패턴(107)과 접촉할 수 있다. 제2 수평 도전층(104)의 제1 도전 패턴(107)과 접촉하는 측면들 사이의 거리(W2)는 분리 구조물(SR)의 제1 부분(SR1)의 최소 폭(W1)보다 클 수 있다. 제2 수평 도전층(104)의 측면은 제1 도전 패턴(107)에 의해 완전히 덮인 것으로 도시되어 있으나, 이에 한정하지 않으며, 분리 구조물(SR)의 분리 절연층(185)과 접촉할 수 있다.
제3 수평 도전층(105)은 제2 수평 도전층(104) 및 적층 구조물(GS) 사이에 배치될 수 있다. 제3 수평 도전층(105)은 분리 구조물(SR)의 제2 부분(SR2)보다 높은 레벨에 배치될 수 있다. 제3 수평 도전층(105)은 분리 구조물(SR)의 제2 부분(SR2)의 상단(T) 상에 배치될 수 있다. 제3 수평 도전층(105)은 최하부 층간 절연층(120L)보다 낮은 레벨에 배치될 수 있다. 제3 수평 도전층(105)은 분리 구조물(SR)의 폭이 불연속적으로 변화하는 영역보다 높은 레벨에 배치될 수 있다. 제3 수평 도전층(105)은 제1 도전 패턴(107) 상에 배치되어, 제1 도전 패턴(107)의 상면을 덮을 수 있다. 제3 수평 도전층(105)은 제1 도전 패턴(107) 및 제2 수평 도전층(104)과 접촉할 수 있다. 제3 수평 도전층(105)이 분리 구조물(SR)의 제2 부분(SR2)의 적어도 일부 및 최하부 층간 절연층(120L) 사이에 배치되므로, 제1 도전 패턴(107)이 최하부 층간 절연층(120L)과 접촉하지 않고, 제2 수평 도전층(104)과 인접한 영역에서만 형성될 수 있다.
제2 및 제3 수평 도전층(104, 105)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있다. 예를 들어, 제2 기판(101), 제1 수평 도전층(102)과 함께 공통 소스 라인으로 기능할 수 있다. 제2 및 제3 수평 도전층(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 제2 및 제3 수평 도전층(104, 105)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 예시적인 실시예에서, 제2 및 제3 수평 도전층(104, 105)이 동일한 물질로 이루어지는 경우, 제2 및 제3 수평 도전층(104, 105)의 사이에서 경계면이 확인되거나 확인되지 않을 수 있다.
제1 도전 패턴(107)은 제2 수평 도전층(104)과 인접한 영역에 배치될 수 있다. 제1 도전 패턴(107)은 제1 수평 절연층(102) 및 최하부 층간 절연층(120L)의 사이의 레벨에 배치될 수 있다. 제1 도전 패턴(107)은 분리 구조물(SR)의 측면으로부터 제2 수평 도전층(104) 방향으로 돌출될 수 있다. 제1 도전 패턴(107)은 분리 구조물(SR) 및 제2 수평 도전층(104) 사이에 배치될 수 있다. 제1 도전 패턴(107)은 각진 형태로 도시되어 있으나, 형태는 이에 한정되지 않으며, 경계면이 곡선으로 이루어지는 등 다양한 형태를 가질 수 있다.
제1 도전 패턴(107)의 상면은 제3 수평 도전층(105)에 의해 덮일 수 있다. 제1 도전 패턴(107)은 제2 수평 도전층(104)의 측면, 제3 수평 도전층(105)의 하면, 및 분리 구조물(SR)과 접촉할 수 있다. 제1 도전 패턴(107)은 최하부 층간 절연층(120L)보다 낮은 레벨에 배치될 수 있다. 도 11c를 참조하여 설명하는 제조 공정에서, 제3 수평 도전층(105)을 제2 수평 도전층(104) 상에 적층하여 금속 패드(MP) 상에 제3 수평 도전층(105)이 배치되므로, 도 11g를 참조하여 설명하는 제1 내지 제3 수평 절연층들(111, 112, 113)의 식각 공정에서 최하부 층간 절연층(120L)이 함께 식각되지 않을 수 있다. 이에 따라, 제1 도전 패턴(107)은 최하부 층간 절연층(120L)과 접촉하지 않을 수 있다.
제1 도전 패턴(107)은 분리 구조물(SR)의 중심축(L)을 기준으로 대칭을 이루는 한 쌍의 패턴일 수 있다. 한 쌍의 제1 도전 패턴(107)의 제2 수평 도전층(104)과 접촉하는 측면들 사이의 거리(W2)는 분리 구조물(SR)의 제1 부분(SR1)의 최소 폭(W1)보다 큰 폭을 가질 수 있다.
제1 도전 패턴(107)은 제1 수평 도전층(102)과 동일한 물질로 이루어질 수 있다. 제1 도전 패턴(107)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100a)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130U, 130L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130U)의 상부 및/또는 하부 게이트 전극(130L)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130U, 130L)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다. 게이트 전극들(130)은, 도시되지 않은 영역에서, 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
분리 구조물(SR)은 게이트 전극들(130)을 관통하여 y 방향을 따라 연장되도록 배치될 수 있다. 분리 구조물(SR)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 포함한 적층 구조물(GS), 제1 수평 도전층(102), 및 제2 수평 도전층(104)을 관통하여 제2 기판(101)과 연결될 수 있다. 예시적인 실시예에서, 분리 구조물(SR)의 최하면은 채널 구조물(CH)의 최하면보다 높은 레벨에 배치될 수 있다. 분리 구조물(SR)의 최하면은 제1 수평 도전층(102)의 하면과 동일한 레벨에 배치된 것으로 도시되어 있으나, 이에 한정하지 않으며, 제1 수평 도전층(102)의 하면보다 낮은 레벨에 배치될 수 있다. 예시적인 실시예에서, 분리 구조물(SR)은 제2 기판(101)의 적어도 일부에 리세스된 형태를 가질 수 있다.
분리 구조물(SR)은 제2 및 제3 수평 도전층(104, 105)과 인접한 영역에서 폭 차이에 의한 절곡부를 포함할 수 있다. 분리 구조물(SR)은 연속적으로 작아지는 폭을 갖는 제1 부분(SR1)과 제1 부분(SR1)의 하부에 배치되며 폭이 불연속적으로 변하는 제2 부분(SR2)을 포함할 수 있다. 분리 구조물(SR)의 제1 부분(SR1)은 적층 구조물(GS)을 관통하고, 제2 부분(SR2)은 제1 및 제2 수평 도전층(102, 104)을 관통할 수 있다. 분리 구조물(SR)의 제2 부분(SR2)은 도 11f를 참조하여 설명하는 금속 패드(MP)가 제거된 영역일 수 있다.
분리 구조물(SR)의 제1 부분(SR1)은 높은 종횡비로 인하여 제2 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 분리 구조물(SR)의 제1 부분(SR1)은 하부에서 최소 폭(W1)을 갖고, 제2 부분(SR2)은 제1 부분(SR1)의 최소폭보다 큰 폭을 포함할 수 있다. 분리 구조물(SR)의 제2 부분(SR2)의 상부의 폭은 제1 부분(SR1)의 하부의 폭보다 클 수 있다. 분리 구조물(SR)의 제2 부분(SR2)은 제2 기판(101)을 향하여 폭이 증가하는 영역과 제2 기판(101)을 향하여 폭이 감소하는 영역을 포함할 수 있다. 즉, 분리 구조물(SR)의 제2 부분(SR2)은 제2 부분(SR2)의 상단(T) 및 분리 구조물(SR)의 최하면 사이에서 최대폭을 가질 수 있다. 본 명세서에서, 분리 구조물(SR)의 제2 부분(SR2)의 상단(T)은 분리 구조물(SR)의 폭이 제1 부분(SR1)으로부터 불연속적으로 변하는 지점으로 정의된다. 분리 구조물(SR)의 제2 부분(SR2)의 적어도 일부는 제2 수평 도전층(104)의 최하면보다 높은 레벨에 배치될 수 있다.
분리 구조물(SR)의 제2 부분(SR2)의 높이(H)는 제1 수평 도전층(102)의 두께(VT1)와 제2 수평 도전층(104)의 두께(VT2)를 합한 것과 실질적으로 동일할 수 있으나, 이에 한정하지 않는다. 예시적인 실시예들에서, 분리 구조물(SR)의 제2 부분(SR2)의 높이(H1)는 제1 수평 도전층(102)의 두께(VT1) 및 제2 수평 도전층(104)의 두께(VT2)를 합한 것보다 클 수 있다.
분리 구조물(SR)은 분리 절연층(185)을 포함할 수 있다. 분리 절연층(185)은 절연 물질을 포함할 수 있다. 예시적인 실시예들에서, 분리 구조물(SR)은 분리 절연층(185) 내에 배치되는 도전층을 더 포함할 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100a)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
채널 구조물들(CH)은, 각각 하나의 메모리 셀 스트링을 이루며, 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 매립 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
상부 분리 영역(180)은 게이트 전극들(130) 중 최상부의 상부 게이트 전극(130U)을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 상부 분리 영역(180)은, 예를 들어, 상부 게이트 전극들(130U)을 포함하여 총 네 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역(180)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역(180)에 의해 분리된 상부 게이트 전극들(130U)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 영역(180)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
셀 영역 절연층(190)은 적층 구조물(GS) 상에 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수 있다.
도 3 내지 도 9에서, 도 1 내지 도 2에서 설명한 것과 동일한 구성요소는 설명을 생략하기로 하고, 반도체 장치의 변형된 구성요소에 대해서만 설명하기로 한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 4는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 4는 도 3의 'B' 영역을 확대하여 도시한다.
도 3 및 도 4를 참조하면, 반도체 장치(100b)는 도 1의 반도체 장치(100a)와 달리, 제3 수평 도전층(105)을 포함하지 않을 수 있다. 반도체 장치(100b)에서, 메모리 셀 구조물(CELL)은 최하부 층간 절연층(120L) 및 제2 수평 도전층(104)과 인접한 영역에서 절곡부를 포함하는 분리 구조물(SR), 분리 구조물(SR)의 측면으로부터 분리 구조물(SR)의 외부로 돌출된 제2 도전 패턴(108)을 포함할 수 있다.
제2 도전 패턴(108)은 제2 수평 도전층(104)과 인접한 영역에 배치될 수 있다. 제2 도전 패턴(108)은 제1 수평 절연층(102) 및 최하부 층간 절연층(120L)의 사이의 레벨에 배치될 수 있다. 제2 도전 패턴(108)은 분리 구조물(SR)의 제1 부분(SR1) 및 제2 부분(SR2)의 경계에서, 분리 구조물(SR)의 측면으로부터 최하부 층간 절연층(120L) 방향으로 돌출될 수 있다. 제2 도전 패턴(108)은 분리 구조물(SR) 및 최하부 층간 절연층(120L) 사이에 배치될 수 있다. 제2 도전 패턴(108)은 최하부 층간 절연층(120L)에만 접촉하는 것으로 도시되어 있으나, 이에 한정하지 않으며, 제2 수평 도전층(104)의 측면과 접촉할 수 있다. 제2 도전 패턴(108)은 최하부 층간 절연층(120L)의 하면보다 높은 레벨에 배치될 수 있다. 제2 도전 패턴(108)은 분리 구조물(SR)의 중심축(L)을 기준으로 대칭을 이루는 한 쌍의 패턴일 수 있다.
본 실시예는 도 12a 내지 도 12e를 참조하여 설명하는 제조 공정에 의해서 형성되는 반도체 장치로서, 도 1 및 도 2의 제3 수평 도전층(105)이 형성되지 않으므로, 도 12d를 참조하여 설명하는 식각 공정에서, 제1 내지 제3 수평 절연층들(111, 112, 113)과 함께 최하부 층간 절연층(120L)의 적어도 일부가 함께 제거될 수 있다. 이에 따라, 제2 도전 패턴(108)은 최하부 층간 절연층(120L)과 접촉할 수 있다.
제2 도전 패턴(108)은 제1 수평 도전층(102)과 동일한 물질로 이루어질 수 있다. 제2 도전 패턴(108)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다.
분리 구조물(SR)은 연속적으로 작아지는 폭을 갖는 제1 부분(SR1)과 제1 부분(SR1)의 하부에서 폭이 불연속적으로 변하는 제2 부분(SR2)을 포함할 수 있다. 분리 구조물(SR)의 제1 부분(SR1)은 적층 구조물(GS)을 관통하고, 제2 부분(SR2)은 제1 및 제2 수평 도전층(102, 104)과 최하부 층간 절연층(120L)의 적어도 일부를 관통할 수 있다.
분리 구조물(SR)의 제2 부분(SR2)의 적어도 일부는 최하부 층간 절연층(120L)의 하면보다 높은 레벨에 배치될 수 있다. 분리 구조물(SR)의 제2 부분(SR2)의 상단(T)은 제2 수평 도전층(104)보다 높은 레벨에 배치될 수 있다. 분리 구조물(SR)의 제2 부분(SR2)의 상단은 최하부 층간 절연층(120L)의 하면보다 높은 레벨에 배치될 수 있다.
층간 절연층들(120) 중 최하부 층간 절연층(120L)은 분리 구조물(SR)의 중심축(L)으로부터 상대적으로 가까운 측면을 갖는 제1 부분 및 상대적으로 멀리 배치된 측면을 갖는 제2 부분을 포함할 수 있다. 상기 제1 부분은 최하부 층간 절연층(120L) 상에 배치된 최하부 게이트 전극(130)과 인접하며, 상기 제2 부분은 제2 수평 도전층(104)과 인접할 수 있다.
도 5은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 6은 도 5의 'C' 영역을 확대하여 도시한다.
도 5 및 도 6을 참조하면, 반도체 장치(100c)는 최하부 층간 절연층(120L)에 인접한 제1 부분(P1) 및 제1 부분(P1)의 하부에 배치되는 제2 부분(P2)을 포함하는 지지층을 포함할 수 있다.
본 실시예에서, 지지층은 제2 수평 도전층(104)을 포함할 수 있으며, 지지층(104)의 제1 부분(P1) 및 제2 부분(P2) 사이에 경계면은 배치되지 않을 수 있다. 지지층(104)의 제1 부분(P1)은 제2 부분(P2)보다 분리 구조물(SR) 방향으로 돌출될 수 있다. 지지층(104)의 제1 부분(P1)의 측면은 분리 구조물(SR)의 중심축(L)으로부터 제2 부분(P2)의 측면보다 가까울 수 있다.
제1 도전 패턴(107)은 분리 구조물(SR)과 인접한 지지층(104)의 제1 부분(P1)의 하면 및 제2 부분(P2)의 측면과 접촉할 수 있다.
분리 구조물(SR)의 제2 부분(SR2)의 상단(P)은 지지층(104)의 상면보다 낮은 레벨에 배치될 수 있다. 즉, 분리 구조물(SR)의 폭이 제2 기판(101)을 향하여 연속적으로 감소하다가 불연속적으로 변하는 지점은 지지층(104)의 상면보다 낮은 레벨에 배치될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(100d)에서, 분리 구조물(SR)의 최하면은 제1 수평 도전층(102)의 하면보다 낮은 레벨에 배치될 수 있다. 분리 구조물(SR)의 최하면은 채널 구조물(CH)의 최하면보다 낮은 레벨에 배치될 수 있다. 분리 구조물(SR)의 제2 부분(SR2)의 높이(H)는 제1 수평 도전층(102)의 두께(VT1)와 제2 수평 도전층(104)의 두께(VT2)를 합한 것보다 클 수 있다.
도 11b에서 설명하는 금속 패드(MP) 형성 시, 제2 기판(101)의 리세스 정도를 조절하여 금속 패드(MP)의 높이를 조절할 수 있다. 금속 패드(MP)는 식각 정지층의 기능을 하므로, 금속 패드(MP)의 높이를 자유롭게 변경할 수 있어 도 11e의 식각 공정의 난이도가 감소할 수 있다. 이와 같이, 도 11b의 금속 패드(MP) 형성 단계에서, 금속 패드(MP)를 채널 구조물(CH)의 최하면보다 낮게 형성하는 경우, 분리 구조물(SR)의 최하면은 채널 구조물(CH)의 최하면보다 낮게 배치될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100e)에서, 분리 구조물(SR)의 최하면은 분리 구조물(SR)은 제2 기판(101) 전체를 관통할 수 있다. 분리 구조물(SR)의 최하면은 제1 수평 도전층(102)의 하면보다 낮은 레벨에 배치될 수 있으며, 채널 구조물(CH)의 최하면보다 낮은 레벨에 배치될 수 있다. 분리 구조물(SR)의 최하면은 제1 기판(101)의 하면과 실질적으로 동일한 레벨에 배치될 수 있다. 실시예들에 따라, 분리 구조물(SR)의 최하면은 주변 영역 절연층(290)을 일부 리세스하여 주변 영역 절연층(290)의 상면보다 낮은 레벨에 위치할 수 있다. 분리 구조물(SR)의 제2 부분(SR2)의 높이(H)는 제1 수평 도전층(102)의 두께(VT1)와 제2 수평 도전층(104)의 두께(VT2)를 합한 것보다 클 수 있다. 분리 구조물(SR)의 제2 부분(SR2)의 높이(H)는 제1 수평 도전층(102)의 두께(VT1), 제2 수평 도전층(104)의 두께(VT2), 및 제2 기판(101)의 두께를 합친 것과 실질적으로 동일할 수 있다.
도 11b에서 설명하는 금속 패드(MP) 형성 시, 금속 패드(MP)를 제2 기판(101) 전체를 관통하게 형성하는 경우, 분리 구조물(SR)의 최하면은 제2 기판(101)의 최하면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9를 참조하면, 반도체 장치(100f)는 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 적층 구조물(GS1) 및 상부 적층 구조물(GS2)을 포함할 수 있다. 또한, 채널 구조물들(CH)은 하부 적층 구조물(GS1)을 관통하는 하부 채널 구조물들(CH1) 및 상부 적층 구조물(GS2)을 관통하는 상부 채널 구조물들(CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CH)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CH)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CH)은 하부 적층 구조물(GS1)의 하부 채널 구조물들과 상부 적층 구조물(GS2)의 상부 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 하부 채널 구조물(CH1)과 상부 채널 구조물(CH2)의 사이에서 채널층(140), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 하부 채널 구조물(CH1) 및 상부 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 하부 채널 구조물(CH1)의 채널 패드(155)는 상부 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 하부 적층 구조물(GS1)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10을 참조하면, 반도체 장치(100g)에서 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수 있다.
메모리 셀 구조물(CELL)은 도 1 내지 도 2에서 설명한 반도체 장치(100a)에서 채널 패드들(155) 상에 배치된 채널 컨택 플러그(160), 채널 컨택 플러그(160) 상에 배치된 비트라인들(165), 셀 영역 절연층(190) 상에 배치된 상부 절연층(192) 및 상부 수직 배선(170)을 더 포함할 수 있다. 또한, 메모리 셀 구조물(CELL)은 제1 접합 패드들(PAD1)을 더 포함할 수 있다. 제1 접합 패드들(PAD1) 중 적어도 몇몇은 비트라인들(172)과 주변 회로 구조물(PERI) 사이에 배치될 수 있다. 주변 회로 구조물(PERI)은 메모리 셀 구조물(CELL)의 제1 접합 패드들(PAD1)과 대응되는 영역에서 제2 접합 패드들(PAD2)을 더 포함할 수 있다. 제2 접합 패드들(PAD2)은 제1 접합 패드들(PAD1)과 접촉하며 접합할 수 있다. 제2 접합 패드들(PAD2) 상에 주변 회로가 배치되며, 상기 주변 회로 상에 제1 기판(201)이 배치될 수 있다.
채널 컨택 플러그(160), 비트라인들(165) 및 상부 수직 배선(170)은 서로 전기적으로 연결될 수 있다. 비트라인들(165)은 주변 회로 구조물(PERI)과 적층 구조물(GS) 사이에서 복수의 채널 수직 구조물들(CH)과 전기적으로 연결될 수 있다.
상부 절연층(192)은 절연 물질로 이루어질 수 있다. 상부 수직 배선(170) 및 비트라인들(165)은 도전성 물질로 이루어질 수 있다. 제1 접합 패드(PAD1) 및 제2 접합 패드(PAD2)는 도전성 물질, 예를 들어, 구리(Cu) 등을 포함할 수 있다. 예시적인 실시예들에서, 메모리 셀 구조물(CELL) 및 주변 회로 구조물(PERI)은, 예를 들어 구리(Cu)-구리(Cu) 본딩(copper-to-copper bonding)에 의해 접합될 수 있다.
도 10의 반도체 장치(100g)에 대한 설명은 도 1 내지 도 9의 반도체 장치에도 동일하게 적용될 수 있다.
도 11a 내지 11i는 예시적인 실시예들에 따른 반도체 장치의 개략적인 제조방법이다.
도 11a를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 구조물(PERI)을 형성하고, 주변 회로 구조물(PERI)의 상부에 메모리 셀 구조물(CELL)이 제공되는 제2 기판(101), 제1 내지 제3 수평 절연층들(111, 112, 113) 및 제2 수평 도전층(104)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 제1 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제1 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
제1 내지 제3 수평 절연층들(111, 112, 113)은 순차적으로 제1 기판(101) 상에 적층될 수 있다. 제1 내지 제3 수평 절연층들(111, 112, 113)은 후속 공정을 통해 일부가 도 1의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 및 제3 수평 절연층들(111, 113)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 및 제3 수평 절연층들(111, 113)은 도 11d에서 설명하는 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 도 11d에서 설명하는 제1 희생 절연층들(110)과 동일한 물질로 이루어질 수 있다.
제2 수평 도전층(104)은 제1 내지 제3 수평 절연층들(111, 112, 113) 상에 형성될 수 있다.
도 11b를 참조하면, 제1 내지 제3 수평 절연층들(111, 112, 113) 및 제2 수평 도전층(104)을 관통하는 금속 패드(MP)를 형성할 수 있다.
먼저, 도 1의 분리 구조물(SR)과 대응되는 위치에서, 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 제1 내지 제3 수평 절연층들(111, 112, 113) 및 제2 수평 도전층(104)을 식각하는 공정 진행하여 개구부를 형성할 수 있다. 상기 개구부의 상부의 폭은 도 1의 분리 구조물(SR)의 제1 부분(SR1)의 최소폭보다 크게 형성될 수 있다. 예시적인 실시예들에서, 상기 식각 공정에서 제2 기판(101)이 함께 식각될 수 있으며, 식각 정도를 조절하여 개구부의 높이를 다르게 형성할 수 있다.
금속 패드(MP)는 상기 개구부에 도전성 물질, 예를 들어, 텅스텐 등을 매립한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 수행하여 형성될 수 있다.
금속 패드(MP)의 상단의 폭은 도 1의 분리 구조물(SR)의 제1 부분(SR1)의 최소폭보다 크게 형성될 수 있다.
금속 패드(MP)의 최하면은 상기 개구부의 높이에 따라 제1 수평 절연층(111)의 하면과 실질적으로 동일한 레벨에 배치되거나, 제1 수평 절연층(111)의 하면보다 낮은 레벨에 배치되거나, 제2 기판(101)의 최하면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 11c를 참조하면, 금속 패드(MP) 형성 후, 제3 수평 도전층(105)은 제2 수평 도전층(104) 및 금속 패드(MP) 상에 형성될 수 있다. 제3 수평 도전층(105)은 금속 패드(MP)의 상면 전체를 덮도록 형성될 수 있다.
도 11d를 참조하면, 제3 수평 도전층(105) 상에 희생 절연층들(110) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물(GS)을 형성한 후, 적층 구조물(GS)을 관통하는 상부 분리 영역(180) 및 채널 구조물들(CH)을 형성할 수 있다.
희생 절연층들(110)은 후속 공정을 통해 일부가 게이트 전극들(130)(도1 참조)로 교체되는 층일 수 있다. 희생 절연층들(110)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
층간 절연층들(120)을 형성하기 전에 도 11c에서 제3 수평 도전층(105)이 금속 패드(MP)의 상면을 덮도록 형성되므로, 최하부 층간 절연층(120L)은 금속 패드(MP)와 접촉하지 않을 수 있다.
상부 분리 영역(180)은 희생 절연층들(110) 및 층간 절연층들(120)의 일부를 제거하여 형성될 수 있다. 상부 분리 영역(180)은, 별도의 마스크층을 이용하여 상부 분리 영역(180)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(110) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착함으로써 형성할 수 있다. 상부 분리 영역(180)은 도 1의 상부 게이트 전극들(130U)이 형성되는 영역보다 z 방향을 따라 하부로 연장될 수 있다.
다음으로, 도 1의 채널 구조물들(CH)에 대응되는 위치에서 식각 공정을 진행하여, 채널 관통홀이 적층 구조물(GS)을 관통하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH)은 상기 채널 관통홀을 매립함으로써 형성될 수 있다
도 11e를 참조하면, 도 1의 분리 구조물(SR)과 대응되는 영역에서, 관통홀(HH)이 형성될 수 있다.
관통홀(HH)은 희생 절연층들(110) 및 층간 절연층들(120)이 교대로 적층된 적층 구조물(GS)을 식각하여 형성될 수 있다. 금속 패드(MP)는 주변 구성요소들과의 식각 선택비에 의하여 식각 정지층으로 기능할 수 있다. 이에 따라, 도 11a에서 형성되는 제2 수평 도전층(104)의 두께가 두껍게 형성되지 않아도, 금속 패드(MP)에 의해 식각 공정이 용이하게 수행될 수 있다.
금속 패드(MP)의 상단의 폭이 관통홀(HH)의 하부의 최소폭보다 크게 형성되는 경우, 식각 공정에서 관통홀(HH) 및 금속 패드(MP)의 오정렬을 감소시킬 수 있다.
금속 패드(MP)의 높이는 자유롭게 변경될 수 있으므로, 관통홀(HH)의 식각 공정 난이도를 감소시킬 수 있다.
도 11f를 참조하면, 관통홀(HH) 측벽에 측벽 스페이서(183)를 형성한 후, 금속 패드(MP)를 제거할 수 있다.
측벽 스페이서(183)는 관통홀(HH)의 측벽을 따라 형성하면서, 에치-백(etch-back) 공정을 수행하여, 금속 패드(MP)를 노출시킬 수 있다. 금속 패드(MP)는 주변 구성요소들과의 식각 선택비에 의하여, 상기 노출된 영역으로부터 금속 패드(MP)부분만 선택적으로 제거될 수 있다.
도 11g를 참조하면, 제1 내지 제3 희생 절연층들(111, 112, 113) 및 게이트 유전층(145)의 일부를 식각 공정을 통해 제거하여 터널부(LT)를 형성할 수 있다.
금속 패드(MP)가 제거되어 노출된 재2 수평 절연층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 및 제3 수평 절연층들(111, 113)을 제거할 수 있다.
제1 내지 제3 수평 절연층들(111, 112, 113)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제3 수평 절연층들(111, 113)의 제거 공정 시에, 제2 수평 절연층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 본 발명에서는, 제2 수평 도전층(104)을 두껍게 형성하지 않을 수 있어, 게이트 유전층(145)의 일부를 제거하는 식각 공정의 난이도를 감소시킬 수 있다.
금속 패드(MP)가 제거된 영역과 최하부 층간 절연층(120L)이 접촉하지 않으며, 제3 수평 도전층(105)이 금속 패드(MP)가 제거된 영역 및 최하부 층간 절연층(120L) 사이에 배치되어 있어, 제1 내지 제3 희생 절연층들(111, 112, 113) 제거 공정시 최하부 층간 절연층(120L)은 식각되지 않을 수 있다.
도 11h를 참조하면, 제1 내지 제3 수평 절연층들(111, 112, 113)이 제거된 터널부(LT)에 도전성 물질을 증착하여 예비 제1 수평 도전층(102P)을 형성할 수 있다. 측벽 스페이서(183)는 예비 제1 수평 도전층(102P)과 구분되지 않을 수 있으며, 도 11i에서 참조하여 설명하는 제1 수평 도전층(102P)의 형성하는 공정에서 함께 제거될 수 있다.
도 11i를 참조하면, 제1 수평 도전층(102) 및 제1 도전 패턴(107)은 관통홀(HH)의 측벽 및 하부에 배치된 예비 제1 수평 도전층(102P)의 일부를 제거하여 형성될 수 있다. 다음으로, 희생 절연층들(110)을 도전성 물질로 치환하여, 게이트 전극들(130)을 형성할 수 있다.
제1 수평 도전층(102)은 도 11h의 터널부(LT)를 채우며, 채널층(140)과 일부 연결되도록 형성될 수 있다. 제1 도전 패턴(107)은 예비 제1 수평 도전층(102P)이 일부 잔여하여 형성된 패턴으로, 관통홀(HH)의 중심을 기준으로 양쪽에 한 쌍의 패턴을 이룰 수 있다.
다음으로, 희생 절연층들(110)은 식각 공정을 이용하여, 층간 절연층들(120) 및 제1 내지 제3 수평 도전층(102, 104, 105)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 개구부들이 형성될 수 있다. 게이트 전극들(130)을 이루는 도전성 물질은 상기 개구부들을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
다시 도 1을 참조하면, 관통홀(HH) 영역에 절연 물질을 채워 분리 절연층(185)을 포함한 분리 구조물(SR)을 형성할 수 있다.
분리 구조물(SR)은, 금속 패드(MP)가 형성된 후 제거된 영역에 해당하는 제2 부분(SR2) 및 금속 패드(MP) 상에서 식각 공정 수행하여 관통홀(HH)을 형성한 영역에 해당하는 제1 부분(SR1)을 포함할 수 있다.
도 12a 내지 12f는 예시적인 실시예들에 따른 반도체 장치의 개략적인 제조방법이다.
도 12a를 참조하면, 도 11b에서 제2 수평 도전층(104) 및 금속 패드(MP) 상에 희생 절연층들(110) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물(GS)을 형성한 후, 적층 구조물(GS)을 관통하는 상부 분리 영역(180) 및 채널 구조물들(CH)을 형성할 수 있다. 적층 구조물(GS), 상부 분리 영역(180), 및 채널 구조물들(CH)은 도 11d에서 설명한 것과 동일한 방법에 의하여 형성할 수 있다. 최하부 층간 절연층(120L)은 금속 패드(MP)와 접촉하도록 형성될 수 있다..
도 12b를 참조하면, 도 3의 분리 구조물(SR)과 대응되는 영역에서, 관통홀(HH)이 형성될 수 있다. 도 11e를 참조하여 설명한 제조 방법이 동일하게 적용될 수 있다.
도 12c를 참조하면, 관통홀(HH) 측벽에 측벽 스페이서(183)를 형성한 후, 금속 패드(MP)를 제거할 수 있다. 도 11f를 참조하여 설명한 제조 방법이 동일하게 적용될 수 있다.
도 12d를 참조하면, 제1 내지 제3 희생 절연층들(111, 112, 113) 및 게이트 유전층(145)의 일부를 식각 공정을 통해 제거하여 터널부(LT)를 형성할 수 있다. 도 11g를 참조하여 설명한 제조 방법이 동일하게 적용될 수 있다.
터널부(LT) 형성 시, 제1 내지 제3 수평 절연층들(111, 112, 113) 외에, 제2 수평 도전층(104) 상에 배치된 최하부 층간 절연층(120L)도 노출될 수 있다. 이에 따라, 최하부 층간 절연층(120L)이 일부 제거될 수 있다.
도 12e를 참조하면, 제1 내지 제3 수평 절연층들(111, 112, 113)이 제거된 터널부(LT)에 도전성 물질을 증착하여 예비 제1 수평 도전층(102P)을 형성할 수 있다. 도 12d에서 설명한 최하부 층간 절연층(120L)이 일부 제거된 영역에도 예비 제1 수평 도전층(102P)이 증착될 수 있다.
도 12f를 참조하면, 제1 수평 도전층(102) 및 제2 도전 패턴(108)은 관통홀(HH)의 측벽 및 하부에 배치된 예비 제1 수평 도전층(102P)의 일부를 제거하여 형성될 수 있다. 다음으로, 희생 절연층들(110)을 도전성 물질로 치환하여, 게이트 전극들(130)을 형성할 수 있다.
제1 수평 도전층(102P)은 도 12d의 터널부(LT)를 채우며, 채널층(140)과 일부 연결되도록 형성될 수 있다. 제2 도전 패턴(108)은 예비 제1 수평 도전층(102P)이 일부 잔여하여 형성된 패턴으로, 관통홀(HH)의 중심을 기준으로 양쪽에 한 쌍의 패턴을 이룰 수 있다. 제2 도전 패턴(108)은 최하부 층간 절연층(120L)과 인접한 예비 제1 수평 도전층(120P)이 일부 남아 형성된 패턴으로, 최하부 층간 절연층(120L)과 접촉할 수 있다.
게이트 전극들(130)은 도 11i 를 참조하여 설명한 제조 방법이 동일하게 적용될 수 있다.
다시 도 3을 참조하여, 관통홀(HH) 영역에 절연 물질을 채워 분리 절연층(185)을 포함한 분리 구조물(SR)을 형성할 수 있다.
분리 구조물(SR)은, 금속 패드(MP)가 형성된 후 제거된 영역에 해당하는 제2 부분(SR2) 및 금속 패드(MP) 상에서 식각 공정 수행하여 관통홀(HH)을 형성한 영역에 해당하는 제1 부분(SR1)을 포함할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13을 참조하면, 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 10을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 14는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 13의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 10을 참조하여 상술한 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 15는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 15는 각각 도 14의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 14의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 15를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 14와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 적층 구조물(3210), 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 구조물 (3230), 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 적층 구조물(3210)의 워드라인들(도 13의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다. 제1 구조물(3100), 제2 구조물(3200), 반도체 칩들(2200) 각각은 확대도에 도시된 것과 같이, 분리 구조물(SR)의 측면으로부터 분리 구조물(SR)의 외부로 돌출된 제1 도전 패턴(107)을 더 포함할 수 있다. 또한, 제1 구조물(3100), 제2 구조물(3200), 반도체 칩들(2200) 각각은 분리 구조물(SR)은 연속적으로 작아지는 폭을 갖는 제1 부분(SR1)과 제1 부분(SR1)의 하부에서 폭이 불연속적으로 변하는 제2 부분(SR2)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조물(3210)을 관통할 수 있으며, 적층 구조물(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 15의 반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 15의 반도체 칩들(2200)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
분리 구조물: SR
제1 수평 도전층: 102
제2 수평 도전층: 104
제3 수평 도전층: 105
제1 도전 패턴: 107
제2 도전 패턴: 108
적층 구조물: GS
층간 절연층: 120

Claims (10)

  1. 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되는 제2 기판;
    상기 제2 기판 상에 배치되는 제1 수평 도전층;
    상기 제1 수평 도전층 상에 배치되는 제2 수평 도전층;
    상기 제2 수평 도전층의 상면에 수직한 방향에서 서로 이격되어 적층되는 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 복수의 층간 절연층들을 포함하는 적층 구조물;
    채널층을 포함하고, 상기 제1 수평 도전층, 상기 제2 수평 도전층, 및 상기 적층 구조물을 관통하는 채널 구조물; 및
    상기 제1 수평 도전층, 상기 제2 수평 도전층, 및 상기 적층 구조물을 관통하고, 제1 방향으로 연장되는 분리 절연층을 포함하고,
    상기 분리 절연층은, 연속적으로 작아지는 폭을 갖는 제1 부분 및 상기 제1 및 제2 수평 도전층을 관통하며 상기 제1 부분의 최소 폭보다 큰 폭을 갖는 제2 부분을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 분리 절연층의 상기 제2 부분의 적어도 일부는 상기 제2 수평 도전층의 최하면보다 높은 레벨에 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 수평 도전층 및 상기 적층 구조물 사이에 배치되는 제3 수평 도전층을 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 수평 도전층의 측면, 상기 제3 수평 도전층의 하면, 및 상기 분리 절연층과 접촉하는 제1 도전 패턴을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 분리 절연층의 상기 제2 부분의 상단은 상기 복수의 층간 절연층들 중 최하부 층간 절연층의 하면보다 높은 레벨에 배치되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 분리 절연층의 상기 제1 부분 및 상기 제2 부분의 경계에서, 상기 분리 절연층의 측면으로부터 상기 복수의 층간 절연층들 중 최하부 층간 절연층 방향으로 돌출되어, 상기 최하부 층간 절연층과 접촉하는 제2 도전 패턴을 더 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 분리 절연층의 최하면은 상기 채널 구조물의 최하면보다 높은 레벨에 배치되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 분리 절연층의 최하면은 상기 제1 수평 도전층의 하면보다 낮은 레벨에 배치되는 반도체 장치.
  9. 제1 기판; 상기 제1 기판 상의 회로 소자들; 상기 회로 소자들 상에 배치되는 제2 기판; 상기 제2 기판 상에 배치되는 수평 도전층; 상기 수평 도전층 상에 배치되는 지지층; 상기 지지층의 상면에 수직한 방향에서 서로 이격되어 적층되는 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 복수의 층간 절연층들을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 채널 구조물; 상기 수평 도전층, 상기 지지층, 및 상기 적층 구조물을 관통하고, 제1 방향으로 연장되는 분리 구조물; 상기 수평 도전층 및 상기 복수의 층간 절연층들 중 최하부 층간 절연층의 사이의 레벨에 배치되며, 상기 분리 구조물의 측면으로부터 상기 분리 구조물의 외부로 돌출된 도전 패턴 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 시스템.
  10. 제9항에 있어서,
    상기 반도체 저장 장치에서, 상기 분리 구조물은 연속적으로 작아지는 폭을 갖는 제1 부분 및 상기 제1 및 제2 수평 도전층을 관통하며 상기 제1 부분의 최소 폭보다 큰 폭을 갖는 제2 부분을 포함하는 데이터 저장 시스템.

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