KR20220039970A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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김관용
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Abstract

본 발명의 실시예에 따른 반도체 장치는 제1 영역, 제2 영역, 및 제3 영역을 갖는 기판, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층된 제1 층간 절연층을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물 상에 배치되며, 상기 제1 영역에서 서로 이격되어 적층되고 상기 제2 영역 및 상기 제3 영역에서 상기 제1 방향을 따라 계단 형태를 이루며 연장되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층된 제2 층간 절연층을 포함하는 제2 적층 구조물, 상기 제1 내지 제3 영역에서, 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제1 방향에 수직한 제2 방향에서 서로 이격되어 배치되는 주 분리 영역들, 상기 제1 영역 및 상기 제2 영역에서, 상기 주 분리 영역들 사이에서 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제1 보조 분리 영역들, 상기 제3 영역에서, 상기 주 분리 영역들 사이에서 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제2 보조 분리 영역들, 각각 채널층을 포함하고, 제1 폭을 가지며, 상기 제1 적층 구조물 및 상기 제2 적층 구조물 각각을 관통하는 제1 채널 구조물들 및 제2 채널 구조물들, 및 각각 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 폭보다 큰 제2 폭을 갖는 더미 구조물들을 포함하고, 상기 제1 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 제1 피치로 배치되고, 상기 제2 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 상기 제1 피치보다 작은 제2 피치로 배치된다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR DEVICES AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역, 제2 영역, 및 제3 영역을 갖는 기판, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층된 제1 층간 절연층을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물 상에 배치되며, 상기 제1 영역에서 서로 이격되어 적층되고 상기 제2 영역 및 상기 제3 영역에서 상기 제1 방향을 따라 계단 형태를 이루며 연장되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층된 제2 층간 절연층을 포함하는 제2 적층 구조물, 상기 제1 내지 제3 영역에서, 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제1 방향에 수직한 제2 방향에서 서로 이격되어 배치되는 주 분리 영역들, 상기 제1 영역 및 상기 제2 영역에서, 상기 주 분리 영역들 사이에서 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제1 보조 분리 영역들, 상기 제3 영역에서, 상기 주 분리 영역들 사이에서 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제2 보조 분리 영역들, 각각 채널층을 포함하고, 제1 폭을 가지며, 상기 제1 적층 구조물 및 상기 제2 적층 구조물 각각을 관통하는 제1 채널 구조물들 및 제2 채널 구조물들 및 각각 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 폭보다 큰 제2 폭을 갖는 더미 구조물들을 포함하고, 상기 제1 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 제1 피치로 배치되고, 상기 제2 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 상기 제1 피치보다 작은 제2 피치로 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역, 제2 영역, 및 제3 영역을 갖는 기판, 상기 제1 영역 상에서 서로 이격되어 적층되고 상기 제2 영역 및 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들을 포함하는 적층 구조물, 각각 상기 적층 구조물을 관통하며 채널층을 포함하는 채널 구조물들, 상기 제1 내지 제3 영역 상에서, 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제1 방향에 수직한 제2 방향에서 서로 이격되어 배치되는 주 분리 영역들, 상기 제1 영역 및 상기 제2 영역에서, 주 분리 영역들 사이에서 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제1 보조 분리 영역들, 상기 제3 영역에서, 주 분리 영역들 사이에서 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제2 보조 분리 영역들, 및 상기 주 분리 영역들 사이에서 상기 게이트 전극들 중 최하위 게이트 전극을 포함하는 적어도 하나의 상기 게이트 전극을 관통하고, 각각 서로 인접한 상기 제1 및 제2 보조 분리 영역들 사이에 배치되는 제1 하부 분리 영역들을 포함하고, 상기 제1 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 제1 피치로 배치되고, 상기 제2 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 상기 제1 피치보다 작은 제2 피치로 배치되며, 상기 제2 방향을 따라 상기 제1 보조 분리 영역들 및 상기 제2 보조 분리 영역들은 서로 쉬프트되어 배치될 수 있다.
예시적인 실시예들에 따른 전자 시스템은 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들의 상부에 배치되는 제2 기판, 제1 영역, 제2 영역, 및 제3 영역을 갖는 제2 기판, 상기 제1 내지 제3 영역의 상기 제2 기판 상에서 서로 이격되어 적층되고 상기 제2 영역 및 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 교대로 적층되는 제1 층간 절연층들을 포함하는 적층 구조물, 각각 상기 적층 구조물을 관통하며 채널층을 포함하는 채널 구조물들, 상기 제1 내지 제3 영역 상의 상기 제2 기판 상에서, 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제1 방향에 수직한 제2 방향에서 서로 이격되어 배치되는 주 분리 영역들; 상기 제1 영역 및 상기 제2 영역에서, 주 분리 영역들 사이에서 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제1 보조 분리 영역들, 상기 제3 영역에서, 주 분리 영역들 사이에서 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제2 보조 분리 영역들, 및 상기 주 분리 영역들 사이에서 상기 게이트 전극들 중 최하위 게이트 전극을 포함하는 적어도 하나의 상기 게이트 전극을 관통하고, 각각 서로 인접한 상기 제1 및 제2 보조 분리 영역들 연결하도록 상기 제1 및 제2 보조 분리 영역들 사이에 배치되는 제1 하부 분리 영역들 및 상기 회로 소자와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치, 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하고, 상기 반도체 장치에서, 상기 제1 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 제1 피치로 배치되고, 상기 제2 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 상기 제1 피치보다 작은 제2 피치로 배치될 수 있다.
메모리 셀 영역의 보조 분리 영역들과 계단 영역의 보조 분리 영역들이 서로 다른 피치로 배열되어, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 전자시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 4 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 15a 내지 18c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 20은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 21은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 2는 도 1의 'A'영역을 확대하여 도시하고, 도 3은 도 2의 'B' 영역을 확대하여 도시한다.
도 4 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4는 도 2의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시하고, 도 5는 도 2의 절단선 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 6는 도 2의 절단선 Ⅲ-Ⅲ'를 따른 단면을 도시하고, 도 7은 도 2의 절단선 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 1 내지 도 7을 참조하면, 반도체 장치(100)는 베이스 기판(301)을 포함하는 주변 회로 구조물(PERI) 및 기판(101)을 포함하는 메모리 셀 구조물(CELL)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 주변 회로 구조물(PERI)의 상부에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수도 있다. 또한, 예시적인 실시예들에서, 메모리 셀 구조물(CELL) 및 주변 회로 구조물(PERI)은, 예를 들어 구리(Cu)-구리(Cu) 본딩(copper-to-copper bonding)에 의해 접합될 수도 있다.
주변 회로 구조물(PERI)은, 베이스 기판(301), 베이스 기판(301) 내의 소스/드레인 영역들(305) 및 소자 분리층들(310), 베이스 기판(301) 상에 배치된 회로 소자들(320), 회로 콘택 플러그들(370), 회로 배선 라인들(380), 및 주변 영역 절연층(390)을 포함할 수 있다.
베이스 기판(301)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(301)에는 소자 분리층들(310)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(305)이 배치될 수 있다. 베이스 기판(301)은 반도체 물질, 예컨대 Ⅵ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(301)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(320)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(320)은 회로 게이트 유전층(322), 스페이서층(324) 및 회로 게이트 전극(325)을 포함할 수 있다. 회로 게이트 전극(325)의 양 측에서 베이스 기판(301) 내에는 소스/드레인 영역들(305)이 배치될 수 있다.
주변 영역 절연층(390)이 베이스 기판(301) 상에서 회로 소자(320) 상에 배치될 수 있다. 회로 콘택 플러그들(370)은 주변 영역 절연층(390)을 관통하여 소스/드레인 영역들(305)에 연결될 수 있다. 회로 콘택 플러그들(370)에 의해 회로 소자(320)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(325)에도 회로 콘택 플러그들(370)이 연결될 수 있다. 회로 배선 라인들(380)은 회로 콘택 플러그들(370)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
메모리 셀 구조물(CELL)은, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 갖는 기판(101), 기판(101) 상에 순차적으로 적층된 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2), 제1 및 제2 적층 구조물(ST1, ST2) 각각을 관통하도록 배치되는 제1 채널 구조물 및 제2 채널 구조물(CH1, CH2), 및 제1 및 제2 적층 구조물(ST1, ST2)을 관통하는 더미 구조물(DS)을 포함할 수 있다. 또한, 메모리 셀 구조물(CELL)은, 제1 및 제2 적층 구조물(ST1, ST2)을 관통하며 x 방향을 따라 연장되며 y 방향에서 서로 이격되어 배치되는 주 분리 영역들(MS1), 주 분리 영역들(MS) 사이에서 제1 및 제2 적층 구조물(ST1, ST2)을 관통하며 x 방향을 따라 연장되며 y 방향에서 이격되어 배치되는 제1 보조 분리 영역들(MS2a), 주 분리 영역들(MS) 사이에서 제1 및 제2 적층 구조물을 관통하며 x 방향을 따라 연장되며 y 방향에서 이격되어 배치되고 제1 보조 분리 영역들(MS2a)과 엇갈려 배치되는 제2 보조 분리 영역들(MS2b) 및 제1 및 제2 적층 구조물(ST1, ST2)의 상부의 일부를 관통하며 제1 보조 분리 영역들(MS2a)과 y 방향을 따라 교대로 배치되는 상부 분리 영역들(SS)을 더 포함할 수 있다. 또한, 메모리 셀 구조물(CELL)은 최하위 게이트 전극(130)의 일부를 관통하는 하부 분리 영역들(GS1, GS2)을 더 포함할 수 있다.
기판(101)의 제1 영역(R1)은 게이트 전극들(130, 230)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제2 영역(R2) 및 제3 영역(R3)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로서 계단 영역으로 지칭될 수 있으며, 상기 메모리 셀들을 주변 회로 구조물(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2) 및 제3 영역(R3)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제2 영역(R2)은 상기 계단 영역의 상부에 해당하며, 하기에 설명하는 게이트 전극들(130, 230)이 단차를 이루는 계단 형상이 시작되는 영역에 해당할 수 있다. 제2 영역(R2)과 제3 영역(R3)의 경계에서, 제1 보조 분리 영역들(MS2a)과 제2 보조 분리 영역들(MS2b)은 서로 엇갈려 배치될 수 있다. 예시적인 실시예에서, 제2 영역(R2)은 스트링 선택 트랜지스터를 이루는 상부 게이트 전극들(230U)의 단부가 배치되는 영역일 수 있다. 예시적인 실시예에서, 제2 영역(R2) 및 제3 영역(R3)에서 게이트 전극들(130, 230)이 상부로 노출되어 컨택 플러그들(280)과 연결될 수 있다. 제3 영역(R3)은 상기 상부 게이트 전극들(230U)의 단부가 배치되는 영역을 제외한 계단 영역일 수 있다. 게이트 전극들(130, 230)은 제1 적층 구조물(ST1)을 이루는 제1 게이트 전극(130) 및 제2 적층 구조물(ST2)을 이루는 제2 게이트 전극(230)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 기판(101)의 제2 및 제3 영역(R2, R3)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 및 제3 영역(R2, R3)으로 연장될 수 있다.
제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 4에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 도 7에 도시된 것과 같이, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 예시적인 실시예들에서, 제2 수평 도전층(104)은 절연층으로 대체될 수 있다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부 및 제3 영역(R3)에서 제1 수평 도전층(102)과 나란하게 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 도 5 및 도 6에 도시된 것과 같이, 제2 기판(101)의 제2 영역(R2) 및 제3 영역(R3) 상에 순차적으로 적층된 제1 내지 제3 수평 절연층들(111, 112, 113)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 및 제3 수평 절연층들(111, 113)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 제1 및 제3 수평 절연층들(111, 113)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 및 제3 수평 절연층들(111, 113)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다.
제1 적층 구조물(ST1)은 기판(101) 상에 교대로 적층된 제1 층간 절연층들(120) 및 제1 게이트 전극들(130)을 포함할 수 있다. 제2 적층 구조물(ST2)은 제1 적층 구조물(ST1) 상에 교대로 적층된 제2 층간 절연층들(220) 및 제2 게이트 전극들(230)을 포함할 수 있다.
게이트 전극들(130, 230)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M, 230M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(230U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M, 230M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(230U, 130L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M, 230M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 전극들(130, 230)은 상부 게이트 전극들(230U)의 상부 및/또는 하부 게이트 전극(130L)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130, 230)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130, 230), 예를 들어, 상부 또는 하부 게이트 전극(230U, 130L)에 인접한 메모리 게이트 전극들(130M, 230M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130, 230)은 수직하게 서로 이격되어 적층되며, 적어도 일 영역 상에서 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 제2 게이트 전극들(230)은, 도 7에 도시된 것과 같이, 제1 영역(R1)에서 서로 이격되어 적층되고, 제2 영역(R2) 및 제3 영역(R3)에서 x 방향을 따라 계단 형태를 이루며 연장될 수 있다. 즉, 제2 게이트 전극들(230)은 x 방향을 따라 제2 게이트 전극들(230) 사이에 단차 구조를 형성할 수 있다. 제1 게이트 전극(130)은 도시되지 않은 영역에서, 제3 영역(R3)에서 x 방향을 따라 계단 형태를 이루며 연장될 수 있다. 예시적인 실시예들에서, 게이트 전극들(130, 230) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130, 230)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130, 230)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130, 230)은 하부의 게이트 전극(130, 230)이 상부의 게이트 전극(130, 230)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120, 220)로부터 상부로 노출되는 단부들을 제공할 수 있다. 상기 단부에서 게이트 전극들(130, 230)은 컨택 플러그들(280)과 연결될 수 있으며, 이에 의해 제1 및 제2 게이트 전극들(130, 230)은 상부 배선 구조물과 연결될 수 있다. 예시적인 실시예들에서, 상기 단부들에서, 게이트 전극들(130, 230)은 상향된 두께를 가질 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130, 230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130, 230)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120, 220)은 제1 적층 구조물(ST1)을 이루는 제1 층간 절연층(120) 및 제2 적층 구조물(ST2)을 이루는 제2 층간 절연층(220)을 포함할 수 있다. 제1 층간 절연층들(120)은 제1 게이트 전극들(130)의 사이에, 제2 층간 절연층들(220)은 제2 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(120, 220)도 게이트 전극들(130, 230)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고, x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120, 220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 제1 적층 구조물(ST1)의 최상부에는 상대적으로 두께가 두꺼운 중간 절연층(125)이 배치될 수 있다.
주 분리 영역들(MS1), 제1 보조 분리 영역들(MS2a), 및 제2 보조 분리 영역들(MS2b)은 제1 및 제2 적층 구조물(ST1, ST2)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 주 분리 영역들(MS1) 및 보조 분리 영역들(MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 주 분리 영역들(MS1) 및 제1 및 제2 보조 분리 영역들(MS2a, MS2b)은 기판(101) 상에 적층된 게이트 전극들(130, 230) 전체를 관통하여 기판(101)과 연결될 수 있다. 주 분리 영역들(MS1)은 x 방향을 따라 하나로 연장되고, 제1 및 제2 보조 분리 영역들(MS2a, MS2b)은 한 쌍의 주 분리 영역들(MS1)의 사이에서 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다.
제1 보조 분리 영역들(MS2a)은 제1 영역(R1) 및 제2 영역(R2)에서 x 방향을 따라 연장되고, 제2 보조 분리 영역들(MS2b)은 제3 영역(R3)에서 x 방향을 따라 연장될 수 있다. 예시적인 실시예에서, 제1 보조 분리 영역들(MS2a)은 메모리 셀들이 배치되는 영역 및 스트링 선택 트랜지스터를 이루는 상부 게이트 전극들(230U)의 단부가 배치되는 영역에서 x 방향을 따라 연장될 수 있다.
제1 보조 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)은 제2 영역(R2) 및 제3 영역(R3)의 경계에서 이격되어 배치될 수 있다. 제1 보조 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)은 x 방향을 따라 서로 엇갈려 배치될 수 있다. 제1 보조 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)은 y 방향을 따라 서로 쉬프트(shift)되어 배치될 수 있다.
도 2에 도시된 것과 같이, 제1 보조 분리 영역들(MS2a)은 한 쌍의 주 분리 영역들(MS1)의 사이에서 y 방향을 따라 제1 피치(P1)로 배열되고, 제2 보조 분리 영역들(MS2b)은 한 쌍의 주 분리 영역들(MS1)의 사이에서 y 방향을 따라 제1 피치(P1)와 크기가 다른 제2 피치(P2)로 배열될 수 있다. 본 명세서에서, "피치(pitch)"는 구성 요소의 중심으로부터 다른 중심까지의 최소 길이를 의미한다. 예시적인 실시예에서, 제2 보조 분리 영역들(MS2b)은 한 쌍의 주 분리 영역들(MS1) 사이에서 제1 피치(P1)보다 작은 제2 피치(P2)로 배열될 수 있다. 주 분리 영역(MS1)의 중심으로부터 제2 보조 분리 영역(MS2b)의 중심까지의 거리(P2)는 주 분리 영역(MS1)의 중심으로부터 상부 분리 영역(SS)의 중심까지의 거리(P3)보다 클 수 있다. 제2 보조 분리 영역(MS2b)의 중심들 간의 거리(P2)는 주 분리 영역(MS1)의 중심으로부터 상부 분리 영역(SS)의 중심까지의 거리(P3)보다 클 수 있다. 제2 보조 분리 영역(MS2b)의 중심들 간의 거리(P2)는 제1 보조 분리 영역(MS2a)의 중심으로부터 상부 분리 영역(SS)의 중심까지의 거리보다 클 수 있다. 예시적인 실시예들에서, 제1 보조 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)의 개수 및 배열은 도 1에 도시된 것에 한정되지 않으며 다양하게 변경될 수 있다. 이에 따라, 제1 피치(P1) 및 제2 피치(P2)의 상대적인 크기도 다양하게 변경될 수 있다.
도 4 내지 도 6에 도시된 것과 같이, 주 분리 영역들(MS1), 제1 및 제2 보조 분리 영역들(MS2a, MS2b)에는 분리 절연층(185)이 배치될 수 있다. 분리 절연층(185)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 예시적인 실시예들에서, 주 분리 영역들(MS1), 제1 및 제2 분리 영역들(MS2a, MS2b)에는 분리 절연층(185) 내에 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
상부 분리 영역들(SS)은, 도 1 및 도 2에 도시된 것과 같이, 제1 및 제2 영역(R1, R2)에서, 주 분리 영역들(MS1)과 제2 보조 분리 영역(MS2a)의 사이 및 제2 보조 분리 영역들(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130, 230) 중 최상부의 상부 게이트 전극(230U)을 포함한 제2 게이트 전극들(230)의 일부를 관통하도록 배치될 수 있다. 상부 분리 영역들(SS)은, 도 4 및 도 5에 도시된 것과 같이, 예를 들어, 상부 게이트 전극들(230U)을 포함하여 총 네 개의 제2 게이트 전극들(230)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 제2 게이트 전극들(230)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 상부 게이트 전극들(230U)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 영역들(SS)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
채널 구조물들(CH)은 각각 제1 적층 구조물(ST1)을 관통하는 제1 채널 구조물 및 제2 적층 구조물(ST2)을 관통하는 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)을 포함할 수 있다. 채널 구조물들(CH)은, 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH1)은 제1 영역(R1)에서 주 분리 영역들(MS1)의 사이에 배치될 수 있다. 채널 구조물들(CH)은 제1 영역(R1)에서 주 분리 영역(MS1)과 제1 보조 분리 영역들(MS2a) 사이 및 제1 보조 분리 영역들(MS2a)의 사이에 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 제1 및 제2 채널 구조물들(CH) 각각은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 제1 영역(R1)에 배치된 채널 구조물들(CH) 중 제2 영역(R2)과 인접한 채널 구조물들(CH)의 일부는 더미 채널들일 수 있다. 또한, 상부 분리 영역들(SS)과 중첩되는 채널 구조물들(CH)도 더미 채널들일 수 있다. 이 경우, 상기 더미 채널들은 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다.
도 4의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
채널 구조물들(CH)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있다. 도 15a 및 도 16a에서 설명하는 공정 단계에서, 제1 및 제2 채널 구조물들(CH1, CH2)은 각각 다른 단계에서 식각 공정을 수행하여 채널홀을 형성하므로, 제1 채널 구조물(CH1)의 상단 및 제2 채널 구조물(CH2)의 하단의 폭은 차이 날 수 있다. 상기 폭의 차이에 의해, 채널 구조물들(CH)은 제1 채널 구조물(CH1)의 상단 및 제2 채널 구조물(CH2)의 하단을 연결하는 영역에서 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다.
채널 패드(255)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(255)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(255)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 채널 패드들(255)은 채널 매립 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130, 230)을 따라 수평 방향으로 연장될 수 있다.
예시적인 실시예들에서, z 방향을 따라 적층되는 적층 구조물의 개수 및 채널 구조물들의 개수는 다양하게 변경될 수 있다.
더미 구조물들(DS)은 제1 및 제2 적층 구조물(ST1, ST2)을 관통할 수 있다. 더미 구조물들(DS)은 제3 영역(R3)에서 주 분리 영역들(MS1) 사이에 배치될 수 있다. 더미 구조물들(DS)은 제3 영역(R3)에서 주 분리 영역(MS1)과 제2 보조 분리 영역(MS2b)의 사이 및 제2 보조 분리 영역들(MS2b)의 사이에 배치될 수 있다. 예시적인 실시예에서, 더미 구조물들(DS)은 제2 영역(R2)에서 주 분리 영역(MS1)과 제1 보조 분리 영역(MS2a)의 사이 및 제1 보조 분리 영역들(MS2a)의 사이에 배치될 수 있다.
더미 구조물들(DS)의 폭은, 도 3에 도시된 것과 같이, 채널 구조물들(CH)의 폭(L1)보다 클 수 있다. 더미 구조물들(DS)의 폭은 장축과 단축의 길이(L2, L3)의 평균으로 정의될 수 있다. 예시적인 실시예에서, 더미 구조물들(DS)은 도 2에서와 같이, 평면도 상에서 채널 구조물들(CH)과 다른 형상을 가질 수 있다. 예시적인 실시예에서, 더미 구조물들(DS)의 폭은 채널 구조물들(CH)의 폭(L1)보다 약 2배 이상 클 수 있다. 예시적인 실시예에서, 더미 구조물들(DS)의 단축의 길이(L2) 및 장축의 길이(L3)는 각각 채널 구조물들(CH)의 폭(L1)보다 클 수 있다. 예시적인 실시예에서, 더미 구조물들(DS)의 단축의 길이(L2) 및 장축의 길이(L3)는 각각 채널 구조물들(CH)의 폭보다 약 2배 이상 클 수 있다. 더미 구조물들(DS) 중 적어도 일부는 제2 및 제3 영역(R2, R3)에서 게이트 전극들(130, 230)의 단부에 연결되는 컨택 플러그들(280)중 하나의 컨택 플러그(180)와 인접하는 4개의 더미 구조물들(DS)을 포함할 수 있다. 상기에서 설명한 것과 같이, 제1 보조 분리 영역들(MS2a)은 제1 피치(P1)로 배열되고, 제2 보조 분리 영역들(MS2b)은 크기가 다른 제2 피치(P2)로 배열되어, 제3 영역(R3)에 배치되는 더미 구조물들(DS)의 크기를 상대적으로 크게 형성할 수 있다. 더미 구조물들(DS)의 폭을 상대적으로 크게 형성하는 경우, 도 17a 내지 도 17c에서 설명하는 더미 구조물들(DS)을 형성하는 식각 공정에서 적층 구조물(ST1, ST2)의 높이가 높아져도 더미 구조물들(DS)은 안정적으로 형성될 수 있다.
도 3에 도시된 것과 같이, 더미 구조물들(DS) 간의 거리(D2)는 채널 구조물들(CH) 간의 거리(D1)보다 클 수 있다. 제3 영역(R3)은 제1 및 제2 영역(R1, R2)보다 동일한 개수의 더미 구조물들(DS)이 형성될 수 있는 영역의 넓이가 더 크므로, 더미 구조물들(DS)은 제3 영역(R3)에서 인접한 컨택 플러그들(280)과의 관계에서 안정적으로 형성될 수 있다.
더미 구조물들(DS)은 도 17a 내지 도 17c에서 설명하는 공정 단계에서, 제1 및 제2 적층 구조물(ST1, ST2)을 동시에 관통하도록 식각 공정 진행하여 형성되므로, 더미 구조물들(DS)의 폭은 제2 적층 구조물(ST2)의 상부로부터 상기 제1 적층 구조물(ST1)의 하부까지 연속적으로 감소할 수 있다. 더미 구조물들(DS)은 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)이 연결되는 경계에서 연속적인 폭을 가질 수 있다. 즉, 채널 구조물들(CH)과 달리, 더미 구조물들(DS)은 절곡부를 포함하지 않을 수 있다.
더미 구조물들(DS)의 상면은 채널 구조물들(CH)의 상면보다 더 높은 레벨에 배치될 수 있다. 도 4에 도시된 것과 같이, 채널 구조물들(CH)의 상면은 제1 상부 절연층(290)과 공면을 이룰 수 있으며, 도 5에 도시된 것과 같이, 더미 구조물들(DS)의 상면은 제1 상부 절연층(290)의 상부에 배치된 제2 상부 절연층(292)의 상면과 공면을 이룰 수 있다.
더미 구조물들(DS)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 계단 영역에 해당하는 제2 및 제3 영역(R2, R3)에 채널 구조물들(CH) 대신 더미 구조물들(DS)이 배치되는 경우, 더미 구조물들(DS)은 절연 물질로 이루어져 있으므로, 상기 계단 영역에 연결되는 컨택 플러그들(280)의 전기적 신뢰성은 높아질 수 있다.
하부 분리 영역들(GS1, GS2)은 게이트 전극들(130, 230) 중 최하부의 접지 선택 게이트 전극과 동일한 레벨에 배치될 수 있다. 하부 분리 영역들(GS1, GS2)은 주 분리 영역들(MS1) 사이에서 제1 게이트 전극들(130) 중 최하위 게이트 전극을 포함하는 적어도 하나의 제1 게이트 전극(130)을 관통할 수 있다.
하부 분리 영역(GS1)은 제2 영역(R2) 및 제3 영역(R3)의 경계 또는 상기 경계에 인접한 영역에서, 서로 인접한 제1 보조 분리 영역(MS2a) 및 제2 보조 분리 영역(MS2b)을 연결하도록 배치될 수 있다. 이에 따라, 상기 접지 선택 게이트 전극들은 일부의 제1 및 제2 보조 분리 영역들(MS2a, MS2b)의 사이에서는 연결될 수 있으나, 제2 영역(R2) 및 제3 영역(R3)의 경계에서 제1 하부 분리 영역들(GS1)에 의하여 세 개의 서브 게이트 전극들로 분리될 수 있다. 제1 하부 분리 영역들(GS1)은 각각 제1 보조 분리 영역(MS2a)과 수평 방향으로 배치되는 제1 부분(GS1a) 및 제2 보조 분리 영역(MS2b)과 수직 방향으로 배치되는 제2 부분(GS1b)을 포함할 수 있다. 제1 하부 분리 영역들(GS1)의 제1 부분(GS1a) 및 제2 부분(GS1b)은 서로 수직 하게 배치될 수 있다. 예시적인 실시예에서, 주 분리 영역들(MS1) 사이에 배치되는 2개의 제1 하부 분리 영역들(GS1)은 y 방향을 따라 중앙에 배치된 상부 분리 영역(SS)의 연장선을 중심으로 대칭을 이룰 수 있다. 예시적인 실시예에서, 2개의 제1 하부 분리 영역들(GS1)은 y 방향에서 한 쌍의 주 분리 영역들(MS1) 사이의 중앙을 기준으로 서로 대칭을 이룰 수 있다. 예시적인 실시예에서, 제1 하부 분리 영역들(GS1)의 제2 부분(GS1b)은 한 쌍의 주 분리 영역(MS1)들 중 인접한 주 분리 영역(MS1)을 향하여 제1 부분(GS1a)과 수직하게 배치될 수 있다.
제2 하부 분리 영역(GS2)은 제3 영역(R3)에서, 제2 보조 분리 영역들(MS2b)이 x 방향에서 서로 이격된 영역에 인접하여 배치될 수 있다. 제2 하부 분리 영역(GS2)은 제1 하부 분리 영역(GS1)과 달리, 제2 보조 분리 영역들(MS2b)과 평면도 상에서 수평한 방향으로 배치되는 부분만을 가질 수 있다.
하부 분리 영역들(GS1, GS2)은 예를 들어, 실리콘 산화물로 이루어질 수 있으며, 층간 절연층(120)과 동일한 물질일 수 있다. 예시적인 실시예들에서, 하부 분리 영역들(GS1, GS2)의 개수 및 배치는 도 1에 도시된 것에 한정되지 않으며, 다양하게 변경될 수 있다.
제2 적층 구조물(ST2) 상에서 순차적으로 제1 상부 절연층(290), 제2 상부 절연층(292), 제3 상부 절연층(294)이 적층될 수 있다. 제1 상부 절연층(290)은 기판(101), 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(390)을 덮도록 배치될 수 있다. 제1 내지 제3 상부 절연층(290, 292, 294)은 절연성 물질로 이루어질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 상부 절연층(290, 292, 294)은 각각 복수의 절연층들로 이루어질 수 있다.
채널 컨택 플러그들(270)은 제1 영역(R1)에서 제2 및 제3 상부 절연층(292, 294)을 관통하고 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 채널 컨택 플러그들(270) 상에 채널 컨택 플러그들(270)과 전기적으로 연결되는 비트라인(275)이 배치될 수 있다. 채널 컨택 플러그들(270) 및 비트라인(275)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다.
컨택 플러그들(280)은 z 방향을 따라 수직하게 형성되어 원기둥 형상을 가질 수 있으며, 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결될 수 있다. 컨택 플러그들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다.
도 8 내지 도 14에 도시된 구성요소들 중 도 1 내지 도 7의 동일한 참조번호를 갖는 구성요소들의 경우, 도 1 내지 도 7에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100a)에서 채널 구조물들(CH)의 상면과 더미 구조물들(DS)의 상면의 레벨은 실질적으로 동일할 수 있다. 채널 구조물들(CH)의 상면, 더미 구조물들(DS)의 상면 및 제1 상부 절연층(290)의 상면은 공면을 이룰 수 있다. 도 17 a 내지 17 c에서 설명하는 더미 구조물들(DS)의 형성 단계와 같이, 채널 구조물들(CH)을 형성 후에 더미 구조물들(DS)의 식각 공정을 수행하는 것이 아니라, 도 16a 내지 16c의 채널 구조물(CH) 형성 단계와 동시에 더미 구조물들(DS)을 형성할 수 있다. 예를 들어, 채널 구조물들(CH) 중 제2 채널 구조물(CH2) 식각 공정 진행 단계에서, 더미 구조물들(DS)의 식각 공정이 동시에 수행될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 9는 도 1의 'A'영역과 대응되는 영역을 도시한다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9 및 도 10을 참조하면, 반도체 장치(100b)에서, 더미 구조물들(DS)은 제3 영역(R3)에서 주 분리 영역(MS1)과 제2 보조 분리 영역(MS2b)의 사이 및 제2 보조 분리 영역들(MS2b)의 사이에만 배치될 수 있다. 더미 구조물들(DS)은 동일한 개수의 더미 구조물들(DS)이 형성될 수 있는 영역의 넓이가 더 큰 제3 영역(R3)에 배치되며, 제2 영역(R2)에는 더미 채널 구조물들(DCH)이 배치될 수 있다. 더미 구조물들(DS)은 주 분리 영역(MS1)과 제2 보조 분리 영역(MS2b) 사이 및 제2 보조 분리 영역들(MS2b)의 사이에 배치되고, 더미 채널 구조물들(DCH)은 제2 영역(R2)의 주 분리 영역(MS1)과 제1 보조 분리 영역(MS2a) 사이 및 제1 보조 분리 영역들(MS2a)의 사이에 배치될 수 있다. 또한, 채널 구조물들(CH)은 제1 영역(R1)의 주 분리 영역(MS1)과 제1 보조 분리 영역(MS2a) 사이 및 제1 보조 분리 영역들(MS2a)의 사이에 배치될 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100b) 내에서 실질적인 기능을 수행하지 않을 수 있다. 예시적인 실시예에서, 제2 영역(R2)과 인접한 채널 구조물들(CH) 중 일부는 더미 채널 구조물(DCH)일 수 있다. 더미 채널 구조물들(DCH)은 채널 컨택 플러그(270)와 비트라인(275)에 의하여 전기적으로 연결되지 않을 수 있다. 제2 영역(R2)의 컨택 플러그들(280)은, 도시되지 않은 영역에서, 게이트 전극들(130, 230)의 타단에 배치될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 11은 도 1의 'A'영역과 대응되는 영역을 도시한다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11 및 도 12를 참조하면, 반도체 장치(100c)에서, 더미 구조물들(DS)은 게이트 전극들(130, 230)의 단부가 형성되는 계단 영역 전체와 메모리 셀들이 배치되는 영역의 적어도 일부에 배치될 수 있다. 더미 구조물들(DS)은 제2 및 제3 영역(R2, R3)에 배치될 수 있으며, 채널 구조물들(CH)은 제1 영역(R1)에 배치되고, 제2 영역(R2)과 인접한 제1 영역(R1)의 적어도 일부에 더미 구조물들(DS)이 배치될 수 있다. 컨택 플러그들(280)이 배치되는 제2 및 제3 영역(R2, R3) 외에 컨택 플러그들(280)이 배치되지 않는 제1 영역(R1)의 적어도 일부에 더미 구조물들(DS)이 배치될 수 있다. 채널 구조물들(CH)은 제1 영역(R1)에서 주 분리 영역(MS1)과 제1 보조 분리 영역(MS2a) 사이 및 제1 보조 분리 영역들(MS2a)의 사이에 배치될 수 있다. 더미 구조물들(DS)은 제2 영역(R2)과 인접한 제1 영역(R1)의 일부 및 제2 영역(R2)에서 주 분리 영역(MS1)과 제1 보조 분리 영역(MS2a) 사이 및 제1 보조 분리 영역들(MS2a)의 사이에 배치되고, 제3 영역(R3)에서 제2 보조 분리 영역들(MS2b)의 사이에 배치될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 13을 참조하면, 반도체 장치(100d)에서, 제2 보조 분리 영역들(MS2b)은 둘 이상의 서로 다른 피치로 배열될 수 있다. 제2 보조 분리 영역들(MS2b)은, 예를 들어, 서로 다른 제2 피치(P2) 및 제4 피치(P4)로 배열될 수 있다. 제2 보조 분리 영역들(MS2b)은 한 쌍의 주 분리 영역들(MS1) 사이에서 비대칭적으로 배열될 수 있다. 예시적인 실시예에서, 제2 피치(P2) 및 제4 피치(P4) 중 적어도 하나는 제1 피치(P1)와 다를 수 있다. 예시적인 실시예에서, 제2 보조 분리 영역들(MS2b)의 중심 간의 거리(P2, P4)는 주 분리 영역(MS1)의 중심으로부터 상부 분리 영역(SS)의 중심까지의 거리(P3) 및 상부 분리 영역(SS)의 중심으로부터 제1 보조 분리 영역의(MS2a) 중심까지의 거리 각각보다 클 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 14를 참조하면, 반도체 장치(100e)에서, 제2 보조 분리 영역들(MS2b)은 둘 이상의 서로 다른 피치로 배열될 수 있다. 제2 보조 분리 영역들(MS2b)은, 예를 들어, 서로 다른 제5 피치(P5) 및 제6 피치(P6)로 배열될 수 있다. 제2 보조 분리 영역들(MS2b)은 한 쌍의 주 분리 영역들(MS1) 사이에서 대칭적으로 배열될 수 있다. 예시적인 실시예에서, 제5 피치(P5) 및 제6 피치(P6) 중 적어도 하나는 제1 피치(P1)와 다를 수 있다. 예시적인 실시예에서, 제2 보조 분리 영역들(MS2b)의 중심 간의 거리(P5, P6)는 주 분리 영역(MS1)의 중심으로부터 상부 분리 영역(SS)의 중심까지의 거리(P3) 및 상부 분리 영역(SS)의 중심으로부터 제1 보조 분리 영역의(MS2a) 중심까지의 거리 각각보다 클 수 있다.
제1 하부 분리 영역들(GS1)의 제2 부분(GS1b)은 한 쌍의 주 분리 영역(MS1)들 중 인접한 주 분리 영역(MS1)의 반대 방향을 향하여 제1 부분(GS1a)과 수직하게 배치될 수 있다. 예시적인 실시예에서, 한 쌍의 주 분리 영역들(MS1)의 사이에 배치된 두 개의 제1 하부 분리 영역들(GS1)은 한 쌍의 주 분리 영역들(MS1)의 중심을 기준으로 비대칭으로 배치될 수 있다. 예시적인 실시예에서, 한 쌍의 주 분리 영역들(MS1)의 사이에 배치된 두 개의 제1 하부 분리 영역들(GS1)은 y 방향에서 서로 엇갈려 배치될 수 있다. 예시적인 실시예에서, 한 쌍의 주 분리 영역들(MS1)의 사이에 배치된 두 개의 제1 하부 분리 영역들(GS1)은 서로 길이가 다른 제1 부분(GS1a)을 가질 수 있다.
도 15a 내지 도 18c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 15a, 도 16a, 도 17a, 및 도 18a 각각은 도 2의 절단선 Ⅰ-Ⅰ'를 따른 단면에서의 제조 방법을 도시하고, 도 15b, 도 16b, 도 17b, 및 도 18b 각각은 도 2의 절단선 Ⅱ-Ⅱ'를 따른 단면에서의 제조 방법을 도시하고, 도 15c, 도 16c, 도 17c, 및 도 18c 각각은 도 2의 절단선 Ⅲ-Ⅲ'를 따른 단면에서의 제조 방법을 도시한다.
도 15a 내지 도 15c를 참조하면, 베이스 기판(301) 상에 회로 소자들(320) 및 하부 배선 구조물들을 포함하는 주변 회로 구조물(PERI)을 형성하고, 주변 회로 구조물(PERI)의 상부에 메모리 셀 구조물(CELL)이 제공되는 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 형성한 후, 희생 절연층들(118) 및 제1 층간 절연층들(120)을 교대로 적층하여 제1 적층 구조물(ST1)을 형성할 수 있다. 다음으로, 희생 절연층들(118) 및 제1 층간 절연층들(120)의 제1 적층 구조물(ST1)을 일부 제거한 후, 관통 희생층들(119)을 형성할 수 있다.
먼저, 베이스 기판(301) 내에 소자 분리층들(310)을 형성하고, 베이스 기판(301) 상에 회로 게이트 유전층(322) 및 회로 게이트 전극(325)을 순차적으로 형성할 수 있다. 소자 분리층들(310)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(322)과 회로 게이트 전극(325)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(322)은 실리콘 산화물로 형성되고, 회로 게이트 전극(325)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(322)과 회로 게이트 전극(325)의 양 측벽에 스페이서층(324) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(324)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(305)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(370)은 주변 영역 절연층(390)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(380)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(390)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(390)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(380)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(320) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 기판(101)은 주변 영역 절연층(390) 상에 형성될 수 있다. 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 내지 제3 수평 절연층들(111, 112, 113)은 순차적으로 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 4의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 및 제3 수평 절연층들(111, 113)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 및 제3 수평 절연층들(111, 113)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 제1 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들에서 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
다음으로, 희생 절연층들(118)은 후속 공정을 통해 일부가 제1 게이트 전극들(130)(도 4 내지 도 6 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 제1 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제1 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 제1 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
관통 희생층들(119)은 기판의 제 1 영역(R1) 에서, 각각 도 4의 제1 채널 구조물들(CH1)에 대응되는 위치에서, 제1 적층 구조물(ST1)을 관통하도록 형성될 수 있다. 먼저, 제1 채널 구조물들(CH1)에 대응되는 관통 홀들을 형성할 수 있다. 제1 적층 구조물(ST1)의 높이로 인하여, 상기 관통 홀들의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 상기 관통 홀들은 기판(101)의 일부를 리세스하도록 형성될 수도 있다. 관통 희생층들(119)은 상기 관통홀에 절연물질을 채워 형성할 수 있다.
도 16a 내지 도 16c를 참조하면, 제1 적층 구조물(ST1) 상에 제2 희생 절연층들(218) 제2 층간 절연층들(220)을 교대로 적층하여 제2 적층 구조물(ST2)을 형성한 후, 제1 영역(R1) 및 제2 영역(R2)에서 적층 구조물(ST2) 을 관통하는 상부 분리 영역(SS) 및 제1 영역(R1)에서 채널 구조물들(CH)을 형성할 수 있다.
층간 절연층들(220) 및 제2 희생 절연층들(218)은, 제1 적층 구조물(ST1)에서와 유사하게 교대로 적층되어 형성될 수 있다. 희생 절연층들(118, 218)과 층간 절연층들(120,220)의 적층 구조물(ST1, ST2) 상부를 덮는 제1 상부 절연층(290)을 형성할 수 있다.
제2 희생 절연층들(218)은 후속 공정을 통해 제2 게이트 전극들(230)로 교체되는 층일 수 있다. 제2 희생 절연층들(218)은 제2 층간 절연층들(220)과 다른 물질로 형성될 수 있다. 예를 들어, 제2 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제2 희생 절연층들(218)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제2 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
제1 영역(R1) 및 제2 영역(R2)에서 제2 희생 절연층들(218) 및 층간 절연층들(220)의 일부를 제거하여 상부 분리 영역(SS)을 형성할 수 있다. 상부 분리 영역(SS)은, 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 제2 희생 절연층들(218) 및 층간 절연층들(220)을 제거하거 한 후, 절연 물질을 증착함으로써 형성할 수 있다. 상부 분리 영역(SS)은 도 4의 상부 게이트 전극들(230U)이 형성되는 영역보다 z 방향을 따라 하부로 연장될 수 있다.
다음으로, 제1 적층 구조물(ST1)에서와 유사하게, 제1 영역(R1)에서 도 4의 제2 채널 구조물들(CH2)에 대응되는 위치에서 식각 공정을 진행하여, 관통홀이 제2 적층 구조물(ST2)을 관통하도록 형성될 수 있다. 상기 제2 적층 구조물(ST2)을 관통하는 관통홀의 측벽은 제2 적층 구조물(ST2)의 높이로 인하여, 제1 적층 구조물(ST1)의 상면에 수직하지 않을 수 있다. 따라서, 관통 희생층들(119)의 상면 및 제2 적층 구조물(ST1)의 관통홀의 하부의 폭은 불연속적일 수 있다. 다음으로, 채널 구조물들(CH)은 제1 적층 구조물(ST1)의 관통 희생층들(119)을 제거하여 제1 적층 구조물(ST1)로부터 제2 적층 구조물(ST2)까지 연장된 채널 관통홀을 형성한 후 이를 매립함으로써 형성될 수 있다. 도 15a 내지 16 c에서 설명한 것과 같이, 채널 구조물들(CH)은 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)에서 각각 두번의 식각 공정에 의하여 헝성되므로, 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)의 경계에서 절곡부를 가질 수 있다. 또한, 제2 영역(R2) 및 제3 영역(R3)을 제외한 제1 영역(R1)에서만 채널 구조물들(CH)이 형성되어 채널 구조물들(CH)이 안정적으로 형성될 수 있으므로, 반도체 장치의 전기적 신뢰성을 높일 수 있다.
도 17a 내지 도 17c를 참조하면, 제1 상부 절연층(290) 상에 제2 상부 절연층(292)을 적층하고, 제2 영역(R2) 및 제3 영역(R3)에서 더미 구조물들(DS)을 형성할 수 있다.
더미 구조물들(DS)은 제 2 영역(R2) 및 제3 영역(R3)에서 제1 및 제2 상부 절연층(290,292)과 1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)을 동시에 관통하는 홀을 형성한 후, 홀 내부에 절연 물질을 채워 형성될 수 있다. 더미 구조물들(DS)의 폭은 채널 구조물들(CH)의 폭보다 크게 형성하고, 더미 구조물들(DS)은 더미 구조물들(DS) 간의 거리가 채널 구조물들(CH) 간의 거리보다 크게 배치될 수 있다. 더미 구조물들(DS)은 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)을 동시에 관통하며, 적층 구조물들(ST1, ST2)의 높이에 의해, 더미 구조물들(DS)의 폭은 더미 구조물들(DS)의 상단에서 더미 구조물들(DS)의 하단까지 연속적으로 감소하는 형태를 가질 수 있다.
도 18a 내지 도 18c를 참조하면, 제2 상부 절연층(292) 상에 제3 상부 절연층(293)을 적층하고, 적층 구조물을 관통하는 개구부들(OP1, OP2, OP3)을 형성할 수 있다. 다음으로, 개구부들(OP1, OP2, OP3)을 통해 제1 영역(R1)에서 제1 내지 제3 수평 절연층들(111, 112, 113)을 제거한 후, 제1 수평 도전층(102)을 형성하고, 희생 절연층들(118, 218)을 도전성 물질로 치환하여 게이트 전극들(130, 230)을 형성할 수 있다.
제1 내지 제3 영역(R1, R2, R3)에서 x 방향으로 연장되는 제1 개구부(OP1)는 제1 내지 제3 상부 절연층(290, 292, 294)과 적층 구조물들(ST1, ST2)을 도 4 내지 도 6의 주 분리 영역들(MS1)과 대응되는 영역에서 식각 공정 수행하여 형성될 수 있다. 제1 및 제2 영역(R2, R2)에서 x 방향으로 연장되는 제2 개구부(OP2)는 제1 내지 제3 상부 절연층(290, 292, 294)과 적층 구조물들(ST1, ST2)을 도 4 내지 도 5의 제1 보조 분리 영역들(MS2a)과 대응되는 영역에서 식각 공정 수행하여 형성될 수 있다. 제3 영역(R3)에서 x 방향으로 연장되는 제3 개구부(OP3)는 제1 내지 제3 상부 절연층(290, 292, 294)과 적층 구조물들(ST1, ST2)을 도 6의 제2 보조 분리 영역들(MS2b)과 대응되는 영역에서 식각 공정 수행하여 형성될 수 있다.
제1 내지 제3 개구부(OP1, OP2, OP3)는 각각 실질적으로 동일한 폭으로 형성될 수 있으며, 제1 개구부(OP1)의 중심으로부터 제2 개구부(OP2)의 중심까지의 거리가 제1 개구부(OP1)의 중심으로부터 제3 개구부(OP3)의 중심까지의 거리보다 크게 형성될 수 있다.
개구부들(OP1, OP2. OP3) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정을 수행하여, 제2 수평 절연층(112)을 노출시킬 수 있다. 노출된 영역으로부터 제2 수평 절연층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 및 제3 수평 절연층들(111, 113)을 제거할 수 있다.
제1 내지 제3 수평 절연층들(111, 112, 113)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제3 수평 절연층들(111, 113)의 제거 공정 시에, 제2 수평 절연층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 내지 제3 수평 절연층들(111, 112, 113)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다.
다음으로, 희생 절연층들(118, 218)은 습식 식각 공정을 이용하여, 층간 절연층들(120, 220) 및 제2 수평 도전층(104)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120, 220) 사이에 복수의 터널부들이 형성될 수 있다. 게이트 전극들(130, 230)을 이루는 도전성 물질은 상기 터널부들을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
다시, 도 4 내지 도 6을 참조하면, 개구부들(OP1, OP2, OP3) 내에 분리 절연층(185)을 형성하여 주 분리 영역(MS1), 제1 보조 분리 영역(MS2a) 및 제2 보조 분리 영역(MS2b)을 형성할 수 있다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 14를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100f)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100f) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 20은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 20을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 제1 및 제2 적층 구조물들(ST1, ST2) 및 채널 구조물들(CH)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 14를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 21은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 21은 도 20의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 20의 반도체 패키지(2003)를 절단선 Ⅴ-Ⅴ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 21을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 20의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 20에서와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 적층 구조물(ST), 적층 구조물(ST)을 관통하는 채널 구조물들(CH), 채널 구조물들(CH)과 전기적으로 연결되는 비트라인들(275), 및 적층 구조물(ST)의 워드라인들(도 19의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다.
확대도에 도시된 것과 같이, 제1 구조물(3100), 제2 구조물(3200) 및 반도체 칩들(2200) 각각에서 기판(101)은 채널 구조물들(CH)이 배치되는 제1 영역(R1) 및 계단 영역에 해당하는 제2 영역(R2), 제3 영역(R3)을 포함할 수 있다. 또한, 제1 구조물(3100), 제2 구조물(3200) 및 반도체 칩들(2200) 각각은 제2 및 제3 영역(R2,R3)에 배치되며, 채널 구조물들(CH)의 폭보다 더 큰 폭을 가진 더미 구조물들(DS)을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조물(ST)을 관통할 수 있으며, 적층 구조물(ST)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
MS1: 주 분리 영역
MS2a: 제1 보조 분리 영역
MS2b: 제2 보조 분리 영역
GS: 하부 분리 영역
SS: 상부 분리 영역
CH: 채널 구조물
DS: 더미 구조물
280: 컨택 플러그

Claims (10)

  1. 제1 영역, 제2 영역, 및 제3 영역을 갖는 기판;
    서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층된 제1 층간 절연층을 포함하는 제1 적층 구조물;
    상기 제1 적층 구조물 상에 배치되며, 상기 제1 영역에서 서로 이격되어 적층되고 상기 제2 영역 및 상기 제3 영역에서 제1 방향을 따라 계단 형태를 이루며 연장되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층된 제2 층간 절연층을 포함하는 제2 적층 구조물;
    상기 제1 내지 제3 영역에서, 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제1 방향에 수직한 제2 방향에서 서로 이격되어 배치되는 주 분리 영역들;
    상기 제1 영역 및 상기 제2 영역에서, 상기 주 분리 영역들 사이에서 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제1 보조 분리 영역들;
    상기 제3 영역에서, 상기 주 분리 영역들 사이에서 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제2 보조 분리 영역들;
    각각 채널층을 포함하고, 제1 폭을 가지며, 상기 제1 적층 구조물 및 상기 제2 적층 구조물 각각을 관통하는 제1 채널 구조물들 및 제2 채널 구조물들; 및
    각각 상기 제1 및 제2 적층 구조물을 관통하며 상기 제1 폭보다 큰 제2 폭을 갖는 더미 구조물들을 포함하고,
    상기 제1 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 제1 피치로 배치되고, 상기 제2 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 상기 제1 피치보다 작은 제2 피치로 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 채널 구조물들은 상기 제1 영역에서 상기 제1 보조 분리 영역들 사이에 배치되고,
    상기 더미 구조물들은 상기 제2 영역에서 상기 제1 보조 분리 영역들 사이에 배치되고, 상기 제3 영역에서 상기 제2 보조 분리 영역들 사이에 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 채널 구조물들은 상기 제1 보조 분리 영역들 사이에 배치되고,
    상기 더미 구조물들은 상기 제2 보조 분리 영역들 사이에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 주 분리 영역들 사이에서 상기 제1 게이트 전극들 중 최하위 게이트 전극을 포함하는 적어도 하나의 상기 제1 게이트 전극을 관통하고, 상기 제1 보조 분리 영역 및 상기 제1 보조 분리 영역과 인접한 제2 보조 분리 영역을 연결하도록 배치된 하부 분리 영역들을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 하부 분리 영역들 각각은 상기 제1 보조 분리 영역과 수평 방향으로 배치되는 제1 부분 및 상기 제2 보조 분리 영역과 수직 방향으로 배치되는 제2 부분을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 더미 구조물들은 절연 물질로 이루어진 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 채널 구조물들의 상단 및 상기 제2 채널 구조물들의 하단을 연결하는 절곡부를 포함하고,
    상기 더미 구조물들의 폭은 상기 제2 적층 구조물의 상부로부터 상기 제1 적층 구조물의 하부까지 연속적으로 작아지는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 영역 및 상기 제2 영역에서, 상기 제1 및 제2 적층 구조물의 상부의 일부를 관통하며 상기 제1 보조 분리 영역들과 상기 제2 방향을 따라 교대로 배치되는 상부 분리 영역들을 더 포함하고,
    상기 주 분리 영역의 중심으로부터 상기 제2 보조 분리 영역의 중심까지의 거리는 상기 주 분리 영역의 중심으로부터 상기 상부 분리 영역의 중심까지의 거리보다 큰 반도체 장치.
  9. 제1 기판; 상기 제1 기판 상의 회로 소자들; 상기 회로 소자들의 상부에 배치되며, 제1 영역, 제2 영역, 및 제3 영역을 갖는 제2 기판; 상기 제1 내지 제3 영역의 상기 제2 기판 상에서 서로 이격되어 적층되고 상기 제2 영역 및 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물; 각각 상기 적층 구조물을 관통하며 채널층을 포함하는 채널 구조물들; 상기 제1 내지 제3 영역 상의 상기 제2 기판 상에서, 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제1 방향에 수직한 제2 방향에서 서로 이격되어 배치되는 주 분리 영역들; 상기 제1 영역 및 상기 제2 영역에서, 주 분리 영역들 사이에서 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제1 보조 분리 영역들; 상기 제3 영역에서, 주 분리 영역들 사이에서 상기 적층 구조물을 관통하며 상기 제1 방향을 따라 연장되며 상기 제2 방향에서 이격되어 배치되는 제2 보조 분리 영역들; 및 상기 주 분리 영역들 사이에서 상기 게이트 전극들 중 최하위 게이트 전극을 포함하는 적어도 하나의 상기 게이트 전극을 관통하고, 각각 서로 인접한 상기 제1 및 제2 보조 분리 영역들 연결하도록 상기 제1 및 제2 보조 분리 영역들 사이에 배치되는 제1 하부 분리 영역들 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 반도체 저장 장치에서, 상기 제1 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 제1 피치로 배치되고, 상기 제2 보조 분리 영역들은 상기 주 분리 영역들 사이에서 상기 제2 방향을 따라 상기 제1 피치보다 작은 제2 피치로 배치되는 전자 시스템.
  10. 제9 항에 있어서,
    상기 반도체 저장 장치에서,
    상기 제1 영역 및 상기 제2 영역에서, 상기 제1 및 제2 적층 구조물의 상부의 일부를 관통하며 상기 제1 보조 분리 영역들과 교대로 배치되는 상부 분리 영역들; 및
    각각 상기 제1 및 제2 적층 구조물을 관통하는 더미 구조물들을 더 포함하고,
    각각의 상기 채널 구조물들은 제1 폭을 가지며, 각각의 상기 더미 구조물들은 상기 제1 폭보다 큰 제2 폭을 갖는 전자 시스템.

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