KR20230160615A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 플레이트층, 및 상기 플레이트층 상에 배치되는 얼라인 키를 포함하고, 상기 얼라인 키는, 상기 플레이트층의 상면에 수직한 제1 방향을 따라 제1 길이를 갖고, 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 길이보다 작은 제2 길이를 가지며, 내부에 에어 갭(air gap)을 포함하는 제1 얼라인층, 및 상기 제1 얼라인층 상에서 상기 제1 얼라인층과 연결되도록 배치되며, 상기 제2 방향을 따라 상기 제2 길이보다 작은 제3 길이를 갖는 제2 얼라인층을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 플레이트층, 및 상기 플레이트층 상에 배치되는 얼라인 키를 포함하고, 상기 얼라인 키는, 상기 플레이트층의 상면에 수직한 제1 방향을 따라 제1 길이를 갖고, 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 길이보다 작은 제2 길이를 가지며, 내부에 에어 갭(air gap)을 포함하는 제1 얼라인층, 및 상기 제1 얼라인층 상에서 상기 제1 얼라인층과 연결되도록 배치되며, 상기 제2 방향을 따라 상기 제2 길이보다 작은 제3 길이를 갖는 제2 얼라인층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 플레이트층, 상기 플레이트층 상에 배치되며, 상기 플레이트층의 상면에 수직한 제1 방향을 따라 순차적으로 적층되어 연결된 제1 및 제2 얼라인층들을 포함하는 얼라인 키, 및 상기 제2 얼라인층의 측면을 덮는 투광층을 포함하고, 상기 제1 및 제2 얼라인층들은 상기 제1 방향을 따라 서로 중첩될 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 및 제2 영역들을 갖는 플레이트층, 상기 플레이트층 아래의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 반도체 저장 장치는, 상기 제1 영역에서, 상기 플레이트층의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들을 포함하는 적층 구조물, 상기 제1 영역에서, 상기 적층 구조물을 관통하며 상기 플레이트층과 접촉하는 채널 구조물, 상기 제1 영역에서, 상기 적층 구조물을 관통하여 상기 제1 방향으로 연장되고, 상기 회로 소자들과 전기적으로 연결되며, 상기 제1 방향을 따라 순차적으로 적층된 제1 및 제2 비아층들을 포함하는 관통 비아, 상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 수평 희생층들을 포함하는 몰드 구조물, 및 상기 제2 영역에서, 상기 몰드 구조물을 관통하며 상기 제1 방향으로 연장되고, 상기 제1 방향을 따라 순차적으로 적층된 제1 및 제2 얼라인층들을 포함하는 얼라인 키를 포함하고, 상기 제1 및 제2 얼라인층들은 상기 제1 방향을 따라 서로 중첩될 수 있다.
얼라인 키가 상하로 적층된 제1 및 제2 얼라인층들을 포함하도록 형성하여, 이를 후속 공정에서 이용함으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8a 내지 도 8d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 9a 내지 도 9i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 1b는 도 1a의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 1a 및 도 1b를 참조하면, 반도체 장치(10)는 플레이트층(11), 플레이트층(11) 상에 배치되는 얼라인 키들(20), 및 얼라인 키들(20)의 측면들을 덮는 투광층(30)을 포함할 수 있다.
플레이트층(11)은 얼라인 키들(20)이 배치되는 하부 구조물일 수 있다. 플레이트층(11)은 반도체 물질을 포함하는 기판을 포함할 수 있으며, 실시예들에 따라 상기 기판 상의 반도체 구조물을 더 포함할 수 있다. 상기 반도체 구조물은, 반도체 소자의 적어도 일부를 구성하는 층들을 포함할 수 있다.
얼라인 키들(20)은 반도체 장치(10)의 제조 공정 중 포토 리소그래피 공정 시에, 상하의 패턴들 사이의 얼라인을 위한 얼라인 키 구조물을 이룰 수 있다. 얼라인 키(20)는, 상면에 단차가 형성된 단차형 얼라인 키와 달리, 얼라인 키에서 반사된 광을 이용하는 투과형 얼라인 키일 수 있다. 이에 따라, 얼라인 키(20)는 단차가 없이 실질적으로 평탄한 상면을 가질 수 있다. 얼라인 키들(20) 각각은, 도 1a에 도시된 것과 같이, 평면도 상에서 일 방향, 예컨대, y 방향으로 연장되는 직사각형, 라인, 세장형, 또는 타원형의 형상을 가질 수 있으며, x 방향으로 서로 이격되어 배치될 수 있다. 다만, 얼라인 키 구조물을 이루는 얼라인 키들(20)의 배열 형태 및 크기 등은 실시예들에서 다양하게 변경될 수 있다.
얼라인 키(20)는 플레이트층(11) 상에 배치되며, 수직 방향, 예컨대 z 방향을 따라 적층된 제1 및 제2 얼라인층들(22, 24)을 포함할 수 있다. 제1 및 제2 얼라인층들(22, 24)은 서로 연결되어 하나의 층을 이룰 수 있다. 본 실시예에서, 제2 얼라인층(24)은 제1 얼라인층(22)의 x 방향을 따른 중심축으로부터 일측, 예컨대 우측으로 쉬프트되어 배치될 수 있다. 제1 얼라인층(22)과 제2 얼라인층(24)의 사이에는 폭이 변경됨에 따른 절곡부(BE)가 형성될 수 있다. 도 1a에 도시된 것과 같이, 제1 얼라인층(22)은 평면도 상에서 제2 얼라인층(24)보다 큰 크기를 가질 수 있다. 이에 따라, 평면도 상에서, 제2 얼라인층(24)은 제1 얼라인층(22) 내에 위치할 수 있으며, 제2 얼라인층(24)은, z 방향에서, 전체가 제1 얼라인층(22)과 중첩될 수 있다.
제1 얼라인층(22)은 플레이트층(11)의 상면에 수평한 방향, 예컨대, x 방향에서 제1 길이(L1)를 갖고, 제2 얼라인층(24)은 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다. 제1 길이(L1) 및 제2 길이(L2)는 최대 길이일 수 있다. 다만, 평균 길이 또는 제1 및 제2 얼라인층들(22, 24)이 연결되는 영역에서의 길이에 대해서도 상기 관계가 동일하게 적용될 수 있다. 제1 얼라인층(22)은 z 방향에서 제3 길이(L3)를 갖고, 제2 얼라인층(24)은 제3 길이(L3)보다 작은 제4 길이(L4)를 가질 수 있다. 제3 길이(L3)는 제1 길이(L1)보다 클 수 있다. 제1 길이(L1) 대 제3 길이(L3)의 비는 길이의 비는 약 10:1 이상일 수 있으며, 예를 들어, 약 10:1 내지 약 100: 1의 범위일 수 있다. 제1 얼라인층(22)은 y 방향에서 제5 길이(L5)를 갖고, 제2 얼라인층(24)은 제5 길이(L5)보다 작은 제6 길이(L6)를 가질 수 있다.
제1 얼라인층(22)은 상면에서의 폭보다 하면에서의 폭이 작을 수 있다. 제1 얼라인층(22)은 높은 종횡비로 인하여 플레이트층(11)을 향하면서 폭이 좁아지는 형상을 가질 수 있으나, 이에 한정되지는 않는다. 제1 얼라인층(22)의 상면은 원뿔 또는 이와 유사한 형상을 이룰 수 있으며, 이에 따라 중앙에서 상단이 가장 높은 레벨에 위치할 수 있다. 다만, 일부 실시예들에서, 제1 얼라인층(22)의 상면은 평탄한 형상을 가질 수도 있을 것이다. 제1 얼라인층(22)은 내부에 에어 갭(air gap)(AG)을 포함할 수 있다. 에어 갭(AG)은, 얼라인 키(20)의 형성 시에, 상대적으로 좁은 폭을 갖는 제2 얼라인층(24)에 대응되는 개구부를 통과하여 증착 물질이 증착되어 제1 얼라인층(22)을 형성함에 따른 것일 수 있다. 다만, 실시예들에서 에어 갭(AG)의 크기 및 형상 등은 다양하게 변경될 수 있다.
제2 얼라인층(24)은 제1 얼라인층(22)을 일부 리세스한 형태로 제1 얼라인층(22)과 연결될 수 있다. 제2 얼라인층(24)도 플레이트층(11)을 향하면서 폭이 좁아지는 형상을 가질 수 있으며, 상면에서의 폭보다 하면에서의 폭이 작을 수 있으나, 이에 한정되지는 않는다. 제2 얼라인층(24)은 내부에 에어 갭을 포함하지 않을 수 있다.
제1 및 제2 얼라인층들(22, 24)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질은 제1 및 제2 얼라인층들(22, 24)에서 하나의 층을 이룰 수 있다. 예를 들어, 제1 및 제2 얼라인층들(22, 24)은 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나의 금속 물질 또는 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 다만, 제1 및 제2 얼라인층들(22, 24)이 반사 가능한 물질을 포함하는 범위에서, 제1 및 제2 얼라인층들(22, 24)의 물질은 다양하게 변경될 수 있다.
투광층(30)은 얼라인 키들(20)의 측면들을 둘러싸도록 배치될 수 있다. 투광층(30)은 제1 얼라인층(22)과 동일 레벨에 배치되는 하부층 및 제2 얼라인층(24)과 동일 레벨에 배치되는 상부층을 포함할 수 있다. 다만, 투광층(30)에서 상기 하부층과 상기 상부층이 동일한 물질인 경우, 그 사이의 계면은 구분되지 않을 수 있다. 투광층(30)은 광이 투과할 수 있는 물질로 이루어질 수 있다. 이에 의해, 평면도 상에서 제2 얼라인층(24)뿐 아니라, 제1 얼라인층(22)도 인식될 수 있으며, 제1 및 제2 얼라인층들(22, 24) 중 적어도 하나를 이용하여 얼라인이 수행될 수 있다. 투광층(30)은, 예를 들어 절연 물질을 포함할 수 있다. 투광층(30)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 2a 및 도 2b는 도 1a 및 도 1b에 대응하는 영역을 도시한다.
도 2a 및 도 2b를 참조하면, 반도체 장치(10a)의 얼라인 키(20a)에서, 제2 얼라인층(24)은 x 방향을 따른 중심축이 제1 얼라인층(22)의 중심축과 일치하도록 배치될 수 있다. 본 실시예에서도 제1 얼라인층(22)은 플레이트층(11)의 상면에 수평한 방향, 예컨대, x 방향에서 제1 길이(L1a)를 갖고, 제2 얼라인층(24)은 제1 길이(L1a)보다 작은 제2 길이(L2a)를 가질 수 있다.
이와 같이, 실시예들에서, 제1 얼라인층(22)과 제2 얼라인층(24)의 정렬 정도는 다양하게 변경될 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 3a 및 도 3b는 도 1a 및 도 1b에 대응하는 영역을 도시한다.
도 3a 및 도 3b를 참조하면, 반도체 장치(10b)의 얼라인 키(20b)에서, 제1 얼라인층(22)은 플레이트층(11)의 상면에 수평한 방향, 예컨대, x 방향에서 제1 길이(L1b)를 갖고, 제2 얼라인층(24)은 제1 길이(L1b)와 실질적으로 동일한 제2 길이(L2b)를 가질 수 있다.
제1 길이(L1b) 및 제2 길이(L2b)는 각각 제1 및 제2 얼라인층들(22, 24)의 최대 길이 또는 최대 폭일 수 있다. 이에 따라, 도 3a의 평면도 상에서, 제1 및 제2 얼라인층들(22, 24)의 외주면들은 중첩되거나 거의 중첩될 수 있다. 이 경우에도, 제1 얼라인층(22)과 제2 얼라인층(24)이 연결되는 영역에는 폭의 변경에 따른 절곡부(BE)가 형성될 수 있다.
또한, 제2 얼라인층(24)은, 도 2a 및 도 2b의 실시예에서와 같이, x 방향을 따른 중심축이 제1 얼라인층(22)의 중심축과 일치하도록 배치될 수 있다. 다만, 일부 실시예들에서, 제2 얼라인층(24)은, 도 1a 및 도 1b의 실시예에서와 같이, x 방향을 따른 중심축이 제1 얼라인층(22)의 중심축과 일치하지 않을 수도 있을 것이다.
이와 같이, 실시예들에서, 제1 얼라인층(22)과 제2 얼라인층(24)의 플레이트층(11)의 상면에 수평한 일 방향에서의 상대적인 길이는, 제2 얼라인층(24)의 길이가 제1 얼라인층(22)의 길이와 동일하거나 그보다 작은 범위에서 다양하게 변경될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4a 및 도 4b는 각각 도 1b에 대응하는 영역을 도시한다.
도 4a를 참조하면, 반도체 장치(10c)의 얼라인 키(20c)에서, 제1 얼라인층(22)은 에어 갭을 포함하지 않을 수 있다. 이는 얼라인 키(20c)를 이루는 물질 및/또는 얼라인 키(20c)의 형성 공정의 조건 등에 따른 것일 수 있다.
도 4b를 참조하면, 반도체 장치(10d)의 얼라인 키(20d)는 제1 및 제2 얼라인층들(22, 24)의 외측면을 덮는 배리어층(21)을 더 포함할 수 있다.
배리어층(21)은 예를 들어, 제1 및 제2 얼라인층들(22, 24) 물질의 확산 방지막(diffusion barrier) 또는 보호층일 수 있다. 배리어층(21)은 제1 및 제2 얼라인층들(22, 24)의 외표면을 덮으며 연속적으로 연장될 수 있다. 배리어층(21)은 제2 얼라인층(24)의 측면으로부터, 제1 얼라인층(22)의 측면 및 하면을 따라 연장될 수 있다. 배리어층(21)은, 예컨대, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도들이다. 도 5b는 도 5a의 절단선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'를 따른 단면을 도시하고, 도 5c는 도 5a의 절단선 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 5a 내지 도 5c를 참조하면, 반도체 장치(100)는 메모리 셀들이 배치되는 메모리 소자 영역(MC) 및 얼라인 키들(180)이 배치되는 얼라인 키 영역(KEY)을 포함할 수 있다. 얼라인 키 영역(KEY)은 메모리 소자 영역(MC)의 외측에 위치하는 영역일 수 있다. 일부 실시예들에서, 얼라인 키 영역(KEY)은 메모리 소자 영역들(MC) 사이의 스크라이브 레인(scribe lane)에 위치할 수 있으며, 이 경우, 반도체 장치(100)는 다이싱(dicing)되기 전의 반도체 구조물일 수 있다.
반도체 장치(100)는 제1 기판(201)을 포함하는 제1 반도체 구조물(S1) 및 제2 기판(101)을 포함하는 제2 반도체 구조물(S2)을 포함할 수 있다. 제2 반도체 구조물(S2)은 제1 반도체 구조물(S1) 상에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 제2 반도체 구조물(S2)이 제1 반도체 구조물(S1)의 아래에 배치될 수도 있다.
제1 반도체 구조물(S1)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 및 주변 영역 절연층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은, 회로 소자들(220) 및 소스/드레인 영역들(205)과 전기적으로 연결되는 회로 배선 구조물을 이룰 수 있다. 회로 콘택 플러그들(270)은 원기둥 형상을 갖고, 회로 배선 라인들(280)은 라인 형태를 가질 수 있다. 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자(220)를 덮도록 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있으며, 하나 이상의 절연층을 포함할 수 있다.
제1 반도체 구조물(S1)은, 얼라인 키 영역(KEY)에서, 상기 구성들 중 적어도 하나를 포함할 수 있다. 예를 들어, 얼라인 키 영역(KEY)은 주변 영역 절연층(290)을 포함할 수 있다. 얼라인 키 영역(KEY)에는 회로 소자들(220) 및 회로 배선 라인들(280)이 배치되지 않을 수 있으나, 이에 한정되지는 않는다.
제2 반도체 구조물(S2)은, 제1 및 제2 영역들(R1, R2)을 가지는 제2 기판(101), 제2 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 제1 영역(R1)에서 게이트 전극들(130)의 적층 구조물(GS)을 관통하도록 배치되는 채널 구조물들(CH), 게이트 전극들(130)의 적층 구조물(GS)을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 제2 영역(R2)에서 게이트 전극들(130)의 단부 영역들과 연결되며 수직하게 연장되는 게이트 콘택들(160), 제2 반도체 구조물(S2)으로부터 제1 반도체 구조물(S1) 내로 연장되는 관통 비아들(170), 및 수평 희생층들(118)의 몰드 구조물을 관통하며 연장되는 얼라인 키들(180)을 포함할 수 있다. 제2 반도체 구조물(S2)은 기판 절연층(121), 게이트 전극들(130)의 아래에 배치되는 제1 및 제2 수평 도전층들(102, 104), 제2 영역(R2) 상에서 게이트 전극들(130)의 아래에 배치되는 수평 절연층(110), 게이트 전극들(130)의 일부를 관통하는 상부 분리 영역들(SS), 제2 영역(R2)에서 게이트 전극들(130)의 적층 구조물(GS)을 관통하도록 배치되는 서포트 구조물들(DCH), 제2 기판(101)과 연결되며 수직하게 연장되는 기판 콘택들(165), 채널 구조물들(CH) 및 게이트 콘택들(160) 상의 상부 콘택들(195), 및 게이트 전극들(130)을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제2 기판(101)의 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로, 상기 메모리 셀들을 제1 반도체 구조물(S1)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제2 영역(R2)의 외측에는 제2 기판(101)이 배치되지 않을 수 있다.
제2 기판(101)은 플레이트층으로도 지칭될 수 있으며, 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있다. 제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제1 영역(R1)에서 제2 기판(101)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 5c의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 제2 영역(R2)의 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 일부 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 제2 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 동일 레벨로 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 제2 영역(R2) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
기판 절연층(121)은 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)과 동일한 레벨에 배치될 수 있다. 기판 절연층(121)은 제2 기판(101)의 외측 및 제2 영역(R2) 내에 배치될 수 있으며, 제1 영역(R1)에도 더 배치될 수 있다. 기판 절연층(121)은, 제1 및 제2 영역들(R1, R2)에서, 예를 들어, 관통 비아들(170)이 배치되는 영역에 배치될 수 있다. 기판 절연층(121)의 하면은 제2 기판(101)의 하면과 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 기판 절연층(121)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 층간 절연층들(120)과 함께 적층 구조물(GS)을 이룰 수 있다. 적층 구조물(GS)은 수직하게 적층된 하부 및 상부 적층 구조물들을 포함할 수 있다. 다만, 실시예들에 따라, 적층 구조물(GS)은 단일 적층 구조물로 이루어질 수도 있을 것이다.
게이트 전극들(130)은, 하부에서부터, 소거 동작에 이용되는 소거 트랜지스터를 이루는 소거 게이트 전극들, 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들, 복수의 메모리 셀들을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 상기 메모리 게이트 전극들의 개수가 결정될 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상기 하부 게이트 전극 및/또는 상기 상부 게이트 전극들에 인접한 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
도 5a에 도시된 것과 같이, 게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2)에서 연속적으로 연장되는 제1 분리 영역들(MS1)에 의하여, y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 상기 메모리 게이트 전극들은 하나의 메모리 블록 내에서 각각 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 제2 영역(R2)의 일부에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어, 층간 절연층들(120) 및 다른 게이트 전극들(130)로부터 상부로 상면들이 노출되는 단부 영역들을 각각 가질 수 있으며, 상기 단부 영역들에서 게이트 콘택들(160)과 각각 연결될 수 있다. 게이트 전극들(130)은 상기 단부 영역들에서 증가된 두께를 가질 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
수평 희생층들(118)은 얼라인 키 영역(KEY)에서 층간 절연층들(120)과 교대로 적층되어, 몰드 구조물(DS)을 이룰 수 있다. 수평 희생층들(118)은 게이트 전극들(130)과 동일 두께로 배치되며, 게이트 전극들(130)과 동일 레벨에 배치될 수 있다. 수평 희생층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있다. 수평 희생층들(118)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1)에서 제2 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 실시예들에 따라, 제1 영역(R1)의 단부에 배치된 채널 구조물들(CH)은 적어도 일부가 더미 채널들일 수 있다. 도 5a에서, 채널 구조물들(CH)은 y 방향을 따라, 인접하는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 사이에 지그재그 형태로 9개가 배치된 것으로 도시되었으나, 채널 구조물들(CH)의 개수는 이에 한정되지 않는다.
채널 구조물들(CH)은 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 채널 구조물들(CH)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CH) 각각은 채널 홀 내에 배치된 채널층(140), 게이트 유전층(145), 채널 매립 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 도 5c의 확대도에 도시된 것과 같이, 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 두께 및 형태는 실시예들에서 다양하게 변경될 수 있다.
서포트 구조물들(DCH)은 제2 영역(R2)에서 제2 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 도 5a에 도시된 것과 같이, 서포트 구조물들(DCH)은 각각의 게이트 콘택들(160)을 네 방향에서 둘러싸도록 배치될 수 있다. 다만, 실시예들에서 서포트 구조물들(DCH)의 배열 형태는 다양하게 변경될 수 있다. 서포트 구조물들(DCH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
서포트 구조물들(DCH)은 x-y 평면에서 원형, 타원형, 또는 이와 유사한 형상을 가질 수 있다. 서포트 구조물들(DCH)의 직경 또는 최대 폭은 채널 구조물들(CH)보다 클 수 있으나, 이에 한정되지는 않는다. 서포트 구조물들(DCH)은 관통 비아(170)에 대응되도록, 하부 영역과 상부 영역 사이에 폭 변경에 의한 절곡부가 형성된 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 일부 실시예들에서, 서포트 구조물들(DCH)은 관통 비아(170)의 제1 비아층(172)에 대응되는 크기 및 형상을 가질 수도 있을 것이다.
서포트 구조물들(DCH)은 채널 구조물들(CH)과 동일하거나 다른 내부 구조를 가질 수 있다. 예를 들어, 서포트 구조물들(DCH)은 도전층을 포함하지 않을 수 있으며, 절연 물질, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하고, 아래의 제1 및 제2 수평 도전층들(102, 104) 및 수평 절연층(110)을 더 관통하여, 제2 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 x 방향을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 예를 들어, 제2 중앙 분리 영역들(MS2a)은 제1 영역(R1)에서 하나로 연장되며, 제2 영역(R2)에서 x 방향을 따라 단속적으로 연장될 수 있다. 제2 보조 분리 영역들(MS2b)은 제2 영역(R2)에만 배치될 수 있으며, x 방향을 따라 단속적으로 연장될 수 있다. 다만, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 배치 순서, 개수 등은 도 5a에 도시된 것에 한정되지는 않는다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에는 분리 절연층(105)이 배치될 수 있다. 분리 절연층(105)은 높은 종횡비로 인하여 제2 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 제2 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 분리 절연층(105)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상부 분리 영역들(SS)은, 도 5a에 도시된 것과 같이, 제1 영역(R1)에서, 제1 분리 영역들(MS1)과 제2 중앙 분리 영역(MS2a)의 사이 및 제2 중앙 분리 영역들(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(R2)의 일부 및 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 5c에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(103)을 포함할 수 있다. 상부 분리 절연층(103)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
게이트 콘택들(160)은 제2 영역(R2)에서 최상부의 게이트 전극들(130)의 단부 영역들과 연결될 수 있다. 게이트 콘택들(160)은 셀 영역 절연층(190)의 적어도 일부를 관통하고, 상부로 노출된 게이트 전극들(130) 각각과 연결될 수 있다. 일부 실시예들에서, 게이트 콘택들(160)은 적층 구조물(GS) 전체를 관통하고, 수평 절연층(110), 제2 수평 도전층(104), 및 제2 기판(101)을 관통하여, 제1 반도체 구조물(S1) 내의 회로 배선 라인들(280)과 연결될 수도 있다. 이 경우, 게이트 콘택들(160)은 별도의 절연층에 의해 각각의 상기 단부 영역들 아래의 다른 게이트 전극들(130)과 이격될 수 있으며, 제2 수평 도전층(104) 및 제2 기판(101)과도 이격될 수 있다.
게이트 콘택들(160)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 게이트 콘택들(160)은 내부에 에어 갭을 가질 수도 있다.
기판 콘택들(165)은 셀 영역 절연층(190)을 관통하고 제2 기판(101)과 연결될 수 있다. 기판 콘택들(165)은 게이트 콘택들(160)과 동일하거나 유사한 형상을 가지며, 게이트 콘택들(160)과 동일한 물질을 포함할 수 있다.
관통 비아들(170)은 제2 반도체 구조물(S2)의 메모리 셀들과 제1 반도체 구조물(S1)의 회로 소자들(220)을 전기적으로 연결하도록 배치될 수 있다. 관통 비아들(170)은 적층 구조물(GS)을 관통하여 회로 배선 라인들(280)과 연결될 수 있다. 관통 비아들(170)은, 적층 구조물(GS) 내의 수평 희생층들(118)이 잔존하는 영역에서, 수평 희생층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하도록 배치될 수 있다. 관통 비아들(170)은 제1 영역(R1)에서도 희생층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하도록 더 배치될 수 있으며, 제2 기판(101)의 외측에도 더 배치될 수 있다.
관통 비아(170)는 z 방향으로 적층된 제1 및 제2 비아층들(172, 174)을 포함할 수 있다. 제1 및 제2 비아층들(172, 174) 각각은 제1 및 제2 얼라인층들(182, 184) 각각에 대응되는 레벨에 위치할 수 있다. 관통 비아(170)는 서포트 구조물(DCH)에 대응되는 구조를 가질 수 있다. 본 명세서에서, "대응되는 구조"는 동일하거나, 동일하지는 않으나 스케일만 변경된 구조를 의미할 수 있다. 하부의 제1 비아층(172)은 상부의 제2 비아층(174)에 비하여 상대적으로 긴 길이를 가질 수 있다. 제1 비아층(172)은 내부에 에어 갭(AG)을 포함할 수 있으나, 이에 한정되지는 않는다. 제2 비아층(174)은 제1 비아층(172)보다 큰 직경 또는 폭을 가질 수 있다. 제2 비아층(174)은 제1 비아층(172)의 중앙에 배치될 수 있다. 제1 및 제2 비아층들(172, 174)은 z 방향을 따라 서로 중첩될 수 있다. 제2 비아층(172)은 전체가 z 방향을 따라 제1 비아층(172)과 중첩될 수 있다. 관통 비아들(170)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다.
얼라인 키들(180)은 얼라인 키 영역(KEY)에 배치될 수 있다. 얼라인 키들(180)은 도 5a에 도시된 것과 같이, 일정 패턴을 이루어 배열되어 얼라인 키 구조물들(AK1, AK2)을 이룰 수 있다. 얼라인 키 구조물들(AK1, AK2)은 반도체 장치(100)의 제조 공정 중 포토 리소그래피 공정 시에, 상하의 패턴들 사이의 얼라인을 위한 얼라인 키들이 배치되는 영역일 수 있다. 다만, 얼라인 키 구조물들(AK1, AK2)의 개수, 각각의 얼라인 키 구조물들(AK1, AK2) 내에서 얼라인 키들(180)이 이루는 패턴의 형태 및 크기 등은 실시예들에서 다양하게 변경될 수 있다.
얼라인 키(180)는 몰드 구조물(DS) 및 기판 절연층(121)을 관통하여 제1 반도체 구조물(S1) 내로 연장될 수 있다. 얼라인 키(180)는 관통 비아(170)와 실질적으로 동일한 레벨에 배치될 수 있다. 얼라인 키(180)의 상단은 관통 비아(170)의 상단과 실질적으로 동일한 레벨에 위치할 수 있다. 일부 실시예들에서, 얼라인 키(180)의 하단은 관통 비아(170)의 하단보다 낮은 레벨에 위치할 수도 있다. 얼라인 키(180)는 z 방향으로 적층된 제1 및 제2 얼라인층들(182, 184)을 포함할 수 있다. 제1 및 제2 얼라인층들(182, 184)은 z 방향에서 서로 완전히 중첩될 수 있다.
하부의 제1 얼라인층(182)은 제1 비아층(172)과 동일한 레벨에 위치하고, 상부의 제2 얼라인층(184)에 비하여 상대적으로 긴 길이를 가질 수 있다. 제1 얼라인층(182)의 상단은 제1 비아층(172)의 상단 및 서포트 구조물(DCH)의 상단과 동일하거나 유사한 레벨에 배치될 수 있다. 제1 얼라인층(182)은 내부에 에어 갭(AG)을 포함할 수 있으나, 이에 한정되지는 않는다. 제2 얼라인층(184)은 제2 비아층(174)과 동일한 레벨에 위치하고, 제1 얼라인층(182)보다 작은 직경 또는 폭을 가질 수 있다. 제2 얼라인층(184)은 제1 얼라인층(182)의 중앙에 배치되거나 일 방향으로 쉬프트되어 배치될 수 있다. 얼라인 키들(180)은 관통 비아들(170)과 동일한 물질을 포함할 수 있다. 이 외에, 얼라인 키들(180)에 대해서는, 도 1a 및 도 1b를 참조하여 상술한 얼라인 키(20)에 대한 설명이 동일하게 적용될 수 있다. 또한, 일부 실시예들에서, 얼라인 키들(180)은 도 2a 내지 도 4b를 참조하여 상술한 얼라인 키(20a, 20b, 20c, 20d)와 같이 변경될 수 있다.
상부 콘택들(195)은 제2 반도체 구조물(S2) 내의 메모리 셀들과 전기적으로 연결되는 셀 배선 구조물을 구성할 수 있다. 상부 콘택들(195)은 채널 구조물들(CH), 게이트 콘택들(160), 기판 콘택들(165), 관통 비아들(170), 및 얼라인 키들(180)과 연결되며, 채널 구조물들(CH) 및 게이트 전극들(130)과 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 상기 셀 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 다양하게 변경될 수 있다. 상부 콘택들(195)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 일부 실시예들에서, 얼라인 키들(180) 상의 상부 콘택들(195)은 생략될 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 게이트 전극들(130)의 적층 구조물(GS), 몰드 구조물(DS) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수도 있다.
셀 영역 절연층(190)은 적어도 얼라인 키들(180) 및 관통 비아들(170)의 상면 상에서는 투광성 물질로 이루어질 수 있다. 예를 들어, 제2 얼라인층(184)의 측면을 덮으며, 제2 얼라인층(184)과 동일 레벨에 위치하는 셀 영역 절연층(190)의 영역은 투광성 물질로 이루어질 수 있다. 이에 의해, 상부 콘택들(195) 등의 상기 셀 배선 구조물의 형성 시에, 셀 영역 절연층(190)을 투과하여 제1 얼라인층(182)으로부터 반사된 광을 이용하여 얼라인이 수행될 수 있다. 다만, 상기 얼라인은 제2 얼라인층(184)을 이용하여 수행될 수도 있을 것이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 6a 및 도 6b는 각각 도 5b에 대응되는 영역을 도시한다.
도 6a를 참조하면, 반도체 장치(100a)에서는, 얼라인 키 영역(KEY)의 얼라인 키(180a)의 형상이 도 5b의 실시예에서와 다를 수 있다. 얼라인 키(180a)의 상단은 관통 비아(170)의 상단과 실질적으로 동일한 레벨에 위치하고, 얼라인 키(180a)의 하단은 관통 비아(170)의 하단보다 높은 레벨에 위치할 수 있다. 본 실시예에서, 얼라인 키(180a)는 몰드 구조물(DS)의 일부만 관통할 수 있으며, 제1 반도체 구조물(S1) 내로 연장되지 않을 수 있다.
이러한 구조는, 얼라인 키(180a)와 관통 비아(170)의 x 방향 및/또는 y 방향을 따른 폭의 차이에 따른 것일 수 있다. 예를 들어, 본 실시예에서, x 방향을 따른 얼라인 키(180a)의 폭은 관통 비아(170)의 폭보다 작을 수 있으나, 이에 한정되지는 않는다. 실시예들에서, 얼라인 키(180a)의 하단의 레벨은 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서, 얼라인 키(180a)의 하단은 기판 절연층(121) 내에 위치할 수도 있을 것이다.
도 6b를 참조하면, 반도체 장치(100b)에서, 서포트 구조물들(DCHb)은 에어 갭(AG)으로만 이루어질 수 있다. 서포트 구조물들(DCHb)은 셀 영역 절연층(190), 적층 구조물(GS), 제2 수평 도전층(104), 수평 절연층(110), 및 제2 기판(101)에 의해 정의될 수 있다.
서포트 구조물들(DCHb)의 상단은 제1 비아층(172)의 상단 및 제1 얼라인층(182)의 상단과 동일하거나 유사한 레벨에 위치할 수 있다. 다만, 관통 비아(170) 및 얼라인 키(180)는 각각 제2 비아층(174) 및 제2 얼라인층(184)을 포함하므로, 상단들의 위치가 명확히 인식되지 않을 수도 있다. 서포트 구조물들(DCHb)의 상단은 관통 비아(170)의 상단 및 얼라인 키(180)의 상단보다 낮은 레벨에 위치할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 7은 도 5b에 대응되는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100c)는 웨이퍼 본딩 방식으로 접합된 제1 반도체 구조물(S1c) 및 제2 반도체 구조물(S2c)을 포함할 수 있다.
제1 반도체 구조물(S1c)에 대해서는 도 5a 내지 도 5c를 참조하여 상술한 설명이 동일하게 적용될 수 있다. 다만, 제1 반도체 구조물(S1c)은, 본딩 구조물인, 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)을 더 포함할 수 있다. 제1 본딩 비아들(298)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(299)은 적어도 일부가 제1 본딩 비아들(298) 상에서 제1 본딩 비아들(298)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 반도체 구조물(S2c)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 본딩 패드들(199)과 함께 제1 반도체 구조물(S1c)과 제2 반도체 구조물(S2c)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 반도체 구조물(S2c)에 대해서는, 다른 설명이 없는 경우, 도 1 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다. 제2 반도체 구조물(S2c)은 배선 구조물인 셀 배선 라인들(196)을 더 포함할 수 있으며, 본딩 구조물인 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 제2 반도체 구조물(S2c)은 기판(101)의 상면을 덮는 패시베이션층(106)을 더 포함할 수 있다. 제2 반도체 구조물(S2c)에서, 관통 비아(170c)는 하단이 패시베이션층(106)의 상면을 통해 노출될 수 있다.
관통 비아(170c)는 아래에서부터 적층 구조물(GS) 및 기판 절연층(121)을 관통하여 패시베이션층(106)을 통해 노출될 수 있다. 도시하지는 않았으나, 관통 비아(170c) 상에는 입출력 패드 등이 더 배치될 수 있다. 다만, 일부 실시예들에서, 관통 비아(170c)는 제2 영역(R2)에 배치되지 않고, 게이트 전극들(130)의 외측에만 배치될 수도 있을 것이다.
셀 배선 라인들(196)은 상부 콘택들(195)과 제2 본딩 비아들(198)을 연결할 수 있다. 다만, 실시예들에서, 배선 구조물을 이루는 비아들 및 배선 라인들의 층 수 및 배치 형태는 다양하게 변경될 수 있다. 셀 배선 라인들(196)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 셀 배선 라인들(196)의 아래에 배치될 수 있다. 제2 본딩 비아들(198)은 셀 배선 라인들(196) 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 반도체 구조물(S1c)의 제1 본딩 패드들(299)과 접합될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 반도체 구조물(S1c) 및 제2 반도체 구조물(S2c)은, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 반도체 구조물(S1c) 및 제2 반도체 구조물(S2c)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 셀 영역 절연층(190) 각각의 일부를 이루며, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 반도체 구조물(S1c) 및 제2 반도체 구조물(S2c)은 별도의 접착층 없이 접합될 수 있다.
도 8a 내지 도 8d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 8a 내지 도 8d는 도 1b에 대응되는 단면을 도시한다.
도 8a를 참조하면, 플레이트층(11) 상에 투광층(30)(도 1b 참조)의 하부층(30a)을 형성하고, 이를 관통하는 제1 개구부(OP1)를 형성할 수 있다.
하부층(30a)은 증착 공정 등에 의해 형성할 수 있다. 제1 개구부(OP1)는 예를 들어, 건식 식각 공정에 의해 형성할 수 있다. 제1 개구부(OP1)는 y 방향으로 연장되는 트렌치 형상을 가질 수 있으나, 이에 한정되지는 않는다.
도 8b를 참조하면, 투광층(30)(도 1b 참조)의 상부층(30b)을 형성하여, 제1 개구부(OP1)에 에어 갭(AG)을 형성할 수 있다.
상부층(30b)은 하부층(30a)과 동일하거나 다른 물질일 수 있다. 상부층(30b)은 예를 들어, 스텝-커버리지(step-coverage)가 좋지 않은 공정 조건에서 형성함으로써, 제1 개구부(OP1)를 채우지 않고 제1 개구부(OP1)의 상부를 덮도록 형성될 수 있다. 이에 의해, 제1 개구부(OP1) 내에는 에어 갭(AG)이 형성될 수 있다. 본 단계에서, 에어 갭(AG)은, 하부층(30a) 및 상부층(30b)을 포함하는 투광층(30) 및 플레이트층(11)에 의해 정의될 수 있다. 다만, 실시예들에서, 에어 갭(AG)의 상단의 형태, 에어 갭(AG) 상의 상부층(30b)의 두께 등은 다양하게 변경될 수 있다.
도 8c를 참조하면, 에어 갭(AG)과 연결되는 제2 개구부(OP2)를 형성할 수 있다.
에어 갭(AG) 상에, 상부층(30b)을 관통하여 에어 갭(AG)을 오픈시키는 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)는 제1 개구부(OP1)보다 작은 폭을 갖도록 형성될 수 있다. 이에 의해, 제1 개구부(OP1)와 제2 개구부(OP2)의 사이에는 절곡부(BE)가 형성될 수 있다.
도 8d를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 반사성 물질을 증착하여 제1 및 제2 얼라인층들(22, 24)을 포함하는 얼라인 키(20)를 형성할 수 있다. 도 8d는 상기 반사성 물질이 일부 형성된 상태를 도시한다.
제2 개구부(OP2)를 통해 제1 개구부(OP1) 내로 증착 물질이 공급될 수 있다. 상기 반사성 물질의 증착은 제2 개구부(OP2)의 측면으로부터, 제1 개구부(OP1)의 측면 및 바닥면을 따라 이루어질 수 있다. 제2 개구부(OP2)의 폭이 상대적으로 좁으므로, 증착이 어느 두께 이상 진행되면 제2 개구부(OP2)가 상기 증착 물질로 채워져 제1 개구부(OP1)로 상기 증착 물질이 공급되지 못할 수 있다. 이 경우, 도 1b와 같이 제1 개구부(OP1) 내에는 에어 갭(AG)이 형성될 수 있다. 상기 반사성 물질은 예를 들어, 금속 물질 또는 반도체 물질일 수 있으나, 이에 한정되지는 않는다.
본 실시예에 의하면, 제2 개구부(OP2)를 형성하고 이를 통해 반사성 물질을 포함하는 제1 및 제2 얼라인층들(22, 24)을 형성함으로써, 얼라인 키(20)가 형성될 수 있다.
반도체 장치의 메인 영역에서 에어 갭을 형성하는 단계가 수행되는 경우, 얼라인 키(20)를 포함하는 얼라인 키 영역에서도, 도 8b에서와 같이, 에어 갭(AG)이 형성될 수 있다. 이 경우, 에어 갭(AG)으로 이루어진 얼라인 키는 후속 단계에서 투과형 얼라인 키로 기능하기 어려워, 이전 단계에서 형성된 구조물을 얼라인에 이용하여야 하며, 이 경우 오정렬(misaling)이 증가할 수 있다. 따라서, 상기 메인 영역에서 에어 갭을 형성하는 공정이 수행되더라도, 상기 얼라인 키 영역에서는 도 8c 및 도 8d에서와 같이, 제2 개구부(OP2)를 통해 반사성 물질을 포함하는 얼라인 키(180)를 형성함으로써, 후속 공정에서 얼라인 키(180)를 얼라인에 이용할 수 있다.
도 9a 내지 도 9i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 9a 내지 도 9i는 도 5b에 대응되는 단면을 도시한다.
도 9a를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 회로 배선 구조물들을 포함하는 주변 회로 영역인 제1 반도체 구조물(S1)을 형성하고, 제1 반도체 구조물(S1) 상에, 메모리 셀 영역인 제2 반도체 구조물(S2)이 제공되는 제2 기판(101), 수평 절연층(110), 제2 수평 도전층(104), 및 기판 절연층(121)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 회로 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 회로 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 및 제2 수평 절연층들(111, 112)은 교대로 제2 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 5b의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 수평 절연층들(111)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 후속의 수평 희생층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들, 예를 들어 제2 기판(101)의 제2 영역(R2)에서 일부가 패터닝 공정에 의해 제거될 수 있다. 제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다.
기판 절연층(121)은 관통 비아(170)(도 5b 참조)가 배치될 영역을 포함하는 일부 영역에서, 제2 기판(101)을 관통하도록 형성될 수 있다. 기판 절연층(121)은 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해 기판 절연층(121)의 상면은 제2 수평 도전층(104)의 최상면과 실질적으로 공면을 이룰 수 있다.
도 9b를 참조하면, 제2 수평 도전층(104) 상에 층간 절연층들(120) 및 수평 희생층들(118)을 교대로 적층하여 몰드 구조물(DS)을 형성할 수 있다.
수평 희생층들(118)은 후속 공정을 통해 게이트 전극들(130)(도 5b 참조)로 교체되는 층들일 수 있다. 수평 희생층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 희생층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 또한, 층간 절연층들(120) 및 수평 희생층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 제2 영역(R2)에서 상부의 수평 희생층들(118)이 아래의 수평 희생층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 수평 희생층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 수평 희생층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다. 다음으로, 상기 단차 구조 상에 수평 희생층들(118)을 더 형성하여 각 영역에서 최상부에 위치하는 희생층을 두껍게 형성할 수 있다.
다음으로, 수평 희생층들(118)과 층간 절연층들(120)의 상기 적층 구조물을 덮는 셀 영역 절연층(190)의 일부를 형성할 수 있다.
도 9c를 참조하면, 몰드 구조물(DS)을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 도 5c에 도시된 것과 같이, 수평 희생층들(118)의 일부 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역(SS)을 형성할 수 있다. 상부 분리 영역(SS)을 형성하기 위하여, 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 수평 희생층들(118) 및 층간 절연층들(120)을 제거한 후, 절연 물질을 증착하여 상부 분리 절연층(103)을 형성할 수 있다.
다음으로, 채널 구조물들(CH)은 제1 영역(R1)에서 몰드 구조물(DS)을 관통하도록 채널 홀들을 형성한 후, 상기 채널 홀들을 매립함으로써 형성될 수 있다. 구체적으로, 상기 채널 홀들 내에 게이트 유전층(145), 채널층(140), 채널 매립 절연층(150), 및 채널 패드들(155)을 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 매립 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 패드들(155)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 9d를 참조하면, 셀 영역 절연층(190) 및 몰드 구조물(DS)을 관통하여 제1 반도체 구조물(S1)로 연장되는 제1 및 제2 홀들(H1, H2) 및 제1 키 개구부(KO1)를 형성할 수 있다.
패터닝된 마스크층을 이용하여 제1 및 제2 홀들(H1, H2) 및 제1 키 개구부(KO1)를 함께 형성할 수 있다. 제1 및 제2 홀들(H1, H2)은 원기둥 형상으로 형성되고, 제1 키 개구부(KO1)는 y 방향으로 연장되는 트렌치 형태로 형성될 수 있다.
도 6a의 실시예의 얼라인 키(180a)는 본 단계에서 키 개구부(KO1)의 하단이 상대적으로 높게 형성되어 제조될 수 있다.
도 9e를 참조하면, 셀 영역 절연층(190)을 더 형성하여, 제1 및 제2 하부 홀들(H1, H2) 및 제1 키 개구부(KO1) 내에 에어 갭들(AG)을 형성할 수 있다.
본 단계는 도 8b를 참조하여 상술한 공정과 동일하거나 유사하게 수행될 수 있다. 제1 및 제2 하부 홀들(H1, H2) 및 제1 키 개구부(KO1) 상에 추가로 형성되는 셀 영역 절연층(190)은 스텝-커버리지가 좋지 않은 공정 조건으로 형성될 수 있다. 이에 의해, 제1 및 제2 하부 홀들(H1, H2) 및 제1 키 개구부(KO1) 내에 에어 갭들(AG)이 형성될 수 있다. 에어 갭들(AG)의 상단은 상부에 정점을 갖도록 돌출된 형상으로 도시되었으나, 상기 상단의 형상은 이에 한정되지는 않는다.
도 9f를 참조하면, 제1 하부 홀(H1) 및 제1 키 개구부(KO1)의 에어 갭들(AG)과 연결되는 제1 상부 홀(H1') 및 제2 키 개구부(KO2)를 형성할 수 있다.
본 단계는 도 8c를 참조하여 상술한 공정과 동일하거나 유사하게 수행될 수 있다. 다만, 메모리 소자 영역(MC)에서 제1 상부 홀(H1')은 제1 하부 홀(H1)의 직경보다 큰 직경을 갖도록 형성할 수 있다. 패터닝된 마스크층을 이용하여, 제1 하부 홀(H1) 및 제1 키 개구부(KO1) 상에서 셀 영역 절연층(190)을 관통하여 에어 갭들(AG)을 오픈시키는 제1 상부 홀(H1') 및 제2 키 개구부(KO2)를 형성할 수 있다. 본 단계에서, 제2 하부 홀들(H2)의 에어 갭들(AG)은 상기 마스크층으로 덮여 오픈되지 않을 수 있다.
제1 상부 홀(H1')은 원기둥 형상으로 형성되고, 제2 키 개구부(KO2)는 y 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 제1 상부 홀(H1')은 제1 하부 홀(H1)의 직경보다 큰 직경을 갖고, 제2 키 개구부(KO2)는 제1 키 개구부(KO1)보다 작은 폭을 갖도록 형성될 수 있다. 이와 같은 직경 및 폭의 변경에 의해, 제1 하부 홀(H1)과 제1 상부 홀(H1')의 경계 및 제1 키 개구부(KO1)와 제2 키 개구부(KO2)의 경계가 구분될 수 있다.
도 9g를 참조하면, 제1 하부 및 상부 홀들(H1, H1') 및 제1 및 제2 키 개구부들(KO1, KO2) 내에 도전성 물질을 증착하여 관통 비아(170) 및 얼라인 키(180)를 형성할 수 있다.
본 단계는 도 8d를 참조하여 상술한 공정과 동일하거나 유사하게 수행될 수 있다. 제1 상부 홀(H1') 및 제2 키 개구부(KO2)를 통해 제1 하부 홀(H1) 및 제1 키 개구부(KO1) 내로 도전성 물질이 공급될 수 있다. 상기 도전성 물질은 제1 상부 홀(H1') 및 제2 키 개구부(KO2)의 측면들로부터, 제1 하부 홀(H1) 및 제1 키 개구부(KO1)의 측면들 및 바닥면들을 따라 이루어질 수 있다. 제2 키 개구부(KO2)의 폭이 상대적으로 좁으므로, 증착이 어느 두께 이상 진행되면 제2 키 개구부(KO2)가 상기 도전성 물질로 채워져, 제1 키 개구부(KO1)로 상기 도전성 물질이 공급되지 못할 수 있다. 이 경우, 제1 키 개구부(KO1) 내에는 에어 갭(AG)이 형성될 수 있다. 제1 상부 홀(H1')의 경우, 상대적으로 제1 하부 홀(H1)보다 직경이 크므로, 상기 도전성 물질이 상대적으로 용이하게 채워질 수 있다. 다만, 실시예들에 따라, 이 경우에도 높은 종횡비로 인하여 제1 하부 홀(H1) 내에 에어 갭(AG)이 형성될 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 상기 도전성 물질의 증착 조건을 조절함으로써, 제1 하부 홀(H1) 및 제1 키 개구부(KO1) 내에 에어 갭들(AG)이 형성되지 않고, 상기 도전성 물질로 채워질 수도 있을 것이다. 상기 도전성 물질은 예를 들어, 금속 물질 또는 반도체 물질일 수 있다.
본 단계에 의해, 제1 하부 홀(H1)의 제1 비아층(172) 및 제1 상부 홀(H1')의 제2 비아층(174)을 포함하는 관통 비아(170)가 형성될 수 있으며, 제1 키 개구부(KO1)의 제1 얼라인층(182) 및 제2 키 개구부(KO2)의 제2 얼라인층(184)을 포함하는 얼라인 키(180)가 형성될 수 있다. 관통 비아(170) 및 얼라인 키(180)는 동일한 공정을 통해 함께 형성되므로, 서로 동일한 물질을 포함할 수 있다.
도 9h를 참조하면, 제2 하부 홀들(H2) 상에 제2 상부 홀들을 형성한 후, 절연성 물질을 채워 서포트 구조물들(DCH)을 형성할 수 있다.
상기 제2 상부 홀들은, 도 9f를 참조하여 상술한 제1 상부 홀(H1')과 동일한 방식으로, 제2 하부 홀들(H2) 내의 에어 갭들(AG)을 오픈하도록 형성될 수 있다. 다음으로, 도 9g를 참조하여 상술한 관통 비아(170)와 동일한 방식으로, 절연성 물질을 제2 하부 홀들(H2) 및 상기 제2 상부홀들 내에 증착하여 서포트 구조물들(DCH)을 형성할 수 있다.
일부 실시예들에서, 본 단계는 생략될 수도 있으며, 이 경우, 서포트 구조물들(DCH)은 도 6b의 실시예에서와 같이 에어 갭(AG)으로만 이루어진 구조를 가질 수도 있다.
도 9i를 참조하면, 수평 절연층(110)을 일부 제거하여 제1 수평 도전층(102)을 형성하고, 수평 희생층들(118)을 일부 제거하여 게이트 전극들(130)을 형성할 수 있다.
먼저, 셀 영역 절연층(190)을 더 형성하고, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)(도 5a 참조)에 대응되는 위치에 몰드 구조물(DS)을 관통하여 제2 기판(101)으로 연장되는 개구부들을 형성할 수 있다. 상기 개구부들은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다.
다음으로, 수평 절연층(110)을 일부 제거할 수 있다. 상기 개구부들 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 제2 수평 절연층(112)을 노출시킬 수 있다. 노출된 제2 수평 절연층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 수평 절연층들(111)을 제거할 수 있다. 수평 절연층(110)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 수평 절연층들(111)의 제거 공정 시에, 제2 수평 절연층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에는 제1 수평 도전층(102)이 형성될 수 있으며, 제2 영역(R2)에는 수평 절연층(110)이 잔존할 수 있다.
다음으로, 수평 희생층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 수평 희생층들(118)이 제거된 영역에 도전성 물질을 증착하여 게이트 전극들(130)을 형성할 수 있다. 게이트 유전층(145)의 일부가 게이트 전극들(130)을 따라 수평하게 연장되는 경우, 본 단계에서 게이트 유전층(145)의 일부는 게이트 전극들(130)보다 먼저 형성될 수 있다. 게이트 전극들(130)은 도전성 물질은 예를 들어, 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 전극들(130)을 형성한 후, 상기 개구부들 내에 절연 물질을 채워 분리 절연층들(105)(도 5a 참조)을 형성함으로써, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)(도 5a 참조)을 형성할 수 있다.
다음으로, 도 5a 내지 도 5c를 함께 참조하면, 게이트 전극들(130)에 연결되는 게이트 콘택들(160) 및 제2 기판(101)에 연결되는 기판 콘택(165)을 형성하고, 상부 콘택들(195)을 더 형성하여 반도체 장치(100)가 제조될 수 있다.
게이트 콘택들(160), 기판 콘택(165), 상부 콘택들(195), 및 상부 콘택들(195) 상의 추가적인 셀 배선 구조물 중 적어도 하나의 형성을 위한 포토 리소그래피 공정 시에, 얼라인 키(180)를 이용하여 이미 제조된 구조물에 대한 얼라인을 수행할 수 있다. 이 경우, 얼라인 키 영역(KEY)에 도 9e에서와 같이 에어 갭 구조물만 형성된 경우와 달리, 얼라인 키(180)는 반사성인 도전성 물질을 포함하므로, 얼라인 키로 사용될 수 있다. 또한, 상부의 제2 얼라인층(184)이 제1 얼라인층(182)보다 작은 폭을 가지므로, 제1 얼라인층(182)도 얼라인에 이용할 수 있다. 따라서, 얼라인 키(180) 하부의 구조물, 예컨대, 회로 배선 라인(280)을 이용하여 얼라인 하는 경우에 비하여 얼라인 정확도가 향상될 수 있다.
일부 실시예들에서, 메모리 소자 영역(MC)에 대하여, 도 9f 내지 도 9h를 참조하여 상술한 관통 비아(170) 및 서포트 구조물들(DCH)의 형성 공정이 수행되지 않고, 메모리 소자 영역(MC)에 도 9e의 에어 갭들(AG)과 동일한 구조물이 그대로 잔존하여 일 구성으로 이용될 수 있다. 이 경우에도, 얼라인 키 영역(KEY)에서는 도 9f 및 도 9g를 참조하여 상술한 얼라인 키(180) 형성 공정이 수행되어, 후속 공정에서 이를 이용할 수 있을 것이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 10을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 5a 내지 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 11을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 10의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 12은 도 11의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 11의 반도체 패키지(2003)를 절단선 Ⅴ-*?*'를 따라 절단한 영역을 개념적으로 나타낸다.
도 12를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 11 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 11과 같이 데이터 저장 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 10 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 7을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 기판(101)의 일 영역에는 제조 공정 중의 얼라인을 위한 얼라인 키(180)가 배치될 수 있다. 얼라인 키(180)는 상하로 적층된 제1 및 제2 얼라인층들(182, 184)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 11 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 플레이트층 20, 180: 얼라인 키
22, 182: 제1 얼라인층 24, 184: 제2 얼라인층
30: 투광층 101: 제2 기판
102, 104: 수평 도전층 103: 상부 분리 절연층
105: 분리 절연층 110: 수평 절연층
118: 수평 희생층 120: 층간 절연층
121: 기판 절연층 125: 상부 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 매립 절연층
155: 채널 패드 160: 게이트 콘택
165: 기판 콘택 170: 관통 비아
172: 제1 비아층 174: 제2 비아층
190: 셀 영역 절연층 195: 상부 콘택

Claims (20)

  1. 플레이트층; 및
    상기 플레이트층 상에 배치되는 얼라인 키를 포함하고,
    상기 얼라인 키는,
    상기 플레이트층의 상면에 수직한 제1 방향을 따라 제1 길이를 갖고, 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 길이보다 작은 제2 길이를 가지며, 내부에 에어 갭(air gap)을 포함하는 제1 얼라인층; 및
    상기 제1 얼라인층 상에서 상기 제1 얼라인층과 연결되도록 배치되며, 상기 제2 방향을 따라 상기 제2 길이보다 작은 제3 길이를 갖는 제2 얼라인층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 얼라인층과 상기 제2 얼라인층은, 상기 얼라인 키 내에서 서로 연결되어 하나의 층을 이루는 반도체 장치.
  3. 제1 항에 있어서,
    상기 얼라인 키는, 상기 제1 얼라인층과 상기 제2 얼라인층이 연결되는 영역에서, 폭의 차이에 따른 절곡부를 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 방향에서, 상기 제2 얼라인층 전체는 상기 제1 얼라인층과 중첩되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 얼라인층은 상기 제2 방향에 수직한 제3 방향을 따라 제4 길이를 갖고, 상기 제2 얼라인층은 상기 제3 방향을 따라 상기 제4 길이보다 작은 제5 길이를 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 얼라인층은 상기 제1 방향을 따라 상기 제1 길이보다 작은 제6 길이를 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 및 제2 얼라인층들 각각은 반사성 물질을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 얼라인층들 각각은 상면에서의 폭보다 하면에서의 폭이 작은 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 얼라인층은 상기 제1 얼라인층의 상기 제1 방향을 따른 중심축으로부터 쉬프트되어 배치되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 길이 대 상기 제2 길이의 비는 10:1 내지 100: 1의 범위인 반도체 장치.
  11. 플레이트층;
    상기 플레이트층 상에 배치되며, 상기 플레이트층의 상면에 수직한 제1 방향을 따라 순차적으로 적층되어 연결된 제1 및 제2 얼라인층들을 포함하는 얼라인 키; 및
    상기 제2 얼라인층의 측면을 덮는 투광층을 포함하고,
    상기 제1 및 제2 얼라인층들은 상기 제1 방향을 따라 서로 중첩되는 반도체 장치.
  12. 제11 항에 있어서,
    평면도 상에서, 상기 제2 얼라인층은 상기 제1 얼라인층 내에 위치하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 및 제2 얼라인층들은 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이를 갖는 반도체 장치.
  14. 제11 항에 있어서,
    상기 제1 얼라인층은 내부에 에어 갭을 포함하고, 상기 제2 얼라인층은 에어 갭을 포함하지 않는 반도체 장치.
  15. 제11 항에 있어서,
    상기 플레이트층은, 메모리 셀들이 배치되는 제1 영역 및 상기 얼라인 키가 배치되는 제2 영역을 포함하고,
    상기 제1 영역에서, 적어도 상기 제1 얼라인층에 대응되는 레벨에 위치하는 수직 구조물을 더 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 수직 구조물은, 상기 제1 얼라인층과 동일한 레벨에 위치하는 제1 수직 구조물층 및 상기 제2 얼라인층과 동일한 레벨에 위치하는 제2 수직 구조물층을 포함하는 반도체 장치.
  17. 제1 및 제2 영역들을 갖는 플레이트층, 상기 플레이트층 아래의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 반도체 저장 장치는,
    상기 제1 영역에서, 상기 플레이트층의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들을 포함하는 적층 구조물;
    상기 제1 영역에서, 상기 적층 구조물을 관통하며 상기 플레이트층과 접촉하는 채널 구조물;
    상기 제1 영역에서, 상기 적층 구조물을 관통하여 상기 제1 방향으로 연장되고, 상기 회로 소자들과 전기적으로 연결되며, 상기 제1 방향을 따라 순차적으로 적층된 제1 및 제2 비아층들을 포함하는 관통 비아;
    상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 수평 희생층들을 포함하는 몰드 구조물; 및
    상기 제2 영역에서, 상기 몰드 구조물을 관통하며 상기 제1 방향으로 연장되고, 상기 제1 방향을 따라 순차적으로 적층된 제1 및 제2 얼라인층들을 포함하는 얼라인 키를 포함하고,
    상기 제1 및 제2 얼라인층들은 상기 제1 방향을 따라 서로 중첩되는 데이터 저장 시스템.
  18. 제17 항에 있어서,
    상기 제1 및 제2 비아층들 상기 제1 방향을 따라 서로 중첩되는 데이터 저장 시스템.
  19. 제17 항에 있어서,
    상기 관통 비아의 하단의 레벨은 상기 얼라인 키의 하단의 레벨과 다른 데이터 저장 시스템.
  20. 제17 항에 있어서,
    상기 반도체 저장 장치는,
    상기 제1 영역에서, 상기 적층 구조물을 관통하여 상기 제1 방향으로 연장되고, 상기 제1 얼라인층과 동일한 레벨에 위치하는 에어 갭 구조물을 더 포함하는 데이터 저장 시스템.
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