KR20240084929A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 디코더 회로 영역, 제2 디코더 회로 영역, 및 상기 제1 디코더 회로 영역과 상기 제2 디코더 회로 영역의 사이에 배치되는 페이지 버퍼 회로 영역을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되는 제2 기판 구조물을 포함한다. 상기 제2 기판 구조물은, 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 셀 구조물, 상기 제1 셀 구조물의 아래에서 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 셀 구조물, 상기 제1 및 제2 셀 구조물들의 제1 측에 배치되며, 상기 제1 게이트 전극들 중 적어도 일부가 서로 다른 길이로 연장된 부분들을 포함하는 제1 계단 구조물, 상기 제1 측에 대향하는 제2 측에 배치되며, 상기 제2 게이트 전극들 중 적어도 일부가 서로 다른 길이로 연장된 부분들을 포함하는 제2 계단 구조물, 상기 제1 계단 구조물의 아래에 배치되며 상기 제2 게이트 전극들로부터 연장된 부분들을 포함하는 제1 더미 구조물, 상기 제1 계단 구조물 및 상기 제1 더미 구조물을 관통하며 상기 제1 게이트 전극들과 각각 연결되는 제1 콘택 플러그들, 및 상기 제2 계단 구조물을 관통하며 상기 제2 게이트 전극들과 각각 연결되는 제2 콘택 플러그들을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 양산성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 양산성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 디코더 회로 영역, 제2 디코더 회로 영역, 및 상기 제1 디코더 회로 영역과 상기 제2 디코더 회로 영역의 사이에 배치되는 페이지 버퍼 회로 영역을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제1 영역 및 제2 영역을 갖는 제2 기판 구조물을 포함하고, 상기 제2 기판 구조물은, 플레이트층, 상기 제1 영역에서, 상기 플레이트층의 아래에 상기 플레이트층의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 셀 구조물, 상기 제1 셀 구조물의 아래에서 상기 제1 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 셀 구조물, 상기 제1 방향에 수직한 제2 방향에서 상기 제1 및 제2 셀 구조물들의 제1 측에 배치되며, 상기 제1 셀 구조물로부터 상기 제1 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제1 계단 구조물, 상기 제2 방향에서 상기 제1 및 제2 셀 구조물들의 상기 제1 측에 대향하는 제2 측에 배치되며, 상기 제2 셀 구조물로부터 상기 제2 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제2 계단 구조물, 상기 제1 계단 구조물의 아래에 배치되며 상기 제2 게이트 전극들로부터 연장된 부분들을 포함하는 제1 더미 구조물, 상기 제1 계단 구조물 및 상기 제1 더미 구조물을 관통하며 상기 제1 게이트 전극들과 각각 연결되는 제1 콘택 플러그들, 및 상기 제2 계단 구조물을 관통하며 상기 제2 게이트 전극들과 각각 연결되는 제2 콘택 플러그들을 포함하고, 상기 제1 계단 구조물은 상기 제1 디코더 회로 영역과 상기 제1 방향에서 중첩하고, 상기 제2 계단 구조물은 상기 제2 디코더 회로 영역과 상기 제1 방향에서 중첩할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 디코더 회로 영역, 제2 디코더 회로 영역, 및 상기 제1 디코더 회로 영역과 상기 제2 디코더 회로 영역의 사이에 배치되는 페이지 버퍼 회로 영역을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제1 영역 및 제2 영역을 갖는 제2 기판 구조물을 포함하고, 상기 제2 기판 구조물은, 상기 제1 영역에서, 상기 제1 기판 구조물과 상기 제2 기판 구조물의 적층 방향인 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 셀 구조물, 상기 제1 셀 구조물의 아래에서 상기 제1 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 셀 구조물, 상기 제1 방향에 수직한 제2 방향에서 상기 제1 및 제2 셀 구조물들의 제1 측에 배치되며, 상기 제1 셀 구조물로부터 상기 제1 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제1 계단 구조물, 상기 제2 방향에서 상기 제1 및 제2 셀 구조물들의 상기 제1 측에 대향하는 제2 측에 배치되며, 상기 제2 셀 구조물로부터 상기 제2 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제2 계단 구조물, 상기 제1 계단 구조물을 관통하며 상기 제1 게이트 전극들과 각각 연결되는 제1 콘택 플러그들, 및 상기 제2 계단 구조물을 관통하며 상기 제2 게이트 전극들과 각각 연결되는 제2 콘택 플러그들을 포함하고, 상기 제1 계단 구조물에서, 상기 제1 게이트 전극들 중 상부에 위치하는 제1 게이트 전극의 길이가 하부에 위치하는 제1 게이트 전극의 길이보다 길고, 상기 제2 계단 구조물에서, 상기 제2 게이트 전극들 중 상부에 위치하는 제2 게이트 전극의 길이가 하부에 위치하는 제2 게이트 전극의 길이보다 길 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 회로 소자들 및 제1 본딩 금속층들을 포함하는 제1 기판 구조물, 게이트 전극들 및 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 제2 기판 구조물은, 제1 영역 및 제2 영역을 가지며, 플레이트층, 상기 제1 영역에서, 상기 플레이트층의 아래에 상기 플레이트층의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 셀 구조물, 상기 제1 셀 구조물의 아래에서 상기 제1 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 셀 구조물, 상기 제1 방향에 수직한 제2 방향에서 상기 제1 및 제2 셀 구조물들의 제1 측에 배치되며, 상기 제1 셀 구조물로부터 상기 제1 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제1 계단 구조물, 상기 제2 방향에서 상기 제1 및 제2 셀 구조물들의 상기 제1 측에 대향하는 제2 측에 배치되며, 상기 제2 셀 구조물로부터 상기 제2 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제2 계단 구조물, 상기 제1 계단 구조물을 관통하며 상기 제1 게이트 전극들과 각각 연결되는 제1 콘택 플러그들, 및 상기 제2 계단 구조물을 관통하며 상기 제2 게이트 전극들과 각각 연결되는 제2 콘택 플러그들을 포함하고, 상기 제1 및 제2 콘택 플러그들의 상단들은 상기 플레이트층의 하면의 레벨보다 높은 레벨에 위치할 수 있다.
게이트 전극들을 포함하는 적층 구조물이 복수개 적층된 구조에서, 콘택 플러그들과 연결되는 게이트 전극들의 패드들의 배치를 최적화함으로써, 양산성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 4 및 도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 내지 도 9h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 1을 참조하면, 반도체 장치(100)는 수직 방향으로 적층된 제1 및 제2 기판 구조물들(S1, S2)을 포함할 수 있다. 제1 기판 구조물(S1)은 주변 회로 영역으로, 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3) 및 제1 및 제2 페이지 버퍼 회로 영역들(PB1, PB2)을 포함할 수 있다. 제2 기판 구조물(S2)은 메모리 셀 영역으로, 제1 및 제2 메모리 셀 영역들(MCA1, MCA2) 및 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)을 포함할 수 있다.
제1 기판 구조물(S1)에서, 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)은 입력된 어드레스를 디코딩하여, 워드 라인의 구동 신호들을 발생하고 전달할 수 있다. 제1 및 제2 페이지 버퍼 회로 영역들(PB1, PB2)은 비트 라인들을 통해 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)과 연결되어, 메모리 셀들에 저장된 정보를 판독할 수 있다. 제1 기판 구조물(S1)은 도시되지 않은 영역에 로직 회로 영역을 더 포함할 수 있다. 상기 로직 회로 영역은 제어 로직 및 전압 발생기를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 및/또는 감지 증폭기(sense amplifier)를 포함할 수 있다.
제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)은 각각 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)의 아래에 배치될 수 있다. 제1 및 제2 페이지 버퍼 회로 영역들(PB1, PB2)은 각각 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)의 아래에 배치될 수 있다. 예를 들어, 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)은 각각 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)과 z 방향을 따라 중첩되도록 배치되고, 제1 및 제2 페이지 버퍼 회로 영역들(PB1, PB2)은 각각 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)과 z 방향을 따라 중첩되도록 배치될 수 있다.
제2 기판 구조물(S2)에서, 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)은 메모리 셀 스트링들을 이루는 채널 구조물들(CH)이 배치되는 영역으로, 일 방향에서 제1 게이트 패드 영역(GP1)을 사이에 두고 서로 이격되어 배치될 수 있다. 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)의 외측에는 제2 및 제3 게이트 패드 영역들(GP2, GP3)이 각각 배치될 수 있다. 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)은 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)의 게이트 전극들(130) 중 일부가 서로 다른 길이로 연장되어 콘택 플러그들(150)과 연결되는 영역일 수 있다.
제1 및 제2 메모리 셀 영역들(MCA1, MCA2) 및 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)에서, 게이트 전극들(130)은 제1 및 제2 적층 구조물들(LA1, LA2)을 이루며 멀티-스택된 형태를 가질 수 있다. 제1 및 제2 적층 구조물들(LA1, LA2) 각각을 이루는 게이트 전극들(130)의 개수는 서로 동일하거나 다를 수 있다. 제1 및 제2 적층 구조물들(LA1, LA2)의 사이 또는 계면에서, 채널 구조물들(CH) 및 콘택 플러그들(150)은 절곡된 형상을 가질 수 있다.
제1 메모리 셀 영역(MCA1)은 제1 적층 구조물(LA1)을 이루는 제1 셀 구조물(CS1) 및 제2 적층 구조물(LA2)을 이루는 제2 셀 구조물(CS2)을 포함할 수 있다. 제2 메모리 셀 영역(MCA2)은 제1 적층 구조물(LA1)을 이루는 제3 셀 구조물(CS3) 및 제2 적층 구조물(LA2)을 이루는 제4 셀 구조물(CS4)을 포함할 수 있다. 제1 게이트 패드 영역(GP1)은 제1 적층 구조물(LA1)을 이루는 제1 및 제3 계단 구조물들(ST1, ST3)을 포함할 수 있다. 제1 계단 구조물(ST1)은 제1 셀 구조물(CS1)과 연결되고, 제3 계단 구조물(ST3)은 제3 셀 구조물(CS3)과 연결될 수 있다. 제1 게이트 패드 영역(GP1)은, 제2 적층 구조물(LA2)을 이루는 제1 및 제3 더미 구조물들(DS1, DS3)을 더 포함할 수 있다. 제2 게이트 패드 영역(GP2)은 제1 적층 구조물(LA1)을 이루는 제2 더미 구조물(DS2) 및 제2 적층 구조물(LA2)을 이루는 제2 계단 구조물(ST2)을 포함할 수 있다. 제3 게이트 패드 영역(GP3)은 제1 적층 구조물(LA1)을 이루는 제4 더미 구조물(DS4) 및 제2 적층 구조물(LA2)을 이루는 제4 계단 구조물(ST4)을 포함할 수 있다.
제1 내지 제4 셀 구조물들(CS1, CS2, CS3, CS4)에서, 게이트 전극들(130)은 수평하게 연속적으로 연장될 수 있다. 제1 내지 제4 더미 구조물들(DS1, DS2, DS3, DS4)에서, 게이트 전극들(130)은 수평하게 연속적으로 연장될 수 있다.
제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4)의 적어도 일부에서, 게이트 전극들(130)은 일 방향, 예컨대 x 방향을 따라 서로 다른 길이로 연장되어 계단 형상을 이룰 수 있다. 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4)의 경사 방향은 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)을 기준으로 대칭적일 수 있다. 예를 들어, 제1 계단 구조물(ST1)에서의 경사 방향은 우측 상부를 향하고, 제2 계단 구조물(ST2)에서의 경사 방향은 좌측 상부를 향할 수 있다. 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4) 중 적어도 일부는, 계단 구조의 높이가 서로 다를 수 있다. 예를 들어, 제1 및 제3 계단 구조물들(ST1, ST3)의 계단 구조의 높이, 즉 게이트 전극들(130)이 계단 구조를 이루는 영역의 높이는, 제2 및 제4 계단 구조물들(ST2, ST4)의 계단 구조의 높이보다 클 수 있다.
제1 및 제3 계단 구조물들(ST1, ST3)에서, 게이트 전극들(130) 전체는 계단 형상을 이룰 수 있으며, 상부의 게이트 전극들(130)이 상대적으로 하부의 게이트 전극들(130)보다 길게 연장될 수 있다. 다만, 일부 실시예들에서, 제1 및 제3 계단 구조물들(ST1, ST3)의 게이트 전극들(130)은 복수개씩 그룹을 이루어 계단 형상을 이룰 수도 있을 것이다. 제2 계단 구조물(ST2)에서, 게이트 전극들(130)은 하부 영역에서 서로 다른 길이로 연장되어 계단 형상을 이루고, 제4 계단 구조물(ST4)에서 게이트 전극들(130)은 상부 영역에서 서로 다른 길이로 연장되어 계단 형상을 이룰 수 있다. 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4)에서, 아래로 하면이 노출되는 게이트 전극들(130)은 콘택 플러그들(150)과 물리적 및 전기적으로 연결될 수 있다.
콘택 플러그들(150)은 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4)을 관통하며 수직하게 연장될 수 있다. 콘택 플러그들(150)은 제1 및 제3 계단 구조물들(ST1, ST3)에서 예컨대 게이트 전극들(130) 2개마다 하나와 연결될 수 있다. 예를 들어, 콘택 플러그들(150)은, 제1 계단 구조물들(ST1)에서는 상부로부터 짝수번째 게이트 전극들(130)과 연결되고, 제3 계단 구조물들(ST3)에서는 상부로부터 홀수번째 게이트 전극들(130)과 연결될 수 있다. 콘택 플러그들(150)은 제2 및 제4 계단 구조물들(ST2, ST4)에서 게이트 전극들(130)의 각각 하부 영역과 상부 영역에서, 게이트 전극들(130)과 매층마다 연결될 수 있다.
콘택 플러그들(150)은 게이트 전극들(130)을 아래의 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)의 회로 소자들과 전기적으로 연결할 수 있다. 콘택 플러그들(150)은 제1 내지 제4 더미 구조물들(DS1, DS2, DS3, DS4)을 더 관통할 수 있다. 구체적으로, 제1 및 제3 계단 구조물들(ST1, ST3)을 관통한 콘택 플러그들(150)은 아래의 제1 및 제3 더미 구조물들(DS1, DS3)을 각각 더 관통할 수 있다. 제2 및 제4 계단 구조물들(ST2, ST4)을 관통한 콘택 플러그들(150)은 위의 제2 및 제4 더미 구조물들(DS2, DS4)을 각각 더 관통할 수 있다.
반도체 장치(100)에서, 제1 및 제2 계단 구조물들(ST1, ST2)은 제1 및 제2 셀 구조물들(CS1, CS2)을 사이에 두고 서로 다른 영역에 각각 배치될 수 있으며, 제3 및 제4 계단 구조물들(ST3, ST4)은 제3 및 제4 셀 구조물들(CS3, CS4)을 사이에 두고 서로 다른 영역에 각각 배치될 수 있다. 이와 같이, 하나의 셀 구조물을 사이에 두고 다른 방향에 배치되는 계단 구조물들은 각각 서로 다른 디코더 회로 영역과 연결될 수 있다. 구체적으로, 제1 및 제3 계단 구조물들(ST1, ST3)은 각각 제1 및 제2 디코더 회로 영역들(DEC1, DEC2)과 수직하게 배치되어 전기적으로 연결되고, 제3 및 제4 계단 구조물들(ST3, ST4)은 각각 제1 및 제3 디코더 회로 영역들(DEC1, DEC3)과 수직하게 배치되어 전기적으로 연결될 수 있다. 제1 디코더 회로 영역(DEC1)에서, 제1 계단 구조물(ST1)과 전기적으로 연결되는 영역은 제3 계단 구조물(ST3)과 전기적으로 연결되는 영역과 구분될 수 있다. 이와 같은 형태로 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4) 및 제1 및 제3 디코더 회로 영역들(DEC1, DEC3)을 배치함으로써, 설계 자유도를 높이고 공정 난이도를 낮추어, 양산성을 향상시킬 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 3a는 도 2의 'A' 영역을 확대하여 도시하고, 도 3b는 도 2의 'B' 영역을 확대하여 도시한다.
도 2 내지 도 3b를 참조하면, 반도체 장치(100)는 상하로 적층된 제1 및 제2 기판 구조물들(S1, S2)을 포함한다. 제1 기판 구조물(S1)은 도 1의 제1 기판 구조물(S1)에 해당하며, 주변 회로 영역을 포함할 수 있다. 제2 기판 구조물(S2)은 도 1의 제2 기판 구조물(S2)에 해당하며, 메모리 셀 영역을 포함할 수 있다. 이하에서, 도 1을 참조하여 상술한 설명과 중복되는 설명은 생략한다.
제1 기판 구조물(S1)은, 기판(201), 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 주변 영역 절연층(290), 제1 본딩 비아들(295), 제1 본딩 금속층들(298), 및 제1 본딩 절연층(299)을 포함할 수 있다.
기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(201)에는 소자 분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 기판(201)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터들을 포함할 수 있으며, 회로 소자들(220)은 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3) 및 제1 및 제2 페이지 버퍼 회로 영역들(PB1, PB2)에 각각 배치될 수 있다. 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)에 배치되는 회로 소자들(220)은 반도체 장치(100)의 프로그래밍 동작 시에 게이트 전극들(130)에 패스 전압을 인가하는 패스 트랜지스터들을 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층들(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)은 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 서로 다른 공정 단계에서 형성된 복수의 절연층들을 포함할 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있다.
회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 제1 기판 구조물(S1)의 제1 배선 구조물을 구성할 수 있다. 회로 콘택 플러그들(270)은 원기둥 형상을 가지며, 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 라인 형태를 갖고, 복수의 층으로 배치될 수 있다. 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 예시적인 실시예들에서, 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)의 층 수는 다양하게 변경될 수 있다.
제1 본딩 비아들(295), 제1 본딩 금속층들(298), 및 제1 본딩 절연층(299)은, 제1 본딩 구조물을 구성하며, 제3 회로 배선 라인들(286) 상에 배치될 수 있다. 제1 본딩 비아들(295)은 원기둥 형상을 갖고, 제1 본딩 금속층들(298)은 라인 형태를 가질 수 있다. 제1 본딩 금속층들(298)의 상면들은 제1 기판 구조물(S1)의 상면으로 노출될 수 있다. 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 제1 기판 구조물(S1)과 제2 기판 구조물(S2) 사이의 전기적 연결 경로를 제공할 수 있다. 제1 본딩 금속층들(298) 중 일부는 하부의 회로 배선 라인들(280)과 연결되지 않고 본딩을 위해서만 배치될 수 있다. 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 제1 본딩 절연층(299)은 제1 본딩 금속층들(298)의 둘레에 배치될 수 있다. 제1 본딩 절연층(299)은 제1 본딩 금속층들(298)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiN, SiON, SiCN, SiOC, SiOCN, 및 SiO 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)에서, 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 적어도 일부가 제2 기판 구조물(S2)의 콘택 플러그들(150)과 z 방향을 따라 중첩되도록 배치될 수 있다. 예를 들어, 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 콘택 플러그들(150)과 일직선 상에 배치될 수 있다. 유사하게, 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)에서, 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)도 적어도 일부가 제2 기판 구조물(S2)의 콘택 플러그들(150)과 z 방향을 따라 중첩되도록 배치될 수 있다. 이에 의해, 게이트 전극들(130)과 회로 소자들(220) 사이의 전기적 경로가 최소화될 수 있다.
제2 기판 구조물(S2)은 플레이트층(101), 플레이트층(101)의 하면 상에 적층된 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)에서 게이트 전극들(130)을 관통하도록 배치되는 채널 구조물들(CH), 및 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)에서 게이트 전극들(130)을 관통하도록 배치되는 콘택 플러그들(150)을 포함할 수 있다. 제2 기판 구조물(S2)은, 제2 배선 구조물로서, 셀 콘택 플러그들(170) 및 셀 배선 라인들(180)을 더 포함하고, 제2 본딩 구조물로서, 제2 본딩 비아들(195), 제2 본딩 금속층들(198), 및 제2 본딩 절연층(199)을 더 포함할 수 있다. 제2 기판 구조물(S2)은 상부 절연층들(105), 콘택 절연층들(160), 셀 영역 절연층(190), 및 패시베이션층(106)을 더 포함할 수 있다.
제1 및 제2 메모리 셀 영역들(MCA1, MCA2)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)은 게이트 전극들(130)이 서로 다른 길이로 연장되어 서로 다른 레벨의 패드들(PAD)을 이루는 영역으로 상기 메모리 셀들을 제1 기판 구조물(S1)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)은 적어도 일 방향, 예를 들어 x 방향에서 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)의 적어도 일 단에 위치할 수 있다.
플레이트층(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 플레이트층(101)은 반도체 장치(100)의 공통 소스 라인으로 기능할 수 있다. 플레이트층(101)은 도전성 물질을 포함할 수 있다. 예를 들어, 플레이트층(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 플레이트층(101)은 불순물들을 더 포함할 수 있다. 플레이트층(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
게이트 전극들(130)은 플레이트층(101)의 하면 상에 수직으로 이격되어 적층되어 층간 절연층들(120)과 함께 제1 및 제2 적층 구조물들(LA1, LA2)을 이룰 수 있다. 제1 및 제2 적층 구조물들(LA1, LA2)은 서로 수직하게 적층되며 각각 제1 및 제2 채널 구조물들(CH1, CH2)을 둘러쌀 수 있다.
게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 적어도 하나의 하부 게이트 전극, 복수의 메모리 셀들을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들을 포함할 수 있다. 여기에서, 상기 하부 게이트 전극 및 상기 상부 게이트 전극들은 제조 공정 시를 방향을 기준으로 "하부" 및 "상부"로 지칭된 것일 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 상기 메모리 게이트 전극들의 개수가 결정될 수 있다. 실시예에 따라, 상기 하부 게이트 전극 및 상기 상부 게이트 전극들은, 각각 1개 내지 4개 또는 그 이상일 수 있으며, 상기 메모리 게이트 전극들과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상기 상부 게이트 전극들의 아래 및/또는 상기 하부 게이트 전극 상에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다.
게이트 전극들(130)은 수직하게 서로 이격되어 적층되며, 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 상부에 배치된 게이트 전극(130)이 하부에 배치된 게이트 전극(130)보다 길게 연장되어, 층간 절연층들(120) 및 다른 게이트 전극들(130)로부터 아래로 하면들이 노출되는 영역들을 각각 가질 수 있으며, 상기 영역들은 패드들(PAD)로 지칭될 수 있다. 각각의 게이트 전극(130)에서, 패드들(PAD)은 x 방향을 따른 게이트 전극(130)의 단부를 포함하는 영역일 수 있다. 게이트 전극들(130)은 패드들(PAD) 중 적어도 일부에서 콘택 플러그들(150)과 연결될 수 있다. 제1 및 제3 계단 구조물들(ST1, ST3)에서 패드들(PAD)의 길이는 서로 다를 수 있으나, 이에 한정되지는 않는다. 예를 들어, 콘택 플러그들(150)과 연결되는 패드들(PAD)은 상대적으로 긴 길이를 갖고, 콘택 플러그들(150)과 연결되지 않는 패드들(PAD)은 상대적으로 짧은 길이를 가질 수 있다. 게이트 전극들(130)은 패드들(PAD)에서 증가된 두께를 가질 수 있다. 도 3a에 도시된 것과 같이, 게이트 전극들(130)은 제1 두께(T1)로 연장되며, 패드들(PAD)에서 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다.
게이트 전극들(130)은, 제1 내지 제4 더미 구조물들(DS1, DS2, DS3, DS4)에서, 실질적으로 메모리 셀 스트링을 구성하지 않으며, 콘택 플러그들(150)과도 연결되지 않을 수 있다. 이에 따라, 제1 내지 제4 더미 구조물들(DS1, DS2, DS3, DS4)로 연장된 게이트 전극들(130)의 부분들은 더미 부분들일 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 플레이트층(101)의 하면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)에서 플레이트층(101)의 하면 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 플레이트층(101)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH) 중 일부는 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널일 수 있으며, 예를 들어, 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)과 인접하게 배치되는 일부는 더미 채널일 수 있다.
채널 구조물들(CH) 각각은 게이트 전극들(130)의 제1 및 제3 셀 구조물들(CS1, CS3)을 관통하는 제1 채널 구조물들(CH1) 및 제2 및 제4 셀 구조물들(CS2, CS4)을 관통하는 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다.
채널 구조물들(CH) 각각은 채널 홀 내에 배치된 채널층(140), 게이트 유전층(145), 채널 매립 절연층(147), 및 채널 패드(149)를 포함할 수 있다. 채널층(140)은 내부의 채널 매립 절연층(147)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(147)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 채널층(140)은 상단을 통해 노출되어 플레이트층(101)과 연결될 수 있다.
도 3b에 도시된 것과 같이, 채널 구조물(CH)의 상단에서, 채널층(140)의 상단(140E)은 채널 유전층(145)으로부터 노출될 수 있다. 채널층(140)의 상단(140E)은 상면 및 상기 상면과 연결되는 측면의 상부 영역을 포함할 수 있다. 채널층(140)의 상단(140E)은 플레이트층(101)과 직접 접촉하며 플레이트층(101)으로 둘러싸일 수 있다. 이러한 배치에 의해, 채널층(140)은 플레이트층(101)과 물리적 및 전기적으로 연결될 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드(149)는 하부의 제2 채널 구조물(CH2)의 하단에만 배치될 수 있다. 채널 패드(149)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(147)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에는 상대적으로 두께가 두꺼운 층간 절연층(120)이 배치될 수 있다. 다만, 층간 절연층들(120)의 두께 및 형태는 실시예들에서 다양하게 변경될 수 있다.
콘택 플러그들(150)은, 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4)을 관통하며, 구체적으로, 게이트 전극들(130)의 패드들(PAD)을 관통할 수 있다. 예를 들어, 콘택 플러그들(150)은 패드들(PAD) 중 적어도 일부에 각각 적어도 하나씩 배치될 수 있다. 콘택 플러그들(150)은 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4) 및 제1 내지 제4 더미 구조물들(DS1, DS2, DS3, DS4)을 관통하여 연장될 수 있다. 콘택 플러그들(150)은 서로 동일하거나 유사한 레벨에 배치될 수 있다. 콘택 플러그들(150)의 하단들은 실질적으로 동일한 레벨에 위치할 수 있으며, 채널 구조물들(CH)의 하단들과도 실질적으로 동일한 레벨에 위치할 수 있다. 콘택 플러그들(150)의 상단들은 플레이트층(101)의 하면 상, 예컨대, 상기 하면에 위치하거나 플레이트층(101) 내에 위치할 수 있다. 콘택 플러그들(150)의 상단들은 플레이트층(101)의 하면과 동일하거나 높은 레벨에 위치할 수 있다. 콘택 플러그들(150)은 플레이트층(101)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 콘택 플러그들(150)은, 제1 적층 구조물(LA1)의 최하부 게이트 전극(130)과 제2 적층 구조물(LA2)의 최상부 게이트 전극(130)의 사이에서 폭이 변경되는 절곡부를 가질 수 있다. 콘택 플러그들(150)은 각각 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4)과 제1 내지 제4 더미 구조물들(DS1, DS2, DS3, DS4)의 사이에서 폭이 변경되는 절곡부를 가질 수 있다.
콘택 플러그들(150)은 게이트 전극들(130)을 제1 기판 구조물(S1)의 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3) 내의 회로 소자들(220)과 전기적으로 연결할 수 있다. 콘택 플러그들(150)은, 제1 및 제3 계단 구조물들(ST1, ST3)에서는 패드들(PAD)과 한층 건너 하나씩 연결되고, 제2 및 제4 계단 구조물들(ST2, ST4)에서 각각 하부 영역과 상부 영역에 배치된 패드들(PAD) 전체와 연결될 수 있다. 콘택 플러그들(150)은 게이트 전극들(130) 각각의 패드들(PAD)과 물리적 및 전기적으로 연결되어, 게이트 전극들(130)에 전기적 신호를 인가할 수 있다. 콘택 플러그들(150)은 도전성 물질 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
도 3a에 도시된 것과 같이, 콘택 플러그들(150)은, 패드들(PAD)에서 수평으로 확장된 형태를 가질 수 있다. 콘택 플러그들(150) 각각은, z 방향을 따라 연장되는 수직 연장부(150V) 및 수직 연장부(150V)로부터 수평하게 연장되어 게이트 전극(130)과 접하는 수평 연장부(150H)를 포함할 수 있다. 수평 연장부(150H)는 수직 연장부(150V)의 둘레를 따라 배치되며, 수직 연장부(150V)의 측면으로부터 타 단부까지 제1 치수(D1)로 연장될 수 있다. 제1 치수(D1)는 콘택 절연층들(160)의 제2 치수(D2)보다 작을 수 있다. 콘택 플러그들(150)은, 콘택 절연층들(160)에 의해, 패드들(PAD)의 상부 및 하부의 게이트 전극들(130), 즉 전기적으로 연결되지 않는 게이트 전극들(130)과 이격될 수 있다.
콘택 절연층들(160)은 z 방향을 따라 서로 이격되어 배치될 수 있다. 콘택 플러그들(150)의 상단들 상에는 상부 절연층들(105)이 더 배치될 수 있고, 이에 의해 플레이트층(101)과 전기적으로 분리될 수 있다. 실시예들에서, 상부 절연층들(105)의 구체적인 형상은 도 2에 도시된 것에 한정되지 않는다. 예를 들어, 일부 실시예들에서, 콘택 플러그들(150)의 사이에서 상부 절연층들(105)이 플레이트층(101)의 하면을 따라 연장되어 서로 연결된 형태를 가질 수도 있을 것이다.
셀 영역 절연층(190)은 플레이트층(101)의 하면 및 플레이트층(101)의 하면 상의 게이트 전극들(130)을 덮도록 배치될 수 있다. 패시베이션층(106)은 플레이트층(101)의 상면 상에 배치될 수 있다. 패시베이션층(106)은 반도체 장치(100)를 보호하는 층으로 기능할 수 있다. 셀 영역 절연층(190) 및 패시베이션층(106)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있으며, 실시예들에 따라 복수의 절연층들로 이루어질 수도 있다.
상기 제2 배선 구조물은, 셀 콘택 플러그들(170), 및 셀 배선 라인들(180)을 포함하며, 제2 기판 구조물(S2)이 제1 기판 구조물(S1)과 전기적으로 연결되도록 할 수 있다. 셀 콘택 플러그들(170)은 제1 내지 제3 셀 콘택 플러그들(172, 174, 176)을 포함하고, 셀 배선 라인들(180)은 제1 및 제2 셀 배선 라인들(182, 184)을 포함할 수 있다.
제1 셀 콘택 플러그들(172)은 채널 패드들(149) 및 콘택 플러그들(150)의 하단들에서 제1 셀 콘택 플러그들(172)과 연결될 수 있다. 제1 셀 콘택 플러그들(172)은 하단에서 제2 셀 콘택 플러그들(174)과 연결되고, 제2 셀 콘택 플러그들(174)은 하단에서 제1 셀 배선 라인들(182)과 연결될 수 있다. 제3 셀 콘택 플러그들(176)은 제1 및 제2 셀 배선 라인들(182, 184)을 상하로 연결할 수 있다. 셀 콘택 플러그들(170)은 원통형의 형상을 가질 수 있다. 셀 콘택 플러그들(170)은 서로 다른 길이를 가질 수 있으며, 도 2에 도시된 길이에 한정되지 않는다. 실시예들에서, 셀 콘택 플러그들(170)은 종횡비에 따라, 플레이트층(101)에 가까울수록 폭이 좁아지고 제1 기판 구조물(S1)을 향하면서 폭이 증가하도록 경사진 측면을 가질 수 있다.
제1 셀 배선 라인들(182)은 채널 구조물들(CH)과 연결되는 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)의 비트 라인들 및 상기 비트 라인들과 동일한 높이 레벨에 배치되는 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)의 배선 라인들을 포함할 수 있다. 제2 셀 배선 라인들(184)은 제1 셀 배선 라인들(182)보다 아래에 배치되는 배선 라인들일 수 있다. 셀 배선 라인들(180)은 적어도 일 방향으로 연장되는 라인 형태를 가질 수 있다. 일부 실시예들에서, 제2 셀 배선 라인들(184)은 제1 셀 배선 라인들(182)보다 두꺼운 두께를 가질 수 있다. 구체적으로 도시하지는 않았으나, 셀 배선 라인들(180)은 플레이트층(101)을 향하여 폭이 좁아지도록 경사진 측면을 가질 수 있다.
셀 콘택 플러그들(170) 및 셀 배선 라인들(180)은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
상기 제2 본딩 구조물의 제2 본딩 비아들(195)은 제2 셀 배선 라인들(184)의 하부에 배치되어 제2 셀 배선 라인들(184)과 연결되고, 상기 제2 본딩 구조물의 제2 본딩 금속층들(198)은 제2 본딩 비아들(195)과 연결될 수 있다. 제2 본딩 금속층들(198)은 하면이 제2 기판 구조물(S2)의 하면으로 노출될 수 있다. 제2 본딩 금속층들(198)은 제1 기판 구조물(S1)의 제1 본딩 금속층들(298)과 본딩되어 연결될 수 있고, 제2 본딩 절연층(199)은 제1 기판 구조물(S1)의 제1 본딩 절연층(299)과 본딩되어 연결될 수 있다. 제2 본딩 비아들(195) 및 제2 본딩 금속층들(198)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 제2 본딩 절연층(199)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 기판 구조물들(S1, S2)은, 제1 본딩 금속층들(298)과 제2 본딩 금속층들(198)의 접합 및 제1 본딩 절연층(299)과 제2 본딩 절연층(199)의 접합에 의해 본딩될 수 있다. 제1 본딩 금속층들(298)과 제2 본딩 금속층들(198)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 제1 본딩 절연층(299)과 제2 본딩 절연층(199)의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 제1 및 제2 기판 구조물들(S1, S2)은 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있다.
도 4 및 도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 4를 참조하면, 반도체 장치(100a)에서, 제1 및 제3 계단 구조물들(ST1a, ST3a)에서 콘택 플러그들(150)의 배치 형태가 도 1 및 도 2의 실시예에서와 다를 수 있다. 구체적으로, 콘택 플러그들(150)은, 제1 계단 구조물(ST1a)에서 모든 게이트 전극들(130)의 패드들(PAD)과 각각 연결되고, 제3 계단 구조물(ST3a)은 관통하지 않을 수 있다. 본 실시예에서 제3 계단 구조물(ST3a)은 콘택 플러그들(150)이 배치되지 않는 더미 계단 구조물일 수 있다.
제1 계단 구조물(ST1a)의 계단 구조의 경사도는 제3 계단 구조물(ST3a)의 계단 구조의 경사도보다 작을 수 있다. 여기에서의 경사도는 절대값을 의미한다. 즉, 제1 계단 구조물(ST1a)의 경사는 제3 계단 구조물(ST3a)의 경사보다 완만할 수 있다. 이러한 구조에 의해, 제3 계단 구조물(ST3a)이 콘택 플러그들(150)과 연결되는 영역을 확보하면서, 제1 게이트 패드 영역(GP1)의 길이를 최소화할 수 있다.
도 5를 참조하면, 반도체 장치(100b)에서, 제1 내지 제4 계단 구조물들(ST1b, ST2b, ST3b, ST4b)의 형태가 도 1 및 도 2의 실시예에서와 다를 수 있다. 또한, 제2 기판 구조물(S2)은 분리 영역(MS)을 더 포함할 수 있다.
제1 내지 제4 계단 구조물들(ST1b, ST2b, ST3b, ST4b)을 이루는 게이트 전극들(130)은 전체가 계단 형상을 이룰 수 있으며, 패드들(PAD) 전체는 콘택 플러그들(150)과 연결될 수 있다.
분리 영역(MS)은, 제1 계단 구조물(ST1b)과 제3 계단 구조물(ST3b)의 사이 및 제1 더미 구조물(DS1)과 제3 더미 구조물(DS3)의 사이에서 게이트 전극들(130)을 관통하도록 배치될 수 있다. 분리 영역(MS)은 제1 더미 구조물(DS1)과 제3 더미 구조물(DS3)의 사이에서 게이트 전극들(130)을 분리할 수 있다. 이에 따라, 본 실시예에서 제1 및 제2 메모리 셀 영역들(MCA1, MCA2) 각각을 이루는 게이트 전극들(130)은 서로 분리될 수 있다. 분리 영역(MS)은 절연 물질을 포함할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 6을 참조하면, 반도체 장치(100c)에서, 제2 기판 구조물(S2)은 연결 구조물(CW)을 더 포함할 수 있다. 연결 구조물(CW)은 제1 메모리 셀 영역(MCA2)을 이루는 게이트 전극들(130)과 제2 메모리 셀 영역(MCA2)을 이루는 게이트 전극들(130)을 서로 연결하는 영역일 수 있다.
연결 구조물(CW)은 제1 내지 제4 셀 구조물들(CS1, CS2, CS3, CS4), 제1 내지 제4 더미 구조물들(DS1, DS2, DS3, DS4), 및 제1 내지 제4 계단 구조물들(ST1, ST2, ST3, ST4)의 y 방향을 따른 일측에 배치될 수 있다. 다만, 연결 구조물(CW)의 x 방향을 따른 길이는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서, 연결 구조물(CW)은 제2 및 제3 게이트 패드 영역들(GP2, GP3)과 y 방향을 따라 중첩되는 영역에는 배치되지 않을 수 있다. 이와 같은 연결 구조물(CW)은, 게이트 전극들(130)에 인가되는 신호가 공통되는 메모리 셀 영역들의 사이에 배치될 수 있으며, 다른 실시예들, 예컨대 도 1 내지 도 4의 실시예들에도 적용될 수 있을 것이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도들이다.
도 7a를 참조하면, 반도체 장치(100d)의 제2 기판 구조물(S2)에서, 게이트 전극들(130)은 제1 내지 제3 적층 구조물들(LA1, LA2, LA3)을 이룰 수 있다. 본 실시예에서, 제4 계단 구조물(ST4d)은 제2 적층 구조물(LA2)을 이루고, 제2 계단 구조물(ST2d)은 제3 적층 구조물(LA3)을 이룰 수 있다.
본 실시예에서도, 제1 내지 제4 계단 구조물들(ST1, ST2d, ST3, ST4d)은 서로 다른 영역에 각각 배치될 수 있으며, z 방향에서 서로 중첩되지 않을 수 있다. 또한, 제1 내지 제4 계단 구조물들(ST1, ST2d, ST3, ST4d)은 적어도 일부가 서로 다른 제1 내지 제3 디코더 회로 영역들(DEC1, DEC2, DEC3)과 연결될 수 있다.
도 7b를 참조하면, 반도체 장치(100e)의 제2 기판 구조물(S2)에서, 게이트 전극들(130)은 제1 내지 제5 적층 구조물들(LA1, LA2, LA3, LA4, LA5)을 이룰 수 있다. 제1 기판 구조물(S1)은 제4 디코더 회로 영역(DEC4) 및 제3 페이지 버퍼 회로 영역(PB3)을 더 포함하고, 제2 기판 구조물(S2)은 제3 메모리 셀 영역(MCA3) 및 제4 게이트 패드 영역(GP4)을 더 포함할 수 있다.
본 실시예에서, 제1 및 제3 계단 구조물들(ST1e, ST3e)은 제1 및 제2 적층 구조물들(LA1, LA2)을 이루고, 제4 계단 구조물(ST4e)은 제3 적층 구조물(LA3)을 이루고, 제5 계단 구조물(ST5e)은 제4 적층 구조물(LA4)을 이루고, 제2 계단 구조물(ST2e)은 제5 적층 구조물(LA5)을 이룰 수 있다.
본 실시예에서도, 제1 내지 제5 계단 구조물들(ST1e, ST2e, ST3e, ST4e, ST5e)은 서로 다른 영역에 각각 배치될 수 있으며, z 방향에서 서로 중첩되지 않을 수 있다. 또한, 제1 내지 제5 계단 구조물들(ST1e, ST2e, ST3e, ST4e, ST5e)은 적어도 일부가 서로 다른 제1 내지 제4 디코더 회로 영역들(DEC1, DEC2, DEC3, DEC4)과 연결될 수 있다.
도 7a 및 도 7b의 실시예들에서와 같이, 제2 기판 구조물(S2)에서 적층되는 적층 구조물들의 개수는 다양하게 변경될 수 있으며, 이에 따라 계단 구조물들의 개수 및 배치 형태도 다양하게 변경될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100f)에서, 제2 기판 구조물(S2)은 제1 기판 구조물(S1)과 접합되지 않고 적층된 형태를 가질 수 있다. 이에 따라, 제1 및 제2 기판 구조물들(S1, S2)은 각각 제1 및 제2 본딩 구조물들을 포함하지 않을 수 있다. 제2 기판 구조물(S2)은 도 2의 실시예의 구조가 상하 반전된 형태를 가질 수 있다. 또한, 제2 기판 구조물(S2)은 제1 및 제2 수평 도전층들(102, 104), 수평 절연층(110), 및 기판 절연층들(121)을 더 포함할 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)에서 플레이트층(101)의 하면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)으로 연장되지 않고, 제2 수평 도전층(104)은 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)으로 연장될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 플레이트층(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 플레이트층(101)과 접촉할 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다. 또한, 일부 실시예들에서, 제1 및 제2 수평 도전층들(102, 104) 및 수평 절연층(110)은 생략될 수 있다.
수평 절연층(110)은 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)의 적어도 일부에서 제1 수평 도전층(102)과 중첩되는 레벨에서 플레이트층(101)의 하면 상에 배치될 수 있다. 수평 절연층(110)은, 플레이트층(101) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
콘택 플러그들(150)은 제2 수평 도전층(104), 수평 절연층(110), 및 플레이트층(101)을 더 관통하여 제1 기판 구조물(S1) 내로 연장될 수 있다. 콘택 플러그들(150)은 기판 절연층들(121)에 의해 플레이트층(101) 및 제2 수평 도전층(104)과 전기적으로 분리될 수 있다. 콘택 플러그들(150)의 하단들은 회로 배선 라인들(280) 중 최상부의 회로 배선 라인들(280)과 연결될 수 있다.
도 9a 내지 도 9h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 9a를 참조하면, 기판(201) 상에, 회로 소자들(220), 제1 배선 구조물들, 및 제1 본딩 구조물을 포함하는 제1 기판 구조물(S1)을 형성할 수 있다.
먼저, 기판(201) 내에 소자 분리층들(210)을 형성하고, 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 제1 배선 구조물의 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 상기 제1 배선 구조물의 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
상기 제1 본딩 구조물의 제1 본딩 절연층(299)은 주변 영역 절연층(290) 상에 형성할 수 있다. 상기 제1 본딩 구조물의 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 제1 본딩 절연층(299) 및 주변 영역 절연층(290)을 일부 제거한 후 형성할 수 있다.
본 단계에 의해, 제1 기판 구조물(S1)이 준비될 수 있다.
도 9b를 참조하면, 제2 기판 구조물(S2)의 제조 공정이 시작될 수 있다. 먼저, 베이스 기판(SUB) 상에 제1 적층 구조물(LA1)을 이루는 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층한 후 제1 수직 희생층들(129A)을 형성할 수 있다.
베이스 기판(SUB)은 후속 공정을 통해 제거되는 층으로, 실리콘(Si)과 같은 반도체 기판일 수 있다.
희생 절연층들(118)은 후속 공정을 통해 게이트 전극들(130)(도 2 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 제1 게이트 패드 영역(GP1)에서 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되어 계단 구조를 이루도록, 희생 절연층들(118) 및 층간 절연층들(120)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(118)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생 절연층들(118)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다. 다음으로, 희생 절연층들(118)과 층간 절연층들(120)의 하부 적층 구조물을 덮는 셀 영역 절연층(190)의 일부를 형성할 수 있다.
제1 수직 희생층들(129A)은, 제1 채널 구조물들(CH1)(도 2 참조) 및 콘택 플러그들(150)의 하부에 대응되는 영역에서, 제1 적층 구조물(LA1)을 관통하도록 하부 홀들을 형성한 후, 상기 하부 홀들에 제1 수직 희생층들(129A)을 이루는 물질을 증착함으로써 형성될 수 있다. 제1 수직 희생층들(129A)은 예를 들어, 다결정 실리콘, 실리콘 실화물, 또는 탄소계 물질을 포함할 수 있다.
도 9c를 참조하면, 제1 적층 구조물(LA1) 상에 제2 적층 구조물(LA2)을 형성한 후 제2 수직 희생층들(129B)을 형성할 수 있다.
제2 적층 구조물(LA2)은, 제1 적층 구조물(LA1)과 동일한 방식으로 제1 적층 구조물(LA1) 상에 형성될 수 있다. 다음으로, 제2 채널 구조물들(CH2)(도 2 참조) 및 콘택 플러그들(150)의 상부에 대응되는 영역에서, 제2 적층 구조물(LA2)을 관통하도록 상부 홀들을 형성하고, 제2 수직 희생층들(129B)을 형성할 수 있다. 제2 수직 희생층들(129B)은 제1 수직 희생층들(129A)과 각각 연결되도록 형성될 수 있다.
도 9b 및 도 9c와 같이, 희생 절연층들(118)이 계단 구조를 이루는 영역들이 z 방향으로 서로 중첩되지 않을 수 있다. 이에 따라, 하나의 계단 구조 영역이 형성되는 경우에 비하여, 각각의 계단 구조의 높이를 상대적으로 낮출 수 있어 공정 난이도가 감소할 수 있다.
도 9d를 참조하면, 채널 구조물들(CH)을 형성할 수 있다.
먼저, 제1 및 제2 메모리 셀 영역들(MCA1, MCA2)에서 제1 및 제2 수직 희생층들(129A, 129B)을 노출시키는 마스크층을 형성할 수 있다. 노출된 제1 및 제2 수직 희생층들(129A, 129B)을 제거하여 채널 홀들을 형성할 수 있다. 각각의 상기 채널 홀 내에 게이트 유전층(145), 채널층(140), 채널 매립 절연층(147), 및 채널 패드(149)를 순차적으로 형성하여 제1 및 제2 채널 구조물들(CH1, CH2)을 포함하는 채널 구조물들(CH)을 형성할 수 있다.
채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(147)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 매립 절연층(147)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 패드들(149)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 9e를 참조하면, 예비 콘택 절연층들(160P) 및 제3 수직 희생층들(129C)을 형성할 수 있다.
먼저, 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)에서 제1 및 제2 수직 희생층들(129A, 129B)을 노출시키는 마스크층을 형성할 수 있다. 노출된 제1 및 제2 수직 희생층들(129A, 129B)을 제거하여 콘택 홀들을 형성할 수 있다. 다음으로, 상기 콘택 홀들을 통해 노출된 희생 절연층들(118)을 일부 제거할 수 있다. 희생 절연층들(118)을 상기 콘택 홀들의 둘레에서 소정 길이로 제거하여 터널부들을 형성할 수 있다. 상기 터널부들은 최상부의 희생 절연층들(118)에서는 상대적으로 짧은 길이로 형성되고, 그 하부의 희생 절연층들(118)에서는 상대적으로 긴 길이로 형성될 수 있다.
상기 콘택 홀들 및 상기 터널부들 내에 절연 물질을 증착하여, 예비 콘택 절연층들(160P)을 형성할 수 있다. 예비 콘택 절연층들(160P)은 상기 콘택 홀들의 측벽 상에 형성되고, 상기 터널부들을 채울 수 있다. 도 9e 내의 확대도에 도시된 것과 같이, 최상부의 희생 절연층들(118)에서, 예비 콘택 절연층들(160P)은 상기 터널부들을 완전히 채우지 않을 수 있다.
제3 수직 희생층들(129C)은 예비 콘택 절연층들(160P) 상에 형성되어 제3 수직 희생층들(129C)을 채우고, 최상부의 상기 터널부들을 채울 수 있다. 제3 수직 희생층들(129C)은 예비 콘택 절연층들(160P)과 다른 물질을 포함할 수 있으며, 예를 들어, 다결정 실리콘을 포함할 수 있다.
도 9f를 참조하면, 별도의 개구부들을 형성한 후 상기 개구부들을 통해 희생 절연층들(118)을 제거하고, 희생 절연층들(118)이 제거된 영역에 게이트 전극들(130)을 형성한 후, 콘택 플러그들(150)을 형성할 수 있다.
상기 개구부들은 예를 들어 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(120) 사이에 터널부들이 형성될 수 있다.
게이트 유전층들(145)이 수평하게 연장되는 영역을 포함하는 경우, 게이트 전극들(130)의 형성 전에 상기 영역을 먼저 형성할 수 있다. 게이트 전극들(130)은 상기 터널부들에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 다음으로, 상기 개구부들 내에 절연 물질을 채워 분리 영역들을 형성할 수 있다.
다음으로, 제3 수직 희생층들(129C)을 제거하여 콘택 홀들을 형성할 수 있다. 제3 수직 희생층들(129C)은 층간 절연층들(120) 및 게이트 전극들(130)에 대하여 선택적으로 제거할 수 있다. 제3 수직 희생층들(129C)이 제거된 후 노출된 예비 콘택 절연층들(160P)도 일부 제거할 수 있다. 이 때, 패드들(PAD)에서는 예비 콘택 절연층들(160P)이 모두 제거될 수 있으며, 그 아래에서는 잔존하여 콘택 절연층들(160)을 이룰 수 있다. 패드들(PAD)에서는, 예비 콘택 절연층들(160P)이 제거된 후 게이트 유전층(145)이 노출되는 경우 게이트 유전층(145)도 제거하여, 게이트 전극들(130)의 측면을 노출시킬 수 있다.
상기 콘택 홀들 내에 도전성 물질을 증착하여 콘택 플러그들(150)을 형성할 수 있다. 콘택 플러그들(150)은 패드들(PAD)에서 수평하게 연장되는 영역을 가질 수 있으며, 이에 의해 게이트 전극들(130)과 물리적 및 전기적으로 연결될 수 있다.
도 9g를 참조하면, 게이트 전극들(130) 상에 제2 배선 구조물 및 제2 본딩 구조물을 형성하고, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)을 본딩할 수 있다.
상기 제2 배선 구조물에서, 셀 콘택 플러그들(170)은 채널 패드들(149) 및 콘택 플러그들(150) 상에서 셀 영역 절연층(190)을 식각하고 도전성 물질을 증착하여 형성할 수 있다. 셀 배선 라인들(180)은 도전성 물질의 증착 및 패터닝 공정을 통해 형성하거나, 셀 영역 절연층(190)을 이루는 절연층을 일부 형성한 후, 이를 패터닝하고 도전성 물질을 증착함으로써 형성할 수 있다.
상기 제2 본딩 구조물을 이루는 제2 본딩 비아들(195) 및 제2 본딩 금속층들(198)은, 셀 배선 라인들(180) 상에 셀 영역 절연층(190) 및 제2 본딩 절연층(199)을 더 형성한 후 이를 일부 제거하여 형성할 수 있다. 제2 본딩 금속층들(198)의 상면들 및 제2 본딩 절연층(199)의 상면은 셀 영역 절연층(190)으로부터 노출될 수 있다.
다음으로, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은, 제1 본딩 금속들(298)과 제2 본딩 금속층들(198)을 어닐링(annealing) 및/또는 가압에 의해 본딩함으로써 연결할 수 있다. 동시에, 제1 본딩 절연층(299) 및 제2 본딩 절연층(199)도 본딩될 수 있다. 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)은 뒤집어서, 제2 본딩 금속층들(198)이 하부를 향하도록 한 후, 본딩이 수행될 수 있다. 도면에서는 이해를 돕기 위하여, 제2 기판 구조물(S2)이 도 9f에 도시된 구조의 미러 이미지인 형태로 접합되는 것으로 도시하였다.
제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다. 실시예들에 따라, 본딩 전에, 접합력을 강화하기 위하여, 제1 기판 구조물(S1)의 상면 및 제2 기판 구조물(S2)의 하면에 대하여 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
도 9h를 참조하면, 베이스 기판(SUB)을 제거하고 플레이트층(101)을 형성할 수 있다.
베이스 기판(SUB)은 상면으로부터 일부는 그라인딩(grinding) 공정과 같은 연마 공정에 의해 제거하고, 나머지 일부는 습식 식각과 같은 식각 공정에 의해 제거할 수 있다. 제2 기판 구조물(S2)의 베이스 기판(SUB)을 제거함으로써, 반도체 장치의 총 두께가 최소화될 수 있다. 베이스 기판(SUB)의 제거함에 따라, 채널 구조물들(CH) 및 콘택 플러그들(150)의 상단들이 노출될 수 있다.
노출된 채널 구조물들(CH)의 상단들로부터 채널 유전층들(145)을 제거할 수 있다. 이에 의해 채널층들(140)은 플레이트층(101)과 연결될 수 있다. 콘택 플러그들(150)의 상단들 상에는 상부 절연층들(105)을 형성할 수 있다.
다만, 일부 실시예들에서, 베이스 기판(SUB)은 전부 제거되지 않고 적어도 일부가 플레이트층(101)을 이룰 수 있다. 이 경우, 채널층들(140)은 플레이트층(101)의 하면 상에 배치된 별도의 도전층을 통해 플레이트층(101)과 전기적으로 연결될 수 있다.
다음으로, 도 2를 함께 참조하면, 플레이트층(101)의 상면 상에 패시베이션층(106)을 형성하여, 최종적으로 도 2의 반도체 장치(100)가 제조될 수 있다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 10a를 참조하면, 베이스 기판(SUB) 상에 제1 적층 구조물(LA1)을 형성하고 제1 수직 희생층들(129A)을 형성한 후, 제1 수직 희생층들(129A) 중 일부를 제거하고 예비 콘택 절연층들(160P) 및 제3 수직 희생층들(129C)을 형성할 수 있다.
먼저, 제1 적층 구조물(LA1) 및 제1 수직 희생층들(129A)은, 도 9b를 참조하여 상술한 것과 동일하게 형성할 수 있다. 다음으로, 콘택 플러그들(150)(도 2 참조)의 하부에 대응되는 영역에서, 제1 수직 희생층들(129A)을 제거하여 하부 콘택 홀들을 형성한 후, 예비 콘택 절연층들(160P) 및 제3 수직 희생층들(129C)을 형성할 수 있다. 예비 콘택 절연층들(160P) 및 제3 수직 희생층들(129C)은 도 9e를 참조하여 상술한 것과 동일한 공정으로 형성할 수 있다.
도 10b를 참조하면, 제2 적층 구조물(LA2)을 형성하고 제2 수직 희생층들(129B)을 형성한 후, 제2 수직 희생층들(129B) 중 일부를 제거하고 예비 콘택 절연층들(160P) 및 제4 수직 희생층들(129C')을 형성할 수 있다.
먼저, 제2 적층 구조물(LA2) 및 제2 수직 희생층들(129B)은, 도 9c를 참조하여 상술한 것과 동일한 공정으로 형성할 수 있다. 제1 내지 제3 게이트 패드 영역들(GP1, GP2, GP3)에서, 제2 수직 희생층들(129B)은 아래의 제4 수직 희생층들(129C') 상에 형성될 수 있다.
다음으로, 콘택 플러그들(150)(도 2 참조)의 상부에 대응되는 영역에서, 제2 수직 희생층들(129B)을 제거하여 상부 콘택 홀들을 형성한 후, 예비 콘택 절연층들(160P) 및 제4 수직 희생층들(129C')을 형성할 수 있다. 예비 콘택 절연층들(160P) 및 제4 수직 희생층들(129C')은 도 9e를 참조하여 상술한 것과 동일한 공정으로 형성할 수 있다.
다음으로, 도 9d, 도 9f 내지 도 9h를 참조하여 상술한 공정들을 동일하게 수행함으로써 도 2의 반도체 장치(100)가 제조될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 11을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 8을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 12는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 12를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 9의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 8을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 13은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 13은 도 12의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 12의 반도체 패키지(2003)를 절단선 Ⅰ-Ⅰ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 13을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 채널 구조물들(4220)과 분리 영역(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 11의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드라인들과 전기적으로 연결되는 콘택 플러그들(150)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
확대도에 도시된 것과 같이, 제2 구조물(4200)에서, 제1 및 제2 계단 구조물들(ST1, ST2)은 제1 및 제2 셀 구조물들(CS1, CS2)을 사이에 두고 서로 다른 영역에 배치될 수 있다.
반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조물들(2400)(도 12 참조)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 반도체 칩들(2200)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
201: 기판 205: 소스/드레인 영역들
210: 소자 분리층 220: 회로 소자
222: 회로 게이트 유전층 224: 스페이서층
225: 회로 게이트 전극 270: 회로 콘택 플러그
280: 회로 배선 라인 290: 주변 영역 절연층
295: 제1 본딩 비아 298: 제1 본딩 금속층
299: 제1 본딩 절연층 101: 플레이트층
106: 패시베이션층 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 147: 채널 매립 절연층
149: 채널 패드 150: 콘택 구조물
160: 콘택 절연층 170: 셀 콘택 플러그
180: 셀 배선 라인 190: 셀 영역 절연층
195: 제2 본딩 비아 198: 제2 본딩 금속층
199: 제2 본딩 절연층

Claims (10)

  1. 제1 디코더 회로 영역, 제2 디코더 회로 영역, 및 상기 제1 디코더 회로 영역과 상기 제2 디코더 회로 영역의 사이에 배치되는 페이지 버퍼 회로 영역을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제1 영역 및 제2 영역을 갖는 제2 기판 구조물을 포함하고,
    상기 제2 기판 구조물은,
    플레이트층;
    상기 제1 영역에서, 상기 플레이트층의 아래에 상기 플레이트층의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 셀 구조물;
    상기 제1 셀 구조물의 아래에서 상기 제1 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 셀 구조물;
    상기 제1 방향에 수직한 제2 방향에서 상기 제1 및 제2 셀 구조물들의 제1 측에 배치되며, 상기 제1 셀 구조물로부터 상기 제1 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제1 계단 구조물;
    상기 제2 방향에서 상기 제1 및 제2 셀 구조물들의 상기 제1 측에 대향하는 제2 측에 배치되며, 상기 제2 셀 구조물로부터 상기 제2 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제2 계단 구조물;
    상기 제1 계단 구조물의 아래에 배치되며 상기 제2 게이트 전극들로부터 연장된 부분들을 포함하는 제1 더미 구조물;
    상기 제1 계단 구조물 및 상기 제1 더미 구조물을 관통하며 상기 제1 게이트 전극들과 각각 연결되는 제1 콘택 플러그들; 및
    상기 제2 계단 구조물을 관통하며 상기 제2 게이트 전극들과 각각 연결되는 제2 콘택 플러그들을 포함하고,
    상기 제1 계단 구조물은 상기 제1 디코더 회로 영역과 상기 제1 방향에서 중첩하고, 상기 제2 계단 구조물은 상기 제2 디코더 회로 영역과 상기 제1 방향에서 중첩하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 기판 구조물은,
    상기 제2 계단 구조물 상에 배치되며 상기 제1 셀 구조물로부터 상기 제1 게이트 전극들이 연장된 부분들을 포함하는 제2 더미 구조물을 더 포함하고,
    상기 제2 콘택 플러그들은 상기 제2 계단 구조물 상에서 상기 제2 더미 구조물을 더 관통하도록 연장되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 디코더 회로 영역들 각각은, 패스 트랜지스터들을 포함하고,
    상기 제1 게이트 전극들은 상기 제1 콘택 플러그들을 통해 상기 제1 디코더 회로 영역의 패스 트랜지스터들과 각각 전기적으로 연결되고,
    상기 제2 게이트 전극들은 상기 제2 콘택 플러그들을 통해 상기 제2 디코더 회로 영역의 패스 트랜지스터들과 각각 전기적으로 연결되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 디코더 회로 영역은,
    상기 제1 게이트 전극들 각각과 전기적으로 연결되는 패스 트랜지스터들;
    상기 패스 트랜지스터들과 전기적으로 연결되는 회로 배선 라인들 및 회로 콘택 플러그들을 포함하는 제1 배선 구조물; 및
    상기 제1 배선 구조물 상에 배치되며, 제1 본딩 금속층들을 포함하는 제1 본딩 구조물을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 콘택 플러그들 중 적어도 일부는, 상기 회로 콘택 플러그들 중 전기적으로 연결되는 회로 콘택 플러그들과 상기 제1 방향을 따라 중첩되도록 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 콘택 플러그들 각각은 상기 제1 계단 구조물과 상기 제1 더미 구조물의 사이에서 폭이 변경되는 절곡부를 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 기판 구조물은,
    상기 제1 계단 구조물로부터 상기 제2 방향을 따라 이격되어 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 제3 게이트 전극들을 포함하는 제3 셀 구조물;
    상기 제3 셀 구조물의 아래에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 제4 게이트 전극들을 포함하는 제4 셀 구조물; 및
    상기 제1 계단 구조물과 상기 제3 셀 구조물의 사이에 배치되며, 상기 제3 셀 구조물로부터 상기 제3 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제3 계단 구조물을 더 포함하는 반도체 장치.
  8. 제1 디코더 회로 영역, 제2 디코더 회로 영역, 및 상기 제1 디코더 회로 영역과 상기 제2 디코더 회로 영역의 사이에 배치되는 페이지 버퍼 회로 영역을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제1 영역 및 제2 영역을 갖는 제2 기판 구조물을 포함하고,
    상기 제2 기판 구조물은,
    상기 제1 영역에서, 상기 제1 기판 구조물과 상기 제2 기판 구조물의 적층 방향인 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 셀 구조물;
    상기 제1 셀 구조물의 아래에서 상기 제1 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 셀 구조물;
    상기 제1 방향에 수직한 제2 방향에서 상기 제1 및 제2 셀 구조물들의 제1 측에 배치되며, 상기 제1 셀 구조물로부터 상기 제1 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제1 계단 구조물;
    상기 제2 방향에서 상기 제1 및 제2 셀 구조물들의 상기 제1 측에 대향하는 제2 측에 배치되며, 상기 제2 셀 구조물로부터 상기 제2 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제2 계단 구조물;
    상기 제1 계단 구조물을 관통하며 상기 제1 게이트 전극들과 각각 연결되는 제1 콘택 플러그들; 및
    상기 제2 계단 구조물을 관통하며 상기 제2 게이트 전극들과 각각 연결되는 제2 콘택 플러그들을 포함하고,
    상기 제1 계단 구조물에서, 상기 제1 게이트 전극들 중 상부에 위치하는 제1 게이트 전극의 길이가 하부에 위치하는 제1 게이트 전극의 길이보다 길고,
    상기 제2 계단 구조물에서, 상기 제2 게이트 전극들 중 상부에 위치하는 제2 게이트 전극의 길이가 하부에 위치하는 제2 게이트 전극의 길이보다 긴 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 및 제2 셀 구조물들은 상기 페이지 버퍼 회로 영역과 상기 제1 방향에서 중첩하는 반도체 장치.
  10. 회로 소자들 및 제1 본딩 금속층들을 포함하는 제1 기판 구조물, 게이트 전극들 및 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 제2 기판 구조물은, 제1 영역 및 제2 영역을 가지며,
    플레이트층;
    상기 제1 영역에서, 상기 플레이트층의 아래에 상기 플레이트층의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 셀 구조물;
    상기 제1 셀 구조물의 아래에서 상기 제1 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 셀 구조물;
    상기 제1 방향에 수직한 제2 방향에서 상기 제1 및 제2 셀 구조물들의 제1 측에 배치되며, 상기 제1 셀 구조물로부터 상기 제1 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제1 계단 구조물;
    상기 제2 방향에서 상기 제1 및 제2 셀 구조물들의 상기 제1 측에 대향하는 제2 측에 배치되며, 상기 제2 셀 구조물로부터 상기 제2 게이트 전극들 중 적어도 일부가 상기 제2 방향을 따라 서로 다른 길이로 연장된 부분들을 포함하는 제2 계단 구조물;
    상기 제1 계단 구조물을 관통하며 상기 제1 게이트 전극들과 각각 연결되는 제1 콘택 플러그들; 및
    상기 제2 계단 구조물을 관통하며 상기 제2 게이트 전극들과 각각 연결되는 제2 콘택 플러그들을 포함하고,
    상기 제1 및 제2 콘택 플러그들의 상단들은 상기 플레이트층의 하면의 레벨보다 높은 레벨에 위치하는 데이터 저장 시스템.
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