CN118159032A - 半导体器件和包括该半导体器件的数据存储系统 - Google Patents

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Abstract

一种半导体器件，包括：第一衬底结构，包括第一解码器电路区域、第二解码器电路区域和页缓冲器电路区域；以及第二衬底结构，连接到第一衬底结构。第二衬底结构包括第一单元结构和第二单元结构，第一单元结构包括第一水平延伸栅电极，并且第二单元结构包括第二水平延伸栅电极。第二单元结构设置在第一单元结构下方。第一阶梯结构设置在第一单元结构和第二单元结构的一侧，并且第二阶梯结构设置在与第一侧相对的第二侧。虚设结构设置在第一阶梯结构下方。第一接触插塞穿过第一阶梯结构和第一虚设结构，并分别连接到第一栅电极，并且第二接触插塞穿过第二阶梯结构，并分别连接到第二栅电极。

Description

半导体器件和包括该半导体器件的数据存储系统
相关申请的交叉引用
本申请要求于2022年12月7日在韩国知识产权局递交的韩国专利申请No.10-2022-0169804的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本公开涉及半导体器件和包括该半导体器件的数据存储系统。
背景技术
在需要数据存储的电子系统中，需要能够进行高容量数据存储的半导体器件。因此，正在研宄增大半导体器件的数据存储容量的方法。例如，作为增大半导体器件的数据存储容量的方法，三维地布置存储单元是正在进行的研究和开发的领域。
发明内容
本公开的各方面例如通过提供改进的结构和技术来提供半导体器件的更高的量产性，该改进的结构和技术用于设计和制造包括两个被连接的衬底的器件，其中一个衬底上的电路元件与另一衬底上的组件互操作。
本公开的各方面类似地提供了包括半导体器件的数据存储系统的更高的量产性。
根据本公开的一方面，一种半导体器件包括：第一衬底结构和第二衬底结构。第一衬底结构具有第一解码器电路区域、第二解码器电路区域、在第一解码器电路区域和第二解码器电路区域之间的页缓冲器电路区域、以及面向第一方向的顶表面。第二衬底结构连接到第一衬底结构且在第一衬底结构的顶表面上。第二衬底结构具有板层、第一单元结构和第二单元结构、第一阶梯结构和第二阶梯结构、虚设结构、以及多个第一接触插塞和多个第二接触插塞。板层具有面向第一衬底结构的顶表面的下表面。第一单元结构在板层下方，并且具有在第一方向上堆叠且彼此间隔开的多个第一栅电极、面向垂直于第一方向的第二方向的第一侧、以及与第一侧相对的第二侧。第二单元结构在第一单元结构下方，并且具有在第一方向上堆叠且彼此间隔开的多个第二栅电极、面向第二方向的第一侧、以及与第一侧相对的第二侧。第一阶梯结构与第一单元结构的第一侧和第二单元结构的第一侧之一相邻，并且具有多个第一栅电极中的至少两个第一栅电极在第二方向上从第一单元结构延伸不同长度的部分。第二阶梯结构与第一单元结构的第二侧和第二单元结构的第二侧之一相邻，并且具有多个第二栅电极中的至少两个第二栅电极在第二方向上从第二单元结构延伸不同长度的部分。虚设结构在第一阶梯结构下方，并且具有多个第二栅电极在第二方向上延伸的部分。多个第一接触插塞穿过第一阶梯结构和第一虚设结构，并且第一接触插塞分别连接到至少两个第一栅电极。多个第二接触插塞穿过第二阶梯结构，并且第二接触插塞分别连接到至少两个第二栅电极。第一阶梯结构在第一方向上与第一解码器电路区域重叠，并且第二阶梯结构在第一方向上与第二解码器电路区域重叠。
根据另一方面，一种半导体器件包括：第一衬底结构和第二衬底结构。第一衬底结构具有第一解码器电路区域和第二解码器电路区域、在第一解码器电路区域和第二解码器电路区域之间的页缓冲器电路区域、以及面向竖直方向的顶表面。第二衬底结构连接到第一衬底结构，并且设置在第一衬底结构上。第二衬底结构具有第一区域和第二区域、第一单元结构和第二单元结构、第一阶梯结构和第二阶梯结构、以及多个第一接触插塞和多个第二接触插塞。第一单元结构包括设置在第一区域中并且以竖直且间隔开的构造堆叠的多个第一栅电极。第二单元结构包括设置在第一单元结构下方并且以竖直且间隔开的构造堆叠的多个第二栅电极。第一阶梯结构水平设置到第一单元结构和第二单元结构的第一侧，并且第一阶梯结构包括多个第一栅电极中的至少一部分第一栅电极从第一单元结构在第一阶梯结构内水平延伸不同长度的部分。第二阶梯结构水平设置到第一单元结构和第二单元结构的与第一侧相对的第二侧，并且包括多个第二栅电极中的至少一部分第二栅电极从第二单元结构在第二阶梯结构内水平延伸不同长度的部分。多个第一接触插塞竖直地穿过第一阶梯结构，每个第一接触插塞分别连接到多个第一栅电极中的不同第一栅电极。多个第二接触插塞竖直地穿过第二阶梯结构，每个第二接触插塞分别连接到多个第二栅电极中的不同第二栅电极。在第一阶梯结构中，在多个第一栅电极之中，上面的第一栅电极的长度比下面的第一栅电极的长度长。在第二阶梯结构中，在多个第二栅电极之中，上面的第二栅电极的长度比下面的第二栅电极的长度长。
根据另一方面，一种数据存储系统包括：半导体存储器件和控制器。该半导体存储器件具有：第一衬底结构，包括电路元件和第一金属接合焊盘；第二衬底结构，包括多个竖直堆叠的栅电极以及连接到第一金属接合焊盘的第二金属接合焊盘；以及输入/输出焊盘，电连接到电路元件。控制器通过输入/输出焊盘电连接到半导体存储器件，并且被配置为控制半导体存储器件。第二衬底结构具有第一区域和第二区域、板层、第一单元结构和第二单元结构、第一阶梯结构和第二阶梯结构、以及多个第一接触插塞和多个第二接触插塞。第一单元结构在第一区域中，并且包括竖直地堆叠且彼此间隔开的多个第一栅电极。第二单元结构在第一单元结构下方，并且包括竖直地堆叠且彼此间隔开的多个第二栅电极。第一阶梯结构水平设置为与第一单元结构和第二单元结构的第一侧相邻，并且包括多个第一栅电极中的至少一部分第一栅电极从第一单元结构水平延伸不同长度的部分。第二阶梯结构水平设置为与第一单元结构和第二单元结构的与第一侧相对的第二侧相邻，第二阶梯结构包括多个第二栅电极中的至少一部分第二栅电极从第二单元结构水平延伸不同长度的部分。多个第一接触插塞竖直地穿过第一阶梯结构，并且每个第一接触插塞分别连接到多个第一栅电极之一。多个第二接触插塞竖直地穿过第二阶梯结构，并且每个第二接触插塞分别连接到多个第二栅电极之一。第一接触插塞和第二接触插塞的上端竖直地延伸到板层的下表面上方。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，其中：
图1是示出了根据示例实施例的半导体器件的示意性透视图；
图2是根据示例实施例的半导体器件的一部分的示意性截面图；
图3A和图3B是图2的区域A和区域B的局部放大图；
图4和图5是根据示例实施例的半导体器件的一部分的示意性截面图；
图6是根据示例实施例的半导体器件的示意性透视图；
图7A和图7B是根据示例实施例的半导体器件的示意性透视图；
图8是根据示例实施例的半导体器件的一部分的示意性截面图；
图9A至图9H是示出了根据示例实施例的制造半导体器件的方法的示意性截面图；
图10A和图10B是示出了根据示例实施例的制造半导体器件的方法的示意性截面图；
图11是示出了根据示例实施例的包括半导体器件的数据存储系统的示意图；
图12是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图；以及
图13是根据示例实施例的半导体封装的沿图12的线I-I’截取的示意性截面图。
具体实施方式
在下文中，将参考附图来描述本公开的优选示例实施例。在下面的描述中，基于附图来使用诸如“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等术语，除非另外由附图标记指示。
诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可称为“第一”或“第二”。另外，以特定序数(例如，特定权利要求中的“第一”)称呼的术语可以在别处以不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。
将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件上，或者可以存在中间元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”(或使用词“接触”的任何形式)时，在接触点处不存中间元件。
此外，本文使用的诸如“相同”、“相等”、“平面”、“共面”、“平行”和“垂直”之类的术语涵盖同等或接近同等，包括例如由于制造工艺而导致可能发生的变化。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。此外，为了便于描述以描述位置关系(例如，如附图中所示)，在本文中可以使用诸如“之下”、“下方”、“下面的”、“上方”、“上”、“上面的”、“顶部”、“底部”等术语。应当理解，空间相对术语除图中描绘的取向之外还涵盖设备的不同取向，并且下表面或下部可以在不同时间点处(例如，在制造过程中的不同点处)被描述为相对于不同元件的上表面或上部。
图1是示出了根据示例实施例的半导体器件的示意性透视图。
参考图1，半导体器件100可以包括在竖直方向(即，Z方向)上堆叠的第一衬底结构S1和第二衬底结构S2。第一衬底结构S1(外围电路区域)可以包括第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3、以及第一页缓冲器电路区域PB1和第二页缓冲器电路区域PB2。第二衬底结构S2(存储单元区域)可以包括第一存储单元区域MCA1和第二存储单元区域MCA2、以及第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3。
在第一衬底结构S1中，第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3可以对输入地址进行解码，以生成并发送字线的驱动信号。第一页缓冲器电路区域PB1和第二页缓冲器电路区域PB2可以通过位线连接到第一存储单元区域MCA1和第二存储单元区域MCA2，以读取存储在存储单元中的信息。第一衬底结构S1还可以包括在未示出的区域中的逻辑电路区域。逻辑电路区域可以包括控制逻辑和电压发生器，并且可以包括例如锁存电路、高速缓存电路、和/或读出放大器。
第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3可以分别设置在第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3下方。第一页缓冲器电路区域PB1和第二页缓冲器电路区域PB2可以分别设置在第一存储单元区域MCA1和第二存储单元区域MCA2下方。例如，第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3可以被设置为在Z方向上分别与第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3重叠，并且第一页缓冲器电路区域PB1和第二页缓冲器电路区域PB2可以被设置为在Z方向上分别与第一存储单元区域MCA1和第二存储单元区域MCA2重叠。
在第二衬底结构S2中，其中设置有形成存储单元串的沟道结构CH的区域的第一存储单元区域MCA1和第二存储单元区域MCA2可以被设置为彼此间隔开，第一栅极焊盘区域GP1介于其间。第二栅极焊盘区域GP2和第三栅极焊盘区域GP3可以分别设置在第一存储单元区域MCA1和第二存储单元区域MCA2的外侧。第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3可以是其中第一存储单元区域MCA1和第二存储单元区域MCA2的栅电极130中的一些在X方向上延伸不同长度以连接到接触插塞150的区域。
在第一存储单元区域MCA1和第二存储单元区域MCA2、以及第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3中，栅电极130可以形成第一堆叠结构LA1和第二堆叠结构LA2，并且可以具有多层堆叠形式。形成第一堆叠结构LA1的栅电极130的数量可以与形成第二堆叠结构LA2的栅电极130的数量相同或不同。如下文更详细讨论的，沟道结构CH和接触插塞150可以(例如，在第一堆叠结构LA1和第二堆叠结构LA2之间的界面处)具有弯曲形状。
第一存储单元区域MCA1可以包括形成第一堆叠结构LA1的一部分的第一单元结构CS1、以及形成第二堆叠结构LA2的一部分的第二单元结构CS2。第二存储单元区域MCA2可以包括形成第一堆叠结构LA1的一部分的第三单元结构CS3、以及形成第二堆叠结构LA2的一部分的第四单元结构CS4。第一栅极焊盘区域GP1可以包括形成第一堆叠结构LA1的一部分的第一阶梯结构ST1和第三阶梯结构ST3。第一阶梯结构ST1可以连接到第一单元结构CS1，并且第三阶梯结构ST3可以连接到第三单元结构CS3。第一栅极焊盘区域GP1还可以包括形成第二堆叠结构LA2的一部分的第一虚设结构DS1和第三虚设结构DS3。第二栅极焊盘区域GP2可以包括形成第一堆叠结构LA1的一部分的第二虚设结构DS2、以及形成第二堆叠结构LA2的一部分的第二阶梯结构ST2。第三栅极焊盘区域GP3可以包括形成第一堆叠结构LA1的一部分的第四虚设结构DS4、以及形成第二堆叠结构LA2的一部分的第四阶梯结构ST4。
在第一单元结构至第四单元结构CS1、CS2、CS3和CS4中，栅电极130可以水平且连续地延伸穿过其中。在第一虚设结构至第四虚设结构DS1、DS2、DS3和DS4中，栅电极130可以类似地水平且连续地延伸穿过其中。
在第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4中的至少一部分中，栅电极130可以在一个方向(例如，X方向)上延伸不同长度以形成阶梯形状。第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4的倾斜方向可以相对于第一存储单元区域MCA1和第二存储单元区域MCA2的竖直轴(Z方向)对称。例如，第一阶梯结构ST1的倾斜方向可以朝向右上侧，并且第二阶梯结构ST2的倾斜方向可以对称地朝向左上侧。第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4中的至少一部分可以具有不同的阶梯结构高度。例如，第一阶梯结构ST1和第三阶梯结构ST3的阶梯结构高度(即，其中栅电极130形成阶梯结构的区域的高度)可以大于第二阶梯结构ST2和第四阶梯结构ST4的阶梯结构高度。
在第一阶梯结构ST1和第三阶梯结构ST3中，延伸穿过第一堆叠结构LA1的所有栅电极130可以形成阶梯形状。随着栅电极130距第一衬底S1的竖直距离增加，用于形成阶梯结构的每个栅电极130可以水平延伸超过在其下方的栅电极130。在第二阶梯结构ST2中，栅电极130可以在该结构的下部区域中水平延伸不同长度，以形成阶梯形状。在第四阶梯结构ST4中，栅电极130可以在该结构的上部区域中延伸不同长度，以形成阶梯形状。在第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4中，具有向下暴露的下表面的栅电极130(即，水平延伸超过相邻栅电极的栅电极)可以物理连接且电连接到接触插塞150。虽然阶梯结构ST1和ST3均被示出为使用在第一堆叠结构LA1中延伸穿过存储单元区域MCA1和MCA2的所有栅电极130来形成，并且阶梯结构ST2和ST4均被示出为使用在第二堆叠结构LA2中延伸穿过存储单元区域MCA1和MCA2的栅电极130中的一半栅电极130来形成，但其他实施例可以使用不同分组的栅电极130来形成阶梯形状。
接触插塞150可以在穿过第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4的同时竖直地延伸。延伸穿过第一阶梯结构ST1和第三阶梯结构ST3的每个接触插塞150可以连接到例如第一阶梯结构ST1和第三阶梯结构ST3中的每一个阶梯结构中的每隔一个相邻的栅电极130。例如，接触插塞150可以连接到第一阶梯结构ST1中的从板层101起的编号为偶数的栅电极130，并且可以连接到第三阶梯结构ST3中的从板层101起的编号为奇数的栅电极130。延伸穿过第二阶梯结构ST2和第四阶梯结构ST4的接触插塞150可以连接到例如阶梯结构ST2和ST4的相应下部区域和上部区域中的相邻栅电极130。接触插塞150可以连接到第二阶梯结构ST2中的栅电极130的下部区域中的每层中的栅电极130，并且接触插塞150可以连接到第四阶梯结构ST4中的栅电极130的上部区域中的每层中的栅电极130。
接触插塞150可以将栅电极130电连接到在其下方的第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3的电路元件。接触插塞150还可以穿过第一虚设结构至第四虚设结构DS1、DS2、DS3和DS4。具体地，穿过第一阶梯结构ST1和第三阶梯结构ST3的接触插塞150还可以分别穿过在其下方的第一虚设结构DS1和第三虚设结构DS3。穿过第二阶梯结构ST2和第四阶梯结构ST4的接触插塞150还可以分别穿过在其上方的第二虚设结构DS2和第四虚设结构DS4。
在半导体器件100中，第一阶梯结构ST1和第二阶梯结构ST2可以分别设置在不同的区域中，第一单元结构CS1和第二单元结构CS2在X方向上介于其间，并且第三阶梯结构ST3和第四阶梯结构ST4可以设置在不同区域中，第三单元结构CS3和第四单元结构CS4类似地介于其间。因此，在不同方向上具有倾斜且其间存在有一个存储单元区域的单元结构的阶梯结构可以分别连接到不同的解码器电路区域。具体地，第一阶梯结构ST1和第二阶梯结构ST2可以经由延伸穿过这些阶梯结构的竖直接触插塞150来分别电连接到第一解码器电路区域DEC1和第二解码器电路区域DEC2，并且第三阶梯结构ST3和第四阶梯结构ST4可以经由延伸穿过这些阶梯结构的竖直接触插塞150来分别电连接到第一解码器电路区域DEC1和第三解码器电路区域DEC3。第一解码器电路区域DEC1的电连接到第一阶梯结构ST1的区域可以与第一解码器电路区域DEC1的电连接到第三阶梯结构ST3的区域区分开。可以以这种方式来布置第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4、以及第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3。这增加了设计和布局的自由度，并且降低了制造过程的难度，以提高量产性。
图2是根据示例实施例的半导体器件的示意性截面图。
图3A和图3B是根据示例实施例的半导体器件的局部放大图。图3A是图2的区域“A”的放大图，并且图3B是图2的区域“B”的放大图。
参考图2至图3B，半导体器件100可以包括竖直堆叠的第一衬底结构S1和第二衬底结构S2。第一衬底结构S1可以对应于图1的第一衬底结构S1，并且可以包括外围电路区域。第二衬底结构S2可以对应于图1的第二衬底结构S2，并且可以包括存储单元区域。在下文中，通常将省略与上面参考图1的描述重叠的描述。
第一衬底结构S1可以包括衬底201、在衬底201中的源/漏区205和元件隔离层210、设置在衬底201上的电路元件220、电路接触插塞270、电路互连线280、外围区域绝缘层290、第一接合过孔295、第一金属接合焊盘298、以及第一接合绝缘层299。
衬底201可以具有在X方向和Y方向上延伸的上表面。元件隔离层210可以形成在衬底201上，以限定有源区域。包括掺杂的杂质的源/漏区205可以设置在有源区域的一部分中。衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。例如，衬底201可以被设置为单晶体晶片、或其一部分。
电路元件220可以包括平面晶体管，并且电路元件220可以分别设置在第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3中、以及第一页缓冲器电路区域PB1和第二页缓冲器电路区域PB2中。设置在第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3中的电路元件220可以包括用于在半导体器件100的操作期间向栅电极130施加电压的传输晶体管。每个电路元件220可以包括栅极介电层222、间隔物层224和栅电极225。在衬底201中，源/漏区205可以设置在栅电极225的两侧。
在衬底201上，外围区域绝缘层290可以设置在电路元件220上。外围区域绝缘层290可以包括形成在不同工艺操作中的多个绝缘层。外围区域绝缘层290可以是或包括绝缘材料。
电路接触插塞270和电路互连线280可以形成第一衬底结构S1的第一互连结构。电路接触插塞270可以具有圆柱形形状，并且可以穿过外围区域绝缘层290以连接到源/漏区205。电信号可以通过电路接触插塞270来施加到电路元件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，可以具有在水平方向(例如，如图2中所示的Y方向)上延伸的线形形状，并且可以设置在多个层中。电路接触插塞270和电路互连线280可以是或包括导电材料(例如，钨(W)、铜(Cu)、铝(Al)等)，并且各个组件还可以包括扩散阻挡物。在示例实施例中，电路接触插塞270和电路互连线280的层数可以以各种方式改变。
第一接合过孔295、第一金属接合焊盘298和第一接合绝缘层299可以形成第一接合结构，并且可以设置在电路互连线280上。第一接合过孔295可以具有圆柱形形状或截头锥体形状，并且第一金属接合焊盘298可以具有大体直线的形状或表面。第一金属接合焊盘298的上表面可以与第一衬底结构S1的上表面相邻和/或共面。第一金属接合焊盘298也可以被笼统地描述为包括多个平面接合金属组件的接合金属层。第一接合过孔295和第一金属接合焊盘298可以提供在第一衬底结构S1和第二衬底结构S2之间的电连接路径。第一金属接合焊盘298中的一些可以仅被设置为用于接合，而不连接到在其下部上的电路互连线280，而其他第一金属接合焊盘298可以用于接合，并且还可以电连接到电路互连线280，并且被配置为在电路互连线280和其他电路组件之间传递电信号。第一接合过孔295和第一金属接合焊盘298可以包括或者是导电材料(例如，铜(Cu))。第一接合绝缘层299可以设置在第一金属接合焊盘298的侧面或周边。第一接合绝缘层299还可以用作第一金属接合焊盘298的扩散阻挡物，并且可以包括例如SiN、SiON、SiCN、SiOC、SiOCN和SiO中的至少一种。
在第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3中，电路接触插塞270和电路互连线280中的至少一些可以被设置为在Z方向上与第二衬底结构S2的接触插塞150重叠。例如，电路接触插塞270和电路互连线280可以与接触插塞150设置在一条直线上(例如，直接竖直地在接触插塞150下方)。类似地，在第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3中，第一接合过孔295和第一金属接合焊盘298中的至少一些也可以被设置为在Z方向上与第二衬底结构S2的接触插塞150重叠。因此，可以最小化栅电极130和电路元件220之间的电路径。
第二衬底结构S2可以包括：板层101、堆叠在板层101的下表面上的栅电极130、与栅电极130交替堆叠的层间绝缘层120、在第一存储单元区域MCA1和第二存储单元区域MCA2中被设置为穿过栅电极130的沟道结构CH、以及在第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3中被设置为穿过栅电极130的接触插塞150。第二衬底结构S2还可以包括单元接触插塞170和单元互连线180作为第二互连结构，并且还可以包括第二接合过孔195、第二金属接合焊盘198和第二接合绝缘层199作为第二接合结构。第二衬底结构S2还可以包括上绝缘层105、接触绝缘层160、单元区域绝缘层190和钝化层106。
第一存储单元区域MCA1和第二存储单元区域MCA2(其中栅电极130竖直地堆叠并且设置有沟道结构CH的区域)可以是其中设置有存储单元的区域。第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3(其中栅电极130延伸不同长度以在第二衬底结构S2中在不同水平上形成焊盘PAD的区域)可以对应于用于将存储单元电连接到第一衬底结构S1的区域。第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3可以在至少一个方向(例如，X方向)上置于与第一存储单元区域MCA1和第二存储单元区域MCA2相邻。
板层101可以具有在X方向和Y方向上延伸的上表面。板层101可以用作半导体器件100的公共源极线。板层101可以包括导电材料，或者使用导电材料形成。例如，板层101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。板层101还可以包括杂质。板层101可以被设置为多晶半导体层(例如，多晶硅层)或外延层。
栅电极130可以堆叠在板层101的下表面上以彼此竖直地间隔开，从而与交错的层间绝缘层120一起形成第一堆叠结构LA1和第二堆叠结构LA2。第一堆叠结构LA1和第二堆叠结构LA2可以竖直地堆叠。第一沟道结构CH1和第二沟道结构CH2可以分别竖直地延伸穿过第一堆叠结构LA1和第二堆叠结构LA2。
栅电极130可以包括形成地选择晶体管的栅极的至少一个下栅电极、形成多个存储单元的存储栅电极、以及形成串选择晶体管的栅极的上栅电极。这里，下栅电极和上栅电极可以相对于制造工艺期间的方向而分别被称为“下部”和“上部”。形成存储单元的存储栅电极的数量可以根据半导体器件100的期望容量来确定。在一些示例实施例中，下栅电极的数量可以是1至4或更多。下栅电极和上栅电极可以均具有与存储栅电极相同或不同的结构。在示例实施例中，栅电极130还可以包括设置在上栅电极下方和/或设置在下栅电极上的用于形成擦除晶体管的栅电极130，该擦除晶体管用于使用栅极诱发漏极泄漏(GIDL)现象的擦除操作。
栅电极130可以堆叠以彼此竖直地间隔开，并且可以在X方向上形成阶梯结构，从而在第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3中形成阶梯结构。栅电极130也可以被设置为在Y方向上具有台阶结构。由于该台阶结构，由于上面的栅电极130延伸得比下面的栅电极130长，栅电极130可以分别具有包括从层间绝缘层120和其他栅电极130向下暴露的下表面的区域，并且这些区域可以被称为焊盘PAD，如图2和图3A中所示。在每个栅电极130中，焊盘PAD可以是包括栅电极130在X方向上的端部的区域。栅电极130可以在至少一些焊盘PAD中连接到接触插塞150。在第一阶梯结构ST1和第三阶梯结构ST3中，焊盘PAD的长度可以彼此不同，但是本公开不限于此。例如，连接到接触插塞150的焊盘PAD可以具有相对长的长度，并且未连接到接触插塞150的焊盘PAD可以具有相对短的长度。栅电极130可以在焊盘PAD中具有增加的厚度。如图3A中所示，栅电极130可以在焊盘PAD之外延伸以具有第一厚度T1，并且可以在焊盘PAD中具有大于第一厚度T1的第二厚度T2。
在第一虚设结构至第四虚设结构DS1、DS2、DS3和DS4中，栅电极130可以不用于形成存储单元串，并且可以不连接到接触插塞150。因此，栅电极130的延伸到第一虚设结构至第四虚设结构DS1、DS2、DS3和DS4的部分可以被认为是虚设部分。
栅电极130可以包括金属材料，例如钨(W)。在一些示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡物。例如，扩散阻挡物可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)、或其组合。
层间绝缘层120可以设置在栅电极130之间。以与栅电极130相同的方式，层间绝缘层120也可以被设置为在与板层101的下表面垂直的方向上彼此间隔开，并且在X方向和Y方向上延伸。层间绝缘层120可以包括或者是绝缘材料(例如，氧化硅或氮化硅)。
在第一存储单元区域MCA1和第二存储单元区域MCA2中，沟道结构CH可以被设置为彼此间隔开，同时在板层101的下表面上形成限定行和列的网格。备选地，沟道结构CH可以被设置为形成格子图案，或者在一个方向上具有Z字形形状。沟道结构CH可以具有柱形形状，或者可以具有诸如截头圆锥体之类的其他形状，具有倾斜的侧表面，使得其宽度(例如，根据纵横比)随着距板层101的距离减小而减小。在示例实施例中，一些沟道结构CH可以是不用于形成存储单元串的虚设沟道。例如，一些沟道结构CH可以是被设置为与第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3相邻的虚设沟道。
每个沟道结构CH可以具有其中穿过栅电极130的第一单元结构CS1和第三单元结构CS3的第一沟道结构CH1、以及穿过第二单元结构CS2和第四单元结构CS4的第二沟道结构CH2彼此连接的形式。由于连接区域中的宽度差异或改变，沟道结构CH可以具有弯曲部分。
每个沟道结构CH可以包括设置在沟道孔中的沟道层140、栅极介电层145、沟道填充绝缘层147和沟道焊盘149。沟道层140可以形成为在垂直于Z方向的平面中具有围绕内部的沟道填充绝缘层147的环形截面形状。然而，在一些示例实施例中，沟道层140可以具有诸如圆柱形形状或棱柱形形状之类的柱形形状，而没有沟道填充绝缘层147。沟道层140可以包括或者是诸如多晶硅或单晶硅之类的半导体材料。沟道层140可以通过其上端来暴露，以连接到板层101。
如图3B中所示，在沟道结构CH的上端处，沟道层140的上端140E可以不被栅极介电层145覆盖。沟道层140的上端140E可以包括上表面和连接到上表面的侧表面的上部区域。沟道层140的上端140E可以与板层101直接接触，并且可以被板层101围绕。通过这样的布置，沟道层140可以物理连接和电连接到板层101。
栅极介电层145可以设置在栅电极130与沟道层140之间。尽管未具体示出，但栅极介电层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层，并且可以包括或者是例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、或其组合。电荷存储层可以是电荷陷阱层或浮栅导电层。阻挡层可以包括或者是氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料、或其组合。在示例实施例中，栅极介电层145的至少一部分可以沿栅电极130在水平方向上延伸。
沟道焊盘149可以仅设置在下面的第二沟道结构CH2的下端上。沟道焊盘149可以包括例如掺杂的多晶硅。
沟道层140、栅极介电层145和沟道填充绝缘层147可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。相对厚的层间绝缘层120可以设置在第一沟道结构CH1和第二沟道结构CH2之间的界面处。然而，在示例实施例中，层间绝缘层120的厚度和形式可以以各种方式改变。
接触插塞150可以穿过第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4，并且可以穿过栅电极130的焊盘PAD。例如，接触插塞150中的至少一个可以被设置为与焊盘PAD中的一些焊盘PAD相邻。接触插塞150可以延伸穿过第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4、以及第一虚设结构至第四虚设结构DS1、DS2、DS3和DS4。接触插塞150可以设置在彼此相同的水平或相似的水平上。接触插塞150的上表面是共面的并且接触插塞150的下表面是共面的。接触插塞150的下端可以置于基本相同的水平上，并且可以置于与沟道结构CH的下端的水平基本相同的水平上。接触插塞150的上端可以置于板层101的下表面上(例如，板层101的下表面处或板层101中)。接触插塞150的上端可以置于与板层101的下表面的水平相同或更高的水平上。接触插塞150可以具有倾斜的侧表面，使得其宽度随着距板层101的距离减小而减小。接触插塞150可以具有弯曲部分，该弯曲部分具有在第一堆叠结构LA1的最下面的栅电极130和第二堆叠结构LA2的最上面的栅电极130之间改变的宽度。接触插塞150可以具有弯曲部分，该弯曲部分具有分别在第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4与第一虚设结构至第四虚设结构DS1、DS2、DS3和DS4之间改变的宽度。在各种实施例中，弯曲部分可以包括在与接触插塞150的竖直轴大致垂直的方向上的突然的宽度改变，如图1中所示。在各种实施例中，弯曲形状可以包括在CH1连接到CH2的CH区域中至少部分地面向Z方向的平坦、凹入或凸起的表面。
接触插塞150可以在第一衬底结构S1的第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3中将栅电极130电连接到电路元件220。接触插塞150可以在第一阶梯结构ST1和第三阶梯结构ST3中连接到每隔一个焊盘PAD，并且可以连接到设置在第二阶梯结构ST2和第四阶梯结构ST4的下部区域和上部区域中的每一个中的所有焊盘PAD。接触插塞150可以物理连接且电连接到栅电极130的相应焊盘PAD，以将电信号施加到栅电极130。接触插塞150可以由导电材料形成，例如，钨(W)、铝(A1)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)、或其组合。
如图3A中所示，接触插塞150可以具有水平地延伸的部分，以与焊盘PAD连接。每个接触插塞150可以包括在Z方向上延伸的竖直延伸部150V、以及从竖直延伸部150V水平地延伸以与栅电极130接触的水平延伸部150H。水平延伸部150H可以沿竖直延伸部150V的周边设置，并且可以以第一尺寸(距离)D1从竖直延伸部150V的侧表面延伸到与栅电极130相邻的另一端。第一尺寸D1可以小于第二尺寸D2，如图3A中所示，该第二尺寸D2是接触插塞150和设置在层间绝缘层120的顶部上的栅电极130之间的(即，设置在限定尺寸D1的水平延伸部150H的顶部上的)接触绝缘层160的水平厚度。接触插塞150可以通过接触绝缘层160和与焊盘PAD相邻的栅电极130间隔开。因此，栅电极130通过接触绝缘层160与接触插塞电隔离。
接触绝缘层160可以在Z方向上彼此间隔开。上绝缘层105还可以设置在接触插塞150的上端上，因此，这些插塞可以与板层101电隔离。在示例实施例中，上绝缘层105的具体形状不限于图2中所示的形状。例如，在其他实施例中，上绝缘层105可以在接触插塞150之间沿板层101的下表面延伸以彼此连接。
单元区域绝缘层190可以被设置为与板层101的下表面、以及在板层101的下表面上的栅电极130竖直地重叠。钝化层106可以设置在板层101的上表面上。钝化层106可以用作保护半导体器件100的层。单元区域绝缘层190和钝化层106可以包括绝缘材料(例如，氧化硅、氮化硅和碳化硅)中的至少一种，并且在一些示例实施例中，可以包括多个绝缘层。
如上所述，第二互连结构可以包括单元接触插塞170和单元互连线180。第二互连结构可以允许第二衬底结构S2电连接到第一衬底结构S1。单元接触插塞170可以包括第一单元接触插塞至第三单元接触插塞172、174和176，并且单元互连线180可以包括第一单元互连线182和第二单元互连线184。
第一单元接触插塞172均可以在沟道焊盘149的下端处连接到沟道结构CH，或者可以连接到接触插塞150。第一单元接触插塞172可以在其下端处连接到第二单元接触插塞174，并且第二单元接触插塞174可以在其下端处连接到第一单元互连线182。第三单元接触插塞176可以将第一单元互连线182和第二单元互连线184竖直地彼此连接。单元接触插塞170可以具有圆柱形或截头圆锥体形状。单元接触插塞170可以具有不同的长度，并且单元接触插塞170的长度不限于图2中所示的相对长度。在示例实施例中，单元接触插塞170可以具有倾斜的侧表面，使得其宽度随着距板层101的距离减小而减小，并且宽度朝向第一衬底结构S1增加(例如，根据纵横比)。
单元互连线180可以包括第一存储单元区域MCA1和第二存储单元区域MCA2的连接到沟道结构CH的位线、以及第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3的设置在与位线的竖直水平相同的竖直水平处的互连线。第二单元互连线184可以是设置在第一单元互连线182下方的互连线。单元互连线180可以具有在至少一个方向上延伸的大体直线的形状或表面。在一些示例实施例中，第二单元互连线184可以具有比第一单元互连线182的厚度大的厚度。尽管未具体示出，但是单元互连线180可以具有倾斜的侧表面，使得其宽度朝向板层101减小。
单元接触插塞170和单元互连线180可以包括金属材料或者使用金属材料形成，金属材料例如是钨(W)、铝(A1)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。
第二接合结构的第二接合过孔195可以设置在第二单元互连线184下方，并且连接到第二单元互连线184，并且第二接合结构的第二金属接合焊盘198可以连接到第二接合过孔195。第二金属接合焊盘198的下表面可以与第二衬底结构S2的下表面基本共面。第二金属接合焊盘198也被笼统地描述为包括多个接合金属组件的接合金属层，第二金属接合焊盘198可以接合并连接到第一衬底结构S1的第一金属接合焊盘298，并且第二接合绝缘层199可以接合并连接到第一衬底结构S1的第一接合绝缘层299。第二接合过孔195和第二金属接合焊盘198可以包括或者是导电材料(例如，铜(Cu))。第二接合绝缘层199可以包括或者是例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第一衬底结构S1和第二衬底结构S2可以通过第一金属接合焊盘298和第二金属接合焊盘198之间的接合、以及第一接合绝缘层299和第二接合绝缘层199之间的接合来彼此接合。第一金属接合焊盘298和第二金属接合焊盘198之间的接合可以是例如铜(Cu)到铜(Cu)接合。第一接合绝缘层299和第二接合绝缘层199之间的接合可以是例如介电到介电接合(诸如，SiCN到SiCN接合)。第一衬底结构S1和第二衬底结构S2可以通过包括铜(Cu)到铜(Cu)接合和介电到介电接合的混合接合来彼此接合。
图4和图5是根据示例实施例的半导体器件的示意性截面图。
参考图4，接触插塞150在半导体器件100a的第一阶梯结构ST1a和第三阶梯结构ST3a中的布置可以与图1和图2的示例实施例的布置不同。具体地，接触插塞150可以在第一阶梯结构ST1a中分别连接到所有栅电极130的焊盘PAD，并且可以不穿过第三阶梯结构ST3a。在本示例实施例中，第三阶梯结构ST3a可以是其中未设置接触插塞150的虚设阶梯结构。
第一阶梯结构ST1a的阶梯结构倾斜可以小于第三阶梯结构ST3a的阶梯结构倾斜。这里，倾斜指代绝对值。也就是说，第一阶梯结构ST1a的倾斜可以比由于缺乏穿过其中的栅电极130而具有更陡的倾斜的第三阶梯结构ST3a的倾斜更平缓。通过这样的结构，可以最小化第一栅极焊盘区域GP1在X方向上的长度，同时提供其中第一阶梯结构ST1a连接到接触插塞150的相对宽的区域。
参考图5，在半导体器件100b中，第一阶梯结构至第四阶梯结构ST1b、ST2b、ST3b和ST4b的形状或配置可以与图1、图2和图4的示例实施例的形状或配置不同。另外，第二衬底结构S2还可以包括隔离区域MS。
形成第一阶梯结构至第四阶梯结构ST1b、ST2b、ST3b和ST4b的栅电极130可以形成整体阶梯形状，并且所有焊盘PAD可以连接到接触插塞150。
隔离区域MS可以被设置为在第一阶梯结构ST1b和第三阶梯结构ST3b之间以及第一虚设结构DS1和第三虚设结构DS3之间穿过栅电极130。隔离区域MS可以在第一虚设结构DS1和第三虚设结构DS3之间将栅电极130彼此隔离。因此，在本示例实施例中，形成第一存储单元区域MCA1和第二存储单元区域MCA2中的每一个的栅电极130可以彼此隔离。隔离区域MS可以包括或者是一种或多种绝缘材料(例如，SiO、SiN、SiCN、SiOC、SiON和SiOCN)。
图6是根据示例实施例的半导体器件的示意性透视图。
参考图6，在半导体器件100c中，第二衬底结构S2还可以包括连接结构CW。连接结构CW可以是将形成第一存储单元区域MCA1的栅电极130和形成第二存储单元区域MCA2的栅电极130彼此连接的区域。连接结构CW可以包括在X方向和Y方向上从每个栅电极130延伸的连接部分，从而连接相同水平处的每个栅电极130。
如图6中所示，连接结构CW可以设置在第一单元结构至第四单元结构CS1、CS2、CS3和CS4、第一虚设结构至第四虚设结构DS1、DS2、DS3和DS4、以及第一阶梯结构至第四阶梯结构ST1、ST2、ST3和ST4的面向相同Y方向的一侧上。然而，在其他实施例中，连接结构CW在X方向上的尺寸可以以各种方式改变，以有利于代替的连接布置。例如，在一些示例实施例中，连接结构CW可以不设置在沿Y方向与第二栅极焊盘区域GP2和第三栅极焊盘区域GP3重叠的区域中。连接结构CW可以设置在其中公共信号施加到栅电极130的存储单元区域之间，并且可以应用于其他示例实施例，例如图1至图4的示例实施例。
图7A和图7B是根据示例实施例的半导体器件的示意性透视图。
参考图7A，在半导体器件100d的第二衬底结构S2中，栅电极130可以形成第一堆叠结构至第三堆叠结构LA1、LA2和LA3。在本示例实施例中，第四阶梯结构ST4d可以形成第二堆叠结构LA2的一部分，并且第二阶梯结构ST2d可以形成第三堆叠结构LA3的一部分。
此外，在本示例实施例中，第一阶梯结构至第四阶梯结构ST1、ST2d、ST3和ST4d可以设置在不同的区域中，并且可以在Z方向上不彼此重叠。连接到第一阶梯结构至第四阶梯结构ST1、ST2d、ST3和ST4d的栅电极130中的至少一些可以使用接触插塞150来连接到第一解码器电路区域至第三解码器电路区域DEC1、DEC2和DEC3。
参考图7B，在半导体器件100e的第二衬底结构S2中，栅电极130可以形成第一堆叠结构至第五堆叠结构LA1、LA2、LA3、LA4和LA5。第一衬底结构S1还可以包括第四解码器电路区域DEC4和第三页缓冲器电路区域PB3。第二衬底结构S2还可以包括第三存储单元区域MCA3和第四栅极焊盘区域GP4。
在本示例实施例中，第一阶梯结构ST1e和第三阶梯结构ST3e可以形成第一堆叠结构LA1和第二堆叠结构LA2的一部分，第四阶梯结构ST4e可以形成第三堆叠结构LA3的一部分，第五阶梯结构ST5e可以形成第四堆叠结构LA4的一部分，并且第二阶梯结构ST2e可以形成第五堆叠结构LA5的一部分。
此外，在本示例实施例中，第一阶梯结构至第五阶梯结构ST1e、ST2e、ST3e、ST4e和ST5e可以设置在不同的区域中，并且可以在Z方向上不彼此重叠。来自第一阶梯结构至第五阶梯结构ST1e、ST2e、ST3e、ST4e和ST5e中的每一个的栅电极130中的至少一些可以均使用接触插塞150来连接到第一解码器电路区域至第四解码器电路区域DEC1、DEC2、DEC3和DEC4之一。
如图7A和图7B的示例实施例所示，堆叠在第二衬底结构S2中的堆叠结构的数量可以以各种方式改变，因此，阶梯结构的数量和布置可以以各种方式改变。
图8是根据示例实施例的半导体器件的示意性截面图。
参考图8，在半导体器件100f中，第二衬底结构S2可以具有堆叠形式，而不使用金属接合焊盘来接合到第一衬底结构S1。因此，第一衬底结构S1和第二衬底结构S2可以不包括图2、图4和图5中的实施例所示类型的金属接合结构。第二衬底结构S2可以具有其中图2的示例实施例的结构竖直反转的形式。另外，第二衬底结构S2还可以包括第一水平导电层102和第二水平导电层104、水平绝缘层110、以及衬底绝缘层121。
第一水平导电层102和第二水平导电层104可以设置在板层101的下表面上，以依次堆叠在第一存储单元区域MCA1和第二存储单元区域MCA2中。第一水平导电层102可以不延伸到第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3，并且第二水平导电层104可以延伸到第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3。例如，第一水平导电层102可以用作半导体器件100f的公共源极线的一部分，并且可以与板层101一起用作公共源极线。第一水平导电层102可以直接连接到设置在沟道结构CH的周边周围的沟道层140。在其中未设置有第一水平导电层102和水平绝缘层110的一些区域中，第二水平导电层104可以与板层101接触。
第一水平导电层102和第二水平导电层104可以包括或者是半导体材料。例如，第一水平导电层102和第二水平导电层104两者可以包括或者是多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层、或包括从第一水平导电层102扩散的杂质的层。然而，第二水平导电层104的材料不限于半导体材料，并且可以用绝缘层代替。另外，在一些示例实施例中，可以省略第一水平导电层102和第二水平导电层104以及水平绝缘层110。
水平绝缘层110可以在第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3的至少一部分中在与第一水平导电层102重叠的水平上设置在板层101的表面上。水平绝缘层110可以包括交替堆叠在板层101上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体器件100f的工艺中水平绝缘层110的一部分被第一水平导电层102代替之后剩余的层。
水平绝缘层110可以包括或者是诸如氧化硅、氮化硅、碳化硅或氮氧化硅之类的一种或多种材料。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
接触插塞150还可以穿过第二水平导电层104、水平绝缘层110和板层101以延伸到第一衬底结构S1中。接触插塞150可以通过衬底绝缘层121与板层101和第二水平导电层104电隔离。接触插塞150的下端可以连接到最上面的电路互连线280。
图9A至图9H是示出了根据示例实施例的制造半导体器件的方法的示意性截面图。
参考图9A，根据示例实施例的制造半导体器件的方法包括：在衬底201上形成包括电路元件220、第一互连结构和第一接合结构的第一衬底结构S1。
首先，可以在衬底201中形成元件隔离层210，并且可以在衬底201上依次形成电路栅极介电层222和电路栅电极225。可以通过例如浅沟槽隔离(STI)工艺来形成元件隔离层210。可以使用例如原子层沉积(ALD)或化学气相沉积(CVD)来形成电路栅极介电层222和电路栅电极225。电路栅极介电层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物层中的至少一种形成，但示例实施例不限于此。随后，可以在电路栅极介电层222和电路栅电极225的两个侧壁上形成间隔物层224和源/漏区205，或者间隔物层224和源/漏区205可以形成为与电路栅极介电层222和电路栅电极225的两个侧壁相邻。在一些示例实施例中，间隔物层224可以包括多个层。随后，可以通过执行离子注入工艺来形成源/漏区205。
可以通过形成外围区域绝缘层290的一部分、蚀刻并去除一部分、以及填充导电材料，来形成第一互连结构的电路接触插塞270。可以通过例如沉积导电材料并且然后图案化所沉积的导电材料，来形成第一互连结构的电路互连线280。
可以在外围区域绝缘层290上形成第一接合结构的第一接合绝缘层299。可以在去除第一接合绝缘层299和外围区域绝缘层290的一部分之后，形成第一接合结构的第一接合过孔295和第一金属接合焊盘298。
通过本操作，可以制备第一衬底结构S1。
参考图9B，可以开始制造第二衬底结构S2的工艺。首先，可以在基底衬底SUB上堆叠形成第一堆叠结构LA1的牺牲绝缘层118和层间绝缘层120，并且然后可以形成第一竖直牺牲层129A。
基底衬底SUB(通过后续工艺去除的层)可以是诸如硅(Si)之类的半导体衬底。
牺牲绝缘层118可以是通过后续工艺被栅电极130(参见图2)代替的层。牺牲绝缘层118可以由相对于层间绝缘层120具有蚀刻选择性的可蚀刻材料形成。例如，层间绝缘层120可以包括或者是氧化硅和氮化硅中的至少一种，并且牺牲绝缘层118可以包括或者是与层间绝缘层120的材料不同的材料(例如，来自硅、氧化硅、碳化硅和氮化硅中的一种或多种)。在示例实施例中，层间绝缘层120的厚度和形成层间绝缘层120的膜的数量可以相对于图示的厚度和数量以各种方式改变。
随后，在第一栅极焊盘区域GP1中，可以对牺牲绝缘层118和层间绝缘层120重复执行光刻工艺和蚀刻工艺，使得上面的牺牲绝缘层118延伸得比下面的牺牲绝缘层118短，从而形成阶梯结构。因此，牺牲绝缘层118可以形成阶梯形状。在示例实施例中，牺牲绝缘层118可以形成为具有相对厚的端部。随后，可以形成覆盖牺牲绝缘层118和层间绝缘层120的下堆叠结构的单元区域绝缘层190的一部分。
可以通过在与第一沟道结构CH1(参见图2)和接触插塞150的下部相对应的区域中形成穿过第一堆叠结构LA1的下孔，并且然后在下孔中沉积形成第一竖直牺牲层129A的材料，来形成第一竖直牺牲层129A。第一竖直牺牲层129A可以包括例如多晶硅材料、硅化物材料或碳基材料。
参考图9C，可以在将第二堆叠结构LA2形成在第一堆叠结构LA1上之后，形成第二竖直牺牲层129B。
可以以与第一堆叠结构LA1相同的方式(或其变型)在第一堆叠结构LA1上形成第二堆叠结构LA2。随后，在与第二沟道结构CH2(参见图2)和接触插塞150的上部相对应的区域中，可以形成上孔以穿过第二堆叠结构LA2，并且可以形成第二竖直牺牲层129B。第二竖直牺牲层129B可以形成为分别连接到第一竖直牺牲层129A。
如图9B和图9C中所示，其中牺牲绝缘层118形成阶梯结构的区域可以在Z方向上不彼此重叠。因此，当与形成一个阶梯结构区域的情况相比时，每个阶梯结构的高度可以相对地降低，从而降低工艺难度的水平。
参考图9D，接着可以形成沟道结构CH。
首先，可以在第一存储单元区域MCA1和第二存储单元区域MCA2中形成暴露第一竖直牺牲层129A和第二竖直牺牲层129B的掩模层。可以通过去除暴露的第一竖直牺牲层129A和第二竖直牺牲层129B来形成沟道孔。可以在每个沟道孔中依次形成栅极介电层145、沟道层140、沟道填充绝缘层147和沟道焊盘149，以形成包括第一沟道结构CH1和第二沟道结构CH2的沟道结构CH。
可以在沟道结构CH中的栅极介电层145上形成沟道层140。可以形成沟道填充绝缘层147以填充沟道结构CH，并且沟道填充绝缘层147可以是绝缘材料。然而，在一些示例实施例中，可以用导电材料而不是沟道填充绝缘层147来填充沟道层140之间的空间。沟道焊盘149可以由导电材料(例如，多晶硅)形成。
参考图9E，接着，可以形成初步接触绝缘层160P和第三竖直牺牲层129C。
首先，可以在第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3中形成暴露第一竖直牺牲层129A和第二竖直牺牲层129B的掩模层。可以通过去除暴露的第一竖直牺牲层129A和第二竖直牺牲层129B来形成接触孔。随后，可以部分地去除通过接触孔暴露的牺牲绝缘层118。可以去除牺牲绝缘层118以形成隧道部分，该隧道部分是具有远离接触孔延伸的预定长度的延伸部。隧道部分可以形成为在最上面的牺牲绝缘层118中具有相对短的长度，并且在其下方的牺牲绝缘层118中具有相对长的长度。
可以在接触孔和隧道部分中沉积绝缘材料，以形成初步接触绝缘层160P。初步接触绝缘层160P可以形成在接触孔的侧壁上，并且可以填充隧道部分。如图9E中的放大图中所示，在最上面的牺牲绝缘层118中，初步接触绝缘层160P可以不完全填充隧道部分。
可以在初步接触绝缘层160P上形成第三竖直牺牲层129C，以填充第三竖直牺牲层129C，并且填充最上面的隧道部分。第三竖直牺牲层129C可以包括与初步接触绝缘层160P的材料不同的材料，并且可以包括或者是例如多晶硅。
参考图9F，可以形成开口以暴露剩余的牺牲绝缘层118，随后可以通过该开口去除剩余的牺牲绝缘层118。在其中去除了牺牲绝缘层118的区域中形成栅电极130之后，可以形成接触插塞150。
例如，可以将用于去除牺牲绝缘层118的开口形成为在牺牲绝缘层118上方在X方向上延伸的沟槽，然后，可以使用例如湿法蚀刻来相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成隧道部分。
当栅极介电层145包括水平延伸的区域时，可以在形成栅电极130之前形成该区域。可以通过用导电材料填充隧道部分来形成栅电极130。栅电极130可以是或者包括例如金属材料、多晶硅材料或金属硅化物材料。随后，可以通过用绝缘材料填充选择的开口来形成隔离区域(参见例如图5中的隔离区域MS)。
参考图9E，可以通过去除第三竖直牺牲层129C来形成接触孔。可以相对于层间绝缘层120和栅电极130选择性地去除第三竖直牺牲层129C。在去除第三竖直牺牲层129C之后，还可以部分地去除暴露的初步接触绝缘层160P。在这种情况下，可以完全去除焊盘PAD中的初步接触绝缘层160P，并且初步接触绝缘层160P可以保留在其下方，以形成接触绝缘层160。在焊盘PAD中，当在去除初步接触绝缘层160P之后暴露栅极介电层145时，也可以去除栅极介电层145，以暴露栅电极130的侧表面。
然后可以通过在接触孔中沉积导电材料来形成接触插塞150。在接触插塞150在焊盘PAD中水平地延伸的区域中(参见图2和图3A)，接触插塞150由此可以物理地连接且电连接到栅电极130。
参考图9G，可以在与栅电极130连接的接触插塞150上形成由单元接触插塞170和单元互连线180组成的第二互连结构、以及由接合过孔195和接合焊盘198组成的第二接合结构，并且第一衬底结构S1和第二衬底结构S2可以彼此接合。
在第二互连结构中，可以通过蚀刻单元区域绝缘层190以暴露沟道焊盘149和接触插塞150，并且然后沉积导电材料，来形成单元接触插塞170。可以通过沉积和图案化导电材料的工艺来形成单元互连线180，或者可以通过部分地形成用于形成单元区域绝缘层190的绝缘层、图案化绝缘层并且沉积导电材料，来形成单元互连线180。
可以通过暴露单元互连线180上的单元区域绝缘层190和第二接合绝缘层199，然后部分地去除单元区域绝缘层190和第二接合绝缘层199，来形成用于形成第二接合结构的第二接合过孔195和第二金属接合焊盘198。第二金属接合焊盘198的上表面和第二接合绝缘层199的上表面可以设置在单元区域绝缘层190上方。
随后，可以通过例如退火和/或压制将第一金属接合焊盘298和第二金属接合焊盘198彼此接合，来将第一衬底结构S1和第二衬底结构S2彼此连接。同时，第一接合绝缘层299和第二接合绝缘层199也可以彼此接合。可以将第二衬底结构S2翻转在第一衬底结构S1上，使得第二金属接合焊盘198面朝下，然后可以执行接合。在附图中，为了便于理解，示出了第二衬底结构S2的接合表面为第一衬底结构S1的接合表面的镜像的形式(具有图9F中所示的结构)。
第一衬底结构S1和第二衬底结构S2可以直接彼此接合，而不需要诸如粘合层之类的粘合剂。在一些示例实施例中，在执行接合之前，为了增强接合强度，还可以对第一衬底结构S1的上表面和第二衬底结构S2的下表面执行表面处理工艺(例如，氢等离子体处理)。
参考图9B和图9H，可以通过去除基底衬底SUB来部分地形成板层101。
可以通过诸如研磨工艺之类的抛光工艺从基底衬底SUB的上表面来去除基底衬底SUB的一部分，并且可以通过诸如湿法蚀刻工艺之类的蚀刻工艺来去除基底衬底SUB的剩余部分。第二衬底结构S2的基底衬底SUB的去除最小化或减小了半导体器件100的总厚度。当去除基底衬底SUB时，可以暴露沟道结构CH和接触插塞150的上端。
可以从暴露的沟道结构CH的上端去除沟道介电层145，以暴露导电的沟道层140。因此，沟道层140可以连接到板层101。可以在接触插塞150的上端上形成上绝缘层105，使得接触插塞150可以与板层101电隔离。
然而，在一些示例实施例中，基底衬底SUB的至少一部分可以形成板层101，而不被完全去除。在这种情况下，沟道层140可以通过设置在板层101的下表面上的导电层来电连接到板层101。
随后，参考图2，可以在板层101的上表面上形成钝化层106，以完成图2的半导体器件100的制造。
图10A和图10B是示出了根据示例实施例的针对第二衬底结构S2的制造半导体器件的方法的步骤的示意性截面图。
参考图10A，可以在基底衬底SUB上形成第一堆叠结构LA1，并且可以使用例如上面针对图9B讨论的步骤来形成第一竖直牺牲层129A。然后，可以去除第一竖直牺牲层129A的一部分，并且可以形成初步接触绝缘层160P和第三竖直牺牲层129C。
首先，可以以与上面参考图9B描述的相同的方式来形成第一堆叠结构LA1和第一竖直牺牲层129A。随后，在与接触插塞150(参见图2)的下部相对应的区域中，可以去除第一竖直牺牲层129A以形成下接触孔，然后，可以形成初步接触绝缘层160P和第三竖直牺牲层129C。可以通过与上面参考图9E描述的工艺相同的工艺来形成初步接触绝缘层160P和第三竖直牺牲层129C。
参考图10B，接着可以形成第二堆叠结构LA2和第二竖直牺牲层129B，然后，可以去除第二竖直牺牲层129B的一部分，以形成初步接触绝缘层160P和第四竖直牺牲层129C’。
首先，可以通过与上面参考图9C描述的工艺相同的工艺来形成第二堆叠结构LA2和第二竖直牺牲层129B。在第一栅极焊盘区域至第三栅极焊盘区域GP1、GP2和GP3中，第二竖直牺牲层129B可以形成在其下方的第四竖直牺牲层129C’上。
随后，在与接触插塞150(参见图2)的上部相对应的区域中，可以通过去除第二竖直牺牲层129B来形成上接触孔，然后可以形成初步接触绝缘层160P和第四竖直牺牲层129C’。可以通过与上面参考图9E描述的工艺相同的工艺来形成初步接触绝缘层160P和第四竖直牺牲层129C’。
随后，可以通过执行上面参考图9D和图9F至图9H描述的工艺来制造图2的半导体器件100。
图11是示出了根据示例实施例的包括半导体器件的数据存储系统的示意图。
参考图11，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或多个半导体器件1100的存储设备或者包括该存储设备的电子设备。例如，数据存储系统1000可以是包括一个或多个半导体器件1100的固态驱动器(SSD)设备、以及与其一起使用的一个或多个其他设备或系统(例如，通用串行总线(USB)、计算系统、医疗设备或通信设备)。
半导体器件1100可以是非易失性存储器件，并且可以是例如结合上面参考图1至图8描述的特征的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在示例实施例中，第一结构1100F可以被设置为与第二结构1100S相邻。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及耦接到位线BL和公共源极线CSL并且在位线BL和公共源极线CSL之间的存储单元串CSTR。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。在一些示例实施例中，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以以各种方式修改。
在示例实施例中，上晶体管UT1和UT2可以是串选择晶体管，并且下晶体管LT1和LT2可以是地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于使用GIDL现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL、以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F的内部延伸到第二结构1100S的第一连接互连1115来电连接到解码器电路1110。位线BL可以通过从第一结构1100F的内部延伸到第二结构1100S的第二连接互连1125来电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101来与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F的内部延伸到第二结构1100S的输入/输出连接互连1135来电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施例中，数据存储系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件来操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口1221。可以通过NAND接口1221来发送用于控制半导体器件1100的控制命令、要写入到半导体器件1100的存储单元晶体管MCT中的数据、要从半导体器件1100的存储单元晶体管MCT读取的数据等。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230来从外部主机接收控制指令时，处理器1210可以响应于该控制指令来控制半导体器件1100。
图12是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图。
参考图12，根据本公开的示例实施例的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的互连图案2005来连接到控制器2002。
主衬底2001可以包括包含用于耦接到外部主机的多个引脚在内的连接器2006。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据规定的接口(例如，通用闪存存储(UFS)、快速外围组件互连(PCI-快速)、串行高级技术附件(SATA)、用于通用串行总线(USB)的M-Phy等)来与外部主机通信。在示例实施例中，数据存储系统2000可以由通过连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003中、或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是用于减轻作为数据存储空间的半导体封装2003和外部主机之间的速度差异的缓冲存储器。数据存储系统2000中包括的DRAM 2004也可以作为一种高速缓冲存储器操作，并且可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004包括在数据存储系统2000中时，除用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、在封装衬底2100上的半导体芯片2200、设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200和封装衬底2100彼此电连接的连接结构2400、以及在封装衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图11的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参考图1至图8描述的半导体器件。
在示例实施例中，连接结构2400可以是将输入/输出焊盘2210和封装上焊盘2130彼此电连接的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以使用接合布线方法来彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过诸如硅通孔(TSV)之类的连接结构来彼此电连接，而不是通过使用接合线方法的连接结构2400来彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的插入衬底上，并且控制器2002和半导体芯片可以通过形成在插入衬底上的互连来彼此连接。
图13是根据示例实施例的半导体封装的示意性截面图。图13示出了图12的半导体封装2003的示例实施例，并且示意性地示出了通过沿线I-I’切割图12的半导体封装2003而获得的区域。
参考图13，在半导体封装2003A中，封装衬底2100可以是印刷电路板。封装衬底2100包括封装衬底主体2120、封装上焊盘2130(参见图12)、设置在封装衬底主体2120的下表面上或通过封装衬底主体2120的下表面暴露的封装下焊盘2125、以及在封装衬底主体2120内部将封装上焊盘2130和封装下焊盘2125电连接的内部互连2135。封装下焊盘2125可以通过导电连接部分2800来连接到如图12中所示的数据存储系统2000的主衬底2001的互连图案2005。
在半导体封装2003A中，每个半导体芯片2200可以包括半导体衬底4010、在半导体衬底4010上的第一结构4100、以及使用例如晶片接合技术接合到第一结构4100的第二结构4200。
第一结构4100可以包括包含外围互连4110和第一接合结构4150在内的外围电路区域。第二结构4200可以包括公共源极线4205、在公共源极线4205和第一结构4100之间的栅极堆叠结构4210、穿过栅极堆叠结构4210的沟道结构4220和隔离区域4230、以及分别电连接到存储沟道结构4220和栅极堆叠结构4210的字线(图11的WL)的第二接合结构4250。例如，第二接合结构4250可以通过电连接到存储沟道结构4220的位线4240和电连接到字线的接触插塞150来分别电连接到存储沟道结构4220和字线。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接合并电接触。第一接合结构4150和第二接合结构4250的接合部分可以由例如铜(Cu)形成。
如放大图中所示，在第二结构4200中，第一阶梯结构ST1和第二阶梯结构ST2在不同的区域中，第一单元结构CS1和第二单元结构CS2介于其间。
半导体芯片2200可以通过接合布线形式的连接结构2400(参见图12)来彼此电连接。然而，在其他实施例中，一个半导体封装中的半导体芯片(例如，半导体芯片2200)可以通过备选连接结构(包括通过硅通孔(TSV))来彼此电连接。
在其中堆叠有包括栅电极的多个堆叠结构的结构中，可以优化连接到接触插塞的栅电极的焊盘的布置，从而提供具有提高的量产性的半导体器件、以及包括该半导体器件的数据存储系统。
本公开的各种有益优点和效果不限于本文中阐述的那些。因此，虽然上面已经示出并描述了示例实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离本公开的范围的情况下做出修改和变化。

Claims (20)

1.一种半导体器件，包括：
第一衬底结构，包括第一解码器电路区域、第二解码器电路区域、在所述第一解码器电路区域和所述第二解码器电路区域之间的页缓冲器电路区域、以及面向第一方向的顶表面；以及
第二衬底结构，连接到所述第一衬底结构，并且在所述第一衬底结构的所述顶表面上，其中，所述第二衬底结构包括：
板层，具有面向所述第一衬底结构的所述顶表面的下表面；
第一单元结构，在所述板层下方，所述第一单元结构包括在所述第一方向上堆叠且彼此间隔开的多个第一栅电极、面向垂直于所述第一方向的第二方向的第一侧、以及与所述第一侧相对的第二侧；
第二单元结构，在所述第一单元结构下方，所述第二单元结构包括在所述第一方向上堆叠且彼此间隔开的多个第二栅电极、面向所述第二方向的第一侧、以及与所述第一侧相对的第二侧；
第一阶梯结构，与所述第一单元结构的所述第一侧和所述第二单元结构的所述第一侧之一相邻，所述第一阶梯结构具有所述多个第一栅电极中的至少两个第一栅电极在所述第二方向上从所述第一单元结构延伸不同长度的部分；
第二阶梯结构，与所述第一单元结构的所述第二侧和所述第二单元结构的所述第二侧之一相邻，所述第二阶梯结构具有所述多个第二栅电极中的至少两个第二栅电极在所述第二方向上从所述第二单元结构延伸不同长度的部分；
第一虚设结构，在所述第一阶梯结构下方，所述第一虚设结构具有所述多个第二栅电极在所述第二方向上延伸的部分；
多个第一接触插塞，穿过所述第一阶梯结构和所述第一虚设结构，所述第一接触插塞分别连接到所述至少两个第一栅电极；以及
多个第二接触插塞，穿过所述第二阶梯结构，所述第二接触插塞分别连接到所述至少两个第二栅电极，并且
其中，所述第一阶梯结构在所述第一方向上与所述第一解码器电路区域重叠，并且所述第二阶梯结构在所述第一方向上与所述第二解码器电路区域重叠。
2.根据权利要求1所述的半导体器件，其中，
所述第二衬底结构还包括：第二虚设结构，在所述第二阶梯结构上方，所述第二虚设结构具有至少一个第一栅电极在所述第二方向上延伸的部分，以及
所述第二接触插塞穿过所述第二虚设结构。
3.根据权利要求1所述的半导体器件，其中，
所述第一解码器电路区域和所述第二解码器电路区域中的每一个包括多个传输晶体管，
所述多个第一栅电极中的至少一个第一栅电极通过所述多个第一接触插塞中的一个第一接触插塞电连接到所述第一解码器电路区域的所述多个传输晶体管中的一个传输晶体管，并且
所述多个第二栅电极中的至少一个第二栅电极通过所述多个第二接触插塞中的一个第二接触插塞电连接到所述第二解码器电路区域的所述多个传输晶体管中的一个传输晶体管。
4.根据权利要求1所述的半导体器件，其中，所述第一解码器电路区域包括：
多个传输晶体管，分别电连接到所述多个第一栅极；
第一互连结构，包括电路互连线和电连接到所述传输晶体管的多个电路接触插塞；以及
第一接合结构，在所述第一互连结构上，所述第一接合结构包括多个第一金属接合焊盘。
5.根据权利要求4所述的半导体器件，其中，所述多个第一接触插塞中的至少一部分第一接触插塞被设置为在所述第一方向上和与其电连接的电路接触插塞重叠。
6.根据权利要求4所述的半导体器件，其中，所述第二衬底结构还包括：
第二互连结构，在所述第一接触插塞和所述第二接触插塞下方，所述第二互连结构包括多条电路互连线、以及连接到所述第一接触插塞和所述第二接触插塞的多个电路接触插塞；以及
第二接合结构，在所述第二互连结构下方，所述第二接合结构包括连接到所述第一金属接合焊盘的第二金属接合焊盘。
7.根据权利要求1所述的半导体器件，其中，所述第一接触插塞和所述第二接触插塞的下表面是共面的。
8.根据权利要求1所述的半导体器件，其中，所述第一接触插塞和所述第二接触插塞的上端延伸到所述板层中。
9.根据权利要求1所述的半导体器件，其中，每个所述第一接触插塞在所述第一阶梯结构和所述第一虚设结构之间具有弯曲部分。
10.根据权利要求1所述的半导体器件，其中，所述第二衬底结构还包括：
第三单元结构，在所述第二方向上与所述第一阶梯结构间隔开，所述第三单元结构包括在所述第一方向上堆叠且彼此间隔开的多个第三栅电极；
第四单元结构，在所述第三单元结构下方，所述第四单元结构包括在所述第一方向上堆叠且彼此间隔开的多个第四栅电极；以及
第三阶梯结构，在所述第一阶梯结构和所述第三单元结构之间，所述第三阶梯结构具有所述多个第三栅电极中的至少三个第三栅电极在所述第二方向上从所述第三单元结构延伸不同长度的部分。
11.根据权利要求10所述的半导体器件，其中，
所述第二衬底结构还包括：第三虚设结构，在所述第三阶梯结构下方，所述第三虚设结构具有所述多个第四栅电极在所述第二方向上延伸的部分，并且
所述多个第二栅电极中的每一个在所述第一虚设结构和所述第三虚设结构之间连接到所述多个第四栅电极之一。
12.根据权利要求10所述的半导体器件，其中，所述第二衬底结构还包括连接结构，所述连接结构将所述多个第一栅电极和所述多个第三栅电极彼此连接，并且分别将所述多个第二栅电极和所述多个第四栅电极彼此连接。
13.根据权利要求10所述的半导体器件，其中，所述第一阶梯结构和所述第三阶梯结构具有不同的阶梯结构倾斜。
14.根据权利要求1所述的半导体器件，其中，所述第一阶梯结构的阶梯结构高度与所述第二阶梯结构的阶梯结构高度不同。
15.根据权利要求1所述的半导体器件，其中，
所述第二衬底结构还包括穿过所述第一单元结构和所述第二单元结构的沟道结构，并且
所述沟道结构的下端与所述第一接触插塞和所述第二接触插塞的下端的水平共面。
16.一种半导体器件，包括：
第一衬底结构，包括第一解码器电路区域、第二解码器电路区域、在所述第一解码器电路区域和所述第二解码器电路区域之间的页缓冲器电路区域、以及面向竖直方向的顶表面；以及
第二衬底结构，连接到所述第一衬底结构，并且设置在所述第一衬底结构上，
其中，所述第二衬底结构包括：
第一单元结构，包括以竖直且间隔开的构造堆叠的多个第一栅电极；
第二单元结构，包括设置在所述第一单元结构下方的多个第二栅电极，所述多个第二栅电极以竖直且间隔开的构造堆叠；
第一阶梯结构，水平设置到所述第一单元结构和所述第二单元结构的第一侧，所述第一阶梯结构包括所述多个第一栅电极中的至少一部分第一栅电极从所述第一单元结构在所述第一阶梯结构内水平延伸不同长度的部分；
第二阶梯结构，水平设置到所述第一单元结构和所述第二单元结构的与所述第一侧相对的第二侧，所述第二阶梯结构包括所述多个第二栅电极中的至少一部分第二栅电极从所述第二单元结构在所述第二阶梯结构内水平延伸不同长度的部分；
多个第一接触插塞，竖直地穿过所述第一阶梯结构，所述多个第一接触插塞中的每一个分别连接到所述多个第一栅电极中的不同第一栅电极；以及
多个第二接触插塞，竖直地穿过所述第二阶梯结构，所述多个第二接触插塞中的每一个分别连接到所述多个第二栅电极中的不同第二栅电极，
其中，在所述第一阶梯结构中，在所述多个第一栅电极之中，上面的第一栅电极的长度比下面的第一栅电极的长度长，并且
在所述第二阶梯结构中，在所述多个第二栅电极之中，上面的第二栅电极的长度比下面的第二栅电极的长度长。
17.根据权利要求16所述的半导体器件，其中，所述第一单元结构和所述第二单元结构与所述页缓冲器电路区域竖直地重叠。
18.根据权利要求16所述的半导体器件，其中，
所述第一阶梯结构与所述第一解码器电路区域竖直地重叠，并且
所述第二阶梯结构与所述第二解码器电路区域竖直地重叠。
19.一种数据存储系统，包括：
半导体存储器件，包括第一衬底结构、第二衬底结构和输入/输出焊盘，所述第一衬底结构包括电路元件和第一金属接合焊盘，所述第二衬底结构包括多个竖直堆叠的栅电极以及连接到所述第一金属接合焊盘的第二金属接合焊盘，所述输入/输出焊盘电连接到所述电路元件；以及
控制器，通过所述输入/输出焊盘电连接到所述半导体存储器件，所述控制器被配置为控制所述半导体存储器件，
其中，所述第二衬底结构包括：
板层；
第一单元结构，包括竖直地堆叠且彼此间隔开的多个第一栅电极；
第二单元结构，在所述第一单元结构下方，所述第二单元结构包括竖直地堆叠且彼此间隔开的多个第二栅电极；
第一阶梯结构，水平设置为与所述第一单元结构和所述第二单元结构的第一侧相邻，所述第一阶梯结构包括所述多个第一栅电极中的至少一部分第一栅电极从所述第一单元结构水平延伸不同长度的部分；
第二阶梯结构，水平设置为与所述第一单元结构和所述第二单元结构的与所述第一侧相对的第二侧相邻，所述第二阶梯结构包括所述多个第二栅电极中的至少一部分第二栅电极从所述第二单元结构水平延伸不同长度的部分；
多个第一接触插塞，竖直地穿过所述第一阶梯结构，所述多个第一接触插塞中的每一个分别连接到所述多个第一栅电极之一；以及
多个第二接触插塞，竖直地穿过所述第二阶梯结构，所述多个第二接触插塞中的每一个分别连接到所述多个第二栅电极之一，并且
其中，所述第一接触插塞和所述第二接触插塞的上端竖直地延伸到所述板层的下表面上方。
20.根据权利要求19所述的数据存储系统，其中，
所述第二衬底结构还包括在所述第一阶梯结构下方的虚设结构，
所述虚设结构包括所述多个第二栅电极的水平延伸部分，并且
所述第一接触插塞竖直地穿过所述虚设结构。
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