CN114078878A - 半导体器件和包括其的数据存储系统 - Google Patents

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Abstract

提供了半导体器件和包括其的数据存储系统。半导体器件包括：第一衬底；有源电路或无源电路，位于所述第一衬底上；第二衬底，位于所述有源电路或无源电路上方；栅电极，在第一方向上彼此间隔开地堆叠在所述第二衬底上；沟道结构，穿过所述栅电极并且在所述第一方向上延伸，并且每个所述沟道结构包括沟道层；分隔区域，穿过所述栅电极并且在第二方向上延伸；贯穿接触插塞，在所述第一方向上延伸穿过所述第二衬底并且将所述栅电极和所述有源电路或无源电路彼此电连接；以及阻挡结构，与所述贯穿接触插塞间隔开并且包围所述贯穿接触插塞，并且具有第一区域和第二区域，所述第一区域均具有第一宽度，所述第二区域均具有大于所述第一宽度的第二宽度。

Description

半导体器件和包括其的数据存储系统
相关申请的交叉引用
本申请要求于2020年8月10日在韩国知识产权局提交的韩国专利申请No.10-2020-0100043的优先权的权益，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及半导体器件和/或包括该半导体器件的数据存储系统。
背景技术
在需要数据存储的数据存储系统中，对可以存储大容量数据的半导体器件的需求不断增加。因此，已经对增加半导体器件的数据存储容量的方法进行了研究。例如，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件，作为增加半导体器件的数据存储容量的方法。
发明内容
一些示例实施例提供了一种具有改善的可靠性的半导体器件。
一些示例实施例提供了一种包括具有改善的可靠性的半导体器件的数据存储系统。
根据一些示例实施例，一种半导体器件包括：外围电路结构，所述外围电路结构包括第一衬底和位于所述第一衬底上的有源电路或无源电路；存储单元结构，所述存储单元结构包括：(A)第二衬底，所述第二衬底位于所述外围电路结构上并且具有第一区域和第二区域，(B)栅电极，所述栅电极在所述第一区域上彼此间隔开地在第一方向上堆叠，并且在第二方向上延伸到所述第二区域上以具有阶梯形状，(C)层间绝缘层，所述层间绝缘层与所述栅电极交替地堆叠，(D)沟道结构，所述沟道结构穿过所述栅电极，所述沟道结构在所述第一方向上延伸，每个所述沟道结构包括沟道层，以及(E)分隔区域，所述分隔区域穿过所述栅电极，所述分隔区域在所述第二方向上延伸并且在第三方向上彼此间隔开；贯穿布线区域，所述贯穿布线区域包括：(A)牺牲绝缘层，所述牺牲绝缘层在所述第二区域中与所述栅电极共线并且与所述层间绝缘层交替地堆叠，以及(B)贯穿接触插塞，所述贯穿接触插塞将所述栅电极与所述有源电路或无源电路电连接；以及阻挡结构，所述阻挡结构包围所述贯穿布线区域并且具有包括突起的内部侧表面。
根据一些示例实施例，一种半导体器件包括：第一衬底；有源电路或无源电路，所述有源电路或无源电路位于所述第一衬底上；第二衬底，所述第二衬底位于所述有源电路或无源电路上方；栅电极，所述栅电极在第一方向上彼此间隔开地堆叠在所述第二衬底上；沟道结构，所述沟道结构穿过所述栅电极，所述沟道结构在所述第一方向上延伸，每个所述沟道结构包括沟道层；分隔区域，所述分隔区域穿过所述栅电极并且在第二方向上延伸；贯穿接触插塞，所述贯穿接触插塞在所述第一方向上延伸穿过所述第二衬底并且将所述栅电极与所述有源电路或无源电路电连接；以及阻挡结构，所述阻挡结构与所述贯穿接触插塞间隔开并且包围所述贯穿接触插塞，所述阻挡结构具有第一区域并且具有第二区域，所述第一区域均具有第一宽度，所述第二区域均具有大于所述第一宽度的第二宽度。
根据一些示例实施例，一种数据存储系统包括：半导体存储器件，所述半导体存储器件包括：第一衬底；有源电路或无源电路，所述有源电路或无源电路位于所述第一衬底上；第二衬底，所述第二衬底位于所述有源电路或无源电路上方；栅电极，所述栅电极在第一方向上彼此间隔开地堆叠在所述第二衬底上；沟道结构，所述沟道结构穿过所述栅电极并且在所述第一方向上延伸，每个所述沟道结构包括沟道层；分隔区域，所述分隔区域穿过所述栅电极并且在第二方向上延伸；贯穿接触插塞，所述贯穿接触插塞在所述第一方向上延伸穿过所述第二衬底，并且将所述栅电极与所述有源电路或无源电路电连接；阻挡结构，所述阻挡结构与所述贯穿接触插塞间隔开并且包围所述贯穿接触插塞，所述阻挡结构具有第一区域和第二区域，所述第一区域均具有第一宽度，所述第二区域均具有大于所述第一宽度的第二宽度；以及输入/输出焊盘，所述输入/输出焊盘电连接到所述有源电路或无源电路；以及控制器电路，所述控制器电路通过所述输入/输出焊盘电连接到所述半导体存储器件，所述控制器电路被配置为控制所述半导体存储器件。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解本发明构思的以上以及其他方面、特征和/或优点。
图1A至图1C是根据一些示例实施例的半导体器件的示意性俯视图。
图2A至图2C是根据一些示例实施例的半导体器件的示意性截面图。
图3是根据一些示例实施例的半导体器件的阻挡结构的放大图。
图4A和图4B是根据一些示例实施例的半导体器件的俯视图。
图5是根据一些示例实施例的半导体器件的俯视图。图5示出了图1A的区域'A'的放大图。
图6A至图6C是根据一些示例实施例的半导体器件的俯视图。
图7是根据一些示例实施例的半导体器件的截面图。
图8A至图13C是示出了根据一些示例实施例的制造/制作半导体器件的方法的示意性俯视图和截面图。
图14是根据一些示例实施例的包括半导体器件的数据存储系统的示意图。
图15是根据一些示例实施例的包括半导体器件的数据存储系统的示意图。
图16是根据一些示例实施例的半导体封装件的示意性截面图。
具体实施方式
在下文中，将参照附图描述一些示例实施例。
图1A至图1C是根据一些示例实施例的半导体器件的示意性俯视图。图1B示出了图1A的区域'A'的放大图，并且图1C示出了图1A的区域'B'的放大图。
图2A至图2C是根据一些示例实施例的半导体器件的示意性截面图。图2A是沿着图1A和图1B的线I-I'截取的截面图，图2B是沿着图1A和图1C的线II-II'截取的截面图，并且图2C是沿着图1A的线III-III'截取的截面图。
图3是根据一些示例实施例的半导体器件的阻挡结构的放大图。
参照图1A至图2C，半导体器件100可以包括外围电路结构PERI和存储单元结构CELL，外围电路结构PERI包括第一衬底201，存储单元结构CELL包括第二衬底101。半导体器件100可以包括贯穿布线区域TR，贯穿布线区域TR包括将外围电路结构PERI和存储单元结构CELL彼此电连接的贯穿接触插塞170。存储单元结构CELL可以设置在外围电路结构PERI上方，并且贯穿布线区域TR可以设置为穿过存储单元结构CELL将存储单元结构CELL和外围电路结构PERI彼此连接。然而，示例实施例不限于此；例如，在一些示例实施例中，存储单元结构CELL可以设置在外围电路结构PERI下方。在一些示例实施例中，存储单元结构CELL和外围电路结构PERI可以通过例如铜到铜(Cu到Cu)接合来接合。
外围电路结构PERI可以包括第一衬底201、位于第一衬底201中的源极/漏极区205和隔离层210以及设置在第一衬底201上的电路元件220、电路接触插塞270、电路布线线路280和外围绝缘层290。
第一衬底201可以具有在X方向和Y方向上延伸的上表面。X方向和Y方向可以彼此垂直；然而，示例实施例不限于此。X方向和Y方向可以相对于第一衬底201的上表面是水平的。有源区可以由隔离层210限定在第一衬底201中。包括诸如硼、磷、砷或碳中的至少一种的杂质的源极/漏极区205可以设置在有源区的一部分中。第一衬底201可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体中的至少一种的半导体材料，并且可以为单晶结构。第一衬底201可以被提供为块状晶片和/或外延层。
电路元件220可以是或可以包括有源电路和/或无源电路。电路元件220可以包括诸如二极管和/或晶体管(例如，平面晶体管和/或三维晶体管)的有源电路。每个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以在与电路栅电极225相邻的相对侧设置在第一衬底201中。电路元件220可以是或包括诸如电阻器、电容器、电感器或忆阻器中的至少一种的无源电路；然而，示例实施例不限于此。电路元件220可以是线性的和/或可以是非线性的电路元件。电路元件220可以具有一个端子或两个端子或三个端子，和/或多于三个的端子；然而，示例实施例不限于此。
外围绝缘层290可以设置在位于第一衬底201上的电路元件220上。电路接触插塞270可以穿过外围绝缘层290连接到源极/漏极区205。可以通过电路接触插塞270将电信号施加到电路元件220。在未示出的区域中，电路接触插塞270还可以连接到电路栅电极225。电路布线线路280可以连接到电路接触插塞270，并且可以设置为多个层，例如设置为具有在X方向上延伸的导电线的第一金属层，设置为具有在Y方向上延伸的导电线的第二金属层，以及设置为具有在X方向上延伸的导电线的第三金属层。可以存在将金属层中的上金属层连接到金属层中的下金属层的通路(未示出)。
存储单元结构CELL可以包括具有第一区域R1和第二区域R2的第二衬底101、位于第二衬底101的第一区域R1上的第一水平导电层102、设置为在第二衬底101的第二区域R2上与第一水平导电层102共线的水平绝缘层110、位于第一水平导电层102和水平绝缘层110上的第二水平导电层104、堆叠在第二水平导电层104上的栅电极130、延伸穿过栅电极130的堆叠结构GS的第一分隔区域MS1以及第二分隔区域MS2a和MS2b、设置为在第二区域R2中围绕贯穿布线区域TR的阻挡结构160、穿过堆叠结构GS的一部分的上分隔区域SS以及设置为穿过堆叠结构GS的沟道结构CH。存储单元结构CELL还可以包括在第二衬底101上与栅电极130交替堆叠的层间绝缘层120、布线线路180以及单元绝缘层190。
第二衬底101的第一区域R1可以是或包括栅电极130垂直地堆叠并且设置有沟道结构CH的区域，并且可以是或包括设置有存储单元的区域。第二衬底101的第二区域R2可以是或包括栅电极130延伸不同长度的区域，并且可以对应于用于将存储单元与外围电路结构PERI彼此电连接的区域。第二区域R2可以设置在第一区域R1的在至少一个方向上(例如，在X方向上)的至少一端。
第二衬底101可以具有在X方向和Y方向上延伸的上表面。第二衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。第二衬底101还可以包括杂质，诸如硼、砷、磷或碳中的至少一种。第二衬底101可以被提供为异质或同质外延层或诸如多晶硅层的多晶半导体层。第二衬底101可以包括与第一衬底201相同或不同的半导体材料。
第一水平导电层102和第二水平导电层104可以顺序地堆叠，以设置在第二衬底101的第一区域R1的上表面上。第一水平导电层102可以不延伸到第二衬底101的第二区域R2，并且第二水平导电层104可以延伸到第二区域R2。
第一水平导电层102可以用作或对应于半导体器件100的公共源极线的一部分。例如，第一水平导电层102可以与第二衬底101一起用作或对应于公共源极线。如图2B的放大图所示，第一水平导电层102可以在沟道层140的外围连接到沟道层140，例如可以直接连接到沟道层140。
第二水平导电层104可以在未设置有第一水平导电层102和水平绝缘层110的一些区域中与第二衬底101接触。第二水平导电层104在这些区域中覆盖第一水平导电层102或水平绝缘层110的端部的同时，可以是弯曲的，例如可以是共形的，以延伸到第二衬底101上。
第一水平导电层102和第二水平导电层104可以包括半导体材料。例如，第一水平导电层102和第二水平导电层104都可以包括掺杂的多晶硅。在这种情况下，至少第一水平导电层102可以是或包括掺杂的层，或者第二水平导电层104可以是或包括掺杂的层或包含从第一水平导电层102扩散的杂质的层。然而，在一些示例实施例中，一些或全部第二水平导电层104可以被替换为绝缘层。
水平绝缘层110可以设置为在第二区域R2的至少一部分中在第二衬底101上与第一水平导电层102共线。水平绝缘层110可以包括顺序地堆叠在第二衬底101的第二区域R2上的第一至第三水平绝缘层111、112和113，如图2A的放大图所示。水平绝缘层110可以是或包括在半导体器件100的制造/制作工艺中将一部分水平绝缘层110替换为第一水平导电层102之后留下的层。
水平绝缘层110可以包括氧化硅、氮化硅、碳化硅或氮氧化硅中的至少一种。第一水平绝缘层111和第三水平绝缘层113与第二水平绝缘层112可以包括不同的绝缘材料，例如可以由不同的绝缘材料构成。第一水平绝缘层111和第三水平绝缘层113可以包括相同的材料，例如可以由相同的材料构成。例如，第一水平绝缘层111和第三水平绝缘层113可以由与层间绝缘层120相同的材料形成，并且第二水平绝缘层112可以由与牺牲绝缘层118相同的材料形成。
栅电极130可以彼此垂直地间隔开以堆叠在第二衬底101上，从而构成堆叠结构GS或被包括在堆叠结构GS中。栅电极130可以包括构成或对应于接地选择晶体管的栅极的下栅电极130L、构成或对应于多个存储单元的存储栅电极130M以及构成或对应于串选择晶体管的栅极的上栅电极130U。构成或对应于多个存储单元的存储栅电极130M的数目可以根据半导体器件100的容量来确定。根据一些示例实施例，可以分别提供一个至四个或更多个上栅电极130U和下栅电极130L，并且上栅电极130U和下栅电极130L可以具有与存储栅电极130M相同的结构，或可以具有与存储栅电极130M的结构不同的结构。在一些示例实施例中，栅电极130还可以包括设置在上栅电极130L上方和/或设置在下栅电极130U下方并且构成在使用栅致漏极泄漏(GIDL)现象的擦除操作中使用的擦除晶体管的栅电极130。一些栅电极130(例如，与上栅电极130U或下栅电极130L相邻的存储栅电极130M)可以是虚设栅电极。
栅电极130可以在第一区域R1上垂直地堆叠并且彼此间隔开，并且可以以不同的长度从第一区域R1延伸到第二区域R2，以形成阶梯结构或台阶结构。如图2C所示，栅电极130可以在X方向上在栅电极130之间形成台阶结构。在一些示例实施例中，在至少一些栅电极130之中，特定数目的栅电极130(例如，两个至六个栅电极130)可以构成或对应于单个栅极组，从而在X方向上在栅极组之间形成台阶结构。在这种情况下，构成/对应于单个栅极组的栅电极130可以设置为在Y方向上具有台阶结构。由于台阶结构，栅电极130可以提供具有台阶形状的端部，其中，下栅电极130L比上栅电极130U延伸更长，并且层间绝缘层120向上暴露。在一些示例实施例中，栅电极130可以在端部具有增加的厚度。
如图1A所示，栅电极130可以设置为通过在X方向上延伸的第一分隔区域MS1而在Y方向上彼此分开。成对的第一分隔区域MS1之间的栅电极130可以构成或对应于单个存储块，但是存储块的范围不限于此。一些栅电极130(例如，存储栅电极130M)可以构成或对应于单个存储块内的单个层。
栅电极130可以包括金属材料，例如钨(W)。根据一些示例实施例，栅电极130可以包括掺杂的或未掺杂的多晶硅或金属硅化物材料。在一些示例实施例中，栅电极130还可以包括扩散阻挡件。例如，扩散阻挡件可以包括以下至少一种：氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)或者它们的组合。
层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以在与第二衬底101的上表面垂直的方向上彼此间隔开，并且可以设置为在X方向上延伸。层间绝缘层120可以包括诸如氧化硅和/或氮化硅的绝缘材料。
第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以穿过栅电极130在X方向上延伸。第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以设置为彼此平行，例如在X方向上平行。第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以穿过堆叠在第二衬底101上的一些或全部栅电极130连接到第二衬底101。第一分隔区域MS1可以在X方向上延伸为单个分隔区域，并且第二分隔区域MS2a和MS2b可以在成对的第一分隔区域MS1之间间断地延伸和/或可以仅设置在特定区域中。例如，第二中间分隔区域MS2a可以在第一区域R1中延伸为单个分隔区域并且可以在X方向上在第二区域R2中间断地延伸。第二辅助分隔区域MS2b可以仅设置在第二区域R2中并且可以在X方向上间断地延伸。然而，在一些示例实施例中，第一分隔区域MS1以及第二分隔区域MS2a和MS2b的设置顺序和/或数目不限于在图1A中示出的那样。第一分隔区域MS1以及第二分隔区域MS2a和MS2b不设置为与贯穿布线区域TR交叠，并且可以设置为与贯穿布线区域TR间隔开。
如图2A和图2B所示，分隔绝缘层105可以设置在第一分隔区域MS1以及第二分隔区域MS2a和MS2b中的每一者中。由于高纵横比，分隔绝缘层105可以具有渐窄的形状，例如，可以具有在朝向第二衬底101的方向上减小的宽度，但是分隔绝缘层105的形状不限于此。分隔绝缘层105可以具有与第二衬底101的上表面垂直的侧表面。在一些示例实施例中，可以在第一分隔区域MS1以及第二分隔区域MS2a和MS2b中的每一者中的分隔绝缘层105中进一步设置导电层。在这种情况下，导电层可以用作或对应于半导体器件100的公共源极线或连接到公共源极线的接触插塞。
如图1A所示，在第一区域R1中，上分隔区域SS可以在第一分隔区域MS1与第二中间分隔区域MS2a之间以及在第二中间分隔区域MS2a之间在X方向上延伸。上分隔区域SS可以设置为穿过栅电极130之中的包括最上面的上栅电极130U的一部分栅电极130。如图2B所示，上分隔区域SS可以使包括上栅电极130U的总共四个栅电极130在Y方向上彼此分隔开。然而，由上分隔区域SS分隔开的栅电极130的数目可以在一些示例实施例中改变。由上分隔区域SS分隔开的上栅电极130U可以构成或对应于不同的串选择线。上绝缘层103可以设置在上分隔区域SS中。上绝缘层103可以包括绝缘材料。上绝缘层103可以包括例如氧化硅、氮化硅或氮氧化硅中的至少一种。
如图1C所示，沟道结构CH可以均构成或对应于单个存储单元串，并且可以设置为彼此间隔开，同时在第一区域R1上构成或对应于行和列。沟道结构CH可以设置为形成网格图案，例如矩形或正方形网格图案，和/或可以在一个方向以Z字形形式设置。沟道结构CH具有柱形状，并且可以根据纵横比而具有渐窄的轮廓，例如在朝向第二衬底101的方向上变窄的倾斜的侧表面。
如图2B的放大图所示，沟道层140可以设置在沟道结构CH中。在沟道结构CH中，沟道层140可以形成为具有包围沟道掩埋绝缘层150的环形形状。然而，根据一些示例实施例，沟道层140可以在没有沟道掩埋绝缘层150的情况下具有诸如圆柱形状或棱柱形状的柱形状。沟道层140可以连接到沟道层140下方的第一水平导电层102。沟道层140可以包括半导体材料，诸如掺杂的或未掺杂的多晶硅和/或单晶硅。
沟道焊盘155可以设置在沟道结构CH中的沟道层140上。沟道焊盘155可以设置为覆盖沟道掩埋绝缘层150的上表面并且电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。
栅极电介质层145可以设置在栅电极130和沟道层140之间。尽管未详细地示出，但是栅极电介质层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷捕获层和/或浮置栅极导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k电介质材料或它们的组合。在一些示例实施例中，栅极电介质层145的至少一部分可以在水平方向上沿着栅电极130延伸。
虚设沟道结构DCH可以具有与沟道结构CH相同的结构，和/或可以具有与沟道结构CH的结构不同的结构，并且可以设置为彼此间隔开，同时在第一区域R1的一部分和第二区域R2的一部分中构成行和列。与沟道结构CH不同，虚设沟道结构DCH可以不电连接到设置在虚设沟道结构DCH上方的布线结构，和/或可以不构成半导体器件100中的存储单元串。在第一区域R1中，虚设沟道结构DCH可以设置在与第二区域R2相邻的区域中。
如图2A所示，第二区域R2中的虚设沟道结构DCH可以设置为在Z方向上穿过水平绝缘层110。每个虚设沟道结构DCH可以具有被第二水平导电层104和水平绝缘层110包围的下部，并且可以与第一水平导电层102间隔开。具体地，虚设沟道结构DCH可以穿过层间绝缘层120和栅电极130，并且可以在其下部穿过第二水平导电层104和水平绝缘层110。在一些示例实施例中，在贯穿布线区域TR中，虚设沟道结构DCH还可以设置为穿过层间绝缘层120和牺牲绝缘层118，并且穿过第二水平导电层104和水平绝缘层110。
贯穿布线区域TR可以包括用于将存储单元结构CELL和外围电路结构PERI彼此电连接的布线结构。具体地，贯穿布线区域TR可以设置为穿过第二区域R2。贯穿布线区域TR可以包括在Z方向上延伸穿过第二衬底101的贯穿接触插塞170和包围贯穿接触插塞170的绝缘区域IR。如本文描述的，阻挡结构160内的区域将被称为第二区域R2中的贯穿布线区域TR。例如，一个贯穿布线区域TR可以针对一个存储块而设置，并且可以进一步设置在第一区域R1中。然而，贯穿布线区域TR的数目和/或尺寸和/或设置形式和/或形状等可以根据一些示例实施例而改变。例如，在一些示例实施例中，一个贯穿布线区域TR可以针对多个存储块中的每个存储块而设置。
贯穿布线区域TR可以设置为与第一分隔区域MS1以及第二分隔区域MS2a和MS2b间隔开，如图1A和图1B所示。例如，贯穿布线区域TR可以与在Y方向上彼此相邻的第一分隔区域MS1间隔开，从而设置在成对的第一分隔区域MS1的中央。这样的设置可以使牺牲绝缘层118保留在贯穿布线区域TR中。
绝缘区域IR可以穿过存储单元结构CELL，以设置为平行于第二衬底101和栅电极130。栅电极130不延伸或未设置有栅电极130的绝缘区域IR可以包括由绝缘材料形成或包括绝缘材料的绝缘堆叠结构。绝缘区域IR可以包括衬底绝缘层109(即，与第二衬底101设置在相同水平高度以平行于第二衬底101的第一绝缘层)以及层间绝缘层120和牺牲绝缘层118(即，交替地设置在第二衬底101的上表面上的第二绝缘层和第三绝缘层)。
衬底绝缘层109可以设置在去除了第二衬底101的一部分、水平绝缘层110的一部分和第二水平导电层104的一部分的区域中，从而被第二衬底101、水平绝缘层110和第二水平导电层104包围。衬底绝缘层109的下表面可以与第二衬底101的下表面共面，或者衬底绝缘层109的下表面的至少一些部分或全部可以设置在比第二衬底101的下表面低的水平高度。在一些示例实施例中，衬底绝缘层109可以包括多个绝缘层。因为通过延伸层间绝缘层120来形成第二绝缘层，所以第二绝缘层可以设置在与层间绝缘层120基本上相同的水平高度。第三绝缘层可以包括牺牲绝缘层118，并且可以设置在与栅电极130基本上相同的水平高度。
构成绝缘区域IR或包括在绝缘区域IR中的衬底绝缘层109、层间绝缘层120和牺牲绝缘层118可以由绝缘材料形成或包括绝缘材料。例如，衬底绝缘层109、层间绝缘层120和牺牲绝缘层118均可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。根据一些示例实施例，衬底绝缘层109和牺牲绝缘层118可以具有不同的宽度，或可以具有相同的宽度。
贯穿接触插塞170可以垂直地穿过整个绝缘区域IR以在与第二衬底101的上表面垂直的方向上延伸，并且可以将存储单元结构CELL和外围电路结构PERI的电路元件220(例如，有源电路或无源电路)彼此电连接。例如，贯穿接触插塞170可以将存储单元结构CELL的栅电极130和/或沟道结构CH连接到外围电路结构PERI的电路元件220。贯穿接触插塞170可以在贯穿接触插塞170上方的部分中连接到上插塞178和布线线路180。贯穿接触插塞170可以在贯穿接触插塞170下方的部分中连接到电路布线线路280。
贯穿接触插塞170可以在绝缘区域IR中穿过层间绝缘层120和牺牲绝缘层118，并且可以在衬底绝缘层109下方的部分中穿过衬底绝缘层109。单个贯穿布线区域TR中的贯穿接触插塞170的数目、形式和形状中的任一种或全部可以在示例实施例中改变。根据一些示例实施例，贯穿接触插塞170可以具有多个层连接的形式。根据一些示例实施例，除了贯穿接触插塞170之外，还可以在绝缘区域IR中设置具有布线线路形式的布线结构。贯穿接触插塞170可以包括导电材料，并且可以包括例如以下至少一种：钨(W)、铜(Cu)、铝(Al)、诸如掺杂多晶硅的掺杂的硅等。
阻挡结构160可以设置为在第二区域R2中包围贯穿布线区域TR。当从上方观察时，阻挡结构160可以包括：水平区域，诸如例如与在X方向上延伸的第一分隔区域MS1以及第二分隔区域MS2a和MS2b中的一些区域在一条直线上共线地设置的第一水平区域，以及第二水平区域；或者在Y方向上延伸的垂直区域。在一些示例实施例中，水平区域和垂直区域可以形成单个闭合曲线，例如，当在俯视图中观察时可以形成单个闭合曲线。
如图3所示，阻挡结构160可以具有在延伸方向上具有不同宽度的第一阻挡区域和第二阻挡区域。第一阻挡区域和第二阻挡区域可以在至少一些区域中交替地设置。阻挡结构160可以包括在X方向和Y方向以第一宽度W1(基本上恒定的宽度)延伸的环形和/或矩形(例如，正方形)的延伸部分162和在内部侧表面160IS上从延伸部分162突出的突起164。例如，第二阻挡区域可以是设置有突起164的区域。在阻挡结构160的在X方向上延伸的部分和阻挡结构160的在Y方向上延伸的部分之间，第一宽度W1可以是相同的或不同的。
突起164可以在与延伸部分162的延伸方向垂直的方向上突出。具体地，突起164可以在Y方向从水平区域突出，并且可以在X方向上从垂直区域突出。突起164可以具有半圆形状或类似半圆的形状。阻挡结构160的内部侧表面160IS可以具有由突起164形成的曲率，并且阻挡结构160的外表面160OS可以是基本上平坦的，例如基本上线形的。外表面160OS的平坦度可以确保如下空间：虚设沟道结构DCH设置在阻挡结构160的外部。
突起164可以设置为在延伸部分162上以规则的间隔彼此间隔开。相邻的突起164之间的节距可以是恒定的。在一些示例实施例中，每个突起164的长度L1和突起164的在延伸部分162的延伸方向上的间隔L2可以不同地改变。例如，长度L1与间隔L2的比值(L1/L2)可以在大约0.3至大约2.0的范围内。当比值L1/L2小于或大于以上范围时，下面将描述的由突起164实现的效果可能不明显。延伸部分162可以在垂直于延伸方向的方向上具有第一宽度W1，并且每个突起164可以具有第二宽度W2，例如最大宽度，例如半圆的半径。因此，阻挡结构160可以具有第三宽度W3，例如最大宽度。第一宽度W1可以与第一分隔区域MS1以及第二分隔区域MS2a和MS2b中的每一者的宽度W4基本上相同。例如，第三宽度W3可以在第一宽度W1的大约1.3倍至大约2.5倍的范围内。当第三宽度W3大于以上范围时，例如，当第二宽度W2相对大时，工艺(例如，制造工艺)的难度会增加。当第三宽度W3小于以上范围时，由突起164实现的效果可能不明显。具体地，第三宽度W3可以在第一宽度W1的大约1.3倍至大约2倍的范围内，例如，第二宽度W2可以小于第一宽度W1。例如，第三宽度W3可以在大约180nm至大约300nm的范围内。
阻挡结构160可以具有形成在其中的缝隙(seams)SP。缝隙SP可以设置在与突起164相邻的延伸部分162内，并且可以彼此间隔开，从而对应于每个突起164。缝隙SP可以形成在垂直于延伸方向的方向上从延伸部分162的中心偏向突起164的位置中。每个缝隙SP可以在朝向突起164的方向上具有渐窄的形状，例如宽度减小的形状，但是每个缝隙SP的形状不限于此。每个缝隙SP的最大长度L3可以小于每个突起164的长度L1，并且可以根据一些示例实施例而改变。
如图2A和图2C所示，阻挡结构160可以设置在栅电极130和牺牲绝缘层118之间的边界上。阻挡结构160的外表面可以与栅电极130接触，并且阻挡结构160的内表面可以与牺牲绝缘层118接触。阻挡结构160可以设置在与第一分隔区域MS1以及第二分隔区域MS2a和MS2b基本上相同的水平高度。例如，阻挡结构160可以形成在与第一分隔区域MS1以及第二分隔区域MS2a和MS2b在同一工艺中形成的沟槽中。类似于第一分隔区域MS1以及第二分隔区域MS2a和MS2b在第二区域R2中的设置，阻挡结构160可以设置在第二水平导电层104与第二衬底101直接接触的区域中。因此，阻挡结构160可以在其下端穿过第二水平导电层104，并且可以与第二水平导电层104接触且可以与第一水平导电层102和水平绝缘层110间隔开。
如图2A的放大图所示，阻挡结构160可以包括沿着侧表面和底表面顺序地堆叠的第一至第三阻挡层160L、160M和160H。第一至第三阻挡层160L、160M和160H可以包括不同的材料，例如可以由不同的材料构成。缝隙SP可以形成在具有相对大的厚度的第三阻挡层160H中。例如，第一阻挡层160L和第二阻挡层160M均可以包括氧化硅、氮化硅和氮氧化硅中的一种，并且第三阻挡层160H可以包括多晶硅。然而，根据一些示例实施例，阻挡结构160的内部结构可以改变。
阻挡结构160可以被包括在半导体器件100中，以防止或减小在形成栅电极130时使用的材料流动或扩散到贯穿布线区域TR中的可能性并且控制栅电极130延伸的区域。然而，因为外部侧表面(例如，外侧表面)和内部侧表面(例如，内侧表面)所接触的堆叠结构的材料彼此不同，所以内部侧表面和外部侧表面上的应力彼此不同，因此，阻挡结构160可能具有物理上易受损的结构。因此，当在阻挡结构160的延伸方向上形成缝隙时，可能在阻挡结构160中发生诸如裂纹的缺陷。然而，因为阻挡结构160包括突起164，所以可以在具有相对大的宽度W3的区域中连续地执行沉积。因此，缝隙SP可以局部地形成，并且可以设置为彼此间隔开而不彼此连接。因此，可以减小阻挡结构160的物理易损性。可替代地或另外地，可以调整每个突起164的形状、尺寸等，以控制每个缝隙SP的尺寸和位置。
如图2C所示，在第二区域R2中，栅极接触插塞175可以连接到栅电极130之中的各自具有向上暴露的上表面的栅电极130。
上插塞178和布线线路180可以构成电连接到存储单元结构CELL中的存储单元的上布线结构或被包括在该上布线结构中。例如，布线线路180可以电连接到贯穿接触插塞170、栅电极130和沟道结构CH。根据一些示例实施例，构成布线结构或被包括在布线结构中的接触插塞和/或布线线路的数目可以改变。上插塞178和布线线路180均可以包括金属。例如，上插塞178和布线线路180均可以包括钨(W)、铜(Cu)、铝(Al)等中的至少一种。
单元绝缘层190可以设置为覆盖第二衬底101、位于第二衬底101上的栅电极130以及外围绝缘层290。单元绝缘层190可以由绝缘材料形成，并且可以包括多个绝缘层。
图4A和图4B是根据一些示例实施例的半导体器件的俯视图。图4A和图4B示出了与图1A的区域'A'对应的区域的放大图。
参照图4A，在半导体器件100a中，阻挡结构160a的突起164a可以具有矩形形状或类似矩形的形状，诸如正方形形状。具体地，突起164a可以具有在与延伸部分162的延伸方向垂直的方向上具有恒定宽度的区域。然而，在一些示例实施例中，由于诸如光刻因素的工艺因素，每个突起164a的角部可以具有倒圆形状(rounded shape)或斜面形状或倒角形状。
缝隙SPa可以形成为在延伸部分162中彼此间隔开以对应于突起164a，并且可以具有与突起164a的形状对应的形状或与在图4A中示出的形状相比在与延伸方向垂直的方向上进一步伸长的形状。
参照图4B，在半导体器件100b中，阻挡结构160b的突起164b可以具有三角形形状或类似三角形的形状，诸如等边三角形形状。然而，在一些示例实施例中，由于诸如光刻因素的工艺因素，每个突起164b的角部可以具有倒圆形状。
缝隙SPb可以形成为在延伸部分162中彼此间隔开以对应于突起164b，并且可以具有与突起164的形状对应的形状或与对应的形状相比进一步弯曲的形状。
如上所述，根据一些示例实施例，突起164a和164b的详细形状可以改变。
图5是根据一些示例实施例的半导体器件的俯视图。图5示出了与图1A的区域'A'对应的区域的放大图。
参照图5，在半导体器件100c中，阻挡结构160c的突起164c可以不仅设置在阻挡结构160c的内部侧表面上，而且还设置在阻挡结构160c的外部侧表面上。突起164c可以在相反的方向上突出，并且可以在阻挡结构160c的内部侧表面和外部侧表面上以Z字形形式设置，但是本发明构思不限于此。例如，突起164c可以在阻挡结构160c的内部侧表面和外部侧表面上在与延伸部分162的延伸方向垂直的方向上设置在一条直线上。尽管图5将突起164c示出为具有半圆形状，但是示例实施例不限于此。例如，突起164c可以具有除了半圆形状之外的形状，例如三角形形状和/或矩形形状。
缝隙SPc可以设置为彼此间隔开以对应于突起164c，并且可以均具有在朝向突起164c的方向上减小的宽度，但是本发明构思不限于此。
图6A至图6C是根据一些示例实施例的半导体器件的俯视图。图6A至图6C示出了与图1A的区域'A'对应的区域的放大图。
参照图6A，在半导体器件100d中，阻挡结构160d可以具有彼此间隔开的水平区域160F和垂直区域160S。水平区域160F可以设置在直线上，以与在X方向上相邻的第二辅助分隔区域MS2b共线。垂直区域160S可以设置在水平区域160F之间以在Y方向上延伸。根据一些示例实施例，彼此间隔开的水平区域160F和垂直区域160S之间的距离可以改变。
参照图6B，在半导体器件100e中，阻挡结构160e可以设置为横跨在Y方向上相邻的成对的第一分隔区域MS1。例如，阻挡结构160e可以设置为具有在Y方向上延伸的形状。在这种情况下，阻挡结构160e和贯穿布线区域TR可以不设置或布置在沿Y方向相邻的第二区域R2中。例如，当针对多个存储块中的每个存储块设置一个贯穿布线区域TR时，可以改变阻挡结构160e的设置，如上所述。
参照图6C，与图1A的示例实施例不同，在半导体器件100f中，阻挡结构160f可以设置为具有在Y方向上减小的长度。在阻挡结构160f的水平区域之中，一个水平区域可以设置为与第二中间分隔区域MS2a共线，并且另一水平区域可以设置为与第二辅助分隔区域MS2b共线。因此，第二辅助分隔区域MS2b可以在阻挡结构160f的在Y方向上的一侧进一步设置在阻挡结构160f和第一分隔区域MS1之间。
图7是根据一些示例实施例的半导体器件的截面图。
参照图7，在半导体器件100g中，栅电极130的堆叠结构可以包括垂直堆叠的下堆叠结构和上堆叠结构，并且沟道结构CHg可以包括垂直堆叠的第一沟道结构CH1和第二沟道结构CH2。虚设沟道结构DCH(参见图2A)可以以与沟道结构CHg相同的形状设置。当存在大量相对堆叠的栅电极130时，可以引入沟道结构CHg的此种结构以稳定地形成沟道结构CHg。
沟道结构CHg可以具有设置在下方的第一沟道结构CH1和设置在上方的第二沟道结构CH2彼此连接的形式，并且可以具有由连接区域中的宽度差异形成的弯曲部分。沟道层140、栅极电介质层145和沟道掩埋绝缘层150可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。沟道焊盘155可以仅设置在设置在上方的上第二沟道结构CH2的上端上。然而，在一些示例实施例中，第一沟道结构CH1和第二沟道结构CH2均可以包括沟道焊盘155。在这种情况下，第一沟道结构CH1的沟道焊盘155可以连接到第二沟道结构CH2的沟道层140。具有相对大的厚度的上层间绝缘层125可以设置在下堆叠结构的最上部分上。然而，根据一些示例实施例，层间绝缘层120和上层间绝缘层125的形式可以改变。
在一些示例实施例中，在Z方向上堆叠的堆叠结构的数目和沟道结构的数目可以改变。
示例实施例不限于上面描述的实施例。此外，除非上下文明确表示，否则上面描述的示例实施例彼此并不互斥。例如，根据一些示例实施例的半导体器件可以包括先前描述的附图中的一些附图中的一部分以及先前描述的附图中的其他附图中的一部分。
图8A至图13C是示出了根据一些示例实施例的制造或制作半导体器件的方法的示意性俯视图和截面图。
参照图8A至图8C，可以在第一衬底201上形成包括电路元件220和下布线结构的外围电路结构PERI。可以在外围电路结构PERI上方形成其上设置有存储单元结构CELL的第二衬底101、水平绝缘层110、第二水平导电层104和衬底绝缘层109，然后可以交替地堆叠牺牲绝缘层118和层间绝缘层120。
可以在第一衬底201中形成隔离层210，并且可以在第一衬底201上顺序地形成电路栅极电介质层和电路栅电极225。可以通过例如浅沟槽隔离(STI)工艺来形成隔离层210。可以利用沉积工艺和/或旋涂玻璃工艺来形成隔离层210。可以使用原子层沉积(ALD)和/或化学气相沉积(CVD)和/或热氧化来形成电路栅极电介质层222和电路栅电极225。电路栅极电介质层222可以由多晶硅和金属硅化物中的至少一种形成，并且本发明构思不限于此。然后，可以在电路栅极电介质层222和电路栅电极225的两个侧壁上形成间隔物层224和源极/漏极区205。可以利用诸如光束线离子注入工艺的注入工艺来形成源极/漏极区205；然而，示例实施例不限于此。根据一些示例实施例，间隔物层224可以包括多个层。然后，可以执行诸如光束线离子注入工艺的离子注入工艺和/或等离子体辅助掺杂(PLAD)工艺来形成源极/漏极区205。
在下布线结构中，可以通过形成外围绝缘层290的一部分、蚀刻外围绝缘层290的将被去除的部分并且掩埋导电材料来形成电路接触插塞270。可以通过例如沉积导电材料并且将沉积的导电层图案化来形成电路布线线路280。可以利用化学气相沉积(CVD)工艺和/或物理气相沉积(PVD)工艺来沉积导电材料。
外围绝缘层290可以包括多个绝缘层。可以在形成下布线结构的相应工艺中形成外围绝缘层290的一部分，并且在最上面的电路布线线路280上方形成外围绝缘层290的其他部分。最后，可以形成外围绝缘层290以覆盖电路元件220和下布线结构。
然后，可以在外围绝缘层290上形成第二衬底101。第二衬底101可以由例如诸如未掺杂的或掺杂的多晶硅之类的多晶硅形成，并且可以通过CVD工艺来形成。形成第二衬底101的多晶硅可以包括杂质。
可以在第二衬底101上顺序地堆叠构成水平绝缘层110或包括在水平绝缘层110中的第一至第三水平绝缘层111、112和113。可以通过后续工艺将水平绝缘层110的一部分替换为图2B的第一水平导电层102。第一水平绝缘层111和第三水平绝缘层113可以包括与第二水平绝缘层112的材料不同的材料，例如由与第二水平绝缘层112的材料不同的材料构成。例如，第一水平绝缘层111和第三水平绝缘层113可以包括与层间绝缘层120相同的材料或由与层间绝缘层120相同的材料构成，并且第二水平绝缘层112可以包括与牺牲绝缘层118相同的材料或由与牺牲绝缘层118相同的材料构成。可以通过图案化工艺在一些区域中去除水平绝缘层110。
可以在水平绝缘层110上形成第二水平导电层104，并且第二水平导电层104可以在去除了水平绝缘层110的区域中与第二衬底101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部弯曲，例如可以是共形的，并且可以在覆盖水平绝缘层110的端部的同时延伸到第二衬底101上。
可以通过在与贯穿布线区域TR(参见图2A)对应的区域中去除第二衬底101的一部分、水平绝缘层110的一部分和第二水平导电层104的一部分并且掩埋绝缘材料来形成衬底绝缘层109。衬底绝缘层109可以形成在贯穿布线区域TR的一部分或全部中，或者可以形成为比当形成在整个贯穿布线区域TR中时要小。在用绝缘材料填充被去除的部分之后，可以使用化学机械抛光(CMP)工艺和/或回蚀工艺进一步执行平坦化工艺。因此，衬底绝缘层109的上表面可以与第二水平导电层104的上表面基本上共面。
通过后续工艺将牺牲绝缘层118的一部分替换为栅电极130(参见图2A)。牺牲绝缘层118可以包括与层间绝缘层120的材料不同的一种材料或更多种材料或者由与层间绝缘层120的材料不同的一种材料或更多种材料构成，并且可以由可以在特定蚀刻条件下相对于层间绝缘层120以蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可以包括氧化硅和氮化硅中的至少一种，并且牺牲绝缘层118可以包括与层间绝缘层120的材料不同的从由硅、氧化硅、碳化硅和氮化硅组成的组中选择的材料或从包括硅、氧化硅、碳化硅和氮化硅的组中选择的材料。在一些示例实施例中，层间绝缘层120可以不具有相同的厚度。层间绝缘层120和牺牲绝缘层118的厚度和层数可以与附图中示出的厚度和层数不同地修改。
参照图9A至图9C，可以形成沟道结构CH(参见图2B)和虚设沟道结构DCH以穿过牺牲绝缘层118和层间绝缘层120的堆叠结构，并且可以形成开口OP1和OP2以穿过堆叠结构。
可以去除牺牲绝缘层118的一部分和层间绝缘层120的一部分，以形成上分隔区域SS。可以通过使用附加掩模层暴露将要形成上分隔区域SS的区域、从最上部去除特定(或可替代地，预定)数目的牺牲绝缘层118和层间绝缘层120以及沉积绝缘材料来形成上分隔区域SS。上分隔区域SS可以在Z方向上比形成有图2B的上栅电极130U的区域进一步向下延伸。
然后，可以通过例如利用干蚀刻工艺各向异性地蚀刻牺牲绝缘层118、层间绝缘层120和水平绝缘层110来形成沟道结构CH和虚设沟道结构DCH，并且可以通过形成孔形状的沟道孔并且填充沟道孔来形成沟道结构CH和虚设沟道结构DCH。在一些示例实施例中，虚设沟道结构DCH的尺寸可以大于沟道结构CH的尺寸。由于堆叠结构的高度，沟道孔的侧壁可以不垂直于第二衬底101的上表面。虚设沟道结构DCH的轮廓可以是渐窄的。可替代地或另外地，沟道结构CH的轮廓可以是渐窄的。沟道孔可以形成为使第二衬底101的一部分凹陷。
然后，在开口OP1和OP2之中，第一开口OP1可以形成在图1A的第一分隔区域MS1以及第二分隔区域MS2a和MS2b的位置中，并且第二开口OP2可以形成在图1A的阻挡结构160的位置中。在形成开口OP1和OP2之前，可以在沟道结构CH和虚设沟道结构DCH上进一步形成单元绝缘层190。可以通过使用光刻工艺形成掩模层并且各向异性地蚀刻堆叠结构来形成开口OP1和OP2。第一开口OP1可以形成为在X方向上延伸的沟槽形状，并且第二开口OP2可以形成为具有矩形环形状或类似矩形环的形状。当从上方观察时，第二开口OP2可以具有在其内部侧表面上由突起形成的曲率。
参照图10A至图10C，可以在开口OP1和OP2中堆叠第一至第三阻挡层160L、160M和160H，以形成初步阻挡结构160P。
第一至第三阻挡层160L、160M和160H可以沿着开口OP1和OP2的内部侧表面和底表面顺序地堆叠。第一阻挡层160L和第二阻挡层160M均可以形成为具有比第三阻挡层160H小的厚度。第一至第三阻挡层160L、160M和160H可以包括不同的材料。例如，第一阻挡层160L可以具有与牺牲绝缘层118的材料不同的材料，从而相对于牺牲绝缘层118具有蚀刻选择性。
在初步阻挡结构160P中，可能在包括中心(例如，初步阻挡结构160P的中心)的区域中形成缝隙SP。第二开口OP2可以包括由于突起而具有相对大的宽度的区域，并且可以连续地从该区域接纳沉积材料。因此，可以不形成在具有相对小的宽度的延伸部分162P中连续地延伸的缝隙，并且缝隙SP可以仅局部地形成在与突起164P对应的区域中的延伸部分162P内。
参照图11A至图11C，可以从第一开口OP1去除初步阻挡结构160P。
可以通过使用附加掩模层覆盖第二开口OP2的上区域并且仅在第一开口OP1中去除初步阻挡结构160P来再次形成第一开口OP1。初步阻挡结构160P可以保留在第二开口OP2中，以构成阻挡结构160。
参照图12A至图12C，在形成第一水平导电层102之后，可以通过经由第一开口OP1去除牺牲绝缘层118的一部分来形成隧道部分TL。
在第一开口OP1中形成附加牺牲间隔物层的同时，可以执行回蚀工艺，以暴露第一区域R1中的第二水平绝缘层112，例如图2B。可以从被暴露的区域选择性地去除第二水平绝缘层112，然后可以去除设置在第二水平绝缘层112上方的第一水平绝缘层111和设置在第二水平绝缘层112下方的第三水平绝缘层113。
可以通过例如湿蚀刻工艺来去除第一至第三水平绝缘层111、112和113。在去除第一至第三水平绝缘层111、112和113的工艺中，也可以在去除了第二水平绝缘层112的区域中去除被暴露的栅极电介质层145的一部分。可以在去除了第一至第三水平绝缘层111、112和113的区域中沉积导电材料以形成第一水平导电层102，然后可以在开口中去除牺牲间隔物层。根据一些示例实施例，可以在第一区域R1中形成第一水平导电层102。
然后，可以在贯穿布线区域TR(参见图2A)的外侧去除牺牲绝缘层118。在贯穿布线区域TR中，牺牲绝缘层118可以保留，从而与层间绝缘层120和衬底绝缘层109一起构成贯穿布线区域TR的绝缘区域IR。例如，可以使用湿蚀刻相对于层间绝缘层120、第二水平导电层104和衬底绝缘层109选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成多个隧道部分TL。
因为其中形成有贯穿布线区域TR的区域与第一开口OP1间隔开，所以蚀刻剂不到达该区域，从而允许牺牲绝缘层118保留。因此，贯穿布线区域TR可以在第一分隔区域MS1以及第二分隔区域MS2a和MS2b之间形成在相邻的第一分隔区域MS1以及第二分隔区域MS2a和MS2b的中央。可替代地或另外地，因为阻挡结构160阻挡了蚀刻剂的引入，所以可以更精确地控制牺牲绝缘层118被去除的区域。牺牲绝缘层118被保留的区域可以与设置有衬底绝缘层109的区域匹配，但是不限于此。
参照图13A至图13C，可以在隧道部分TL中掩埋导电材料以形成栅电极130，可以在第一开口OP1中形成分隔绝缘层105，并且可以在贯穿布线区域TR中形成用于形成贯穿接触插塞170(参见图2A)的通孔。
形成栅电极130的导电材料可以填充隧道部分TL。导电材料可以包括金属、多晶硅或金属硅化物材料。栅电极130的侧表面可以与阻挡结构160的侧表面接触。阻挡结构160可以在形成栅电极130期间防止或减小导电材料流到贯穿布线区域TR中的可能性。在形成栅电极130之后，可以通过附加工艺去除沉积在第一开口OP1中的导电材料。可以形成分隔绝缘层105以填充第一开口OP1。
在形成通孔VH之前，可以进一步形成单元绝缘层190以覆盖分隔绝缘层105。然后，可以形成通孔VH以穿过单元绝缘层190和绝缘区域IR。外围电路结构PERI的电路布线线路280可以在通孔VH的下端被暴露。因此，可以一起形成用于形成连接到栅电极130的栅极接触插塞175(参见图2C)的孔PH。
一起参照图1A至图2C，可以在通孔VH中掩埋导电材料以形成贯穿接触插塞170，从而形成贯穿布线区域TR，并且可以形成上插塞178和布线线路180以连接到贯穿接触插塞170的上端。因此，可以制造或制作出半导体器件100。
图14是根据一些示例实施例的包括半导体器件的数据存储系统的示意图。
参照图14，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或更多个半导体器件1100的存储装置，或包括存储装置的电子设备。例如，数据存储系统1000可以是或包括具有一个或更多个半导体器件1100的固态硬盘(SSD)装置、通用串行总线(USB)、计算系统、医疗装置或通信装置。
半导体器件1100可以是或包括非易失性存储器件，并且可以是例如参照图1至图7描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。在一些示例实施例中，第一结构1100F可以是或包括具有译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2以及位于位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据一些示例实施例，下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以改变。
在一些示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在一些示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT1中的至少一者可以在擦除操作中使用，在擦除操作中，使用栅致漏极泄漏(GIDL)电流来擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过第一结构1100F内的延伸到第二结构1100S的第一连接布线1115电连接到译码器电路1110。位线BL可以通过第一结构1100F内的延伸到第二结构1100S的第二连接布线1125连接到页面缓冲器1120。
在第一结构1100F中，译码器电路1110和/或页面缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个存储单元晶体管MCT执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出(I/O)焊盘1101与控制器1200通信。I/O焊盘1101可以通过第一结构1100F内的延伸到第二结构1100S的输入/输出(I/O)连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据一些示例实施例，数据存储系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的总体操作。处理器1210可以基于预定的固件而操作，并且可以控制NAND控制器1220访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口(I/F)1221。用于控制半导体器件1100的控制命令、将写入半导体器件1100的存储单元晶体管MCT的数据、将从半导体器件1100的存储单元晶体管MCT读取的数据等等可以通过NAND接口1221传输。主机接口1230可以在数据存储系统1000和外部主机之间提供通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令控制半导体器件1100。
图15是根据一些示例实施例的包括半导体器件的数据存储系统的示意图。
参照图15，根据一些示例实施例的数据存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个半导体封装件2003以及DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基板2001上的布线图案2005连接到控制器2002。
主基板2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。在连接器2006中，多个引脚的数目和设置可以根据数据存储系统2000和外部主机之间的通信接口而改变。在一些示例实施例中，数据存储系统2000可以基于诸如通用串行总线(USB)、外围组件互连高速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-PHY等之类的接口之中的接口与外部主机通信。在示例实施例中，数据存储系统2000可以利用通过连接器2006从外部主机供应的电力而操作。数据存储系统2000还可以包括将从外部主机供应的电力分给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003或从半导体封装件读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是或包括用于减小用作数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲存储器。包括在数据存储系统2000中的DRAM 2004可以操作为一种高速缓冲存储器，并且可以用于在半导体封装件2003的控制操作期间暂时地存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘附层2300、将半导体芯片2200和封装基板2100彼此电连接的连接结构2400以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括上封装焊盘2130的印刷电路板(PCB)。每个半导体芯片2200可以包括输入/输出(I/O)焊盘2210。I/O焊盘2210可以对应于图14的I/O焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括参照图1至图7描述的半导体器件。
在一些示例实施例中，连接结构2400可以是将I/O焊盘2210和上封装焊盘2130彼此电连接的接合布线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过引线接合彼此电连接，并且可以电连接到封装基板2100的上封装焊盘2130。根据一些示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过包括贯穿硅通路(TSV)的连接结构而不是使用引线接合的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在一些示例实施例中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的附加内置基板上，并且控制器2002和半导体芯片2200可以通过形成在内置基板上的布线彼此连接。
图16是根据一些示例实施例的半导体封装件的示意性截面图。图16示出了图15的半导体封装件2003的示例实施例，并且概念性地示出了沿着图15的半导体封装件2003的线IV-IV'切割的区域。
参照图16，在半导体封装件2003中，封装基板2100可以为印刷电路板(PCB)。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的上封装焊盘2130(参见图15)、设置在封装基板主体部分2120的下表面上或通过封装基板主体部分2120的下表面暴露的下焊盘2125以及封装基板主体部分2120内部的将上封装焊盘2130和下焊盘2125彼此电连接的内部布线2135。上封装焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图15所示的数据存储系统2000的主基板2010的布线图案2005。
每个半导体芯片2200可以包括半导体衬底3010以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以具有包括外围布线3110的外围电路区域。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220和分隔区域3230、电连接到存储沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线WL(参见图14)的栅极接触插塞3235。如上面参照图1A至图3描述的，在每个半导体芯片2200中，包围贯穿布线区域TR的阻挡结构160的内表面可以具有突起。
每个半导体芯片2200可以包括电连接到外围布线3110并向第二结构3200的内部延伸的贯穿布线3245。贯穿布线3245可以设置在栅极堆叠结构3210的外侧，并且可以进一步设置为穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的输入/输出(I/O)焊盘2210(参见图15)。
上面公开的任何元件可以包括处理电路或实现为处理电路，诸如：包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
如上所述，半导体器件可以包括其中形成有具有不同宽度的区域的阻挡结构。因此，可以提供具有改善的可靠性的半导体器件和包括该半导体器件的数据存储系统。
尽管上面已经示出并描述了一些示例实施例，但是对于本领域普通技术人员而言将明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
外围电路结构，所述外围电路结构包括第一衬底和位于所述第一衬底上的有源电路或无源电路；
存储单元结构，所述存储单元结构包括：第二衬底，所述第二衬底位于所述外围电路结构上并且具有第一区域和第二区域；栅电极，所述栅电极在所述第一区域上彼此间隔开地在第一方向上堆叠，并且在第二方向上延伸到所述第二区域上以具有阶梯形状；层间绝缘层，所述层间绝缘层与所述栅电极交替地堆叠；沟道结构，所述沟道结构穿过所述栅电极，所述沟道结构在所述第一方向上延伸，每个所述沟道结构包括沟道层；以及分隔区域，所述分隔区域穿过所述栅电极，所述分隔区域在所述第二方向上延伸并且在第三方向上彼此间隔开；
贯穿布线区域，所述贯穿布线区域包括：牺牲绝缘层，所述牺牲绝缘层在所述第二区域中与所述栅电极共线并且与所述层间绝缘层交替地堆叠；以及贯穿接触插塞，所述贯穿接触插塞将所述栅电极与所述有源电路或无源电路电连接；以及
阻挡结构，所述阻挡结构包围所述贯穿布线区域并且具有包括突起的内部侧表面。
2.根据权利要求1所述的半导体器件，其中，所述阻挡结构的外部侧表面接触所述栅电极，并且所述阻挡结构的所述内部侧表面接触所述牺牲绝缘层。
3.根据权利要求1所述的半导体器件，其中，所述阻挡结构以第一宽度延伸，并且在所述突起处具有大于所述第一宽度的第二宽度。
4.根据权利要求3所述的半导体器件，其中，所述第二宽度为所述第一宽度的1.3倍至2.5倍。
5.根据权利要求3所述的半导体器件，其中，所述第二宽度为180nm至300nm。
6.根据权利要求1所述的半导体器件，其中，所述阻挡结构具有在所述第二方向上延伸的第一水平区域和在所述第三方向上延伸的第二水平区域，并且所述第一水平区域和所述第二水平区域形成单个闭合曲线。
7.根据权利要求6所述的半导体器件，其中，在所述第一水平区域中，每个所述突起在所述第三方向上突出，并且在所述第二水平区域中，每个所述突起在所述第二方向上突出。
8.根据权利要求6所述的半导体器件，其中，所述第一水平区域与所述分隔区域共线。
9.根据权利要求1所述的半导体器件，其中，每个所述突起具有半圆形状、四边形形状或三角形形状中的一种。
10.根据权利要求1所述的半导体器件，其中，所述阻挡结构的外部侧表面是基本上平坦的。
11.根据权利要求1所述的半导体器件，其中，所述阻挡结构具有多个缝隙，每个所述缝隙位于与相应的所述突起相邻的区域中，所述多个缝隙彼此分开。
12.根据权利要求1所述的半导体器件，其中，所述阻挡结构的外部侧表面具有在与所述阻挡结构的所述内部侧表面的所述突起相反的方向上突出的外部突起。
13.根据权利要求1所述的半导体器件，其中，所述阻挡结构包括第一阻挡层、第二阻挡层和第三阻挡层，所述第一阻挡层、所述第二阻挡层和所述第三阻挡层沿着所述阻挡结构的侧表面和底表面顺序地堆叠，所述第一阻挡层的材料不同于所述第二阻挡层的材料也不同于所述第三阻挡层的材料，所述第二阻挡层的材料不同于所述第一阻挡层的材料也不同于所述第三阻挡层的材料，并且所述第三阻挡层的材料不同于所述第一阻挡层的材料也不同于所述第二阻挡层的材料，并且
所述第一阻挡层包括与所述牺牲绝缘层的材料不同的材料。
14.根据权利要求1所述的半导体器件，其中，所述存储单元结构还包括第一水平导电层和位于所述第一水平导电层上的第二水平导电层，所述第一水平导电层在所述第二衬底上水平地布置在所述栅电极下方并且直接接触每个所述沟道结构的所述沟道层，并且
所述阻挡结构接触所述第二水平导电层并且与所述第一水平导电层间隔开。
15.根据权利要求14所述的半导体器件，其中，所述阻挡结构在所述第二水平导电层接触所述第二衬底的区域中穿过所述第二水平导电层。
16.一种半导体器件，所述半导体器件包括：
第一衬底；
有源电路或无源电路，所述有源电路或无源电路位于所述第一衬底上；
第二衬底，所述第二衬底位于所述有源电路或无源电路上方；
栅电极，所述栅电极在第一方向上彼此间隔开地堆叠在所述第二衬底上；
沟道结构，所述沟道结构穿过所述栅电极，所述沟道结构在所述第一方向上延伸，每个所述沟道结构包括沟道层；
分隔区域，所述分隔区域穿过所述栅电极并且在第二方向上延伸；
贯穿接触插塞，所述贯穿接触插塞在所述第一方向上延伸穿过所述第二衬底并且将所述栅电极与所述有源电路或无源电路电连接；以及
阻挡结构，所述阻挡结构与所述贯穿接触插塞间隔开并且包围所述贯穿接触插塞，所述阻挡结构具有第一区域并且具有第二区域，所述第一区域均具有第一宽度，所述第二区域均具有大于所述第一宽度的第二宽度。
17.根据权利要求16所述的半导体器件，其中，所述阻挡结构包括：延伸部分，所述延伸部分在与所述延伸部分的延伸方向垂直的方向上具有所述第一宽度；以及突起，所述突起从所述延伸部分突出并且具有小于所述第一宽度的第三宽度。
18.根据权利要求17所述的半导体器件，其中，所述突起在所述阻挡结构的内部侧表面上彼此间隔开，所述内部侧表面面对所述贯穿接触插塞。
19.一种数据存储系统，所述数据存储系统包括：
半导体存储器件，所述半导体存储器件包括：
第一衬底；
有源电路或无源电路，所述有源电路或无源电路位于所述第一衬底上；
第二衬底，所述第二衬底位于所述有源电路或无源电路上方；
栅电极，所述栅电极在第一方向上彼此间隔开地堆叠在所述第二衬底上；
沟道结构，所述沟道结构穿过所述栅电极并且在所述第一方向上延伸，每个所述沟道结构包括沟道层；
分隔区域，所述分隔区域穿过所述栅电极并且在第二方向上延伸；
贯穿接触插塞，所述贯穿接触插塞在所述第一方向上延伸穿过所述第二衬底，并且将所述栅电极与所述有源电路或无源电路电连接；
阻挡结构，所述阻挡结构与所述贯穿接触插塞间隔开并且包围所述贯穿接触插塞，所述阻挡结构具有第一区域和第二区域，所述第一区域均具有第一宽度，所述第二区域均具有大于所述第一宽度的第二宽度；以及
输入/输出焊盘，所述输入/输出焊盘电连接到所述有源电路或无源电路；以及
控制器电路，所述控制器电路通过所述输入/输出焊盘电连接到所述半导体存储器件，所述控制器电路被配置为控制所述半导体存储器件。
20.根据权利要求19所述的数据存储系统，其中，在所述半导体存储器件中，所述阻挡结构的所述第二区域均具有向所述阻挡结构的内部侧表面突出的突起。
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