CN114725116A - 半导体装置和包括其的数据存储系统 - Google Patents

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金俊亨
金铉宰
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Abstract

提供了半导体装置和包括其的数据存储系统。所述半导体装置包括：第一衬底，包括杂质区，所述杂质区包括第一导电类型的杂质；电路器件，位于所述第一衬底上；下互连结构，电连接到所述电路器件；第二衬底，位于所述下互连结构上并且包括所述第一导电类型的半导体；栅电极，位于所述第二衬底上并且在与所述第二衬底的上表面垂直的第一方向上堆叠并彼此间隔开；沟道结构，穿过所述栅电极；以及连接结构。所述沟道结构可以垂直于所述第二衬底的所述上表面延伸。所述沟道结构可以包括沟道层。所述连接结构可以将所述第一衬底的所述杂质区连接到所述第二衬底，并且所述连接结构可以包括通路，所述通路包括第二导电类型的半导体。

Description

半导体装置和包括其的数据存储系统
相关申请的交叉引用
本申请要求于2021年1月4日在韩国知识产权局提交的韩国专利申请No.10-2021-0000278的优先权的权益，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本公开的示例实施例涉及半导体装置和/或包括该半导体装置的数据存储系统。
背景技术
对可以在需要数据存储的数据存储系统中存储大容量数据的半导体装置存在需求。因此，已经研究了用于增加半导体装置的数据存储容量的措施。例如，作为增加半导体装置的数据存储容量的一种方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体装置。
发明内容
本公开的示例实施例提供了具有改善的可靠性的半导体装置。
本公开的示例实施例提供了包括具有改善的可靠性的半导体装置的数据存储系统。
根据本公开的示例实施例，一种半导体装置可以包括第一半导体结构和第二半导体结构。所述第一半导体结构可以包括第一衬底、位于所述第一衬底上的电路器件、电连接到所述电路器件的下互连结构以及连接结构。所述第一衬底可以包括杂质区，所述杂质区包括第一导电类型的杂质。所述连接结构可以包括通路，所述通路包括第二导电类型的半导体。所述第二半导体结构可以包括位于所述第一半导体结构上的第二衬底、在与所述第二衬底的上表面垂直的第一方向上堆叠并彼此间隔开的栅电极以及穿过所述栅电极的沟道结构。所述第二衬底可以包括所述第一导电类型的半导体。所述沟道结构可以垂直于所述第二衬底的所述上表面延伸。每一个所述沟道结构可以包括沟道层。所述第二半导体结构可以通过所述连接结构连接到所述第一衬底的所述杂质区。
根据本公开的示例实施例，一种半导体装置可以包括：第一衬底，所述第一衬底包括杂质区；电路器件，所述电路器件位于所述第一衬底上；下互连结构，所述下互连结构电连接到所述电路器件；第二衬底，所述第二衬底位于所述下互连结构上并且包括第一导电类型的半导体；栅电极，所述栅电极位于所述第二衬底上并且在与所述第二衬底的上表面垂直的方向上堆叠并彼此间隔开；沟道结构，所述沟道结构穿过所述栅电极并且垂直于所述第二衬底的所述上表面延伸；以及连接结构，所述连接结构将所述第一衬底的所述杂质区连接到所述第二衬底。每一个所述沟道结构可以包括沟道层。所述连接结构可以包括通路。所述通路可以包括与所述第一导电类型不同的第二导电类型的半导体。
根据本公开的示例实施例，一种数据存储系统可以包括半导体存储装置和控制器。所述半导体存储装置可以包括：第一衬底，包括杂质区；电路器件，位于所述第一衬底上；下互连结构，电连接到所述电路器件；第二衬底，位于所述下互连结构上；栅电极，位于所述第二衬底上；沟道结构，穿过所述栅电极；连接结构，将所述第一衬底的所述杂质区连接到所述第二衬底；以及输入和输出焊盘，电连接到所述电路器件。所述第二衬底可以包括第一导电类型的半导体。所述栅电极可以在与所述第二衬底的上表面垂直的方向上堆叠并彼此间隔开。所述沟道结构可以垂直于所述第二衬底的所述上表面延伸。每一个所述沟道结构可以包括沟道层。所述连接结构可以包括通路。所述通路可以包括可以与所述第二衬底的所述半导体的所述第一导电类型不同的第二导电类型的半导体。所述控制器可以通过所述输入和输出焊盘电连接到所述半导体存储装置。所述控制器可以被配置为控制所述半导体存储装置。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点，在附图中：
图1是示出了根据本公开的示例实施例的半导体装置的俯视图；
图2A和图2B是示出了根据本公开的示例实施例的半导体装置的截面图；
图3是示出了根据本公开的示例实施例的半导体装置的一部分的放大图；
图4是示出了根据本公开的示例实施例的半导体装置的一部分的放大图；
图5A和图5B是示出了根据本公开的示例实施例的半导体装置的截面图和示出了半导体装置的一部分的放大图；
图6A和图6B是示出了根据本公开的示例实施例的半导体装置的截面图；
图7是示出了根据本公开的示例实施例的半导体装置的截面图；
图8是示出了根据本公开的示例实施例的半导体装置的截面图；
图9是示出了根据本公开的示例实施例的半导体装置的截面图；
图10A至图10G是示出了根据本公开的示例实施例的制造半导体装置的方法的截面图；
图11是示出了根据本公开的示例实施例的包括半导体装置的数据存储系统的视图；
图12是示出了根据本公开的示例实施例的包括半导体装置的数据存储系统的透视图；以及
图13是示出了根据本公开的示例实施例的半导体封装件的截面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
图1是示出了根据示例实施例的半导体装置的俯视图。
图2A和图2B是示出了根据示例实施例的半导体装置的截面图，以分别示出沿着图1中的线I-I'和线II-II'截取的截面图。
图3是示出了根据示例实施例的半导体装置的一部分的放大图，以示出图2A中的区域“D”。
参照图1至图3，半导体装置100可以包括外围电路区域PERI和存储单元区域CELL，外围电路区域PERI可以是包括第一衬底201的第一半导体结构，存储单元区域CELL可以是包括第二衬底101的第二半导体结构。存储单元区域CELL可以设置在外围电路区域PERI的上端。或者，在示例实施例中，存储单元区域CELL可以设置在外围电路区域PERI的下端。
外围电路区域PERI还可以包括连接结构GI，连接结构GI将第一衬底201连接到第二衬底101并且包括通路250。存储单元区域CELL还可以包括贯穿布线区域TR，贯穿布线区域TR包括将外围电路区域PERI电连接到存储单元区域CELL的第一贯穿通路165。连接结构GI可以设置为从存储单元区域CELL的下部延伸到外围电路区域PERI中。贯穿布线区域TR可以设置为从存储单元区域CELL延伸到外围电路区域PERI的上区域。
外围电路区域PERI可以包括第一衬底201、位于第一衬底201中的源极/漏极区205和器件隔离层210、设置在第一衬底201上的电路器件220、外围区域绝缘层290、下保护层295、第一互连结构LI以及连接结构GI。
第一衬底201可以具有在X方向和Y方向上延伸的上表面。有源区可以在第一衬底201上由器件隔离层210限定。源极/漏极区205和包括杂质的杂质区205G可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。源极/漏极区205和杂质区205G可以包括例如N型杂质。第一衬底201可以例如在除了源极/漏极区205和杂质区205G之外的区域中包括诸如P型杂质的杂质。第一衬底201可以被提供为体晶片或外延层。
电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧设置在第一衬底201中。
外围区域绝缘层290可以在第一衬底201上设置在电路器件220上。外围区域绝缘层290可以包括第一外围区域绝缘层292和第二外围区域绝缘层294，并且第一外围区域绝缘层292和第二外围区域绝缘层294中的每一者还可以包括多个绝缘层。外围区域绝缘层290可以由绝缘材料形成。
下保护层295可以设置在第一外围区域绝缘层292和第二外围区域绝缘层294之间的第三下互连线286的上表面上。在示例实施例中，下保护层295可以进一步设置在第一下互连线282和第二下互连线284的上表面上。下保护层295可以被构造为限制和/或防止由下互连线280的金属材料引起的污染互连线。下保护层295可以由与外围区域绝缘层290的绝缘材料不同的绝缘材料形成，并且可以包括例如氮化硅。
第一互连结构LI可以被构造为电连接到电路器件220和源极/漏极区205的下互连结构。第一互连结构LI可以包括具有圆柱形形状的下接触插塞270和具有线形状的下互连线280。下接触插塞270可以包括第一下接触插塞272、第二下接触插塞274和第三下接触插塞276。第一下接触插塞272可以设置在电路器件220和源极/漏极区205上，第二下接触插塞274可以设置在第一下互连线282上，并且第三下接触插塞276可以设置在第二下互连线284上。下互连线280可以包括第一下互连线282、第二下互连线284和第三下互连线286。第一下互连线282可以设置在第一下接触插塞272上，第二下互连线284可以设置在第二下接触插塞274上，并且第三下互连线286可以设置在第三下接触插塞276上。例如，第一互连结构LI可以包括导电材料，诸如钨(W)、铜(Cu)、铝(Al)等，并且每个组件还可以包括扩散阻挡物。然而，在示例实施例中，包括在第一互连结构LI中的下接触插塞270和下互连线280的层数和布置形式可以改变。
连接结构GI可以设置在外围电路区域PERI中，以将第一衬底201连接到第二衬底101。连接结构GI可以执行在制造半导体装置100的工艺期间使第二衬底101和第二水平导电层104接地的功能，由此限制和/或防止电弧放电。尽管在图2A中仅部分地示出，但是多个连接结构GI可以设置在半导体装置100中，并且可以例如在Y方向上以期望的和/或可选地预定的间隙彼此间隔开。连接结构GI可以设置在第二衬底101的第二区域B下方。连接结构GI可以设置在栅电极130在X方向上的端部的外侧，但是其示例实施例不限于此。连接结构GI可以设置为与设置了外围电路区域PERI的电路器件220的有源区当中的相邻有源区间隔开最小间隔距离D1。
连接结构GI可以包括作为旁路通路的通路250。通路250可以将第一衬底201直接连接到第二衬底101。具体地，通路250可以将第一衬底201的杂质区205G直接连接到第二衬底101。通路250可以从上部穿过第二外围区域绝缘层294、下保护层295和第一外围区域绝缘层292，并且可以直接连接到杂质区205G。
如图3所示，通路250可以与第二衬底101的下表面接触，并且可以在下部进一步穿过蚀刻停止层291和电路栅极电介质层222。电路栅极电介质层222可以被构造为从电路器件220延伸，并且蚀刻停止层291可以形成在电路栅极电介质层222上并可以被构造为当形成第一下接触插塞272时执行蚀刻停止功能。杂质区205G可以被构造为包括与电路器件220的至少一部分的源极/漏极区205的导电类型和浓度相同的杂质。杂质区205G可以在由器件隔离层210围绕的区域中形成在第一衬底201中，但是其示例实施例不限于此。杂质区205G可以包括具有与第一衬底201的至少可以与杂质区205G接触的区域的导电类型不同的导电类型的半导体。
通路250的上部的直径可以大于下部的直径，例如，通路250的下部的直径可以在大约100nm至大约200nm的范围内。通路250可以设置为以期望的和/或可选地预定的深度凹陷到杂质区205G中。该深度可以例如在大约
Figure BDA0003449080200000061
至大约
Figure BDA0003449080200000062
的范围内，但是其示例实施例不限于此。
例如，通路250可以包括半导体材料，诸如硅(Si)和锗(Ge)中的至少一种。通路250可以由包括杂质的掺杂的半导体材料形成。通路250可以包括导电类型与杂质区205G和第二衬底101的导电类型不同的半导体。具体地，杂质区205G和第二衬底101可以包括第一导电类型的半导体，而通路250可以包括第二导电类型的半导体。例如，第一导电类型可以为N型，而第二导电类型可以为P型。然而，在示例实施例中，第一导电类型可以为P型，而第二导电类型可以为N型。另外，类似于通路250，第一衬底201可以至少在与杂质区205G相邻的区域中具有第二导电类型。因此，可以从第二衬底101在Z方向上形成NPNP结型结构。
第一衬底201、杂质区205G、通路250和第二衬底101可以包括与相应的导电类型对应的杂质或掺杂元素。例如，第一衬底201和通路250可以包括可以为P型掺杂剂的硼(B)、铝(Al)、镓(Ga)和铟(In)中的至少一种。杂质区205G和第二衬底101可以包括可以为N型掺杂剂的磷(P)、砷(As)和锑(Sb)中的至少一种。
通路250可以包括浓度在大约7.5×1016至大约2.5×1017的范围内(例如，浓度为大约1.0×1017)的第二导电类型的杂质。通过模拟和实验已经确认，当在通路250中杂质浓度高于或低于以上范围时，发生击穿。此外，作为以上实验的结果，已经确认，当通路250的杂质浓度为大约1.0×1017时，击穿电压为大约30V或更高。杂质区205G和第二衬底101可以包括浓度比在通路250中高的第一导电类型的杂质。例如，第二衬底101可以包括浓度在大约1.0×1020至大约5.0×1020的范围内的第一导电类型的杂质。
根据通路250的结型结构和连接到通路250的区域，在相邻的电路器件220和杂质区205G之间，击穿电压可以升高。例如，当对半导体装置100中的存储单元区域CELL的存储单元执行擦除操作时，可以将擦除电压施加到第二衬底101。例如，擦除电压可以在大约13V至大约24V的范围内。即使当施加作为相对高电压的擦除电压时，因为第二衬底101和通路250形成反向偏压结，所以仍可以确保例如大约30V或更高的击穿电压，从而可以限制和/或防止漏电流。
因此，通路250可以减小通路250与相邻的外围电路区域PERI的电路器件220之间的最小间隔距离D1。例如，最小间隔距离D1可以例如小于大约5μm，并且可以小于大约4μm。另外，即使当通路250的直径增大或通路250的高度相对高而使得凹陷到杂质区205G中的深度相对大时，仍可以确保击穿电压，从而可以限制和/或防止漏电流。
存储单元区域CELL可以包括具有第一区域A和第二区域B的第二衬底101、位于第二衬底上的第一水平导电层102和第二水平导电层104、堆叠在第二衬底101上的栅电极130、通过穿过栅电极130的堆叠结构而延伸的第一隔离区域MS1和第二隔离区域MS2、部分地穿过堆叠结构的上隔离区域SS、设置为穿过堆叠结构的沟道结构CH以及电连接到栅电极130和沟道结构CH的第二互连结构UI。存储单元区域CELL还可以包括衬底绝缘层105、设置在第二区域B中的第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113、与栅电极130交替地堆叠在第二衬底101上的层间绝缘层120、连接到栅电极130的栅极接触162、连接到第二衬底101的衬底接触164、覆盖栅电极130的单元区域绝缘层190以及上保护层195。存储单元区域CELL还可以具有设置在第二衬底101的外侧的第三区域C，并且将存储单元区域CELL连接到外围电路区域PERI的诸如第二贯穿通路167的贯穿互连结构可以设置在第三区域C中。
在第二衬底101的第一区域A中，栅电极130可以垂直地堆叠并可以设置沟道结构CH，并且存储单元也可以设置在第一区域A中。在第二区域B中，栅电极130可以延伸不同的长度，并且第二区域B可以被构造为将存储单元电连接到外围电路区域PERI。第二区域B可以设置在第一区域A的在至少一个方向上(例如，在X方向上)的至少一端。
第二衬底101可以具有在X方向和Y方向上延伸的上表面。例如，第二衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。第二衬底101还可以包括杂质。第二衬底101可以被提供为诸如多晶硅层或外延层的多晶半导体层。
第一水平导电层102和第二水平导电层104可以在第一区域A中堆叠在第二衬底101的上表面上。例如，第一水平导电层102可以用作半导体装置100的公共源极线的一部分，并且可以与第二衬底101一起用作公共源极线。如图2B中的放大图所示，第一水平导电层102可以在沟道层140周围直接连接到沟道层140。第一水平导电层102可以不延伸到第二区域B，并且第二水平导电层104也可以设置在第二区域B中。第二水平导电层104可以在第一区域A和第二区域B中具有基本上平坦的上表面和下表面。
例如，第一水平导电层102和第二水平导电层104可以包括半导体材料，诸如多晶硅。在这种情况下，至少第一水平导电层102可以掺杂有与第二衬底101的导电类型相同的导电类型的杂质，并且第二水平导电层104可以被构造为掺杂层或可以包括从第一水平导电层102扩散的杂质。然而，第二水平导电层104的材料不限于半导体材料，并且可以替换为绝缘层。
第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113可以在第二区域B的一部分中与第一水平导电层102并排地设置在第二衬底101上。第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113可以依次堆叠在第二衬底101上。第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113可以被构造为在制造半导体装置100的工艺中被部分地替换为第一水平导电层102之后保留。然而，在示例实施例中，第二区域B的保留有第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的区域的布置可以改变。
第一水平牺牲层111和第三水平牺牲层113与第二水平牺牲层112可以包括不同的绝缘材料。第一水平牺牲层111和第三水平牺牲层113可以包括相同的材料。例如，第一水平牺牲层111和第三水平牺牲层113可以由与层间绝缘层120的材料相同的材料形成，并且第二水平牺牲层112可以由与牺牲绝缘层118的材料相同的材料形成。
衬底绝缘层105可以在第二外围区域绝缘层294上设置在部分地去除了第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二水平导电层104的区域中，并且可以被第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二水平导电层104围绕。衬底绝缘层105的下表面可以与第二衬底101的下表面共面，或可以设置在比第二衬底101的下表面的水平高度低的水平高度上。在示例实施例中，衬底绝缘层105可以包括堆叠在第二外围区域绝缘层294上的多个层。衬底绝缘层105可以由绝缘材料形成，并且可以包括例如氧化硅、氮氧化硅或氮化硅。
栅电极130可以在第二衬底101上垂直地堆叠并彼此间隔开，并且可以形成堆叠结构。栅电极130可以包括从第二衬底101依次形成接地选择晶体管、存储单元和串选择晶体管的电极。形成存储单元的栅电极130的数目可以根据半导体装置100的容量来确定。在示例实施例中，形成串选择晶体管和接地选择晶体管的栅电极130的数目可以为一个或两个或更多个，并且栅电极130可以具有与存储单元的栅电极130的结构相同或不同的结构。另外，栅电极130还可以包括设置在形成串选择晶体管的栅电极130的上部和形成接地选择晶体管的栅电极130的下部并且形成用于使用栅致漏极泄漏(GIDL)现象的擦除操作的擦除晶体管的栅电极130。另外，例如，一部分栅电极130(即，与形成串选择晶体管和接地选择晶体管的栅电极130相邻的栅电极130)可以是虚设栅电极。
栅电极130可以在Z方向上垂直地堆叠并彼此间隔开，并且可以以不同的长度从第一区域A延伸到第二区域B并可以形成阶梯形状的台阶结构。如图2A所示，栅电极130可以在X方向上具有台阶结构，并且可以设置为在Y方向上具有台阶结构。通过台阶结构，栅电极130可以形成其中上部栅电极130可以比下部栅电极130更远地延伸的阶梯形式，并且可以提供从层间绝缘层120向上暴露的端部。在示例实施例中，栅电极130可以在端部具有增加的厚度。
例如，栅电极130可以包括金属材料，诸如钨(W)。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡层，例如，扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以在与第二衬底101的上表面垂直的方向上彼此间隔开，并且可以在X方向上延伸。层间绝缘层120可以包括绝缘材料，诸如氧化硅或氮化硅。
第一隔离区域MS1和第二隔离区域MS2可以设置为穿过栅电极130并且在第一区域A和第二区域B中在X方向上延伸。如图1所示，第一隔离区域MS1和第二隔离区域MS2可以设置为彼此平行。第一隔离区域MS1和第二隔离区域MS2可以穿过堆叠在第二衬底101上的全部栅电极130并且可以连接到第二衬底101，如图2B所示。第一隔离区域MS1可以沿着第一区域A和第二区域B延伸为单个区域，并且第二隔离区域MS2可以仅延伸到第二区域B的一部分或可以间断地设置在第一区域A和第二区域B中。然而，在示例实施例中，第一隔离区域MS1和第二隔离区域MS2的布置顺序和布置间隙可以改变。隔离绝缘层110可以设置在第一隔离区域MS1和第二隔离区域MS2中，如图2B所示。在示例实施例中，由于高纵横比，隔离绝缘层110可以具有其宽度可以朝向第二衬底101减小的形状。
上隔离区域SS可以在第一隔离区域MS1和第二隔离区域MS2之间在X方向上延伸。上隔离区域SS可以设置在第二区域B的一部分和第一区域中，以穿过栅电极130当中的包括最上面的栅电极130的一部分栅电极130。如图2B所示，上隔离区域SS可以将三个栅电极130在Y方向上彼此隔离开。然而，在示例实施例中，被上隔离区域SS隔离的栅电极130的数目可以改变。上隔离区域SS可以包括上隔离绝缘层106。
每个沟道结构CH可以形成单个存储单元串，并且沟道结构CH可以彼此间隔开并且可以在第一区域A上形成行和列。沟道结构CH可以设置为在X-Y平面上形成网格图案或可以在一个方向上以Z字形图案设置。沟道结构CH可以具有柱形形状，并且可以根据纵横比具有宽度可以朝向第二衬底101减小的倾斜侧表面。在示例实施例中，设置在第一区域A的与第二区域B相邻的端部的沟道结构CH可以是可以基本上不形成存储单元串的虚设沟道。虚设沟道结构DCH可以设置在第二区域B中。
如图2B中的放大图所示，沟道层140可以设置在沟道结构CH中。在沟道结构CH中，沟道层140可以以围绕沟道填充绝缘层147的环形形状形成。或者，在示例实施例中，沟道层140可以具有诸如圆柱形状或棱柱形状的柱形形状而没有沟道填充绝缘层147。沟道层140可以在下部连接到第一水平导电层102。沟道层140可以包括半导体材料，诸如多晶硅或单晶硅。
沟道焊盘149可以设置在沟道结构CH中的沟道层140上。沟道焊盘149可以设置为覆盖沟道填充绝缘层147的上表面并且电连接到沟道层140。沟道焊盘149可以包括例如掺杂的多晶硅。
栅极电介质层145可以设置在栅电极130和沟道层140之间。尽管未详细地示出，但是栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿至电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以被构造为电荷捕获层或浮置栅极导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k电介质材料或它们的组合。在示例实施例中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。
单元区域绝缘层190可以设置为覆盖第二衬底101、位于第二衬底101上的栅电极130和外围区域绝缘层290。单元区域绝缘层190可以包括第一单元区域绝缘层192和第二单元区域绝缘层194，并且第一单元区域绝缘层192和第二单元区域绝缘层194中的每一者可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成。
上保护层195可以设置在第一单元区域绝缘层192和第二单元区域绝缘层194之间的第一上互连线182的上表面上。在示例实施例中，上保护层195可以进一步设置在第二上互连线184的上表面上。上保护层195可以被构造为防止由金属材料引起的对设置在下部的上互连线180的污染。上保护层195可以由与单元区域绝缘层190的绝缘材料不同的绝缘材料形成，并且可以包括例如氮化硅。
栅极接触162可以在第二区域B中连接到栅电极130。栅极接触162可以设置为穿过第一单元区域绝缘层192的至少一部分并且连接到向上暴露的每个栅电极130。衬底接触164可以在第二区域B的端部连接到第二衬底101。衬底接触164可以穿过第一单元区域绝缘层192的至少一部分，穿过第二水平导电层104以及设置在其下部的第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113，并且可以连接到第二衬底101。例如，衬底接触164可以将电信号施加到包括第二衬底101的公共源极线。
第二互连结构UI可以被构造为电连接到栅电极130和沟道结构CH的互连结构。第二互连结构UI可以包括具有圆柱形状的上接触插塞170和具有线形形状的上互连线180。上接触插塞170可以包括第一上接触插塞172、第二上接触插塞174和第三上接触插塞176。第一上接触插塞172可以设置在沟道焊盘149和栅极接触162上，第二上接触插塞174可以设置在第一上接触插塞172上，并且第三上接触插塞176可以设置在第一上互连线182上。上互连线180可以包括第一上互连线182和第二上互连线184。第一上互连线182可以设置在第二上接触插塞174上，并且第二上互连线184可以设置在第三上接触插塞176上。例如，第二互连结构UI可以包括导电材料，诸如钨(W)、铜(Cu)、铝(Al)等，并且还可以包括扩散阻挡层。然而，在示例实施例中，形成第二互连结构UI的上接触插塞170和上互连线180的层数和布置形式可以改变。
贯穿布线区域TR可以包括用于将存储单元区域CELL电连接到外围电路区域PERI的贯穿互连结构。贯穿布线区域TR可以包括从存储单元区域CELL的上部穿过第二衬底101并且在Z方向上延伸的第一贯穿通路165以及围绕第一贯穿通路165的贯穿绝缘区域。贯穿绝缘区域可以包括牺牲绝缘层118、与牺牲绝缘层118交替地堆叠的层间绝缘层120以及衬底绝缘层105。在示例实施例中，贯穿布线区域TR的尺寸、布置形式和形状可以改变。在图2A中，贯穿布线区域TR可以设置在第二区域B中，但是其示例实施例不限于此，并且贯穿布线区域TR还可以以期望的和/或可选地预定的间隙设置在第一区域A中。贯穿布线区域TR可以设置为与第一隔离区域MS1和第二隔离区域MS2间隔开。例如，贯穿布线区域TR可以设置在沿Y方向彼此相邻的成对的第一隔离区域MS1的中央。通过这种布置，牺牲绝缘层118可以保留在贯穿布线区域TR中。
第一贯穿通路165可以从上部部分地穿过第一单元区域绝缘层192、贯穿绝缘区域、下保护层295和第二外围区域绝缘层294，并且可以垂直于第二衬底101的上表面延伸。第一贯穿通路165的上端可以连接到第二互连结构UI，并且下端可以连接到第一互连结构LI。在示例实施例中，单个贯穿布线区域TR中的第一贯穿通路165的数目、布置形式和形状可以改变。例如，第一贯穿通路165可以包括导电材料，例如诸如钨(W)、铜(Cu)和铝(Al)的金属材料。
牺牲绝缘层118可以以与栅电极130的厚度相同的厚度设置在与栅电极130的水平高度相同的水平高度上，并且可以设置为使得栅电极130的侧表面可以在贯穿布线区域TR的边界与栅电极130接触。牺牲绝缘层118可以与层间绝缘层120交替地堆叠，并且可以形成贯穿绝缘区域。牺牲绝缘层118可以设置为具有与衬底绝缘层105的宽度相同或不同的宽度。牺牲绝缘层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成，并且可以包括例如氧化硅、氮化硅或氮氧化硅。
第二贯穿通路167可以设置在存储单元区域CELL的第三区域C(即，第二衬底101的外侧区域)中，并且可以延伸到外围电路区域PERI。类似于贯穿布线区域TR的第一贯穿通路165，第二贯穿通路167可以设置为将第二互连结构UI连接到第一互连结构LI。然而，第二贯穿通路167可以通过从上部仅穿过第一单元区域绝缘层192和第二外围区域绝缘层294的一部分而延伸。第二贯穿通路167可以包括导电材料，并且可以包括金属材料，诸如钨(W)、铜(Cu)和铝(Al)。
图4是示出了根据示例实施例的半导体装置的一部分的放大图，以示出与图2B中的区域“E”对应的区域。
参照图4，在半导体装置100a中，不同于图2A和图2B中的示例实施例，存储单元区域CELL可以不包括位于第二衬底101上的第一水平导电层102和第二水平导电层104。另外，沟道结构CHa还可以包括外延层107。
外延层107可以在沟道结构CHa的下部设置在第二衬底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在第二衬底101的凹陷区域中。外延层107的上表面的高度可以高于最下面的栅电极130的上表面并且可以低于其上部的栅电极130的下表面，但是其示例实施例不限于此。外延层107可以通过上表面连接到沟道层140。栅极绝缘层141可以进一步设置在外延层107和与外延层107接触的栅电极130之间。
图5A和图5B是示出了根据示例实施例的半导体装置的截面图和放大图，以示出图5A中的区域“D”。
参照图5A和图5B，半导体装置100b的连接结构GI可以包括通路250b和设置在通路250b的下部的接地互连结构。接地互连结构可以具有与第一互连结构LI对应的形状。
通路250b可以包括覆盖通路孔的底表面的阻挡层252和填充通路孔的半导体层254。通路250b可以通过上表面连接到第二衬底101。半导体层254可以以在通路250b的上表面处与第二衬底101接触。阻挡层252可以包括金属氮化物，并且可以包括例如氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨(WN)、氮化钽(TaN)或它们的组合。在示例实施例中，阻挡层252可以延伸到通路孔的侧表面上，或者可以不设置阻挡层252。
半导体层254可以包括半导体材料，并且类似于上面参照图1至图3描述的通路250，半导体层254可以包括与第二衬底101的导电类型不同的第二导电类型的杂质。因此，例如，半导体层254和第二衬底101可以从上部形成NP结。因此，类似于图1至图3中的通路250，即使当施加擦除电压时，第二衬底101和通路250b也可以形成反向偏压结，从而可以确保击穿电压。
接地互连结构可以包括与第一互连结构LI对应的组件，并且可以与第一互连结构LI电隔离。接地互连结构可以包括与第一互连结构LI间隔开的第一下接触插塞272、第二下接触插塞274和第三下接触插塞276以及第一下互连线282、第二下互连线284和第三下互连线286。通路250b可以部分地凹陷到最上面的第三下互连线286中，并且可以连接到第三下互连线286。然而，在示例实施例中，通路250b可以不凹陷到第三下互连线286中并且可以与第三下互连线286的上表面接触，并且凹陷深度可以改变。类似于第一互连结构LI，接地互连结构可以包括金属材料。
图6A和图6B是示出了根据示例实施例的半导体装置的截面图。
参照图6A，半导体装置100c的连接结构GI可以包括通路250c和设置在通路250c上的上接触插塞260。
上接触插塞260可以连接到第二衬底101，并且通路250c可以将上接触插塞260连接到杂质区205G。通路250c被示出为具有比上接触插塞260的长度长的长度，但是其示例实施例不限于此。在示例实施例中，上接触插塞260和通路250c的相对长度可以改变。另外，在示例实施例中，接触插塞可以进一步设置在通路250c下方。
上接触插塞260可以由半导体材料形成，并且可以具有类似于第二衬底101的第一导电类型。因此，因为上接触插塞260和通路250c具有不同的导电类型，所以上接触插塞260和通路250c可以从例如上部形成NP结。因此，类似于图1至图3中的通路250，即使当将擦除电压施加到第二衬底101时，上接触插塞260和通路250c也可以形成反向偏压结，从而可以确保击穿电压。
参照图6B，类似于图6A中的示例实施例，半导体装置100d的连接结构GI可以包括通路250c和上接触插塞260d。然而，与图6A中的示例实施例不同，上接触插塞260d可以被构造为与第二衬底101一体化并且从第二衬底101延伸。因此，上接触插塞260d可以具有与第二衬底101的导电类型相同的导电类型，并且可以与通路250c形成NP结。例如，上接触插塞260d可以包括与第二衬底101的材料相同的材料。
图7是示出了根据示例实施例的半导体装置的截面图。
参照图7，半导体装置100e的连接结构GI可以包括通路250e、设置在通路250e的上部的上接触插塞260和设置在通路250e下方的接地互连结构。不同于图6A中的示例实施例，可以进一步包括接地互连结构。关于上接触插塞260，可以适用上面参照图6A描述的相同描述，并且上接触插塞260和通路250e可以形成NP结。
接地互连结构可以包括与第一互连结构LI的一部分对应的组件，并且可以与第一互连结构LI电隔离。接地互连结构可以包括与第一互连结构LI间隔开的第一下接触插塞272和第二下接触插塞274以及第一下互连线282和第二下互连线284。在示例实施例中，包括在接地互连结构中的下接触插塞272、274和276以及下互连线282、284和286的数目或层数可以改变。
图8是示出了根据示例实施例的半导体装置的截面图。
参照图8，在半导体装置100f中，连接结构GI可以包括多个通路250，例如在X方向上并排设置的两个通路250。通路250可以连接到单个杂质区205G，但是其示例实施例不限于此。另外，在示例实施例中，包括在连接结构GI中的通路250的数目可以改变。连接结构GI的形式也可以适用于其他示例实施例。
图9是示出了根据示例实施例的半导体装置的截面图。
参照图9，半导体装置100g可以包括其中栅电极130的堆叠结构垂直地堆叠的下堆叠结构和上堆叠结构以及其中沟道结构CHg垂直地堆叠的第一沟道结构CH1和第二沟道结构CH2。当堆叠的栅电极130的数目相对多时，沟道结构CHg的结构可以被提供为稳定地形成沟道结构CHg。
沟道结构CHg可以具有下部的第一沟道结构CH1和上部的第二沟道结构CH2可以彼此连接的形式，并且可以具有由连接区域的宽度差形成的弯曲部分。沟道层140、栅极电介质层145和沟道填充绝缘层147可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。沟道焊盘149可以仅设置在第二沟道结构CH2的上端。然而，在示例实施例中，第一沟道结构CH1和第二沟道结构CH2中的每一者可以包括沟道焊盘149，并且在这种情况下，第一沟道结构CH1的沟道焊盘149可以连接到第二沟道结构CH2的沟道层140。具有相对大的厚度的上层间绝缘层125可以设置在下堆叠结构的最上部。然而，在示例实施例中，层间绝缘层120和上层间绝缘层125的形式可以改变。
图10A至图10G是示出了根据示例实施例的制造半导体装置的方法的截面图，以示出了与在图2A中示出的区域的对应的区域。
参照图10A，可以在第一衬底201上形成电路器件220和第一互连结构LI，电路器件220和第一互连结构LI形成外围电路区域PERI。
可以在第一衬底201中形成器件隔离层210，并且可以在第一衬底201上依次形成电路栅极电介质层222和电路栅电极225。例如，可以通过浅沟槽隔离(STI)工艺形成器件隔离层210。可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成电路栅极电介质层222和电路栅电极225。电路栅极电介质层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物层中的至少一种形成，但是其示例实施例不限于此。之后，可以在电路栅极电介质层222和电路栅电极225的两个侧壁上形成间隔物层224、源极/漏极区205和杂质区205G。在示例实施例中，间隔物层224可以包括多个层。之后，可以通过执行离子注入工艺形成源极/漏极区205和杂质区205G。杂质区205G可以与源极/漏极区205的至少一部分一起形成，并且可以包括相同浓度和导电类型的杂质，并且可以包括具有与第一衬底201的导电类型不同的导电类型的杂质。
可以通过部分地形成第一外围区域绝缘层292、通过蚀刻部分地去除该层并且填充导电材料来形成第一互连结构LI的下接触插塞270。可以通过沉积导电材料并且将导电材料图案化来形成下互连线280。
第一外围区域绝缘层292可以包括多个绝缘层。可以在形成第一互连结构LI的每个工艺中部分地形成第一外围区域绝缘层292。可以在第一外围区域绝缘层292上形成覆盖第三下互连线286的上表面的下保护层295。可以在下保护层295上形成第二外围区域绝缘层294。因此，可以形成整个外围电路区域PERI。
在图5A和图5B的示例实施例以及图7的示例实施例中，当形成第一互连结构LI时，也可以形成接地互连结构，接地互连结构形成连接结构GI的一部分。在图6A至图7中的示例实施例中，可以在形成第一外围区域绝缘层292的至少一部分之后形成通路250c和250e。
参照图10B，可以形成从第二外围区域绝缘层294的上表面延伸到第一衬底201的杂质区205G的通路250。
可以通过形成穿过外围区域绝缘层290和下保护层295的通路孔并且用半导体材料填充通路孔来形成通路250。在示例实施例中，当形成通路孔时，下保护层295可以用作蚀刻停止层。通路孔可以形成为部分地凹陷到杂质区205G中，但是其示例实施例不限于此。例如，通路孔可以形成为使得杂质区205G的上表面可以被暴露。通路250可以由例如掺杂有与杂质区205G和随后形成的第二衬底101的第一导电类型不同的第二导电类型的杂质的多晶硅形成。半导体材料可以原位掺杂，或者可以在沉积之后通过离子注入工艺进行掺杂。
因此，可以形成连接结构GI。在连接结构GI可以包括除了通路250之外的组件的示例实施例中，可以在此工艺中形成连接结构GI的从第二外围区域绝缘层294的上表面延伸的区域。
参照图10C，可以在外围电路区域PERI的上部形成存储单元区域CELL的第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113、第二水平导电层104以及衬底绝缘层105，并且可以交替地堆叠牺牲绝缘层118和层间绝缘层120。
第二衬底101可以由例如多晶硅形成，并且可以通过CVD工艺形成。例如，形成第二衬底101的多晶硅可以包括杂质，诸如N型杂质。第二衬底101可以形成为与通路250接触，并且可以形成在整个第二外围区域绝缘层294上并可以被图案化。
可以在第二衬底101上依次堆叠第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113。可以在第一区域A中将第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113替换为通过后续工艺形成的图2A中的第一水平导电层102。可以在第三水平牺牲层113上形成第二水平导电层104。
可以通过从上部部分地去除第二水平导电层104、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二衬底101并且填充绝缘材料来形成衬底绝缘层105。在此工艺中，可以将第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二水平导电层104图案化，从而可以在存储单元区域CELL的第三区域C中形成第一单元区域绝缘层192的一部分。在示例实施例中，可以在另一工艺中执行将第二衬底101图案化的工艺。
可以通过后续工艺将牺牲绝缘层118部分地替换为栅电极130(参见图2A)。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在期望的和/或可选地预定的蚀刻条件下对层间绝缘层120具有蚀刻选择性的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由从硅、氧化硅、碳化硅和氮化硅中选择的与层间绝缘层120的材料不同的材料形成。在示例实施例中，层间绝缘层120的整体厚度可以是不同的。层间绝缘层120和牺牲绝缘层118的厚度以及形成这些层的膜的数目可以改变。
可以使用掩模层对牺牲绝缘层118反复地执行光刻工艺和蚀刻工艺，使得上部的牺牲绝缘层118可以比下部的牺牲绝缘层118更短地延伸。因此，牺牲绝缘层118可以以期望的和/或可选地预定的长度形成阶梯形状的台阶结构。
之后，可以形成第一单元区域绝缘层192，以覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构。
参照图10D，可以形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道结构CH。
可以通过部分地去除牺牲绝缘层118和层间绝缘层120(参见图2B)来形成上隔离区域SS。可以通过使用掩模层暴露其中形成上隔离区域SS的区域、从最上部去除期望的和/或可选地预定的数目的牺牲绝缘层118和层间绝缘层120并且沉积绝缘材料来形成上隔离区域SS。
沟道结构CH可以通过使用掩模层各向异性地蚀刻牺牲绝缘层118和层间绝缘层120来形成，并且可以通过形成孔形状的沟道孔并且填充沟道孔来形成。当使用等离子体干蚀刻工艺形成沟道孔时，由于在沟道孔中产生的离子，在沟道孔的上部和下部中可能产生电位差。然而，因为第二水平导电层104和第二衬底101通过连接结构GI连接到第一衬底201，所以例如正电荷可以流到第一衬底201，并且通过掩模层移动的负电荷可以从晶片的边缘流到第一衬底201，从而可以限制和/或防止由电位差引起的电弧放电缺陷。
由于堆叠结构的高度，沟道结构CH的侧壁可能不垂直于第二衬底101的上表面。沟道结构CH可以形成为部分地凹陷到第二衬底101中。之后，可以在沟道结构CH中依次形成栅极电介质层145、沟道层140、沟道填充绝缘层147和沟道焊盘149中的至少一部分。
可以使用ALD或CVD工艺将栅极电介质层145形成为具有一致的厚度。在此工艺中，可以全部地或部分地形成栅极电介质层145，并且可以在此工艺中形成沿着沟道结构CH垂直于第二衬底101延伸的部分。沟道层140可以形成在沟道结构CH中的栅极电介质层145上。沟道填充绝缘层147可以形成为填充沟道结构CH，并且可以是绝缘材料。例如，沟道焊盘149可以由诸如多晶硅的导电材料形成。
参照图10E，通过形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的开口并且通过开口部分地去除牺牲绝缘层118，可以在与第一隔离区域MS1和第二隔离区域MS2(参见图1)对应的区域中形成隧道部分TL。
开口可以形成为穿过牺牲绝缘层118和层间绝缘层120的堆叠结构并且穿过下部的第二水平导电层104。之后，可以在开口中形成牺牲间隔物层的同时通过回蚀工艺暴露第二水平牺牲层112。可以从在第一区域A中暴露的区域选择性地去除第二水平牺牲层112，并且可以去除上部的第一水平牺牲层111和下部的第三水平牺牲层113。
可以通过例如湿蚀刻工艺来去除第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113。在去除第一水平牺牲层111和第三水平牺牲层113的工艺期间，也可以从其中去除了第二水平牺牲层112的区域部分地去除暴露的栅极电介质层145。可以通过在去除了第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的区域中沉积导电材料来形成第一水平导电层102，并且可以从开口去除牺牲间隔物层。通过此工艺，可以在第一区域A中形成第一水平导电层102，并且第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113可以保留在第二区域B中。
之后，可以从贯穿布线区域TR(参见图2A)的外侧去除牺牲绝缘层118。牺牲绝缘层118可以保留在贯穿布线区域TR中，并且可以与层间绝缘层120一起形成贯穿布线区域TR的绝缘区域。可以使用例如湿蚀刻工艺相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成多个隧道部分TL。
其中形成贯穿布线区域TR的区域可以与开口间隔开，从而蚀刻剂可以不到达该区域，因此，牺牲绝缘层118可以保留在该区域中。因此，贯穿布线区域TR可以在相邻的第一隔离区域MS1和第二隔离区域MS2之间形成在第一隔离区域MS1和第二隔离区域MS2的中央。
参照图10F，可以通过用导电材料填充部分地去除了牺牲绝缘层118的隧道部分TL来形成栅电极130。
形成栅电极130的导电材料可以填充隧道部分TL。栅电极130的侧表面可以与贯穿布线区域TR的牺牲绝缘层118的侧表面接触。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以通过附加工艺去除沉积在开口中的导电材料，并且可以在开口中填充绝缘材料，由此形成隔离绝缘层110(参见图2B)。
参照图10G，可以形成穿过第一单元区域绝缘层192的栅极接触162、衬底接触164以及第一贯穿通路165和第二贯穿通路167。
栅极接触162可以形成为在第二区域B中连接到栅电极130，并且衬底接触164可以形成为在第二区域B的端部连接到第二衬底101。第一贯穿通路165可以形成为在贯穿布线区域TR中连接到外围电路区域PERI的第一互连结构LI，并且第二贯穿通路167可以形成为在第三区域C中连接到外围电路区域PERI的第一互连结构LI。
栅极接触162、衬底接触164以及第一贯穿通路165和第二贯穿通路167可以形成为具有不同的深度，并且可以通过使用蚀刻停止层同时形成接触孔并且用导电材料填充接触孔来形成。然而，在示例实施例中，栅极接触162、衬底接触164以及第一贯穿通路165和第二贯穿通路167的一部分可以在不同的工艺中形成。
之后，返回参照图2A，可以形成第二单元区域绝缘层194、上保护层195和第二互连结构UI。
可以通过部分地形成单元区域绝缘层190、通过蚀刻部分地去除该层并且填充导电材料来形成第二互连结构UI的上接触插塞170。例如，可以通过沉积导电材料并且将导电材料图案化来形成上互连线180。
因此，可以制造图1至图3中的半导体装置100。
图11是示出了根据示例实施例的包括半导体装置的数据存储系统的视图。
参照图11，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以被实现为包括一个或多个半导体装置1100的存储装置或包括存储装置的电子设备。例如，数据存储系统1000可以被实现为包括一个或多个半导体装置1100的固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
例如，半导体装置1100可以被实现为非易失性存储装置，并且可以被实现为参照图1至图9描述的NAND闪存装置。半导体装置1100可以包括第一半导体结构1100F和位于第一半导体结构1100F上的第二半导体结构1100S。在示例实施例中，第一半导体结构1100F可以设置在第二半导体结构1100S的侧部。第一半导体结构1100F可以被配置为包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100S可以被配置为包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及位于位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二半导体结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。在示例实施例中，下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以改变。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一者可以用于使用GIDL现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的第一连接布线1115电连接到译码器电路1110。位线BL可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的第二连接布线1125电连接到页面缓冲器1120。
在第一半导体结构1100F中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT当中的至少一个选定的存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入和输出焊盘1101与控制器1200通信。输入和输出焊盘1101可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的输入和输出连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在示例实施例中，数据存储系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的总体操作。处理器1210可以根据期望的和/或可选地预定的固件而运行，并且可以通过控制NAND控制器1220来访问半导体装置1100。NAND控制器1220可以包括用于处理与半导体装置1100的通信的NAND接口(I/F)1221。可以通过NAND接口1221传送用于控制半导体装置1100的控制命令、要写入半导体装置1100的存储单元晶体管MCT中的数据以及要从半导体装置1100的存储单元晶体管MCT读取的数据。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
图12是示出了根据示例实施例的包括半导体装置的数据存储系统的透视图。
参照图12，根据示例实施例的数据存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基板2001上的布线图案2005连接到控制器2002。
主基板2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据数据存储系统2000和外部主机之间的通信接口而改变。在示例实施例中，数据存储系统2000可以通过通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-phy中的一种与外部主机通信。在示例实施例中，数据存储系统2000可以由于通过连接器2006从外部主机供应的电力而运行。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003或可以从半导体封装件2003读取数据，并且可以改善数据存储系统2000的运行速度。
DRAM 2004可以被配置为用于减小半导体封装件2003、数据存储空间和外部主机之间的速度差的缓冲存储器。包括在数据存储系统2000中的DRAM 2004还可以充当高速缓冲存储器，并且可以在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以被配置为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以被配置为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入和输出焊盘2210。输入和输出焊盘2210可以对应于图11中的输入和输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括参照图1至图9描述的半导体装置。
在示例实施例中，连接结构2400可以是将输入和输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过贯穿硅通路(TSV)的连接结构而不是接合线方法的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在不同于主基板2001的单独的中介基板上，并且控制器2002可以通过形成在中介基板上的布线连接到半导体芯片2200。
图13是示出了根据示例实施例的半导体封装件的截面图。图13示出了图12中的半导体封装件2003的示例实施例，并且示出了图12中的沿着线III-III'截取的半导体封装件2003。
参照图13，在半导体封装件2003中，封装基板2100可以被配置为印刷电路板。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的封装上焊盘2130(参见图12)、设置在封装基板主体部分2120的下表面上或通过该下表面暴露的下焊盘2125以及在封装基板主体部分2120中将封装上焊盘2130电连接到下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800电连接到数据存储系统2000的主基板2010的布线图案2005。
每个半导体芯片2200可以包括半导体衬底3010以及依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，外围电路区域包括外围布线3110。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220和隔离结构、电连接到存储沟道结构3220的位线3240和电连接到栅极堆叠结构3210的字线WL(参见图11)的接触插塞3235。如参照图1至图9描述的，在每个半导体芯片2200中，连接结构GI的通路250可以设置为使得第二衬底101、通路250、杂质区205G和第一衬底201可以形成NPNP结。
每个半导体芯片2200可以包括贯穿布线3245，贯穿布线3245电连接到第一结构3100的外围布线3110并且延伸到第二结构3200中。贯穿布线3245可以设置在栅极堆叠结构3210的外侧，并且可以进一步设置为穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的输入和输出焊盘2210(参见图12)。
根据上述示例实施例，通过改善和/或优化将第一衬底连接到第二衬底的通路与外围组件之间的结型结构，可以提供具有改善的可靠性的半导体装置和/或包括其的数据存储系统。
上面公开的一个或更多个元件可以包括处理电路或以处理电路实现，处理电路例如为：包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管上面已经示出和描述了一些示例实施例，但是对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路器件、电连接到所述电路器件的下互连结构以及连接结构，
所述第一衬底包括杂质区，所述杂质区包括第一导电类型的杂质，
所述连接结构包括通路，所述通路包括第二导电类型的半导体；以及
第二半导体结构，所述第二半导体结构包括位于所述第一半导体结构上的第二衬底、在与所述第二衬底的上表面垂直的第一方向上堆叠并彼此间隔开的栅电极以及穿过所述栅电极的沟道结构，
所述第二衬底包括所述第一导电类型的半导体，
所述沟道结构垂直于所述第二衬底的所述上表面延伸，并且每一个所述沟道结构包括沟道层，并且
所述第二半导体结构通过所述连接结构连接到所述第一衬底的所述杂质区。
2.根据权利要求1所述的半导体装置，其中，
所述第一导电类型是n型，并且
所述第二导电类型是p型。
3.根据权利要求1所述的半导体装置，其中，
所述第二衬底包括第一浓度的所述第一导电类型的第一杂质，
所述通路包括第二浓度的所述第二导电类型的第二杂质，并且
所述第一浓度高于所述第二浓度。
4.根据权利要求1所述的半导体装置，其中，
所述通路包括第二浓度的所述第二导电类型的第二杂质，并且
所述第二浓度在7.5×1016至2.5×1017的范围内。
5.根据权利要求1所述的半导体装置，
其中，所述第一半导体结构还包括覆盖所述电路器件的外围区域绝缘层，并且
其中，所述通路穿过所述外围区域绝缘层，并且将所述第一衬底直接连接到所述第二衬底。
6.根据权利要求5所述的半导体装置，其中，所述通路的上表面与所述第二衬底的下表面接触。
7.根据权利要求1所述的半导体装置，其中，
所述连接结构还包括位于所述通路下方的接地互连结构，所述接地互连结构具有与所述下互连结构对应的结构。
8.根据权利要求7所述的半导体装置，其中，
所述第一半导体结构包括位于所述第一衬底上的绝缘层，
所述绝缘层限定通路孔，
所述通路包括阻挡层和半导体层，
所述阻挡层覆盖所述通路孔的底表面，
所述半导体层位于所述阻挡层上，
所述半导体层填充所述通路孔，并且
所述半导体层具有所述第二导电类型。
9.根据权利要求7所述的半导体装置，其中，所述接地互连结构包括金属材料。
10.根据权利要求1所述的半导体装置，其中，所述连接结构还包括位于所述通路上的上接触插塞。
11.根据权利要求10所述的半导体装置，其中，所述上接触插塞包括具有所述第一导电类型的半导体层。
12.根据权利要求10所述的半导体装置，其中，
所述上接触插塞与所述第二衬底一体化，并且
所述上接触插塞包括与所述第二衬底的材料相同的材料。
13.根据权利要求1所述的半导体装置，其中，
所述连接结构中的所述通路是彼此并排设置的多个通路之一。
14.一种半导体装置，所述半导体装置包括：
第一衬底，所述第一衬底包括杂质区；
电路器件，所述电路器件位于所述第一衬底上；
下互连结构，所述下互连结构电连接到所述电路器件；
第二衬底，所述第二衬底位于所述下互连结构上，所述第二衬底包括第一导电类型的半导体；
栅电极，所述栅电极位于所述第二衬底上并且在与所述第二衬底的上表面垂直的方向上堆叠并彼此间隔开；
沟道结构，所述沟道结构穿过所述栅电极，所述沟道结构垂直于所述第二衬底的所述上表面延伸，并且每一个所述沟道结构包括沟道层；以及
连接结构，所述连接结构将所述第一衬底的所述杂质区连接到所述第二衬底，所述连接结构包括通路，所述通路包括与所述第一导电类型不同的第二导电类型的半导体。
15.根据权利要求14所述的半导体装置，其中，
所述第一导电类型是n型，并且
所述第二导电类型是p型。
16.根据权利要求14所述的半导体装置，其中，
所述第一衬底的所述杂质区包括所述第一导电类型的半导体，并且
所述第一衬底的与所述杂质区接触的至少一部分包括具有所述第二导电类型的半导体。
17.根据权利要求14所述的半导体装置，其中，
所述第二衬底包括所述第一导电类型的杂质，
所述通路包括所述第二导电类型的杂质，并且
所述通路的杂质浓度低于所述第一衬底的所述杂质区的杂质浓度和所述第二衬底的杂质浓度中的每一者。
18.根据权利要求14所述的半导体装置，其中，
所述连接结构还包括连接到所述通路的接触插塞，并且
所述接触插塞位于所述通路的上部和所述通路的下部中的至少一者上。
19.一种数据存储系统，所述数据存储系统包括：
半导体存储装置，
所述半导体存储装置包括：第一衬底，包括杂质区；电路器件，位于所述第一衬底上；下互连结构，电连接到所述电路器件；第二衬底，位于所述下互连结构上；栅电极，位于所述第二衬底上；沟道结构，穿过所述栅电极；连接结构，将所述第一衬底的所述杂质区连接到所述第二衬底；以及输入和输出焊盘，电连接到所述电路器件，
所述第二衬底包括第一导电类型的半导体，
所述栅电极在与所述第二衬底的上表面垂直的方向上堆叠并彼此间隔开，
所述沟道结构垂直于所述第二衬底的所述上表面延伸，
每一个所述沟道结构包括沟道层，
所述连接结构包括通路，并且
所述通路包括与所述第二衬底的所述半导体的所述第一导电类型不同的第二导电类型的半导体；以及
控制器，所述控制器通过所述输入和输出焊盘电连接到所述半导体存储装置并且被配置为控制所述半导体存储装置。
20.根据权利要求19所述的数据存储系统，其中，所述第一衬底的所述杂质区包括所述第一导电类型的杂质。
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