KR20220092822A - 반도체 장치 - Google Patents

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KR20220092822A
KR20220092822A KR1020220072815A KR20220072815A KR20220092822A KR 20220092822 A KR20220092822 A KR 20220092822A KR 1020220072815 A KR1020220072815 A KR 1020220072815A KR 20220072815 A KR20220072815 A KR 20220072815A KR 20220092822 A KR20220092822 A KR 20220092822A
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이주현
권동훈
민충기
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 주변 회로 영역; 상기 제1 기판 상에 배치되는 제2 기판, 상기 제2 기판 상에서 수직 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 및 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 상부 비아를 포함하는 메모리 셀 영역; 및 상기 제1 배선 구조물과 수평 방향을 따라 이격되어 배치되는 제1 커패시터 전극들, 상기 상부 비아와 수평 방향을 따라 이격되어 배치되고 상기 제1 커패시터 전극들 상에 배치되는 제2 커패시터 전극들, 상기 제2 기판과 수평 방향을 따라 이격되어 배치되고 상기 제2 커패시터 전극들 상에 배치되는 제3 커패시터 전극들, 상기 제1 내지 제3 커패시터 전극들 각각의 사이에 배치되는 제1 내지 제3 커패시터 유전층들, 및 상기 제3 커패시터 전극들 중 일부에 연결되는 커패시터 콘택들을 포함하는 커패시터 구조물을 포함하고, 상기 제1 및 제2 커패시터 전극들 중 일부는 상기 제3 커패시터 전극을 통해 상기 커패시터 콘택과 전기적으로 연결된다.

Description

반도체 장치{SEMICONDUCOTR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 양산성이 향상된 반도체 장치를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 주변 회로 영역; 상기 제1 기판 상에 배치되는 제2 기판, 상기 제2 기판 상에서 수직 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에서 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물, 및 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 상부 비아를 포함하는 메모리 셀 영역; 및 상기 제1 배선 구조물과 수평 방향을 따라 이격되어 배치되는 제1 커패시터 전극들, 상기 상부 비아와 수평 방향을 따라 이격되어 배치되고 상기 제1 커패시터 전극들 상에 배치되는 제2 커패시터 전극들, 상기 제2 기판과 수평 방향을 따라 이격되어 배치되고 상기 제2 커패시터 전극들 상에 배치되는 제3 커패시터 전극들, 상기 제1 내지 제3 커패시터 전극들 각각의 사이에 배치되는 제1 내지 제3 커패시터 유전층들, 및 상기 제3 커패시터 전극들 중 일부에 연결되는 커패시터 콘택들을 포함하는 커패시터 구조물을 포함하고, 상기 제1 및 제2 커패시터 전극들 중 일부는 상기 제3 커패시터 전극을 통해 상기 커패시터 콘택과 전기적으로 연결되는 반도체 장치를 제공한다.
또한, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 주변 회로 영역; 상기 제1 기판 상에 배치되는 제2 기판, 상기 제2 기판 상에서 수직 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에서 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물, 및 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 상부 비아를 포함하는 메모리 셀 영역; 및 상기 제1 배선 구조물과 수평 방향을 따라 이격되어 배치되는 제1 커패시터 전극들, 상기 상부 비아와 수평 방향을 따라 이격되어 배치되고 상기 제1 커패시터 전극들 상에 배치되는 제2 커패시터 전극들, 상기 제2 기판과 수평 방향을 따라 이격되어 배치되고 상기 제2 커패시터 전극들 상에 배치되는 제3 커패시터 전극들, 상기 제1 내지 제3 커패시터 전극들 각각의 사이에 배치되는 제1 내지 제3 커패시터 유전층들, 및 상기 제3 커패시터 전극들 중 일부에 연결되는 커패시터 콘택들을 포함하는 커패시터 구조물을 포함하고, 상기 커패시터 콘택들은 상기 제2 및 제3 커패시터 전극들과 동일한 물질을 포함하고, 상기 제2 및 제3 커패시터 전극들과 일체로 연결된 반도체 장치를 제공한다.
상부 비아 및 제2 기판과 수평 방향을 따라 이격되어 배치되는 커패시터 전극들이 포함된 커패시터 구조물을 포함함으로써, 전기적 특성 및 양산성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치에 대한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치에 대한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 대한 부분 확대도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치에 대한 부분 확대도이다.
도 11a 내지 11h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대한 도면이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대한 사시도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1 내지 도 2는 본 발명의 일 실시예에 따른 반도체 장치에 대한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 대한 부분 확대도이다. 도 3은 도 1의 ‘A’ 영역을 확대하여 도시한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 1 내지 도 4를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 주변 회로 영역(PERI), 제2 기판(101)을 포함하는 메모리 셀 영역(CELL), 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)을 전기적으로 연결하는 관통 비아(165)를 포함하는 관통 배선 영역(TR), 제1 기판(201)과 제2 기판(101)을 연결하는 접지 배선 구조물(GI), 및 제1 내지 제3 커패시터 전극들(260)을 포함하는 커패시터 구조물(CAP)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 관통 배선 영역(TR)은 메모리 셀 영역(CELL)으로부터 주변 회로 영역(PERI)으로 연장되도록 배치될 수 있다. 접지 배선 구조물(GI)은 메모리 셀 영역(CELL)의 하부 영역으로부터 주변 회로 영역(PERI)으로 연장되도록 배치될 수 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 주변 영역 절연층(290), 하부 보호층(295), 및 제1 배선 구조물(LI)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 제1 및 제2 주변 영역 절연층들(292, 294)을 포함할 수 있으며, 제1 및 제2 주변 영역 절연층들(292, 294)도 각각 복수의 절연층들을 포함할 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있다.
하부 보호층(295)은 제1 및 제2 주변 영역 절연층들(292, 294)의 사이에서, 제3 하부 배선 라인들(286)의 상면 상에 배치될 수 있다. 실시예에 따라, 하부 보호층(295)은 제1 및 제2 하부 배선 라인들(282, 284)의 상면 상에 더 배치될 수 있다. 하부 보호층(295)은 하부에 배치된 하부 배선 라인들(280)의 금속 물질로 인한 오염을 방지하기 위한 층일 수 있다. 하부 보호층(295)은 주변 영역 절연층(290)과 다른 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
제1 배선 구조물(LI)은 회로 소자들(220) 및 소스/드레인 영역들(205)과 전기적으로 연결되는 배선 구조물일 수 있다. 제1 배선 구조물(LI)은 원기둥 형상의 하부 콘택 플러그들(270) 및 라인 형태의 하부 배선 라인들(280)을 포함할 수 있다. 하부 콘택 플러그들(270)은 제1 내지 제3 하부 콘택 플러그들(272, 274, 276)을 포함할 수 있다. 제1 하부 콘택 플러그들(272)은 회로 소자들(220) 및 소스/드레인 영역들(205) 상에 배치되고, 제2 하부 콘택 플러그들(274)은 제1 하부 배선 라인들(282) 상에 배치되며, 제3 하부 콘택 플러그들(276)은 제2 하부 배선 라인들(284) 상에 배치될 수 있다. 하부 배선 라인들(280)은 제1 내지 제3 하부 배선 라인들(282, 284, 286)을 포함할 수 있다. 제1 하부 배선 라인들(282)은 제1 하부 콘택 플러그들(272) 상에 배치되고, 제2 하부 배선 라인들(284)은 제2 하부 콘택 플러그들(274) 상에 배치되고, 제3 하부 배선 라인들(286)은 제3 하부 콘택 플러그들(276) 상에 배치될 수 있다. 제1 배선 구조물(LI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 제1 배선 구조물(LI)을 구성하는 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
메모리 셀 영역(CELL)은, 제1 영역(A) 및 제2 영역(B)을 갖는 제2 기판(101), 제2 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104), 제2 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2), 상기 적층 구조물의 일부를 관통하는 상부 분리 영역들(SS), 상기 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 및 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결되는 제2 배선 구조물(UI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 기판 절연층(105), 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)과 연결되는 게이트 콘택들(162), 제2 기판(101)과 연결되는 기판 콘택(164), 게이트 전극들(130)을 덮는 셀 영역 절연층(190), 및 상부 보호층(195)을 더 포함할 수 있다.
제2 기판(101)의 제1 영역(A)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(B)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(B)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다. 제2 기판(101)은 실질적으로 평탄한 상면 및 상부 비아(GV)에 의해 돌출되어 평탄하지 않은 하면을 가질 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다.
기판 절연층(105)은 제2 기판(101) 및 제1 및 제2 수평 도전층들(102, 104)의 일부를 제거한 영역에 배치되어, 제2 기판(101) 및 제1 및 제2 수평 도전층들(102, 104)로 둘러싸이도록 배치될 수 있다. 기판 절연층(105)의 하면은 제2 기판(101)의 하면과 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 일부 실시예들에서, 기판 절연층(105)은 제2 기판(101)만 제거된 영역에 배치될 수도 있다. 이 경우, 기판 절연층(105)은 제2 기판(101)의 상면과 실질적으로 공면인 상면을 가질 수 있으며, 상부에는 제1 및 제2 수평 도전층들(102, 104)로 둘러싸이도록 배치되는 별도의 절연층이 더 배치될 수 있다. 기판 절연층(105)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 제2 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 실시예에 따라, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극들(130)은 각각 1개 또는 2개 이상일 수 있으며, 상기 메모리 셀들의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 또한, 게이트 전극들(130)은 상기 스트링 선택 트랜지스터를 이루는 게이트 전극(130)의 상부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 일부 게이트 전극들(130), 예를 들어, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(A)으로부터 제2 영역(B)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 1에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 실시예에 따라, 게이트 전극들(130) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120)로부터 상부로 노출되는 단부들을 제공할 수 있다. 실시예에 따라, 상기 단부들에서, 게이트 전극들(130)은 상향된 두께를 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 제1 영역(A) 및 제2 영역(B)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2)은, 도 1b에 도시된 것과 같이, 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 제1 영역(A) 및 제2 영역(B)을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 제2 영역(B)의 일부까지만 연장되거나, 제1 영역(A) 및 제2 영역(B)에서 단속적으로 배치될 수 있다. 다만, 실시예에 따라, 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서, 배치 간격 등은 다양하게 변경될 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)에는 분리 절연층(110)이 배치될 수 있다. 실시예들에 따라, 분리 절연층(110)은 높은 종횡비로 인하여 제2 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수도 있다. 다만, 예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)에는 분리 절연층(110)의 사이에 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
상부 분리 영역들(SS)은 제1 분리 영역들(MS1)과 제2 분리 영역(MS2)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(B)의 일부와 제1 영역(A)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 실시예에 따라, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(107)을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제2 영역(B)과 인접한 제1 영역(A)의 단부 및 제2 영역(B)에, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들이 더 배치될 수 있다.
도 2의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 또는 제2 분리 영역들(MS1, MS2)과 상부 분리 영역(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드들(155)과 연결되는 제2 배선 구조물(UI)에 의해 서로 전기적으로 분리될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 제1 및 제2 셀 영역 절연층들(192, 194)을 포함할 수 있으며, 제1 및 제2 셀 영역 절연층들(192, 194)도 각각 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
상부 보호층(195)은 제1 및 제2 셀 영역 절연층들(192, 194)의 사이에서, 제1 상부 배선 라인들(182)의 상면 상에 배치될 수 있다. 예시적인 실시예들에서, 상부 보호층(195)은 제2 상부 배선 라인들(184)의 상면 상에 더 배치될 수 있다. 상부 보호층(195)은 하부에 배치된 상부 배선 라인들(180)의 금속 물질로 인한 오염을 방지하기 위한 층일 수 있다. 상부 보호층(195)은 셀 영역 절연층(190)과 다른 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
게이트 콘택들(162)은 제2 영역(B)에서 게이트 전극들(130)과 연결될 수 있다. 게이트 콘택들(162)은 제1 셀 영역 절연층(192)의 적어도 일부를 관통하고 상부로 노출된 게이트 전극들(130) 각각과 연결되도록 배치될 수 있다. 기판 콘택(164)은 제2 영역(B)의 단부에서 제2 기판(101)과 연결될 수 있다. 기판 콘택(164)은 제1 셀 영역 절연층(192)의 적어도 일부를 관통하고 상부로 노출된 제1 및 제2 수평 도전층들(102, 104)을 관통하여, 제2 기판(101)과 연결될 수 있다. 기판 콘택(164)은, 예를 들어 제2 기판(101)을 포함하는 공통 소스 라인에 전기적 신호를 인가할 수 있다.
제2 배선 구조물(UI)은 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결되는 배선 구조물일 수 있다. 제2 배선 구조물(UI)은 원기둥 형상의 상부 콘택 플러그들(170) 및 라인 형태의 상부 배선 라인들(180)을 포함할 수 있다. 상부 콘택 플러그들(170)은 제1 내지 제3 상부 콘택 플러그들(172, 174, 176)을 포함할 수 있다. 제1 상부 콘택 플러그들(172)은 채널 패드들(155) 및 게이트 콘택들(162) 상에 배치되고, 제2 상부 콘택 플러그들(174)은 제1 상부 콘택 플러그들(172) 상에 배치되며, 제3 상부 콘택 플러그들(176)은 제1 상부 배선 라인들(182) 상에 배치될 수 있다. 상부 배선 라인들(180)은 제1 및 제2 상부 배선 라인들(182, 184)을 포함할 수 있다. 제1 상부 배선 라인들(182)은 제2 상부 콘택 플러그들(174) 상에 배치되고, 제2 상부 배선 라인들(184)은 제3 상부 콘택 플러그들(176) 상에 배치될 수 있다. 제2 배선 구조물(UI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 제2 배선 구조물(UI)을 구성하는 상부 콘택 플러그들(170) 및 상부 배선 라인들(180)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
관통 배선 영역(TR)은 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하기 위한 관통 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역(TR)은, 메모리 셀 영역(CELL)의 상부로부터 제2 기판(101)을 관통하여 z 방향으로 연장되는 관통 비아(165) 및 관통 비아(165)를 둘러싸는 절연 영역을 포함할 수 있다. 상기 절연 영역은 희생 절연층들(118), 희생 절연층들(118)과 수직하게 배치되는 층간 절연층들(120), 및 기판 절연층(105)을 포함할 수 있다. 예시적인 실시예들에서, 관통 배선 영역(TR)의 크기, 배치 형태, 및 형상 등은 다양하게 변경될 수 있다. 도 1에서, 관통 배선 영역(TR)은 제2 영역(B)에 배치된 것으로 도시되었으나, 이에 한정되지 않으며, 제1 영역(A)에도 소정 간격으로 배치될 수 있다. 관통 배선 영역(TR)은 제1 및 제2 분리 영역들(MS1, MS2)로부터 이격되어 배치될 수 있다. 예를 들어, 관통 배선 영역(TR)은 y 방향을 따라 인접하는 한 쌍의 제1 분리 영역들(MS1)의 중앙에 배치될 수 있다. 이와 같은 배치에 의해, 관통 배선 영역(TR)에는 희생 절연층들(118)이 잔존할 수 있다.
관통 비아(165)는 상부로부터 제1 셀 영역 절연층(192), 상기 절연 영역, 하부 보호층(295), 및 제2 주변 영역 절연층(294)의 일부를 관통하며 제2 기판(101)의 상면에 수직하게 연장될 수 있다. 관통 비아(165)의 상단은 제2 배선 구조물(UI)과 연결되고, 하단은 제1 배선 구조물(LI)과 연결될 수 있다. 예시적인 실시예들에서, 하나의 관통 배선 영역(TR) 내의 관통 비아(165)의 개수, 배치 형태, 및 형상은 다양하게 변경될 수 있다. 관통 비아(165)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. 실시예에 따라, 관통 비아(165)는 제2 및 제3 커패시터 전극들(267, 268) 및 제2 커패시터 콘택(269)이 적층된 구조와 동일한 형태를 가질 수 있다.
희생 절연층들(118)은, 게이트 전극들(130)과 동일 높이 레벨에 동일 두께로 위치하며, 관통 배선 영역(TR)의 경계에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 교대로 적층되어 상기 절연 영역을 이룰 수 있다. 희생 절연층들(118)은 하부의 기판 절연층(105)과 동일하거나 다른 폭으로 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
접지 배선 구조물(GI)은 제1 기판(201)과 제2 기판(101)을 연결하도록 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)에 걸쳐서 배치될 수 있다. 접지 배선 구조물(GI)은 반도체 장치(100)의 제조 공정 중에, 제2 기판(101)을 접지시키는 기능을 수행할 수 있다. 접지 배선 구조물(GI)은, 제1 배선 구조물(LI)에 대응되는 하부 배선 구조물인 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)을 포함할 수 있으며, 하부 배선 라인들(280) 중 최상부의 제3 하부 배선 라인(286)과 연결되는 상부 비아(GV)를 더 포함할 수 있다. 접지 배선 구조물(GI)은 본 명세서에서 제1 및 제2 배선 구조물들(LI, UI)과 구분되어, 제3 배선 구조물로 지칭될 수도 있다.
도 1에는 일부만 도시되었으나, 접지 배선 구조물(GI)은 반도체 장치(100) 내에서 일정 간격으로 이격되어 복수 개로 배치될 수 있다. 접지 배선 구조물(GI)은 제2 기판(101)의 제2 영역(B)의 하부에 배치될 수 있다. 또한, 접지 배선 구조물(GI)은 제1 및 제2 수평 도전층들(102, 104)이 게이트 전극들(130)보다 길게 연장된 영역에서, 제1 및 제2 수평 도전층들(102, 104)의 하부에 배치될 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 접지 배선 구조물(GI)은 제2 기판(101)의 제1 영역(A)의 하부에 배치되는 것도 가능할 것이다. 접지 배선 구조물(GI)은 주변 회로 영역(PERI)의 회로 소자들(220)과 이격되어 배치될 수 있다.
상부 비아(GV)는 제2 주변 영역 절연층(294) 및 하부 보호층(295)을 관통하여 제3 하부 배선 라인(286)과 직접 연결될 수 있다. 상부 비아(GV)는 메모리 셀 영역(CELL)의 제2 기판(101)과 일체화된 형태를 가질 수 있다. 상부 비아(GV)는 제2 기판(101)과 함께 형성되어 제2 기판(101)과 동일한 물질을 포함할 수 있으며, 제2 기판(101)과의 사이에 계면이 존재하지 않을 수 있다.
접지 배선 구조물(GI)을 이루는 상기 하부 배선 구조물은, 제1 배선 구조물(LI)에 대응되는 구성 요소들을 포함할 수 있으나, 제1 배선 구조물(LI)과는 전기적으로 분리될 수 있다. 상기 하부 배선 구조물은, 제1 배선 구조물(LI)과 이격된 제1 내지 제3 하부 콘택 플러그들(272, 274, 276) 및 제1 내지 제3 하부 배선 라인들(282, 284, 286)을 포함할 수 있다.
커패시터 구조물(CAP)은 제3 영역(C)에서 배치되며, 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)에 걸쳐서 배치될 수 있다. 커패시터 구조물(CAP)은 전하를 저장하는 기능을 수행할 수 있다. 커패시터 구조물(CAP)은 제1 내지 제3 커패시터 전극들(260), 제1 내지 제3 커패시터 유전층들(250), 및 제1 및 제2 커패시터 콘택(261, 269)을 포함할 수 있다.
제1 내지 제3 커패시터 전극들(260)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. 제1 커패시터 전극들(262, 263, 264, 265, 266)은 제1 배선 구조물(LI)과 수평 방향을 따라 이격되어 배치되고, 제1 배선 구조물(LI)의 적어도 일부와 수평 방향을 따라 중첩되는 레벨에 위치할 수 있다. 제2 커패시터 전극들(267)은 상부 비아(GV)와 수평 방향을 따라 이격되어 배치되고, 상부 비아(GV)의 적어도 일부와 수평 방향을 따라 중첩되는 레벨에 위치하고, 제1 커패시터 전극들(262, 263, 264, 265, 266) 상에 배치될 수 있다. 반도체 장치(100)의 제조 공정 중 일부 단계에서, 제2 커패시터 전극들(267)은 상부 비아(GV)와 동일한 물질을 포함할 수 있으나, 최종적으로는, 제2 커패시터 전극들(267)은 상부 비아(GV)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 커패시터 전극들(267)은 금속 물질을 포함하고, 상부 비아(GV)는 반도체 물질을 포함할 수 있다. 제3 커패시터 전극들(268)은 제2 기판(101)과 수평 방향을 따라 이격되어 배치되고, 제2 기판(101)의 적어도 일부와 수평 방향을 따라 중첩되는 레벨에 위치하고, 제2 커패시터 전극들(267) 상에 배치될 수 있다. 반도체 장치(100)의 제조 공정 중 일부 단계에서, 제3 커패시터 전극들(268)은 제2 기판(101)과 동일한 물질을 포함할 수 있으나, 최종적으로는, 제3 커패시터 전극들(268)은 제2 기판(101)과 다른 물질을 포함할 수 있다. 예를 들어, 제3 커패시터 전극들(268)은 금속 물질을 포함하고, 제2 기판(101)은 반도체 물질을 포함할 수 있다. 제2 및 제3 커패시터 전극들(267, 268)은 제2 커패시터 콘택(269)과 동일한 물질을 포함하고, 제2 및 제3 커패시터 전극들(267, 268)은 제2 커패시터 콘택들(269)과 일체로 연결될 수 있다.
제1 내지 제3 커패시터 유전층들(250)은 절연성 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제1 커패시터 유전층(251)은 제1 커패시터 전극들(262, 263, 264, 265, 266) 사이에 배치될 수 있다. 제2 커패시터 유전층(252)은 제2 커패시터 전극들(267) 사이에 배치될 수 있다. 제3 커패시터 유전층(253)은 제3 커패시터 전극들(268) 사이에 배치될 수 있다. 제3 커패시터 유전층(253)은 약 100 nm 내지 약 300 nm 범위의 두께를 가질 수 있다.
제2 커패시터 콘택(269)은 제3 커패시터 전극들(268) 중 일부의 상면에 연결될 수 있으며, 제1 상부 콘택 플러그들(172)의 하면에 연결될 수 있다. 제2 커패시터 콘택(269)은 제3 커패시터 전극들(268)을 통해 제1 및 제2 커패시터 전극들(267)에 바이어스(Bias)를 인가할 수 있다. 제2 커패시터 콘택(269)의 상단은 관통 비아(165)의 상단과 실질적으로 동일한 레벨에 위치할 수 있으며, 제2 커패시터 콘택(269)은 관통 비아(165)와 동일한 물질을 포함할 수 있다. 제2 커패시터 콘택(269)은 제2 및 제3 커패시터 전극들(267, 268)과 동일한 물질을 포함할 수 있으며, 제2 및 제3 커패시터 전극들(267, 268)과 일체로 연결될 수 있다.
커패시터 구조물(CAP)은 제1 내지 제3 커패시터 구조물을 포함할 수 있다. 제1 커패시터 구조물은 제1 커패시터 전극들(262, 263, 264, 265, 266) 및 제1 커패시터 유전층(251)을 포함할 수 있다. 제1 커패시터 전극들(262, 263, 264, 265, 266) 간에는 전위차가 형성될 수 있다. 예를 들어, 제1 커패시터 전극들(262, 263, 264, 265, 266) 중 일부는 회로 소자들(220)에 의해 바이어스(Bias)를 인가받으며, 제1 커패시터 전극들(262, 263, 264, 265, 266) 중 일부는 제2 커패시터 콘택(269)에 의해 바이어스(Bias)를 인가받을 수 있으며, 회로 소자들(220)에 의한 전위와 제2 커패시터 콘택(269)에 의한 전위의 차이에 의해 상기 전위차가 형성될 수 있다. 커패시터 구조물(CAP)이 저장할 수 있는 전하량은 상기 전위차 및 커패시터 구조물(CAP)의 전기 용량의 곱에 비례할 수 있다. 상기 전기 용량은 제1 커패시터 유전층(251)의 유전 상수 및 제1 커패시터 유전층(251)과 제1 커패시터 유전층(251)의 좌우로 배치되는 제1 커패시터 전극들(262, 263, 264, 265, 266)이 서로 마주보는 면적의 곱에 비례하며, 제1 커패시터 유전층(251)의 좌우로 배치되는 제1 커패시터 전극들(262, 263, 264, 265, 266) 간의 거리에 반비례할 수 있다. 제2 커패시터 구조물은 제2 커패시터 전극들(267) 및 제2 커패시터 유전층(252)을 포함할 수 있다. 상기 제3 커패시터 구조물은 제3 커패시터 전극들(268) 및 제3 커패시터 유전층(253)을 포함할 수 있다. 상기 제1 커패시터 구조물에서 설명한 상기 전하량, 전위차, 및 전기 용량에 관한 내용은 상기 제2 및 제3 커패시터 구조물에도 동일하게 적용될 수 있다.
상기 제2 및 제3 커패시터 구조물은 상기 제1 커패시터 구조물 상에 z 방향으로 적층되므로, 커패시터 구조물(CAP)이 상기 제1 내지 제3 커패시터 구조물을 포함하는 경우에도, 커패시터 구조물(CAP)이 상기 제1 커패시터 구조물만을 포함하는 경우와 비교하여, 커패시터 구조물(CAP)의 x?y 평면 상에서의 면적은 동일한 값을 가질 수 있고, 커패시터 구조물(CAP)의 전기 용량은 상대적으로 큰 값을 가질 수 있다.
도 3에 도시된 것과 같이, 커패시터 구조물(CAP)에 포함된 제1 내지 제3 커패시터 전극들(260)은 인접한 제1 내지 제3 커패시터 전극들(260)과 함께 커패시터로 기능할 수 있으며, 각각의 전기 용량은 C1a, C1b, C1c, C1d, C1e, C2, C3이며, 서로 다른 값을 가질 수 있다.
도 4에 도시된 것과 같이, 제1 내지 제3 커패시터 전극들(260) 중 일부는 제1 커패시터 콘택(261)에 연결되고, 제1 내지 제3 커패시터 전극들(260) 중 나머지 일부는 제2 커패시터 콘택(269)에 연결될 수 있다. 제1 커패시터 콘택(261)에 연결된 제1 내지 제3 커패시터 전극들(260)과 제2 커패시터 콘택(269)에 연결된 제1 내지 제3 커패시터 전극들(260)은 서로 다른 전위를 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 5를 참조하면, 반도체 장치(100a)에서, 제2 및 제3 커패시터 전극들(267, 268) 중 일부에는 제2 커패시터 콘택(269)이 연결되지 않을 수 있다. 제2 커패시터 콘택(269)이 연결되지 않은 제2 및 제3 커패시터 전극들(267, 268)은 제2 커패시터 콘택(269)이 연결된 제2 및 제3 커패시터 전극들(267, 268)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 커패시터 콘택(269)이 연결된 제2 및 제3 커패시터 전극들(267, 268)은 금속 물질을 포함할 수 있으며, 제2 커패시터 콘택(269)이 연결되지 않은 제2 및 제3 커패시터 전극들(267, 238)은 반도체 물질을 포함할 수 있다. 반도체 장치(100a)의 제조 공정 중 일부 단계에서, 제2 커패시터 콘택(269)을 통해 제2 및 제3 커패시터 전극들(267, 268)에 금속 물질이 매립될 수 있으며, 이로 인해, 제2 커패시터 콘택(269)에 연결된 제2 및 제3 커패시터 전극들(267, 268)은 금속 물질을 포함할 수 있다. 제2 커패시터 콘택(269)이 연결되지 않은 제2 및 제3 커패시터 전극들(267, 268)은 제1 커패시터 전극들(262, 263, 264, 265, 266)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 커패시터 콘택(269)이 연결되지 않은 제2 및 제3 커패시터 전극들(267, 268)은 반도체 물질을 포함할 수 있으며, 제1 커패시터 전극들(262, 263, 264, 265, 266)은 금속 물질을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 6을 참조하면, 반도체 장치(100b)에서, 제2 및 제3 커패시터 전극들(267, 268) 중 일부에는 제2 커패시터 콘택(269)이 연결되지 않을 수 있다. 제2 및 제3 커패시터 전극들(267, 268)은 모두 반도체 물질을 포함할 수 있다. 제2 및 제3 커패시터 전극들(267, 268)은 제1 커패시터 전극들(262, 263, 264, 265, 266)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 및 제3 커패시터 전극들(267, 268)은 반도체 물질을 포함할 수 있으며, 제1 커패시터 전극들(262, 263, 264, 265, 266)은 금속 물질을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 7을 참조하면, 반도체 장치(100c)에서, 제3 커패시터 전극들(268)은 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가질 수 있다. 제3 커패시터 전극들(268)이 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가지는 경우에는, 제3 커패시터 전극들(268)이 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가지지 않는 경우와 비교하여, 제3 커패시터 전극들(268)의 면적은, 상대적으로 높은 값을 가질 수 있으며, 제3 커패시터 전극들(268)의 전기 용량은 상대적으로 높은 값을 가질 수 있다.
제2 및 제3 커패시터 전극들(267, 268)이 포함하는 물질에 관한 내용은 도 1 내지 도 4의 반도체 장치(100)에서 설명한 바와 같다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 8을 참조하면, 반도체 장치(100d)에서, 제3 커패시터 전극들(268)은 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가질 수 있다. 제3 커패시터 전극들(268)이 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가지는 경우에는, 제3 커패시터 전극들(268)이 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가지지 않는 경우와 비교하여, 제3 커패시터 전극들(268)의 면적은, 상대적으로 높은 값을 가질 수 있으며, 제3 커패시터 전극들(268)의 전기 용량은 상대적으로 높은 값을 가질 수 있다.
제2 및 제3 커패시터 전극들(267, 268)이 포함하는 물질에 관한 내용은 도 5의 반도체 장치(100a)에서 설명한 바와 같다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 구조물을 개념적으로 표현한 사시도이다.
도 9를 참조하면, 반도체 장치(100e)에서, 제3 커패시터 전극들(268)은 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가질 수 있다. 제3 커패시터 전극들(268)이 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가지는 경우에는, 제3 커패시터 전극들(268)이 제1 및 제2 커패시터 전극들(262, 263, 264, 265, 266, 267)보다 외측으로 돌출된 형태를 가지지 않는 경우와 비교하여, 제3 커패시터 전극들(268)의 면적은, 상대적으로 높은 값을 가질 수 있으며, 제3 커패시터 전극들(268)의 전기 용량은 상대적으로 높은 값을 가질 수 있다.
제2 및 제3 커패시터 전극들(267, 268)이 포함하는 물질에 관한 내용은 도 6의 반도체 장치(100b)에서 설명한 바와 같다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치에 대한 부분 확대도이다.
도 10을 참조하면, 반도체 장치(100f)에서, 제3 커패시터 전극들(268)은 제1 및 제2 소스 희생층들(111, 112)을 포함할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 반도체 장치(100f)의 제조 공정 중 일부 단계에서 제거되어야 하는데, 제1 및 제2 소스 희생층들(111, 112)의 일부가 제거되지 않은 경우, 제3 커패시터 전극들(268) 내부에 제1 및 제2 소스 희생층들(111, 112)이 잔존할 수 있다.
제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 소스 희생층(111)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있으며, 제2 소스 희생층(112)은 제1 소스 희생층(111)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 11a 내지 도 11h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11h에서는, 도 1에 도시된 영역에 대응되는 영역들이 도시된다.
도 11a를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 제1 배선 구조물(LI)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
제1 배선 구조물(LI) 중 하부 콘택 플러그들(270)은 제1 주변 영역 절연층(292)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 제1 배선 구조물(LI)의 형성 시에, 접지 배선 구조물(GI)(도 1 참조)의 일부를 이루는 하부 배선 구조물이 함께 형성될 수 있다. 따라서, 상기 하부 배선 구조물은 제1 배선 구조물(LI)과 동일한 적층 구조를 가질 수 있다.
제1 주변 영역 절연층(292)은 복수 개의 절연층들로 이루어질 수 있다. 제1 주변 영역 절연층(292)은 제1 배선 구조물(LI)을 형성하는 각 단계들에서 일부가 될 수 있다. 제1 주변 영역 절연층(292) 상에는 제3 하부 배선 라인(286)의 상면을 덮는 하부 보호층(295)이 형성될 수 있다.
도 11b를 참조하면, 하부 보호층(295) 상에 제2 주변 영역 절연층(294)을 형성하고, 제2 주변 영역 절연층(294)을 일부 제거하여 비아홀(VH)을 형성할 수 있다.
제2 주변 영역 절연층(294)을 형성함으로써, 주변 회로 영역(PERI)이 모두 형성될 수 있다.
비아홀(VH)은 접지 배선 구조물(GI)의 상부 비아(GV)(도 1 참조)를 형성하기 위한 관통홀일 수 있다. 비아홀(VH)은, 별도의 마스크층을 이용하여, 접지 배선 구조물(GI)을 이루는 상기 하부 배선 구조물의 제3 하부 배선 라인(286)이 노출되도록, 제2 주변 영역 절연층(294) 및 하부 보호층(295)을 제거함으로써 형성될 수 있다. 예시적인 실시예들에서, 비아홀(VH)의 형성 시, 하부 보호층(295)은 식각 정지층으로 기능할 수도 있을 것이다. 비아홀(VH)은 제3 하부 배선 라인(286)을 일부 리세스하도록 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 비아홀(VH)은 제3 하부 배선 라인(286)의 상면이 노출되도록 형성될 수도 있을 것이다.
도 11c를 참조하면, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역의 제2 기판(101) 및 접지 배선 구조물(GI)의 상부 비아(GV)를 형성할 수 있다.
제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)의 형성 시에, 제2 기판(101)을 이루는 물질이 비아홀(VH)을 채워 상부 비아(GV)가 형성될 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물들, 예를 들어 n형 불순물들을 포함할 수 있다.
도 11d를 참조하면, 제1 및 제2 소스 희생층들 및 제2 수평 도전층(104)을 형성하고, 기판 절연층(105)을 형성한 후, 희생 절연층들 및 층간 절연층들(120)을 교대로 적층할 수 있다. 제1 및 제2 소스 희생층들은 후속 공정을 통해 도 1의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다.
제1 임시 비아(267t) 및 제2 임시 비아(268t)는 제2 기판(101), 제1 및 제2 소스 희생층들, 및 제2 수평 도전층(104)을 선택적으로 식각하여 형성할 수 있다. 제1 및 제2 임시 비아들(267t, 268t)은 추후 공정을 통해 제2 및 제3 커패시터 전극들(267, 268)로 교체될 수 있다.
기판 절연층(105)은 관통 배선 영역(TR)(도 1 참조)이 위치하는 영역에서, 제1 및 제2 소스 희생층들, 제2 수평 도전층(104), 및 제2 기판(101)을 일부 제거하고, 절연 물질을 채움으로써 형성될 수 있다.
희생 절연층들은 후속 공정을 통해 일부가 게이트 전극들(130)(도 1 참조)로 교체되는 층일 수 있다. 희생 절연층들은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제2 영역(B)에서 상부의 희생 절연층들이 하부의 희생 절연층들보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.
다음으로, 희생 절연층들 및 층간 절연층들(120)의 적층 구조물을 덮는 제1 셀 영역 절연층(192)이 형성될 수 있다.
희생 절연층들 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 희생 절연층들 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역들(SS)(도 2 참조)을 형성할 수 있다. 상부 분리 영역들(SS)은, 별도의 마스크층을 이용하여 상부 분리 영역들(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착함으로써 형성할 수 있다.
채널 구조물들(CH)은 희생 절연층들 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널 홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH)의 측벽은 제2 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 제2 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 순차적으로 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 제2 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)(도 2 참조)에 대응되는 영역들에, 희생 절연층들과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부들을 통해 희생 절연층들의 일부를 제거하여 터널부들을 형성할 수 있다.
먼저, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성한 후, 제2 소스 희생층을 선택적으로 제거하고, 그 후에 제1 소스 희생층들을 제거할 수 있다. 제1 및 제2 소스 희생층들은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들의 제거 공정 시에, 제2 소스 희생층이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 및 제2 소스 희생층들이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다.
다음으로, 희생 절연층들은 관통 배선 영역(TR)(도 1 참조)의 외측에서 제거될 수 있다. 관통 배선 영역(TR)에서는 희생 절연층들이 잔존하여 층간 절연층들(120)과 함께 관통 배선 영역(TR)의 절연 영역을 이룰 수 있다. 희생 절연층들은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들이 형성될 수 있다.
관통 배선 영역(TR)이 형성되는 영역은 상기 개구부들로부터 이격되어, 식각제가 도달하지 못함으로써 희생 절연층들(118)이 잔존하는 영역일 수 있다. 따라서, 관통 배선 영역(TR)은 인접하는 제1 및 제2 분리 영역들(MS1, MS2)의 사이에서 제1 및 제2 분리 영역들(MS1, MS2)의 중앙에 형성될 수 있다.
희생 절연층들이 일부 제거된 터널부들에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들을 채울 수 있다. 게이트 전극들(130)의 측면은 관통 배선 영역(TR)의 희생 절연층들의 측면과 접할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 상기 개구부들 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연 물질을 채워 분리 절연층(110)(도 2 참조)을 형성할 수 있다.
도 11e를 참조하면, 제1 셀 영역 절연층(192)을 관통하는 게이트 콘택들(162), 기판 콘택(164), 관통 비아(165), 및 제1 상부 홀(UH1)을 형성할 수 있다.
게이트 콘택들(162)은 제2 영역(B)에서 게이트 전극들(130)과 연결되도록 형성되고, 기판 콘택(164)은 제2 영역(B)의 단부에서 제2 기판(101)과 연결되도록 형성될 수 있다. 관통 비아(165)는 관통 배선 영역(TR)에서 주변 회로 영역(PERI)의 제1 배선 구조물(LI)과 연결되도록 형성될 수 있다. 제1 상부 홀(UH1)은 제2 임시 비아(268t)와 연결되도록 형성될 수 있다.
게이트 콘택들(162), 기판 콘택(164), 관통 비아(165), 및 제1 상부 홀(UH1)은 서로 다른 깊이로 형성되지만, 식각 정지층 등을 활용하여 동시에 콘택홀들을 형성할 수 있다. 게이트 콘택들(162), 기판 콘택(164), 및 관통 비아(165)는 상기 콘택홀을 도전성 물질로 채움으로써 형성될 수 있다. 다만, 일부 실시예들에서, 게이트 콘택들(162), 기판 콘택(164), 및 관통 비아(165) 중 일부는 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다.
도 11f를 참조하면, 제2 및 제3 상부 홀(UH2, UH3)을 형성할 수 있다. 제1 상부 홀(UH1)을 통해 제1 및 제2 임시 비아(267t, 268t)에 매립된 물질을 제거함으로써 제2 및 제3 상부 홀(UH2, UH3)을 형성할 수 있다. 제1 및 제2 임시 비아(267t, 268t)에 매립된 물질은 습식 식각 공정에 의해 제거될 수 있다.
도 11g를 참조하면, 제1 내지 제3 상부 홀(UH1, UH2, UH3)에 도전성 물질을 매립함으로써 제2 커패시터 콘택(269) 및 제2 및 제3 커패시터 전극들(267, 268)을 형성할 수 있다. 상기 도전성 물질은, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다.
도 11h를 참조하면, 제2 셀 영역 절연층(194), 상부 보호층(195), 및 상부 배선 구조물(UI)이 형성될 수 있다.
상부 배선 구조물(UI) 중 상부 콘택 플러그들(170)은 셀 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 상부 배선 라인들(180)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
이에 의해, 최종적으로 도 1 내지 도 4의 반도체 장치(100)가 제조될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다. 예시적인 실시예에서, 전자 시스템(1000)은 데이터를 저장하는 전자 시스템일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 4를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인들(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인들(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인들(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 입출력 패드(1101)를 더 포함할 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물(3210) 및 메모리 채널 구조물(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 4를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 패키지 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 패키지 상부 패드들(2130)과 패키지 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 패키지 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13과 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 영역들, 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL, 도 12 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 13 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GI: 접지 배선 구조물
GV: 상부 비아 LI: 제1 배선 구조물
MS1, MS2: 분리 영역 SS: 상부 분리 영역
TR: 관통 배선 영역 UI: 제2 배선 구조물
101: 기판 102: 제1 수평 도전층
103: 배리어층 104: 제2 수평 도전층
105: 기판 절연층 110: 분리 절연층
118: 희생 절연층 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 162: 게이트 콘택
164: 기판 콘택 165: 관통 비아
170: 상부 콘택 플러그 180: 상부 배선 라인
190: 셀 영역 절연층 250: 커패시터 절연층
260: 커패시터 전극 261: 제1 커패시터 콘택
269: 제2 커패시터 콘택

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 주변 회로 영역;
    상기 제1 기판 상에 배치되는 제2 기판, 상기 제2 기판 상에서 수직 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에서 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물, 및 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 상부 비아를 포함하는 메모리 셀 영역; 및
    상기 제1 배선 구조물과 수평 방향을 따라 이격되어 배치되는 제1 커패시터 전극들, 상기 상부 비아와 수평 방향을 따라 이격되어 배치되고 상기 제1 커패시터 전극들 상에 배치되는 제2 커패시터 전극들, 상기 제2 기판과 수평 방향을 따라 이격되어 배치되고 상기 제2 커패시터 전극들 상에 배치되는 제3 커패시터 전극들, 상기 제1 내지 제3 커패시터 전극들 각각의 사이에 배치되는 제1 내지 제3 커패시터 유전층들, 및 상기 제3 커패시터 전극들 중 일부에 연결되는 커패시터 콘택들을 포함하는 커패시터 구조물을 포함하고,
    상기 제1 및 제2 커패시터 전극들 중 일부는 상기 제3 커패시터 전극을 통해 상기 커패시터 콘택과 전기적으로 연결되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 및 제3 커패시터 전극들 중 일부는 상기 제1 커패시터 전극을 통해 상기 회로 소자들과 전기적으로 연결되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 내지 제3 커패시터 전극들 중 상기 커패시터 콘택에 전기적으로 연결된 제1 내지 제3 커패시터 전극들과 상기 제1 내지 제3 커패시터 전극들 중 상기 회로 소자들에 전기적으로 연결된 제1 내지 제3 커패시터 전극들은 서로 전위차를 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 내지 제3 커패시터 전극들은 금속 물질을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 내지 제3 커패시터 전극들은 각각 상기 제1 배선 구조물, 상기 상부 비아, 및 상기 제2 기판의 적어도 일부와 상기 수평 방향을 따라 중첩되는 레벨에 위치하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 커패시터 전극은 금속 물질을 포함하고,
    상기 제2 및 제3 커패시터 전극들 중 상기 커패시터 콘택들과 연결되는 제2 및 제3 커패시터 전극들은 상기 제1 커패시터 전극과 동일한 물질을 포함하고,
    상기 제2 및 제3 커패시터 전극들 중 상기 커패시터 콘택과 연결되지 않는 제2 및 제3 커패시터 전극들은 반도체 물질을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 커패시터 전극은 금속 물질을 포함하고,
    상기 제2 및 제3 커패시터 전극들은 반도체 물질을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제3 커패시터 전극은 상기 제1 커패시터 전극보다 수평 방향으로 돌출된 돌출 영역 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제3 커패시터 유전층은 100 nm 내지 300 nm 범위의 두께를 갖는 반도체 장치.
  10. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 주변 회로 영역;
    상기 제1 기판 상에 배치되는 제2 기판, 상기 제2 기판 상에서 수직 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에서 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물, 및 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 상부 비아를 포함하는 메모리 셀 영역; 및
    상기 제1 배선 구조물과 수평 방향을 따라 이격되어 배치되는 제1 커패시터 전극들, 상기 상부 비아와 수평 방향을 따라 이격되어 배치되고 상기 제1 커패시터 전극들 상에 배치되는 제2 커패시터 전극들, 상기 제2 기판과 수평 방향을 따라 이격되어 배치되고 상기 제2 커패시터 전극들 상에 배치되는 제3 커패시터 전극들, 상기 제1 내지 제3 커패시터 전극들 각각의 사이에 배치되는 제1 내지 제3 커패시터 유전층들, 및 상기 제3 커패시터 전극들 중 일부에 연결되는 커패시터 콘택들을 포함하는 커패시터 구조물을 포함하고,
    상기 제2 및 제3 커패시터 전극들은 상기 커패시터 콘택들과 동일한 물질을 포함하고, 상기 제2 및 제3 커패시터 전극들은 상기 커패시터 콘택들과 일체로 연결된 반도체 장치.
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