KR20230084917A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조방법은, 기판의 상면 상에, 층간 절연층들 및 희생층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 희생층들 중 적어도 하나의 희생층을 관통하도록 상기 적층 구조물을 상면으로부터 일부 제거하여, 제1 방향에서 서로 이격되는 제1 개구부들을 형성하는 단계, 상기 제1 개구부들을 채우는 제1 충전 절연층을 형성하는 단계, 상기 제1 방향을 따라 상기 제1 개구부들의 사이에서, 상기 적어도 하나의 희생층을 관통하도록 상기 적층 구조물을 상면으로부터 일부 제거하여, 제2 개구부를 형성하는 단계, 상기 제2 개구부를 통해 노출된 상기 적어도 하나의 희생층을 제거하는 단계, 및 상기 적어도 하나의 희생층이 제거된 영역 및 상기 제2 개구부에 제2 충전 절연층을 형성하는 단계를 포함하고, 상기 적어도 하나의 희생층은 상기 제1 방향을 따라 상기 제1 개구부들의 사이에서 전체가 제거된다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 제1 기판 상에 회로 소자들을 형성하여 제1 반도체 구조물을 준비하는 단계, 상기 제1 반도체 구조물 상에 제2 반도체 구조물을 이루는 제2 기판을 형성하는 단계, 상기 제2 기판의 상면 상에, 제1 방향을 따라 연장되는 제1 층간 절연층들 및 제1 희생층들을 교대로 적층하여 적층 구조물의 제1 적층 영역을 형성하는 단계, 상기 제1 적층 영역 상에, 상기 제1 방향을 따라 연장되는 제2 층간 절연층들 및 제2 희생층들을 교대로 적층하여 상기 적층 구조물의 제2 적층 영역을 형성하는 단계, 상기 제2 적층 영역을 일부 제거하여, 상기 제1 방향에서 서로 이격되는 제1 개구부들을 형성하는 단계, 상기 제1 개구부들을 채우는 제1 충전 절연층을 형성하는 단계, 상기 제1 방향을 따라 상기 제1 개구부들의 사이에서, 상기 제2 적층 영역을 일부 제거하여, 제2 개구부를 형성하는 단계, 상기 제2 개구부를 통해 노출된 상기 제2 희생층들을 제거하는 단계, 상기 제2 희생층들이 제거된 영역들 및 상기 제2 개구부를 채우는 제2 충전 절연층을 형성함으로써, 상기 제1 및 제2 충전 절연층들을 포함하는 하부 분리 영역을 형성하는 단계, 상기 제1 및 제2 충전 절연층들 상에, 상기 제1 방향을 따라 연장되는 제3 층간 절연층들 및 제3 희생층들을 교대로 적층하여 상기 적층 구조물의 제3 적층 영역을 형성하는 단계, 상기 적층 구조물을 관통하는 채널 구조물들을 형성하는 단계, 상기 적층 구조물을 관통하여 상기 제1 방향으로 연장되며, 상기 하부 분리 영역의 상기 제1 및 제2 충전 절연층들의 일부를 노출하는 제3 개구부들을 형성하는 단계, 상기 제3 개구부들을 통해 노출된 상기 제1 내지 제3 희생층들을 제거하는 단계, 및 상기 제1 내지 제3 희생층들이 제거된 영역들 각각에 도전성 물질을 채워 제1 내지 제3 게이트 전극들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판의 상면 상에, 제1 방향을 따라 연장되는 하부 층간 절연층들 및 하부 희생층들을 교대로 적층하여 적층 구조물의 하부 적층 영역을 형성하는 단계, 상기 하부 적층 영역을 일부 제거하여, 상기 제1 방향에서 서로 이격되는 제1 개구부들을 형성하는 단계, 상기 제1 개구부들을 채우는 제1 충전 절연층을 형성하는 단계, 상기 제1 방향을 따라 상기 제1 개구부들의 사이에서, 상기 하부 적층 영역을 일부 제거하여, 제2 개구부를 형성하는 단계, 상기 제2 개구부를 통해 노출된 상기 하부 희생층들을 제거하는 단계, 상기 하부 희생층들이 제거된 영역 및 상기 제2 개구부를 채우는 제2 충전 절연층을 형성하는 단계, 상기 제1 및 제2 충전 절연층들 상에, 상기 제1 방향을 따라 연장되는 상부 층간 절연층들 및 상부 희생층들을 교대로 적층하여 상기 적층 구조물의 상부 적층 영역을 형성하는 단계, 상기 적층 구조물을 관통하여 상기 제1 방향으로 연장되며, 상기 제1 및 제2 충전 절연층들의 일부를 관통하는 제3 개구부들을 형성하는 단계,상기 제3 개구부들을 통해 상기 하부 및 상부 희생층들을 제거하는 단계, 및 상기 하부 및 상부 희생층들이 제거된 영역들에 도전성 물질을 채워 게이트 전극들을 형성하는 단계를 포함하고, 상기 제3 개구부들은 상기 제1 방향을 따라 서로 이격되어 배치되고, 상기 제3 개구부들의 사이에 상기 제1 및 제2 충전 절연층들이 잔존할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판의 상면 상에, 층간 절연층들 및 희생층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 희생층들 중 적어도 하나의 희생층을 관통하도록 상기 적층 구조물을 상면으로부터 일부 제거하여, 제1 방향에서 서로 이격되는 제1 개구부들을 형성하는 단계, 상기 제1 개구부들을 채우는 제1 충전 절연층을 형성하는 단계, 상기 제1 방향을 따라 상기 제1 개구부들의 사이에서, 상기 적어도 하나의 희생층을 관통하도록 상기 적층 구조물을 상면으로부터 일부 제거하여, 제2 개구부를 형성하는 단계, 상기 제2 개구부를 통해 노출된 상기 적어도 하나의 희생층을 제거하는 단계, 및 상기 적어도 하나의 희생층이 제거된 영역 및 상기 제2 개구부에 제2 충전 절연층을 형성하는 단계를 포함하고, 상기 적어도 하나의 희생층은 상기 제1 방향을 따라 상기 제1 개구부들의 사이에서 전체가 제거될 수 있다.
접지 선택 트랜지스터를 이루는 게이트 전극을 분할하는 제1 및 제2 충전 절연층들을 복수의 식각 공정들에 의해 형성함으로써, 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역들을 확대하여 도시하는 부분 확대도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 게이트 전극들을 도시하는 분해 사시도이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a 내지 도 17b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대 평면도들이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 20은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 내지 도 2d는 각각 도 1의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역들을 확대하여 도시하는 부분 확대도들이다. 도 3에서는 도 2b의 'A' 영역 및 도 2d의 'B' 영역을 확대하여 도시한다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 제2 기판(101)을 포함하는 제2 반도체 구조물인 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 아래에 배치될 수도 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 및 주변 영역 절연층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은, 회로 소자들(220) 및 소스/드레인 영역들(205)과 전기적으로 연결되는 회로 배선 구조물을 이룰 수 있다. 회로 콘택 플러그들(270)은 원기둥 형상을 갖고, 회로 배선 라인들(280)은 라인 형태를 가질 수 있다. 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자(220)를 덮도록 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있으며, 하나 이상의 절연층을 포함할 수 있다.
메모리 셀 영역(CELL)은, 제1 내지 제3 영역들(R1, R2, R3)을 가지며, 제2 기판(101), 제2 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 제1 영역(R1)에서 게이트 전극들(130)의 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 게이트 전극들(130)의 상기 적층 구조물을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 제2 영역(R2)에서 게이트 전극들(130) 중 하부 게이트 전극들(130L)을 관통하는 하부 분리 영역(GC), 및 제2 영역(R2)에서 게이트 전극들(130)의 패드 영역들(130P)과 연결되며 수직하게 연장되는 콘택 플러그들(170)을 포함할 수 있다.
메모리 셀 영역(CELL)은 기판 절연층(121), 게이트 전극들(130)의 아래에 배치되는 제1 및 제2 수평 도전층들(102, 104), 제2 영역(R2) 상에서 게이트 전극들(130)의 아래에 배치되는 수평 절연층(110), 게이트 전극들(130)의 일부를 관통하는 상부 분리 영역들(SS), 제2 영역(R2)에서 게이트 전극들(130)의 상기 적층 구조물을 관통하도록 배치되는 서포트 구조물들(DCH), 제2 기판(101)과 연결되며 수직하게 연장되는 기판 콘택들(173), 메모리 셀 영역(CELL)으로부터 주변 회로 영역(PERI)으로 연장되는 관통 비아들(175), 채널 구조물들(CH) 및 콘택 플러그들(170) 상의 상부 플러그들(180), 및 게이트 전극들(130)을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다.
메모리 셀 영역(CELL)에서, 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로, 제3 영역(R3)과 함께 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제3 영역(R3)은 제2 영역(R2)의 외측에 위치하며 제2 기판(101)이 배치되지 않는 영역일 수 있다.
제2 기판(101)은 플레이트층의 형태를 가지며, 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있다. 제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제1 영역(R1)에서 제2 기판(101)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2c의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 제2 영역(R2)의 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 일부 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다. 상기 일부 영역들은, 예를 들어, 제2 영역(R2)에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 외측면과 접하며 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)을 둘러싸는 영역일 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 제2 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 동일 레벨로 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 제2 영역(R2) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
기판 절연층(121)은, 제3 영역(R3)에서, 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 관통하도록 배치될 수 있다. 기판 절연층(121)은 제1 영역(R1) 및 제2 영역(R2)에도 더 배치될 수 있으며, 예를 들어, 관통 비아들(175)이 배치되는 영역에 배치될 수 있다. 기판 절연층(121)의 하면은 제2 기판(101)의 하면과 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 기판 절연층(121)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 층간 절연층들(120)과 함께 적층 구조물을 이룰 수 있다. 상기 적층 구조물은 수직하게 적층된 하부 및 상부 적층 구조물들을 포함할 수 있다. 다만, 실시예들에 따라, 상기 적층 구조물은 단일 적층 구조물로 이루어질 수도 있을 것이다.
게이트 전극들(130)은, 하부에서부터, 소거 동작에 이용되는 소거 트랜지스터를 이루는 소거 게이트 전극들(130E), 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 본 실시예에서, 소거 게이트 전극들(130E) 및 하부 게이트 전극(130L)은 각각 2개일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 소거 게이트 전극들(130E), 하부 게이트 전극(130L), 및 상부 게이트 전극들(130U)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다.
소거 게이트 전극들(130E)은 하부 게이트 전극(130L)의 아래에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용될 수 있다. 일부 실시예들에서, 소거 게이트 전극들(130E)은 상부 게이트 전극들(130U) 상에 더 배치될 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 하부 게이트 전극(130L) 및/또는 상부 게이트 전극들(130U)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
도 1에 도시된 것과 같이, 게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2)에서 연속적으로 연장되는 제1 분리 영역들(MS1)에 의하여, y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 각각 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 제2 영역(R2)의 일부에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어, 층간 절연층들(120) 및 다른 게이트 전극들(130)로부터 상부로 상면들이 노출되는 영역들을 각각 가질 수 있으며, 상기 영역들은 패드 영역들(130P)로 지칭될 수 있다. 각각의 게이트 전극(130)에서, 패드 영역(130P)은 x 방향을 따른 게이트 전극(130)의 단부를 포함하는 영역일 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 콘택 플러그들(170)과 각각 연결될 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 증가된 두께를 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1)에서 제2 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 실시예들에 따라, 제1 영역(R1)의 단부에 배치된 채널 구조물들(CH)은 적어도 일부가 더미 채널들일 수 있다. 도 1에서, 채널 구조물들(CH)은 y 방향을 따라, 인접하는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 사이에 지그재그 형태로 9개가 배치된 것으로 도시되었으나, 채널 구조물들(CH)의 개수는 이에 한정되지 않는다. 일부 실시예들에서, 채널 구조물들(CH)은 y 방향을 따라, 인접하는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 사이에, 예를 들어, 14개 또는 19개가 배치될 수 있다.
채널 구조물들(CH)은 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 채널 구조물들(CH)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CH) 각각은 채널 홀 내에 배치된 채널층(140), 게이트 유전층(145), 채널 매립 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 도 3의 확대도에 도시된 것과 같이, 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 두께 및 형태는 실시예들에서 다양하게 변경될 수 있다.
서포트 구조물들(DCH)은 제2 영역(R2)에서 제2 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 도 1에 도시된 것과 같이, 서포트 구조물들(DCH)은 각각의 콘택 플러그들(170)을 네 방향에서 둘러싸도록 배치될 수 있다. 다만, 실시예들에서 서포트 구조물들(DCH)의 배열 형태는 다양하게 변경될 수 있다. 서포트 구조물들(DCH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
서포트 구조물들(DCH)은 x-y 평면에서 원형, 타원형, 또는 이와 유사한 형상을 가질 수 있다. 서포트 구조물들(DCH)의 직경 또는 최대 폭은 채널 구조물들(CH)보다 클 수 있으나, 이에 한정되지는 않는다. 서포트 구조물들(DCH)은 채널 구조물들(CH)과 동일하거나 다른 내부 구조를 가질 수 있다. 예를 들어, 서포트 구조물들(DCH)은 도전층을 포함하지 않을 수 있으며, 절연 물질, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하고, 아래의 제1 및 제2 수평 도전층들(102, 104) 및 수평 절연층(110)을 더 관통하여, 제2 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 x 방향을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 예를 들어, 제2 중앙 분리 영역들(MS2a)은 제1 영역(R1)에서 하나로 연장되며, 제2 영역(R2)에서 x 방향을 따라 단속적으로 연장될 수 있다. 제2 보조 분리 영역들(MS2b)은 제2 영역(R2)에만 배치될 수 있으며, x 방향을 따라 단속적으로 연장될 수 있다. 다만, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 배치 순서, 개수 등은 도 1에 도시된 것에 한정되지는 않는다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에는 분리 절연층(105)이 배치될 수 있다. 분리 절연층(105)은 높은 종횡비로 인하여 제2 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 제2 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 분리 절연층(105)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상부 분리 영역들(SS)은, 도 1에 도시된 것과 같이, 제1 영역(R1)에서, 제1 분리 영역들(MS1)과 제2 중앙 분리 영역(MS2a)의 사이 및 제2 중앙 분리 영역들(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 상부 게이트 전극(130U)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(R2)의 일부 및 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2c에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(103)을 포함할 수 있다. 상부 분리 절연층(103)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
하부 분리 영역들(GC)은 제2 영역(R2)의 일부에서 하부 게이트 전극들(130L)을 관통하도록 배치될 수 있다. 하부 분리 영역들(GC) 각각은, 도 1에 도시된 것과 같이, 평면도 상에서는, 제2 영역(R2)에서, x 방향을 따라 서로 이격되어 배치되는 제2 중앙 분리 영역들(MS2a)의 사이의 영역을 포함하는 영역에 배치될 수 있다. 하부 분리 영역(GC)은 x 방향을 따른 양 측에서 제2 중앙 분리 영역들(MS2a)과 접촉될 수 있다. 하부 분리 영역(GC)은 평면도 상에서 직사각형, 직사각형이 라운드된 형태, 또는 타원형 등의 형상을 가질 수 있다. 하부 게이트 전극들(130L)은, 한 쌍의 제1 분리 영역들(MS1) 사이에서, x 방향을 따라 일 열로 배치되는 제1 절연 영역(GS) 및 제2 중앙 분리 영역들(MS2a)에 의해, 복수개로 서로 분리 또는 분할될 수 있다. 이에 대해서는 하기에 도 4를 참조하여 더욱 상세히 설명한다.
하부 분리 영역(GC)은, 도 3a에 도시된 것과 같이, 하부 게이트 전극들(130L)을 관통하며 x 방향을 따라 서로 이격되어 배치되는 제1 충전 절연층들(162) 및 제1 충전 절연층들(162)의 사이에 배치되는 제2 충전 절연층(164)을 포함할 수 있다. 제1 충전 절연층들(162)은 상부의 하부 게이트 전극(130L) 상의 층간 절연층(120)의 상면 상으로 연장될 수 있다. 제1 충전 절연층들(162) 각각은, 하부 게이트 전극들(130L)이 제거된 영역 상에서, 상면 상에 아래로 볼록한 형태의 함몰부를 가질 수 있다. 제2 충전 절연층(164)은 중심에서 수직하게 연장되는 수직 영역(164V), 수직 영역(164V)으로부터 수평하게 연장되며 하부 게이트 전극들(130L)과 동일한 레벨에 배치되는 수평 영역들(164H), 및 최상부에서 제1 충전 절연층들(162)의 상면 상에 배치되는 상부 영역(164U)을 포함할 수 있다. 상부 영역(164U)은 제1 충전 절연층들(162)의 상기 함몰부들을 채우고 실질적으로 평탄한 상면을 가질 수 있다.
제1 및 제2 충전 절연층들(162, 164)은 상부의 하부 게이트 전극(130L) 상의 층간 절연층(120)의 상면을 따라, 제1 영역(R1)을 포함하는 전체 영역으로 수평하게 연장될 수 있다. 다만, 본 명세서에서는, 제1 및 제2 충전 절연층들(162, 164)이 하부 게이트 전극들(130L)을 관통하도록 배치된 영역에서의 제1 및 제2 충전 절연층들(162, 164)을 하부 분리 영역(GC)으로 지칭한다.
하부 분리 영역(GC)은 y 방향을 따라 제2 중앙 분리 영역들(MS2a)의 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은, 하부 분리 영역(GC)에서의 제1 및 제2 충전 절연층들(162, 164)의 전체 폭에 해당할 수 있다. 다만, 일부 실시예들에서, 제2 폭(W2)은 제1 폭(W1)과 동일하거나 그보다 작을 수도 있다. 하부 분리 영역(GC)에서, x 방향을 따른 제1 길이(L1)는, y 방향에서의 폭(W2)보다 클 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 길이(L1)는 약 500 nm 내지 약 2000 nm의 범위, 예를 들어, 약 800 nm 내지 약 1600 nm의 범위일 수 있다. 제1 충전 절연층(162)의 제2 길이(L2)는 제2 충전 절연층(164)의 수평 영역(164H)의 제3 길이(L3)보다 클 수 있으나, 이에 한정되지는 않는다. 제2 충전 절연층(164)의 수직 영역(164V)의 제4 길이(L4)는 제2 길이(L2)보다 작을 수 있다.
제1 및 제2 충전 절연층들(162, 164)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 충전 절연층들(162)과 제2 충전 절연층(164)은 서로 동일한 물질을 포함하거나 다른 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 충전 절연층들(162, 164)은 층간 절연층들(120)과 동일한 물질을 포함할 수 있다. 이 경우, 제1 충전 절연층들(162)과 제2 충전 절연층(164) 사이의 계면 및 제1 및 제2 충전 절연층들(162, 164)과 층간 절연층들(120) 사이의 계면은 구분되지 않을 수도 있다.
일부 실시예들에서, 제1 충전 절연층들(162)은 층간 절연층들(120)과 동일한 물질을 포함하고, 제2 충전 절연층(164)은 층간 절연층들(120)과 다른 물질을 포함할 수 있다. 이 경우, 제1 충전 절연층들(162)과 제2 충전 절연층(164) 사이의 계면은 구분될 수 있다. 예를 들어, 제1 충전 절연층들(162)은 실리콘 산화물을 포함하고, 제2 충전 절연층(164)은 실리콘 산질화물을 포함하거나, 불순물들을 포함하는 실리콘 산화물을 포함할 수 있다. 상기 불순물은 예를 들어, 탄소(C) 또는 질소(N)일 수 있다.
하부 분리 영역(GC)에서, 제1 충전 절연층들(162)과 제2 충전 절연층(164)은 서로 다른 공정 단계에 의해 형성될 수 있다. 하부 분리 영역(GC)이 하나의 공정 단계에서 형성된 하나의 절연층을 포함하지 않고, 이와 같이 서로 다른 공정 단계에 의해 형성된 제1 및 제2 충전 절연층들(162, 164)을 포함함에 따라, 상부에 형성되는 게이트 전극들(130)이 평탄한 상면 및 하면을 가질 수 있다. 예를 들어, 하부 게이트 전극들(130L)이 복수개로 배치되면서도, 최하부의 메모리 게이트 전극(130M)은 하부 분리 영역(GC)을 향하여 아래로 굴곡진 갈매기 형상을 갖지 않고, 실질적으로 평탄한 하면 및 상면을 가질 수 있다. 이에 따라, 게이트 전극들(130) 사이에서의 누설 전류 발생과 같은 불량이 방지될 수 있다.
콘택 플러그들(170)은 제2 영역(R2)에서 최상부의 게이트 전극들(130)의 패드 영역들(130P)과 연결될 수 있다. 콘택 플러그들(170)은 셀 영역 절연층(190)의 적어도 일부를 관통하고, 상부로 노출된 게이트 전극들(130)의 패드 영역들(130P) 각각과 연결될 수 있다. 일부 실시예들에서, 콘택 플러그들(170)은 패드 영역들(130P)의 아래에서 게이트 전극들(130)을 관통하고, 수평 절연층(110), 제2 수평 도전층(104), 및 제2 기판(101)을 관통하여, 주변 회로 영역(PERI) 내의 회로 배선 라인들(280)과 연결될 수도 있다. 이 경우, 콘택 플러그들(170)은 별도의 절연층에 의해 패드 영역들(130P)의 아래에서 게이트 전극들(130)과 이격될 수 있으며, 제2 수평 도전층(104) 및 제2 기판(101)과도 이격될 수 있다.
콘택 플러그들(170)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 콘택 플러그들(170)은 내부에 에어 갭을 가질 수도 있다.
기판 콘택들(173)은 셀 영역 절연층(190)을 관통하고 제2 기판(101)과 연결될 수 있다. 기판 콘택들(173)은 콘택 플러그들(170)과 동일하거나 유사한 형상을 가지며, 콘택 플러그들(170)과 동일한 물질을 포함할 수 있다.
관통 비아들(175)은 제2 기판(101)의 외측에 배치되며, 메모리 셀 영역(CELL)을 관통하여 주변 회로 영역(PERI)으로 연장될 수 있다. 관통 비아들(175)은 메모리 셀 영역(CELL)의 상부 콘택 플러그들(180)과 주변 회로 영역(PERI)의 회로 배선 라인들(280)을 연결하도록 배치될 수 있다. 다만, 실시예들에 따라, 관통 비아들(175)은 게이트 전극들(130)로 교체되지 않은 희생층들(118)(도 14a 참고)이 잔존하는 영역에서, 희생층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하도록 배치될 수도 있다. 관통 비아들(175)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다.
상부 콘택 플러그들(180)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 셀 배선 구조물을 구성할 수 있다. 상부 콘택 플러그들(180)은 채널 구조물들(CH), 콘택 플러그들(170), 기판 콘택들(173), 및 관통 비아들(175)과 연결되며, 채널 구조물들(CH) 및 게이트 전극들(130)과 전기적으로 연결될 수 있다. 상부 콘택 플러그들(180)은 플러그 형태로 도시되었으나, 이에 한정되지는 않으며, 라인 형태를 가질 수도 있다. 예시적인 실시예들에서, 상기 셀 배선 구조물을 구성하는 플러그들 및 배선 라인들의 개수는 다양하게 변경될 수 있다. 상부 콘택 플러그들(180)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수도 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 게이트 전극들을 도시하는 분해 사시도이다.
도 4를 참조하면, 도 1의 한 쌍의 제1 분리 영역들(MS1)의 사이에 배치되는 게이트 전극들(130) 중 일부를 도시한다.
게이트 전극들(130) 중 상부에 배치되는 상부 게이트 전극(130U)은 스트링 선택 라인으로 사용될 수 있다. 상부 게이트 전극(130U)은 상부 절연 영역들(SS) 및 제2 중앙 분리 영역들(MS2a)에 의해 y 방향에서 6개의 서브 상부 게이트 전극들(130Ua, 130Ub, 130Uc, 130SUd, 130Ue, 130Uf)로 분리될 수 있다. 서브 상부 게이트 전극들(130Ua, 130Ub, 130Uc, 130SUd, 130Ue, 130Uf) 각각은 서로 다른 콘택 플러그와 연결되어 독립적으로 전기적 신호를 받을 수 있다. 예를 들어, 게이트 전극들(130) 중 최상부의 두 개의 게이트 전극들(130)이 상부 게이트 전극(130U)에 해당할 수 있으나, 상부 게이트 전극(130U)의 개수는 실시예들에서 다양하게 변경될 수 있다.
상부 게이트 전극(130U)의 아래에 배치되는 메모리 게이트 전극(130Mn)은, 제2 분리 영역들(MS2a, MS2b)에 의한 홈들 가지며 하나의 층으로 배치될 수 있다. 최하부의 메모리 게이트 전극(130M0)도 제2 분리 영역들(MS2a, MS2b)이 관통하는 영역들을 가지지만, 하나의 층으로 배치될 수 있다. 도 4에서는, 메모리 게이트 전극들(130M) 중 최상부의 메모리 게이트 전극(130Mn)과 최하부의 메모리 게이트 전극(130M0)만을 도시하였으나, 다른 메모리 게이트 전극들(130M)도 유사하게 각각 하나의 층을 이루며 배치될 수 있다.
게이트 전극들(130) 중 메모리 게이트 전극들(130M)의 아래에 배치되는 하부 게이트 전극(130L)은 접지 선택 라인으로 사용될 수 있으며, 하부 분리 영역들(GC) 및 제2 중앙 분리 영역들(MS2a)에 의해 세 개의 서브 하부 게이트 전극들(130La, 130Lb, 130Lc)로 분할될 수 있다. 하부 분리 영역들(GC) 각각은 x 방향을 따라 나란히 배치되는 제2 중앙 분리 영역들(MS2a)을 연결하도록 배치되어, 하부 게이트 전극(130L)이 y 방향에서 완전히 분할되게 할 수 있다. 서브 하부 게이트 전극들(130La, 130Lb, 130Lc) 각각은 서로 다른 콘택 플러그와 연결되어 독립적으로 전기적 신호를 받을 수 있다. 다만, 실시예들에서, 한 쌍의 제1 분리 영역들(MS1)의 사이에 배치되는 서브 하부 게이트 전극들(130Ga, 130Gb, 130Gc)의 개수는 2개 이상인 범위에서 다양하게 변경될 수 있다. 또한, 소거 게이트 전극들(130E)(도 1 참조)도 하부 게이트 전극(130L)과 유사하게, 각각 복수의 서브 게이트 전극들로 이루어질 수 있다. 다만, 소거 게이트 전극들(130E)은 서로 동일한 전기적 신호를 받을 수 있다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다. 도 5a 및 도 5b는 도 3a에 대응하는 영역을 도시하고, 도 5c는 도 3a에 대응하는 영역을 포함하는 영역을 도시한다.
도 5a를 참조하면, 반도체 장치(100a)의 하부 분리 영역(GC)에서, 제2 충전 절연층(164)의 수직 영역(164V)의 하단의 위치가 도 3a의 실시예에서와 다를 수 있다. 본 실시예에서, 수직 영역(164V)의 하단은 소거 게이트 전극(130E)을 일부 리세스하도록 배치될 수 있다. 이에 의해, 상부의 소거 게이트 전극(130E)은 상면에 수직 영역(164V)에 의한 함몰부를 가질 수 있다. 상기 함몰부의 깊이는 실시예들에서 다양하게 변경될 수 있다. 일부 실시예들에서, 제1 충전 절연층들(162)의 하단들도 소거 게이트 전극(130E)을 일부 리세스하도록 배치될 수 있을 것이다.
이와 같은 구조는, 하기에 도 11a 내지 도 11d를 참조하여 설명하는 제2 개구부(OP2)의 형성 시에, 제2 개구부(OP2)가 소거 게이트 전극(130E)을 이루는 제1 희생층(118E)을 일부 리세스하도록 형성됨으로써 제조될 수 있다.
도 5b를 참조하면, 반도체 장치(100b)의 하부 분리 영역(GC)에서, 제1 충전 절연층들(162)은, 도 3a의 실시예에서와 달리, 상면에 함몰부들을 가지지 않고 평탄한 상면을 가질 수 있다. 또한, 제2 충전 절연층(164)은 상부 영역(164U)(도 3a 참조)을 가지지 않고, 수직 영역(164V) 및 수평 영역들(164H)만을 가질 수 있다. 이에 따라, 제2 충전 절연층(164)은 제1 영역(R1) 등 하부 분리 영역(GC)의 외측으로 연장되지 않고, 하부 분리 영역(GC)에만 배치될 수 있다.
일부 실시예들에서, 제1 및 제2 충전 절연층들(162, 164)의 상면들은, 상부의 하부 게이트 전극(130L)의 상면 상의 층간 절연층(120)의 상면과 공면을 이루도록 감소된 두께를 가질 수 있다. 이 경우, 제1 충전 절연층들(162)도 하부 분리 영역(GC)의 외측으로 연장되지 않고, 하부 분리 영역(GC)에만 배치될 수 있다.
이와 같은 구조는, 하기에 도 14a 및 도 14b 참조하여 설명하는 제1 및 제2 충전 절연층들(162, 164)에 대한 평탄화 공정 시에, 제거되는 제1 및 제2 충전 절연층들(162, 164)의 깊이를 조절함으로써 제조될 수 있다.
도 5c를 참조하면, 반도체 장치(100c)에서, 게이트 전극들(130)은 도 1 내지 도 3b의 실시예에서와 달리, 소거 게이트 전극들(130E)을 포함하지 않을 수 있다. 이에 따라, 하부 분리 영역(GC)을 이루는 제1 및 제2 충전 절연층들(162, 164)은 제2 수평 도전층(104) 상에 위치할 수 있다. 이와 같이, 일부 실시예들에서, 소거 게이트 전극들(130E)은 생략될 수 있으며, 소거 게이트 전극들(130E)의 개수가 변경될 수도 있을 것이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 2a에 대응하는 영역을 도시한다.
도 6을 참조하면, 반도체 장치(100d)는 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)이 웨이퍼 본딩 방식으로 상하로 본딩된 구조를 가질 수 있다. 이를 위하여, 주변 회로 영역(PERI)은 제1 본딩 비아들(295) 및 제1 본딩 패드들(298)을 더 포함할 수 있으며, 메모리 셀 영역(CELL)은 셀 배선 라인들(185), 제2 본딩 비아들(195), 제2 본딩 패드들(198), 및 제2 기판(101) 상의 패시베이션층(199)을 더 포함할 수 있다.
제1 본딩 비아들(295)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(298)은 적어도 일부가 제1 본딩 비아들(295) 상에서 제1 본딩 비아들(295)과 연결될 수 있다. 제1 본딩 패드들(298)은 메모리 셀 영역(CELL)의 제2 본딩 패드들(198)과 연결될 수 있다. 제1 본딩 패드들(298)은 제2 본딩 패드들(198)과 함께 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(295) 및 제1 본딩 패드들(298)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
셀 배선 라인들(185)은 상부 콘택 플러그들(180)의 아래에 배치되며, 제2 본딩 비아들(195)과 연결될 수 있다. 셀 배선 라인들(185)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제2 본딩 비아들(195) 및 제2 본딩 패드들(198)은 셀 배선 라인들(185)의 아래에 배치될 수 있다. 제2 본딩 비아들(195)은 셀 배선 라인들(185) 및 제2 본딩 패드들(198)을 연결하고, 제2 본딩 패드들(198)은 주변 회로 영역(PERI)의 제1 본딩 패드들(298)과 접합될 수 있다. 제2 본딩 비아들(195) 및 제2 본딩 패드들(198)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
패시베이션층(199)은 제2 기판(101)을 보호하도록 제2 기판(101) 상에 배치될 수 있으며, 절연 물질을 포함할 수 있다. 관통 비아들(175)은 상면이 패시베이션층(199)을 통해 노출되어 입출력 패드 등으로 이용될 수 있다. 다만, 관통 비아들(175)의 상단의 구조는 반드시 노출되어야하는 것은 아니며, 실시예들에서 다양하게 변경될 수 있을 것이다.
주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은, 각각 반도체 구조물을 이루며, 제1 본딩 패드들(298) 및 제2 본딩 패드들(198)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 셀 영역 절연층(190) 각각의 일부를 이루며, 제1 본딩 패드들(298) 및 제2 본딩 패드들(198) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은 별도의 접착층 없이 접합될 수 있다.
도 7a 내지 도 17b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대 평면도들이다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a는 도 2b에 대응되는 단면을 도시하고, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는 도 2c에 대응되는 단면을 도시하고, 도 9c, 도 9d, 도 11c, 도 11d, 및 도 16c는 하부 분리 영역(GC)에 대응되는 영역에 대한 평면을 도시한다.
도 7a 및 도 7b를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 회로 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에, 메모리 셀 영역(CELL)이 제공되는 제2 기판(101), 수평 절연층(110), 제2 수평 도전층(104), 및 기판 절연층(121)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 회로 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 회로 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 및 제2 수평 절연층들(111, 112)은 교대로 제2 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 2a의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 수평 절연층들(111)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 후속의 희생층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들, 예를 들어 제2 기판(101)의 제2 영역(R2)에서 일부가 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
기판 절연층(121)은 관통 비아(175)(도 2a 참조)가 배치될 영역을 포함하는 일부 영역에서, 제2 기판(101)을 관통하도록 형성될 수 있다. 기판 절연층(121)은 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해 기판 절연층(121)의 상면은 제2 수평 도전층(104)의 최상면과 실질적으로 공면을 이룰 수 있다.
도 8a 및 도 8b를 참조하면, 제2 수평 도전층(104) 상에 층간 절연층들(120) 및 제1 희생층들(118E)을 교대로 적층하여 적층 구조물의 제1 적층 영역(ST1)을 형성하고, 제1 적층 영역(ST1) 상에 층간 절연층들(120) 및 제2 희생층들(118L)을 교대로 적층하여 적층 구조물의 제2 적층 영역(ST2)을 형성할 수 있다.
제1 희생층들(118E)은 후속 공정을 통해 소거 게이트 전극들(130E)(도 2a 참조)로 교체되고, 제2 희생층들(118L)은 후속 공정을 통해 하부 게이트 전극들(130L)(도 2a 참조)로 교체되는 층들일 수 있다. 제1 및 제2 희생층들(118E, 130L)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 및 제2 희생층들(118E, 130L)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 또한, 층간 절연층들(120) 및 제1 및 제2 희생층들(118E, 130L)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
일부 실시예들에서, 제2 적층 영역(ST2)은 최상부 영역이 층간 절연층(120)이 아니라 제2 희생층(118L)으로 이루어질 수도 있을 것이다. 또한, 설명 방식에 따라서, 제1 적층 영역(ST1)의 최상부의 층간 절연층(120)을 제2 적층 영역(ST2)에 속하는 것으로, 제1 및 제2 적층 영역들(ST1, ST2)의 구분을 달리하여 설명할 수도 있을 것이다. 또한, 일부 청구항들에서, 제1 및 제2 적층 영역들(ST1, ST2)은 하부 적층 영역으로 지칭되고, 제1 및 제2 희생층들(118E, 118L)은 하부 희생층들로 지칭될 수 있다.
도 9a 내지 도 9d를 참조하면, 제2 적층 영역(ST2)의 일부를 제거하여 x 방향에서 서로 이격되는 제1 개구부들(OP1)을 형성할 수 있다.
먼저 제1 마스크층(ML1)을 포토리소그래피 공정에 의해 패터닝하여 형성하고, 이를 이용하여 식각 공정을 수행함으로써 제1 개구부들(OP1)을 형성할 수 있다. 도 9c에 도시된 것과 같이, 제1 개구부들(OP1)은 하부 분리 영역들(GC)(도 1 참조)이 형성되는 영역에서, x 방향을 따라 서로 이격되도록 형성될 수 있다. 제1 개구부들(OP1)은 하부 분리 영역(GC)의 x 방향을 따른 양 측에 위치하도록 형성될 수 있다. 제1 개구부들(OP1)은, 직사각형의 패턴으로 설계될 수 있으며, 직사각형, 코너가 라운드된 직사각형, 또는 타원형의 형상으로 구현될 수 있다.
도 9d에 도시된 것과 같이, 일부 실시예들에서, 제1 개구부들(OP1)은, 평면도 상에서, y 방향을 따른 하부 분리 영역(GC)의 양측에서 서로 연결된 형태를 가질 수도 있다. 예컨대, 제1 개구부(OP1)는 사각 링 형태를 가질 수 있으며, 하나의 하부 분리 영역(GC)에 하나로 배치될 수 있다. 또한, 일부 실시예들에서, 하부 분리 영역들(GC)이 y 방향을 따라 더 긴 길이를 갖는 형상인 경우, 제1 개구부들(OP1)은 하부 분리 영역(GC)의 y 방향을 따른 양 측에 위치하도록 형성될 수 있다. 즉, 제1 개구부들(OP1) 및 후속에서 형성되는 제2 개구부(OP2)(도 11c 참조)는 90도 회전된 형태로 형성될 수 있을 것이다.
도 9a 내의 확대도에 도시된 것과 같이, 제1 개구부들(OP1)은 z 방향으로 연장되어, 제2 희생층들(118L)을 완전히 관통하고, 제1 희생층(118E)의 상면보다 높은 레벨로 연장될 수 있다. 제1 개구부들(OP1)은 하부의 제2 희생층(118L) 아래의 층간 절연층(120)을 노출시키도록 형성될 수 있다. 제1 개구부들(OP1)은, 하부의 제2 희생층(118L) 아래의 층간 절연층(120)을 일부 관통할 수 있으나, 이에 한정되지는 않는다.
일부 실시예들에서, 제1 개구부들(OP1)은, 하부의 제2 희생층(118L) 아래의 층간 절연층(120)을 완전히 관통할 수도 있을 것이다. 또한, 일부 실시예들에서, 제1 개구부들(OP1)은, 하부의 제2 희생층(118L) 아래의 층간 절연층(120)을 완전히 관통하고, 제1 희생층(118E)의 상부를 일부 리세스하도록 형성될 수도 있을 것이다.
도 10a 및 도 10b를 참조하면, 제1 개구부들(OP1)을 채우는 제1 충전 절연층(162)을 형성할 수 있다.
제1 충전 절연층(162)은 제1 개구부들(OP1)을 채우고 제2 적층 영역(ST2)의 상면 상으로 연장될 수 있다. 제1 충전 절연층(162)은 상면에 제1 개구부들(OP1)에 대응하는 함몰부들을 가질 있다. 제2 적층 영역(ST2)의 상면 상에서의 제1 충전 절연층(162)의 두께는 실시예들에서 다양하게 변경될 수 있다.
제1 충전 절연층(162)은 절연 물질을 포함할 수 있으며, 예를 들어, TEOS(Tetraethyl Orthosilicate) 산화물, 고밀도 플라즈마(High Density Plasma, HDP) 산화물 등을 포함할 수 있다. 제1 충전 절연층(162)은 예를 들어, CVD 또는 PVD 공정에 의해 형성될 수 있다. 제1 충전 절연층(162)은 제2 희생층들(118L)과 다른 물질을 포함할 수 있다. 제1 충전 절연층(162)은 예를 들어, 층간 절연층들(120)과 동일한 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
도 11a 내지 도 11d를 참조하면, 제2 적층 영역(ST2)의 일부를 제거하여 제2 개구부(OP2)를 형성할 수 있다.
먼저 제2 마스크층(ML2)을 포토리소그래피 공정에 의해 패터닝하여 형성하고, 이를 이용하여 식각 공정을 수행함으로써 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)는, 제1 개구부들(OP1)의 사이에서 잔존하는 제2 적층 영역(ST2)의 x 방향을 따른 중심에서, 상기 제2 적층 영역(ST2)을 관통하도록 형성될 수 있다. 도 11c에 도시된 것과 같이, 제2 개구부(OP2)는 하부 분리 영역들(GC)(도 1 참조)이 형성되는 영역에서, x 방향을 따라 제1 개구부들(OP1)의 사이에 형성될 수 있다. 제2 개구부(OP2)는, 평면도 상에서, 직사각형의 패턴으로 설계될 수 있으며, 직사각형, 코너가 라운드된 직사각형, 또는 타원형의 형상으로 구현될 수 있다.
제2 개구부(OP2)는 제1 개구부들(OP1)보다 x 방향 및 y 방향에서 작은 길이를 가질 수 있다. 예시적인 실시예들에서, 제2 개구부(OP2)의 크기는, 후속 공정에서 제2 개구부(OP2)를 통해 유입된 식각제에 의해 식각될 수 있는 제2 희생층들(118L)의 평면 상에서의 범위를 고려하여 결정될 수 있다.
도 11d에 도시된 것과 같이, 일부 실시예들에서, 제2 개구부(OP2)는 y 방향에서 제1 개구부들(OP1)과 동일한 길이로 형성될 수도 있다. 이 경우, 최종적으로 형성되는 하부 분리 영역(GC)에서, 제2 충전 절연층(164)(도 3a 참조)은, 평면도 상에서, y 방향을 따른 양단이 상대적으로 볼록하게 돌출된 형상을 가질 수 있을 것이다.
도 11a 내의 확대도에 도시된 것과 같이, 제2 개구부(OP2)는 z 방향으로 연장되어, 제2 희생층들(118L)을 완전히 관통하고, 제1 희생층(118E)의 상면보다 높은 레벨까지 연장될 수 있다. 제1 개구부들(OP1)은 하부의 제2 희생층(118L) 아래의 층간 절연층(120)을 노출시키도록 형성될 수 있다. 제2 개구부(OP2)의 깊이는 제1 개구부들(OP1)의 깊이와 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다.
도 5a와 같은 일부 실시예들에서, 제2 개구부(OP2)는 하부의 제2 희생층(118L) 아래의 층간 절연층(120)을 완전히 관통하고, 제1 희생층(118E)의 상부를 일부 리세스하도록 형성될 수도 있을 것이다.
도 12a 및 도 12b를 참조하면, 제2 개구부(OP2)를 통해 노출된 제2 희생층들(118L)을 제거할 수 있다.
제2 희생층들(118L)은, 예를 들어, 습식 식각 공정에 의해, 층간 절연층들(120) 및 제1 충전 절연층(162)에 대하여 선택적으로 제거될 수 있다. 이에 의해, 제2 개구부(OP2)로부터 수평하게 연장되는 제1 터널부들(LT1)이 형성될 수 있다. 제1 터널부들(LT1)의 단부들을 통해 제1 충전 절연층들(162)이 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 제2 개구부(OP2) 및 제1 터널부들(LT1)을 채우는 제2 충전 절연층(164)을 형성할 수 있다.
제2 충전 절연층(164)은 제1 터널부들(LT1) 및 제2 개구부(OP2)를 채우고 제1 충전 절연층들(162)의 상면 상으로 연장될 수 있다. 제2 충전 절연층(164)을 형성함으로써, 제2 희생층들(118L)이 제거된 영역에서 제1 및 제2 충전 절연층들(162, 164)을 포함하는 하부 분리 영역(GC)이 형성될 수 있다.
제2 충전 절연층(164)은 제1 충전 절연층(162)의 상면의 함몰부들을 채울 수 있다. 제1 충전 절연층(162)의 상면 상에서의 제2 충전 절연층(164)의 두께는 실시예들에서 다양하게 변경될 수 있다. 제2 충전 절연층(164)은 제1 충전 절연층들(162)과 다른 증착 방식으로 형성될 수 있다. 제2 충전 절연층(164)은 예를 들어, ALD 공정에 의해 형성될 수 있다.
제2 충전 절연층(164)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있으며, 불순물들을 더 포함할 수 있다. 제2 충전 절연층(164)은 예를 들어, 층간 절연층들(120) 및 제1 충전 절연층(162)과 동일한 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
본 실시예에 따르면, 하부 분리 영역(GC)을 한번의 포토리소그래피 공정 및 식각 공정으로 형성하지 않고, 제1 개구부들(OP1)을 형성하고 제1 충전 절연층들(162)을 형성한 후, 제2 개구부(OP2)를 형성하고 제2 충전 절연층(164)을 형성하여 하부 분리 영역(GC)을 형성한다. 이에 의해, 상대적으로 긴 길이를 갖는 하부 분리 영역(GC)의 x 방향에서의 중심 영역에 함몰부가 형성되지 않을 수 있다.
도 14a 및 도 14b를 참조하면, 제2 충전 절연층(164)의 상면을 평탄화하고, 제2 충전 절연층(164) 상에 적층 구조물의 제3 적층 영역(ST3)을 형성할 수 있다.
먼저, 제2 충전 절연층(164)은 CMP 공정 등에 의해 상면이 평탄화될 수 있다. 이에 따라, 제2 충전 절연층(164)은 상면에 함몰부들을 갖지 않을 수 있다. 다음으로, 층간 절연층들(120) 및 제3 및 제4 희생층들(118M, 118U)을 교대로 적층하여 제3 적층 영역(ST3)을 형성할 수 있다. 최하부의 제3 희생층(118M)은 실질적으로 평탄한 하면을 가질 수 있으며, 이에 따라, 제3 및 제4 희생층들(118M, 118U)은 실질적으로 평탄한 하면들을 가질 수 있다. 일부 청구항들에서, 제3 적층 영역(ST3)은 상부 적층 영역으로 지칭되고, 제3 및 제4 희생층들(118M, 118U)은 상부 희생층들로 지칭될 수 있다.
제3 적층 영역(ST3)의 형성 공정 중간에, 하부 채널 희생층들(116)을 형성할 수 있다. 하부 채널 희생층들(116)은, 제3 적층 영역(ST3)의 하부 영역(ST3a)을 형성한 후, 제1 적층 영역(ST1), 제2 적층 영역(ST2), 및 제3 적층 영역(ST3)의 하부 영역(ST3a)을 관통하여 제2 기판(101)으로 연장되도록 형성될 수 있다. 하부 채널 희생층들(116)은, 제1 채널 구조물들(CH1)(도 2c 참조)에 대응되는 영역에 형성될 수 있다. 또한, 하부 채널 희생층들(116)은, 및 서포트 구조물들(DCH)(도 1 참조)에 대응되는 영역에 더 형성될 수 있다. 하부 채널 희생층들(116)은 예를 들어, 다결정 실리콘을 포함할 수 있다.
다음으로, 제2 영역(R2)에서 상부의 희생층들(118)이 아래의 희생층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 희생층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다. 다음으로, 상기 단차 구조 상에 희생층들(118)을 더 형성하여 각 영역에서 최상부에 위치하는 희생층을 두껍게 형성할 수 있다. 상기 단차 구조는, 제3 적층 영역(ST3)의 하부 영역(ST3a) 및 상부 영역(ST3b) 각각에 대하여 수행되거나, 동시에 수행될 수 있다.
다음으로, 희생층들(118)과 층간 절연층들(120)의 상기 적층 구조물을 덮는 셀 영역 절연층(190)의 일부를 형성할 수 있다. 다음으로, 제3 적층 영역(ST3)의 상부 영역(ST3b)을 관통하여 하부 채널 희생층들(116)과 연결되는 상부 채널 희생층들을 더 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 도 15b에 도시된 것과 같이, 제4 희생층들(118U)을 포함하는 희생층들(118)의 일부 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역(SS)을 형성할 수 있다. 상부 분리 영역(SS)을 형성하기 위하여, 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(118) 및 층간 절연층들(120)을 제거한 후, 절연 물질을 증착하여 상부 분리 절연층(103)을 형성할 수 있다.
다음으로, 채널 구조물들(CH)은 하부 채널 희생층들(116) 및 상부 채널 희생층들을 제거하여 채널 홀들을 형성한 후, 상기 채널 홀들을 매립함으로써 형성될 수 있다. 구체적으로, 상기 채널 홀들 내에 게이트 유전층(145), 채널층(140), 채널 매립 절연층(150), 및 채널 패드들(155)을 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 매립 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 패드들(155)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
채널 구조물들(CH)을 형성한 후, 서포트 구조물들(DCH)(도 1 참조)도, 유사한 방식으로 형성할 수 있다. 예를 들어, 서포트 구조물들(DCH)은, 하부 채널 희생층들(116) 및 상부 채널 희생층들을 제거하여 서포트 홀들을 형성한 후, 상기 서포트 홀들을 절연 물질로 매립함으로써 형성될 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 적층 구조물을 관통하여 제2 기판(101)으로 연장되는 제3 개구부들(OP3)을 형성하고, 제1 수평 도전층(102)을 형성하고, 제3 개구부들(OP3)을 통해 희생층들(118)을 제거하여 제2 터널부들(TL2)을 형성할 수 있다.
먼저 셀 영역 절연층(190)을 더 형성하고, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)(도 1 참조)에 대응되는 위치에 제3 개구부들(OP3)을 형성할 수 있다. 제3 개구부들(OP3)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 도 16c에 도시된 것과 같이, 하부 분리 영역(GC)을 포함하는 영역에서, 제3 개구부들(OP3)은, 하부 분리 영역(GC)을 사이에 두고 x 방향을 따라 서로 이격되어 배치될 수 있다. 제3 개구부들(OP3)은, 하부 분리 영역(GC)의 x 방향을 따른 양측에서 하부 분리 영역(GC)의 일부를 관통하도록 형성될 수 있다. 이에 의해, 제3 개구부들(OP3)의 일부를 통해 하부 분리 영역(GC)의 제1 및 제2 충전 절연층들(162, 164)이 노출될 수 있다. 다만, 일부 실시예들에서, 제3 개구부들(OP3)은, 하부 분리 영역(GC)을 관통하지 않으면서 하부 분리 영역(GC)에 접하도록 형성되어 제1 및 제2 충전 절연층들(162, 164)을 노출시킬 수도 있다.
다음으로, 수평 절연층(110)을 일부 제거할 수 있다. 제3 개구부들(OP3) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 제2 수평 절연층(112)을 노출시킬 수 있다. 노출된 제2 수평 절연층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 수평 절연층들(111)을 제거할 수 있다. 수평 절연층(110)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 수평 절연층들(111)의 제거 공정 시에, 제2 수평 절연층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 제3 개구부들(OP3) 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에는 제1 수평 도전층(102)이 형성될 수 있으며, 제2 영역(R2)에는 수평 절연층(110)이 잔존할 수 있다.
다음으로, 희생층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 제1 및 제2 충전 절연층들(162, 164)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(120) 사이에 제2 터널부들(TL2)이 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 제2 터널부들(TL2)에 게이트 전극들(130)을 형성하고, 제3 개구부들(OP3)에 분리 절연층들(105)을 형성할 수 있다.
게이트 유전층(145)의 일부가 게이트 전극들(130)을 따라 수평하게 연장되는 경우, 본 단계에서 게이트 유전층(145)의 일부는 게이트 전극들(130)보다 먼저 형성될 수 있다. 게이트 전극들(130)은 도전성 물질은 예를 들어, 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 전극들(130)을 형성한 후, 제3 개구부들(OP3) 내에 절연 물질을 채워 분리 절연층들(105)을 형성할 수 있다.
다음으로, 도 2a 내지 도 2d를 함께 참조하면, 게이트 전극들(130)에 연결되는 콘택 플러그들(170)을 형성하고, 상부 콘택 플러그들(180)을 더 형성하여 반도체 장치(100)가 제조될 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 18을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 6을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 18의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 6을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 20은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 20은 도 19의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 19의 반도체 패키지(2003)를 절단선 Ⅴ-Ⅴ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 20을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 19 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 19과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220), 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 18 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 6을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은, 접지 선택 트랜지스터를 이루는 하부 게이트 전극들(130L)을 관통하며 제1 및 제2 충전 절연층들(162, 164)을 포함하는 하부 분리 영역들(GC)을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 19 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 제2 기판 102, 104: 수평 도전층
103: 상부 분리 절연층 105: 분리 절연층
110: 수평 절연층 118: 희생층
120: 층간 절연층 121: 기판 절연층
125: 상부 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 매립 절연층 155: 채널 패드
162, 164: 충전 절연층 170: 콘택 플러그
173: 기판 콘택 175: 관통 비아
180: 상부 콘택 플러그 190: 셀 영역 절연층

Claims (10)

  1. 제1 기판 상에 회로 소자들을 형성하여 제1 반도체 구조물을 준비하는 단계;
    상기 제1 반도체 구조물 상에 제2 반도체 구조물을 이루는 제2 기판을 형성하는 단계;
    상기 제2 기판의 상면 상에, 제1 방향을 따라 연장되는 제1 층간 절연층들 및 제1 희생층들을 교대로 적층하여 적층 구조물의 제1 적층 영역을 형성하는 단계;
    상기 제1 적층 영역 상에, 상기 제1 방향을 따라 연장되는 제2 층간 절연층들 및 제2 희생층들을 교대로 적층하여 상기 적층 구조물의 제2 적층 영역을 형성하는 단계;
    상기 제2 적층 영역을 일부 제거하여, 상기 제1 방향에서 서로 이격되는 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들을 채우는 제1 충전 절연층을 형성하는 단계;
    상기 제1 방향을 따라 상기 제1 개구부들의 사이에서, 상기 제2 적층 영역을 일부 제거하여, 제2 개구부를 형성하는 단계;
    상기 제2 개구부를 통해 노출된 상기 제2 희생층들을 제거하는 단계;
    상기 제2 희생층들이 제거된 영역들 및 상기 제2 개구부를 채우는 제2 충전 절연층을 형성함으로써, 상기 제1 및 제2 충전 절연층들을 포함하는 하부 분리 영역을 형성하는 단계;
    상기 제1 및 제2 충전 절연층들 상에, 상기 제1 방향을 따라 연장되는 제3 층간 절연층들 및 제3 희생층들을 교대로 적층하여 상기 적층 구조물의 제3 적층 영역을 형성하는 단계;
    상기 적층 구조물을 관통하는 채널 구조물들을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 제1 방향으로 연장되며, 상기 하부 분리 영역의 상기 제1 및 제2 충전 절연층들의 일부를 노출하는 제3 개구부들을 형성하는 단계;
    상기 제3 개구부들을 통해 노출된 상기 제1 내지 제3 희생층들을 제거하는 단계; 및
    상기 제1 내지 제3 희생층들이 제거된 영역들 각각에 도전성 물질을 채워 제1 내지 제3 게이트 전극들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제1 항에 있어서,
    상기 제2 개구부를 통해 노출된 상기 제2 희생층들을 제거하는 단계에서, 상기 제2 희생층들이 제거되어 터널부들이 형성되고, 상기 터널부들을 통해 상기 제1 충전 절연층이 노출되는 반도체 장치의 제조방법.
  3. 제1 항에 있어서,
    상기 제3 개구부들은 상기 하부 분리 영역을 사이에 두고 상기 제1 방향을 따라 서로 이격되어 배치되는 반도체 장치의 제조방법.
  4. 제1 항에 있어서,
    상기 제2 충전 절연층은 상기 제1 충전 절연층과 다른 증착 방식으로 형성하는 반도체 장치의 제조방법.
  5. 제1 항에 있어서,
    상기 하부 분리 영역의 상기 제1 방향을 따른 폭은 500 nm 내지 2000 nm의 범위인 반도체 장치의 제조방법.
  6. 제1 항에 있어서,
    상기 제2 게이트 전극들 중 적어도 일부는 접지 선택 트랜지스터를 이루는 반도체 장치의 제조방법.
  7. 제6 항에 있어서,
    상기 제1 게이트 전극들 중 적어도 일부는 소거 제어 트랜지스터를 이루는 반도체 장치의 제조방법.
  8. 기판의 상면 상에, 제1 방향을 따라 연장되는 하부 층간 절연층들 및 하부 희생층들을 교대로 적층하여 적층 구조물의 하부 적층 영역을 형성하는 단계;
    상기 하부 적층 영역을 일부 제거하여, 상기 제1 방향에서 서로 이격되는 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들을 채우는 제1 충전 절연층을 형성하는 단계;
    상기 제1 방향을 따라 상기 제1 개구부들의 사이에서, 상기 하부 적층 영역을 일부 제거하여, 제2 개구부를 형성하는 단계;
    상기 제2 개구부를 통해 노출된 상기 하부 희생층들을 제거하는 단계;
    상기 하부 희생층들이 제거된 영역 및 상기 제2 개구부를 채우는 제2 충전 절연층을 형성하는 단계;
    상기 제1 및 제2 충전 절연층들 상에, 상기 제1 방향을 따라 연장되는 상부 층간 절연층들 및 상부 희생층들을 교대로 적층하여 상기 적층 구조물의 상부 적층 영역을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 제1 방향으로 연장되며, 상기 제1 및 제2 충전 절연층들의 일부를 관통하는 제3 개구부들을 형성하는 단계;
    상기 제3 개구부들을 통해 상기 하부 및 상부 희생층들을 제거하는 단계; 및
    상기 하부 및 상부 희생층들이 제거된 영역들에 도전성 물질을 채워 게이트 전극들을 형성하는 단계를 포함하고,
    상기 제3 개구부들은 상기 제1 방향을 따라 서로 이격되어 배치되고, 상기 제3 개구부들의 사이에 상기 제1 및 제2 충전 절연층들이 잔존하는 반도체 장치의 제조방법.
  9. 제8 항에 있어서,
    상기 제1 개구부들 각각의 상기 제1 방향에서의 제1 길이는 상기 제2 개구부의 상기 제1 방향에서의 제2 길이보다 큰 반도체 장치의 제조방법.
  10. 기판의 상면 상에, 층간 절연층들 및 희생층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 희생층들 중 적어도 하나의 희생층을 관통하도록 상기 적층 구조물을 상면으로부터 일부 제거하여, 제1 방향에서 서로 이격되는 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들을 채우는 제1 충전 절연층을 형성하는 단계;
    상기 제1 방향을 따라 상기 제1 개구부들의 사이에서, 상기 적어도 하나의 희생층을 관통하도록 상기 적층 구조물을 상면으로부터 일부 제거하여, 제2 개구부를 형성하는 단계;
    상기 제2 개구부를 통해 노출된 상기 적어도 하나의 희생층을 제거하는 단계; 및
    상기 적어도 하나의 희생층이 제거된 영역 및 상기 제2 개구부에 제2 충전 절연층을 형성하는 단계를 포함하고,
    상기 적어도 하나의 희생층은 상기 제1 방향을 따라 상기 제1 개구부들의 사이에서 전체가 제거되는 반도체 장치의 제조방법.
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