CN116234318A - 用于制造半导体器件的方法 - Google Patents

Abstract

一种制造半导体器件的方法，包括：形成第一衬底和第一衬底上的第二衬底；通过在第二衬底上交替堆叠第一层间绝缘层和牺牲层来形成第一堆叠区域；通过在第一堆叠区域上交替堆叠第二层间绝缘层和牺牲层来形成第二堆叠区域；通过部分地去除第二堆叠区域来形成在第一方向上彼此间隔开的第一开口；在第一开口中形成第一填充绝缘层；通过部分地去除第一开口之间的第二堆叠区域来形成第二开口；去除通过第二开口暴露的第二牺牲层；通过在第二开口和去除了第二牺牲层的区域中形成第二填充绝缘层，来形成包括第一填充绝缘层和第二填充绝缘层的下分离区域。

Description

用于制造半导体器件的方法

相关申请的交叉引用

本申请要求于2021年12月6日在韩国知识产权局提交的韩国专利申请No.10-2021-0173085的优先权，该韩国专利申请的公开内容通过引用整体并入本文。

技术领域

实施例涉及半导体器件和包括该半导体器件的数据存储系统。

背景技术

在用于数据存储的数据存储系统中，可能需要能够存储大容量数据的半导体器件。因此，已经考虑了一种用于增加半导体器件的数据存储容量的方法。

发明内容

实施例可以通过提供一种用于制造半导体器件的方法来实现，该方法包括：通过在第一衬底上形成电路器件来制备第一半导体结构；在第一半导体结构上形成构成第二半导体结构的第二衬底；通过在第二衬底的上表面上交替堆叠在第一方向上延伸的第一层间绝缘层和第一牺牲层来形成堆叠结构的第一堆叠区域；通过在第一堆叠区域上交替堆叠在第一方向上延伸的第二层间绝缘层和第二牺牲层来形成堆叠结构的第二堆叠区域；通过部分地去除所述第二堆叠区域来形成在第一方向上彼此间隔开的第一开口；形成填充第一开口的第一填充绝缘层；通过部分地去除在第一方向上在第一开口之间的第二堆叠区域来形成第二开口；去除通过第二开口暴露的第二牺牲层；通过形成填充第二开口和去除了第二牺牲层的区域的第二填充绝缘层，来形成包括第一填充绝缘层和第二填充绝缘层的下分离区域；通过在第一填充绝缘层和第二填充绝缘层上交替堆叠在第一方向上延伸的第三层间绝缘层和第三牺牲层，来形成堆叠结构的第三堆叠区域；形成穿过堆叠结构的沟道结构；形成第三开口，该第三开口穿过堆叠结构，在第一方向上延伸，并暴露下分离区域的第一填充绝缘层和第二填充绝缘层的一部分；去除通过第三开口暴露的第一牺牲层、第二牺牲层和第三牺牲层；以及通过在去除了第一牺牲层、第二牺牲层和第三牺牲层的区域中分别填充导电材料，来形成第一栅电极、第二栅电极和第三栅电极。

实施例可以通过提供一种用于制造半导体器件的方法来实现，该方法包括：通过在衬底的上表面上交替堆叠在第一方向上延伸的下层间绝缘层和下牺牲层来形成堆叠结构的下堆叠区域；通过部分地去除下堆叠区域来形成在第一方向上彼此间隔开的第一开口；形成填充第一开口的第一填充绝缘层；通过部分地去除第一开口之间的下堆叠区域来形成第二开口；去除通过第二开口暴露的下牺牲层的一部分；形成填充第二开口和去除了下牺牲层的区域的第二填充绝缘层；通过在第一填充绝缘层和第二填充绝缘层上交替堆叠在第一方向上延伸的上层间绝缘层和上牺牲层，来形成堆叠结构的上堆叠区域；形成第三开口，该第三开口穿过堆叠结构，在第一方向上延伸，并暴露第一填充绝缘层和第二填充绝缘层的一部分；通过第三开口去除上牺牲层和下牺牲层；以及通过在去除了上牺牲层和下牺牲层的区域中填充导电材料来形成栅电极，其中，第三开口在第一方向上彼此间隔开，并且第一填充绝缘层和第二填充绝缘层保留在第三开口之间。

实施例可以通过提供一种用于制造半导体器件的方法来实现，该方法包括：通过在衬底的上表面上交替堆叠层间绝缘层和牺牲层来形成堆叠结构；通过在堆叠结构的上表面处部分地去除堆叠结构来形成在第一方向上彼此间隔开的第一开口，以穿过牺牲层中的至少一个牺牲层；形成填充第一开口的第一填充绝缘层；通过在第一开口之间在堆叠结构的上表面处部分地去除堆叠结构来形成第二开口，使得第二开口穿过至少一个牺牲层；去除通过第二开口暴露的至少一个牺牲层；以及在第二开口和去除了至少一个牺牲层的区域中形成第二填充绝缘层，其中，至少一个牺牲层从第一开口之间被完全去除。

附图说明

通过参考附图详细描述示例性实施例，各特征对于本领域技术人员将是显而易见的，在附图中：

图1是根据示例实施例的半导体器件的示意性平面图。

图2A至图2D是根据示例实施例的半导体器件的示意性截面图。

图3A和图3B是根据示例实施例的半导体器件的区域的局部放大图。

图4是根据示例实施例的半导体器件的栅电极的分解透视图。

图5A至图5C是根据示例实施例的半导体器件的示意性局部放大图。

图6是根据示例实施例的半导体器件的示意性截面图。

图7A至图17B是根据示例实施例的制造半导体器件的方法中的各阶段的示意性截面图和局部放大的平面图。

图18是示意性地示出了根据示例实施例的包括半导体器件的数据存储系统的图。

图19是示意性地示出了根据示例实施例的包括半导体器件的数据存储系统的透视图。

图20是示意性地示出了根据示例实施例的半导体封装的截面图。

具体实施方式

图1是根据示例实施例的半导体器件的示意性平面图。

图2A至图2D是根据示例实施例的半导体器件的示意性截面图。图2A至图2D分别示出了图1沿线I-I’、线II-II’、线III-III’和线IV-IV’截取的横截面。

图3A和图3B是根据示例实施例的半导体器件的区域的局部放大图。图3A和图3B分别是示出了图2B的部分“A”和图2D的部分“B”的放大图。

参考图1至图3B，半导体器件100可以包括外围电路区域PERI和存储单元区域CELL，外围电路区域PERI可以是包括第一衬底201的第一半导体结构，存储单元区域CELL可以是包括第二衬底101的第二半导体结构。存储单元区域CELL可以在外围电路区域PERI上。在实施方式中，存储单元区域CELL可以在外围电路区域PERI下方。

外围电路区域PERI可以包括：第一衬底201；在第一衬底201中的源/漏区205和器件分离层210；以及在第一衬底201上的电路器件220、电路接触插塞270、电路布线线路280和外围区域绝缘层290。

第一衬底201可以具有沿X方向和Y方向(例如，在X-Y平面中)延伸的上表面。有源区域可以通过器件分离层210限定在第一衬底201中。包括杂质的源/漏区205可以在有源区域的一部分中。第一衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一衬底201可以是体晶片或外延层。如本文中所使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B或A和B。

电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源/漏区205可以在电路栅电极225的两侧处的第一衬底201中。

电路接触插塞270和电路布线线路280可以形成电连接到电路器件220和源/漏区205的电路布线结构。电路接触插塞270可以具有圆柱形状，并且电路布线线路280可以具有直线形状。电路接触插塞270和电路布线线路280可以包括导电材料，例如钨(W)、铜(Cu)、铝(A1)等，并且电路接触插塞270和电路布线线路280中的每一个还可以包括扩散阻挡层。在实施方式中，可以对电路接触插塞270和电路布线线路280的层数和布置进行各种改变。

外围区域绝缘层290可以在第一衬底201上以覆盖电路器件220。外围区域绝缘层290可以由绝缘材料形成，并且可以包括一个或多个绝缘层。

存储单元区域CELL可以具有第一区域至第三区域R1、R2和R3，并且可以包括第二衬底101、堆叠在第二衬底101上的栅电极130、与栅电极130交替堆叠的层间绝缘层120、在第一区域R1中并且穿过栅电极130的堆叠结构的沟道结构CH、穿过栅电极130的堆叠结构并(例如，在X方向上纵向地)延伸的第一分离区域MS1以及第二分离区域MS2a和MS2b、穿过栅电极130中的下栅电极130L并且在第二区域R2中的下分离区域GC、以及在第二区域R2中连接到栅电极130的焊盘区域130P并竖直地(例如，在Z方向上)延伸的接触插塞170。如本文所用，术语“第一”、“第二”等仅用于识别和区分，并不旨在暗示或要求顺序包含(例如，可以在不暗示或要求存在第一元件或第二元件的情况下对第三元件和第四元件进行描述)。

存储单元区域CELL还可以包括衬底绝缘层121、在栅电极130下方的第一水平导电层102和第二水平导电层104、在第二区域R2中的栅电极130下方的水平绝缘层110、穿过栅电极130的一部分的上分离区域SS、在第二区域R2中并穿过栅电极130的堆叠结构的支撑结构DCH、连接到第二衬底101并竖直地延伸的衬底接触部173、从存储单元区域CELL延伸到外围电路区域PERI的穿通孔175、在沟道结构CH和接触插塞170上的上接触插塞180、以及覆盖栅电极130的单元区域绝缘层190。

在存储单元区域CELL中，第一区域R1可以是栅电极130竖直地堆叠并设置有沟道结构CH的区域，并且可以是设置存储单元的区域。第二区域R2可以是栅电极130延伸以具有不同长度的区域，并且可以与第三区域R3一起与用于将存储单元电连接到外围电路区域PERI的区域相对应。第二区域R2可以在至少一个方向(例如，X方向)上设置在第一区域R1的至少一端。第三区域R3可以在第二区域R2的外侧，并且可以是未设置第二衬底101的区域。

第二衬底101可以具有板层形状，并且可以用作半导体器件100的公共源极线的至少一部分。第二衬底101可以具有沿X方向和Y方向延伸的上表面。第二衬底101可以包括导电材料。在实施方式中，第二衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。在实施方式中，IV族半导体可以包括硅、锗或硅-锗。第二衬底101还可以包括杂质。第二衬底101可以是诸如多晶硅层之类的多晶半导体层，或者可以是外延层。

第一水平导电层102和第二水平导电层104可以在第一区域R1中顺序地堆叠在第二衬底101的上表面上。第一水平导电层102可以不延伸到第二区域R2，并且第二水平导电层104可以延伸到第二区域R2。第一水平导电层102可以用作半导体器件100的公共源极线的一部分，并且可以例如与第二衬底101一起用作公共源极线。如图2C的放大图所示，在沟道层140周围，第一水平导电层102可以直接连接到沟道层140。

第二水平导电层104可以在第二区域R2的未设置第一水平导电层102和水平绝缘层110的区域中与第二衬底101接触。第二水平导电层104可以在该区域中覆盖第一水平导电层102或水平绝缘层110的端部，并且可以在该区域中弯曲以延伸到第二衬底101上。在实施方式中，该区域可以在第二区域R2中与第一分离区域MS 1以及第二分离区域MS2a和MS2b的外侧表面接触，并且可以是围绕第一分离区域MS1以及第二分离区域MS2a和MS2b的区域。

第一水平导电层102和第二水平导电层104可以包括半导体材料，例如，多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂有与第二衬底101的导电类型相同的导电类型的杂质的层，并且第二水平导电层104可以是掺杂层，或者可以是包括从第一水平导电层102扩散的杂质的层。在实施方式中，第二水平导电层104的材料可以包括绝缘层。

水平绝缘层110可以在第二区域R2的至少一部分中位于第二衬底101上，并位于与第一水平导电层102相同的水平上。水平绝缘层110可以包括在第二区域R2中交替堆叠在第二衬底101上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体器件100的工艺中被第一水平导电层102部分地代替后剩余的层。

水平绝缘层110可以包括氧化硅、氮化硅、碳化硅、或氮氧化硅。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。在实施方式中，第一水平绝缘层111可以由与层间绝缘层120相同的材料形成，并且第二水平绝缘层112可以由与层间绝缘层120不同的材料形成。

衬底绝缘层121可以在第三区域R3中，并且可以穿透第二衬底101、水平绝缘层110和第二水平导电层104。衬底绝缘层121还可以在第一区域R1和第二区域R2中，并且可以在例如设置有穿通孔175的区域中。衬底绝缘层121的下表面可以与第二衬底101的下表面共面，或者可以在低于第二衬底101的下表面的水平上。衬底绝缘层121可以包括绝缘材料，例如氧化硅、氮化硅、碳化硅或氮氧化硅。

栅电极130可以堆叠在第二衬底101上以竖直地间隔开，以与层间绝缘层120一起形成堆叠结构。堆叠结构可以包括竖直地堆叠的下堆叠结构和上堆叠结构。在实施方式中，堆叠结构可以形成为单个堆叠结构。

栅电极130从底部起可以包括：构成用于擦除操作的擦除晶体管的擦除栅电极130E、构成地选择晶体管的栅极的下栅电极130L、构成多个存储单元的存储栅电极130M、以及构成串选择晶体管的栅极的上栅电极130U。可以根据半导体器件100的容量来确定构成存储单元的存储栅电极130M的数量。在实施方式中，擦除栅电极130E和下栅电极130L各自可以存在两个。在实施方式中，擦除栅电极130E、下栅电极130L和上栅电极130U可以分别是一个或两个或更多个，并且可以具有与存储栅电极130M相同或不同的结构。

擦除栅电极130E可以在下栅电极130L下方，并且可以用于使用栅极感应漏极泄漏(GIDL)现象的擦除操作。在实施方式中，擦除栅电极130E还可以在上栅电极130U上。在实施方式中，栅电极130中的一些栅电极(例如，与下栅电极130L或上栅电极130U相邻的存储栅电极130M)可以是虚设栅电极。

在实施方式中，如图1所示，栅电极130可以由第一分离区域MS1在Y方向上彼此分离，第一分离区域MS1从第一区域R1和第二区域R2连续地延伸。在实施方式中，一对第一分离区域MS1之间的栅电极130可以形成一个存储块。在实施方式中，栅电极130中的一些栅电极(例如，存储栅电极130M)可以分别在一个存储块中形成一层。

栅电极130可以在第一区域R1和第二区域R2中垂直地堆叠以彼此间隔开，并且可以以不同的长度从第一区域R1延伸到第二区域R2以在第二区域R2的一部分中形成阶梯结构。栅电极130可以在Y方向上具有阶梯结构。由于阶梯结构，在栅电极130中，下部的栅电极130与上部的栅电极130相比可以进一步延伸。在实施方式中，每个栅电极130可以具有上表面从层间绝缘层120和另一个栅电极130在向上方向上暴露的区域。该区域可以被称为焊盘区域130P。在每个栅电极130中，焊盘区域130P可以是包括栅电极130在X方向上的端部的区域。栅电极130可以在焊盘区域130P中分别连接到接触插塞170。栅电极130可以在焊盘区域130P中具有增加的厚度。

栅电极130可以包括金属材料，例如，钨(W)。在实施方式中，栅电极130可以包括多晶硅材料或金属硅化物材料。在实施方式中，栅电极130还可以包括扩散阻挡层，并且该扩散阻挡层可以包括例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。

层间绝缘层120可以在栅电极130之间。与栅电极130类似，层间绝缘层120可以在与第二衬底101的上表面垂直的方向(Z方向)上彼此间隔开，并且可以在X方向上(例如，纵向)延伸。层间绝缘层120可以包括绝缘材料，例如，氧化硅或氮化硅。

沟道结构CH可以分别形成存储单元串，并且可以在第一区域R1中的第二衬底101上形成行和列的同时彼此间隔开。沟道结构CH可以在X-Y平面中形成网格图案，或者可以在一个方向上呈锯齿形形状。沟道结构CH可以具有柱状形状，并且根据纵横比可以具有朝向第二衬底101变窄的倾斜侧表面。在实施方式中，在第一区域R1的端部处的沟道结构CH中的至少一些可以是虚设沟道。在实施方式中，如图1所示，9个沟道结构CH可以在沿Y方向相邻的第一分离区域MS1以及第二分离区域MS2a和MS2b之间以锯齿形布置。在实施方式中，14个或19个沟道结构CH可以在沿Y方向相邻的第一分离区域MS1以及第二分离区域MS2a和MS2b之间。

沟道结构CH可以包括竖直地堆叠的第一沟道结构CH1和第二沟道结构CH2。沟道结构CH可以具有在下部中的第一沟道结构CH1与在上部中的第二沟道结构CH2连接的结构，并且由于连接区域中的宽度差异，可以具有弯曲部分。在实施方式中，可以对在Z方向上堆叠的沟道结构的数量进行各种改变。

每个沟道结构CH可以包括布置在沟道孔中的沟道层140、栅极电介质层145、沟道掩埋绝缘层150和沟道焊盘155。如图2C的放大图所示，沟道层140可以具有围绕位于沟道层140中的沟道掩埋绝缘层150的环形形状。在实施方式中，沟道层140可以具有柱状形状，例如，圆柱或棱柱，而没有沟道掩埋绝缘层150。沟道层140可以在下部中连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅之类的半导体材料。

栅极电介质层145可以在栅电极130与沟道层140之间。在实施方式中，栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层中，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或它们的组合。在实施方式中，栅极电介质层145的至少一部分可以沿栅电极130在水平方向上延伸。

沟道焊盘155可以仅在上部中的第二沟道结构CH2的上端上。沟道焊盘155可以包括例如掺杂的多晶硅。

沟道层140、栅极电介质层145和沟道掩埋绝缘层150可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。具有相对厚的厚度的上层间绝缘层125可以在第一沟道结构CH1和第二沟道结构CH2之间。可以根据实施例对层间绝缘层120和上层间绝缘层125的厚度和形状进行各种改变。

支撑结构DCH可以在第二区域R2中的第二衬底101上在形成行和列的同时彼此间隔开。如图1所示，支撑结构DCH可以在四个方向上围绕每个接触插塞170。在实施方式中，可以对支撑结构DCH的布置进行各种改变。支撑结构DCH可以具有柱状形状，并且根据纵横比可以具有朝向第二衬底101变窄的倾斜侧表面。

支撑结构DCH可以在X-Y平面中具有圆形形状、椭圆形形状或类似形状。在实施方式中，支撑结构DCH的直径或最大宽度可以大于沟道结构CH的直径或最大宽度。支撑结构DCH可以具有与沟道结构CH的内部结构相同或不同的内部结构。在实施方式中，支撑结构DCH可以不包括导电层，并且可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。

第一分离区域MS1以及第二分离区域MS2a和MS2b可以穿过栅电极130在X方向上(例如，纵向)延伸。第一分离区域MS1以及第二分离区域MS2a和MS2b可以彼此平行。第一分离区域MS1以及第二分离区域MS2a和MS2b可以完全穿过堆叠在第二衬底101上的栅电极130，并且可以进一步穿过第一水平导电层102和第二水平导电层104以及水平绝缘层110，以连接到第二衬底101。第一分离区域MS1可以在X方向上作为单层(例如，连续地)延伸，并且第二分离区域MS2a和MS2b可以在一对第一分离区域MS1之间间歇地(例如，不连续地)延伸，或者可以仅在某些区域中。在实施方式中，在X方向上，第二中心分离区域MS2a可以在第一区域R1中作为单层连续地延伸，并且可以在第二区域R2中不连续地延伸。第二辅助分离区域MS2b可以仅在第二区域R2中，并且可以在X方向上不连续地延伸。在实施方式中，第一分离区域MS1以及第二分离区域MS2a和MS2b的布置顺序和数量可以变化。

分离绝缘层105可以在第一分离区域MS1以及第二分离区域MS2a和MS2b中。在实施方式中，分离绝缘层105可以具有由于高纵横比而朝向第二衬底101宽度减小的形状，或者可以具有垂直于第二衬底101的上表面的侧表面。分离绝缘层105可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。

如图1所示，上分离区域SS可以在第一分离区域MS1与第二中心分离区域MS2a之间以及第二中心分离区域MS2a之间的第一区域R1中在X方向上延伸。上分离区域SS可以在第二区域R2和第一区域R1的一部分中以穿过包括栅电极130中最上面的上栅电极130U在内的栅电极130。如图2C所示，上分离区域SS可以使例如总共三个栅电极130在Y方向上彼此分离。在实施方式中，可以对由上分离区域SS分离的栅电极130的数量进行各种改变。上分离区域SS可以包括上分离绝缘层103。上分离绝缘层103可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。

下分离区域GC可以在第二区域R2的一部分中穿过下栅电极130L。在实施方式中，如图1所示，在平面图中，每个下分离区域GC可以在包括在第二区域R2中在X方向上彼此间隔开的第二中心分离区域MS2a之间的区域在内的区域中。下分离区域GC可以在沿X方向的两侧上与第二中心分离区域MS2a接触。在平面图中，下分离区域GC可以具有诸如矩形、圆角矩形形状或椭圆形形状之类的形状。下栅电极130L可以在一对第一分离区域MS1之间被在X方向上以行布置的下分离区域GC和第二中心分离区域MS2a彼此分离或划分成多个。这在下面参考图4更详细地描述。

如图3A所示，下分离区域GC可以包括穿过下栅电极130L且在X方向上彼此间隔开的第一填充绝缘层162和在第一填充绝缘层162之间的第二填充绝缘层164。第一填充绝缘层162可以在上部中的下栅电极130L上的层间绝缘层120的上表面上方延伸。每个第一填充绝缘层162可以在去除了下栅电极130L的区域中在上表面上具有凹陷，该凹陷具有向下凸起的形状。第二填充绝缘层164可以包括在中心部分中竖直地延伸的竖直区域164V、从竖直区域164V水平地(例如，向外地)延伸且在与下栅电极130L相同的水平上的水平区域164H、以及在第一填充绝缘层162的在最上面的部分中的上表面上的上部区域164U。上部区域164U可以填充第一填充绝缘层162中的凹陷，并且可以具有基本平坦的上表面。

第一填充绝缘层162和第二填充绝缘层164可以在上部中的下栅电极130L上沿层间绝缘层120的上表面水平地延伸到包括第一区域R1在内的整个区域中。在实施方式中，在第一填充绝缘层162和第二填充绝缘层164穿过下栅电极130L的区域中的第一填充绝缘层162和第二填充绝缘层164可以被称为下分离区域GC。

下分离区域GC在Y方向上可以具有比第二中心分离区域MS2a的第一宽度W1更宽的第二宽度W2。第二宽度W2可以与下分离区域GC中的第一填充绝缘层162和第二填充绝缘层164的整个宽度相对应。在实施方式中，第二宽度W2可以等于第一宽度W1，或比第一宽度W1窄。在下分离区域GC中，在X方向上的第一长度L1可以大于在Y方向上的宽度W2。在实施方式中，第一长度L1的范围可以在从约500nm至约2,000nm的范围内，例如，从约800nm至约1,600nm。在实施方式中，第一填充绝缘层162的第二长度L2(例如，在X方向上)可以比第二填充绝缘层164的水平区域164H的第三长度L3长。第二填充绝缘层164的竖直区域164V的第四长度L4(例如，在X方向上)可以比第二长度L2短。

第一填充绝缘层162和第二填充绝缘层164可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。第一填充绝缘层162和第二填充绝缘层164可以包括相同的材料或不同的材料。在实施方式中，第一填充绝缘层162和第二填充绝缘层164可以包括与层间绝缘层120相同的材料。在这种情况下，可能无法区分第一填充绝缘层162与第二填充绝缘层164之间的界面、以及第一填充绝缘层162和第二填充绝缘层164与层间绝缘层120之间的界面。

在实施方式中，第一填充绝缘层162可以包括与层间绝缘层120相同的材料，并且第二填充绝缘层164可以包括与层间绝缘层120不同的材料。在这种情况下，第一填充绝缘层162和第二填充绝缘层164之间的界面可以是可区分的。在实施方式中，第一填充绝缘层162可以包括氧化硅，并且第二填充绝缘层164可以包括氮氧化硅，或者可以包括包含杂质的氧化硅。该杂质可以是例如碳(C)或氮(N)。

在下分离区域GC中，第一填充绝缘层162和第二填充绝缘层164可以通过不同的工艺形成。在实施方式中，下分离区域GC可以不包括在一个工艺中形成的单个绝缘层，而是可以包括通过如上所述的不同工艺形成的第一填充绝缘层162和第二填充绝缘层164，并且形成在下分离区域GC上的栅电极130可以具有平坦的上表面和下表面。在实施方式中，下栅电极130L可以包括多个下栅电极130L，最下面的存储栅电极130M可以不具有人字形形状(例如，在向下方向上弯曲以面对下分离区域GC)，并且可以具有基本平坦的上表面和下表面。因此，可以防止诸如在栅电极130之间出现漏电流的缺陷。

接触插塞170可以在第二区域R2中连接到最上面的栅电极130的焊盘区域130P。接触插塞170可以穿过单元区域绝缘层190的至少一部分，并且可以连接到栅电极130的在向上方向上暴露的每个焊盘区域130P。在实施方式中，接触插塞170可以穿过焊盘区域130P下方的栅电极130，并且可以穿过水平绝缘层110、第二水平导电层104和第二衬底101，以连接到外围电路区域PERI中的电路布线线路280。在这种情况下，接触插塞170可以通过单独的绝缘层与焊盘区域130P下方的栅电极130间隔开，并且还可以与第二水平导电层104和第二衬底101间隔开。

接触插塞170可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)或它们的合金。在实施方式中，接触插塞170可以在其中具有气隙。

衬底接触部173可以穿过单元区域绝缘层190，并且可以连接到第二衬底101。衬底接触部173可以具有与接触插塞170相同或相似的形状，并且可以包括与接触插塞170相同的材料。

穿通孔175可以在第二衬底101之外，并且可以延伸穿过存储单元区域CELL到外围电路区域PERI。穿通孔175可以连接存储单元区域CELL的上接触插塞180和外围电路区域PERI的电路布线线路280。在实施方式中，穿通孔175可以在其中牺牲层118(参见图14A)保留而未被栅电极130代替的区域中穿过牺牲层118和层间绝缘层120的堆叠结构。穿通孔175可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)或它们的合金。

上接触插塞180可以构成电连接到存储单元区域CELL中的存储单元的单元布线结构。上接触插塞180可以连接到沟道结构CH、接触插塞170、衬底接触部173和穿通孔175，并且可以电连接到沟道结构CH和栅电极130。在实施方式中，如图所示，上接触插塞180可以具有插塞的形式，或者可以具有直线形式。在实施方式中，可以对构成单元布线结构的插塞和布线的数量进行各种改变。上接触插塞180可以包括金属，例如钨(W)、铜(Cu)、铝(Al)等。

单元区域绝缘层190可以覆盖第二衬底101、第二衬底101上的栅电极130、以及外围区域绝缘层290。单元区域绝缘层190可以由绝缘材料形成，并且可以设置为多个绝缘层。

图4是根据示例实施例的半导体器件的栅电极的分解透视图。

参考图4，示出了图1的一对第一分离区域MS1之间的栅电极130中的一部分。

在栅电极130的上部中的上栅电极130U可以是串选择线。上栅电极130U可以在Y方向上被上分离区域SS和第二中心分离区域MS2a分离成六个子上栅电极130Ua、130Ub、130Uc、130Ud、130Ue和130Uf。子上栅电极130Ua、130Ub、130Uc、130Ud、130Ue和130Uf可以分别连接到不同的接触插塞以独立地接收电信号。在实施方式中，栅电极130中的两个最上面的栅电极130可以与上栅电极130U相对应，或者可以改变上栅电极130U的数量。

上栅电极130U下方的存储栅电极130Mn可以具有由第二分离区域MS2a和MS2b形成的凹槽，并且可以是一层。最下面的存储栅电极130M0也可以具有其中第二分离区域MS2a和MS2b穿过的区域，或者可以是一层。在图4中，示出了存储栅电极130M中的最上面的存储栅电极130Mn和最下面的存储栅电极130M0，并且其他存储栅电极130M可以分别以类似的方式作为单层。

在栅电极130中，存储栅电极130M下方的下栅电极130L可以是地选择线，并且可以被下分离区域GC和第二中心分离区域MS2a划分为三个子下栅电极130La、130Lb和130Lc。每个下分离区域GC可以连接在X方向上并排布置的第二中心分离区域MS2a，以在Y方向上完全地划分下栅电极130L。子下栅电极130La、130Lb和130Lc可以分别连接到不同的接触插塞以独立地接收电信号。在实施方式中，可以在两个或更多个的范围内对一对第一分离区域MS1之间的子下栅电极130Ga、130Gb和130Gc的数量进行各种改变。在实施方式中，与下栅电极130L类似，擦除栅电极130E(参见图1)也可以包括多个子栅电极。然而，擦除栅电极130E可以接收相同的电信号。

图5A至图5C是根据示例实施例的半导体器件的示意性局部放大图。图5A和图5B示出了与图3A相对应的区域，并且图5C示出了包括与图3A相对应的区域的区域。

参考图5A，在半导体器件100a的下分离区域GC中，第二填充绝缘层164的竖直区域164V的下端的位置可以与图3A的实施例的位置不同。在实施方式中，竖直区域164V的下端可以部分地凹入(例如，穿透)擦除栅电极130E。因此，擦除栅电极130E可以具有由上表面上的竖直区域164V形成的凹陷。可以根据实施例对凹陷的深度进行各种改变。在实施方式中，第一填充绝缘层162的下端也可以部分地穿透擦除栅电极130E。

可以在形成第二开口OP2的工艺(该工艺将在下面参考图11A至图11D描述)期间，通过形成第二开口OP2以部分地凹入形成擦除栅电极130E的第一牺牲层118E来制造这种结构。

参考图5B，在半导体器件100b的下分离区域GC中，与图3A的实施例不同，第一填充绝缘层162可以具有平坦的上表面，而不是在上表面中具有凹陷。此外，第二填充绝缘层164可以仅具有竖直区域164V和水平区域164H，而没有上部区域164U(参见图3A)。因此，第二填充绝缘层164可以不延伸到下分离区域GC之外(例如延伸到第一区域R1等中)，而可以仅在下分离区域GC中。

在实施方式中，第一填充绝缘层162和第二填充绝缘层164的上表面可以具有减小的厚度以与在下栅电极130L的上表面上的层间绝缘层120的上表面共面。在这种情况下，第一填充绝缘层162可以不延伸到下分离区域GC的外部，并且可以仅在下分离区域GC中。

可以在第一填充绝缘层162和第二填充绝缘层164的平坦化工艺(该工艺将在下面参见图14A和图14B进行描述)期间，通过调整要去除的第一填充绝缘层162和第二填充绝缘层164的深度来制造这种结构。

参考图5C，在半导体器件100c中，与图1至图3B的实施例不同，栅电极130可以不包括擦除栅电极130E。因此，构成下分离区域GC的第一填充绝缘层162和第二填充绝缘层164可以位于第二水平导电层104上。因此，在一些实施例中，可以省略擦除栅电极130E，或者可以改变擦除栅电极130E的数量。

图6是根据示例实施例的半导体器件的示意性截面图。图6示出了与图2A相对应的区域。

参考图6，半导体器件100d可以具有其中外围电路区域PERI和存储单元区域CELL以晶片键合方法竖直地键合的结构。为此，外围电路区域PERI还可以包括第一键合过孔295和第一键合焊盘298，并且存储单元区域CELL还可以包括单元布线线路185、第二键合过孔195、第二键合焊盘198和第二衬底101上的钝化层199。

第一键合过孔295可以在最上面的电路布线线路280上以连接到电路布线线路280。第一键合焊盘298的至少一部分可以在第一键合过孔295上连接到第一键合过孔295。第一键合焊盘298可以连接到存储单元区域CELL的第二键合焊盘198。第一键合焊盘298与第二键合焊盘198一起可以根据外围电路区域PERI和存储单元区域CELL的接合提供电连接路径。第一键合过孔295和第一键合焊盘298可以包括导电材料，例如铜(Cu)。

单元布线线路185可以在上接触插塞180下方，并且可以连接到第二键合过孔195。单元布线线路185可以由导电材料形成，例如钨(W)、铝(Al)或铜(Cu)。

第二键合过孔195和第二键合焊盘198可以在单元布线线路185下方。第二键合过孔195可以连接单元布线线路185和第二键合焊盘198，并且第二键合焊盘198可以接合到外围电路区域PERI的第一键合焊盘298。第二键合过孔195和第二键合焊盘198可以包括导电材料，例如铜(Cu)。

钝化层199可以在第二衬底101上以保护第二衬底101，并且可以包括绝缘材料。穿通孔175的上表面可以通过钝化层199暴露以用作输入/输出焊盘等。穿通孔175的上端的结构可以不必暴露，并且可以根据实施例进行各种改变。

外围电路区域PERI和存储单元区域CELL可以分别形成半导体结构，并且可以通过第一键合焊盘298和第二键合焊盘198以铜(Cu)-铜(Cu)键合的方式接合。除了铜(Cu)-铜(Cu)键合之外，外围电路区域PERI和存储单元区域CELL可以另外通过电介质-电介质键合来接合。电介质-电介质键合可以是电介质层的接合，这些电介质层分别形成外围区域绝缘层290的一部分和单元区域绝缘层190的一部分，并分别围绕第一键合焊盘298和第二键合焊盘198。因此，外围电路区域PERI和存储单元区域CELL可以在没有单独的粘合层的情况下接合。

图7A至图17B是根据示例实施例的制造半导体器件的方法中的各阶段的示意性截面图和局部放大的平面图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A示出了与图2B相对应的截面，图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B和图17B示出了与图2C相对应的截面，并且图9C、图9D、图11C、图11D和图16C示出了与下分离区域GC相对应的区域的平面图。

参考图7A和图7B，可以在第一衬底201上形成包括电路器件220和电路布线结构的外围电路区域PERI，并且可以形成第二衬底101、水平绝缘层110、第二水平导电层104和衬底绝缘层121，其中，存储单元区域CELL设置在外围电路区域PERI上。

首先，可以在第一衬底201中形成器件分离层210，并且可以在第一衬底201上顺序地形成电路栅极电介质层222和电路栅电极225。可以在例如浅沟槽分离(STI)工艺中形成器件分离层210。可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成电路栅极电介质层222和电路栅电极225。在实施方式中，电路栅极电介质层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物形成。接下来，可以在电路栅极电介质层222和电路栅电极225的两个侧壁上形成间隔物层224和源/漏区205。在实施方式中，间隔物层224可以包括多个层。接下来，可以执行离子注入工艺以形成源/漏区205。

在电路布线结构中，可以通过部分地形成外围区域绝缘层290、蚀刻并去除其一部分、然后填充导电材料来形成电路接触插塞270。可以通过例如沉积导电材料然后对其进行图案化来形成电路布线线路280。

外围区域绝缘层290可以包括多个绝缘层。外围区域绝缘层290可以在形成电路布线结构的相应操作中部分地形成，并且可以部分地形成在最上面的电路布线线路280上。最后，可以形成外围区域绝缘层290以覆盖电路器件220和电路布线结构。

接下来，可以在外围区域绝缘层290上形成第二衬底101。第二衬底101可以由例如多晶硅形成，并且可以在CVD工艺中形成。构成第二衬底101的多晶硅可以包括杂质。

可以在第二衬底101上交替堆叠构成水平绝缘层110的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在后续工艺中其一部分被图2A的第一水平导电层102部分地替代的层。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。在实施方式中，第一水平绝缘层111可以由与层间绝缘层120相同的材料形成，并且第二水平绝缘层112可以由与牺牲层118(参见图14A)相同的材料形成。可以通过在一些区域中(例如，在第二衬底101的第二区域R2中)进行图案化工艺来部分地去除水平绝缘层110。

第二水平导电层104可以形成在水平绝缘层110上，并且可以在去除了水平绝缘层110的区域中与第二衬底101接触。因此，第二水平导电层104可以沿水平绝缘层110的端部弯曲，可以覆盖该端部，并且可以延伸到第二衬底101上。

可以在包括其中穿通孔175(参见图2A)将位于的区域在内的区域中形成衬底绝缘层121以穿过第二衬底101。可以通过去除第二衬底101的一部分、水平绝缘层110的一部分和第二水平导电层104的一部分，并且然后在其中埋入绝缘材料来形成衬底绝缘层121。在埋入绝缘材料之后，可以使用化学机械抛光(CMP)工艺进一步执行平坦化工艺。因此，衬底绝缘层121的上表面可以与第二水平导电层104的最上表面基本共面。

参考图8A和图8B，可以在第二水平导电层104上交替堆叠层间绝缘层120和第一牺牲层118E以形成堆叠结构的第一堆叠区域ST1，并且可以在第一堆叠区域ST1上交替堆叠层间绝缘层120和第二牺牲层118L以形成堆叠结构的第二堆叠区域ST2。

第一牺牲层118E可以在后续工艺中用擦除栅电极130E(参见图2A)代替，并且第二牺牲层118L可以在后续工艺中用下栅电极130L(参见图2A)代替。第一牺牲层118E和第二牺牲层118L可以由与层间绝缘层120的材料不同的材料形成。在实施方式中，层间绝缘层120可以由氧化硅或氮化硅形成，并且第一牺牲层118E和第二牺牲层118L可以由硅、氧化硅、碳化硅或氮化硅形成，并且与层间绝缘层120的材料不同。在实施方式中，层间绝缘层120的厚度可以不都相同。此外，层间绝缘层120以及第一牺牲层118E和第二牺牲层118L的厚度、以及构成它们的层的数量可以相比于根据实施例所示的那些进行各种改变。

在实施方式中，第二堆叠区域ST2的最上面的部分可以由第二牺牲层118L形成，而不是由层间绝缘层120形成。此外，可以将第一堆叠区域ST1的最上面的层间绝缘层120分类到第二堆叠区域ST2中，根据描述方式，可以以不同的方式对第一堆叠区域ST1和第二堆叠区域ST2进行划分或解释。在实施方式中，第一堆叠区域ST1和第二堆叠区域ST2可以被称为下堆叠区域，并且第一牺牲层118E和第二牺牲层118L可以被称为下牺牲层。

参考图9A和图9B，可以去除第二堆叠区域ST2的一部分以形成在X方向上彼此间隔开的第一开口OP1。

首先，可以在光刻工艺中对第一掩模层ML1进行图案化，并且可以使用第一掩模层ML1执行蚀刻工艺以形成第一开口OP1。如图9C所示，第一开口OP1可以在形成有下分离区域GC(参见图1)的区域中形成为在X方向上彼此间隔开。第一开口OP1可以形成为在X方向上位于下分离区域GC的两侧上。第一开口OP1可以被设计为具有矩形图案，并且可以被实现为具有矩形形状、具有圆角的矩形形状或椭圆形形状。

在实施方式中，如图9D所示，在平面图中，第一开口OP1可以在下分离区域GC的在Y方向上的两侧处彼此连接。在实施方式中，第一开口OP1可以具有矩形环(例如，闭环)形状，并且可以是下分离区域GC中的单个开口。在实施方式中，当下分离区域GC在Y方向上具有较长的长度时，第一开口OP1可以形成在下分离区域GC的在Y方向上的两侧。在实施方式中，第一开口OP1和随后形成的第二开口OP2(参见图11C)可以被形成为旋转90度。

如图9A中的放大图所示，第一开口OP1可以在Z方向上延伸，可以完全穿过第二牺牲层118L，并且可以延伸以具有比第一牺牲层118E的上表面高的水平(例如，每个第一开口OP1的底部的水平可以比第一牺牲层118E的上表面的水平高)。第一开口OP1可以形成为暴露在第一开口OP1的下部中的第二牺牲层118L下方的层间绝缘层120。在实施方式中，第一开口OP1可以部分地穿过在下部中的第二牺牲层118L下方的层间绝缘层120。

在实施方式中，第一开口OP1可以完全穿过在下部中的第二牺牲层118L下方的层间绝缘层120。在实施方式中，第一开口OP1可以形成为完全穿过在下部中的第二牺牲层118L下方的层间绝缘层120，并部分地凹入或穿透第一牺牲层118E的上部。

参考图10A和图10B，可以形成填充第一开口OP1的第一填充绝缘层162。

第一填充绝缘层162可以填充第一开口OP1，并且可以延伸到第二堆叠区域ST2的上表面上。第一填充绝缘层162可以在与第一开口OP1相对应的上表面中具有凹陷。可以根据实施例对第一填充绝缘层162的在第二堆叠区域ST2的上表面上的厚度进行各种改变。

第一填充绝缘层162可以包括绝缘材料，例如正硅酸四乙酯(TEOS)氧化物、高密度等离子体(HDP)氧化物等。可以通过例如CVD或PVD工艺来形成第一填充绝缘层162。第一填充绝缘层162可以包括与第二牺牲层118L的材料不同的材料。在实施方式中，第一填充绝缘层162可以包括例如与层间绝缘层120相同的材料。

参考图11A至图11D，可以去除第二堆叠区域ST2的一部分以形成第二开口OP2。

首先，可以在光刻工艺中对第二掩模层ML2进行图案化，并且可以使用第二掩模层ML2执行蚀刻工艺以形成第二开口OP2。第二开口OP2可以形成为在保留在第一开口OP1之间的第二堆叠区域ST2的在X方向上的中心部分中穿透第二堆叠区域ST2。如图11C所示，在形成有下分离区域GC(参考图1)的区域中，第二开口OP2可以在第一方向上形成在第一开口OP1之间。第二开口OP2可以被设计为在平面图中具有矩形图案，并且可以被实现为具有矩形形状、具有圆角的矩形形状或椭圆形形状。

第二开口OP2可以具有在X方向和Y方向上比第一开口OP1更短的长度。在实施方式中，可以考虑第二牺牲层118L在平面图中的范围来确定第二开口OP2的尺寸，该第二牺牲层118L可以在后续工艺中被通过第二开口OP2引入的蚀刻剂蚀刻。

在实施方式中，如图11D所示，第二开口OP2可以形成为在Y方向上具有与第一开口OP1相同的长度。在这种情况下，在最终形成的下分离区域GC中，第二填充绝缘层164(参见图3A)在平面图中可以具有其在Y方向上的两端相对凸出地突出的形状。

如图11A中的放大图所示，第二开口OP2可以在Z方向上延伸以完全穿过第二牺牲层118L，并且可以延伸到比第一牺牲层118E的上表面高的水平处。第二开口OP2可以形成为暴露在下部中的第二牺牲层118L下方的层间绝缘层120。在实施方式中，第二开口OP2的深度可以与第一开口OP1的深度基本相同。

在实施方式中，例如，如图5A所示，第二开口OP2可以形成为完全穿过在下部中的第二牺牲层118L下方的层间绝缘层120，并且使第一牺牲层118E的上部部分地凹入。

参考图12A和图12B，可以去除第二牺牲层118L的通过第二开口OP2暴露的部分。

可以通过例如湿法蚀刻工艺相对于层间绝缘层120和第一填充绝缘层162选择性地去除第二牺牲层118L。因此，可以形成从第二开口OP2水平地延伸的第一隧穿部分TL1。第一填充绝缘层162可以通过第一隧穿部分TL1的端部暴露。

参考图13A和图13B，可以形成填充第二开口OP2和第一隧穿部分TL1的第二填充绝缘层164。

第二填充绝缘层164可以填充第一隧穿部分TL1和第二开口OP2，并且可以延伸到第一填充绝缘层162的上表面上。可以形成第二填充绝缘层164以在去除了第二牺牲层118L的区域中制备包括第一填充绝缘层162和第二填充绝缘层164的下分离区域GC。

第二填充绝缘层164可以填充第一填充绝缘层162的上表面中的凹陷。可以根据实施例对第二填充绝缘层164的在第一填充绝缘层162的上表面上的厚度进行各种改变。可以通过与第一填充绝缘层162不同的沉积方法来形成第二填充绝缘层164。可以通过例如ALD工艺来形成第二填充绝缘层164。

第二填充绝缘层164可以包括绝缘材料，例如氧化硅或氮氧化硅，并且还可以包括杂质。在实施方式中，第二填充绝缘层164可以包括例如与层间绝缘层120和第一填充绝缘层162相同的材料。

在实施方式中，在形成第一开口OP1和形成第一填充绝缘层162之后，可以形成第二开口OP2和第二填充绝缘层164以制备下分离区域GC，而无需通过单个光刻工艺和蚀刻工艺来形成下分离区域GC。因此，在X方向上具有相对长的长度的下分离区域GC的中心部分中可以不形成凹陷。

参考图14A和图14B，可以对第二填充绝缘层164的上表面进行平坦化，并且可以在第二填充绝缘层164上形成堆叠结构的第三堆叠区域ST3。

首先，可以通过CMP工艺等对第二填充绝缘层164的上表面进行平坦化。因此，第二填充绝缘层164在上表面中可以不具有凹陷。接下来，可以交替堆叠层间绝缘层120以及第三牺牲层118M和第四牺牲层118U以形成第三堆叠区域ST3。最下面的第三牺牲层118M可以具有基本平坦的下表面，并且因此第三牺牲层118M和第四牺牲层118U可以具有基本平坦的下表面。在实施方式中，第三堆叠区域ST3可以被称为上堆叠区域，并且第三牺牲层118M和第四牺牲层118U可以被称为上牺牲层。

可以在形成第三堆叠区域ST3的过程中形成下沟道牺牲层116。在形成第三堆叠区域ST3的下部区域ST3a之后，可以形成下沟道牺牲层116以穿过第一堆叠区域ST1、第二堆叠区域ST2和第三堆叠区域ST3的下部区域ST3a，并延伸至第二衬底101。下沟道牺牲层116可以形成在与第一沟道结构CH1(参见图2C)相对应的区域中。此外，下沟道牺牲层116还可以形成在与支撑结构DCH(参见图1)相对应的区域中。下沟道牺牲层116可以包括例如多晶硅。

接下来，在第二区域R2中，可以使用掩模层重复执行针对牺牲层118的光刻工艺和蚀刻工艺，使得上部中的牺牲层118比下部中的牺牲层118延伸得更短。因此，牺牲层118可以以预定单元形成阶梯结构。接下来，可以进一步形成阶梯结构上的牺牲层118，以较厚地形成位于每个区域中的最上面的部分中的牺牲层。阶梯结构的形成可以分别在第三堆叠区域ST3的下部区域ST3a和上部区域ST3b上执行，或者可以同时执行。

接下来，可以形成覆盖牺牲层118和层间绝缘层120的堆叠结构的单元区域绝缘层190的一部分。接下来，可以进一步形成穿过第三堆叠区域ST3的上部区域ST3b并连接到下沟道牺牲层116的上沟道牺牲层。

参考图15A和图15B，可以形成穿过堆叠结构的沟道结构CH。

首先，如图15B所示，可以去除包括第四牺牲层118U在内的牺牲层118的一部分和层间绝缘层120的一部分以形成上分离区域SS。为了形成上分离区域SS，可以使用单独的掩模层来暴露其中要形成上分离区域SS的区域，并且可以从最上面的部分开始去除预定数量的牺牲层118和预定数量的层间绝缘层120，并且可以沉积绝缘材料以形成上分离绝缘层103。

接下来，可以去除下沟道牺牲层11 6和上沟道牺牲层以形成沟道孔，并且可以掩埋沟道孔以形成沟道结构CH。在实施方式中，可以在沟道孔中依次形成栅极电介质层145、沟道层140、沟道掩埋绝缘层150和沟道焊盘155以形成沟道结构CH。沟道层140可以形成在沟道结构CH中的栅极电介质层145上。沟道掩埋绝缘层150可以形成为填充沟道结构CH，并且可以是绝缘材料。在实施方式中，沟道层140中的空间可以填充有导电材料，而不是沟道掩埋绝缘层150。沟道焊盘155可以由例如多晶硅的导电材料形成。

在形成沟道结构CH之后，也可以以类似的方式形成支撑结构DCH(参见图1)。在实施方式中，可以去除下沟道牺牲层116和上沟道牺牲层以形成支撑孔，并且可以用绝缘材料填充支撑孔以形成支撑结构DCH。

参照图16A至图16C，可以形成穿过堆叠结构并延伸到第二衬底101的第三开口OP3，可以形成第一水平导电层102，并且可以通过第三开口OP3去除牺牲层118以形成第二隧穿部分TL2。

首先，可以进一步形成单元区域绝缘层190，并且可以在与第一分离区域MS1以及第二分离区域MS2a和MS2b(见图1)相对应的位置处形成第三开口OP3。第三开口OP3可以形成为具有在X方向上延伸的沟槽形状。如图16C所示，在包括下分离区域GC的区域中，第三开口OP3可以在X方向上彼此间隔开，下分离区域GC位于它们之间。第三开口OP3可以形成为在下分离区域GC的在X方向上的两侧上穿过下分离区域GC的一部分。因此，可以通过第三开口OP3的一部分暴露下分离区域GC的第一填充绝缘层162和第二填充绝缘层164。在实施方式中，第三开口OP3可以形成为接触下分离区域GC，而不穿过下分离区域GC，以暴露第一填充绝缘层162和第二填充绝缘层164。

接下来，可以部分地去除水平绝缘层110。可以在第三开口OP3中形成单独的牺牲间隔物层的同时，通过回蚀工艺暴露第二水平绝缘层112。可以选择性地去除暴露的第二水平绝缘层112，并且然后可以去除在暴露的第二水平绝缘层112下方和上方的第一水平绝缘层111。可以通过例如湿法蚀刻工艺去除水平绝缘层110。在去除第一水平绝缘层111的过程中，也可以一起去除暴露在去除了第二水平绝缘层112的区域中的栅极电介质层145的一部分。在通过在去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102之后，可以去除第三开口OP3中的牺牲间隔物层。通过该过程，第一水平导电层102可以形成在第一区域R1中，并且水平绝缘层110可以保留在第二区域R2中。

接下来，可以例如使用湿法蚀刻相对于层间绝缘层120以及第一填充绝缘层162和第二填充绝缘层164来选择性地去除牺牲层118。因此，可以在层间绝缘层120之间形成第二隧穿部分TL2。

参考图17A和图17B，可以在第二隧穿部分TL2中形成栅电极130，并且可以在第三开口OP3中形成分离绝缘层105。

当栅极电介质层145的一部分沿栅电极130水平延伸时，在该操作中，栅极电介质层145的一部分可以在栅电极130之前形成。栅电极130的导电材料可以包括例如金属、多晶硅或金属硅化物材料。

在形成栅电极130之后，可以在第三开口OP3中填充绝缘材料以形成分离绝缘层105。

接下来，同时参考图2A至图2D，可以形成连接到栅电极130的接触插塞170，并且可以进一步形成上接触插塞180，以制造半导体器件100。

图18是示意性地示出了包括根据示例实施例的半导体器件的数据存储系统的图。

参考图18，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或多个半导体器件1100的存储设备，或者是包括该存储设备的电子设备。在实施方式中，数据存储系统1000可以是包括一个或多个半导体器件1100的固态驱动设备(SSD)、通用串行总线(USB)、计算系统、医疗设备或通信设备。

半导体器件1100可以是非易失性存储器件，例如上面参考图1至图6描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和第一结构1100F上的第二结构1100S。在实施方式中，第一结构1100F可以与第二结构1100S相邻。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及每条位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。

在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2以及上晶体管UT1和UT2之间的多个存储单元晶体管MCT。可以根据实施例对下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量进行各种改变。

在实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。

在实施方式中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1或上擦除控制晶体管UT2中的至少一个可以用于使用栅极感应漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。

公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL、以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一结构1100F延伸到第二结构1100S内的第一连接布线1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S内的第二连接布线1125电连接到页缓冲器1120。

在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个被选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S内的输入/输出连接布线1135电连接到逻辑电路1130。

控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在实施方式中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。

处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口1221。可以通过NAND接口1221来传输用于控制半导体器件1100的控制命令、要写入到半导体器件1100的存储单元晶体管MCT中的数据、要从半导体器件1100的存储单元晶体管MCT读取的数据等。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。

图19是示意性地示出了包括根据示例实施例的半导体器件的数据存储系统的透视图。

参考图19，根据示例实施例的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、至少一个半导体封装2003和DRAM 2004。半导体封装2003和DRAM2004可以通过形成在主衬底2001上的布线图案2005连接到控制器2002。

主衬底2001可以包括连接器2006，该连接器2006包括可以耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy中的任何一个接口来与外部主机进行通信。在实施方式中，数据存储系统2000可以由通过连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装2003的电源管理集成电路(PMIC)。

控制器2002可以将数据写入半导体封装2003或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。

DRAM 2004可以是缓冲存储器，该缓冲存储器减小可以是数据存储空间的半导体封装2003和外部主机之间的速度差异。包括在数据存储系统2000中的DRAM 2004也可以作为一种高速缓冲存储器操作，并且可以在对半导体封装2003的控制操作中提供临时存储数据的空间。当DRAM 2004包括在数据存储系统2000中时，除了控制半导体封装2003的NAND控制器之外，控制器2002还可以包括控制DRAM 2004的DRAM控制器。

半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、半导体芯片2200中的每一个的下表面上的粘合层2300、电连接半导体芯片2200中的每一个和封装衬底2100的连接结构2400、以及覆盖位于封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。

封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以与图18的输入/输出焊盘1101相对应。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参考图1至图6描述的半导体器件。

在实施方式中，连接结构2400可以是电连接输入/输出焊盘2210和封装上焊盘2130的键合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过键合布线工艺彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在实施方式中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构彼此电连接，而不是通过键合布线工艺的连接结构2400彼此电连接。

在实施方式中，控制器2002和半导体芯片2200可以被包括在一(1)个封装中。在实施方式中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的单独的插入衬底上，并且控制器2002和半导体芯片2200可以通过形成在插入衬底上的布线彼此连接。

图20是示意性地示出了根据示例实施例的半导体封装的截面图。图20示出了图19的半导体封装2003的示例实施例，并概念性地示出了沿图19的半导体封装2003的线V-V’截取的区域。

参考图20，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、在封装衬底主体部分2120的上表面上的封装上焊盘2130(参见图19)、在封装衬底主体部分2120的下表面上或从该下表面暴露的下焊盘2125、电连接封装衬底主体部分2120中的封装上焊盘2130和下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图19所示的数据存储系统2000的主衬底2001的布线图案2005。

每个半导体芯片2200可以包括半导体衬底3010，以及依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围布线3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(参见图18)的栅极接触插塞3235。如上面参考图1至图6所述，每个半导体芯片2200还可以包括下分离区域GC，该下分离区域GC穿过构成地选择晶体管的下栅电极130L并包括第一填充绝缘层162和第二填充绝缘层164。

每个半导体芯片2200可以包括电连接到第一结构3100的外围布线3110并延伸到第二结构3200内的贯通布线3245。贯通布线3245可以在栅极堆叠结构3210之外，并且可以进一步穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的输入/输出焊盘2210(参见图19)。

通过总结和回顾，在提高半导体器件的数据存储容量的方法中，半导体器件可以包括三维布置的存储单元，而不是二维布置的存储单元。

可以通过多个蚀刻工艺形成对构成地选择晶体管的栅电极进行分隔的第一填充绝缘层和第二填充绝缘层，从而提供能够制造具有改进的可靠性的半导体器件的半导体器件制造方法。

一个或多个实施例可以提供具有改进的可靠性的半导体器件。

一个或多个实施例可以提供一种包括具有改进的可靠性的半导体器件的数据存储系统。

本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：

通过在第一衬底上形成电路器件来制备第一半导体结构；

在所述第一半导体结构上形成构成第二半导体结构的第二衬底；

通过在所述第二衬底的上表面上交替堆叠在第一方向上延伸的第一层间绝缘层和第一牺牲层来形成堆叠结构的第一堆叠区域；

通过在所述第一堆叠区域上交替堆叠在所述第一方向上延伸的第二层间绝缘层和第二牺牲层来形成所述堆叠结构的第二堆叠区域；

通过部分地去除所述第二堆叠区域来形成在所述第一方向上彼此间隔开的第一开口；

形成填充所述第一开口的第一填充绝缘层；

通过部分地去除在所述第一方向上在所述第一开口之间的所述第二堆叠区域来形成第二开口；

去除通过所述第二开口暴露的所述第二牺牲层；

通过形成填充所述第二开口和去除了所述第二牺牲层的区域的第二填充绝缘层，来形成包括所述第一填充绝缘层和所述第二填充绝缘层的下分离区域；

通过在所述第一填充绝缘层和所述第二填充绝缘层上交替堆叠在所述第一方向上延伸的第三层间绝缘层和第三牺牲层，来形成所述堆叠结构的第三堆叠区域；

形成穿过所述堆叠结构的沟道结构；

形成第三开口，所述第三开口穿过所述堆叠结构，在所述第一方向上延伸，并暴露所述下分离区域的所述第一填充绝缘层和所述第二填充绝缘层的一部分；

去除通过所述第三开口暴露的所述第一牺牲层、所述第二牺牲层和所述第三牺牲层；以及

通过在去除了所述第一牺牲层、所述第二牺牲层和所述第三牺牲层的区域中分别填充导电材料，来形成第一栅电极、第二栅电极和第三栅电极。

2.根据权利要求1所述的方法，其中，去除通过所述第二开口暴露的所述第二牺牲层包括：通过去除所述第二牺牲层来形成隧穿部分，使得所述第一填充绝缘层通过所述隧穿部分暴露。

3.根据权利要求1所述的方法，其中：

所述第二半导体结构包括第一区域和第二区域，所述第二区域在所述第一区域的端部处，并且所述第一牺牲层、所述第二牺牲层和所述第三牺牲层在所述第二区域中在所述第一方向上延伸不同的长度，以及

所述第一开口和所述第二开口是在所述第二区域中形成的。

4.根据权利要求1所述的方法，其中，所述第三开口穿过所述下分离区域的一部分。

5.根据权利要求1所述的方法，其中，所述第三开口在所述第一方向上彼此间隔开，所述下分离区域位于所述第三开口之间。

6.根据权利要求1所述的方法，其中，所述第二开口穿过保留在所述第一开口之间的所述第二堆叠区域的中心。

7.根据权利要求1所述的方法，其中，所述第二开口穿过所述第二堆叠区域的所有所述第二牺牲层，并延伸到比所述第一堆叠区域的所述第一牺牲层的上表面高的水平。

8.根据权利要求1所述的方法，其中，所述第三牺牲层具有基本平坦的下表面。

9.根据权利要求1所述的方法，其中，所述第二填充绝缘层通过与所述第一填充绝缘层的沉积方法不同的沉积方法形成。

10.根据权利要求1所述的方法，其中，所述第一填充绝缘层和所述第二填充绝缘层包括相同的材料。

11.根据权利要求1所述的方法，其中，所述下分离区域在所述第一方向上的宽度在约500nm至约2，000nm的范围内。

12.根据权利要求1所述的方法，其中，所述第一牺牲层中的两个第一牺牲层和所述第二牺牲层中的两个第二牺牲层在与所述第二衬底的上表面垂直的方向上堆叠。

13.根据权利要求1所述的方法，其中，至少一个第二栅电极形成地选择晶体管。

14.根据权利要求13所述的方法，其中，所述第二栅电极分别被所述第三开口和所述下分离区域分离开。

15.根据权利要求13所述的方法，其中，至少一个第一栅电极形成擦除控制晶体管。

16.一种用于制造半导体器件的方法，所述方法包括：

通过在衬底的上表面上交替堆叠在第一方向上延伸的下层间绝缘层和下牺牲层来形成堆叠结构的下堆叠区域；

通过部分地去除所述下堆叠区域来形成在所述第一方向上彼此间隔开的第一开口；

形成填充所述第一开口的第一填充绝缘层；

通过部分地去除所述第一开口之间的所述下堆叠区域来形成第二开口；

去除通过所述第二开口暴露的所述下牺牲层的一部分；

形成填充所述第二开口和去除了所述下牺牲层的区域的第二填充绝缘层；

通过在所述第一填充绝缘层和所述第二填充绝缘层上交替堆叠在所述第一方向上延伸的上层间绝缘层和上牺牲层，来形成所述堆叠结构的上堆叠区域；

形成第三开口，所述第三开口穿过所述堆叠结构，在所述第一方向上延伸，并暴露所述第一填充绝缘层和所述第二填充绝缘层的一部分；

通过所述第三开口去除所述上牺牲层和所述下牺牲层；以及

通过在去除了所述上牺牲层和所述下牺牲层的区域中填充导电材料来形成栅电极，

其中：

所述第三开口在所述第一方向上彼此间隔开，并且

所述第一填充绝缘层和所述第二填充绝缘层保留在所述第三开口之间。

17.根据权利要求16所述的方法，其中，所述第一开口中的每一个第一开口在所述第一方向上的第一长度比所述第二开口在所述第一方向上的第二长度长。

18.根据权利要求16所述的方法，其中，所述第一填充绝缘层和所述第二填充绝缘层在垂直于所述第一方向的第二方向上的总宽度比所述第三开口中的每一个第三开口在所述第二方向上的宽度宽。

19.一种用于制造半导体器件的方法，所述方法包括：

通过在衬底的上表面上交替堆叠层间绝缘层和牺牲层来形成堆叠结构；

通过在所述堆叠结构的上表面处部分地去除所述堆叠结构来形成在第一方向上彼此间隔开的第一开口，以穿过所述牺牲层中的至少一个牺牲层；

形成填充所述第一开口的第一填充绝缘层；

通过在所述第一开口之间在所述堆叠结构的上表面处部分地去除所述堆叠结构来形成第二开口，使得所述第二开口穿过所述至少一个牺牲层；

去除通过所述第二开口暴露的所述至少一个牺牲层；以及

在所述第二开口和去除了所述至少个牺牲层的区域中形成第二填充绝缘层，

其中，所述至少一个牺牲层从所述第一开口之间被完全去除。

20.根据权利要求19所述的方法，其中：

形成所述第二填充绝缘层包括：在所述第一填充绝缘层的上表面上形成所述第二填充绝缘层，以及

所述方法还包括：在形成所述第二填充绝缘层之后，对所述第二填充绝缘层的上表面进行平坦化。

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