CN115811885A - 制造三维半导体存储器装置的方法 - Google Patents

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substrate
insulating layer
contact pad
hole
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金志泳
崔茂林
崔峻荣
成政泰
尹尚希
全祐用
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Samsung Electronics Co Ltd
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Abstract

一种制造三维半导体存储器装置的方法包括在第一基板的第一表面上形成外围电路结构，在第二基板的第一表面上形成单元阵列结构，以及将单元阵列结构附接到外围电路结构，使得第一基板的第一表面和第二基板的第一表面彼此面对。单元阵列结构可以通过在第二基板上形成背侧通路和初步接触焊盘并形成半导体层来形成。孔可以形成为穿透半导体层并暴露初步接触焊盘，并且可以通过去除初步接触焊盘的上部而形成，从而形成与半导体层分离的接触焊盘。该方法可以进一步包括在半导体层上形成堆叠、在堆叠上形成绝缘层、以及形成穿透绝缘层并连接到接触焊盘的接触插塞。

Description

制造三维半导体存储器装置的方法
技术领域
本公开涉及三维半导体存储器装置、其制造方法以及包括该三维半导体存储器装置的电子系统，特别地，涉及包括通过接合焊盘彼此联接的外围电路结构和单元阵列结构的三维半导体存储器装置、其制造方法以及包括该三维半导体存储器装置的电子系统。
背景技术
能够存储大量数据的半导体装置可以用作电子系统的数据存储器(storage)。半导体装置的更高集成度可以有利于满足消费者对大数据存储容量、优越性能和低廉价格的需求。在二维或平面半导体装置的情况下，由于它们的集成度主要由单位存储器单元所占据的面积决定，所以集成度可能受到精细图案形成技术水平的很大影响。然而，用于精细图案的极其昂贵的设备可能对增加二维或平面半导体装置的集成度设置实际限制。因此，最近已经提出了包括三维排列的存储器单元的三维半导体存储器装置。
发明内容
发明构思的示例实施方式提供了一种具有改善的电特性和可靠性的三维半导体存储器装置及其制造方法。
发明构思的示例实施方式提供了一种三维半导体存储器装置及其简化的制造方法。
根据发明构思的一实施方式，一种制造三维半导体存储器装置的方法可以包括：在第一基板的第一表面上形成外围电路结构；在第二基板的第一表面上形成单元阵列结构；以及将单元阵列结构附接到外围电路结构，使得第一基板的第一表面和第二基板的第一表面彼此面对。单元阵列结构的形成可以包括：在第二基板的第一表面上形成背侧通路和初步接触焊盘；形成连接到(例如，接触)背侧通路的顶表面和初步接触焊盘的顶表面的下半导体层；形成穿透下半导体层并暴露初步接触焊盘的穿透孔，并且穿透孔的形成被执行以去除初步接触焊盘的上部，从而形成与下半导体层分离的接触焊盘；在下半导体层上形成堆叠；在堆叠上形成第一层间绝缘层；以及形成穿透接触插塞以穿透第一层间绝缘层并连接到接触焊盘。
根据发明构思的一实施方式，一种制造三维半导体存储器装置的方法可以包括：在第一基板的第一表面上形成外围电路结构；在第二基板的第一表面上形成单元阵列结构；以及将单元阵列结构附接到外围电路结构，使得第一基板的第一表面和第二基板的第一表面彼此面对。单元阵列结构的形成可以包括：在第二基板的第一表面上形成背侧通路和接触焊盘；在背侧通路和接触焊盘上形成下半导体层；在下半导体层上形成堆叠；在堆叠上形成第一层间绝缘层；以及形成穿透接触插塞以穿透第一层间绝缘层并连接到接触焊盘。背侧通路和接触焊盘的形成可以包括：在第二基板上形成第二绝缘层；形成第一穿透孔和第二穿透孔以穿透第二层间绝缘层；以及在第一穿透孔和第二穿透孔中形成导电材料(例如，用导电材料填充第一穿透孔和第二穿透孔)。
根据发明构思的一实施方式，一种三维半导体存储器装置可以包括：第一基板；在第一基板上的外围电路结构；以及提供在外围电路结构上的单元阵列结构。单元阵列结构可以包括单元阵列区和单元阵列接触区。单元阵列结构可以包括：第二基板；堆叠，在第二基板的第一表面和外围电路结构之间；垂直沟道结构，提供在单元阵列区中以穿透堆叠；背侧导电图案，与堆叠间隔开并且第二基板插置在其间；穿透接触插塞，提供在单元阵列接触区中以穿透第二基板并连接到背侧导电图案；背侧通路，从第二基板的第二表面突出；以及接触焊盘，设置在与背侧通路相同的水平，并连接到穿透接触插塞。
根据发明构思的一实施方式，一种三维半导体存储器装置可以包括：第一基板；在第一基板上的外围电路结构；以及提供在外围电路结构上的单元阵列结构。单元阵列结构可以包括单元阵列区和单元阵列接触区。单元阵列结构可以包括：第二基板；堆叠，在第二基板的第一表面和外围电路结构之间；垂直沟道结构，提供在单元阵列区中并以穿透堆叠；背侧导电图案，提供在单元阵列接触区上，并与堆叠间隔开并且第二基板插置在其间；穿透接触插塞，提供在单元阵列接触区中以穿透第二基板；接触焊盘，设置在背侧导电图案和穿透接触插塞之间；以及穿透通路，将背侧导电图案连接到穿透接触插塞。在穿透通路的底表面和穿透接触插塞的顶表面之间的界面可以提供在接触焊盘中。
根据发明构思的一实施方式，一种电子系统可以包括：三维半导体存储器装置，包括第一基板、在第一基板上的外围电路结构和在外围电路结构上的单元阵列结构，单元阵列结构包括单元阵列区和单元阵列接触区；以及控制器，其通过输入/输出焊盘电连接到三维半导体存储器装置，并被配置为控制三维半导体存储器装置。单元阵列结构可以包括：第二基板；堆叠，在第二基板的第一表面和外围电路结构之间；垂直沟道结构，提供在单元阵列区中以穿透堆叠；背侧导电图案，与堆叠间隔开并且第二基板插置在其间；穿透接触插塞，提供在单元阵列接触区中以穿透第二基板并连接到背侧导电图案；背侧通路，从第二基板的第二表面突出；以及接触焊盘，设置在与背侧通路相同的水平，并连接到穿透接触插塞。
根据发明构思的一实施方式，一种制造半导体装置的方法可以包括：在基板上形成单元阵列结构；以及将单元阵列结构附接到外围电路结构。在附接之后，单元阵列结构在基板和外围电路结构之间。形成单元阵列结构可以包括：在基板上形成包括第一孔和第二孔的第一绝缘层，第一孔和第二孔延伸穿过第一绝缘层并暴露基板；通过分别在第一孔和第二孔中形成导电层的部分，在第一孔中形成背侧通路并且在第二孔中形成初步接触焊盘；形成在第一绝缘层上延伸并接触背侧通路和初步接触焊盘的半导体层；形成延伸穿过半导体层并暴露初步接触焊盘的第三孔；通过经由第三孔去除初步接触焊盘的一部分而形成接触焊盘；在半导体层上形成堆叠；在堆叠上形成第二绝缘层；以及形成延伸穿过第二绝缘层并接触接触焊盘的接触插塞。
附图说明
图1是根据发明构思的一实施方式的包括三维半导体存储器装置的电子系统的示意图。
图2是根据发明构思的一实施方式的包括三维半导体存储器装置的电子系统的透视图。
图3和图4是分别沿图2的线I-I'和II-II'截取的截面图，以示出根据发明构思的一实施方式的包括三维半导体存储器装置的半导体封装。
图5是根据发明构思的一实施方式的三维半导体存储器装置的平面图。
图6A和图6B是分别沿图5的线I-I'和II-II'截取的截面图，以示出根据发明构思的一实施方式的三维半导体存储器装置。
图7A是图6A的部分‘A’的放大截面图。
图7B、图7C和图7D是放大截面图，其每个示出了根据发明构思的一实施方式的三维半导体存储器装置的一部分。
图8A、图14A和图15A是沿图5的线I-I'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。
图8B、图14B和图15B是沿图5的线II-II'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。
图9A、图10A、图11A、图12A和图13A是沿图5的线III-III'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。
图9B、图10B、图11B、图12B和图13B是沿图5的线IV-IV'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。
具体实施方式
现在将参照附图更全面地描述发明构思的示例实施方式，附图中显示了示例实施方式。
图1是示意性地示出根据发明构思的一实施方式的包括三维半导体存储器装置的电子系统的图。
参照图1，电子系统1000可以包括三维半导体存储器装置1100和电连接至三维半导体存储器装置1100的控制器1200。电子系统1000可以是包括一个或更多个三维半导体存储器装置1100的存储装置或者包括该存储装置的电子装置。例如，电子系统1000可以是固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或通信系统，其中提供了至少一个三维半导体存储器装置1100。
三维半导体存储器装置1100可以是非易失性存储器装置(例如，在下面将被描述的三维NAND闪速存储器装置)。三维半导体存储器装置1100可以包括第一区域1100F和在第一区域1100F上的第二区域1100S。然而，与附图中所示的不同，第一区域1100F可以设置在第二区域1100S旁边。第一区域1100F可以是外围电路区域，其包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以是存储器单元区域，其包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2以及在位线BL和公共源极线CSL之间的存储器单元串CSTR。
在第二区域1100S中，每个存储器单元串CSTR可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2、以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储器单元晶体管MCT。根据实施方式，第一晶体管LT1和LT2的数量以及第二晶体管UT1和UT2的数量可以各种各样地改变。存储器单元串CSTR可以位于公共源极线CSL和第一区域1100F之间。
例如，第二晶体管UT1和UT2可以包括串选择晶体管，第一晶体管LT1和LT2可以包括接地选择晶体管。第一线LL1和LL2可以用作第一晶体管LT1和LT2的栅电极。字线WL可以用作存储器单元晶体管MCT的栅电极，第二线UL1和UL2可以用作第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和接地选择晶体管LT2。例如，第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的至少一个可以用于使用栅致漏极泄漏(GIDL)现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一线LL1和LL2、字线WL以及第二线UL1和UL2可以通过从第一区域1100F延伸到第二区域1100S的第一互连线1115电连接至解码器电路1110。位线BL可以通过从第一区域1100F延伸到第二区域1100S的第二互连线1125电连接到页缓冲器1120。
在第一区域1100F中，解码器电路1110和页缓冲器1120可以被配置为执行控制操作，该控制操作对选自存储器单元晶体管MCT的至少一个存储器单元晶体管执行。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。三维半导体存储器装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一区域1100F延伸到第二区域1100S的输入/输出互连线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一实施方式中，电子系统1000可以包括由控制器1200控制的多个三维半导体存储器装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。基于特定的固件，处理器1210可以执行控制NAND控制器1220和访问三维半导体存储器装置1100的操作。NAND控制器1220可以包括NAND接口1221，其用于与三维半导体存储器装置1100的通信。NAND接口1221可以用于发送和接收用于控制三维半导体存储器装置1100的控制命令、将被写入三维半导体存储器装置1100的存储器单元晶体管MCT或从其读取的数据等。主机接口1230可以被配置为允许电子系统1000和外部主机之间的通信。如果通过主机接口1230从外部主机提供控制命令，则处理器1210可以响应于该控制命令来控制三维半导体存储器装置1100。
图2是示意性地示出根据发明构思的一实施方式的包括三维半导体存储器装置的电子系统的透视图。
参照图2，电子系统2000可以包括主基板2001以及安装在主基板2001上的控制器2002、一个或更多个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过提供在主基板2001中的互连图案2005连接到控制器2002并彼此连接。
主基板2001可以包括连接器2006，连接器2006包括联接至外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口而改变。例如，电子系统2000可以根据诸如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-PHY等接口之一与外部主机通信。在一实施方式中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000可以进一步包括电力管理集成电路(PMIC)，其用于将从外部主机提供的电力单独提供给控制器2002和半导体封装2003。
控制器2002可以控制半导体封装2003上的写入或读取操作，并且可以提高电子系统2000的操作速度。
DRAM 2004可以是缓冲存储器，其用于缓解由用作数据存储装置的半导体封装2003与外部主机之间的速度差异引起的技术困难。在一实施方式中，电子系统2000中的DRAM 2004可以用作高速缓冲存储器，并且可以用作存储空间，该存储空间用于在对半导体封装2003的控制操作期间临时存储数据。在电子系统2000包括DRAM 2004的情况下，除了用于控制半导体封装2003的NAND控制器之外，控制器2002可以进一步包括用于控制DRAM2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、提供在封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面中的粘合层2300、用于将半导体芯片2200电连接到封装基板2100的连接结构2400、以及提供在封装基板2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。每个输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠3210和存储器沟道结构3220。每个半导体芯片2200可以包括三维半导体存储器装置，这将在下面描述。
连接结构2400可以是(例如)接合线，其用于将输入/输出焊盘2210电连接至封装上焊盘2130。也就是，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以以接合线方式彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在一实施方式中，第一半导体封装2003a和第二半导体封装2003b的每个中的半导体芯片2200可以通过硅通路(TSV)而不是通过提供为接合线形式的连接结构2400彼此电连接。
与图2所示不同，控制器2002和半导体芯片2200可以包括在单个封装中。在一实施方式中，控制器2002和半导体芯片2200可以安装在单独的中介基板上，而不是安装在主基板2001上，并且可以通过提供在中介基板中的互连线彼此连接。
图3和图4是分别沿图2的线I-I'和II-II'截取的截面图，以示出根据发明构思的一实施方式的包括三维半导体存储器装置的半导体封装。
参照图3和图4，半导体封装2003可以包括封装基板2100、在封装基板2100上的半导体芯片2200以及覆盖封装基板2100和半导体芯片2200的模制层2500。
封装基板2100可以包括封装基板主体部分2120、提供在封装基板主体部分2120的顶表面上或在顶表面附近暴露于封装基板主体部分2120外部的上焊盘2130、提供在封装基板主体部分2120的底表面上或在底表面附近暴露于封装基板主体部分2120外部的下焊盘2125、以及提供在封装基板主体部分2120中以将上焊盘2130电连接到下焊盘2125的内部线2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到电子系统2000的主基板2001的互连图案2005，其在图2中显示出。
参照图2和图3，半导体芯片2200可以提供为具有彼此不对齐的侧表面和彼此对齐的其它侧表面。半导体芯片2200可以通过以接合线形式提供的连接结构2400彼此电连接。每个半导体芯片2200可以包括基本相同的元件。
每个半导体芯片2200可以包括半导体基板4010、在半导体基板4010上的第一结构4100和在第一结构4100上的第二结构4200。第二结构4200可以以晶片接合方式连接到第一结构4100。
第一结构4100可以包括外围电路互连线4110和第一接合焊盘4150。第二结构4200可以包括公共源极线4205、提供在公共源极线4205和第一结构4100之间的栅极堆叠4210、提供为穿透栅极堆叠4210的存储器沟道结构4220和分离结构4230、以及分别电连接到存储器沟道结构4220和栅极堆叠4210的字线WL(例如，见图1)的第二接合焊盘4250。例如，第二接合焊盘4250可以通过电连接到存储器沟道结构4220的位线4240和电连接到字线WL的栅极互连线4235分别电连接到存储器沟道结构4220和字线WL。第一结构4100的第一接合焊盘4150和第二结构4200的第二接合焊盘4250可以彼此接触，并且可以彼此联接。第一接合焊盘4150和第二接合焊盘4250之间的联接部分可以由例如铜(Cu)形成或者包括例如铜(Cu)。
每个半导体芯片2200可以进一步包括输入/输出焊盘2210和在输入/输出焊盘2210下方的输入/输出互连线4265。输入/输出互连线4265可以电连接到一些第二接合焊盘4250和一些外围电路互连线4110。
图5是示出根据发明构思的一实施方式的三维半导体存储器装置的平面图。图6A和图6B是分别沿着图5的线I-I'和II-II'截取的截面图，以示出根据发明构思的一实施方式的三维半导体存储器装置。图7A是示出图6A的部分‘A’的放大截面图。图7B、图7C和图7D是放大截面图，其每个示出根据发明构思的一实施方式的三维半导体存储器装置的一部分(例如，图6A的‘B’)。
参照图5、图6A和图6B，根据发明构思的一实施方式的三维半导体存储器装置可以包括第一基板10、在第一基板10上的外围电路结构PS和在外围电路结构PS上的单元阵列结构CS。第一基板10、外围电路结构PS和单元阵列结构CS可以分别对应于参照图3和图4描述的半导体基板4010、在半导体基板4010上的第一结构4100和在第一结构4100上的第二结构4200。
由于外围电路结构PS联接到在其上的单元阵列结构CS，所以三维半导体存储器装置可以具有增加的每单位面积单元容量。此外，外围电路结构PS和单元阵列结构CS可以分开制造，然后可以彼此联接，在这种情况下，可以减少或防止若干热处理工艺对外围晶体管PTR的损坏。因此，可以改善三维半导体存储器装置的电特性和可靠性特性。
在一实施方式中，第一基板10可以是硅基板、硅锗基板、锗基板或包括单晶硅基板和从其生长的单晶外延层的结构。第一基板10可以具有平行于两个不同方向(例如，第一方向D1和第二方向D2)并且垂直于第三方向D3的顶表面。例如，第一至第三方向D1、D2和D3可以彼此正交。可以在第一基板10中提供器件隔离层11。器件隔离层11可以限定第一基板10的有源区。
外围电路结构PS可以提供在第一基板10上，在一实施方式中，外围电路结构PS可以包括外围晶体管PTR、外围接触插塞31、通过外围接触插塞31电连接到外围晶体管PTR的外围电路互连线33、电连接到外围电路互连线33的第一接合焊盘35以及包围它们的第一层间绝缘层30。外围晶体管PTR可以提供在第一基板10的有源区上。外围电路互连线33可以对应于图3和图4的外围电路互连线4110，第一接合焊盘35可以对应于图3和图4的第一接合焊盘4150。
在一实施方式中，在第一方向D1或第二方向D2上测量的外围接触插塞31的宽度可以随着在第三方向D3上的距离(例如，距第一基板10的距离)增加而增加。外围接触插塞31和外围电路互连线33可以由导电材料(例如，金属性材料)中的至少一种形成或者包括导电材料(例如，金属性材料)中的至少一种。
在一实施方式中，外围晶体管PTR可以构成图1的解码器电路1110、页缓冲器1120和逻辑电路1130中的至少一个。更具体地，每个外围晶体管PTR可以包括外围栅极绝缘层21、外围栅电极23、外围盖图案25、外围栅极间隔物27和外围源极/漏极区29。外围栅绝缘层21可以提供在外围栅电极23和第一基板10之间。外围盖图案25可以提供在外围栅电极23上。外围栅极间隔物27可以提供为覆盖外围栅极绝缘层21的侧表面、外围栅电极23的侧表面和外围盖图案25的侧表面。外围源极/漏极区29可以提供在第一基板10的位于外围栅电极23两侧的部分中。外围电路互连线33和第一接合焊盘35可以通过外围接触插塞31电连接到外围晶体管PTR。每个外围晶体管PTR可以是例如NMOS晶体管或PMOS晶体管。
第一层间绝缘层30可以提供在第一基板10上。第一层间绝缘层30可以覆盖第一基板10上的外围晶体管PTR、外围接触插塞31和外围电路互连线33。第一层间绝缘层30可以提供为包括多个绝缘层或者具有多层结构。在一实施方式中，第一层间绝缘层30可以由硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种。第一层间绝缘层30可以不覆盖第一接合焊盘35的顶表面。第一层间绝缘层30可以具有与第一接合焊盘35的顶表面基本共面的顶表面。
单元阵列结构CS可以提供在外围电路结构PS上，在一实施方式中，单元阵列结构CS可以包括第二接合焊盘45、位线BL、堆叠ST和下半导体层195。单元阵列结构CS可以包括单元阵列区CAR和单元阵列接触区EXR。单元阵列接触区EXR可以从单元阵列区CAR在第一方向D1上(或者在第一方向D1的相反方向上)延伸。
第二接合焊盘45、位线BL、堆叠ST和下半导体层195可以分别对应于参照图3和图4描述的第二接合焊盘4250、位线4240、栅极堆叠4210和公共源极线4205。
第二层间绝缘层40、连接接触插塞41、连接电路互连线43和第二接合焊盘45可以提供在第一层间绝缘层30上。这里，第二接合焊盘45可以提供为与外围电路结构PS的第一接合焊盘35接触，连接电路互连线43可以通过连接接触插塞41电连接到第二接合焊盘45，并且第二层间绝缘层40可以提供为包围连接接触插塞41、连接电路互连线43和第二接合焊盘45。
第二层间绝缘层40可以具有包括多个绝缘层的多层结构。在一实施方式中，第二层间绝缘层40可以由硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种。
在一实施方式中，连接接触插塞41的在第一方向D1或第二方向D2上测量的宽度可以随着在第三方向D3上的距离(例如，距第一基板10的距离)增加而减小。连接接触插塞41和连接电路互连线43可以由导电材料(例如，金属性材料)中的至少一种形成，或者包括导电材料(例如，金属性材料)中的至少一种。
第二层间绝缘层40可以不覆盖第二接合焊盘45的底表面。第二层间绝缘层40的底表面可以与第二接合焊盘45的底表面基本共面。每个第二接合焊盘45的底表面可以与第一接合焊盘35中的对应的第一接合焊盘的顶表面直接接触。第一接合焊盘35和第二接合焊盘45可以由金属性材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种形成，或者包括金属性材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种。例如，第一接合焊盘35和第二接合焊盘45可以由铜(Cu)形成或者包括铜(Cu)。第一接合焊盘35和第二接合焊盘45可以在其间没有任何界面的情况下彼此连接，并且可以形成单个物体。第一接合焊盘35和第二接合焊盘45的侧表面被示出为彼此对齐，但是发明构思不限于该示例。例如，当在平面图中观察时，第一接合焊盘35和第二接合焊盘45的侧表面可以彼此间隔开。
与连接接触插塞41接触的位线BL和第一至第三导电线CL1、CL2和CL3可以提供在第二层间绝缘层40的上部。在一实施方式中，位线BL和第一至第三导电线CL1、CL2和CL3可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。位线BL和第一至第三导电线CL1、CL2和CL3可以由导电材料(例如，金属性材料)中的至少一种形成或者包括导电材料(例如，金属性材料)中的至少一种。
第三层间绝缘层50可以提供在第二层间绝缘层40上。第四层间绝缘层60和堆叠ST可以提供在第三层间绝缘层50上，这里，堆叠ST可以被第四层间绝缘层60包围。第三层间绝缘层50和第四层间绝缘层60可以是包括多个绝缘层的多层结构。在一实施方式中，第三层间绝缘层50和第四层间绝缘层60可以由硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种。
位线接触插塞BLCP可以提供在第三层间绝缘层50中。位线接触插塞BLCP可以在第三方向D3上延伸，以将位线BL连接到第一垂直沟道结构VS1，这将在下面描述。
单元接触插塞CCP、源极接触插塞DCP和穿透接触插塞TCP可以提供为穿透第三层间绝缘层50和第四层间绝缘层60。单元接触插塞CCP可以在第三方向D3上延伸，以将第一导电线CL1连接到堆叠ST的栅电极ELa和ELb，这将在下面描述。每个单元接触插塞CCP可以提供为穿透堆叠ST的层间电介质层ILDa和ILDb之一，这将在下面描述。穿透接触插塞TCP可以在第三方向D3上延伸，以将第二导电线CL2连接到背侧导电图案197，这将在下面描述。源极接触插塞DCP可以在第三方向D3上延伸，以将下半导体层195连接到第三导电线CL3。
位线接触插塞BLCP、单元接触插塞CCP和穿透接触插塞TCP可在第一方向D1上彼此间隔开。在第一方向D1和/或第二方向D2上测量的位线接触插塞BLCP、单元接触插塞CCP、源极接触插塞DCP和穿透接触插塞TCP的宽度可以随着在第三方向D3上的距离(例如，距第一基板10的距离)增加而减小。位线接触插塞BLCP、单元接触插塞CCP、源极接触插塞DCP和穿透接触插塞TCP可以由金属性材料中的至少一种(例如，钨)形成，或者包括金属性材料中的至少一种(例如，钨)。
堆叠ST可以提供在第三层间绝缘层50上。堆叠ST可以被第四层间绝缘层60包围。堆叠ST的底表面(即，与第三层间绝缘层50接触的表面)可以与第四层间绝缘层60的底表面基本共面。
在一实施方式中，可以提供多个堆叠ST。当在图5的平面图中观察时，堆叠ST可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。在下文中，为了简洁起见，将仅描述一个堆叠ST，但是其它堆叠ST也可以具有如下描述的基本相同的特征。
堆叠ST可以包括第一堆叠ST1和第二堆叠ST2。第一堆叠ST1可以包括交替堆叠的第一层间电介质层ILDa和第一栅电极ELa，第二堆叠ST2可以包括交替堆叠的第二层间电介质层ILDb和第二栅电极ELb。
第二堆叠ST2可以提供在第一堆叠ST1和第一基板10之间。更具体地，第二堆叠ST2可以提供在第一堆叠ST1的第一层间电介质层ILDa中最底部的第一层间电介质层的底表面上。第二堆叠ST2的第二层间电介质层ILDb中最顶部的第二层间电介质层可以与第一堆叠ST1的第一层间电介质层ILDa中最底部的第一层间电介质层接触，但是发明构思不限于该示例。例如，单个绝缘层可以提供在第二堆叠ST2的第二栅电极ELb中最顶部的第二栅电极与第一堆叠ST1的第一栅电极ELa之间。
第一栅电极ELa和第二栅电极ELb可以由掺杂的半导体材料(例如，掺杂的硅等等)、金属性材料(例如，钨、铜、铝等等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等等)或过渡金属(例如，钛、钽等等)中的至少一种形成，或者包括其中的至少一种。第一层间电介质层ILDa和第二层间电介质层ILDb可以由硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料中的至少一种。例如，第一层间电介质层ILDa和第二层间电介质层ILDb可以由高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)形成，或者包括高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)。
在单元阵列接触区EXR上，第一堆叠ST1和第二堆叠ST2中的每个在第三方向D3上的厚度可以随着离第一垂直沟道结构VS1中最外面的第一垂直沟道结构的距离增加而减小，这将在下文中描述。也就是，第一堆叠ST1和第二堆叠ST2中的每个可以在第一方向D1上具有阶梯结构。
更具体地，第一堆叠ST1的第一栅电极ELa和第二堆叠ST2的第二栅电极ELb在第一方向D1上的长度可以随着离第一基板10的距离增加而增加。当在图5的平面图中观察时，第一栅电极ELa和第二栅电极ELb的侧表面可以在第一方向D1上彼此间隔开特定距离。第二堆叠ST2的第二栅电极ELb中最下面的第二栅电极可以在第一方向D1上具有最小的长度，第一堆叠ST1的第一栅电极ELa中最上面的第一栅电极可以在第一方向D1上具有最大的长度。
第一栅电极ELa和第二栅电极ELb可以包括焊盘部分ELp，焊盘部分ELp提供在单元阵列接触区EXR上。焊盘部分ELp可以设置于在水平方向和垂直方向上彼此不同的位置处。焊盘部分ELp可以在第一方向D1上形成阶梯结构。每个单元接触插塞CCP可以穿透第一层间电介质层ILDa和第二层间电介质层ILDb中的相应一个，并且可以与第一栅电极ELa和第二栅电极ELb中的相应一个的焊盘部分ELp接触。
第一层间电介质层ILDa和第二层间电介质层ILDb中的每个可以提供在第一栅电极ELa和第二栅电极ELb中的相应对之间，并且可以具有与第一栅电极ELa和第二栅电极ELb中的与其接触的相应一个的侧表面对齐的侧表面。也就是，类似于第一栅电极ELa和第二栅电极ELb，第一层间电介质层ILDa和第二层间电介质层ILDb在第一方向D1上的长度可以随着距第一基板10的距离增加而增加。在一实施方式中，第二层间电介质层ILDb中最底部的第二层间电介质层可以在第三方向D3上具有最大厚度，第一层间电介质层ILDa中最顶部的第一层间电介质层可以在第三方向D3上具有最小厚度。然而，发明构思不限于该示例。
垂直沟道孔CH可以形成在单元阵列区CAR上，以在第三方向D3上穿透堆叠ST，第一垂直沟道结构VS1和第二垂直沟道结构VS2可以提供在垂直沟道孔CH中。第一垂直沟道结构VS1可以对应于图3和图4的存储器沟道结构4220。
垂直沟道孔CH也可以形成在单元阵列接触区EXR上，以在第三方向D3上穿透堆叠ST和第四绝缘层60的至少一部分，第三垂直沟道结构VS3可以提供在形成于单元阵列接触区EXR上的垂直沟道孔CH中。
垂直沟道孔CH可以包括第一垂直沟道孔CH1和连接至第一垂直沟道孔CH1的第二垂直沟道孔CH2。在第一方向D1或第二方向D2上测量的第一垂直沟道孔CH1和第二垂直沟道孔CH2的宽度可以随着离第一基板10的距离增加而减小。第一垂直沟道孔CH1和第二垂直沟道孔CH2在第一垂直沟道孔CH1和第二垂直沟道孔CH2彼此连接的边界区域附近可以具有彼此不同的直径。详细地，每个第二垂直通道孔CH2的上直径(例如，上部的直径)可以小于每个第一垂直通道孔CH1的下直径(例如，下部的直径)。第一垂直沟道孔CH1和第二垂直沟道孔CH2可以在边界区域附近形成阶梯结构。然而，发明构思不限于该示例，在一实施方式中，第一至第三垂直沟道结构VS1、VS2和VS3可以提供在被提供为在两个或更多个不同水平处形成阶梯结构的三个或更多个垂直沟道孔CH中，或者可以提供在其侧表面基本平坦而没有这种阶梯结构的垂直沟道孔CH中。
如图6B和图7A所示，第一至第三垂直沟道结构VS1、VS2和VS3中的每个可以包括：导电焊盘PAD，其与第三层间绝缘层50相邻；数据存储图案DSP，其被提供为共形地覆盖第一垂直沟道孔CH1和第二垂直沟道孔CH2中的每个的内侧表面；垂直半导体图案VSP，其被提供为共形地覆盖数据存储图案DSP的侧表面；以及间隙填充绝缘图案VI，其被提供为填充由垂直半导体图案VSP和导电焊盘PAD包围的第一垂直沟道孔CH1和第二垂直沟道孔CH2中的每个的内部空间。垂直半导体图案VSP可以被数据存储图案DSP包围。在一实施方式中，第一至第三垂直沟道结构VS1、VS2和VS3中的每个可以具有圆形、椭圆形或条形底表面。
垂直半导体图案VSP可以提供在数据存储图案DSP和间隙填充绝缘图案VI之间以及在数据存储图案DSP和导电焊盘PAD之间。垂直半导体图案VSP可以具有顶部闭合的管或通心粉结构。数据存储图案DSP可以具有顶部敞开的管或通心粉结构。垂直半导体图案VSP可以由掺杂的半导体材料或未掺杂或本征半导体材料中的至少一种形成，或者包括掺杂的半导体材料或未掺杂或本征半导体材料中的至少一种，并且可以具有多晶结构。在一实施方式中，导电焊盘PAD可以由掺杂的半导体材料或导电材料中的至少一种形成，或者包括掺杂的半导体材料或导电材料中的至少一种。
当在图5的平面图中观察时，第一沟槽TR1和第二沟槽TR2可提供为在第一方向D1上延伸并与堆叠ST交叉。第一沟槽TR1可以提供在单元阵列区CAR中，第二沟槽TR2可以从单元阵列区CAR朝向单元阵列接触区EXR延伸。第一沟槽TR1和第二沟槽TR2中的每个在第一方向D1或第二方向D2上的宽度可以随着离第一基板10的距离增加而减小。
第一分离图案SP1和第二分离图案SP2可以提供为分别填充第一沟槽TR1和第二沟槽TR2。第一分离图案SP1和第二分离图案SP2可以对应于图3和图4的分离结构4230。第二分离图案SP2在第一方向D1上的长度可以大于第一分离图案SP1在第一方向D1上的长度。第一分离图案SP1和第二分离图案SP2的侧表面可以与堆叠ST的第一栅电极ELa和第二栅电极ELb以及第一层间电介质层ILDa和第二层间电介质层ILDb的至少一部分接触。在一实施方式中，第一分离图案SP1和第二分离图案SP2可以由氧化物材料(例如，硅氧化物)中的至少一种形成，或者包括氧化物材料(例如，硅氧化物)中的至少一种。
第二分离图案SP2的底表面可以与第三层间绝缘层50的底表面(即，第二层间绝缘层40的顶表面)和位线BL以及第一导电线CL1和第二导电线CL2的顶表面基本共面。第二分离图案SP2的顶表面可以位于比第一至第三垂直沟道结构VS1、VS2和VS3的顶表面高的水平，但是发明构思不限于该示例。
在提供多个堆叠ST的情况下，第一分离图案SP1或第二分离图案SP2可以提供于在第二方向D2上排列的堆叠ST之间。例如，堆叠ST可以在第二方向D2上彼此间隔开，且第一分离图案SP1或第二分离图案SP2插置在其间。
第二基板70可以提供在堆叠ST上。也就是，堆叠ST可以提供在第二基板70的第一表面(例如，图7B的SS1)上。第二基板70可以连接到第一垂直沟道结构VS1和第二垂直沟道结构VS2中的每个的上部。第二基板70可以包括提供在堆叠ST上的下半导体层195以及提供在堆叠ST和下半导体层195之间的源极结构SC。下半导体层195和源极结构SC可以在第一方向D1和第二方向D2上延伸，以平行于第一基板10的顶表面(或堆叠ST的顶表面)。下半导体层195可以是平行于第一基板10的顶表面延伸的板形图案。
在一实施方式中，下半导体层195可以由掺杂的多晶半导体材料或掺杂的单晶半导体材料形成，或者包括掺杂的多晶半导体材料或掺杂的单晶半导体材料。源极结构SC可以包括在堆叠ST上的第一源极导电图案SCP1以及在堆叠ST与第一源极导电图案SCP1之间的第二源极导电图案SCP2。第二源极导电图案SCP2可以提供在第一源极导电图案SCP1与第一堆叠ST1的第一层间电介质层ILDa中的最顶部的第一层间电介质层之间。第二源极导电图案SCP2可以与第一源极导电图案SCP1直接接触。第一源极导电图案SCP1在第三方向D3上的厚度可以大于第二源极导电图案SCP2在第三方向D3上的厚度。源极结构SC可以由掺杂的半导体材料中的至少一种形成，或者包括掺杂的半导体材料中的至少一种。源极结构SC可以由掺杂的半导体材料形成或者包括掺杂的半导体材料，掺杂的半导体材料被掺杂为具有与下半导体层195相同的导电类型。例如，第一源极导电图案SCP1的杂质浓度可以高于第二源极导电图案SCP2的杂质浓度。
第五层间绝缘层181、第六层间绝缘层187和第七层间绝缘层188可以依次提供在第二基板70的第二表面SS2(例如，见图7B)上。第二表面可以是与第一表面相反的表面。背侧通路191和接触焊盘193可以提供在第五层间绝缘层181中。连接到穿透接触插塞TCP的穿透通路196可以提供在第六层间绝缘层187中。连接到穿透通路196的背侧导电图案197可以提供在第七层间绝缘层188中。
图7A是放大截面图，示出了根据发明构思的一实施方式的三维半导体存储器装置的一部分并对应于图6A的部分‘A’。
将参照图6A和图7A更详细地描述第二基板70(其包括下半导体层195和源极结构SC)以及第一垂直沟道结构VS1之一(其包括数据存储图案DSP、垂直半导体图案VSP、间隙填充绝缘图案VI和下数据存储图案DSPr)。在下文中，为了简洁起见，将描述垂直沟道孔CH之一和第一垂直沟道结构VS1之一，但是其它的可以具有与下面描述的基本相同的特征。
第一垂直沟道结构VS1的顶表面VS1t可以与下半导体层195接触。第一垂直沟道结构VS1的顶表面VS1t可以对应于下数据存储图案DSPr的顶表面。第一垂直沟道结构VS1的顶表面VS1t可以位于比第一源极导电图案SCP1的顶表面SCP1b高的水平。
数据存储图案DSP可以包括依次堆叠在垂直沟道孔CH的侧表面上的阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL。阻挡绝缘层BLK可以与堆叠ST或源极结构SC相邻，隧穿绝缘层TIL可以与垂直半导体图案VSP相邻。电荷存储层CIL可以插置在阻挡绝缘层BLK和隧穿绝缘层TIL之间。阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL可以在第三方向D3上从堆叠ST和垂直半导体图案VSP之间的区域延伸。在一实施方式中，由垂直半导体图案VSP与第一栅电极ELa和第二栅电极ELb之间的电压差引起的Fowler-Nordheim(FN)隧穿现象可以用于存储或改变数据存储图案DSP中的数据。在一实施方式中，阻挡绝缘层BLK和隧穿绝缘层TIL可以由硅氧化物形成或包括硅氧化物，电荷存储层CIL可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。
源极结构SC的第一源极导电图案SCP1可以与垂直半导体图案VSP接触，第二源极导电图案SCP2可以与垂直半导体图案VSP间隔开且数据存储图案DSP插置在其间。第一源极导电图案SCP1可以与间隙填充绝缘图案VI间隔开，且垂直半导体图案VSP插置在其间。
更具体地，第一源极导电图案SCP1可以包括突出部分SCP1p，其位于低于第二源极导电图案SCP2的顶表面SCP2b或高于第一源极导电图案SCP1的顶表面SCP1b的水平。然而，突出部分SCP1p可以位于比第二源极导电图案SCP2的底表面SCP2a高的水平。在一实施方式中，与数据存储图案DSP或下数据存储图案DSPr接触的每个突出部分SCP1p可以具有曲面。
在下文中，将参照图7B、图7C和图7D更详细地描述背侧通路191、接触焊盘193和与其相邻的结构。
参照图6A、图7B、图7C和图7D，可以提供多个背侧通路191，在一实施方式中，背侧通路191可以在第三方向D3上从第二基板70的第二表面SS2突出。背侧通路191被示出为提供在单元阵列区CAR上，但是在一实施方式中，背侧通路191可以提供在单元阵列接触区EXR上。当执行蚀刻工艺以形成垂直沟道孔CH或用于接触插塞的穿透孔时，背侧通路191可以用于减少或防止电弧现象的发生，如将参考下面的制造方法所描述的。背侧通路191可以不电连接到除了下半导体层195之外的任何导电或半导体层。
接触焊盘193可以设置在与背侧通路191相同的水平。例如，接触焊盘193和背侧通路191都可以设置在第五层间绝缘层181中。在本说明书中，如果两个元件设置或位于相同的水平，则它们中的一个的至少一部分可以与另一个水平地重叠。更详细地，背侧通路191可以提供为填充第五层间绝缘层181中的第一穿透孔182，并且接触焊盘193可以提供为填充第五层间绝缘层181中的第二穿透孔183。分别连接到穿透接触插塞TCP的接触焊盘193可以彼此间隔开，如图5所示。接触焊盘193可以用于在形成用于穿透接触插塞TCP的穿透孔的过程中减少或防止电弧现象的发生，此外，它可以在形成穿透孔的过程中用作蚀刻停止层。
背侧通路191的底表面BS1的宽度可以大于顶表面TS1的宽度。接触焊盘193的底表面BS2的宽度可以大于顶表面TS2的宽度。当从第二基板70的第二表面SS2测量时，背侧通路191的顶表面TS1和接触焊盘193的顶表面TS2可以位于基本相同的高度。接触焊盘193的底表面BS2可以高于背侧通路191的底表面BS1。接触焊盘193的厚度t2可以小于背侧通路191的厚度t1。当在第一方向D1上测量时，接触焊盘193的宽度(例如，最宽的宽度)可以大于背侧通路191的宽度(例如，最宽的宽度)。类似地，当在第二方向D2上测量时，接触焊盘193的宽度可以大于背侧通路191的宽度。
可以提供盖绝缘图案186以填充第三穿透孔184，第三穿透孔184形成为穿透第二基板70(特别地，下半导体层195)。盖绝缘图案186可以延伸到第二穿透孔183中，以覆盖接触焊盘193的底表面BS2。
穿透接触插塞TCP和穿透通路196之间的界面或边界可以位于接触焊盘193中。换句话说，穿透通路196可以穿透第六层间绝缘层187，并且可以插入接触焊盘193的上部中，因此，穿透通路196的底表面可以放置在接触焊盘193中。例如，如图7B和图7D所示，在接触焊盘193中，穿透接触插塞TCP和穿透通路196可以彼此接触。可选地，如图7C所示，穿透接触插塞TCP和穿透通路196可以彼此间隔开，且接触焊盘193插置在其间。穿透通路196可以被提供为具有其宽度大于其底表面的宽度的顶表面。穿透通路196的顶表面可以高于背侧通路191的顶表面TS1和接触焊盘193的顶表面TS2。穿透接触插塞TCP可以通过第三穿透孔184穿透第二基板70，并且可以连接到接触焊盘193。
背侧导电图案197可以提供在穿透通路196上。对于背侧导电图案197，底表面的宽度可以大于顶表面的宽度。背侧导电图案197可以通过穿透通路196和穿透接触插塞TCP电连接到第二导电线CL2，此外，它可以电连接到外围电路结构PS的至少一个外围晶体管PTR。背侧导电图案197可以对应于图1的输入/输出焊盘1101或图3和图4的输入/输出焊盘2210之一。然而，在一实施方式中，背侧导电图案197可以是背侧金属线之一。背侧导电图案197可以由不同于穿透通路196和穿透接触插塞TCP的材料形成，或者包括不同于穿透通路196和穿透接触插塞TCP的材料。在一实施方式中，背侧导电图案197可以由铝形成或包括铝，并且穿透通路196和穿透接触插塞TCP可以由钨、钛或钽中的至少一种形成，或者包括钨、钛或钽中的至少一种。
背侧通路191和接触焊盘193可以由相同的材料形成，或者包括相同的材料。作为示例，背侧通路191和接触焊盘193可以是由相同材料形成的层的部分。在一实施方式中，背侧通路191和接触焊盘193可以由掺有第一导电类型(例如，n型)的杂质的半导体材料或导电材料(例如，金属性材料)中的至少一种形成，或者包括掺有第一导电类型(例如，n型)的杂质的半导体材料或导电材料(例如，金属性材料)中的至少一种。
参照图7B和图7C，背侧通路191和接触焊盘193可以由与下半导体层195相同的材料形成。因此，在背侧通路191和下半导体层195之间可以没有界面。在一些实施方式中，背侧通路191和下半导体层195之间的界面可以不可见。在一实施方式中，背侧通路191、接触焊盘193和下半导体层195中的每个可以包括多晶硅层。参照图7D，背侧通路191和接触焊盘193可以由不同于下半导体层195的材料形成。在这种情况下，在背侧通路191和下半导体层195之间可以存在界面。在一实施方式中，背侧通路191和接触焊盘193可以由金属性材料(例如，钨、钛、钽及其导电的金属氮化物)中的至少一种形成，或者包括金属性材料(例如，钨、钛、钽及其导电的金属氮化物)中的至少一种。相比之下，下半导体层195可以由多晶硅形成或者包括多晶硅。金属硅化物层可以另外提供在背侧通路191和下半导体层195之间，但是发明构思不限于该示例。例如，背侧通路191和接触焊盘193可以各自包括钨、钛和/或钽。这里使用的术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。
图8A、图14A和图15A是沿图5的线I-I'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。图8B、图14B和图15B是沿图5的线II-II'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。
图9A、图10A、图11A、图12A和图13A是沿图5的线III-III'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。图9B、图10B、图11B、图12B和图13B是沿图5的线IV-IV'截取的截面图，以示出根据发明构思的一实施方式的制造三维半导体存储器装置的方法。
参照图8A和图8B，可以在第一基板10上形成外围电路结构PS。外围电路结构PS的形成可以包括：在第一基板10中形成器件隔离层11以限定有源区，在第一基板10的有源区上形成外围晶体管PTR，以及形成电连接到外围晶体管PTR的外围接触插塞31、外围电路互连线33、第一接合焊盘35以及覆盖它们的第一层间绝缘层30。
第一接合焊盘35可以形成为具有与第一层间绝缘层30的顶表面基本共面的顶表面。在下面的描述中,“两个元件彼此共面”的表述可以意指可对元件执行平坦化工艺。可以使用例如化学机械抛光(CMP)工艺或回蚀工艺来执行平坦化工艺。
参照图9A和图9B，可以在载体基板100上形成第五层间绝缘层181。第五层间绝缘层181可以由硅氧化物形成或者包括硅氧化物。可以形成第一穿透孔182和第二穿透孔183以穿透第五层间绝缘层181并暴露载体基板100。在一实施方式中，多个第一穿透孔182可以形成在单元阵列区CAR和/或单元阵列接触区EXR上。在一实施方式中，一个或更多个第二穿透孔183可以形成在单元阵列接触区EXR上。由于形成第一穿透孔182和第二穿透孔183的蚀刻工艺中的蚀刻特性，第一穿透孔182和第二穿透孔183中的每个可以形成为具有比其顶部窄的底部。
可以形成背侧通路191以填充第一穿透孔182，可以形成初步接触焊盘192以填充第二穿透孔183。背侧通路191和初步接触焊盘192可以与载体基板100接触。背侧通路191和初步接触焊盘192可以由相同的材料通过相同的沉积工艺形成。在一实施方式中，背侧通路191和初步接触焊盘192可以由多晶硅或钨形成，如参照图7B至图7D描述的。作为示例，可以通过沉积第一导电类型(例如，n型)的掺杂的半导体材料(例如，掺杂的多晶硅)来形成背侧通路191和初步接触焊盘192。
参照图10A和图10B，可以形成下半导体层195来覆盖背侧通路191和初步接触焊盘192。下半导体层195可以由多晶硅形成。在背侧通路191和初步接触焊盘192也由多晶硅形成的情况下，背侧通路191、初步接触焊盘192和下半导体层195可以通过连续的沉积工艺形成。可选地，如果背侧通路191和初步接触焊盘192由与下半导体层195不同的材料(例如，钨)形成，则可以在下半导体层195的形成之前执行平坦化工艺。
参照图11A和图11B，可以形成第三穿透孔184以穿透下半导体层195。第三穿透孔184可以通过使用掩模图案的蚀刻工艺形成。第二穿透孔183的上部可以暴露于形成第三穿透孔184的工艺，在这种情况下，初步接触焊盘192的上部可以通过被执行以形成第三穿透孔184的蚀刻工艺而凹进，从而形成接触焊盘193。在一实施方式中，在形成第三穿透孔184的过程中，可以去除初步接触焊盘192的厚度的大约1/3至2/3。结果，接触焊盘193可以与下半导体层195分离。此后，可以形成盖绝缘图案186以填充第三穿透孔184并覆盖接触焊盘193的顶表面。在一实施方式中，可以通过形成硅氧化物层以填充第三穿透孔184并对硅氧化物层执行平坦化工艺来形成盖绝缘图案186。
参照图12A和图12B，可以在下半导体层195上形成下牺牲层101和下半导体层103。下半导体层103可以通过沉积半导体材料(例如，多晶硅)来形成，该半导体材料被掺杂为具有第一导电类型(例如，n型)。下牺牲层101可以由例如硅氮化物形成或包括例如硅氮化物。在一实施方式中，下牺牲层101可以形成为具有包括多个绝缘层的多层结构。
可以在下半导体层103上交替地堆叠第一层间电介质层111和第一牺牲层121。此后，可以形成第一垂直沟道孔CH1以穿透第一层间电介质层111和第一牺牲层121，并且可以形成牺牲层以填充第一垂直沟道孔CH1。可以在第一垂直沟道孔CH1上交替地堆叠第二层间电介质层112和第二牺牲层122。第一牺牲层121和第二牺牲层122可以由不同于第一层间电介质层111和第二层间电介质层112的绝缘材料形成或者包括不同于第一层间电介质层111和第二层间电介质层112的绝缘材料。第一牺牲层121和第二牺牲层122可以由相对于第一层间电介质层111和第二层间电介质层112具有蚀刻选择性的材料形成。例如，第一牺牲层121和第二牺牲层122可以由硅氮化物形成或包括硅氮化物，第一层间电介质层111和第二层间电介质层112可以由硅氧化物形成或包括硅氧化物。第一牺牲层121和第二牺牲层122中的每个可以具有基本相同的厚度，并且第一层间电介质层111和第二层间电介质层112的厚度可以根据它们的垂直位置而变化。
此后，可以形成第二垂直沟道孔CH2以穿透第二层间电介质层112和第二牺牲层122并暴露第一垂直沟道孔CH1中的牺牲层。第二垂直沟道孔CH2可以在第三方向D3上与第一垂直沟道孔CH1重叠，并且可以连接到第一垂直沟道孔CH1以构成垂直沟道孔CH。可以去除通过第二垂直沟道孔CH2暴露的牺牲层，然后，可以在垂直沟道孔CH中形成第一至第三垂直沟道结构VS1、VS2和VS3。因此，交替堆叠在下半导体层103上的第一层间电介质层111和第二层间电介质层112以及第一牺牲层121和第二牺牲层122可以构成初步堆叠STp。第一至第三垂直沟道结构VS1、VS2和VS3中的每个的形成可以包括：形成数据存储图案DSP和垂直半导体图案VSP以共形地覆盖每个垂直沟道孔CH的内侧表面，在由垂直半导体图案VSP包围的空间中形成间隙填充绝缘图案VI，以及在由间隙填充绝缘图案VI和数据存储图案DSP包围的空间中形成导电焊盘PAD。第一至第三垂直沟道结构VS1、VS2和VS3可以具有与第二层间电介质层112中最上面的第二层间电介质层的顶表面和第四层间绝缘层60的顶表面基本共面的顶表面。
可以对初步堆叠STp执行修整工艺，该初步堆叠STp包括交替堆叠的第一层间电介质层111和第二层间电介质层112以及第一牺牲层121和第二牺牲层122。修整工艺可以包括：在单元阵列区CAR和单元阵列接触区EXR上形成掩模图案以覆盖初步堆叠STp的顶表面的一部分，使用掩模图案作为图案化掩模来图案化初步堆叠STp，减小掩模图案的面积，以及使用减小了面积的掩模图案来图案化初步堆叠STp。在一实施方式中，减小掩模图案的面积和使用掩模图案来图案化初步堆叠STp的步骤可以在修整工艺期间重复几次。作为修整工艺的结果，第一层间电介质层111和第二层间电介质层112中的每个可以至少部分地暴露于外部，并且初步堆叠STp可以在单元阵列接触区EXR上具有阶梯结构。初步堆叠STp的阶梯结构可以形成为使得下半导体层195和接触焊盘193的一部分暴露于外部。此后，第四层间绝缘层60可以形成为覆盖初步堆叠STp的阶梯结构。在一实施方式中，第四层间绝缘层60可以由硅氧化物形成或者包括硅氧化物。
垂直沟道孔CH的形成可以包括能够形成具有高的深宽比的孔的蚀刻工艺。在这种情况下，由于蚀刻工艺中的等离子体，可能发生电弧现象，但是背侧通路191可以用作将导致电弧现象的带电粒子通过载体基板100排出到外部的导电路径。
参照图5、图13A和图13B，可以形成第三层间绝缘层50以覆盖第四层间绝缘层60的顶表面。可以形成第一沟槽TR1和第二沟槽TR2以穿透第三层间绝缘层50、初步堆叠STp、下半导体层103、下牺牲层101、和下半导体层195的至少一部分。第一沟槽TR1可以提供在单元阵列区CAR中，第二沟槽TR2可以从单元阵列区CAR延伸到单元阵列接触区EXR。第一沟槽TR1的深度可以小于第二沟槽TR2的深度。第一沟槽TR1的底表面可以位于比第一层间电介质层111中最顶部的第一层间电介质层的顶表面高的水平。第二沟槽TR2的底表面可以位于比第一至第三垂直沟道结构VS1、VS2和VS3的底表面低的水平。
可以去除通过第一沟槽TR1和第二沟槽TR2暴露的第一牺牲层121和第二牺牲层122以及下牺牲层101。可以通过使用氢氟酸(HF)和/或磷酸(H3PO4)溶液的湿法蚀刻工艺来执行第一牺牲层121和第二牺牲层122以及下牺牲层101的去除。
在去除下牺牲层101时，可以部分地去除通过去除下牺牲层101形成的空的空间暴露的第一垂直沟道结构VS1和第二垂直沟道结构VS2中的每个的数据存储图案DSP。
可以形成第一源极导电图案SCP1来填充通过去除下牺牲层101形成的空的空间。第一源极导电图案SCP1可以与第一垂直沟道结构VS1和第二垂直沟道结构VS2中的每个的垂直半导体图案VSP接触。在一实施方式中，第一源极导电图案SCP1可以由掺杂的半导体材料中的至少一种形成或者包括掺杂的半导体材料中的至少一种。尽管未示出，但是可以在第一源极导电图案SCP1中形成空隙或空腔(例如，气隙)。下半导体层103可以被称为第二源极导电图案SCP2，并且可以形成包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC。结果，可以形成包括源极结构SC和下半导体层195的第二基板70。
可以形成第一栅电极ELa和第二栅电极ELb来填充通过去除第一牺牲层121和第二牺牲层122形成的空的区域。第一层间电介质层111和第二层间电介质层112可以被称为第一堆叠ST和第二堆叠ST2的第一层间电介质层ILDa和第二层间电介质层ILDb，结果，可以形成包括第一层间电介质层ILDa和第二层间电介质层ILDb以及第一栅电极ELa和第二栅电极ELb的堆叠ST。
可以形成第一分离图案SP1和第二分离图案SP2来分别填充第一沟槽TR1和第二沟槽TR2。第一分离图案SP1和第二分离图案SP2可以形成为具有与第三层间绝缘层50的顶表面基本共面的顶表面。
在单元阵列区CAR中，可以形成位线接触插塞BLCP来穿透第三层间绝缘层50并与第一垂直沟道结构VS1的顶表面和第二垂直沟道结构VS2的顶表面接触。在单元阵列接触区EXR中，可以形成单元接触插塞CCP来穿透第三层间绝缘层50和第四层间绝缘层60并与第一栅电极ELa和第二栅电极ELb的焊盘部分ELp接触。每个单元接触插塞CCP可以形成为穿透第一层间电介质层ILDa和第二层间电介质层ILDb中相应的层间电介质层的至少一部分。在单元阵列接触区EXR中，可以形成源极接触插塞DCP来穿透第三层间绝缘层50和第四层间绝缘层60并连接到下半导体层195。在单元阵列接触区EXR中，可以形成穿透接触插塞TCP来穿透第三层间绝缘层50和第四层间绝缘层60并连接到接触焊盘193。
单元接触插塞CCP、源极接触插塞DCP和穿透接触插塞TCP中的至少两个插塞可以一起形成(例如，使用相同的工艺形成)。单元接触插塞CCP、源极接触插塞DCP和穿透接触插塞TCP的形成可以包括用于形成孔的蚀刻工艺，所述孔被形成为穿透第三层间绝缘层50和第四层间绝缘层60，因此具有高的深宽比。在这种蚀刻工艺中可能发生等离子体诱发的电弧现象，并且背侧通路191和接触焊盘193可以用作将导致电弧现象的带电粒子通过载体基板100排出到外部的导电路径。在一实施方式中，接触焊盘193也可以在用于形成接触孔的蚀刻工艺中用作蚀刻停止层。
在单元阵列区CAR中，可以在第三层间绝缘层50上形成位线BL以与位线接触插塞BLCP接触。在单元阵列接触区EXR中，可以在第三层间绝缘层50上形成第一至第三导电线CL1、CL2和CL3。
可以在第三层间绝缘层50上形成电连接到位线BL以及第一导电线CL1和第二导电线CL2的连接接触插塞41、连接电路互连线43和第二接合焊盘45以及覆盖它们的第二层间绝缘层40。第二接合焊盘45可以形成为具有与第二层间绝缘层40的顶表面基本共面的顶表面。因此，单元阵列结构CS可以形成在载体基板100上。
参照图14A和图14B，可以通过参照图8A和图8B描述的方法将形成于载体基板100上的单元阵列结构CS接合至形成于第一基板10上的外围电路结构PS。详细地，单元阵列结构CS可以附接到外围电路结构PS，使得第一基板10的其上形成外围电路结构PS的第一表面面对载体基板100的其上形成单元阵列结构CS的第一表面。
载体基板100可以提供在第一基板10上，使得单元阵列结构CS和外围电路结构PS彼此面对。外围电路结构PS和单元阵列结构CS可以通过第一接合焊盘35和第二接合焊盘45彼此接合，第一接合焊盘35和第二接合焊盘45彼此接触并融合为一体。在接合第一接合焊盘35和第二接合焊盘45之后，可以去除在单元阵列结构CS上的载体基板100。因此，背侧通路191和接触焊盘193可以被暴露。
参照图15A和图15B，可以在第五层间绝缘层181上形成第六层间绝缘层187，然后，可以形成穿透通路196来穿透第六层间绝缘层187并连接到接触焊盘193和/或穿透接触插塞TCP。可以通过形成穿透第六层间绝缘层187的穿透孔并用金属性材料填充穿透孔来形成穿透通路196。作为示例，穿透通路196可以由钨、钛、钽及其导电的金属氮化物中的至少一种形成。
再次参照图5、图6A和图6B，可以在穿透通路196上形成背侧导电图案197。背侧导电图案197的形成可以包括：形成金属层以覆盖穿透通路196，形成掩模图案以覆盖金属层，以及使用掩模图案作为蚀刻掩模来图案化金属层。在这种情况下，背侧导电图案197的底表面的宽度可以大于其顶表面的宽度。在一实施方式中，背侧导电图案197可以由铝形成。此后，可以形成第七层间绝缘层188以覆盖第六层间绝缘层187并暴露背侧导电图案197。
根据发明构思的一实施方式，可以同时形成背侧通路191和接触焊盘193，背侧通路191用于减少或防止在形成高的深宽比的穿透孔的过程中出现电弧现象，接触焊盘193用作蚀刻停止层。这可以简化制造半导体存储器装置的工艺。此外，接触焊盘193还可以用于减少或防止在形成穿透孔的过程中电弧现象的发生，因此，可以进一步改善半导体存储器装置的电特性和可靠性特性。
根据发明构思的一实施方式，可以同时形成背侧通路和接触焊盘，背侧通路用于减少或防止在形成高的深宽比的穿透孔的过程中出现电弧现象，接触焊盘用作蚀刻停止层。这可以简化制造半导体存储器装置的工艺。此外，由于电弧现象的发生通过背侧通路和接触焊盘被减少或防止，所以可以改善半导体存储器装置的电特性和可靠性。
虽然已对发明构思的示例实施方式进行了具体显示和描述，但是本领域普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的变化。
本申请要求于2021年9月14日在韩国知识产权局提交的第10-2021-0122385号韩国专利申请的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种制造三维半导体存储器装置的方法，所述方法包括：
在第一基板的第一表面上形成外围电路结构；
在第二基板的第一表面上形成单元阵列结构；以及
将所述单元阵列结构附接到所述外围电路结构，使得所述第一基板的所述第一表面和所述第二基板的所述第一表面彼此面对，
其中所述单元阵列结构的形成包括：
在所述第二基板的所述第一表面上形成背侧通路和初步接触焊盘；
形成接触所述背侧通路的顶表面和所述初步接触焊盘的顶表面的半导体层；
形成延伸穿过所述半导体层并暴露所述初步接触焊盘的孔，并去除所述初步接触焊盘的上部，从而形成与所述半导体层分离的接触焊盘；
在所述半导体层上形成堆叠；
在所述堆叠上形成第一绝缘层；以及
形成延伸穿过所述第一绝缘层并连接到所述接触焊盘的接触插塞。
2.根据权利要求1所述的方法，其中所述背侧通路和所述初步接触焊盘的形成包括：
在所述第二基板上形成第二绝缘层；
形成延伸穿过所述第二绝缘层的第一孔和第二孔；以及
通过在所述第一孔和所述第二孔中形成导电材料，在所述第一孔中形成所述背侧通路，并在所述第二孔中形成所述初步接触焊盘。
3.根据权利要求2所述的方法，其中所述半导体层由所述导电材料形成。
4.根据权利要求3所述的方法，其中所述导电材料包括多晶硅。
5.根据权利要求2所述的方法，其中所述导电材料包括钨、钛和/或钽，以及
所述半导体层包括多晶硅。
6.根据权利要求1所述的方法，在将所述单元阵列结构附接到所述外围电路结构之后，进一步包括：
去除所述第二基板以暴露所述背侧通路和所述接触焊盘；
在所述背侧通路和所述接触焊盘上形成第三绝缘层；以及
形成延伸穿过所述第三绝缘层并连接到所述接触插塞的通路。
7.根据权利要求6所述的方法，进一步包括在所述通路上形成背侧导电图案。
8.根据权利要求6所述的方法，其中所述通路延伸到所述接触焊盘中。
9.一种制造三维半导体存储器装置的方法，所述方法包括：
在第一基板的第一表面上形成外围电路结构；
在第二基板的第一表面上形成单元阵列结构；以及
将所述单元阵列结构附接到所述外围电路结构，使得所述第一基板的所述第一表面和所述第二基板的所述第一表面彼此面对，
其中所述单元阵列结构的形成包括：
在所述第二基板的所述第一表面上形成背侧通路和接触焊盘；
在所述背侧通路和所述接触焊盘上形成半导体层；
在所述半导体层上形成堆叠；
在所述堆叠上形成第一绝缘层；以及
形成延伸穿过所述第一绝缘层并连接到所述接触焊盘的接触插塞，
其中所述背侧通路和所述接触焊盘的形成包括：
在所述第二基板上形成第二绝缘层；
形成延伸穿过所述第二绝缘层的第一孔和第二孔；以及
在所述第一孔和所述第二孔中形成导电材料。
10.根据权利要求9所述的方法，其中所述单元阵列结构的形成进一步包括形成延伸穿过所述半导体层并暴露所述接触焊盘的第三孔，以及
在形成所述第三孔期间，去除所述接触焊盘的上部以使得所述接触焊盘与所述半导体层间隔开。
11.根据权利要求9所述的方法，其中所述半导体层由所述导电材料形成。
12.根据权利要求11所述的方法，其中所述导电材料包括多晶硅。
13.根据权利要求9所述的方法，其中所述导电材料包括钨、钛和/或钽，以及
所述半导体层包括多晶硅。
14.根据权利要求9所述的方法，在将所述单元阵列结构附接到所述外围电路结构之后，进一步包括：
去除所述第二基板以暴露所述背侧通路和所述接触焊盘；
在所述背侧通路和所述接触焊盘上形成第三绝缘层；以及
形成延伸穿过所述第三绝缘层并连接到所述接触插塞的通路。
15.根据权利要求14所述的方法，进一步包括在所述通路上形成背侧导电图案。
16.一种制造半导体装置的方法，所述方法包括：
在基板上形成单元阵列结构；以及
将所述单元阵列结构附接到外围电路结构，其中在所述附接之后，所述单元阵列结构在所述基板和所述外围电路结构之间，
其中形成所述单元阵列结构包括：
在所述基板上形成包括第一孔和第二孔的第一绝缘层，所述第一孔和所述第二孔延伸穿过所述第一绝缘层并暴露所述基板；
通过分别在所述第一孔和所述第二孔中形成导电层的部分，在所述第一孔中形成背侧通路并且在所述第二孔中形成初步接触焊盘；
形成在所述第一绝缘层上延伸并接触所述背侧通路和所述初步接触焊盘的半导体层；
形成延伸穿过所述半导体层并暴露所述初步接触焊盘的第三孔；
通过经由所述第三孔去除所述初步接触焊盘的一部分，形成接触焊盘；
在所述半导体层上形成堆叠；
在所述堆叠上形成第二绝缘层；以及
形成延伸穿过所述第二绝缘层并接触所述接触焊盘的接触插塞。
17.根据权利要求16所述的方法，其中所述导电层包括多晶硅。
18.根据权利要求16所述的方法，其中所述背侧通路接触所述基板。
19.根据权利要求18所述的方法，其中形成所述单元阵列结构进一步包括形成延伸穿过所述堆叠并接触所述半导体层的沟道结构。
20.根据权利要求16所述的方法，其中所述第一绝缘层和所述接触焊盘均包括面对所述基板的下表面和与所述下表面相反的上表面，以及
所述接触焊盘的所述上表面相对于所述第一绝缘层的所述上表面朝向所述基板凹陷。
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