CN117135926A - 三维半导体存储器件以及包括三维半导体存储器件的电子系统 - Google Patents

三维半导体存储器件以及包括三维半导体存储器件的电子系统 Download PDF

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Abstract

公开了三维半导体存储器件和电子系统。三维半导体存储器件包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构，其中，单元阵列结构包括交替堆叠的层间介电层和栅电极、在堆叠结构上的介电层、以及在堆叠结构上的第二衬底；模制结构，贯穿堆叠结构并包括电介质材料；以及第一贯通结构和第二贯通结构，贯穿模制结构并且彼此间隔开。

Description

三维半导体存储器件以及包括三维半导体存储器件的电子 系统
相关申请的交叉引用
本申请要求于2022年5月25日在韩国知识产权局递交的韩国专利申请No.10-2022-0064172的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及三维半导体存储器件以及包括该三维半导体存储器件的电子系统，并且更具体地，涉及包括竖直沟道结构的非易失性三维半导体存储器件、制造该非易失性三维半导体存储器件的方法、以及包括该非易失性三维半导体存储器件的电子系统。
背景技术
在需要数据存储的电子系统中，可能需要具有能够存储大量数据的半导体器件。半导体器件已经被高度集成，以满足客户所期望的高性能和低制造成本。典型的二维或平面半导体器件的集成主要由单位存储单元占据的面积来确定，使得其受到用于形成精细图案的技术水平的很大影响。然而，提高图案精细度所需的极其昂贵的处理设备可能对提高二维或平面半导体器件的集成度设置了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些实施例提供了集成度增加的三维半导体存储器件及包括所述三维半导体存储器件的电子系统。
本发明构思的一些实施例提供了可靠性和电学性能得到改进的三维半导体存储器件及包括所述三维半导体存储器件的电子系统。
本发明构思的一些实施例提供了一种包括三维半导体存储器件的电子系统。
本发明构思的目的不限于上述内容，并且从以下描述中，本领域技术人员将清楚地理解上面未提及的其他目的。
根据本发明构思的一些实施例，三维半导体存储器件可以包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构，其中，该单元阵列结构包括：包括交替堆叠在外围电路结构上的层间介电层和栅电极的堆叠结构、在堆叠结构上的介电层、以及在堆叠结构上的第二衬底，该栅电极包括在接触区上具有阶梯结构的焊盘部；竖直分离堤坝结构，贯穿介电层和堆叠结构的至少一部分，其中，该竖直分离堤坝结构贯穿焊盘部中的至少一个焊盘部；模制结构，与竖直分离堤坝结构相邻，该模制结构包括电介质材料；以及贯通结构，贯穿介电层和模制结构。
根据本发明构思的一些实施例，三维半导体存储器件可以包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构，其中，单元阵列结构包括交替堆叠在堆叠结构中的层间介电层和栅电极、在堆叠结构上的介电层、以及在堆叠结构上的第二衬底；模制结构，贯穿堆叠结构并包括电介质材料；以及第一贯通结构和第二贯通结构，贯穿模制结构并且彼此间隔开。
根据本发明构思的一些实施例，电子系统可以包括三维半导体存储器件和控制器，其中，三维半导体存储器件包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构；贯通接触部，贯穿单元阵列结构；以及输入/输出焊盘，在贯通接触部上，其中，控制器被配置为：将输入/输出焊盘与三维半导体存储器件电连接，并控制三维半导体存储器件。单元阵列结构可以包括：在外围电路结构上交替堆叠成堆叠结构的层间介电层和栅电极、在堆叠结构上的第二衬底、以及竖直分离堤坝结构和电容器，该竖直分离堤坝结构和电容器贯穿堆叠结构。栅电极可以包括在接触区上具有阶梯结构的焊盘部。电容器可以包括彼此间隔开的第一贯通结构和第二贯通结构。在平面图中，竖直分离堤坝结构可以在焊盘部之一中。在平面图中，第一贯通结构和第二贯通结构可以被竖直分离堤坝结构围绕。
附图说明
图1示出了简化框图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
图2示出了简化透视图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
图3和图4分别示出了沿图2的线I-I′和II-II′截取的截面图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的半导体封装。
图5示出了平面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
图6A和图6B分别示出了沿图5的线I-I′和II-II′截取的截面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
图7A示出了图6A所描绘的部分A的放大图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
图7B示出了图6A所描绘的部分B的放大图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
图8示出了沿图5的线II-II′截取的截面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
图9、图11、图13和图15示出了平面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
图10、图12、图14A、图16A和图17示出了沿图9、图11、图13或图15的线III-III′截取的截面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
图14B和图16B示出了沿图13或图15的线IV-IV′截取的截面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
具体实施方式
下面将结合附图详细描述根据本发明构思的一些实施例的三维半导体存储器件、制造三维半导体存储器件的方法、以及包括三维半导体存储器件的电子系统。
图1示出了简化框图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
参考图1，根据本发明构思的一些实施例的电子系统1000可以包括三维半导体存储器件1100以及与三维半导体存储器件1100电连接的控制器1200。电子系统1000可以是包括单个或多个三维半导体存储器件1100的存储设备，或者可以是包括该存储设备的电子设备。例如，电子系统1000可以是固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备，其中每一个包括单个或多个三维半导体存储器件1100。
三维半导体存储器件1100可以是非易失性存储器件，例如下面将讨论的三维NAND闪存器件。三维半导体存储器件1100可以包括第一区1100F和在第一区1100F上的第二区1100S。与所示不同，第一区1100F可以设置在第二区1100S的一侧上。第一区1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路区。第二区1100S可以是存储单元区，该存储单元区包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2、以及位于位线BL与公共源极线CSL之间的存储单元串CSTR。
在第二区1100S上，存储单元串CSTR中的每一个可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2，以及位于第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储单元晶体管MCT。第一晶体管LT1和LT2以及第二晶体管UT1和UT2的数量可以根据实施例不同地改变。存储单元串CSTR可以位于公共源极线CSL与第一区1100F之间。
例如，第二晶体管UT1和UT2可以包括串选择晶体管，而第一晶体管LT1和LT2可以包括地选择晶体管。第一线LL1和LL2可以分别是第一晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且第二线UL1和UL2可以是第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和地选择晶体管LT2。例如，第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的一个或两个可以用于执行使用栅感应漏极泄漏(GIDL)现象来擦除在存储单元晶体管MCT中存储的数据的擦除操作。
公共源极线CSL、第一线LL1和LL2、字线WL、以及第二线UL1和UL2可以通过从第一区1100F朝向第二区1100S延伸的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一区1100F朝向第二区1100S延伸的第二连接线1125与页缓冲器1120电连接。
在第一区1100F上，解码器电路1110和页缓冲器1120可以相对于多个存储单元晶体管MCT中的至少一个选择存储单元晶体管执行控制操作。逻辑电路1130可以控制解码器电路1110和页缓冲器1120。三维半导体存储器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200进行通信。输入/输出焊盘1101可以通过从第一区1100F向第二区1100S延伸的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据一些实施例，电子系统1000可以包括多个三维半导体存储器件1100，并且在这种情况下，控制器1200可以控制多个三维半导体存储器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于某些固件进行操作，并且可以控制NAND控制器1220访问三维半导体存储器件1100。NAND控制器1220可以包括处理与三维半导体存储器件1100的通信的NAND接口1221。NAND接口1221可以用于通过该NAND接口1221传输旨在控制三维半导体存储器件1100的控制命令、旨在写入三维半导体存储器件1100的存储单元晶体管MCT的数据、和/或旨在从三维半导体存储器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以向电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，三维半导体存储器件1100可以响应于控制命令而被处理器1210控制。
图2示出了简化透视图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
参照图2，根据本发明构思的一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003和动态随机存取存储器(DRAM)2004。半导体封装2003和DRAM 2004可以通过设置在主板2001中的布线图案2005连接到控制器2002。
主板2001可以包括连接器2006，该连接器2006包括被设置为与外部主机连接的多个引脚。连接器2006上的多个引脚的数量和布置可以基于电子系统2000和外部主机之间的通信接口而变化。电子系统2000可以通过例如通用串行总线(USB)、外围组件互连快速(PCIe)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-PHY之类的一个或多个接口与外部主机通信。例如，电子系统2000可以使用从外部主机经由连接器2006供应的电力来运行。电子系统2000还可以包括将从外部主机提供的电力分配给控制器2002和半导体封装2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003，可以从半导体封装2003读取数据，或者可以增加电子系统2000的操作速度。
DRAM 2004可以是减小外部主机与用作数据存储空间的半导体封装2003之间的速度差异的缓冲存储器。电子系统2000中包括的DRAM 2004可以作为一种高速缓冲存储器操作，并且可以在对半导体封装2003的控制操作中提供用于临时数据存储的空间。当DRAM2004被包括在电子系统2000中时，控制器2002不仅可以包括用于控制半导体封装2003的NAND控制器，还可以包括用于控制DRAM2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括多个半导体芯片2200。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括：封装衬底2100；半导体芯片2200，在封装衬底2100上；粘合层2300，对应地设置在半导体芯片2200的底表面上；连接结构2400，将半导体芯片2200电连接到封装衬底2100；以及模制层2500，半导体芯片2200和连接结构2400在封装衬底2100上被模制层2500覆盖或与之重叠。
封装衬底2100可以是包括封装上焊盘2130的集成电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210中的每一个可以对应于图1的输入/输出焊盘1101。半导体芯片2200中的每一个可以包括栅堆叠结构3210和存储器沟道结构3220。半导体芯片2200中的每一个可以包括下面将讨论的三维半导体存储器件。
连接结构2400可以是例如将输入/输出焊盘2210电连接到封装上焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以以布线接合方式彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以通过代替连接结构2400或接合布线的硅贯通孔彼此电连接。
与所示的不同，控制器2002和半导体芯片2200可以被包括在单个封装中。控制器2002和半导体芯片2200可以安装在除了主板2001之外的单独中介层衬底上，并且可以通过设置在中介层衬底中的布线线路彼此连接。
图3和图4分别示出了沿图2的线I-I′和II-II′截取的截面图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的半导体封装。
参考图3和图4，半导体封装2003可以包括封装衬底2100、在封装衬底2100上的多个半导体芯片2200、以及覆盖封装衬底2100和半导体芯片2200或与之重叠的模制层2500。
封装衬底2100可以包括封装衬底主体2120、设置或暴露在封装衬底主体2120的顶表面上的上焊盘2130、设置或暴露在封装衬底主体2120的底表面上的下焊盘2125、以及通过其使上焊盘2130和下焊盘2125在封装衬底主体2120内电连接的内部线2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接器2800与图2所描绘的电子系统2000的主板2001中的布线图案2005连接。
参考图2和图3，半导体芯片2200可以具有彼此不对齐的侧壁并且还具有彼此对齐的其他侧壁。半导体芯片2200可以通过形状像接合布线的连接结构2400彼此电连接。半导体芯片2200可以被配置为彼此基本相同。
半导体芯片2200中的每一个可以包括半导体衬底4010、在半导体衬底4010上的第一结构4100、以及在第一结构4100上的第二结构4200。第二结构4200和第一结构4100可以以晶片接合方式彼此接合。
第一结构4100可以包括外围电路线4110和第一接合焊盘4150。第二结构4200可以包括公共源极线4205、在公共源极线4205与第一结构4100之间的栅堆叠结构4210、贯穿栅堆叠结构4210的存储器沟道结构4220和分离结构4230、以及与存储器沟道结构4220和栅堆叠结构4210的字线WL(参见图1的WL)电连接的第二接合焊盘4250。例如，通过电连接到存储器沟道结构4220的位线4240以及电连接到字线(参见图1的WL)的栅极连接线4235，第二接合焊盘4250可以电连接到存储器沟道结构4220和字线(参见图1的WL)。第一结构4100的第一接合焊盘4150可以接合到第二结构4200的第二接合焊盘4250并与之接触。第一接合焊盘4150和第二接合焊盘4250可以具有包括例如铜(Cu)的接触部。
半导体芯片2200中的每一个还可以包括输入/输出焊盘2210和在输入/输出焊盘2210下方的输入/输出连接线4265。输入/输出连接线4265可以电连接到第二接合焊盘4250之一和外围电路线4110之一。
图5示出了平面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。图6A和图6B分别示出了沿图5的线I-I′和II-II′截取的截面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
参考图5、图6A和图6B，根据本发明构思的三维半导体存储器件可以包括第一衬底10、在第一衬底10上的外围电路结构PS、以及在外围电路结构PS上的单元阵列结构CS。第一衬底10、外围电路结构PS、以及单元阵列结构CS可以分别对应于图3或图4的半导体衬底4010、在半导体衬底4010上的第一结构4100、以及在第一结构4100上的第二结构4200。
由于单元阵列结构CS接合到外围电路结构PS上，因此可以增加根据本发明构思的三维半导体存储器件的每单位面积的单元容量。此外，由于外围电路结构PS和单元阵列结构CS是分别制造的并然后彼此接合，因此可以防止外围晶体管PTR由于各种热处理工艺而被损坏，并且因此可以改善根据本发明构思的三维半导体存储器件的可靠性和电学特性。
第一衬底10可以是例如硅衬底、硅锗衬底、锗衬底、或在单晶硅衬底上生长的单晶外延层。第一衬底10可以具有与第一方向D1和第二方向D2平行的顶表面，该第二方向D2与第一方向D1相交并垂直于第三方向D3。第一方向D1、第二方向D2和第三方向D3可以是彼此正交的方向。器件隔离层11可以设置在第一衬底10中。器件隔离层11可以限定第一衬底10的有源部分。
在参考图5、图6A、图6B、图7A和图7B的说明中，术语“顶表面”被定义为指代指向第三方向D3的表面，并且术语“底表面”被定义为指示指向与第三方向D3相反的方向的表面。
第一衬底10可以包括单元阵列区CAR和接触区CCR。接触区CCR可以沿着第一方向D1或沿着与第一方向D1相反的方向从单元阵列区CAR延伸。
第一衬底10可以在其上设置有外围电路结构PS，该外围电路结构PS包括：外围晶体管PTR；外围接触插塞31；通过外围接触插塞31电连接到外围晶体管PTR的外围电路线33；电连接到外围电路线33的第一接合焊盘35；以及围绕外围晶体管PTR、外围接触插塞31、外围电路线33和第一接合焊盘35的第一介电层30。外围晶体管PTR可以设置在第一衬底10的有源部分上。外围电路线33可以对应于图3或图4的外围电路线4110，并且第一接合焊盘35可以对应于图3或图4的第一接合焊盘4150。
例如，外围接触插塞31可以在第一方向D1或第二方向D2上具有一宽度，并且该宽度可以在第三方向D3上增加(或随着与第一衬底10的距离增加而增加)。外围接触插塞31和外围电路线33可以包括导电材料，例如金属。
外围晶体管PTR可以构成例如解码器电路(参见图1的1100)、页缓冲器(参见图1的1120)和逻辑电路(参见图1的1130)。例如，每个外围晶体管PTR可以包括外围栅极介电层21、外围栅电极23、外围封盖图案25、外围栅极间隔物27和外围源极/漏极部分29。外围栅极介电层21可以设置在外围栅电极23与第一衬底10之间。外围封盖图案25可以设置在外围栅电极23上。外围栅极间隔物27可以覆盖外围栅极介电层21、外围栅电极23和外围封盖图案25的侧壁或与之重叠。外围源极/漏极部分29可以设置在第一衬底10中与外围栅电极23的相对侧相邻。外围电路线33和第一接合焊盘35可以通过外围接触插塞31电连接到外围晶体管PTR。外围晶体管PTR中的每一个可以是例如NMOS晶体管、PMOS晶体管或环栅型晶体管。
第一介电层30可以设置在第一衬底10上。在第一衬底10上，第一介电层30可以覆盖外围晶体管PTR、外围接触插塞31和外围电路线33或与之重叠。第一介电层30可以包括构成多层结构的多个介电层。例如，第一介电层30可以包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的一种或多种。第一介电层30可以不覆盖第一接合焊盘35的顶表面或可以不与之重叠。第一介电层30可以具有与第一接合焊盘35的顶表面基本共面的顶表面。
外围电路结构PS可以在其上设置有单元阵列结构CS，该单元阵列结构CS包括第二接合焊盘45、位线BL、堆叠结构ST和第二衬底100。第二接合焊盘45、位线BL、堆叠结构ST和第二衬底100可以分别对应于图3或图4的第二接合焊盘4250、位线4240、栅堆叠结构4210和公共源极线4205。
第一介电层30可以在其上设置有与外围电路结构PS的第一接合焊盘35接触的第二接合焊盘45、连接接触插塞41、通过连接接触插塞41电连接到第二接合焊盘45的连接电路线43、以及覆盖第二接合焊盘45、连接接触插塞41和连接电路线43的或与之重叠的第二介电层40。第二介电层40可以包括构成多层结构的多个介电层。例如，第二介电层40可以包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的一种或多种。
例如，连接接触插塞41可以各自在第一方向D1或第二方向D2上具有沿第三方向D3减小的宽度。连接接触插塞41和连接电路线43可以包括导电材料，例如金属。
第二介电层40可以不覆盖第二接合焊盘45的底表面或可以不与之重叠。第二介电层40可以具有与第二接合焊盘45的底表面基本共面的底表面。第二接合焊盘45的底表面可以对应地与第一接合焊盘35的顶表面直接接触。第一接合焊盘35和第二接合焊盘45可以包括金属，例如铜(Cu)、钨(W)、铝(A1)、镍(Ni)或锡(Sn)。例如，第一接合焊盘35和第二接合焊盘45可以包括铜(Cu)。第一接合焊盘35和第二接合焊盘45可以构成其间没有任何界面的单个整体。第一接合焊盘35和第二接合焊盘45被示出为具有彼此对齐的侧壁，但本发明构思不限于此。例如，当在平面中观察时，第一接合焊盘35和第二接合焊盘45可以具有彼此间隔开的侧壁。
第二介电层40可以在其上部设置有与连接接触插塞41接触的位线BL以及第一导线CL1、第二导线CL2和第三导线CL3。例如，位线BL以及第一导线CL1、第二导线CL2和第三导线CL3可以沿第二方向D2延伸并且可以在第一方向D1上彼此间隔开。位线BL以及第一导线CL1、第二导线CL2和第三导线CL3可以包括导电材料，例如金属。
第三介电层51、第四介电层52和第五介电层53可以顺序地设置在第二介电层40上。第五介电层53可以在其上设置有第六介电层60和由第六介电层60围绕的堆叠结构ST。堆叠结构ST可以具有与第六介电层60的底表面基本共面的底表面(或与第五介电层53接触的一个表面)。第三介电层51、第四介电层52、第五介电层53和第六介电层60中的每一个可以包括构成多层结构的多个介电层。例如，第三介电层51、第四介电层52、第五介电层53和第六介电层60中的每一个可以包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的一种或多种。
位线接触插塞BLCP可以设置为贯穿第三介电层51和第四介电层52。位线接触插塞BLCP可以沿第三方向D3延伸，并且可以将位线BL连接到下面将讨论的第一竖直沟道结构VS1。
第一贯通接触插塞TCP1和第二贯通接触插塞TCP2可以设置为贯穿第三介电层51、第四介电层52和第五介电层53。第一贯通接触塞TCP1和第二贯通接触塞TCP2可以沿第三方向D3延伸。第一贯通接触插塞TCP1可以将第二导线CL2连接到下面将讨论的第一贯通接触部TC1。第二贯通接触插塞TCP2可以将第三导线CL3连接到下面将讨论的第二贯通接触部TC2。
单元接触部CC可以设置为贯穿第三介电层51、第四介电层52、第五介电层53和第六介电层60，并且第一贯通接触部TC1和第二贯通接触部TC2可以设置为贯穿第六介电层60。单元接触部CC可以沿第三方向D3延伸，并且可以将第一导线CL1连接到堆叠结构ST的随后描述的第一栅电极ELa和第二栅电极ELb。单元接触部CC中的每一个可以贯穿堆叠结构ST的第一层间介电层ILDa和第二层间介电层ILDb之一。
第一贯通接触部TC1可以沿第三方向D3延伸，并且可以将第二导线CL2连接到第二衬底100。第二贯通接触部TC2可以沿第三方向D3延伸，并且可以将第三导线CL3连接到下面将讨论的输入/输出焊盘IOP。第一贯通接触部TC1可以贯穿第二衬底100的一部分。第一贯通接触部TC1的顶表面和部分侧壁可以与第二衬底100直接接触。第一贯通接触部TC1可以在第一方向D1上与堆叠结构ST和单元接触部CC中的最外侧单元接触部间隔开。第二贯通接触部TC2可以在第一方向D1上与第二衬底100的侧壁间隔开。第二贯通接触部TC2可以在第一方向D1上跨第一贯通接触部TC1而与堆叠结构ST间隔开。第二贯通接触部TC2可以对应于图3的输入/输出连接线4265。
第一贯通接触部TC1和第二贯通接触部TC2的底表面可以位于与单元接触部CC的底表面以及第一竖直沟道结构VS1和第二竖直沟道结构VS2的底表面的高度不同的高度处。例如，第一贯通接触部TC1和第二贯通接触部TC2的底表面可以位于比单元接触部CC的底表面以及第一竖直沟道结构VS1和第二竖直沟道结构VS2的底表面的高度高的高度处。
第一贯通接触部TC1的顶表面可以位于比第二衬底100的顶表面的高度低的高度处。第二贯通接触部TC2的顶表面可以位于与第二衬底100的顶表面相同的高度处。第一贯通接触部TC1的顶表面上的直径和第二贯通接触部TC2的顶表面上的直径可以分别小于第一贯通接触部TC1的底表面上的直径和第二贯通接触部TC2的底表面上的直径。第一贯通接触部TC1和第二贯通接触部TC2的直径可以在第一贯通接触部TC1和第二贯通接触部TC2的顶表面上变得最小。
单元接触部CC以及第一贯通接触部TC1和第二贯通接触部TC2可以在第一方向D1上彼此间隔开。位线接触插塞BLCP、第一贯通接触插塞TCP1和第二贯通接触插塞TCP2、单元接触部CC、以及第一贯通接触部TC1和第二贯通接触部TC2可以在第一方向D1或第二方向D2上具有沿第三方向D3减小的宽度。位线接触插塞BLCP、第一贯通接触插塞TCP1和第二贯通接触插塞TCP2、单元接触部CC、以及第一贯通接触部TC1和第二贯通接触部TC2可以包括导电材料，例如金属。
可以设置多个堆叠结构ST。当在平面中观察时，多个堆叠结构ST可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。为了便于描述，下面将说明单个堆叠结构ST，并且该说明可以等同地适用于其他堆叠结构ST。
堆叠结构ST可以包括第一堆叠结构ST1和第二堆叠结构ST2。第一堆叠结构ST1可以包括交替堆叠的第一层间介电层ILDa和第一栅电极ELa，而第二堆叠结构ST2可以包括交替堆叠的第二层间介电层ILDb和第二栅电极ELb。
第二堆叠结构ST2可以设置在第一堆叠结构ST1与第一衬底10之间。例如，第二堆叠结构ST2可以设置在第一堆叠结构ST1所包括的第一层间介电层ILDa中的最下方第一层间介电层的底表面上。尽管第二堆叠结构ST2所包括的第二层间介电层ILDb中的最上方第二层间介电层与第一堆叠结构ST1所包括的第一层间介电层ILDa中的最下方第一层间介电层接触，但本发明构思不限于此，并且单层介电层可以设置在第二堆叠结构ST2所包括的第二栅电极ELb中的最上方第二栅电极与第一堆叠结构ST1所包括的第一栅电极ELa中的最下方第一栅电极之间。
第一栅电极ELa和第二栅电极ELb可以包括例如选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。第一层间介电层ILDa和第二层间介电层ILDb可以包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的一种或多种。例如，第一层间介电层ILDa和第二层间介电层ILDb可以包括高密度等离子(HDP)氧化物或原硅酸四乙酯(TEOS)。
在接触区CCR上，第一堆叠结构ST1和第二堆叠结构ST2中的每一个可以在第三方向D3上具有一厚度，该厚度随着与下面将讨论的第一竖直沟道结构VS1中的最外侧第一竖直沟道结构的距离增加而减小。例如，第一堆叠结构ST1和第二堆叠结构ST2中的每一个可以沿第一方向D1具有阶梯结构。
例如，第一堆叠结构ST1的第一栅电极ELa和第二堆叠结构ST2的第二栅电极ELb可以在第一方向D1上具有随着与第一衬底10的距离增加而增加的长度。当在如图5所示的平面中观察时，第一栅电极ELa和第二栅电极ELb可以具有沿第一方向D1以规则间隔彼此间隔开的侧壁。第二堆叠结构ST2所包括的第二栅电极ELb中的最下方第二栅电极在第一方向D1上的长度可以小于第二堆叠结构ST2所包括的第二栅电极ELb中的任何其他第二栅电极的长度，并且第一堆叠结构ST1所包括的第一栅电极ELa中的最上方第一栅电极在第一方向D1上的长度可以大于第一堆叠结构ST1所包括的第一栅电极ELa中的任何其他第一栅电极的长度。
第一栅电极ELa和第二栅电极ELb可以包括位于接触区CCR上的第一焊盘部ELp1和第二焊盘部ELp2。第一焊盘部ELpl可以设置在水平方向上和竖直方向上不同的位置处。当在平面中观察时，第二焊盘部ELp2可以设置在第一焊盘部ELp1中的两个相邻第一焊盘部之间。在附图中示出了仅设置一个第二焊盘部ELp2，但可以设置多个第二焊盘部ELp2。多个第二焊盘部ELp2可以设置在水平方向上和竖直方向上不同的位置处。在附图中示出了一个第二焊盘部ELp2仅设置在第一堆叠结构ST1上，但多个第二焊盘部ELp2可以设置在第一堆叠结构ST1和第二堆叠结构ST2中的一个或两个上。第一焊盘部ELp1和第二焊盘部ELp2可以沿第一方向D1构成阶梯结构。第二焊盘部ELp2中的每一个在第一方向D1上的长度可以大于第一焊盘部ELp1中的每一个在第一方向D1上的长度。单元接触部CC可以贯穿第一层间介电层ILDa和第二层间介电层ILDb中的一个，以与第一栅电极ELa和第二栅电极ELb的第一焊盘部ELp1接触。示出了单元接触部CC未被设置在不与第二焊盘部ELp2竖直重叠的区域上，但本发明构思不限于此。尽管未示出，但单元接触部CC可以贯穿第一层间介电层ILDa和第二层间介电层ILDb中的一个，以与第一栅电极ELa和第二栅电极ELb的第二焊盘部ELp2接触。可以根据要制造的三维半导体存储器件的设计来改变上述这种配置。
第一层间介电层ILDa和第二层间介电层ILDb可以设置在第一栅电极ELa与第二栅电极ELb之间，并且可以各自具有与第一栅电极ELa和第二栅电极ELb中的重叠栅电极的侧壁对齐的侧壁。例如，类似于第一栅电极ELa和第二栅电极ELb，第一层间介电层ILDa和第二层间介电层ILDb在第一方向D1上的长度可以随着与第一衬底10的距离增加而增加。第二层间介电层ILDb中的最下方第二层间介电层在第三方向D3上的厚度可以大于第二层间介电层ILDb中的任何其他第二层间介电层的厚度，并且第一层间介电层ILDa中的最上方第一层间介电层在第三方向D3上的厚度可以小于第一层间介电层ILDa中的任何其他第一层间介电层的厚度，但本发明构思不限于此。
当在平面中观察时，竖直分离堤坝结构DAM可以设置在第二焊盘部ELp2中。竖直分离堤坝结构DAM可以设置在竖直分离堤坝结构沟槽DAMH中，该竖直分离堤坝结构沟槽DAMH在第三方向D3上贯穿第五介电层53、第六介电层60和堆叠结构ST。竖直分离堤坝结构沟槽DAMH还可以贯穿第二衬底100的一部分。竖直分离堤坝结构DAM可以沿第三方向D3延伸。竖直分离堤坝结构DAM可以在第一方向D1或第二方向上具有沿第三方向D3减小的宽度。竖直分离堤坝结构DAM可以贯穿在竖直贯穿第二焊盘部ELp2的区域上设置的第五介电层53、第六介电层60和堆叠结构ST。竖直分离堤坝结构DAM还可以贯穿第二衬底100的一部分。参考图5，当在平面中观察时，竖直分离堤坝结构DAM可以具有四边环形。根据一些实施例，当在平面中观察时，竖直分离堤坝结构DAM可以具有多边形或圆环形。根据一些实施例，竖直分离堤坝结构DAM可以具有中空的四边圆柱形。根据一些实施例，竖直分离堤坝结构DAM可以具有中空的多边柱形或圆柱形。竖直分离堤坝结构DAM可以被第一栅电极ELa和第二栅电极ELb以及第一层间介电层ILDa和第二层间介电层ILDb围绕。
当在平面中观察时，贯通结构CAP、模制结构MS和残留下牺牲层101a可以设置在竖直分离堤坝结构DAM的内周中。
贯通结构CAP可以被竖直分离堤坝结构DAM围绕。贯通结构CAP可以跨竖直分离堤坝结构DAM而与第一栅电极ELa和第二栅电极ELb间隔开。贯通结构CAP可以在第一方向D1和第二方向D2上彼此间隔开。贯通结构CAP中的每一个可以在第二方向D2上距相邻贯通结构CAP具有第一距离H1，且在第一方向D1上距另一贯通结构CAP具有第二距离H2。第一距离H1可以大于第二距离H2。然而，这仅作为示例，并且在一些实施例中，第二距离H2可以大于第一距离H1。可以根据要制造的三维半导体存储器件的设计来改变上述这种配置。附图中示出了四个贯通结构CAP设置在竖直分离堤坝结构DAM中，但贯通结构CAP的数量不受限制。在一些实施例中，可以存在偶数个贯通结构CAP。例如，当在平面中观察时，竖直分离堤坝结构DAM可以在其中设置有两个、四个、六个或任何偶数个贯通结构CAP。可以根据要制造的三维半导体存储器件的设计来改变上述这种配置。
贯通结构CAP可以沿第三方向D3延伸。贯通结构CAP可以在第一方向D1或第二方向D2上具有沿第三方向D3减小的宽度。
模制结构MS可以包括交替堆叠的第一残留层间介电层111a和第一残留牺牲层121a。残留层间介电层111a中的每一个可以位于跨竖直分离堤坝结构DAM而与第一层间介电层ILDa中的每一个相同的高度处。第一残留层间介电层111a可以包括与第一层间介电层ILDa的材料相同的材料。第一残留牺牲层121a中的每一个可以位于跨竖直分离堤坝结构DAM而与和其相邻的第一栅电极ELa相同的高度处。第一残留牺牲层121a可以包括与第一栅电极ELa的材料不同的材料。第一残留牺牲层121a可以包括例如氮化硅。尽管未示出，当第二焊盘部ELp2设置在第二堆叠结构ST2上时，模制结构MS还可以包括第二残留层间介电层(未示出)，该第二残留层间介电层位于跨竖直分离堤坝结构DAM而与和其相邻的第二层间介电层ILDb相同的高度处，并且模制结构MS还可以进一步包括第二残留牺牲层(未示出)，该第二残留牺牲层位于跨竖直分离堤坝结构DAM而与和其相邻的第二栅电极ELb相同的高度处。模制结构MS可以被竖直分离堤坝结构DAM围绕。在一些实施例中，模制结构MS可以具有与竖直分离堤坝结构DAM的内侧壁接触的外侧壁。在一些实施例中，绝缘体可以插入在模制结构MS的外侧壁与竖直分离堤坝结构DAM的内侧壁之间。
残留下牺牲层101a可以设置在第一残留层间介电层111a中的最上方残留层间介电层上。残留下牺牲层101a可以由例如氮化硅形成。根据一些实施例，残留下牺牲层110可以由构成多层结构的多个介电层形成。
贯通结构CAP可以设置在贯通结构孔CAPH中，该贯通结构孔CAPH沿第三方向D3贯穿第五介电层53、第六介电层60、模制结构MS和残留下牺牲层101a。贯通结构孔CAPH还可以贯穿第二衬底100的一部分。贯通结构孔CAPH可以沿第三方向D3延伸。贯通结构CAP可以在第三方向D3上贯穿第五介电层53、第六介电层60、模制结构MS和残留下牺牲层101a。贯通结构CAP还可以贯穿第二衬底100的一部分。竖直分离堤坝结构DAM和贯通结构CAP的底表面可以与第五介电层53的底表面(或第四介电层52的顶表面)共面，但本发明构思不限于此。竖直分离堤坝结构DAM和贯通结构CAP的底表面可以与第四介电层52的顶表面接触。
贯通结构接触插塞CAPCP可以设置为贯穿第三介电层51和第四介电层52。贯通结构接触插塞CAPCP可以沿第三方向D3延伸，并且可以将第一导线CL1连接到贯通结构CAP。
在单元阵列区CAR上，第一竖直沟道结构VS1可以设置在沿第三方向D3贯穿堆叠结构ST的竖直沟道孔CH中。当在如图5所示的平面中观察时，第一竖直沟道结构VS1可以沿第一方向D1或第二方向D2以锯齿形方式布置。第一竖直沟道结构VS1可以对应于图3或图4的存储器沟道结构4220。第一竖直沟道结构VS1可以与图1的第一晶体管LT1和LT2的沟道、存储单元晶体管MCT的沟道、以及第二晶体管UT1和UT2的沟道相对应。
在接触区CCR上，第二竖直沟道结构VS2可以设置在竖直沟道孔CH中，该竖直沟道孔CH在第三方向D3上贯穿堆叠结构ST、第五介电层53和第六介电层60的至少一部分。第二竖直沟道结构VS2未出现在沿图5的线I-I′截取的截面图上，但为了描述清楚起见，图6A使用实线表示第二竖直沟道结构VS2。出于同样的原因，图10、图12、图14A、图16A和图17也使用实线来表示第二竖直沟道结构VS2，并且将省略对其的重复描述。第二竖直沟道结构VS2可以贯穿第一栅电极ELa和第二栅电极ELb的第一焊盘部ELp1。尽管未示出，但第二竖直沟道结构VS2可以贯穿第一栅电极ELa和第二栅电极ELb的第二焊盘部ELp2。当在如图5所示的平面中观察时，第二竖直沟道结构VS2可以设置在单元接触部CC周围。第二竖直沟道结构VS2可以与第一竖直沟道结构VS1同时形成，并且可以具有与第一竖直沟道结构VS1基本相同的结构。然而，根据一些实施例，可以不设置第二竖直沟道结构VS2。
竖直沟道孔CH可以包括第一竖直沟道孔CH1以及在第三方向D3上连接到第一竖直沟道孔CH1的第二竖直沟道孔CH2。第一竖直沟道孔CH1和第二竖直沟道孔CH2中的每一个可以在第一方向D1或第二方向D2上具有沿第三方向D3减小的宽度。第一竖直沟道孔CH1和第二竖直沟道孔CH2可以在第一竖直沟道孔CH1和第二竖直沟道孔CH2空间上彼此连接的边界处具有彼此不同的直径。例如，第二竖直沟道孔CH2中的每一个在其上部的直径可以小于第一竖直沟道孔CH1中的每一个在其下部的直径。
第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个的侧壁可以在第一竖直沟道孔CH1与第二竖直沟道孔CH2之间的边界处具有阶梯差。然而，本发明构思不限于此，并且与所示出的不同，第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个的侧壁可以在不同的高度处具有三个或更多个阶梯差，或者可以是平坦的而没有阶梯差。
第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个可以包括：导电焊盘PAD，与第五介电层53相邻；数据存储图案DSP，共形地覆盖第一竖直沟道孔CH1和第二竖直沟道孔CH2中的每个竖直沟道孔的内侧壁(或与堆叠结构ST相邻)或与之重叠；竖直半导体图案VSP，共形地覆盖数据存储图案DSP的侧壁或与之重叠；以及掩埋介电图案VI，填充第一竖直沟道孔CH1和第二竖直沟道孔CH2中的每个竖直沟道孔的被竖直半导体图案VSP和导电焊盘PAD围绕的内部空间。竖直半导体图案VSP可以被数据存储图案DSP围绕。第一竖直沟道结构VS1和第二竖直沟道结构VS2可以各自具有例如圆形、椭圆形或条形的底表面。尽管图中未示出，但第二竖直沟道结构VS2可以不包括导电焊盘PAD、数据存储图案DSP、竖直半导体图案VSP和掩埋介电图案VI中的任何一个。在一些实施例中，第二竖直沟道结构VS2可以包括与第一竖直沟道结构VS1的材料不同的材料。第二竖直沟道结构VS2可以仅包括电介质材料，例如氧化硅、氮化硅或氮氧化硅。然而，本发明构思不限于此，并且第二竖直沟道结构VS2可以包括各种材料。可以根据要制造的三维半导体存储器件的设计来改变上述这种配置。
竖直半导体图案VSP可以设置在数据存储图案DSP与掩埋介电图案VI之间以及数据存储图案DSP与导电焊盘PAD之间。竖直半导体图案VSP可以具有通心粉形状或顶端封闭的管状。数据存储图案DSP可以具有通心粉形状或顶端封闭的管状。竖直半导体图案VSP可以包括例如掺杂杂质的半导体材料、未掺杂杂质的本征半导体材料或多晶半导体材料。导电焊盘PAD可以包括例如掺杂杂质的半导体材料或导电材料。
当在如图5所示的平面中观察时，第一沟槽TR1和第二沟槽TR2可以设置为沿第一方向D1延伸并横跨堆叠结构ST。第一沟槽TR1可以设置在单元阵列区CAR中，并且第二沟槽TR2可以设置为从单元阵列区CAR向接触区CCR延伸。尽管未示出，但在一些实施例中，第一沟槽TR1可以不设置在单元阵列区CAR与接触区CCR之间的边界上。例如，第一沟槽TR1可以不从单元阵列区CAR向接触区CCR延伸。第一沟槽TR J和第二沟槽TR2可以在第二方向D2上具有随着与第一衬底10的距离增加而减小的宽度。
第一分离图案SP1可以设置为填充第一沟槽TR1，而第二分离图案SP2可以设置为填充第二沟槽TR2。第一分离图案SP1和第二分离图案SP2可以具有沿第一方向D1和第三方向D3延伸的板状。第二分离图案SP2可以对应于图3或图4的分离结构4230。第二分离图案SP2中的每一个在第一方向D1上的长度可以大于第一分离图案SP1在第一方向D1上的长度。第一分离图案SP1和第二分离图案SP2的侧壁可以与堆叠结构ST的第一栅电极ELa和第二栅电极ELb的侧壁以及堆叠结构ST的第一层间介电层ILDa和第二层间介电层ILDb的侧壁接触。第一分离图案SP1和第二分离图案SP2可以包括电介质材料，例如氧化硅。
第二分离图案SP2可以具有与第四介电层52的底表面(或第三介电层51的顶表面)基本共面的底表面，但本发明构思不限于此。根据一些实施例，第二分离图案SP2可以具有与第三介电层51的底表面(或第二介电层40的顶表面)基本共面的底表面。第二分离图案SP2的底表面可以位于比第一竖直沟道结构VS1和第二竖直沟道结构VS2的底表面低的高度处。此外，第二分离图案SP2的顶表面可以位于比第一竖直沟道结构VS1和第二竖直沟道结构VS2的顶表面高的高度处。
当设置多个堆叠结构ST时，第二分离图案SP2之一或第一分离图案SP1可以设置在沿第二方向D2布置的堆叠结构ST之间。例如，堆叠结构ST可以在第二方向D2上跨第二分离图案SP2之一或第一分离图案SP1而彼此间隔开。第一分离图案SP1和第二分离图案SP2中的每一个可以设置为多个，并且多个第一分离图案SP1可以在第二方向D2上跨堆叠结构ST之一而与多个第二分离图案SP2间隔开。
竖直分离堤坝结构DAM、贯通结构CAP和模制结构MS可以设置在相邻第二分离图案SP2之间，并且可以在第二方向D2上与第二分离图案SP2间隔开。
第二衬底100可以设置在堆叠结构ST上。第二衬底100可以具有沿第一方向D1和第二方向D2延伸的板状。第二衬底100的底表面可以平行于第一衬底10的顶表面。第二衬底100可以从单元阵列区CAR向接触区CCR延伸。第二衬底100可以不设置在接触区CCR的一部分上。第二衬底100可以是包括半导体材料的半导体衬底。第二衬底100可以包括例如选自以下项中的至少一种：硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、砷化铝镓(AlGaAs)及其混合物。
源极结构SC可以设置在堆叠结构ST与第二衬底100之间。源极结构SC可以具有沿与第一衬底10的顶表面(或堆叠结构ST的顶表面和第二衬底100的底表面)平行的第一方向D1和第二方向D2延伸的板状。源极结构SC可以在第三方向D3上与第二衬底100重叠。第二衬底100的一部分可以在第三方向D3上不与源极结构SC重叠，并且可以直接接触第六介电层60和第一贯通接触部TC1。
第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个可以贯穿源极结构SC以及第二衬底100的至少一部分。第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个可以具有与第二衬底100接触的上部。如下面参考图7A所讨论的，第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每个竖直沟道结构的竖直半导体图案VSP可以与源极结构SC的一部分接触。
竖直分离堤坝结构DAM和贯通结构CAP可以具有与第二衬底100接触的上部。竖直分离堤坝结构DAM和贯通结构CAP的顶表面可以位于比第二衬底100的底表面高的高度处。竖直分离堤坝结构DAM和贯通结构CAP的顶表面可以位于比源极结构SC的顶表面高的高度处。
贯通结构CAP的侧表面可以被残留下牺牲层101a、模制结构MS、第六介电层60和第五介电层53围绕。例如，除了贯通结构CAP的上部的与第二衬底100接触的部分之外，贯通结构CAP的侧表面可以被绝缘体围绕。
可以构成在第一方向D1或第二方向D2上彼此间隔开的成对的两个贯通结构CAP。在一些实施例中，当第一距离H1小于第二距离H2时，可以构成在第二方向D2上彼此间隔开的成对的两个贯通结构CAP。在另一实施例中，当第二距离H2小于第一距离H1时，可以构成在第一方向D1上彼此间隔开的成对的两个贯通结构CAP。一对贯通结构CAP可以在其间设置有残留下牺牲层101a、模制结构MS、第六介电层60和第五介电层53的电介质材料。可以向一对贯通结构CAP中的一个贯通结构施加正电压，并且可以向一对贯通结构CAP中的另一贯通结构施加负电压。在这种情况下，负电荷可以聚集在向其施加正电压的一个贯通结构CAP周围，并且正电荷可以聚集在向其施加负电压的另一贯通结构CAP周围。因此，一对贯通结构CAP与在一对贯通结构CAP之间的电介质材料可以作为电容器。一对贯通结构CAP可以用作电容器电极。例如，电容器可以设置在单元阵列结构CS上，并且电容器可以包括介于一个贯通结构CAP和与其间隔开的另一贯通结构CAP之间的电介质材料。
源极结构SC可以包括：位于堆叠结构ST上的第一源极导电图案SCP1以及位于堆叠结构ST与第一源极导电图案SCP1之间的第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1与第一堆叠结构ST1的最上方第一层间介电层ILDa之间。第二源极导电图案SCP2可以直接接触第一源极导电图案SCP1。第一源极导电图案SCP1在第三方向D3上的厚度可以大于第二源极导电图案SCP2在第三方向D3上的厚度。源极结构SC可以包括掺杂杂质的半导体材料。源极结构SC可以包括例如掺杂有导电类型与第二衬底100的导电类型相同的杂质的半导体材料。例如，第一源极导电图案SCP1的杂质浓度可以大于第二源极导电图案SCP2的杂质浓度和第二衬底100的杂质浓度。
第七介电层80可以设置在第二衬底100和第六介电层60上。第七介电层80的顶表面可以是基本平坦的。第七介电层80的底表面可以与第二贯通接触部TC2的顶表面基本共面。
输入/输出焊盘IOP可以设置为贯穿第七介电层80。输入/输出焊盘IOP可以包括位于第七介电层80中的输入/输出通孔部92和位于第七介电层80的顶表面上的输入/输出焊盘部94。输入/输出焊盘IOP可以与第二贯通接触部TC2竖直重叠。输入/输出焊盘IOP的底表面(或输入/输出通孔部92的底表面)可以与第二贯通接触部TC2的顶表面接触。输入/输出焊盘IOP可以电连接到第二贯通接触部TC2。输入/输出焊盘IOP可以通过第二贯通接触部TC2电连接到外围电路结构PS的外围晶体管PTR。输入/输出通孔部92可以包括例如钨(W)。输入/输出焊盘部94可以包括例如铝(Al)。输入/输出焊盘IOP可以对应于图1的输入/输出焊盘1101或图3或图4的输入/输出焊盘2210之一。
当在平面中观察时，根据本发明构思的三维半导体存储器件可以被配置为使得：竖直分离堤坝结构DAM可以设置在第二焊盘部ELp2上，并且包括电介质材料的模制结构MS可以设置在竖直分离堤坝结构DAM的内周中。在第一方向D1或第二方向D2上彼此间隔开的一对贯通结构CAP可以贯穿模制结构MS。一对贯通结构CAP可以被电介质材料围绕，因此该对贯通结构CAP和电介质材料可以用作单元阵列结构CS中的电容器。因此，可以减少设置在外围电路结构PS上的电容器的数量以增加三维半导体存储器件的集成度。
此外，由于外围电路结构PS竖直地贯穿贯通结构CAP，因此可以在外围晶体管PTR与电容器电极之间提供减少的电连接路径。总之，三维半导体存储器件可以改善可靠性和电学属性。
图7A示出了图6A所描绘的部分A的放大图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
参考图6A和图7A，可以示出第一竖直沟道结构VS1之一，每个第一竖直沟道结构VS1包括源极结构SC的一部分、第二衬底100的一部分、数据存储图案DSP、竖直半导体图案VSP、掩埋介电图案VI和下数据存储图案DSPr。为了便于描述，下面将讨论单个竖直沟道孔CH和单个第一竖直沟道结构VS1，并且以下描述可以等同地适用于其他竖直沟道结构CH和其他第一竖直沟道结构VS1。
第一竖直沟道结构VS1可以具有与第二衬底100接触的顶表面VS1t。第一竖直沟道结构VS1的顶表面VS1t可以对应于下数据存储图案DSPr的顶表面。第一竖直沟道结构VS1的顶表面VS1t可以位于比第一源极导电图案SCPI的顶表面SCP1b高的高度处。
数据存储图案DSP可以包括顺序地形成在竖直沟道孔CH的内侧壁上的阻挡介电层BLK、电荷存储层CIL和隧穿介电层TIL。阻挡介电层BLK可以与堆叠结构ST或源极结构SC相邻，并且遂穿介电层TIL可以与竖直半导体图案VSP相邻。电荷存储层CIL可以介于阻挡介电层BLK与遂穿介电层TIL之间。阻挡介电层BLK、电荷存储层CIL和遂穿介电层TIL可以在堆叠结构ST与竖直半导体图案VSP之间沿第三方向D3延伸。数据存储图案DSP可以通过使用由于竖直半导体图案VSP与第一栅电极ELa、第二栅电极ELb之间的电压差引起的福勒-诺德海姆遂穿效应来存储和/或改变数据。例如，阻挡介电层BLK和遂穿介电层TIL可以包括氧化硅，并且电荷存储层CIL可以包括氮化硅或氮氧化硅。
源极结构SC的第一源极导电图案SCP1可以与竖直半导体图案VSP接触，并且第二源极导电图案SCP2可以跨数据存储图案DSP而与竖直半导体图案VSP间隔开。第一源极导电图案SCP1可以跨竖直半导体图案VSP而与掩埋介电图案VI间隔开。
例如，第一源极导电图案SCP1可以包括突起SCP1p，该突起SCP1p位于比第二源极导电图案SCP1的顶表面SCP2b低或比第一源极导电图案SCP1的顶表面SCPlb高的高度处。突起SCP1p可以位于比第二源极导电图案SCP2的底表面SCP2a高的高度处。例如，突起SCP1p可以各自在与数据存储图案DSP或下数据存储图案DSPr接触的表面处具有弯曲形状。
图7B示出了图6A所描绘的部分B的放大图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
参考图6A和图7B，竖直分离堤坝结构DAM可以设置在竖直分离堤坝结构沟槽DAMH中。竖直分离堤坝结构DAM可以包括：第一保护层202，共形地覆盖竖直分离堤坝结构沟槽DAMH的内侧壁和底表面或与之重叠；第二保护层204，共形地覆盖第一保护层202的侧壁或与之重叠；以及掩埋图案206，填充竖直分离堤坝结构沟槽DAMH的被第二保护层204围绕的内部空间。
第一保护层202的外侧壁可以与第一层间介电层ILDa、第一栅电极ELa、模制结构MS、残留下牺牲层101a、源极结构SC和第二衬底100接触。然而，这仅作为示例，并且第一保护层202可以在其外侧壁上设置有附加介电层(氧化硅层、氮化硅层或氮氧化硅层)。尽管未示出，当第二焊盘部ELp2设置在第二堆叠结构ST2上时，第一保护层202的外侧壁可以附加地与第二层间介电层ILDb和第二栅电极ELb接触。
第一保护层202可以包括例如氧化硅层或氮氧化硅层。第二保护层204可以包括例如氮化硅层。掩埋图案206可以包括例如掺杂杂质的半导体材料、未掺杂杂质的本征半导体材料或多晶半导体材料。
贯通结构CAP可以各自包括：阻挡层212，共形地覆盖贯通结构孔CAPH的内侧壁和底表面或与之重叠；以及导电图案214，填充贯通结构孔CAPH的由阻挡层212围绕的内部空间。
阻挡层212的外侧壁可以与第一层间介电层ILDa、第一栅电极ELa、模制结构MS、残留下牺牲层101a、源极结构SC和第二衬底100接触。尽管未示出，当第二焊盘部ELp2设置在第二堆叠结构ST2上时，阻挡层212的外侧壁可以附加地与第二层间介电层ILDb和第二栅电极ELb接触。
阻挡层212可以包括例如导电金属氮化物。例如，阻挡层212可以包括氮化钛或氮化钽。导电图案214可以包括例如选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)和过渡金属(例如，钛或钽)中的至少一种。例如，导电图案214可以包括钨(W)。
图8示出了沿图5的线II-II′截取的截面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。图9、图11、图13和图15示出了平面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。图10、图12、图14A、图16A和图17示出了沿图9、图11、图13或图15的线III-III′截取的截面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。图14B和图16B示出了沿图13或图15的线IV-IV′截取的截面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
下文将参考图8至图17描述根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
参考图8，外围电路结构PS可以形成在第一衬底10上。外围电路结构PS的形成可以包括：在第一衬底10中形成器件隔离层11；在第一衬底10的由器件隔离层11限定的有源部分上形成外围晶体管PTR；形成与外围晶体管PTR电连接的外围接触插塞31、外围电路线33和第一接合焊盘35；以及形成第一介电层30，该第一介电层30覆盖器件隔离层11、外围晶体管PTR、外围接触插塞31、外围电路线33和第一接合焊盘35或与之重叠。
第一接合焊盘35可以具有与第一介电层30的顶表面基本共面的顶表面。在下面的描述中，短语“基本共面”可以意味着：表面大致在同一平面中，从而可以执行平坦化工艺。平坦化工艺可以包括例如化学机械抛光(CMP)工艺或回蚀工艺。
参考图9和图10，可以设置包括单元阵列区CAR和接触区CCR的牺牲衬底SS。牺牲衬底SS可以是例如硅衬底，但本发明构思不限于此。
在参考图9至图17的以下说明中，术语“顶表面”可以指当从如图6A和图6B所示地已制造的三维半导体存储器件观察时的底表面，并且术语“底表面”可以指当从如图6A和图6B所示地已制造的三维半导体存储器件观察时的顶表面。
第七介电层80、第二衬底100、下牺牲层101和下半导体层103可以顺序地形成在牺牲衬底SS上。对于第七介电层80，术语“上部”可以仅指示当从如图6A和图6B所示地已制造的三维半导体存储器件观察时设置在堆叠结构ST的上部上的表述，并且本发明构思在说明以下制造方法时不限于“上部”的指示含义。第二衬底100和下半导体层103可以由掺杂杂质的半导体材料形成。下牺牲层101可以由例如氮化硅形成。根据一些实施例，下牺牲层101可以由构成多层结构的多个介电层形成。下半导体层103可以不形成在如上在图6A中讨论的与第二焊盘部ELp2竖直重叠的区域上。未形成有下半导体层103的区域可以是其上将形成有如上在图6A中所讨论的模制结构MS的区域。
可以形成初步堆叠结构STp，该初步堆叠结构STp包括交替堆叠在下半导体层103上的第一层间介电层111和第一牺牲层121以及第二层间介电层112和第二牺牲层122。第一牺牲层121和第二牺牲层122可以由与第一层间介电层111和第二层间介电层112的电介质材料不同的电介质材料形成。第一牺牲层121和第二牺牲层122可以由能够利用相对于第一层间介电层111和第二层间介电层112的蚀刻选择性而被蚀刻的材料形成。例如，第一牺牲层121和第二牺牲层122可以由氮化硅形成，并且第一层间介电层111和第二层间介电层112可以由氧化硅形成。第一牺牲层121和第二牺牲层122中的每一个可以具有基本相同的厚度，并且第一层间介电层111和第二层间介电层112中的一个或多个可以具有在部分区域上改变的厚度。第一层间介电层111中的最下方第一层间介电层可以形成为在未形成有下半导体层103的区域上具有相对较大的厚度。例如，最下方第一层间介电层111可以填充未形成有下半导体层103的部分。
可以对初步堆叠结构STp执行修整工艺，该初步堆叠结构STp包括交替堆叠的第一层间介电层111和第一牺牲层121以及第二层间介电层112和第二牺牲层122。修整工艺可以包括：在单元阵列区CAR和接触区CCR上形成部分覆盖初步堆叠结构STp的顶表面的或与之部分重叠的掩模图案；使用掩模图案来图案化初步堆叠结构STp；减小掩模图案的面积；以及使用减小的掩模图案来图案化初步堆叠结构STp。可以交替地重复执行掩模图案的面积减小和使用掩模图案来图案化初步堆叠结构STp。修整工艺可以向外暴露第一层间介电层111和第二层间介电层112中的每一个的至少一部分，并且初步堆叠结构STp可以具有形成在接触区CCR上的阶梯结构。当执行修整工艺时，可以调整缩小的掩模图案的面积。对减小的掩模图案的调整可以导致第一层间介电层111和第二层间介电层112在第一方向D1上具有不同的长度，其顶表面被暴露在阶梯结构上。
可以形成第六介电层60以覆盖或重叠初步堆叠结构STp的阶梯结构。第六介电层60可以覆盖第二衬底100的至少一部分和第七介电层80的至少一部分或与之重叠。第六介电层60的顶表面可以是基本平坦的，并且可以与初步堆叠结构STp所包括的第二层间介电层112中的最上方第二层间介电层的顶表面基本共面。
第一贯通接触部TC1和第二贯通接触部TC2可以形成为贯穿第六介电层60。第一贯通接触部TC1还可以贯穿第二衬底100的一部分。第一贯通接触部TC1和第二贯通接触部TC2的形成可以包括：形成贯穿第六介电层60并具有较高纵横比的孔；以及用导电材料填充这些孔。第一贯通接触部TC1和第二贯通接触部TC2的顶表面可以与第六介电层60的顶表面和最上方第二层间介电层112的顶表面基本共面。
可以形成第五介电层53以覆盖初步堆叠结构STp的最上方表面和第六介电层60的顶表面或与之重叠。
具有较高纵横比的竖直沟道孔CH可以形成为贯穿第五介电层53、初步堆叠结构STp的第一层间介电层111和第二层间介电层112以及第一牺牲层121和第二牺牲层122、下半导体层103和下牺牲层101。竖直沟道孔CH还可以贯穿第二衬底100的一部分。竖直沟道孔CH还可以在接触区CCR上贯穿第六介电层60。
竖直沟道孔CH可以包括贯穿第一层间介电层111和第一牺牲层121的第一竖直沟道孔CH1，并且还可以包括贯穿第二层间介电层112和第二牺牲层122的第二竖直沟道孔CH2。第二竖直沟道孔CH2可以在第三方向D3上与第一竖直沟道孔CH1重叠，并且可以在空间上连接到第一竖直沟道孔CH1。
第一竖直沟道结构VS1可以形成在单元阵列区CAR上的竖直沟道孔CH中。第二竖直沟道结构VS2可以形成在接触区CCR上的竖直沟道孔CH中。
第一竖直沟道结构VS1和第二竖直沟道结构VS2的形成可以包括：形成共形地覆盖每个竖直沟道孔CH的内壁或与之重叠的数据存储图案DSP和竖直半导体图案VSP；在由竖直半导体图案VSP围绕的空间中形成掩埋介电图案VI；以及在由掩埋介电图案VI和数据存储图案DSP围绕的空间中形成导电焊盘PAD。第一竖直沟道结构VS1和第二竖直沟道结构VS2可以具有与第五介电层53的顶表面基本共面的顶表面。
根据一些实施例，第一竖直沟道结构VS1和第二竖直沟道结构VS2可以不是同时形成的。例如，第一竖直沟道结构VS1可以形成在单元阵列区CAR上，然后第二竖直沟道结构VS2可以形成在接触区CCR上。例如，竖直沟道孔CH可以仅形成在单元阵列区CAR上，然后第一竖直沟道结构VS1可以形成在竖直沟道孔CH中。之后，竖直沟道孔CH可以形成在接触区CCR上，并且第二竖直沟道结构VS2可以形成在竖直沟道孔CH中。与上面所讨论的一些实施例相反，第二竖直沟道结构VS2可以形成在接触区CCR上，然后第一竖直沟道结构VS1可以形成在单元阵列区CAR上。在该步骤中，如参考图6A所讨论的，第二竖直沟道结构VS2可以包括与第一竖直沟道结构VS1的材料不同的材料。可以根据要制造的三维半导体存储器件的设计来改变上述这种配置。
具有较高纵横比的贯通结构孔CAPH可以形成为贯穿第五介电层53、第六介电层60、初步堆叠结构STp的第一层间介电层111和第一牺牲层121、下半导体层103和下牺牲层101。在一些实施例中，贯通结构孔CAPH还可以贯穿第二层间介电层112和第二牺牲层122。贯通结构孔CAPH还可以贯穿第二衬底100的至少一部分。贯通结构孔CAPH可以通过干法蚀刻工艺来形成。干法蚀刻工艺可以执行一次或多次。当在平面中观察时，贯通结构孔CAPH可以形成在下面将讨论的第二焊盘部ELp2中。当在平面中观察时，贯通结构孔CAPH可以形成在下面将讨论的竖直分离堤坝结构DAM中。
贯通结构CAP可以形成在贯通结构孔CAPH中。贯通结构CAP的形成可以包括：形成共形地覆盖每个贯通结构孔CAPH的内壁或与之重叠的阻挡层212；以及形成填充每个贯通结构孔CAPH的未占用空间同时覆盖阻挡层212的内壁或与之重叠的导电图案214。阻挡层212和导电图案214可以通过使用化学气相沉积(CVD)或原子层沉积(ALD)来形成。贯通结构CAP可以具有与第五介电层53的顶表面基本共面的顶表面。
参考图11和图12，具有较高纵横比的竖直分离堤坝结构沟槽DAMH可以形成为贯穿第五介电层53、第六介电层60、初步堆叠结构STp的第一层间介电层111和第一牺牲层121、下半导体层103和下牺牲层101。在一些实施例中，竖直分离堤坝结构沟槽DAMH还可以贯穿第二层间介电层112和第二牺牲层122。竖直分离堤坝结构沟槽DAMH还可以至少贯穿第二衬底100的一部分。可以使用干法蚀刻工艺来形成竖直分离堤坝结构沟槽DAMH。干法蚀刻工艺可以执行一次或多次。当在平面中观察时，竖直分离堤坝结构沟槽DAMH可以形成在下面将讨论的第二焊盘部ELp2中。
竖直分离堤坝结构DAM可以形成在竖直分离堤坝结构沟槽DAMH中。竖直分离堤坝结构DAM的形成可以包括：形成第一保护层202，第一保护层202共形地覆盖竖直分离堤坝结构沟槽DAMH的内壁或与之重叠；形成第二保护层204，第二保护层204共形地覆盖第一保护层202的侧壁或与之重叠；以及形成掩埋图案206，掩埋图案206填充竖直分离堤坝结构沟槽DAMH的未占用空间同时覆盖第二保护层204的侧壁或与之重叠。第一保护层202、第二保护层204和掩埋图案206可以通过使用化学气相沉积(CVD)或原子层沉积(ALD)来形成。竖直分离堤坝结构DAM可以具有与第五介电层53的顶表面基本共面的顶表面。
参考图13、图14A和图14B，可以形成第四介电层52以覆盖第五介电层53的顶表面、第一竖直沟道结构VS1和第二竖直沟道结构VS2的顶表面、贯通结构CAP的顶表面和竖直分离堤坝结构DAM的顶表面或与之重叠。
第一沟槽TR1可以形成为贯穿第四介电层52、第五介电层53和初步堆叠结构STp，并且第二沟槽TR2可以形成为贯穿第四介电层52、第五介电层53、初步堆叠结构STp、下半导体层103和下牺牲层101。第二沟槽TR2还可以贯穿第二衬底100的至少一部分。第二沟槽TR2可以从单元阵列区CAR向接触区CCR延伸。第一沟槽TR1可以具有比第二沟槽TR2小的深度。尽管未示出，第一沟槽TR1的底表面可以位于比第一层间介电层111中的最上方第一层间介电层的顶表面高的高度处。第二沟槽TR2的底表面可以位于比下牺牲层101的底表面低的高度处。第二沟槽TR2的底表面可以位于比第一竖直沟道结构VS1和第二竖直沟道结构VS2的底表面低的高度处。
第二沟槽TR2的形成可以包括：在第四介电层52上形成掩模层(未示出)，从而使掩模层经历曝光和显影工艺以形成沟槽掩模图案90；以及对沟槽掩模图案90执行干法蚀刻工艺。
参考图15、图16A和图16B，可以去除由第二沟槽TR2暴露的下牺牲层101以及第一牺牲层121和第二牺牲层122。下牺牲层101以及第一牺牲层121和第二牺牲层122的去除可以包括：执行例如使用氢氟酸(HF)和/或磷酸(H3PO4)的湿法蚀刻工艺。
当去除下牺牲层101时，还可以去除第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个的数据存储图案DSP的一部分，该部分由从中去除了下牺牲层101的空间暴露。
可以形成第一源极导电图案SCP1以填充从中去除了下牺牲层101的空间。第一源极导电图案SCP1可以与第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个的竖直半导体图案VSP接触。第一源极导电图案SCP1可以由例如掺杂杂质的半导体材料形成。尽管未示出，但气隙可以形成在第一源极导电图案SCP1中。之后，下半导体层103可以被称为第二源极导电图案SCP2，并且因此，可以形成包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC。
竖直分离堤坝结构DAM可以不受氢氟酸和/或磷酸的影响。因此，当在平面中观察时，设置在竖直分离堤坝结构DAM的内周中的第一牺牲层121和下牺牲层101都不能被去除。未被去除的第一牺牲层121和下牺牲层101可以成为图6A所示的第一残留牺牲层121a和残留下牺牲层101a。在一些实施例中，当第二堆叠结构ST2在其上设置有下面将讨论的第二焊盘部ELp2时，设置在竖直分离堤坝结构DAM的内周中的第二牺牲层122可以保留而不被去除。因此，可以形成被竖直分离堤坝结构DAM围绕的模制结构MS。
可以形成第一栅电极ELa和第二栅电极ELb以填充去除了第一牺牲层121和第二牺牲层122的空间。第一层间介电层111和第二层间介电层112可以被称为第一堆叠结构ST1的第一层间介电层ILDa和第二堆叠结构ST2的第二层间介电层ILDb，并且因此，可以形成包括第一层间介电层ILDa和第二层间介电层ILDb以及第一栅电极ELa和第二栅电极ELb的堆叠结构ST。
第一分离图案SP1可以形成为填充第一沟槽TR1，而第二分离图案SP2可以形成为填充第二沟槽TR2。第一分离图案SP1和第二分离图案SP2可以具有与第四介电层52的顶表面基本共面的顶表面。
可以形成第三介电层51以覆盖第四介电层52的顶表面及第一分离图案SP1和第二分离图案SP2的顶表面，或与之重叠。
在接触区CCR上，单元接触部CC可以形成为：贯穿第三介电层51、第四介电层52、第五介电层53和第六介电层60，以与第一栅电极ELa和第二栅电极ELb的第一焊盘部ELp1接触。尽管未示出，但在接触区CCR上，可以形成单元接触部CC以接触第二焊盘部ELp2。单元接触部CC可以贯穿第一层间介电层ILDa和第二层间介电层ILDb的至少一部分。单元接触部CC可以具有与第三介电层51的顶表面基本共面的顶表面。
在单元阵列区CAR上，位线接触插塞BLCP可以形成为：贯穿第三介电层51和第四介电层52，以与第一竖直沟道结构VS1的顶表面接触。在接触区CCR上，第一贯通接触插塞TCP1和第二贯通接触插塞TCP2可以形成为：贯穿第三介电层51、第四介电层52和第五介电层53，以分别与第一贯通接触部TC1和第二贯通接触部TC2连接。在接触区CCR上，贯通结构接触插塞CAPCP可以形成为：贯穿第三介电层51和第四介电层52，以与贯通结构CAP的顶表面接触。第一贯通接触插塞TCP1和第二贯通接触插塞TCP2中的每一个在第三方向D3上的高度可以大于位线接触插塞BLCP中的每一个在第三方向D3上的高度以及贯通结构接触插塞CAPCP中的每一个在第三方向D3上的高度。
可以形成位线BL以在单元阵列区CAR的第三介电层51上与位线接触插塞BLCP接触。在接触区CCR的第三介电层51上，可以形成第一导线CL1以接触单元接触部CC和贯通结构CAP，并且可以形成第二导线CL2和第三导线CL3以分别接触第一贯通接触插塞TCP1和第二贯通接触插塞TCP2。
参考图17，位线BL可以形成在第三介电层51上，并且可以将连接接触插塞41、连接电路线43和第二接合焊盘45形成为与第一导线CL1、第二导线CL2和第三导线CL3电连接。此外，可以形成第二介电层40以覆盖位线BL、连接接触插塞41、连接电路线43和第二接合焊盘45，或与之重叠。第二接合焊盘45可以具有与第二介电层40的顶表面基本共面的顶表面。因此，参考图9至图17所讨论的方法可以在牺牲衬底SS上形成单元阵列结构CS。
与图17一起返回参考图5、图6A和图6B，形成在牺牲衬底SS上的单元阵列结构CS可以通过参考图8所讨论的方法与形成在第一衬底10上的外围电路结构PS接合。牺牲衬底SS可以设置在第一衬底10上以使单元阵列结构CS面对外围电路结构PS。外围电路结构PS的第一接合焊盘35和单元阵列结构CS的第二接合焊盘45可以在彼此接触时进行合并。在接合第一接合焊盘35和第二接合焊盘45之后，牺牲衬底SS可以从单元阵列结构CS中去除。此后，可以形成输入/输出焊盘IOP。因此，可以制造三维半导体存储器件。
根据本发明构思，当在平面中观察时，竖直分离堤坝结构可以设置在第二焊盘部上，并且包括电介质材料的模制结构可以设置在竖直分离堤坝结构的内周中。此外，模制结构可以被在第一方向或第二方向上彼此间隔开的一对贯通结构贯穿。为此，该对贯通结构可以被电介质材料围绕，因此该对贯通结构和该电介质材料可以用作单元阵列结构中的电容器。因此，随着设置在外围电路结构中的电容器的数量的减少，三维半导体存储器件的集成度可以增加。
此外，由于外围电路结构与贯通结构竖直重叠，因此可以在外围晶体管与电容器电极之间设置减少的电连接路径。总之，三维半导体存储器件可以改善可靠性和电学属性。
尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明，但是本领域普通技术人员将理解，在不脱离本发明构思的精神的情况下可以在其中进行形式和细节的变化。因此，上述公开的实施例应被认为是说明性的而非限制性的。

Claims (20)

1.一种三维半导体存储器件，包括：
第一衬底，包括单元阵列区和接触区；
在所述第一衬底上的外围电路结构；
在所述外围电路结构上的单元阵列结构，其中，所述单元阵列结构包括：堆叠结构，包括交替堆叠在所述外围电路结构上的层间介电层和栅电极；在所述堆叠结构上的介电层；以及在所述堆叠结构上的第二衬底，其中，所述栅电极在所述接触区上包括具有阶梯结构的焊盘部；
竖直分离堤坝结构，贯穿所述堆叠结构的至少一部分和所述介电层，其中，所述竖直分离堤坝结构贯穿所述焊盘部中的至少一个焊盘部；
模制结构，与所述竖直分离堤坝结构相邻，其中，所述模制结构包括电介质材料；以及
贯通结构，贯穿所述介电层和所述模制结构。
2.根据权利要求1所述的三维半导体存储器件，
其中，所述模制结构包括交替堆叠的残留层间介电层和残留牺牲层，
其中，所述残留层间介电层与所述层间介电层中的与所述竖直分离堤坝结构相对的相应层间介电层相邻，以及
其中，所述残留牺牲层与所述栅电极中的与所述竖直分离堤坝结构相对的相应栅电极相邻。
3.根据权利要求2所述的三维半导体存储器件，
其中，所述残留层间介电层包括氧化硅，以及
其中，所述残留牺牲层包括氮化硅。
4.根据权利要求1所述的三维半导体存储器件，
其中，所述贯通结构贯穿所述第二衬底的一部分，以及
其中，每个所述贯通结构的顶表面与所述第二衬底接触。
5.根据权利要求1所述的三维半导体存储器件，还包括：
残留下牺牲层，在所述模制结构与所述第二衬底之间，
其中，所述残留下牺牲层与所述竖直分离堤坝结构接触，以及
其中，所述贯通结构贯穿所述残留下牺牲层。
6.根据权利要求1所述的三维半导体存储器件，
其中，每个所述贯通结构在相应贯通结构孔中，
其中，各所述贯通结构包括：
阻挡层，共形地与相应贯通结构孔的内侧壁和底表面重叠；以及
导电图案，在相应贯通结构孔的内部空间中，所述内部空间在平面图中被所述阻挡层围绕，
其中，所述阻挡层包括氮化钛或氮化钽中的至少一种，以及
其中，所述导电图案包括掺杂半导体、金属或过渡金属中的至少一种。
7.根据权利要求1所述的三维半导体存储器件，还包括：
竖直沟道结构，贯穿所述堆叠结构并具有与所述第二衬底接触的顶表面，
其中，所述贯通结构的底表面与所述竖直沟道结构的底表面共面。
8.根据权利要求1所述的三维半导体存储器件，
其中，所述单元阵列结构还包括：位于所述外围电路结构与所述堆叠结构之间的导线、连接接触插塞、以及连接电路线，以及
其中，所述贯通结构通过所述导线、所述连接接触插塞和/或所述连接电路线电连接到所述外围电路结构。
9.根据权利要求1所述的三维半导体存储器件，
其中，所述竖直分离堤坝结构在竖直分离堤坝结构沟槽中，
其中，所述竖直分离堤坝结构包括：
第一保护层，共形地在所述竖直分离堤坝结构沟槽的内侧壁和底表面上；
第二保护层，与所述第一保护层的内侧壁重叠；以及
掩埋图案，在所述竖直分离堤坝结构沟槽的内部空间中，其中，所述内部空间在平面图中被所述第二保护层围绕，
其中，所述第一保护层包括氧化硅层或氮氧化硅层，
其中，所述第二保护层包括氮化硅层，以及
其中，所述掩埋图案包括掺杂杂质的半导体材料、未掺杂杂质的本征半导体材料或多晶半导体材料。
10.根据权利要求1所述的三维半导体存储器件，其中，所述竖直分离堤坝结构的顶表面与所述第二衬底接触。
11.根据权利要求1所述的三维半导体存储器件，其中，每个所述贯通结构的底表面与所述竖直分离堤坝结构的底表面彼此共面。
12.根据权利要求1所述的三维半导体存储器件，其中，当在平面中观察时，所述竖直分离堤坝结构具有多边环形或圆环形。
13.根据权利要求1所述的三维半导体存储器件，其中，所述模制结构的外侧壁与所述竖直分离堤坝结构的内侧壁接触。
14.一种三维半导体存储器件，包括：
第一衬底，包括单元阵列区和接触区；
在所述第一衬底上的外围电路结构；
在所述外围电路结构上的单元阵列结构，其中，所述单元阵列结构包括交替堆叠成堆叠结构的层间介电层和栅电极、在所述堆叠结构上的介电层、以及在所述堆叠结构上的第二衬底；
模制结构，贯穿所述堆叠结构并包括电介质材料；以及
第一贯通结构和第二贯通结构，贯穿所述模制结构并且彼此间隔开。
15.根据权利要求14所述的三维半导体存储器件，
其中，所述栅电极在所述接触区上包括焊盘部，所述焊盘部具有沿着与所述第一衬底的顶表面平行的第一方向的阶梯结构，
其中，所述焊盘部包括第一焊盘部和位于所述第一焊盘部之间的第二焊盘部，
其中，所述第二焊盘部在所述第一方向上的长度大于每个所述第一焊盘部在所述第一方向上的长度，以及
其中，在平面图中，所述模制结构在所述第二焊盘部中。
16.根据权利要求15所述的三维半导体存储器件，还包括：
竖直分离堤坝结构，在所述平面图中位于所述第二焊盘部中并围绕所述模制结构，
其中，所述竖直分离堤坝结构在竖直分离堤坝结构沟槽中，
其中，所述竖直分离堤坝结构包括：
第一保护层，在所述竖直分离堤坝结构沟槽的内侧壁和底表面上；
第二保护层，在所述第一保护层的内侧壁上；以及
掩埋图案，在所述竖直分离堤坝结构沟槽的内部空间中，其中，所述内部空间在所述平面图中被所述第二保护层围绕，其中，所述第一保护层包括氧化硅层或氮氧化硅层，
其中，所述第二保护层包括氮化硅层，以及
其中，所述掩埋图案包括掺杂杂质的半导体材料、未掺杂杂质的本征半导体材料或多晶半导体材料。
17.根据权利要求14所述的三维半导体存储器件，
其中，所述第一贯通结构和所述第二贯通结构中的每一个包括阻挡层和在所述阻挡层的内侧壁上的导电图案，
其中，所述阻挡层包括氮化钛或氮化钽中的至少一种，
其中，所述导电图案包括掺杂半导体、金属或过渡金属中的至少一种，以及
其中，所述第二贯通结构的顶表面与所述第二衬底接触。
18.根据权利要求17所述的三维半导体存储器件，
其中，所述单元阵列结构还包括：位于所述外围电路结构与所述堆叠结构之间的导线、连接接触插塞、以及连接电路线，以及
其中，所述第一贯通结构和所述第二贯通结构通过所述导线、所述连接接触插塞和/或所述连接电路线电连接到所述外围电路结构。
19.一种电子系统，包括：
三维半导体存储器件，包括：第一衬底，包括单元阵列区和接触区；在所述第一衬底上的外围电路结构；在所述外围电路结构上的单元阵列结构；贯通接触部，贯穿所述单元阵列结构；以及在所述贯通接触部上的输入/输出焊盘；以及
控制器，被配置为经由所述输入/输出焊盘与所述三维半导体存储器件电连接，并且被配置为控制所述三维半导体存储器件，
其中，所述单元阵列结构包括：
层间介电层和栅电极，在所述外围电路结构上交替堆叠成堆叠结构；
在所述堆叠结构上的第二衬底；以及
竖直分离堤坝结构和电容器，贯穿所述堆叠结构，
其中，所述栅电极在所述接触区上包括具有阶梯结构的焊盘部，
其中，所述电容器包括彼此间隔开的第一贯通结构和第二贯通结构，
其中，所述竖直分离堤坝结构在平面图中位于所述焊盘部之一中，以及
其中，所述第一贯通结构和所述第二贯通结构在平面图中被所述竖直分离堤坝结构围绕。
20.根据权利要求19所述的电子系统，
其中，所述外围电路结构包括在所述第一衬底上的外围晶体管以及连接到所述外围晶体管的第一接合焊盘，
其中，所述单元阵列结构还包括：
在所述堆叠结构上的介电层；
单元接触部，贯穿所述介电层并与所述堆叠结构的所述栅电极接触；
竖直沟道结构，贯穿所述堆叠结构并接触所述第二衬底；
导线，电连接到所述单元接触部以及所述第一贯通结构和所述第二贯通结构；
位线，连接到所述竖直沟道结构；以及
第二接合焊盘，连接到所述位线和所述导线，以及
其中，所述第一接合焊盘和所述第二接合焊盘被接合成单个整体。
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