CN115605024A - 三维半导体存储器件和包括三维半导体存储器件的电子系统 - Google Patents

三维半导体存储器件和包括三维半导体存储器件的电子系统 Download PDF

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Abstract

提供一种三维半导体器件，该三维半导体器件包括：衬底；堆叠结构，包括在衬底上的栅电极和在栅电极上彼此间隔开的串选择电极；第一分离结构，跨过堆叠结构在第一方向上延伸并位于串选择电极之间；竖直沟道结构，穿透堆叠结构；以及位线，连接到竖直沟道结构并在第二方向上延伸。竖直沟道结构的第一子集共同连接到位线之一。第一子集的竖直沟道结构可以跨过第一分离结构在第二方向上彼此相邻。串选择电极中的每一个可以围绕第一子集的竖直沟道结构中的每一个竖直沟道结构。

Description

三维半导体存储器件和包括三维半导体存储器件的电子系统
相关申请的交叉引用
本申请要求于2021年7月7日向韩国知识产权局提交的韩国专利申请第10-2021-0089311号的优先权，该专利申请的公开内容通过引用整体并入本文。
技术领域
本发明构思的一些示例实施例涉及三维半导体存储器件、制造该三维半导体存储器件的方法和/或包括该三维半导体存储器件的电子系统，更具体地涉及包括竖直沟道结构的非易失性三维半导体存储器件、制造该非易失性三维半导体存储器件的方法和/或包括该非易失性三维半导体存储器件的电子系统。
背景技术
在需要数据存储的电子系统中，需要具有能够存储大量数据的半导体器件。半导体器件已经高度集成，以满足客户对高性能和低制造成本的要求。典型的二维或平面半导体器件的集成度主要由单位存储单元占据的面积来确定，因此受用于形成精细图案的技术水平的影响很大。然而，提高图案精细度所需的极其昂贵的加工设备可能对提高二维或平面半导体器件的集成度设置实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些示例实施例提供具有改进的可靠性和电特性的三维半导体存储器件。
本发明构思的一些示例实施例提供包括三维半导体存储器件的电子系统。
本发明构思的目的不限于上述那些示例实施例，本领域技术人员将根据以下描述清楚地理解上面未提及的其他目的。
根据本发明构思的一些示例实施例，三维半导体存储器件可以包括：衬底；堆叠结构，包括沿竖直方向堆叠在衬底上的多个栅电极和沿水平方向在栅电极上彼此间隔开的多个串选择电极；第一分离结构，跨过堆叠结构在第一方向上延伸并位于串选择电极之间；多个竖直沟道结构，穿透堆叠结构；以及多条位线，与竖直沟道结构连接并在与第一方向相交的第二方向上延伸。竖直沟道结构的第一子集可以共同连接到位线之一。第一子集的竖直沟道结构可以跨过第一分离结构在第二方向上彼此相邻。串选择电极中的每一个可以围绕第一子集的竖直沟道结构中的每一个竖直沟道结构。
根据本发明构思的一些示例实施例，三维半导体存储器件可以包括：衬底；堆叠结构，包括沿竖直方向堆叠在衬底上的多个栅电极和沿水平方向在栅电极上彼此间隔开的多个串选择电极；源极结构，位于衬底与堆叠结构之间；第一分离结构，位于串选择电极之间并在第一沟槽中，所述第一沟槽跨过堆叠结构在第一方向上延伸；第二分离结构，位于堆叠结构的侧表面上的第二沟槽中，第二分离结构在第一方向上延伸；多个竖直沟道结构，位于穿透堆叠结构的多个竖直沟道孔中，竖直沟道结构沿与第一方向相交的第二方向以锯齿方式布置；多条位线，连接到竖直沟道结构，位线在第二方向上延伸；多个位线接触插塞，分别将位线连接到竖直沟道结构中的对应的竖直沟道结构；介电层，覆盖堆叠结构；以及多个单元接触插塞，穿透介电层和堆叠结构的至少一部分并连接到栅电极或串选择电极。竖直沟道结构的子集可以共同连接到位线之一。子集的竖直沟道结构可以跨过第一分离结构在第二方向上彼此相邻。竖直沟道结构中的每一个可以在竖直方向上与位线中的两条位线重叠。
根据本发明构思的一些示例实施例，一种电子系统可以包括：三维半导体存储器件，包括：第一衬底；外围电路结构，位于第一衬底上；单元阵列结构，位于外围电路结构上；介电层，覆盖单元阵列结构；输入/输出焊盘，位于介电层上并电连接到外围电路结构；以及控制器，被配置为通过输入/输出焊盘与所述三维半导体存储器件电连接并控制三维半导体存储器件。单元阵列结构可以包括：第二衬底，位于外围电路结构上；堆叠结构，包括沿竖直方向堆叠在第二衬底上的多个栅电极和沿水平方向在栅电极上彼此间隔开的多个串选择电极；第一分离结构，跨过堆叠结构在第一方向上延伸并位于串选择电极之间；多个竖直沟道结构，穿透堆叠结构；以及多条位线，连接到竖直沟道结构并在与第一方向相交的第二方向上延伸。竖直沟道结构的第一子集可以共同连接到位线之一。第一子集的竖直沟道结构可以跨过第一分离结构在第二方向上彼此相邻。串选择电极中的每一个可以围绕第一子集的竖直沟道结构中的每一个竖直沟道结构。
附图说明
图1示出了对根据本发明构思的一些示例实施例的包括三维半导体存储器件的电子系统进行示出的简化框图。
图2示出了对根据本发明构思的一些示例实施例的包括三维半导体存储器件的电子系统进行示出的简化透视图。
图3和图4分别示出了沿图2的线I-I'和II-II'分别截取的截面图，所述截面图示出根据本发明构思的一些示例实施例的包括三维半导体存储器件的半导体封装。
图5示出了对根据本发明构思的一些示例实施例的三维半导体存储器件进行示出的平面图。
图6示出了对图5的部分A进行示出的平面图，所述平面图示出根据本发明构思的一些示例实施例的三维半导体存储器件。
图7A和图7B分别示出了沿图5的线I-I’和II-II’分别截取的截面图，所述截面图示出根据本发明构思的一些示例实施例的三维半导体存储器件。
图8和图9示出了对图6的部分B进行示出的放大图，所述放大图部分地示出根据本发明构思的一些示例实施例的三维半导体存储器件。
图10示出了对图7A的部分C进行示出的放大图，所述放大图部分地示出根据本发明构思的一些示例实施例的三维半导体存储器件。
图11和图13示出了对图5的部分A进行示出的平面图，所述平面图示出根据本发明构思的一些示例实施例的三维半导体存储器件。
图12和图14分别示出了对图11的部分D和图13的部分E进行示出的放大图，所述放大图部分地示出根据本发明构思的一些示例实施例的三维半导体存储器件。
图15A、图16A、图17A和图18A示出了对图5的部分A进行示出的平面图，所述平面图示出根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。
图15B、图16B、图17B和图18B分别示出了沿图15A、图16A、图17A和图18A的线II-II'分别截取的截面图，所述截面图示出根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。
具体实施方式
下面将结合附图详细描述根据本发明构思的一些实施例的三维半导体存储器件、制造该三维半导体存储器件的方法和包括该三维半导体存储器件的电子系统。
当在本说明书中与数值相结合地使用术语“约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“一般地”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“大约”或“基本上”，应理解，这些值和形状应被解释为包括在所述数值或形状附近的制造或操作公差(例如，±10％)。
图1示出了对根据本发明构思的一些示例实施例的包括三维半导体存储器件的电子系统进行示出的简化框图。
参照图1，根据本发明构思的一些示例实施例的电子系统1000可以包括三维半导体存储器件1100和与三维半导体存储器件1100电连接的控制器1200。电子系统1000可以是包括单个或多个三维半导体存储器件1100的存储设备，或者可以是包括存储设备的电子设备。例如，电子系统1000可以是固态驱动(SSD)设备、通用串行总线(USB)、计算系统、医疗装置或通信装置，它们中的每一个都包括单个或多个三维半导体存储器件1100。
三维半导体存储器件1100可以是非易失性存储器件，诸如下面将讨论的三维NAND闪存器件。三维半导体存储器件1100可以包括第一区域1100F和第一区域1100F上的第二区域1100S。例如，第一区域1100F可以设置在第二区域1100S的一侧。第一区域1100F可以是外围电路区域，该外围电路区域包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以是存储单元区域，该存储单元区域包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2、以及位线BL和公共源极线CSL之间的存储单元串CSTR。
在第二区域1100S上，每一个存储单元串CSTR可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2、以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的存储单元晶体管MCT。第一晶体管LT1和LT2以及第二晶体管UT1和UT2的数量可以根据示例实施例而不同地改变。
例如，第一晶体管LT1和LT2可以包括地选择晶体管，而第二晶体管UT1和UT2可以包括串选择晶体管。第一线LL1和LL2可以分别是第一晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极。第二线UL1和UL2可以分别是第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和地选择晶体管LT2。第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的一者或两者可以用于执行擦除操作，在该擦除操作中，使用栅极感应漏极泄漏(GIDL)现象来擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一线LL1和LL2、字线WL、以及第二线UL1和UL2可以通过第一连接线1115与解码器电路1110电连接，该第一连接线1115从第一区域1100F向第二区域1100S延伸。位线BL可以通过第二连接线1125与页缓冲器1120电连接，该第二连接线1125从第一区域1100F向第二区域1100S延伸。
在第一区域1100F上，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个选择存储单元晶体管执行控制操作。逻辑电路1130可以控制解码器电路1110和页缓冲器1120。三维半导体存储器件1100可以通过输入/输出焊盘1101与控制器1200通信，该输入/输出焊盘1101与逻辑电路1130电连接。输入/输出焊盘1101可以通过输入/输出连接线1135与逻辑电路1130电连接，该输入/输出连接线1135从第一区域1100F向第二区域1100S延伸。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。例如，电子系统1000可以包括多个三维半导体存储器件1100，在这种情况下，控制器1200可以控制多个三维半导体存储器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的总体操作。处理器1210可以基于特定固件进行操作，并且可以控制NAND控制器1220访问三维半导体存储器件1100。NAND控制器1220可以包括NAND接口1221，该NAND接口1221处理与三维半导体存储器件1100的通信。NAND接口1221可以用于通过该NAND接口传输旨在控制三维半导体存储器件1100的控制命令、旨在写入到三维半导体存储器件1100的存储单元晶体管MCT上的数据、和/或旨在从三维半导体存储器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以向电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令而控制三维半导体存储器件1100。
图2示出了对根据本发明构思的一些示例实施例的包括三维半导体存储器件的电子系统进行示出的简化透视图。
参照图2，根据本发明构思的一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003和动态随机存取存储器(DRAM)2004。半导体封装2003和DRAM 2004可以通过设置在主板2001上的布线图案2005与控制器2002连接。
主板2001可以包括连接器2006，该连接器2006包括被设置为与外部主机连接的多个引脚。连接器2006上的多个引脚的数量和布置可以基于电子系统2000和外部主机之间的通信接口而改变。电子系统2000可以通过一个或多个接口(例如，通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和/或用于通用闪存(UFS)的M-PHY)与外部主机通信。例如，电子系统2000可以利用通过连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括电力管理集成电路(PMIC)，通过该电力管理集成电路将从外部主机供应的电力分配给控制器2002和半导体封装2003。
控制器2002可以向半导体封装2003写入数据，可以从半导体封装2003读取数据，或者可以提高电子系统2000的操作速度。
DRAM 2004可以是减小外部主机与用作数据存储空间的半导体封装2003之间的速度差异的缓冲存储器。电子系统2000中包括的DRAM2004可以用作一种高速缓存存储器，并且可以在半导体封装2003的控制操作中提供用于临时数据存储的空间。当DRAM 2004包括在电子系统2000中时，控制器2002不仅可以包括用于控制半导体封装2003的NAND控制器，还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括多个半导体芯片2200。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装基板2100、封装基板2100上的半导体芯片2200、半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及设置在封装基板2100上并覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括封装上焊盘2130的集成电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210中的每一个可以对应于图1的输入/输出焊盘1101。半导体芯片2200中的每一个可以包括栅极堆叠结构3210和竖直沟道结构3220。半导体芯片2200中的每一个可以包括将在下面讨论的三维半导体存储器件。
例如，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以以导线接合方式彼此电连接并且可以与封装基板2100的封装上焊盘2130电连接。在一些示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以使用硅通孔(TSV)而不是连接结构2400或接合线彼此电连接。
例如，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在除了主板2001之外的单独插入基板上并且可以通过设置在插入基板中的线路彼此连接。
图3和图4分别示出了沿图2的线I-I'和II-II'截取的截面图，所述截面图示出根据本发明构思的一些示例实施例的包括三维半导体存储器件的半导体封装。
参照图3和图4，半导体封装2003可以包括封装基板2100、封装基板2100上的多个半导体芯片、以及覆盖封装基板2100和多个半导体芯片的模制层2500。
封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的顶表面上的封装上焊盘2130、设置或暴露在封装基板主体2120的底表面上的封装下焊盘2125、以及设置在封装基板主体2120中并且将封装上焊盘2130电连接到封装下焊盘2125的内部布线线路2135。封装上焊盘2130可以电连接到连接结构2400。封装下焊盘2125可以通过导电连接器2800与图2所示的电子系统2000的主板2001中的布线图案2005连接。
半导体芯片2200中的每一个可以包括半导体衬底3010，并且还可以包括顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围线路3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的竖直沟道结构3220和分离结构3230、与竖直沟道结构3220电连接的位线3240、与栅极堆叠结构3210的字线(见图1的WL)电连接的栅极连接线3235和导线3250。
半导体芯片2200中的每一个可以包括一个或多个贯通线3245，所述贯通线3245与第一结构3100的外围布线线路3110电连接并延伸到第二结构3200中。贯通线3245可以穿透栅极堆叠结构3210，或者还可以设置在栅极堆叠结构3210的外部。每一个半导体芯片2200还可以包括输入/输出连接线3265，该输入/输出连接线3265与第一结构3100的外围线路3110电连接并延伸到第二结构3200中，并且每一个半导体芯片2200还可以进一步包括与输入/输出连接线3265电连接的输入/输出焊盘2210。
图5示出了对根据本发明构思的一些示例实施例的三维半导体存储器件进行示出的平面图。图6示出了对图5的部分A进行示出的平面图，所述平面图示出根据本发明构思的一些示例实施例的三维半导体存储器件。图7A和图7B分别示出了沿图5的线I-I’和II-II’截取的截面图，所述截面图示出根据本发明构思的一些示例实施例的三维半导体存储器件。
参照图5、图6、图7A和图7B，根据本发明构思的一些示例实施例的三维半导体存储器件可以包括第一衬底10、第一衬底10上的外围电路结构PS、以及外围电路结构PS上的单元阵列结构CS。第一衬底10、外围电路结构PS和单元阵列结构CS可以分别对应于图3和图4的半导体衬底3010、半导体衬底3010上的第一结构3100、以及第一结构3100上的第二结构3200。
第一衬底10可以包括第一区域R1和第二区域R2。第二区域R2可以从第一区域R1的一侧沿第一方向D1延伸。第一区域R1可以是设置有竖直沟道结构3220、分离结构3230和与竖直沟道结构3220电连接的位线3240的区域。上面参考图3和图4讨论了组件3220、3230和3240。第二区域R2可以是设置有包括焊盘部分ELp的阶梯结构的区域。下面将讨论包括焊盘部分ELp的阶梯结构。
第一衬底10可以在第一方向D1和与第一方向D1相交的第二方向D2上延伸。第一衬底10可以具有与第三方向D3垂直的顶表面，该第三方向D3与第一方向D1和第二方向D2相交。例如，第一方向D1、第二方向D2和第三方向D3可以彼此正交。
第一衬底10可以是例如硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。
可以在第一衬底10中设置器件隔离层11。器件隔离层11可以限定第一衬底10的有源部分。器件隔离层11可以包括例如氧化硅。
外围电路结构PS可以设置在第一衬底10上。外围电路结构PS可以包括第一衬底10的有源部分上的外围电路晶体管PTR、外围接触插塞31、通过外围接触插塞31与外围电路晶体管PTR电连接的外围电路线路33、以及围绕外围电路晶体管PTR、外围接触插塞31和外围电路线路33的第一介电层30。外围电路结构PS可以对应于图1的第一区域1100F，外围电路线路33可以对应于图3和图4的外围线路3110。
外围电路可以由外围电路晶体管PTR、外围接触插塞31和外围电路线路33构成。例如，外围电路晶体管PTR可以构成图1的解码器电路1110、页缓冲器1120和逻辑电路1130。例如，外围晶体管PTR中的每一个可以包括外围栅极介电层21、外围栅电极23、外围覆盖图案25、外围栅极间隔物27和外围源/漏区29。
外围栅极介电层21可以设置在外围栅电极23和第一衬底10之间。外围覆盖图案25可以设置在外围栅电极23上。外围栅极间隔物27可以覆盖外围栅极介电层21的侧壁、外围栅电极23的侧壁、以及外围覆盖图案25的侧壁。外围源/漏区29可以与外围栅电极23的相对侧相邻地设置在第一衬底10中。
外围电路线路33可以通过外围接触插塞31电连接到外围电路晶体管PTR。外围电路晶体管PTR中的每一个可以是例如NMOS晶体管、PMOS晶体管或全环绕栅型晶体管。例如，外围接触插塞31可以在第一方向D1或第二方向D2上具有宽度，并且宽度可以随着与第一衬底10的距离的增加而增加。外围接触插塞31和外围电路线路33可以包括导电材料，诸如金属。
第一介电层30可以设置在第一衬底10的顶表面上。在第一衬底10上，第一介电层30可以覆盖外围电路晶体管PTR、外围接触插塞31和外围电路线路33。第一介电层30可以包括多个堆叠的介电层。第一介电层30可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅和低k介电质中的一种或多种。
第一介电层30上可以设置有第二衬底100和包括第二衬底100上的堆叠结构ST的单元阵列结构CS。第二衬底100可以在第一方向D1和第二方向D2上延伸。第二衬底100可以是包括半导体材料的半导体衬底。第二衬底100可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或其混合物。
堆叠结构ST可以设置在第二衬底100上。堆叠结构ST可以从第一区域R1向第二区域R2延伸。堆叠结构ST可以对应于图3和图4的栅极堆叠结构3210。堆叠结构ST可以设置为多个，并且多个堆叠结构ST可以沿着第二方向D2布置并且可以跨过将在下面讨论的第二分离结构SS2在第二方向D2上彼此间隔开。为了描述方便，以下说明将集中于单个堆叠结构ST，但该说明也可以适用于其他堆叠结构ST。
堆叠结构ST可以包括堆叠在第二衬底100上的栅电极EL、在栅电极EL上沿第二方向D2彼此间隔开的第一串选择电极SSLa和第二串选择电极SSLb、以及介于栅电极EL之间以及介于栅电极EL与第一串选择电极SSLa和第二串选择电极SSLb之间的层间介电层ILD。栅电极EL可以分别对应于图1的第一线LL1和LL2以及图1的字线WL。第一串选择电极SSLa和第二串选择电极SSLb可以分别对应于图1的第二线UL1和UL2。每一个栅电极EL在第三方向D3上的厚度可以与第一串选择电极SSLa和第二串选择电极SSLb中的每一个在第三方向D3上的厚度基本相同，但是本发明构思限于此。在以下的描述中，术语“厚度”可以表示在第三方向D3上的厚度。
栅电极EL在第一方向D1上的长度可以随着与第二衬底100的距离的增加而减小(例如，在第三方向D3上减小)。例如，一个栅电极EL在第一方向D1上的长度可以大于在一个栅电极EL正上方的下一栅电极EL在第一方向D1上的长度。栅电极EL中的最下面的栅电极在第一方向D1上可以具有最大的长度，并且栅电极EL中的最上面的栅电极EL在第一方向D1上可以具有最小的长度。
栅电极EL以及第一串选择电极SSLa和第二串选择电极SSLb可以在第二区域R2上分别具有焊盘部分ELp。焊盘部分ELp可以水平地和竖直地位于不同的位置。焊盘部分ELp可以构成沿着第一方向D1的阶梯结构。
阶梯结构可以使堆叠结构ST具有随着与将要讨论的竖直沟道结构VS中的最外面的竖直沟道结构的距离的增加而减小的厚度，并且栅电极EL可以具有当在平面图中观察时沿着第一方向D1彼此等距间隔开的侧壁。
第一串选择电极SSLa可以包括最上面的栅电极EL上的第一下串选择电极SSL1a和第一下串选择电极SSL1a上的第一上串选择电极SSL2a。第二串选择电极SSLb可以包括最上面的栅电极EL上的第二下串选择电极SSL1b和第二下串选择电极SSL1b上的第二上串选择电极SSL2b。第一下串选择电极SSL1a和第二下串选择电极SSL1b可以位于相同水平处，并且可以跨过将在下面讨论的第一分离结构SS1在第二方向D2上彼此间隔开。第一上串选择电极SSL2a和第二上串选择电极SSL2b可以位于相同的水平处，并且可以在第二方向D2上与第一分离结构SS1间隔开。例如，第一串选择电极SSLa和第二串选择电极SSLb可以跨过第一分离结构SS1在第二方向D2上彼此间隔开。
栅电极EL以及第一串选择电极SSLa和第二串选择电极SSLb可以包括例如以下中的一种或多种：掺杂半导体(例如掺杂硅)、金属(例如钨、铜和/或铝)、导电金属氮化物(例如氮化钛和/或氮化钽)、以及过渡金属(例如钛和/或钽)。栅电极EL以及第一串选择电极SSLa和第二串选择电极SSLb可以包括例如钨。
层间介电层ILD可以各自具有与栅电极EL以及第一串选择电极SSLa和第二串选择电极SSLb之一的侧壁对齐的侧壁。电极EL、SSLa和SSLb之一可以向上耦接到层间介电层ILD。例如，与栅电极EL类似，层间介电层ILD在第一方向D1上的长度可以随着与第二衬底100的距离的增加而减小。
每一个层间介电层ILD的厚度可以小于每一个栅电极EL的厚度。例如，层间介电层ILD中的最下面的层间介电层ILD的厚度可以小于其他层间介电层ILD中的每一个层间介电层ILD的厚度。例如，层间介电层ILD中的最上面的层间介电层ILD的厚度可以大于其他层间介电层ILD中的每一个层间介电层ILD的厚度。除了层间介电层ILD中的最下面的层间介电层ILD和最上面的层间介电层ILD之外，其他层间介电层ILD可以具有基本相同的厚度。然而，这仅仅是示例，层间介电层ILD的厚度可以根据半导体器件的特性而改变。
层间介电层ILD可以包括例如氧化硅、氮化硅、氮氧化硅和低k电介质中的一种或多种。例如，层间介电层ILD可以包括高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)。
源极结构SC可以设置在第二衬底100和层间介电层ILD中的最下面的层间介电层ILD之间。源极结构SC可以对应于图1的公共源极线CSL或图3和图4的公共源极线3205。源极结构SC可以包括顺序堆叠在第二衬底100上的第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1与层间介电层ILD中的最下面的层间介电层ILD之间。第一源极导电图案SCP1的厚度可以大于第二源极导电图案SCP2的厚度。第一源极导电图案SCP1和第二源极导电图案SCP2可以包括杂质掺杂半导体材料。例如，第一源极导电图案SCP1的杂质浓度可以大于第二源极导电图案SCP2的杂质浓度。
在第一区域R1上，可以在穿透堆叠结构ST和源极结构SC的多个竖直沟道孔CH中设置多个竖直沟道结构VS。竖直沟道结构VS可以穿透第二衬底100的至少一部分，每一个竖直沟道结构VS的底表面可以位于比第二衬底100的顶表面和源极结构SC的底表面低的水平处。例如，竖直沟道结构VS可以与第二衬底100直接接触。
当在平面图中观察时，竖直沟道结构VS可以沿着第一方向D1或第二方向D2以锯齿方式布置。竖直沟道结构VS可以不设置在第二区域R2上。竖直沟道结构VS在第一方向D1或第二方向D2上的宽度可以在第三方向D3上增加。竖直沟道结构VS可以对应于图2至图4的竖直沟道结构3220。竖直沟道结构VS可以对应于第一晶体管LT1和LT2的沟道、存储单元晶体管MCT的沟道以及第二晶体管UT1和UT2的沟道。晶体管LT1、LT2、MCT、UT1和UT2如图1所示。
例如，每一个竖直沟道结构VS可以包括在第一方向D1或第二方向D2上的宽度不连续改变的至少一部分。然而，这仅仅是示例，并且本发明构思不限于此。例如，每一个竖直沟道结构VS可以不包括宽度不连续改变的部分，并且在这种情况下，每一个竖直沟道结构VS可以具有平坦的侧壁。
每一个竖直沟道结构VS可以包括顺序设置在竖直沟道孔CH的内侧壁上的数据存储图案DSP和竖直半导体图案VSP、填充由竖直半导体图案VSP围绕的内部空间的掩埋介电图案VI、以及掩埋介电图案VI上的导电焊盘PAD。导电焊盘PAD可以设置在由掩埋介电图案VI和数据存储图案DSP围绕的空间中。在其他示例实施例中，导电焊盘PAD可以设置在由掩埋介电图案VI和竖直半导体图案VSP围绕的空间中。竖直沟道结构VS可以各自具有例如圆形形状、椭圆形形状或条形状的顶表面。数据存储图案DSP可以共形地覆盖竖直沟道孔CH的内侧壁。竖直半导体图案VSP可以设置在数据存储图案DSP和掩埋介电图案VI之间，并且可以共形地覆盖数据存储图案DSP的内侧壁。竖直半导体图案VSP可以具有底端封闭的通心粉形状或管形状。数据存储图案DSP可以具有底端开放的通心粉形状或管形状。如以下参照图10所讨论的，竖直半导体图案VSP可以与源极结构SC的一部分接触。
数据存储图案DSP可以包括顺序堆叠在竖直沟道孔CH的内侧壁上的多个介电层。竖直半导体图案VSP可以包括例如杂质掺杂半导体材料、杂质未掺杂本征半导体材料或多晶半导体材料。掩埋介电图案VI可以包括例如氧化硅。导电焊盘PAD可以包括例如杂质掺杂半导体材料或导电材料。
在第二区域R2上，可以设置多个虚设竖直沟道结构DVS以穿透堆叠结构ST和源极结构SC。例如，虚设竖直沟道结构DVS可以穿透焊盘部分ELp。一个或多个虚设竖直沟道结构DVS还可以穿透第二介电层210，该第二介电层210覆盖焊盘部分ELp。
可以在将讨论的单元接触插塞CP周围设置虚设竖直沟道结构DVS。虚设竖直沟道结构DVS可以不设置在第一区域R1上。虚设竖直沟道结构DVS和竖直沟道结构VS可以彼此同时形成并且可以具有基本相同的结构。然而，根据一些示例实施例，可以不设置虚设竖直沟道结构DVS。
第二区域R2上可以设置有覆盖堆叠结构ST的第二介电层210。例如，第二介电层210可以设置在焊盘部分ELp上同时覆盖堆叠结构ST的阶梯结构。第二介电层210可以具有基本平坦的顶表面。第二介电层210可以具有与堆叠结构ST的最上表面基本共面的顶表面。例如，第二介电层210的顶表面可以与堆叠结构ST中的最上面的层间介电层ILD的顶表面基本共面。
第二介电层210可以包括单个介电层或多个堆叠的介电层。第二介电层210可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅和低k介电质中的一种或多种。第二介电层210可以包括与堆叠结构ST中的层间介电层ILD的介电材料不同的介电材料。例如，当堆叠结构ST的层间介电层ILD包括高密度等离子体氧化物时，第二介电层210可以包括原硅酸四乙酯(TEOS)。
第一分离结构SS1可以设置在第一沟槽TR1中，该第一沟槽TR1跨过堆叠结构ST的上部在第一方向D1上延伸。第一分离结构SS1可以设置在第一串选择电极SSLa和第二串选择电极SSLb之间。第一沟槽TR1的深度可以小于第二沟槽TR2的深度，这将在下面讨论。第一沟槽TR1的底表面可以位于比第一上串选择电极SSL2a和第二上串选择电极SSL2b中的每一个的底表面低的水平处。第一沟槽TR1的底表面可以位于与第一下串选择电极SSL1a和第二下串选择电极SSL1b中的每一个的底表面的水平基本相同的水平处。例如，填充第一沟槽TR1的第一分离结构SS1可以在第二方向D2上与第一串选择电极SSLa和第二串选择电极SSLb重叠，并且可以与第一串选择电极SSLa和第二串选择电极SSLb直接接触。第一分离结构SS1可以在第二方向D2上与竖直沟道结构VS间隔开。
当在平面图中观察时，第一分离结构SS1可以具有线性形状(或平坦的形状)的顶表面。第一分离结构SS1在第一方向D1上的长度可以小于第二分离结构SS2在第一方向D1上的长度，这将在下面讨论。第一分离结构SS1在第二方向D2上的宽度可以小于第二分离结构SS2在第二方向D2上的宽度。第一分离结构SS1可以包括例如氧化硅。
当设置多个堆叠结构ST时，第二分离结构SS2可以设置在沿第一方向D1在多个堆叠结构ST之间延伸的第二沟槽TR2中。
当在平面图中观察时，第二分离结构SS2可以具有线性形状(或平坦的形状)的顶表面。第二分离结构SS2可以从第一区域R1向第二区域R2延伸。第二分离结构SS2可以在第二方向D2上与竖直沟道结构VS、虚设竖直沟道结构DVS和单元接触插塞CP间隔开，这将在下面讨论。第二分离结构SS2的顶表面可以位于比第一上串选择电极SSL2a和第二上串选择电极SSL2b的顶表面更高的水平处。第二分离结构SS2的底表面可以位于比源极结构SC的顶表面(或第二源极导电图案SCP2的顶表面)低的水平处。第二分离结构SS2可以在第二方向D2上具有宽度。例如，第二分离结构SS2的宽度可以在第三方向D3上增加。
可以设置多个第二分离结构SS2，并且多个第二分离结构SS2可以跨过堆叠结构ST在第二方向D2上彼此间隔开。第二分离结构SS2可以对应于图3和图4的分离结构3230。第二分离结构SS2可以包括例如氧化硅。
第三介电层230可以设置在第二介电层210和堆叠结构ST上。第三介电层230可以覆盖第二介电层210的顶表面、堆叠结构ST的最上面的层间介电层ILD的顶表面、竖直沟道结构VS的顶表面、虚设竖直沟道结构DVS的顶表面。
第三介电层230可以包括单个介电层或多个堆叠的介电层。第三介电层230可以包括例如氧化硅、氮化硅、氮氧化硅和低k电介质中的一种或多种。第三介电层230可以包括例如与第二介电层210的介电材料基本相同的介电材料。
可以设置位线接触插塞BP以穿透第三介电层230并与竖直沟道结构VS连接。可以设置单元接触插塞CP以穿透第三介电层230和第二介电层210并与栅电极EL、第一串选择电极SSLa和第二串选择电极SSLb连接。单元接触插塞CP中的每一个可以穿透层间介电层ILD之一以与焊盘部分ELp之一接触。单元接触插塞CP中的每一个可以与多个虚设竖直沟道结构DVS相邻并且可以彼此间隔开。单元接触插塞CP可以对应于图4的栅极连接线3235。例如，位线接触插塞BP和单元接触插塞CP在第一方向D1或第二方向D2上的宽度可以在第三方向D3上增加。
第三介电层230上可以设置有与位线接触插塞BP对应连接的位线BL。位线BL可以对应于图1的位线BL或图3和图4的位线3240。
第三介电层230上可以设置有与单元接触插塞CP连接的导线CL。导线CL可以对应于图4的导线3250。
位线接触插塞BP、单元接触插塞CP、位线BL和导线CL可以包括诸如金属的导电材料。
第三介电层230上可以设置有覆盖位线BL和导线CL的第四介电层250。第四介电层250可以包括单个介电层或多个堆叠的介电层。第四介电层250可以包括例如氧化硅、氮化硅、氮氧化硅和低k电介质中的一种或多种。
尽管未示出，但是第四介电层250中(或在其上)还可以设置有附加的过孔和附加的线，这些附加的过孔和附加的线与位线BL和导线CL电连接。
参照图5和图6，竖直沟道结构VS可以包括第一竖直沟道结构VS1至第八竖直沟道结构VS8。沿第二方向D2布置的竖直沟道结构VS的数量可以是偶数。示出并说明了八个竖直沟道结构VS，但这仅仅是示例并且本发明构思不限于此。
第一竖直沟道结构VS1至第八竖直沟道结构VS8中的每一个可以沿第一方向D1设置多个。第一竖直沟道结构VS1可以与第二分离结构SS2之一相邻，第八竖直沟道结构VS8可以与第二分离结构SS2中的另一个相邻，第四竖直沟道结构VS4和第五竖直沟道结构VS5可以与第一分离结构SS1相邻。第二竖直沟道结构VS2和第三竖直沟道结构VS3可以设置在第一竖直沟道结构VS1和第四竖直沟道结构VS4之间，第六竖直沟道结构VS6和第七竖直沟道结构VS7可以设置在第五竖直沟道结构VS5和第八竖直沟道结构VS8之间。为了描述方便，下面将描述单个第一竖直沟道结构VS1至单个第八竖直沟道结构VS8。
第一竖直沟道结构VS1、第三竖直沟道结构VS3、第六竖直沟道结构VS6和第八竖直沟道结构VS8可以在第二方向D2上彼此对齐。第二竖直沟道结构VS2、第四竖直沟道结构VS4、第五竖直沟道结构VS5和第七竖直沟道结构VS7可以在第二方向D2上彼此对齐。第一竖直沟道结构VS1至第四竖直沟道结构VS4可以相对于第一分离结构SS1与第五竖直沟道结构VS5至第八竖直沟道结构VS8对称设置。
第四竖直沟道结构VS4可以在第二方向D2上跨过第一分离结构SS1与第五竖直沟道结构VS5间隔开。第四竖直沟道结构VS4和第五竖直沟道结构VS5中的每一个可以跨过第一串选择电极SSLa或第二串选择电极SSLb与第一分离结构SS1间隔开。例如，第一串选择电极SSLa或第二串选择电极SSLb可以围绕与第一分离结构SS1相邻的第四竖直沟道结构VS4和第五竖直沟道结构VS5。
可以设置位线BL以与第一竖直沟道结构VS1至第八竖直沟道结构VS8连接。第一竖直沟道结构VS1至第八竖直沟道结构VS8中的每一个(例如，竖直沟道结构中的每一个的导电焊盘)可以在竖直方向(例如，第三方向D3)上与两条位线BL重叠。尽管示出了十二条位线BL，但这仅仅是示例并且本发明构思不限于此。位线BL可以包括在第二方向D2上跨过第一竖直沟道结构VS1至第八竖直沟道结构VS8的第一位线BL1至第四位线BL4。第一位线BL1至第四位线BL4可以沿第一方向D1布置。
可以设置第一位线接触插塞BP1至第八位线接触插塞BP8以将第一竖直沟道结构VS1至第八竖直沟道结构VS8分别连接到第一位线BL1至第四位线BL4。第一竖直沟道结构VS1和第六竖直沟道结构VS6可以分别通过第一位线接触插塞BP1和第六位线接触插塞BP6共同连接到第一位线BL1。第三竖直沟道结构VS3和第八竖直沟道结构VS8可以分别通过第三位线接触插塞BP3和第八位线接触插塞BP8共同连接到第二位线BL2。第二竖直沟道结构VS2和第七竖直沟道结构VS7可以分别通过第二位线接触插塞BP2和第七位线接触插塞BP7共同连接到第三位线BL3。与第一分离结构SS1相邻的第四竖直沟道结构VS4和第五竖直沟道结构VS5可以分别通过第四位线接触插塞BP4和第五位线接触插塞BP5共同连接到第四位线BL4。
由于在第二方向D2上跨过第一分离结构SS1彼此相邻的竖直沟道结构(例如，具有电特性劣化可能性的竖直沟道结构)共同连接到位线BL之一，因此可以降低单元特性劣化的可能性，从而提高根据本发明构思的三维半导体存储器件的可靠性和电特性。详细地，从可靠性和电特性的角度来看，具有单元特性劣化可能性的竖直沟道结构连接到相同位线的情况优于具有单元特性劣化可能性的竖直沟道结构与另一正常竖直沟道结构连接到相同的位线的情况。
第一分离结构SS1可以包括在第二方向D2上与第四竖直沟道结构VS4和第五竖直沟道结构VS5相邻的第一部分SS1p1、以及与第一部分SS1p1连接并具有均匀宽度的第二部分SS1p2。第一分离结构SS1的第一部分SS1p1可以跨过第一串选择电极SSLa或第二串选择电极SSLb在第二方向D2上与第四竖直沟道结构VS4和第五竖直沟道结构VS5间隔开。第一分离结构SS1的第一部分SS1p1在第二方向D2上的宽度可以不均匀。例如，包括在第一分离结构SS1中的第一部分SS1p1在第二方向D2上的宽度可以在第一方向D1上反复地增加和减小。
图8和图9示出了对图6的部分B进行示出的放大图，所述放大图部分地示出根据本发明构思的一些示例实施例的三维半导体存储器件。
参照图6和图8，可以在竖直沟道结构VS和第一分离结构SS1的侧壁SW之间设置串选择电极SSL(或第一串选择电极SSLa或第二串选择电极SSLb)，并且串选择电极SSL可以包括围绕竖直沟道结构VS的一侧的第一部分p1和与第一部分p1连接并围绕竖直沟道结构VS的另一侧的第二部分p2。当在平面图中观察时，串选择电极SSL的第一部分p1可以具有沿第一分离结构SS1的侧壁SW的弯曲形状。竖直沟道结构VS可以跨过串选择电极SSL的第一部分p1与第一分离结构SS1间隔开。例如，竖直沟道结构VS可以不与第一分离结构SS1接触。
竖直沟道结构VS可以具有在第一方向D1上与第一分离结构SS1重叠的部分，并且竖直沟道结构VS的该部分可以在第二方向D2上具有约10nm至约150nm的最大宽度。
参照图6和图9，根据一些示例实施例，第一分离结构SS1可以具有均匀的宽度，并且竖直沟道结构VS可以在其顶表面上具有半圆形或拱形(例如，弓形或月牙形)形状。因此，竖直沟道结构VS可以与第一分离结构SS1的侧壁SW接触。
图10示出了对图7A的部分C进行示出的放大图，所述放大图部分地示出根据本发明构思的一些示例实施例的三维半导体存储器件。
参照图7A、图7B和图10，示出了包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC，并且还示出了竖直沟道结构VS之一，每一个竖直沟道结构VS包括数据存储图案DSP、竖直半导体图案VSP、掩埋介电图案VI和下数据存储图案DSPr。为了描述方便，以下说明将集中于单个堆叠结构ST和单个竖直沟道结构VS，但该说明也可以适用于穿透其它堆叠结构ST的其它竖直沟道结构VS。
数据存储图案DSP可以包括顺序堆叠的阻挡介电层BLK、电荷存储层CIL和隧道介电层TIL。阻挡介电层BLK可以与堆叠结构ST或源极结构SC相邻，并且隧道介电层TIL可以与竖直半导体图案VSP相邻。电荷存储层CIL可以插入在阻挡介电层BLK和隧道介电层TIL之间。阻挡介电层BLK可以覆盖竖直沟道孔CH的内侧壁。阻挡介电层BLK可以与层间介电层ILD的侧壁和栅电极EL的侧壁接触。
阻挡介电层BLK、电荷存储层CIL和隧道介电层TIL可以位于堆叠结构ST和竖直半导体图案VSP之间在第三方向D3上延伸。数据存储图案DSP可以通过使用由竖直半导体图案VSP和栅电极EL之间的电压差引起的Fowler-Nordheim隧道效应来存储和/或改变数据。例如，阻挡介电层BLK和隧道介电层TIL可以包括氧化硅，并且电荷存储层CIL可以包括氮化硅或氮氧化硅。
源极结构SC的第一源极导电图案SCP1可以与竖直半导体图案VSP接触，并且源极结构SC的第二源极导电图案SCP2可以跨过数据存储图案DSP与竖直半导体图案VSP间隔开。第一源极导电图案SCP1可以跨过竖直半导体图案VSP与掩埋介电图案VI间隔开。
例如，第一源极导电图案SCP1可以包括位于高于第二源极导电图案SCP2的底表面SCP2b的水平和/或低于第一源极导电图案SCP1的底表面SCP1b的水平的水平处的突出部分SCP1bt。突出部分SCP1bt可以位于低于第二源极导电图案SCP2的顶表面SCP2a的水平的水平处。例如，突出部分SCP1bt各自可以在与数据存储图案DSP或下数据存储图案DSPr接触的表面处具有弯曲形状。
图11示出了对图5的部分A进行示出的平面图，所述平面图示出根据本发明构思的一些示例实施例的三维半导体存储器件。图12示出了对图11的部分D进行示出的放大图，所述放大图部分地示出根据本发明构思的一些示例实施例的三维半导体存储器件。为了描述的简洁，下面将省略对与上面讨论的组件基本相同的组件的描述，并且将详细说明其差异。
参照图11和图12，第四竖直沟道结构VS4和第五竖直沟道结构VS5可以各自具有与其他竖直沟道结构(或第一至第三竖直沟道结构和第六至第八竖直沟道结构)中的每一个的顶表面的尺寸相同或小于所述顶表面的尺寸的顶表面。例如，第四竖直沟道结构VS4和第五竖直沟道结构VS5可以各自在其顶表面处具有第一直径d1，并且第一竖直沟道结构VS1至第三竖直沟道结构VS3和第六竖直沟道结构VS6至第八竖直沟道结构VS8可以各自在其顶表面处具有第二直径d2。第一直径d1可以等于或小于第二直径d2。第二直径d2可以例如在约100nm至约200nm的范围内。第二直径d2可以例如在约130nm至约150nm的范围内。
第四竖直沟道结构VS4和第五竖直沟道结构VS5中的每一个可以跨过串选择电极SSL(或第一串选择电极SSLa或第二串选择电极SSLb)的一部分在第二方向D2上与第一分离结构SS1的侧壁SW间隔开。
图13示出了对图5的部分A进行示出的平面图，所述平面图示出根据本发明构思的一些示例实施例的三维半导体存储器件。图14示出了对图13的部分E进行示出的放大图，所述放大图部分地示出根据本发明构思的一些示例实施例的三维半导体存储器件。为了描述的简洁，下面将省略对与上面讨论的组件基本相同的组件的描述，并且将详细说明其差异。
参照图13，与第二分离结构SS2之一相邻的第一竖直沟道结构VS1和第八竖直沟道结构VS8可以通过第一位线接触插塞BP1和第八位线接触插塞BP8共同连接到第一位线BL1。第三竖直沟道结构VS3和第六竖直沟道结构VS6可以分别通过第三位线接触插塞BP3和第六位线接触插塞BP6共同连接到第二位线BL2。第二竖直沟道结构VS2和第七竖直沟道结构VS7可以分别通过第二位线接触插塞BP2和第七位线接触插塞BP7共同连接到第三位线BL3。与第一分离结构SS1相邻的第四竖直沟道结构VS4和第五竖直沟道结构VS5可以分别通过第四位线接触插塞BP4和第五位线接触插塞BP5共同连接到第四位线BL4。
参照图13和图14，示出了与第二分离结构SS2之一相邻的第八竖直沟道结构VS8。第一竖直沟道结构VS1可以具有与第八竖直沟道结构VS8的形状基本相同的形状。
竖直沟道结构VS(或第八竖直沟道结构VS8)可以包括突出部分VSp。第二分离结构SS2中的每一个可以包括朝向竖直沟道结构VS突出的突出部分SS2p。每一个分离结构SS2的突出部分SS2p可以与竖直沟道结构VS间隔开。竖直沟道结构VS的突出部分VSp可以在与第二分离结构SS2的突出部分SS2p突出的方向相同的方向上突出。
由于包括突出部分VSp且在第二方向D2上与第二分离结构SS2对应地相邻的竖直沟道结构(或具有电特性劣化可能性的竖直沟道结构)共同连接到位线BL之一，因此可以降低单元特性劣化的可能性，从而提高根据本发明构思的三维半导体存储器件的可靠性和电特性。详细地，从可靠性和电特性的角度来看，具有单元特性劣化可能性的竖直沟道结构连接到相同位线的情况优于具有单元特性劣化可能性的竖直沟道结构与另一正常竖直沟道结构连接到相同的位线的情况。
图15A、图16A、图17A和图18A示出了对图5的部分A进行示出的平面图，所述平面图示出根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。图15B、图16B、图17B和图18B分别示出了沿图15A、图16A、图17A和图18A的线II-II'分别截取的截面图，所述截面图示出根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。参考图15A和图15B至图18A和图18B，下面详细讨论根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。
参照图5、图15A和图15B，可以设置包括第一区域R1和第二区域R2在内的第一衬底10。器件隔离层11可以形成在第一衬底10中，限定有源部分。形成器件隔离层11可以包括在第一衬底10的上部形成沟槽并用氧化硅填充沟槽。
外围电路晶体管PTR可以形成在由器件隔离层11限定的有源部分上。外围接触插塞31和外围电路线路33可以形成为与外围接触插塞31的外围源/漏区29连接。第一介电层30可以形成为覆盖外围电路晶体管PTR、外围接触插塞31和外围电路线路33。
可以在第一介电层30上形成第二衬底100。可以通过沉积半导体材料来形成第二衬底100。
下牺牲层111和下半导体层113可以形成在第二衬底100上。例如，可以通过沉积单个介电层或多个堆叠的介电层来形成下牺牲层111。下牺牲层111可以由例如氧化硅、氮化硅、氮氧化硅和低k电介质中的一种或多种形成。例如，下牺牲层111可以由氧化硅形成。又例如，可以通过交替地沉积氧化硅和氮化硅来形成下牺牲层111。下半导体层113可以由诸如硅之类的半导体材料形成。
模制结构MS可以形成在下半导体层113上。模制结构MS可以通过在下半导体层113上交替地形成层间介电层ILD和牺牲层SL来形成。牺牲层SL可以由相对于层间介电层ILD具有蚀刻选择性的材料形成。例如，牺牲层SL可以由氮化硅形成，层间介电层ILD可以由氧化硅形成。
第一分离结构SS1可以形成为跨过模制结构MS的上部在第一方向D1上延伸。形成第一分离结构SS1可以包括在模制结构MS上形成掩模图案，使用掩模图案来图案化模制结构MS的一部分以形成第一沟槽TR1，以及用介电材料填充第一沟槽TR1。在这种情况下，掩模图案可以具有在第二方向D2上的宽度不均匀的开口，因此第一分离结构SS1可以形成为包括第一部分SS1p1和第二部分SS1p2。第一分离结构SS1可以由例如氧化硅形成。
参照图5、图16A和图16B，可以形成竖直沟道孔CH以穿透模制结构MS。可以形成竖直沟道结构VS以填充竖直沟道孔CH。形成竖直沟道结构VS可以包括形成沿第二方向D2以锯齿方式布置的第一竖直沟道结构VS1至第八竖直沟道结构VS8。
竖直沟道结构VS可以形成在第一区域R1上。尽管未示出，但是当形成竖直沟道结构VS时，可以同时形成虚设竖直沟道结构DVS以填充形成在第二区域R2上的竖直沟道孔CH。
形成竖直沟道结构VS可以包括：形成共形地覆盖每一个竖直沟道孔CH的内侧壁的数据存储图案DSP，形成覆盖数据存储图案DSP的竖直半导体图案VSP，形成填充由竖直半导体图案VSP围绕的空间的掩埋介电图案VI，以及形成在掩埋介电图案VI上的导电焊盘PAD。
在形成竖直沟道孔CH之前，可以对模制结构MS执行修整工艺。修整工艺可以包括：形成部分覆盖模制结构MS在第一区域R1和第二区域R2上的顶表面的掩模图案，使用掩模图案来图案化模制结构MS，减小掩模图案的面积，以及通过使用面积减小的掩模图案来图案化模制结构MS。可以交替且反复地执行减小掩模图案的面积和使用减小的掩模图案来图案化模制结构MS。修整工艺可以允许模制结构MS在第二区域R2上具有阶梯结构。在修整工艺之后，可以形成第二介电层(参见图7A的210)以覆盖模制结构MS在第二区域R2上的阶梯结构。
参照图17A和图17B，第二沟槽TR2可以形成为跨过模制结构MS在第一方向D1上延伸。第二沟槽TR2可以穿透模制结构MS。第二沟槽TR2可以进一步穿透下半导体层113和下牺牲层111的至少一部分。第二沟槽TR2的底表面可以位于比模制结构MS的底表面的水平(或层间介电层ILD中的最下层的层间介电层ILD的底表面的水平)低的水平处。第二沟槽TR2可以外部地暴露下牺牲层111的一部分。
参照图17A、图17B、图18A和图18B，可以对由第二沟槽TR2暴露的下牺牲层111和牺牲层SL执行选择性去除。可以通过使用蚀刻剂的湿蚀刻工艺来执行下牺牲层111和牺牲层SL的选择性去除。之后，可以形成第一源极导电图案SCP1以填充去除了下牺牲层111的空间。此外，可以形成栅电极EL以及第一串选择电极SSLa和第二串选择电极SSLb以填充去除了牺牲层SL的空间。本步骤中，下半导体层113可称为第二源极导电图案SCP2。结果，可以形成堆叠结构ST，该堆叠结构ST包括源极结构SC，该源极结构SC包括在衬底100上的第一源极导电图案SCP1和第二源极导电图案SCP2，该堆叠结构ST还包括交替地堆叠在源极结构SC上的层间介电层ILD、栅电极EL、以及第一串选择电极SSLa和第二串选择电极SSLb。
此后，可以形成第二分离结构SS2以填充第二沟槽TR2。第二分离结构SS2可以由例如氧化硅形成。
返回参照图6、图7A和图7B，可以形成第三介电层230以覆盖堆叠结构ST和第二介电层210。第三介电层230可以覆盖竖直沟道结构VS的顶表面以及第一分离结构SS1和第二分离结构SS2的顶表面。
在第一区域R1上，可以形成位线接触插塞BP以穿透第三介电层230并与竖直沟道结构VS电连接。在第二区域R2上，可以形成单元接触插塞CP，以穿透第三介电层230和至少一部分堆叠结构ST并且与栅电极EL以及第一串选择电极SSLa和第二串选择电极SSLb电连接。一个或多个单元接触插塞CP可以穿透第二介电层210。
在第一区域R1上，可以形成位线BL以与位线接触插塞BP电连接。在第二区域R2上，可以形成导线CL以与单元接触插塞CP电连接。第四介电层250可以形成在第三介电层230上，覆盖位线BL和导线CL。尽管未示出，但是可以在第四介电层250中(或第四介电层250上)形成与位线BL和导线CL电连接的附加的线和附加的过孔。
根据本发明构思的一些示例实施例，由于情况类似而形状和特性相似的竖直沟道结构(或具有电特性劣化可能性的竖直沟道结构)可以共同连接到位线之一，因此，可以降低单元特性劣化的可能性，从而提高三维半导体存储器件的可靠性和电特性。
图中所示和上面描述的各种控制器和功能块可以在处理电路(例如，包括逻辑电路的硬件、或诸如执行软件的处理器之类的硬件/软件组合)中实现。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经结合附图中所示的本发明构思的一些示例实施例描述了本发明构思，本领域的普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下，可以在其中进行形式和细节的变化。因此，以上公开的示例实施例应被认为是说明性的而非限制性的。

Claims (20)

1.一种三维半导体存储器件，包括：
衬底；
堆叠结构，包括沿竖直方向堆叠在所述衬底上的多个栅电极和沿水平方向在所述栅电极上彼此间隔开的多个串选择电极；
第一分离结构，跨过所述堆叠结构在第一方向上延伸并位于所述串选择电极之间；
多个竖直沟道结构，穿透所述堆叠结构；以及
多条位线，与所述竖直沟道结构连接并在与所述第一方向相交的第二方向上延伸，
其中，所述竖直沟道结构的第一子集共同连接到所述位线之一，所述第一子集的竖直沟道结构跨过所述第一分离结构在所述第二方向上彼此相邻，以及
其中，所述串选择电极中的每一个围绕所述第一子集的竖直沟道结构中的每一个竖直沟道结构。
2.根据权利要求1所述的器件，其中，
所述第一分离结构包括：
第一部分，与所述竖直沟道结构相邻，以及
第二部分，与所述第一部分连接并在所述第二方向上具有均匀的宽度，以及
所述第一分离结构的第一部分与所述串选择电极接触。
3.根据权利要求2所述的器件，其中，所述第一部分在所述第二方向上的宽度沿所述第一方向反复地增加和减小。
4.根据权利要求1所述的器件，其中，
所述堆叠结构包括多个堆叠结构，
所述器件还包括所述堆叠结构之间的第二分离结构，所述第二分离结构在所述第一方向上延伸，
所述多个竖直沟道结构中的与所述第一分离结构相邻的第一多个竖直沟道结构中的每一个的第一顶表面具有第一直径，
所述多个竖直沟道结构中的与所述第二分离结构相邻的第二多个竖直沟道结构中的每一个的第二顶表面具有第二直径，以及
所述第一直径小于所述第二直径。
5.根据权利要求4所述的器件，其中，
所述第一分离结构在所述第二方向上具有均匀的宽度，以及
所述竖直沟道结构在所述第二方向上与所述第一分离结构的侧壁间隔开。
6.根据权利要求4所述的器件，其中，
所述第二分离结构包括多个第二分离结构，以及
所述竖直沟道结构的第二子集共同连接到所述位线之一，所述第二子集的竖直沟道结构中的每一个与所述第二分离结构中的对应的第二分离结构相邻。
7.根据权利要求6所述的器件，其中，
所述第二分离结构中的每一个包括朝向所述竖直沟道结构突出的突出部分，以及
所述第二子集的竖直沟道结构中的每一个包括在与所述突出部分突出的方向相同的方向上突出的部分。
8.根据权利要求1所述的器件，其中，所述竖直沟道结构相对于所述第一分离结构对称地布置。
9.根据权利要求8所述的器件，其中，沿所述第二方向布置的所述竖直沟道结构的数量为偶数。
10.根据权利要求1所述的器件，其中，
所述堆叠结构包括多个堆叠结构，
所述器件还包括所述堆叠结构之间的多个第二分离结构，所述第二分离结构在所述第一方向上延伸，
所述竖直沟道结构包括沿所述第二方向顺序设置的第一竖直沟道结构、第二竖直沟道结构、第三竖直沟道结构、第四竖直沟道结构、第五竖直沟道结构、第六竖直沟道结构、第七竖直沟道结构和第八竖直沟道结构，
所述第四竖直沟道结构和所述第五竖直沟道结构与所述第一分离结构相邻，
所述第一竖直沟道结构和所述第八竖直沟道结构分别与所述第二分离结构中的对应的第二分离结构相邻，
所述第一竖直沟道结构、所述第三竖直沟道结构、所述第六竖直沟道结构和所述第八竖直沟道结构在所述第二方向上彼此对齐，以及
所述第二竖直沟道结构、所述第四竖直沟道结构、所述第五竖直沟道结构和所述第七竖直沟道结构在所述第二方向上彼此对齐。
11.根据权利要求10所述的器件，其中，
所述位线包括沿所述第一方向布置的第一位线、第二位线、第三位线和第四位线，
与所述第一分离结构相邻的所述第四竖直沟道结构和所述第五竖直沟道结构共同连接到所述第四位线。
12.根据权利要求11所述的器件，其中，
所述第一竖直沟道结构和所述第六竖直沟道结构共同连接到所述第一位线，
所述第三竖直沟道结构和所述第八竖直沟道结构共同连接到所述第二位线，以及
所述第二竖直沟道结构和所述第七竖直沟道结构共同连接到所述第三位线。
13.根据权利要求11所述的器件，其中，分别与所述第二分离结构中的对应的第二分离结构相邻的所述第一竖直沟道结构和所述第八竖直沟道结构共同连接到所述第一位线。
14.根据权利要求1所述的器件，其中，
所述堆叠结构包括多个堆叠结构，
所述器件还包括所述堆叠结构之间的第二分离结构，所述第二分离结构在所述第一方向上延伸，以及
所述第一分离结构在所述第一方向上的第一长度小于所述第二分离结构在所述第一方向上的第二长度。
15.一种三维半导体存储器件，包括：
衬底；
堆叠结构，包括沿竖直方向堆叠在所述衬底上的多个栅电极和沿水平方向在所述栅电极上彼此间隔开的多个串选择电极；
源极结构，位于所述衬底与所述堆叠结构之间；
第一分离结构，位于所述串选择电极之间并在第一沟槽中，所述第一沟槽跨过所述堆叠结构在第一方向上延伸；
第二分离结构，位于所述堆叠结构的侧表面上的第二沟槽中，所述第二分离结构在所述第一方向上延伸；
多个竖直沟道结构，位于穿透所述堆叠结构的多个竖直沟道孔中，所述竖直沟道结构沿与所述第一方向相交的第二方向以锯齿方式布置；
多条位线，连接到所述竖直沟道结构，所述位线在所述第二方向上延伸；
多个位线接触插塞，分别将所述位线连接到所述竖直沟道结构中的对应的竖直沟道结构；
介电层，覆盖所述堆叠结构；以及
多个单元接触插塞，穿透所述介电层和所述堆叠结构的至少一部分并连接到所述栅电极或所述串选择电极，
其中，所述竖直沟道结构的子集共同连接到所述位线之一，所述子集的竖直沟道结构跨过所述第一分离结构在所述第二方向上彼此相邻，以及
其中，所述竖直沟道结构中的每一个在所述竖直方向上与所述位线中的两条位线重叠。
16.根据权利要求15所述的器件，其中，
所述竖直沟道结构中的每一个包括：
数据存储图案，共形地覆盖所述竖直沟道孔的内侧壁，
竖直半导体图案，共形地覆盖所述数据存储图案的内侧壁，
掩埋介电图案，被所述竖直半导体图案围绕，以及
导电焊盘，位于所述掩埋介电图案上，以及
所述数据储存图案包括在所述堆叠结构与所述竖直半导体图案之间沿所述竖直方向延伸的多个介电层。
17.根据权利要求15所述的器件，其中，
所述竖直沟道结构包括沿所述第二方向顺序布置的第一竖直沟道结构、第二竖直沟道结构、第三竖直沟道结构、第四竖直沟道结构、第五竖直沟道结构、第六竖直沟道结构、第七竖直沟道结构和第八竖直沟道结构，
所述第一竖直沟道结构、所述第三竖直沟道结构、所述第六竖直沟道结构和所述第八竖直沟道结构在所述第二方向上彼此对齐，
所述第二竖直沟道结构、所述第四竖直沟道结构、所述第五竖直沟道结构和所述第七竖直沟道结构在所述第二方向上彼此对齐，以及
与所述第一分离结构相邻的所述第四竖直沟道结构和所述第五竖直沟道结构共同连接到所述位线之一。
18.根据权利要求17所述的器件，其中，所述第四竖直沟道结构和所述第五竖直沟道结构与所述第一分离结构的侧壁接触。
19.根据权利要求18所述的器件，其中，所述第四竖直沟道结构和所述第五竖直沟道结构中的每一个的顶表面具有半圆形形状或拱形形状。
20.一种电子系统，包括：
三维半导体存储器件，包括：第一衬底；外围电路结构，位于所述第一衬底上；单元阵列结构，位于所述外围电路结构上；介电层，覆盖所述单元阵列结构；输入/输出焊盘，位于所述介电层上并电连接到所述外围电路结构；以及
控制器，被配置为通过所述输入/输出焊盘与所述三维半导体存储器件电连接并控制所述三维半导体存储器件，
其中，所述单元阵列结构包括：
第二衬底，位于所述外围电路结构上，
堆叠结构，包括沿竖直方向堆叠在所述第二衬底上的多个栅电极和沿水平方向在所述栅电极上彼此间隔开的多个串选择电极，
第一分离结构，跨过所述堆叠结构在第一方向上延伸并位于所述串选择电极之间，
多个竖直沟道结构，穿透所述堆叠结构，以及
多条位线，连接到所述竖直沟道结构并在与所述第一方向相交的第二方向上延伸，
其中，所述竖直沟道结构的第一子集共同连接到所述位线之一，所述第一子集的竖直沟道结构跨过所述第一分离结构在所述第二方向上彼此相邻，以及
其中，所述串选择电极中的每一个围绕所述第一子集的竖直沟道结构中的每一个竖直沟道结构。
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