KR20230016022A - 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 Download PDF

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KR20230016022A
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김준형
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 3차원 반도체 메모리 장치는 제1 기판, 상기 제1 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 상기 적층 구조체 상에 제공되고, 상기 수직 채널 구조체의 상면을 덮는 절연막, 상기 수직 채널 구조체의 상부의 외곽 부분 및 상기 외곽 부분과 인접한 상기 적층 구조체의 일부를 관통하되, 상기 절연층 내로 연장되는 분리 절연 패턴 및 상기 수직 채널 구조체와 연결되는 비트 라인 컨택 플러그를 포함할 수 있다. 상기 분리 절연 패턴은 상기 절연막과 식각 선택성을 갖는 물질을 포함하고, 상기 비트 라인 컨택 플러그의 상면은 상기 분리 절연 패턴의 상면보다 높을 수 있다.

Description

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 구체적으로 수직 채널 구조체를 포함하는 비휘발성 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 기술적 과제는 제조 공정 난이도가 감소된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 일 기술적 과제는 상기 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 3차원 반도체 메모리 장치는 제1 기판, 상기 제1 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 채널 구조체, 상기 적층 구조체 상에 제공되고, 상기 수직 채널 구조체의 상면을 덮는 절연막, 상기 수직 채널 구조체의 상부의 외곽 부분 및 상기 외곽 부분과 인접한 상기 적층 구조체의 일부를 관통하되, 상기 절연층 내로 연장되는 분리 절연 패턴 및 상기 수직 채널 구조체와 연결되는 비트 라인 컨택 플러그를 포함하고, 상기 분리 절연 패턴은 상기 절연막과 식각 선택성을 갖는 물질을 포함하고, 상기 비트 라인 컨택 플러그의 상면은 상기 분리 절연 패턴의 상면보다 높을 수 있다.
또한, 본 발명의 실시예에 따른 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 채널 구조체, 상기 적층 구조체의 적어도 일부를 관통하는 분리 절연 패턴, 평면적 관점에서 상기 분리 절연 패턴은 상기 수직 채널 구조체의 적어도 일부와 중첩하고 및 상기 수직 채널 구조체와 연결되는 비트 라인 컨택 플러그를 포함하고, 상기 비트 라인 컨택 플러그의 상면은 상기 분리 절연 패턴의 상면보다 높고, 상기 비트 라인 컨택 플러그는 상기 분리 절연 패턴의 상면보다 높은 위치에 배치되는 상단부 및 상기 분리 절연 패턴의 상면보다 낮은 위치에 배치되는 하단부를 포함하고, 단면적 관점에서 상기 상단부는 제1 측벽 및 상기 제1 측벽과 상기 기판의 상면과 평행한 제1 방향으로 대향하는 제2 측벽을 갖고, 단면적 관점에서 상기 하단부는 상기 제1 방향으로의 제3 측벽 및 상기 제3 측벽과 대향하는 제4 측벽을 갖고, 상기 분리 절연 패턴은 제1 물질을 포함하고, 상기 제1 측벽과 상기 제2 측벽은 제2 물질과 접촉하고, 상기 제3 측벽은 분리 절연 패턴과 접촉하고, 상기 제4 측벽은 제3 물질과 접촉하고, 상기 제2 물질은 상기 제1 물질과는 식각 선택성을 갖되, 상기 제3 물질과는 식각 선택성을 가지지 않을 수 있다.
본 발명에 따르면, 3차원 반도체 메모리 장치는 제1 수직 채널 구조체들, 상기 제1 수직 채널 구조체들 각각의 상부의 외곽 부분 및 주변 영역에서 상기 제1 수직 채널 구조체들보다 위로 연장되는 분리 절연 패턴, 상기 분리 절연 패턴의 상부 및 상기 제1 수직 채널 구조체들을 덮는 절연막을 포함할 수 있다. 상기 분리 절연 패턴은 상기 절연막과 식각 선택성을 갖는 물질을 포함할 수 있다.
비트 라인 컨택 플러그를 제1 수직 채널 구조체 상에 상기 절연막을 식각하는 공정을 포함해서 형성하는 경우에 비트 라인 컨택 플러그와 제1 수직 채널 구조체 사이에서 미스 얼라인먼트(Miss Allignment)가 발생될 수 있다. 절연막과 식각 선택성이 있는 분리 절연 패턴이 상기 제1 수직 채널 구조체의 상부의 외곽 부분 및 주변 부분에 배치됨으로써, 절연막과 제1 수직 채널 구조체의 일부분 외에 다른 구성이 식각되는 위험을 방지할 수 있다. 위와 같은 이유들로, 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 향상될 수 있으며, 3차원 반도체 메모리 장치의 제조 공정 난이도가 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 7a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6a의 A 부분에 대응된다.
도 7b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6a의 B 부분에 대응된다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6b의 C 부분에 대응된다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로. 도 6a의 D 부분에 대응된다.
도 10a 내지 도 15a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 10b 내지 도 15b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다.
도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 16을 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ' 선으로 자른 단면들에 각각 대응된다.
이하에서, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 예를 들어, 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.
제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 제2 트랜지스터들(UT1, UT2), 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있고, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 각각 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있다. 제2 라인들(UL1, UL2)은 각각 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL), 및 제2 라인들(UL1, UL2)은, 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 적어도 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예를 들어, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예를 들어, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
예를 들어, 연결 구조체(2400)는 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, 관통 전극(Through Silicon Via, TSV)에 의하여 서로 전기적으로 연결될 수도 있다.
예를 들어, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들, 및 패키지 기판(2100)과 복수의 반도체 칩들을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 복수개의 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조체(3210), 게이트 적층 구조체(3210)를 관통하는 수직 채널 구조체들(3220) 및 분리 구조체들(3230), 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 게이트 적층 구조체(3210)의 워드라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235) 및 도전 라인들(3250)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조체(3210)를 관통할 수 있으며, 게이트 적층 구조체(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드들(2210)을 더 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 5, 도 6a 및 도 6b를 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치는 제1 기판(10), 제1 기판(10) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 제1 기판(10), 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)는 각각 도 3 및 도 4의 반도체 기판(3010), 반도체 기판(3010) 상의 제1 구조물(3100) 및 제1 구조물(3100) 상의 제2 구조물(3200)에 해당할 수 있다.
셀 어레이 영역(CAR) 및 컨택 영역(CCR)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10)은 셀 어레이 영역(CAR)으로부터 컨택 영역(CCR)으로 향하는 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제1 기판(10)의 상면은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3)과 직교할 수 있다. 예를 들어, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향들일 수 있다.
평면적 관점에서, 컨택 영역(CCR)은 셀 어레이 영역(CAR)으로부터 제1 방향(D1)(또는 제1 방향(D1)의 반대 방향)으로 연장될 수 있다. 셀 어레이 영역(CAR)은 도 3 및 도 4를 참조하여 설명한 수직 채널 구조체들(3220), 분리 구조체들(3230) 및 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240)이 제공되는 영역일 수 있다. 컨택 영역(CCR)은 후술하는 패드부들(ELp)을 포함하는 계단식 구조가 제공되는 영역일 수 있다. 도시된 바와 달리, 컨택 영역(CCR)은 셀 어레이 영역(CAR)으로부터 제2 방향(D2)(또는 제2 방향(D2)의 반대 방향)으로 연장될 수도 있다.
제1 기판(10)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(11)이 제1 기판(10) 내에 제공될 수 있다. 소자 분리막(11)은 제1 기판(10)의 활성 영역을 정의할 수 있다. 소자 분리막(11)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
주변 회로 구조체(PS)가 제1 기판(10) 상에 제공될 수 있다. 주변 회로 구조체(PS)는 제1 기판(10)의 활성 영역 상의 주변 회로 트랜지스터들(PTR), 주변 컨택 플러그들(31), 주변 컨택 플러그들(31)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결되는 주변 회로 배선들(33) 및 이들을 둘러싸는 제1 절연막(30)을 포함할 수 있다. 주변 회로 구조체(PS)는 도 1의 제1 영역(1100F)에 대응될 수 있고, 주변 회로 배선들(33)은 도 3 및 도 4의 주변 배선들(3110)에 해당할 수 있다.
주변 회로 트랜지스터들(PTR), 주변 컨택 플러그들(31) 및 주변 회로 배선들(33)은 주변 회로를 구성할 수 있다. 예를 들어, 주변 회로 트랜지스터들(PTR)은 도 1의 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130) 등을 구성할 수 있다. 보다 구체적으로, 주변 회로 트랜지스터들(PTR) 각각은 주변 게이트 절연막(21), 주변 게이트 전극(23), 주변 캡핑 패턴(25), 주변 게이트 스페이서(27) 및 주변 소스/드레인 영역들(29)을 포함할 수 있다.
주변 게이트 절연막(21)은 주변 게이트 전극(23)과 제1 기판(10) 사이에 제공될 수 있다. 주변 캡핑 패턴(25)은 주변 게이트 전극(23) 상에 제공될 수 있다. 주변 게이트 스페이서(27)는 주변 게이트 절연막(21), 주변 게이트 전극(23), 및 주변 캡핑 패턴(25)의 측벽들을 덮을 수 있다. 주변 소스/드레인 영역들(29)은 주변 게이트 전극(23) 양측에 인접하는 제1 기판(10) 내부에 제공될 수 있다.
주변 회로 배선들(33)이 주변 컨택 플러그들(31)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 주변 회로 트랜지스터들(PTR) 각각은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터 또는 게이트-올-어라운드(gate-all-around) 형 트랜지스터일 수 있다. 예를 들어, 주변 컨택 플러그들(31)은 제1 기판(10)으로부터 멀어질수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 주변 컨택 플러그들(31) 및 주변 회로 배선들(33)은 금속 등의 도전 물질을 포함할 수 있다.
제1 절연막(30)이 제1 기판(10) 상면 상에 제공될 수 있다. 제1 절연막(30)은 제1 기판(10) 상에서 주변 회로 트랜지스터들(PTR), 주변 컨택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 제1 절연막(30)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제1 절연막(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
제1 절연막(30) 상에 제2 기판(100), 제2 기판(100) 상의 적층 구조체(ST)를 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 제2 기판(100)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제2 기판(100)은 컨택 영역(CCR)의 일부 영역 상에는 제공되지 않을 수 있다. 제2 기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 제2 기판(100)은, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
제2 기판(100) 상에 적층 구조체(ST)가 제공될 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR)으로부터 컨택 영역(CCR)으로 연장될 수 있다. 적층 구조체(ST)는 도 3 및 도 4의 게이트 적층 구조체들(3210)에 해당할 수 있다. 적층 구조체(ST)는 복수로 제공될 수 있고, 복수의 적층 구조체들(ST)은 제2 방향(D2)을 따라 배열될 수 있고, 후술하는 분리 구조체(150)를 사이에 두고 서로 제2 방향(D2)으로 이격될 수 있다. 이하에서, 설명의 편의를 위하여 단수의 적층 구조체(ST)에 대하여 설명하나, 이하의 설명은 다른 적층 구조체들(ST)에 대해서도 적용될 수 있다.
적층 구조체(ST)는 교대로 적층된 제1 및 제2 층간 절연막들(ILDa, ILDb) 및 제1 및 제2 게이트 전극들(ELa, ELb)을 포함할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)은 도 1의 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2)에 해당할 수 있다.
적층 구조체(ST)는, 보다 구체적으로, 제2 기판(100) 상의 제1 적층 구조체(ST1) 및 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 제1 적층 구조체(ST1)는 교대로 적층된 제1 층간 절연막들(ILDa) 및 제1 게이트 전극들(ELa)을 포함할 수 있고, 제2 적층 구조체(ST2)는 교대로 적층된 제2 층간 절연막들(ILDb) 및 제2 게이트 전극들(ELb)을 포함할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb) 각각의 제3 방향(D3)으로의 두께는 실질적으로 동일할 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다.
제1 및 제2 게이트 전극들(ELa, ELb)은 제2 기판(100)으로부터 멀어질수록(즉, 제3 방향(D3)으로 갈수록) 제1 방향(D1)으로의 길이가 감소할 수 있다. 다시 말하면, 제1 및 제2 게이트 전극들(ELa, ELb) 각각의 제1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 전극의 제1 방향(D1)으로의 길이보다 클 수 있다. 제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 중 최하부의 것은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 작을 수 있다.
제1 및 제2 게이트 전극들(ELa, ELb)은 컨택 영역(CCR) 상에서 패드부들(ELp)을 가질 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp)은 수평적으로 그리고 수직적으로 서로 다른 위치에 배치될 수 있다. 패드부들(ELp)은 제1 방향(D1)을 따라 계단식 구조를 이룰 수 있다.
계단식 구조에 의해, 제1 및 제2 적층 구조체들(ST1, ST2) 각각은 후술하는 제1 수직 채널 구조체들(VS1) 중 최외각의 것(outer-most one)으로부터 제1 방향(D1)으로 멀어질수록 두께가 감소할 수 있고, 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
제1 및 제2 게이트 전극들(ELa, ELb)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨늄 등) 및 전이금속(ex, 티타늄, 탄탈륨늄 등) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)은, 보다 바람직하게는, 텅스텐을 포함할 수 있다.
제1 및 제2 층간 절연막들(ILDa, ILDb)은 제1 및 제2 게이트 전극들(ELa, ELb)의 사이에 제공될 수 있고, 각각의 하부에 접하는 제1 및 제2 게이트 전극들(ELa, ELb) 중 하나와 측벽이 정렬될 수 있다. 즉, 제1 및 제2 게이트 전극들(ELa, ELb)과 마찬가지로, 제2 기판(100)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다.
제2 층간 절연막들(ILDb) 중 최하부의 것은 제1 층간 절연막들(ILDa) 중 최상부의 것과 접촉할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(ILDa, ILDb) 각각의 두께는 제1 및 제2 게이트 전극들(ELa, ELb) 각각의 두께보다 작을 수 있다. 예를 들어, 제1 층간 절연막들(ILDa) 중 최하부의 것의 두께는 다른 제1 및 제2 층간 절연막들(ILDa, ILDb) 각각의 두께보다 작을 수 있다. 예를 들어, 제2 층간 절연막들(ILDb) 중 최상부의 것의 두께는 다른 제1 및 제2 층간 절연막들(ILDa, ILDb) 각각의 두께보다 클 수 있다.
제1 층간 절연막들(ILDa) 중 최하부의 것, 제2 층간 절연막들(ILDb) 중 최상부의 것을 제외하면, 다른 제1 및 제2 층간 절연막들(ILDa, ILDb) 각각의 두께는 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것일 뿐 제1 및 제2 층간 절연막들(ILDa, ILDb)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다.
제1 및 제2 층간 절연막들(ILDa, ILDb)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(ILDa, ILDb)은 고밀도 플라즈마 산화물(HDP oxide) 또는 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
셀 어레이 영역(CAR) 상의 제2 기판(100)과 제1 층간 절연막들(ILDa) 중 최하부의 것 사이에 소스 구조체(SC)가 제공될 수 있다. 소스 구조체(SC)는 도 1의 공통 소스 라인(CSL) 및 도 3 및 도 4의 공통 소스 라인(3205)에 해당할 수 있다. 소스 구조체(SC)는 제2 기판(100) 상에 차례로 적층된 제1 소스 도전 패턴(SCP1) 및 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 제1 층간 절연막들(ILDa) 중 최하부의 것 사이에 제공될 수 있다. 제1 소스 도전 패턴(SCP1)의 두께는 제2 소스 도전 패턴(SCP2)의 두께보다 클 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)은 실리콘 등의 반도체 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)이 불순물이 도핑된 반도체 물질을 포함하는 경우, 제1 소스 도전 패턴(SCP1)의 불순물 농도는 제2 소스 도전 패턴(SCP2)의 불순물 농도보다 클 수 있다.
소스 구조체(SC)의 제1 소스 도전 패턴(SCP1)은 셀 어레이 영역(CAR) 상에만 제공될 수 있고, 컨택 영역(CCR) 상에 제공되지 않을 수 있다. 다만, 소스 구조체(SC)의 제2 소스 도전 패턴(SCP2)은 셀 어레이 영역(CAR)으로부터 컨택 영역(CCR)으로 연장될 수 있다. 컨택 영역(CCR) 상의 제2 소스 도전 패턴(SCP2)은 후술하는 제2 반도체막(123)으로 지칭될 수 있다.
컨택 영역(CCR) 상의 제2 기판(100)과 제1 층간 절연막들(ILDa) 중 최하부의 것 사이에 제1 몰드 구조체(MS1)가 제공될 수 있다. 제1 몰드 구조체(MS1)는 제2 기판(100) 상에 차례로 적층된 제1 버퍼 절연막(111), 제1 반도체막(121), 제2 버퍼 절연막(113) 및 제2 반도체막(123)을 포함할 수 있다.
제1 반도체막(121)은 제2 기판(100)과 제2 반도체막(123) 사이에 제공될 수 있다. 제1 버퍼 절연막(111)은 제2 기판(100)과 제1 반도체막(121) 사이에 제공될 수 있고, 제2 버퍼 절연막(113)은 제1 반도체막(121)과 제2 반도체막(123) 사이에 제공될 수 있다. 제1 버퍼 절연막(111)의 하면은 제1 소스 도전 패턴(SCP1)의 하면과 실질적으로 공면을 이룰 수 있다. 제2 버퍼 절연막(113)의 상면은 제1 소스 도전 패턴(SCP1)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 및 제2 버퍼 절연막들(111, 113)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 및 제2 반도체막들(121, 123)은, 예를 들어, 실리콘 등의 반도체 물질을 포함할 수 있다.
셀 어레이 영역(CAR) 상에서 적층 구조체(ST) 및 소스 구조체(SC)를 관통하는 복수의 제1 수직 채널 구조체들(VS1)이 제공될 수 있다. 제1 수직 채널 구조체들(VS1)은 제2 기판(100)의 적어도 일부를 관통할 수 있고, 제1 수직 채널 구조체들(VS1) 각각의 하면은 제2 기판(100)의 상면 및 소스 구조체(SC)의 하면보다 낮은 레벨에 위치할 수 있다. 즉, 제1 수직 채널 구조체들(VS1)은 제2 기판(100)과 직접 접촉할 수 있다.
제1 수직 채널 구조체들(VS1)은, 도 5에 따른 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그(zigzag) 형태로 배열될 수 있다. 제1 수직 채널 구조체들(VS1)은 컨택 영역(CCR) 상에는 제공되지 않을 수 있다. 제1 수직 채널 구조체들(VS1)은 도 2 내지 도 4의 수직 채널 구조체들(3220)에 해당할 수 있다. 제1 수직 채널 구조체들(VS1)은 도 1의 제1 트랜지스터들(LT1, LT2), 메모리 셀 트랜지스터들(MCT), 및 제2 트랜지스터들(UT1, UT2)의 채널들에 해당할 수 있다.
제1 수직 채널 구조체들(VS1)은 적층 구조체(ST)를 관통하는 수직 채널 홀들(CH) 내에 제공될 수 있다. 수직 채널 홀들(CH) 각각은 제1 적층 구조체(ST1)를 관통하는 제1 수직 채널 홀(CH1) 및 제2 적층 구조체(ST2)를 관통하는 제2 수직 채널 홀(CH2)을 포함할 수 있다. 수직 채널 홀들(CH) 각각의 제1 및 제2 수직 채널 홀들(CH1, CH2)은 서로 제3 방향(D3)으로 연결될 수 있다.
제1 수직 채널 구조체들(VS1) 각각은 제1 부분(VS1a) 및 제2 부분(VS1b)을 포함할 수 있다. 제1 부분(VS1a)은 제1 수직 채널 홀(CH1) 내에 제공될 수 있고, 제2 부분(VS1b)은 제2 수직 채널 홀(CH2) 내에 제공될 수 있다. 제2 부분(VS1b)은 제1 부분(VS1a) 상에 제공될 수 있고, 서로 연결될 수 있다.
제1 부분(VS1a) 및 제2 부분(VS1b) 각각은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 제1 부분(VS1a)의 최상부 폭은 제2 부분(VS1b)의 최하부 폭보다 클 수 있다. 다시 말하면, 제1 수직 채널 구조체들(VS1) 각각의 측벽은 제1 부분(VS1a)과 제2 부분(VS1b)의 경계면에서 단차를 가질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 제1 수직 채널 구조체들(VS1) 각각의 측벽은 서로 다른 레벨들에서 3개 이상의 단차들을 가질 수도 있고, 제1 수직 채널 구조체들(VS1) 각각의 측벽은 단차 없이 평탄할 수도 있다.
제1 수직 채널 구조체들(VS1) 수직 채널 홀들(CH) 각각의 내측벽 상에 차례로 제공되는 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP), 수직 반도체 패턴(VSP)으로 둘러싸인 내부 공간을 채우는 매립 절연 패턴(VI), 및 매립 절연 패턴(VI) 상의 도전 패드(PAD)를 포함할 수 있다. 도전 패드(PAD)는 매립 절연 패턴(VI)과 데이터 저장 패턴(DSP)(또는, 수직 반도체 패턴(VSP))으로 둘러싸인 공간에 제공될 수 있다. 제1 수직 채널 구조체들(VS1) 각각의 상면은, 예를 들어, 원형, 타원형 또는 바(bar) 형상을 가질 수 있다. 데이터 저장 패턴(DSP)은 적층 구조체(ST)에 인접하여 제1 및 제2 층간 절연막들(ILDa, ILDb)의 측벽들 및 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들을 덮을 수 있다. 수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)의 내측벽을 컨포멀하게 덮을 수 있다.
수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 매립 절연 패턴(VI) 사이에 제공될 수 있다. 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형상 또는 마카로니 형상을 가질 수 있다. 데이터 저장 패턴(DSP)은 하단이 오픈된(opened) 파이프 형상 또는 마카로니 형상을 가질 수 있다.
수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 도 7b를 참조하여 후술하는 바와 같이, 수직 반도체 패턴(VSP)은 소스 구조체(SC)의 일부와 접촉할 수 있다. 도전 패드(PAD)는, 예를 들어, 불순물이 도핑된 반도체 물질 또는 도전 물질을 포함할 수 있다.
컨택 영역(CCR) 상에서 제2 절연막(170), 적층 구조체(ST) 및 제1 몰드 구조체(MS1)를 관통하는 복수의 제2 수직 채널 구조체들(VS2)이 제공될 수 있다. 보다 구체적으로, 제2 수직 채널 구조체들(VS2)은 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp)을 관통할 수 있다. 제2 수직 채널 구조체들(VS2)은 후술하는 셀 컨택 플러그들(CCP) 주변에 제공될 수 있다. 제2 수직 채널 구조체들(VS2)은 셀 어레이 영역(CAR) 상에 제공되지 않을 수 있다. 제2 수직 채널 구조체들(VS2)은 제1 수직 채널 구조체들(VS1)과 동시에 형성될 수 있고, 실질적으로 동일한 구조를 가질 수 있다. 다만, 실시예들에 따라 제1 수직 채널 구조체들(VS1)과 제2 수직 채널 구조체들(VS2)은 동시에 형성되지 않을 수 있고, 또는 제2 수직 채널 구조체들(VS2)이 제공되지 않을 수도 있다.
컨택 영역(CCR) 상에서 적층 구조체(ST) 및 제1 절연막(30)의 일부를 덮는 제2 절연막(170)이 제공될 수 있다. 보다 구체적으로, 제2 절연막(170)은 적층 구조체(ST)의 계단식 구조를 덮으며 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp) 상에 제공될 수 있다. 제2 절연막(170)은 실질적으로 평탄한 상면을 가질 수 있다. 제2 절연막(170)의 상면은 적층 구조체(ST)의 최상면과 실질적으로 공면을 이룰 수 있다. 보다 구체적으로, 제2 절연막(170)의 상면은 적층 구조체(ST)의 제2 층간 절연막들(ILDb) 중 최상부의 것의 상면과 실질적으로 공면을 이룰 수 있다.
제2 절연막(170)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제2 절연막(170)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질과 같은 절연 물질을 포함할 수 있다. 제2 절연막(170)은 적층 구조체(ST)의 제1 및 제2 층간 절연막들(ILDa, ILDb)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 적층 구조체(ST)의 제1 및 제2 층간 절연막들(ILDa, ILDb)이 고밀도 플라즈마 산화물을 포함하는 경우, 제2 절연막(170)은 TEOS를 포함할 수 있다.
제2 절연막(170) 상에 및 적층 구조체(ST) 상에 순차적으로 적층된 제3 절연막(230), 제4 절연막(240), 제5 절연막(250) 및 제6 절연막(260)이 제공될 수 있다. 제3 절연막(230)은 제2 절연막(170)의 상면, 적층 구조체(ST)의 제2 층간 절연막들(ILDb) 중 최상부의 것의 상면 및 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들을 덮을 수 있다.
제3 절연막(230), 제4 절연막(240), 제5 절연막(250) 및 제6 절연막(260)은 각각 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제3 절연막(230), 제4 절연막(240), 제5 절연막(250) 및 제6 절연막(260)은 각각, 예를 들어, 실리콘 산화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 제3 절연막(230), 제4 절연막(240), 제5 절연막(250) 및 제6 절연막(260)은 각각, 예를 들어, 제2 절연막(170)과 실질적으로 동일한 절연 물질을 포함할 수 있다.
적층 구조체(ST)가 복수로 제공되는 경우, 복수의 적층 구조체들(ST) 사이를 제1 방향(D1)으로 가로지르는 제1 트렌치(TR1) 내에 분리 구조체(150)가 제공될 수 있다. 제1 트렌치(TR1)는 제1 방향(D1)을 따라 제1 기판(10)의 셀 어레이 영역(CAR)에서 컨택 영역(CCR)으로 연장될 수 있다. 분리 구조체(150)는 제1 및 제2 수직 채널 구조체들(VS1, VS2)과 제2 방향(D2)으로 이격될 수 있다. 분리 구조체(150)의 상면은, 예를 들어, 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들보다 높은 레벨에 위치할 수 있다. 분리 구조체(150)의 상면은, 예를 들어, 제3 절연막(230)의 상면과 공면(coplanar)을 이룰 수 있다. 분리 구조체(150)의 하면은, 예를 들어, 제2 소스 도전 패턴(SCP2)의 하면과 실질적으로 공면을 이룰 수 있고, 제2 기판(100)의 상면보다 높은 레벨에 위치할 수 있다.
분리 구조체(150)는 복수로 제공될 수 있고, 복수의 분리 구조체들(150)은 적층 구조체(ST)를 사이에 두고 서로 제2 방향(D2)으로 이격될 수 있다. 분리 구조체(150)는 도 3 및 도 4의 분리 구조체들(3230)에 해당할 수 있다.
분리 구조체(150)와 적층 구조체(ST) 사이에 제공되며 분리 구조체(150)를 둘러싸는 분리 스페이서(130)가 제공될 수 있다. 분리 스페이서(130)는 제1 및 제2 층간 절연막들(ILDa, ILDb), 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들을 컨포멀하게 덮을 수 있다. 분리 구조체(150) 및 분리 스페이서(130)는, 예를 들어, 실리콘 산화물을 포함할 수 있다.
적층 구조체(ST)가 복수로 제공되는 경우, 복수의 적층 구조체들(ST) 사이를 제1 방향(D1)으로 가로지르는 제2 트렌치(TR2) 내에 분리 절연 패턴(160)이 제공될 수 있다. 제2 트렌치(TR2)는 제1 기판(10)의 셀 어레이 영역(CAR)에만 제공될 수 있다. 제2 트렌치(TR2)는 제1 방향(D1)을 따라 연장되되, 제1 기판(10)의 컨택 영역(CCR)까지는 연장되지 않을 수 있다.
평면적 관점에서, 분리 절연 패턴(160)은 제1 방향(D1)을 따라 지그재그 형태로 배열된 복수개의 제1 수직 채널 구조체들(VS1)과 동시에 중첩할 수 있다. 분리 절연 패턴(160)은 제1 수직 채널 구조체들(VS1) 각각의 상부의 외곽 부분 및 주변 영역에서 상기 제1 수직 채널 구조체(VS1)들 보다 위로 연장될 수 있다. 분리 절연 패턴(160)은 분리 절연 패턴(160)과 중첩하는 제1 수직 채널 구조체들(VS1) 각각의 적어도 일부를 제거할 수 있다. 구체적으로, 분리 절연 패턴(160)은 제1 수직 채널 구조체들(VS1) 각각의 상부의 외곽 부분 및 상기 외곽 부분과 인접한 적층 구조체(ST)의 일부를 관통하되, 제3 절연막(230) 및 제4 절연막(240) 내로 연장될 수 있다.
분리 절연 패턴(160)에 의해 복수개의 제1 수직 채널 구조체들(VS1) 각각의 일부가 제거되었더라도, 상기 제1 수직 채널 구조체들(VS1)은 여전히 데이터를 저장 및/또는 변경하는 기능을 수행할 수 있다. 이로 인해, 제2 방향(D2)으로 서로 인접한 2개의 분리 구조체들(150) 사이의 제1 수직 채널 구조체들(VS1)의 개수를 감소시킬 수 있으므로, 3차원 반도체 메모리 장치의 집적도가 향상될 수 있다.
분리 절연 패턴(160)의 상면(160a)은, 예를 들어, 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들보다 높은 레벨에 위치할 수 있다. 분리 절연 패턴(160)의 상면(160a)은 분리 구조체(150)의 상면보다 높은 레벨에 위치할 수 있다. 분리 절연 패턴(160)의 상면(160a)은, 예를 들어, 제4 절연막(240)의 상면과 공면을 이룰 수 있다.
분리 절연 패턴(160)은 제2 방향(D2)으로 이격된 두 개의 분리 구조체(150) 사이에서, 3차원 NAND 플래쉬 메모리 장치의 스트링 선택 라인(string select line)을 분리하는 기능을 수행할 수 있다. 즉, 분리 절연 패턴(160)은 도 1에서의 스트링 선택 트랜지스터(UT1)의 게이트 전극에 해당하는 제2 게이트 전극들(ELb)을 관통할 수 있다. 따라서, 스트링 선택 트랜지스터(UT1)의 게이트 전극에 해당하는 제2 게이트 전극들(ELb)의 개수에 따라 분리 절연 패턴(160)의 하면(160b)의 레벨은 달라질 수 있다.
분리 절연 패턴(160)은 제2 트렌치(TR2)의 내측벽을 컨포멀하게 덮는 스페이서 패턴(161) 및 스페이서 패턴(161)에 의해 둘러싸이는 절연체 패턴(165)을 포함할 수 있다. 스페이서 패턴(161)은 제2 비트 라인 컨택 플러그(BLP2)와 인접한 부분에서 제2 트렌치(TR2)의 내측벽의 일부를 덮지 않을 수 있다. 스페이서 패턴(161)은 일부 제2 층간 절연막들(ILDb) 및 일부 제2 게이트 전극들(ELb)의 측벽들을 컨포멀하게 덮을 수 있다. 스페이서 패턴(161)은 제3 절연막(230) 및 제4 절연막(240)의 측벽들을 컨포멀하게 덮을 수 있다.
스페이서 패턴(161)은 제3 절연막(230), 제4 절연막(240), 및 제5 절연막(250)과 식각 선택성을 갖지 않는 물질을 포함할 수 있다. 스페이서 패턴(161)은, 예를 들어, 실리콘 산화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 절연체 패턴(165)은 제3 절연막(230), 제4 절연막(240), 및 제5 절연막(250)과 식각 선택성을 갖는 물질을 포함할 수 있다. 절연체 패턴(165)은, 예를 들어, 실리콘 질화물 및/또는 저유전 물질을 포함할 수 있다. 예를 들어, 제3 절연막(230), 제4 절연막(240), 및 제5 절연막(250)이 실리콘 산화물을 포함하는 경우, 절연체 패턴(165)은 실리콘 질화물을 포함할 수 있다.
제3 절연막(230), 제4 절연막(240), 및 제5 절연막(250)을 관통하여 제1 수직 채널 구조체들(VS1)과 연결되는 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)이 제공될 수 있다. 제1 비트 라인 컨택 플러그들(BLP1)은 분리 절연 패턴(160)과 이격할 수 있고, 제2 비트 라인 컨택 플러그들(BLP2)은 분리 절연 패턴(160)과 접촉할 수 있다. 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)은 텅스텐과 같은 금속 물질을 포함할 수 있다.
제6 절연막(260)을 관통하여 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)과 연결되는 컨택 메탈(CM)이 제공될 수 있다. 컨택 메탈(CM)은 텅스텐과 같은 금속 물질을 포함할 수 있다.
제6 절연막(260), 제5 절연막(250), 제4 절연막(240), 제3 절연막(230) 및 제2 절연막(170)을 관통하여 제1 및 제2 게이트 전극들(ELa, ELb)과 연결되는 셀 컨택 플러그들(CCP)이 제공될 수 있다. 셀 컨택 플러그들(CCP) 각각은 제1 및 제2 층간 절연막들(ILDa, ILDb) 중 하나를 관통하여, 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp) 중 하나와 직접 접촉할 수 있다. 셀 컨택 플러그들(CCP) 각각은 복수의 제2 수직 채널 구조체들(VS2)과 인접할 수 있고, 서로 이격될 수 있다. 셀 컨택 플러그들(CCP)은 도 4의 게이트 연결 배선들(3235)에 해당할 수 있다.
제6 절연막(260), 제5 절연막(250), 제4 절연막(240), 제3 절연막(230), 제2 절연막(170) 및 제1 절연막(30)의 적어도 일부를 관통하여 주변 회로 구조체(PS)의 주변 회로 트랜지스터들(PTR)과 전기적으로 연결되는 주변 컨택 플러그(TCP)가 제공될 수 있다. 도시된 바와 달리, 주변 컨택 플러그(TCP)는 복수로 제공될 수 있다. 주변 컨택 플러그(TCP)는 제2 기판(100), 소스 구조체(SC) 및 적층 구조체(ST)와 제1 방향(D1)으로 이격될 수 있다. 주변 컨택 플러그(TCP)는 도 3 및 도 4의 관통 배선(3245)에 해당할 수 있다.
셀 컨택 플러그들(CCP) 및 주변 컨택 플러그(TCP)는, 예를 들어, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함하는 도전 패턴 및 금속막/금속 질화막을 포함하는 배리어 패턴을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제1 비트 라인 컨택 플러그들(BLP1), 제2 비트 라인 컨택 플러그들(BLP2), 컨택 메탈(CM), 셀 컨택 플러그들(CCP) 및 주변 컨택 플러그(TCP)는, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다.
제6 절연막(260) 상에 대응되는 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)과 연결되는 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 도 1의 비트 라인(BL), 도 3 및 도 4의 비트 라인들(3240)에 대응될 수 있다.
제6 절연막(260) 상에 셀 컨택 플러그들(CCP)과 연결되는 제1 도전 라인들(CL1) 및 주변 컨택 플러그(TCP)와 연결되는 제2 도전 라인(CL2)이 제공될 수 있다. 제1 및 제2 도전 라인들(CL1, CL2)은 도 4의 도전 라인들(3250)에 해당할 수 있다.
제1 비트 라인 컨택 플러그들(BLP1), 제2 비트 라인 컨택 플러그들(BLP2), 셀 컨택 플러그들(CCP), 주변 컨택 플러그(TCP), 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)은, 예를 들어, 금속 등의 도전 물질을 포함할 수 있다. 도시되지 않았으나, 제6 절연막(260) 상에 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)과 전기적으로 연결되는 추가 배선들 및 추가 비아들이 더 제공될 수도 있다.
도 7a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6a의 A 부분에 대응된다. 도 7b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6a의 B 부분에 대응된다.
도 6a, 도 7a 및 도 7b를 참조하면, 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)을 포함하는 소스 구조체(SC), 데이터 저장 패턴(DSP), 수직 반도체 패턴(VSP), 매립 절연 패턴(VI) 및 하부 데이터 저장 패턴(DSPr)을 포함하는 제1 수직 채널 구조체들(VS1) 중 하나가 도시된다. 이하에서, 설명의 편의를 위하여 단수의 적층 구조체(ST) 및 단수의 제1 수직 채널 구조체(VS1)에 대해 설명하나, 이하의 설명은 다른 적층 구조체들(ST)을 관통하는 다른 제1 수직 채널 구조체들(VS1)에 대해서도 적용될 수 있다.
데이터 저장 패턴(DSP)은 차례로 적층된 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 포함할 수 있다. 블록킹 절연막(BLK)은 적층 구조체(ST) 또는 소스 구조체(SC)에 인접할 수 있고, 터널링 절연막(TIL)은 수직 반도체 패턴(VSP)에 인접할 수 있다. 전하 저장막(CIL)은 블록킹 절연막(BLK) 및 터널링 절연막(TIL) 사이에 개재될 수 있다. 블록킹 절연막(BLK)은 수직 채널 홀들(CH) 각각의 내측벽을 컨포멀하게 덮을 수 있다.
블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)은 제1 및 제2 게이트 전극들(ELa, ELb)과 수직 반도체 패턴(VSP) 사이에서 및 제1 및 제2 층간 절연막들(ILDa, ILDb)과 수직 반도체 패턴(VSP) 사이에서 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(VSP)과 제1 및 제2 게이트 전극들(ELa, ELb) 사이의 전압 차이에 의해 유도되는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상에 의해, 데이터 저장 패턴(DSP)은 데이터를 저장 및/또는 변경할 수 있다. 예를 들어, 블록킹 절연막(BLK) 및 터널링 절연막(TIL)은 실리콘 산화물을 포함할 수 있고, 전하 저장막(CIL)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
소스 구조체(SC) 중 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)에 접촉할 수 있고, 제2 소스 도전 패턴(SCP2)은 데이터 저장 패턴(DSP)을 사이에 두고 수직 반도체 패턴(VSP)과 서로 이격될 수 있다. 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)을 사이에 두고 매립 절연 패턴(VI)과 서로 이격될 수 있다.
보다 구체적으로, 제1 소스 도전 패턴(SCP1)은 제2 소스 도전 패턴(SCP2)의 하면(SCP2b)보다 높은 레벨 또는 제1 소스 도전 패턴(SCP1)의 하면(SCP1b)보다 낮은 레벨에 위치한 돌출부들(SCP1bt)을 포함할 수 있다. 다만, 돌출부들(SCP1bt)은 제2 소스 도전 패턴(SCP2)의 상면(SCP2a)보다 낮은 레벨에 위치할 수 있다. 돌출부들(SCP1bt)에서, 예를 들어, 데이터 저장 패턴(DSP) 또는 하부 데이터 저장 패턴(DSPr)과 접하는 면은 곡면 형상을 가질 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6b의 C 부분에 대응된다.
도 6b 및 도 8을 참조하면, 데이터 저장 패턴(DSP), 수직 반도체 패턴(VSP) 및 매립 절연 패턴(VI)을 포함하는 제2 수직 채널 구조체들(VS2) 중 하나와 제1 및 제2 버퍼 절연막들(111, 113), 제1 및 제2 반도체막들(121, 123)을 포함하는 제1 몰드 구조체(MS1)가 도시된다.
제1 및 제2 버퍼 절연막들(111, 113), 제1 및 제2 반도체막들(121, 123) 및 제2 기판(100)은 제2 수직 채널 구조체들(VS2) 각각의 수직 반도체 패턴(VSP)과 접촉하지 않을 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로. 도 6a의 D 부분에 대응된다.
도 6a 및 도 9를 참조하면, 제2 비트 라인 컨택 플러그들(BLP2) 중 하나와 그 주변 구성들이 도시된다. 이하에서, 단수의 제2 비트 라인 컨택 플러그(BLP2)에 대해 설명하나, 이하의 설명은 다른 제2 비트 라인 컨택 플러그들(BLP2)에 대해서도 적용될 수 있다.
제2 비트 라인 컨택 플러그(BLP2)는 상단부(UP) 및 하단부(LP)를 가질 수 있다. 제2 비트 라인 컨택 플러그(BLP2)의 상단부(UP)는 분리 절연 패턴(160)의 상면(160a) 보다 위쪽에 있는 제2 비트 라인 컨택 플러그(BLP2)의 일부 일 수 있다. 제2 비트 라인 컨택 플러그(BLP2)의 하단부(LP)는 분리 절연 패턴(160)의 상면(160a) 보다 아래쪽에 있는 제2 비트 라인 컨택 플러그(BLP2)의 다른 일부 일 수 있다. 상단부(UP)와 하단부(LP)는 서로 일체로 형성될 수 있다.
제2 비트 라인 컨택 플러그(BPL2)의 상단부(UP)는 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 임의의 수직 레벨에서 측정된 상단부(UP)의 제1 방향(D1)으로의 폭을 의미할 수 있다. 제2 비트 라인 컨택 플러그(BPL2)의 하단부(LP)는 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 임의의 수직 레벨에서 측정된 하단부(LP)의 제1 방향(D1)으로의 폭을 의미할 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 클 수 있다. 제1 폭(W1) 및 제2 폭(W2)에 관한 상기 정의(definition)에 의하여, 상단부(UP)의 제1 방향(D1)으로의 최대폭은 하단부(LP)의 제1 방향(D1)으로의 최대폭보다 클 수 있고, 상단부(UP)의 제1 방향(D1)으로의 최소폭은 하단부(LP)의 제1 방향(D1)으로의 최소폭보다 클 수 있다.
제2 비트 라인 컨택 플러그(BLP2)의 상단부(UP)는, 단면적 관점에서, 제1 측벽(SW1) 및 상기 제1 측벽(SW1)에 제2 방향(D2)으로 대향하는 제2 측벽(SW2)을 가질 수 있다. 제2 비트 라인 컨택 플러그(BLP2)의 하단부(LP)는, 단면적 관점에서, 제3 측벽(SW3) 및 상기 제3 측벽(SW3)에 제2 방향(D2)으로 대향하는 제4 측벽(SW4)을 가질 수 있다. 상단부(UP)의 제1 측벽(SW1) 및 제2 측벽(SW2)은 서로 동일한 물질과 접촉할 수 있다. 구체적으로, 상단부(UP)의 제1 측벽(SW1) 및 제2 측벽(SW2)은 제5 절연막(250)과 접촉할 수 있다. 하단부(LP)의 제3 측벽(SW3)과 제4 측벽(SW4)은 서로 다른 물질과 접촉할 수 있다. 구체적으로, 하단부(LP)의 제3 측벽(SW3)은 분리 절연 패턴(160)(구체적으로는, 절연체 패턴(165))과 접촉할 수 있다. 하단부(LP)의 제4 측벽(SW4)은 제3 절연막(230) 및 제4 절연막(240)과 접촉할 수 있다. 예를 들어, 제1 측벽(SW1), 제2 측벽(SW2), 및 제4 측벽(SW4)은 실리콘 산화물과 접촉할 수 있다. 제3 측벽(SW3)은 제1 측벽(SW1), 제2 측벽(SW2), 및 제4 측벽(SW4)이 접촉하고 있는 물질과 식각 선택성을 갖는 물질과 접촉할 수 있다. 예를 들어, 제3 측벽(SW3)은 실리콘 질화물과 접촉할 수 있다. 제1 측벽(SW1) 및 제3 측벽(SW3)은 서로 다른 물질과 접촉할 수 있다. 제1 측벽(SW1)이 접촉하는 제1 물질과 제3 측벽(SW3)이 접촉하는 제2 물질은 서로 다를 수 있다. 제2 물질은 제1 물질에 대하여 식각 선택성을 가지는 물질을 포함할 수 있다.
제2 비트 라인 컨택 플러그(BLP2)의 하면(BLP2b)은 제1 수직 채널 구조체(VS1)와 접촉할 수 있다. 구체적으로, 제2 비트 라인 컨택 플러그(BLP2)의 하면(BLP2b)은 제1 수직 채널 구조체(VS1)의 도전 패드(PAD)와 접촉할 수 있다. 제2 비트 라인 컨택 플러그(BLP2)의 상면(BLP2a)은 분리 절연 패턴(160)의 상면(160a)보다 높을 수 있다. 일 예로, 제2 비트 라인 컨택 플러그(BLP2)의 상면(BLP2a)은 제5 절연막(250)의 상면과 공면을 이룰 수 있다.
도시되지는 않았으나, 식각 공정 능력의 한계로 제2 비트 라인 컨택 플러그(BLP2)의 제3 측벽(SW3)과 절연체 패턴(165) 사이에 스페이서 패턴(161)이 일부 존재할 수 있다. 이 경우, 제2 비트 라인 컨택 플러그(BLP2)의 제3 측벽(SW3)의 일부가 절연체 패턴(165)과 접촉할 수 있다.
도 10a 내지 도 15a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다. 도 10b 내지 도 15b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다. 이하에서, 도 10a 내지 도 15b, 도 5, 도 6a 및 도 6b를 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다.
도 5, 도 10a, 및 도 10b를 참조하면, 셀 어레이 영역(CAR) 및 컨택 영역(CCR)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10) 내에 활성 영역을 정의하는 소자 분리막(11)이 형성될 수 있다. 소자 분리막(11)은 제1 기판(10) 상부에 트렌치를 형성하는 것 및 트렌치를 실리콘 산화물로 채우는 것을 통해 형성될 수 있다.
소자 분리막(11)에 의해 정의되는 활성 영역 상에 주변 회로 트랜지스터들(PTR)이 형성될 수 있다. 주변 회로 트랜지스터들(PTR)의 주변 소스/드레인 영역들(29)과 연결되는 주변 컨택 플러그들(31) 및 주변 회로 배선들(33)이 형성될 수 있다. 주변 회로 트랜지스터들(PTR), 주변 컨택 플러그들(31) 및 주변 회로 배선들(33)을 덮는 제1 절연막(30)이 형성될 수 있다.
제1 절연막(30) 상에 제2 기판(100)이 형성될 수 있다. 제2 기판(100)은 셀 어레이 영역(CAR)으로부터 컨택 영역(CCR)을 향해 연장될 수 있다.
컨택 영역(CCR) 상의 제2 기판(100)의 일부가 제거될 수 있다. 제2 기판(100)의 일부를 제거하는 것은 컨택 영역(CCR)의 일부 및 셀 어레이 영역(CAR)을 덮는 마스크 패턴을 형성하는 것 및 마스크 패턴을 통해 제2 기판(100)을 패터닝하는 것을 통해 수행될 수 있다. 제2 기판(100)의 일부를 제거하는 것은 상술한 주변 컨택 플러그(TCP)가 제공될 공간을 만드는 것일 수 있다.
제2 기판(100) 상에 제1 몰드 구조체(MS1)가 형성될 수 있다. 제1 몰드 구조체(MS1)를 형성하는 것은 제2 기판(100) 상에 제1 버퍼 절연막(111), 제1 반도체막(121), 제2 버퍼 절연막(113) 및 제2 반도체막(123)을 차례로 적층하는 것을 포함할 수 있다. 제1 및 제2 버퍼 절연막들(111, 113)은, 예를 들어, 실리콘 산화물로 형성될 수 있다. 제1 및 제2 반도체막들(121, 123)은, 예를 들어, 실리콘 등의 반도체 물질로 형성될 수 있다.
제1 몰드 구조체(MS1) 상에 제2 몰드 구조체(MS2)가 형성될 수 있다. 제2 몰드 구조체(MS2)를 형성하는 것은 제2 기판(100) 상에 제1 층간 절연막들(ILDa) 및 제1 희생막들(SLa)을 교대로 적층하는 것, 제1 층간 절연막들(ILDa) 및 제1 희생막들(SLa)을 관통하는 제1 수직 채널 홀들(CH1)을 형성하는 것, 제1 수직 채널 홀들(CH1) 각각을 채우는 제1 채널 희생 패턴을 형성하는 것, 제1 층간 절연막들(ILDa) 중 최상부의 것 상에 제2 층간 절연막들(ILDb) 및 제2 희생막들(SLb)을 교대로 적층하는 것, 제2 층간 절연막들(ILDb) 및 제2 희생막들(SLb)을 관통하며 대응되는 제1 수직 채널 홀들(CH1)과 연결되는 제2 수직 채널 홀들(CH2)을 형성하는 것 및 제2 수직 채널 홀들(CH2) 각각을 채우며 제1 채널 희생 패턴과 연결되는 제2 채널 희생 패턴을 형성하는 것을 포함할 수 있다. 제1 수직 채널 홀들(CH1)은 제1 층간 절연막들(ILDa) 및 제1 희생막들(SLa)뿐만 아니라 제1 몰드 구조체(MS1)를 관통할 수 있고, 제2 기판(100)의 적어도 일부를 더 관통할 수 있다.
제1 수직 채널 홀들(CH1)을 형성하는 것 이전 및 제2 수직 채널 홀들(CH2)을 형성하는 것 이전에 컨택 영역(CCR) 상의 제2 몰드 구조체(MS2)에 대한 트리밍 공정이 수행될 수 있다. 트리밍 공정은 셀 어레이 영역(CAR) 및 컨택 영역(CCR)에서 제2 몰드 구조체(MS2)의 상면의 일부를 덮는 마스크 패턴을 형성하는 것, 마스크 패턴을 통해 제2 몰드 구조체(MS2)를 패터닝하는 것, 마스크 패턴의 면적을 축소시키는 것 및 축소된 면적을 갖는 마스크 패턴을 통해 제2 몰드 구조체(MS2)를 패터닝하는 것을 포함할 수 있다. 마스크 패턴의 면적을 축소하고, 마스크 패턴을 통해 제2 몰드 구조체(MS2)를 패터닝하는 것은 번갈아 반복될 수 있다. 트리밍 공정에 의해, 제2 몰드 구조체(MS2)는 계단식 구조를 가질 수 있다. 또는, 상기 트리밍 공정은 제1 수직 채널 홀들(CH1)이 형성된 후에 진행될 수도 있다. 이는 제작하려는 3차원 반도체 메모리 장치의 설계에 따라 달라질 수 있다.
제1 및 제2 희생막들(SLa, SLb)은 제1 및 제2 층간 절연막들(ILDa, ILDb)과 다른 절연 물질로 형성될 수 있다. 제1 및 제2 희생막들(SLa, SLb)은 제1 및 제2 층간 절연막들(ILDa, ILDb)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 희생막들(SLa, SLb)은 실리콘 질화물로 형성될 수 있고, 제1 및 제2 층간 절연막들(ILDa, ILDb)은 실리콘 산화물로 형성될 수 있다. 제1 및 제2 희생막들(SLa, SLb) 각각은 실질적으로 동일한 두께로 형성될 수 있고, 제1 및 제2 층간 절연막들(ILDa, ILDb)은 일부 영역에서 두께가 달라질 수 있다.
제2 채널 희생 패턴 및 제1 채널 희생 패턴이 제거될 수 있다. 셀 어레이 영역(CAR) 상에서 제1 및 제2 채널 희생 패턴들이 제거된 공간(즉, 수직 채널 홀들(CH))을 채우는 제1 수직 채널 구조체들(VS1)이 형성될 수 있다. 마찬가지로, 컨택 영역(CCR) 상에서 수직 채널 홀들(CH)을 채우는 제2 수직 채널 구조체들(VS2)이 형성될 수 있다.
제1 및 제2 수직 채널 구조체들(VS1, VS2) 각각을 형성하는 것은 수직 채널 홀들(CH) 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP)을 형성하는 것, 데이터 저장 패턴(DSP)의 측벽을 컨포멀하게 덮는 수직 반도체 패턴(VSP)을 형성하는 것, 수직 반도체 패턴(VSP)으로 둘러싸인 공간의 적어도 일부를 채우는 매립 절연 패턴(VI)을 형성하는 것 및 수직 반도체 패턴(VSP) 및 매립 절연 패턴(VI)으로 둘러싸인 공간을 채우는 도전 패드(PAD)를 형성하는 것을 포함할 수 있다. 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들 및 제2 층간 절연막들(ILDb) 중 최상부의 것의 상면을 덮는 제3 절연막(230)이 형성될 수 있다.
도 5, 도 11a, 및 도 11b를 참조하면, 제3 절연막(230) 및 제2 몰드 구조체(MS2)를 관통하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)는 제1 몰드 구조체(MS1)의 적어도 일부를 더 관통할 수 있다. 제1 트렌치(TR1)의 하면은, 예를 들어, 제2 몰드 구조체(MS2)의 하면(즉, 제1 층간 절연막들(ILDa) 중 최하부의 것의 하면) 및 제1 몰드 구조체(MS1)의 상면보다 낮은 레벨에 위치할 수 있다. 구체적으로, 제1 트렌치(TR1)의 하면은 제1 반도체막(121)의 상면보다는 낮고, 제1 반도체막(121)의 하면보다는 높을 수 있다. 제1 트렌치(TR1)에 의해 제1 및 제2 층간 절연막들(ILDa, ILDb)의 측벽들 및 제1 및 제2 희생막들(SLa, SLb)의 측벽들이 노출될 수 있다. 제1 트렌치(TR1)는 셀 어레이 영역(CAR)으로부터 컨택 영역(CCR)을 향해 연장될 수 있다.
제1 트렌치(TR1)의 내측벽의 일부를 덮는 예비 스페이서가 형성될 수 있다. 예비 스페이서는 제1 및 제2 희생막들(SLa, SLb)의 측벽들, 제1 및 제2 층간 절연막들(ILDa, ILDb), 제2 반도체막(123)의 측벽을 덮을 수 있다. 예비 스페이서는 제1 및 제2 반도체막들(121, 123)과 제1 및 제2 버퍼 절연막들(111, 113)과 식각 선택성을 갖는 물질을 포함할 수 있다. 예비 스페이서는, 예를 들어, 실리콘 질화물을 포함할 수 있다.
상기 제1 트렌치(TR1) 및 상기 예비 스페이서에 의해 노출된 제1 반도체막(121)이 선택적으로 제거될 수 있다. 제1 반도체막(121)의 선택적 제거는 식각 용액을 이용하는 습식 식각 공정을 통해 수행될 수 있다. 제1 반도체막(121)이 선택적으로 제거되어 제1 및 제2 버퍼 절연막들(111, 113)이 노출될 수 있다.
제1 및 제2 버퍼 절연막들(111, 113)이 선택적으로 제거될 수 있다. 제1 및 제2 버퍼 절연막들(111, 113)의 선택적 제거는 식각 용액을 이용하는 습식 식각 공정을 통해 수행될 수 있다. 제1 및 제2 버퍼 절연막들(111, 113)을 선택적으로 제거할 때, 제1 수직 채널 구조체들(VS1) 각각의 데이터 저장 패턴(DSP)의 일부가 제거될 수 있다. 이로 인해, 제1 수직 채널 구조체들(VS1) 각각의 수직 반도체 패턴(VSP)의 일부가 노출될 수 있다.
제1 및 제2 버퍼 절연막들(111, 113)의 제거는 셀 어레이 영역(CAR) 상에서 수행될 수 있고, 컨택 영역(CCR)의 제1 몰드 구조체(MS1)(특히, 컨택 영역(CCR) 상에 제공되는 제1 및 제2 버퍼 절연막들(111, 113) 각각의 일부)는 그대로 잔류할 수 있다.
제1 반도체막(121), 제1 및 제2 버퍼 절연막들(111, 113), 및 제1 수직 채널 구조체들(VS1) 각각의 데이터 저장 패턴(DSP)의 일부가 제거된 공간을 채우는 제1 소스 도전 패턴(SCP1)이 형성될 수 있다. 도시되지 않았으나, 제1 소스 도전 패턴(SCP1)의 내부에는 에어 갭이 형성될 수도 있다. 셀 어레이 영역(CAR) 상의 제2 반도체막(123)은 제2 소스 도전 패턴(SCP2)으로 지칭될 수 있고, 결과적으로 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)을 포함하는 소스 구조체(SC)가 형성될 수 있다.
예비 스페이서가 제거되고, 제1 및 제2 층간 절연막들(ILDa, ILDb)의 측벽들 및 제1 및 제2 희생막들(SLa, SLb)의 측벽들이 다시 노출될 수 있다. 제1 트렌치(TR1)에 의해 노출된 제1 및 제2 희생막들(SLa, SLb)이 선택적으로 제거될 수 있다. 제1 및 제2 희생막들(SLa, SLb)의 선택적 제거는 식각 용액을 이용하는 습식 식각 공정을 통해 수행될 수 있다. 제1 및 제2 희생막들(SLa, SLb)이 제거된 공간을 채우는 제1 및 제2 게이트 전극들(ELa, ELb)이 형성될 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)이 형성된 후, 제1 트렌치(TR1)를 채우는 분리 스페이서(130) 및 분리 구조체(150)가 형성될 수 있다. 분리 구조체(150)의 상면은 제3 절연막(230)의 상면과 실질적으로 공면을 이룰 수 있다. 결과적으로, 제1 및 제2 게이트 전극들(ELa, ELb)과 제1 및 제2 층간 절연막들(ILDa, ILDb)을 포함하는 적층 구조체(ST)가 형성될 수 있다. 제3 절연막(230) 상에 제4 절연막(240)이 형성될 수 있다.
도 5, 도 12a, 및 도 12b를 참조하면, 제4 절연막(240), 제3 절연막(230), 및 적층 구조체(ST)의 적어도 일부를 관통하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 방향(D1)을 따라 지그재그 형태로 배열된 복수개의 제1 수직 채널 구조체들(VS1)과 동시에 중첩할 수 있다. 제2 트렌치(TR2)는 상기 제1 수직 채널 구조체들(VS1) 각각의 상부의 외곽 부분 및 주변 영역에서 상기 제1 수직 채널 구조체들(VS1) 보다 위로 연장될 수 있다. 제2 트렌치(TR2)가 형성되면서, 제1 수직 채널 구조체(VS1)의 적어도 일부가 제거될 수 있다. 구체적으로, 제2 트렌치(TR2)가 형성되면서, 제1 수직 채널 구조체들(VS1) 각각의 상부의 외곽 부분 및 상기 외곽 부분과 인접한 적층 구조체(ST)의 일부가 제거될 수 있다. 제2 트렌치(TR2)는 셀 어레이 영역(CAR) 상에서만 형성될 수 있다. 제2 트렌치(TR2)는 제1 방향(D1)으로 연장되되, 컨택 영역(CCR) 상에는 형성되지 않을 수 있다.
상기 제2 트렌치(TR2)의 내부를 채우는 스페이서 막(161p) 및 절연체 막(165p)이 순차적으로 형성될 수 있다. 스페이서 막(161p) 및 절연체 막(165p)은 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 및 원자층 증착 방법(atomic layer depostion) 등을 이용하여 형성할 수 있다. 스페이서 막(161p) 및 절연체 막(165p)은 제4 절연막(240)의 상면 상에까지 연장될 수 있다.
도 5, 도 13a, 및 도 13b를 참조하면, 스페이서 막(161p) 및 절연체 막(165p)에 대하여 평탄화 공정이 진행될 수 있다. 평탄화 공정은 제4 절연막(240)의 상면이 노출될 때까지 진행될 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 및/또는 에치백(etch-back) 공정을 이용할 수 있다. 평탄화된 스페이서 막(161p) 및 절연체 막(165p)은 각각 스페이서 패턴(161) 및 절연체 패턴(165)으로 형성될 수 있고, 이로써 분리 절연 패턴(160)이 형성될 수 있다. 제4 절연막(240) 및 분리 절연 패턴(160) 상에 제5 절연막(250)이 형성될 수 있다.
도 5, 도 14a, 및 도 14b를 참조하면, 제5 절연막(250) 상에 포토 마스크 패턴(PM)이 형성될 수 있다. 상기 포토 마스크 패턴(PM)에 대하여 노광, 현상, 공정을 거쳐 제1 개구들(OP1)을 형성할 수 있다. 도 6a 및 도 6b에서의 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)이 형성될 공간과 수직으로 중첩하는 제5 절연막(250)의 일부가 제1 개구들(OP1)에 의해 외부로 노출될 수 있다.
포토 마스크 패턴(PM)을 식각 마스크로 하여 제5 절연막(250), 제4 절연막(240), 및 제3 절연막(230)에 대하여 건식 식각 공정을 진행할 수 있다. 상기 건식 식각 공정에 의하여 제5 절연막(250), 제4 절연막(240), 및 제3 절연막(230)이 식각되어 제2 개구들(OP2)이 형성될 수 있다. 제2 개구들(OP2)은 도 6a 및 도 6b에서의 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)이 형성될 공간일 수 있다. 제1 수직 채널 구조체들(VS1) 각각의 도전 패드(PAD)의 상면의 적어도 일부가 제5 절연막(250), 제4 절연막(240), 및 제3 절연막(230)으로부터 외부로 노출될 수 있다. 도전 패드(PAD)는 상기 건식 식각 공정에 의하여 일부 제거될 수도 있다.
상기 건식 식각 공정은 분리 절연 패턴(160)의 절연체 패턴(165) 대비 제5 절연막(250), 제4 절연막(240), 및 제3 절연막(230)에 대하여 식각 선택성을 갖도록 진행될 수 있다. 즉, 상기 건식 식각 공정 동안 제5 절연막(250), 제4 절연막(240), 및 제3 절연막(230)만 식각되고, 분리 절연 패턴(160)의 절연체 패턴(165)은 식각 되지 않을 수 있다. 따라서, 도 6a 및 도 6b에서의 제1 비트 라인 컨택 플러그(BLP1)가 형성될 공간의 프로파일(profile)과 제2 비트 라인 컨택 플러그(BLP2)가 형성될 공간의 프로파일은 서로 다를 수 있다. 도 9를 함께 참조하면, 제2 비트 라인 컨택 플러그(BLP2)가 형성될 공간의 임의의 수직 레벨에서의 제1 방향(D1)으로의 폭은 상단부(UP)와 하단부(LP)에서 서로 다를 수 있다.
본 발명의 개념에 따르면, 분리 절연 패턴(160)의 절연체 패턴(165)은 제3 절연막(230), 제4 절연막(240), 및 제5 절연막(250)과 식각 선택성을 갖는 물질을 포함할 수 있다. 따라서 제3 절연막(230), 제4 절연막(240), 및 제5 절연막(250)을 식각하는 과정에서, 제2 비트 라인 컨택 플러그(BLP2)와 제1 수직 채널 구조체(VS1) 사이에서 미스 얼라인먼트(Miss Allignment)가 발생되더라도, 분리 절연 패턴(160)의 절연체 패턴(165)은 식각되지 않을 수 있다. 절연체 패턴(165)은 제1 수직 채널 구조체(VS1)의 상부의 외곽 부분 및 주변 부분에 배치될 수 있다. 이로 인해, 제3 절연막(240), 제4 절연막(240), 및 제5 절연막(250)과 제1 수직 채널 구조체(VS1)의 일부분 외에 다른 구성이 식각되는 위험을 방지할 수 있다. 위와 같은 이유들로, 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 향상될 수 있으며, 3차원 반도체 메모리 장치의 제조 공정 난이도가 감소할 수 있다.
도 6a, 도 15a, 및 도 15b를 참조하면, 제2 개구들(OP2)에 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)이 형성될 수 있다. 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)을 형성하는 것은 금속막을 증착하는 것, 상기 금속막의 상면에 대하여 평탄화 공정을 진행하는 것을 포함할 수 있다. 상기 금속막을 증착하는 것은 화학 기상 증착법, 물리 기상 증착법, 및 원자층 증착법 등을 이용하여 수행될 수 있다. 상기 평탄화 공정은 제5 절연막(250)의 상면이 노출될 때까지 진행될 수 있다. 상기 평탄화 공정은 CMP 및/또는 에치백 공정을 이용할 수 있다. 제5 절연막(250), 제1 비트 라인 컨택 플러그들(BLP1), 및 제2 비트 라인 컨택 플러그들(BLP2) 상에 제6 절연막(260)이 형성될 수 있다.
다시 도 5, 도 6a, 및 도 6b를 참조하면, 제6 절연막(260)을 관통하는 컨택 메탈(CM)이 형성될 수 있다. 제6 절연막(260), 제5 절연막(250), 제4 절연막(240), 제3 절연막(230), 및 제2 절연막(170)을 관통하는 셀 컨택 플러그들(CCP)이 형성될 수 있다. 제6 절연막(260), 제5 절연막(250), 제4 절연막(240), 제3 절연막(230), 제2 절연막(170), 및 제1 절연막(30)의 적어도 일부를 관통하는 주변 컨택 플러그(TCP)가 형성될 수 있다. 제6 절연막(260) 상에 제1 비트 라인 컨택 플러그들(BLP1) 및 제2 비트 라인 컨택 플러그들(BLP2)과 연결되는 비트 라인들(BL), 셀 컨택 플러그들(CCP)과 연결되는 제1 도전 라인들(CL1) 및 주변 컨택 플러그(TCP)와 연결되는 제2 도전 라인(CL2)이 형성될 수 있다.
도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 17a 및 도 17b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 16을 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ' 선으로 자른 단면들에 각각 대응된다. 이하에서, 설명의 편의를 위하여 도 5, 도 6a 및 도 6b를 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고, 차이점에 대하여 상세히 설명한다.
도 16, 도 17a 및 도 17b를 참조하면, 제1 기판(10) 상에 주변 회로 트랜지스터들(PTR), 주변 컨택 플러그들(31), 주변 컨택 플러그들(31)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결되는 주변 회로 배선들(33), 주변 회로 배선들(33)과 전기적으로 연결되는 제1 본딩 패드들(35) 및 이들을 둘러싸는 제1 절연막(30)을 포함하는 주변 회로 구조체(PS)가 제공될 수 있다. 제1 절연막(30)은 제1 본딩 패드들(35)의 상면을 덮지 않을 수 있다. 제1 절연막(30)의 상면은 제1 본딩 패드들(35)의 상면들과 실질적으로 공면을 이룰 수 있다.
주변 회로 구조체(PS) 상에 본딩 구조체(BS), 적층 구조체(ST) 및 제2 기판(100)을 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 적층 구조체(ST) 상에 제2 기판(100)이 제공될 수 있다. 적층 구조체(ST)는 제2 기판(100)과 주변 회로 구조체(PS) 사이에 제공될 수 있다. 본딩 구조체(BS)는 주변 회로 구조체(PS)와 셀 어레이 구조체(CS) 사이에 제공될 수 있다.
본딩 구조체(BS)는 제1 절연막(30) 상에 주변 회로 구조체(PS)의 제1 본딩 패드들(35)과 접촉하는 제2 본딩 패드들(45), 연결 컨택 플러그들(41), 연결 컨택 플러그들(41)을 통해 제2 본딩 패드들(45)과 전기적으로 연결되는 연결 회로 배선들(43) 및 이들을 둘러싸는 제7 절연막(40)을 포함할 수 있다. 제7 절연막(40)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제7 절연막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 연결 컨택 플러그들(41)은, 예를 들어, 제3 방향(D3)으로 갈수록(즉, 제1 기판(10)으로부터 멀어질수록) 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 연결 컨택 플러그들(41) 및 연결 회로 배선들(43)은 금속 등의 도전 물질을 포함할 수 있다.
제7 절연막(40)은 제2 본딩 패드들(45)의 하면들을 덮지 않을 수 있다. 제7 절연막(40)의 하면은 제2 본딩 패드들(45)의 하면들과 실질적으로 공면을 이룰 수 있다. 제2 본딩 패드들(45) 각각의 하면은 제1 본딩 패드들(35) 각각의 상면과 직접 접촉할 수 있다. 제1 및 제2 본딩 패드들(35, 45)은, 예를 들어, 구리(Cu), 텅스텐(W), 알루미늄(Al), 니켈(Ni) 또는 주석(Sn) 등의 금속을 포함할 수 있다. 바람직하게는, 제1 및 제2 본딩 패드들(35, 45)은 구리(Cu)를 포함할 수 있다. 제1 및 제2 본딩 패드들(35, 45)은 그 사이의 경계면 없이 일체의 형상을 이룰 수 있다. 제1 및 제2 본딩 패드들(35, 45)의 측벽들은 나란히 정렬되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않으며, 평면적인 관점에서, 제1 및 제2 본딩 패드들(35, 45)의 측벽들은 서로 이격될 수도 있다.
제7 절연막(40)의 상부에 연결 컨택 플러그들(41)과 접촉하는 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)이 제공될 수 있다. 제7 절연막(40) 상에 순서대로 적층된 제6 절연막(260), 제5 절연막(250), 제4 절연막(240), 및 제3 절연막(230)이 제공될 수 있고, 제3 절연막(230) 상에 적층 구조체(ST) 및 제2 절연막(170)이 제공될 수 있다.
제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 및 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb)은 제1 기판(10)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 증가할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들은, 도 19에 따른 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다. 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb) 중 최하부의 것은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 클 수 있다. 제1 및 제2 층간 절연막들(ILDa, ILDb)은, 제1 및 제2 게이트 전극들(ELa, ELb)과 마찬가지로, 제1 기판(10)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 증가할 수 있다.
제1 비트 라인 컨택 플러그들(BLP1), 제2 비트 라인 컨택 플러그들(BLP2), 셀 컨택 플러그들(CCP), 주변 컨택 플러그(TCP), 제1 및 제2 수직 채널 구조체들(VS1, VS2)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 분리 구조체(150)는 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 감소할 수 있다.
주변 컨택 플러그(TCP)를 통해 주변 회로 구조체(PS)의 주변 회로 트랜지스터들(PTR) 중 적어도 어느 하나와 전기적으로 연결되는 입출력 패드(IOP)가 제2 절연막(170) 상에 제공될 수 있다. 입출력 패드(IOP)는 도 1의 입출력 패드(1101) 또는 도 3 및 도 4의 입출력 패드들(2210) 중 하나에 해당할 수 있다.
주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)를 결합시킴으로써, 본 발명에 따른 3차원 반도체 메모리 장치의 단위 면적당 셀 용량이 커질 수 있다. 또한, 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 각각 제조하여 서로 결합시키는 방법을 통해 각종 열처리 공정에 따른 주변 회로 트랜지스터들(PTR)의 손상을 방지할 수 있어서, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 기판;
    상기 제1 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 채널 구조체;
    상기 적층 구조체 상에 제공되고, 상기 수직 채널 구조체의 상면을 덮는 절연막;
    상기 수직 채널 구조체의 상부의 외곽 부분 및 상기 외곽 부분과 인접한 상기 적층 구조체의 일부를 관통하되, 상기 절연층 내로 연장되는 분리 절연 패턴; 및
    상기 수직 채널 구조체와 연결되는 비트 라인 컨택 플러그를 포함하고,
    상기 분리 절연 패턴은 상기 절연막과 식각 선택성을 갖는 물질을 포함하고,
    상기 비트 라인 컨택 플러그의 상면은 상기 분리 절연 패턴의 상면보다 높은 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트 라인 컨택 플러그는:
    상기 분리 절연 패턴의 상면보다 높은 위치에 배치되는 상단부; 및
    상기 분리 절연 패턴의 상면보다 낮은 위치에 배치되는 하단부를 포함하고,
    상기 상단부는 상기 제1 기판의 상면과 평행한 제1 방향으로 제1 폭을 갖고,
    상기 하단부는 상기 제1 방향으로 제2 폭을 갖고,
    상기 제1 폭은 상기 제2 폭보다 큰 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    단면적 관점에서:
    상기 상단부는 제1 측벽 및 상기 제1 측벽과 상기 제1 방향으로 대향하는 제2 측벽을 갖고,
    상기 하단부는 제3 측벽 및 상기 제3 측벽과 상기 제1 방향으로 대향하는 제4 측벽을 갖고,
    상기 제1 측벽은 상기 절연막과 접촉하고,
    상기 제3 측벽은 상기 분리 절연 패턴과 접촉하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제2 측벽 및 상기 제4 측벽은 상기 절연막과 접촉하는 3차원 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 절연막은 실리콘 산화물을 포함하고,
    상기 분리 절연 패턴은 실리콘 질화물을 포함하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 절연막의 상면과 상기 비트 라인 컨택 플러그의 상면은 공면을 이루는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 적층 구조체는 복수로 제공되고,
    상기 적층 구조체들 사이를 가로지르는 트렌치 내에 제공되는 분리 구조체를 더 포함하고,
    상기 분리 구조체는 상기 분리 절연 패턴과 식각 선택성을 갖는 물질을 포함하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 기판 상에 제공되는 주변 회로 트랜지스터들을 포함하는 주변 회로 구조체를 더 포함하고,
    상기 주변 회로 구조체 상의 제2 기판을 더 포함하고,
    상기 적층 구조체와 상기 제2 기판 사이에 제공되는 소스 구조체를 더 포함하고,
    상기 수직 채널 구조체는 상기 수직 채널 홀의 내측벽 상에 차례로 제공되는 데이터 저장 패턴 및 수직 반도체 패턴을 포함하고,
    상기 소스 구조체는 상기 수직 채널 구조체의 상기 수직 반도체 패턴의 측벽 일부와 접촉하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 수직 채널 구조체는 복수로 제공되고,
    상기 수직 채널 구조체들은 상기 제1 기판의 상면과 평행한 제1 방향으로 나란히 배열되고,
    상기 분리 절연 패턴은 상기 제1 방향으로 연장되고,
    평면적 관점에서, 상기 분리 절연 패턴은 상기 수직 채널 구조체들과 중첩하는 3차원 반도체 메모리 장치.
  10. 기판;
    상기 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 채널 구조체;
    상기 적층 구조체의 적어도 일부를 관통하는 분리 절연 패턴, 평면적 관점에서 상기 분리 절연 패턴은 상기 수직 채널 구조체의 적어도 일부와 중첩하고; 및
    상기 수직 채널 구조체와 연결되는 비트 라인 컨택 플러그를 포함하고,
    상기 비트 라인 컨택 플러그의 상면은 상기 분리 절연 패턴의 상면보다 높고,
    상기 비트 라인 컨택 플러그는:
    상기 분리 절연 패턴의 상면보다 높은 위치에 배치되는 상단부; 및
    상기 분리 절연 패턴의 상면보다 낮은 위치에 배치되는 하단부를 포함하고,
    단면적 관점에서 상기 상단부는 제1 측벽 및 상기 제1 측벽과 상기 기판의 상면과 평행한 제1 방향으로 대향하는 제2 측벽을 갖고,
    단면적 관점에서 상기 하단부는 상기 제1 방향으로의 제3 측벽 및 상기 제3 측벽과 대향하는 제4 측벽을 갖고,
    상기 분리 절연 패턴은 제1 물질을 포함하고,
    상기 제1 측벽과 상기 제2 측벽은 제2 물질과 접촉하고,
    상기 제3 측벽은 분리 절연 패턴과 접촉하고,
    상기 제4 측벽은 제3 물질과 접촉하고,
    상기 제2 물질은 상기 제1 물질과는 식각 선택성을 갖되, 상기 제3 물질과는 식각 선택성을 가지지 않는 3차원 반도체 메모리 장치.
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