KR20220047934A - 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 Download PDF

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KR20220047934A
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손낙진
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삼성전자주식회사
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Abstract

본 발명의 개념에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변 영역, 및 이들 사이의 콘택 영역을 포함하는 제1 기판, 상기 제1 기판의 상기 셀 어레이 영역, 상기 주변 영역, 및 이들 사이의 상기 콘택 영역 상의 제1 주변 회로 구조체, 상기 셀 어레이 영역, 및 상기 콘택 영역 상의 제1 주변 회로 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 덮는 절연막, 및 상기 적층 구조체 및 상기 절연막과 접촉하는 제2 기판을 포함하는 셀 어레이 구조체 및 상기 주변 영역 상의 상기 제1 주변 회로 구조체 상에 제공되고 상기 셀 어레이 구조체의 제1 방향으로의 측면에 배치되는 제3 기판 및 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 상기 제3 기판 사이에 개재되고 상기 셀 어레이 구조체의 상기 제1 방향으로의 측면에 배치되는 제2 주변 회로 구조체를 포함할 수 있다. 상기 제1 방향은 상기 제1 기판의 상면과 평행하고, 상기 제2 주변 회로 구조체는 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 수직으로 중첩하고, 상기 제1 주변 회로 구조체는 제1 주변 트랜지스터들을 포함하고, 상기 제2 주변 회로 구조체는 제2 주변 트랜지스터들을 포함할 수 있다. 상기 제2 주변 트랜지스터들은 상기 주변 영역 상의 상기 제1 주변 트랜지스터들과 전기적으로 연결될 수 있다.

Description

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 구체적으로 수직 채널 구조체를 포함하는 비휘발성 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치 및 제조 공정의 난이도 및 비용이 감소된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 일 기술적 과제는 상기 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변 영역, 및 이들 사이의 콘택 영역을 포함하는 제1 기판, 상기 제1 기판의 상기 셀 어레이 영역, 상기 주변 영역, 및 이들 사이의 상기 콘택 영역 상의 제1 주변 회로 구조체, 상기 셀 어레이 영역, 및 상기 콘택 영역 상의 제1 주변 회로 구조체 상의 셀 어레이 구조체, 상기 셀 어레이 구조체는 교대로 적층된 층간 절연막들과 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 덮는 절연막, 및 상기 셀 어레이 영역, 및 상기 콘택 영역 상의 상기 제1 주변 회로 구조체 상의 제2 기판을 포함하고, 상기 주변 영역 상의 상기 제1 주변 회로 구조체 상에 제공되고 상기 셀 어레이 구조체의 상기 제1 기판의 상면과 평행한 제1 방향으로의 측면에 배치되는 제3 기판 및 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 상기 제3 기판 사이에 개재되고 상기 셀 어레이 구조체의 상기 제1 방향으로의 측면에 배치되는 제2 주변 회로 구조체를 포함하고, 상기 제2 주변 회로 구조체는 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 수직으로 중첩하고, 상기 제1 주변 회로 구조체는 제1 주변 트랜지스터들을 포함하고, 상기 제2 주변 회로 구조체는 제2 주변 트랜지스터들을 포함하고, 상기 제2 주변 트랜지스터들은 상기 주변 영역 상의 상기 제1 주변 트랜지스터들과 전기적으로 연결될 수 있다.
일부 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변 영역, 및 이들 사이의 콘택 영역을 포함하는 제1 기판, 상기 제1 기판의 상기 셀 어레이 영역, 상기 주변 영역, 및 이들 사이의 상기 콘택 영역 상의 제1 주변 회로 구조체, 상기 셀 어레이 영역, 및 상기 콘택 영역 상의 제1 주변 회로 구조체 상의 셀 어레이 구조체, 상기 셀 어레이 구조체는 교대로 적층된 층간 절연막들과 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 덮는 절연막, 및 상기 셀 어레이 영역, 및 상기 콘택 영역 상의 상기 제1 주변 회로 구조체 상의 제2 기판을 포함하는 셀 어레이 구조체, 상기 주변 영역 상의 상기 제1 주변 회로 구조체 상에 제공되고 상기 셀 어레이 구조체의 상기 제1 기판의 상면과 평행한 제1 방향으로의 측면에 배치되는 제3 기판 및 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 상기 제3 기판 사이에 개재되고 상기 셀 어레이 구조체의 상기 제1 방향으로의 측면에 배치되는 제2 주변 회로 구조체를 포함하고, 상기 제2 주변 회로 구조체는 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 수직으로 중첩하고, 상기 제1 주변 회로 구조체는 제1 주변 게이트 절연막, 제1 주변 게이트 전극, 및 제1 주변 캡핑 패턴을 포함하는 제1 주변 트랜지스터들을 포함하고, 상기 제2 주변 회로 구조체는 제2 주변 게이트 절연막, 제2 주변 게이트 전극, 및 제2 주변 캡핑 패턴을 포함하는 제2 주변 트랜지스터들을 포함하고, 상기 제1 주변 게이트 절연막, 상기 제1 주변 게이트 전극, 및 상기 제1 주변 캡핑 패턴의 상기 제1 기판과 수직한 제3 방향으로의 두께의 합은 상기 제2 주변 게이트 절연막, 상기 제2 주변 게이트 전극, 및 상기 제2 주변 캡핑 패턴의 상기 제3 방향으로의 두께의 합보다 작을 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는 저전압 트랜지스터들을 포함하는 제1 주변 회로 구조체 상에 셀 어레이 구조체 및 고전압 트랜지스터를 포함하는 제2 주변 회로 구조체가 위치함으로써, 제1 및 제2 주변 회로 구조체가 일체로 결합되어 있는 경우보다 3차원 반도체 메모리 장치의 단위 면적당 셀 용량이 커질 수 있다.
또한, 제1 주변 회로 구조체, 제2 주변 회로 구조체 및 셀 어레이 구조체를 각각 제조하여 서로 결합시키는 방법을 통해 각종 열처리 공정에 따른 제1 및 제2 주변 트랜지스터들의 손상을 방지할 수 있어서, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 ⅠⅠ선 및 ⅡⅡ선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 ⅠⅠ선으로 자른 단면에 대응된다.
도 7 및 도 8 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 9를 Ⅰ-Ⅰ' 선 및 ⅡⅡ선으로 자른 단면들에 각각 대응된다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 ⅠⅠ선으로 자른 단면에 각각 대응된다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지 장치를 설명한다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 다만, 도시된 바와 달리 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 또한, 도시된 바와 달리 제1 영역(1100F)의 일부가 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인들(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2) 및 비트 라인들(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.
제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인들(BL)에 인접하는 제2 트랜지스터들(UT1, UT2) 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)과 제1 영역(1100F) 사이에 위치할 수 있다.
예를 들어, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 제2 라인들(UL1, UL2)은 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 예를 들어, 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL) 및 제2 라인들(UL1, UL2)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 전자 시스템(2000)은, 예를 들어, USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(2000)은, 예를 들어, 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체들(2400) 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체들(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 메모리 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
연결 구조체들(2400)은, 예를 들어, 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체들(2400) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 ⅠⅠ선 및 ⅡⅡ선으로 자른 단면들에 각각 대응된다.
도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들(2200) 및 패키지 기판(2100)과 반도체 칩들(2200)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면 상에 배치되거나 상면을 통해 노출되는 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면 상에 배치되거나 하면을 통해 노출되는 하부 패드들(2125) 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
도 2 및 도 3을 참조하면, 반도체 칩들(2200)의 일 측벽들은 서로 정렬되지 않을 수 있고, 반도체 칩들(2200)의 다른 측벽들은 서로 정렬될 수 있다. 반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조체들(2400)에 의해 서로 전기적으로 연결될 수 있다. 반도체 칩들(2200) 각각은 실질적으로 동일한 구성들을 포함할 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조체(4100) 및 제1 구조체(4100) 상의 제2 구조체(4200)를 포함할 수 있다. 제2 구조체(4200)는 웨이퍼 본딩 방식으로 제1 구조체(4100)와 결합될 수 있다. 다만, 도시된 바와 달리 제1 구조체(4100)의 일부가 제2 구조체(4200)의 옆에 배치될 수도 있다.
제1 구조체(4100)는 주변 회로 배선들(4110) 및 제1 본딩 패드들(4150)을 포함할 수 있다. 제2 구조체(4200)는 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조체(4100) 사이의 게이트 적층 구조체(4210), 게이트 적층 구조체(4210)를 관통하는 메모리 채널 구조체들(4220)과 분리 구조체들(4230), 및 메모리 채널 구조체들(4220) 및 게이트 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 본딩 패드들(4250)을 포함할 수 있다. 예를 들어, 제2 본딩 패드들(4250)은, 메모리 채널 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조체(4100)의 제1 본딩 패드들(4150) 및 제2 구조체(4200)의 제2 본딩 패드들(4250)은 서로 접촉하면서 결합될 수 있다. 제1 본딩 패드들(4150) 및 제2 본딩 패드들(4250)의 결합되는 부분들은, 예를 들어, 구리(Cu)를 포함할 수 있다.
반도체 칩들(2200) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 본딩 패드들(4250) 중 일부 및 주변 회로 배선들(4110) 중 일부와 전기적으로 연결될 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 ⅠⅠ선으로 자른 단면에 대응된다.
도 5 및 도 6을 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 주변 영역(PRR), 및 이들 사이의 콘택 영역(CCR)을 포함하는 제1 기판(10), 제1 기판(10) 상의 제1 주변 회로 구조체(PS1), 셀 어레이 영역(CAR) 및 콘택 영역(CCR) 상의 제1 주변 회로 구조체(PS1) 상에 제공되는 셀 어레이 구조체(CS), 셀 어레이 영역(CAR) 및 콘택 영역(CCR) 상의 제1 주변 회로 구조체(PS1)와 셀 어레이 구조체(CS) 사이에 개재되는 본딩 구조체(BS), 주변 영역(PRR) 상의 제1 주변 회로 구조체(PS1) 상에 제공되고 셀 어레이 구조체(CS) 및 본딩 구조체(BS)의 측면에 배치되는 제2 주변 회로 구조체(PS2)를 포함할 수 있다. 제1 기판(10), 제1 주변 회로 구조체(PS1) 및 셀 어레이 구조체(CS)는 각각 도 3 및 도 4의 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조체(4100) 및 제1 구조체(4100) 상의 제2 구조체(4200)에 해당할 수 있다. 제2 주변 회로 구조체(PS2)는 도 3 및 도 4의 제1 구조체(4100)에 해당할 수 있다.
셀 어레이 영역(CAR) 및 콘택 영역(CCR) 상의 제1 주변 회로 구조체(PS1) 상에 셀 어레이 구조체(CS)를 결합시키고, 주변 영역(PRR) 상의 제1 주변 회로 구조체(PS1) 상에 제2 주변 회로 구조체(PS2)를 결합시킴으로써, 제1 및 제2 주변 회로 구조체(PS1, PS2)가 일체로 결합되어 있는 경우보다 단위 면적당 셀 용량이 커질 수 있다.
또한, 제1 주변 회로 구조체(PS1), 제2 주변 회로 구조체(PS2), 및 셀 어레이 구조체(CS)를 각각 제조하여 서로 결합시키는 방법을 통해 각종 열처리 공정에 따른 제1 및 제2 주변 트랜지스터들(PTR1, PTR2)의 손상을 방지할 수 있어서, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
제1 기판(10)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제1 기판(10)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)과 나란하고, 제3 방향(D3)과 직교하는 상면을 가질 수 있다. 제1 내지 제3 방향들(D1, D2, D3)은, 예를 들어, 서로 직교하는 방향들일 수 있다. 제1 소자 분리막(11)이 제1 기판(10) 내에 제공될 수 있다. 제1 소자 분리막(11)은 제1 기판(10)의 활성 영역을 정의할 수 있다.
제1 기판(10)은 셀 어레이 영역(CAR), 주변 영역(PRR), 및 이들 사이의 콘택 영역(CCR)을 포함할 수 있다. 주변 영역(PRR)은 셀 어레이 영역(CAR)으로부터 제1 방향(D1)(또는 제1 방향(D1)의 반대 방향)으로 연장될 수 있다.
제1 기판(10) 상에 제1 주변 트랜지스터들(PTR1), 제1 주변 콘택 플러그들(31), 제1 주변 콘택 플러그들(31)을 통해 제1 주변 트랜지스터들(PTR1)과 전기적으로 연결되는 제1 주변 회로 배선들(33), 제1 주변 회로 배선들(33)과 전기적으로 연결되는 제1 주변 본딩 패드들(35) 및 이들을 둘러싸는 제1 절연막(30)을 포함하는 제1 주변 회로 구조체(PS1)가 제공될 수 있다. 제1 주변 트랜지스터들(PTR1)은 제1 기판(10)의 활성 영역 상에 제공될 수 있다. 제1 주변 회로 배선들(33)은 도 3 및 도 4의 주변 회로 배선들(4110)에 해당할 수 있고, 제1 주변 본딩 패드들(35)은 도 3 및 도 4의 제1 본딩 패드들(4150)에 해당할 수 있다.
제1 주변 콘택 플러그들(31)은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 제1 주변 콘택 플러그들(31) 및 제1 주변 회로 배선들(33)은 금속 등의 도전 물질을 포함할 수 있다.
제1 주변 트랜지스터들(PTR1)은, 예를 들어, 디코더 회로(도 1의 1110), 페이지 버퍼(도 1의 1120) 및 로직 회로(도 1의 1130) 등을 구성할 수 있다. 보다 구체적으로, 제1 주변 트랜지스터들(PTR1) 각각은 제1 주변 게이트 절연막(21), 제1 주변 게이트 전극(23), 제1 주변 캡핑 패턴(25), 제1 주변 게이트 스페이서(27) 및 제1 주변 소스/드레인 영역들(29)을 포함할 수 있다. 제1 주변 게이트 절연막(21)은 제1 주변 게이트 전극(23)과 제1 기판(10) 사이에 제공될 수 있다. 제1 주변 캡핑 패턴(25)은 제1 주변 게이트 전극(23) 상에 제공될 수 있다. 제1 주변 게이트 스페이서(27)는 제1 주변 게이트 절연막(21), 제1 주변 게이트 전극(23) 및 제1 주변 캡핑 패턴(25)의 측벽들을 덮을 수 있다. 제1 주변 소스/드레인 영역들(29)은 제1 주변 게이트 전극(23) 양측에 인접하는 제1 기판(10) 내부에 제공될 수 있다. 제1 주변 회로 배선들(33) 및 제1 주변 본딩 패드들(35)이 제1 주변 콘택 플러그들(31)을 통해 제1 주변 트랜지스터들(PTR1)과 전기적으로 연결될 수 있다. 제1 주변 트랜지스터들(PTR1) 각각은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터 또는 게이트-올-어라운드(gate-all-around) 형 트랜지스터일 수 있다. 제1 주변 트랜지스터들(PTR1)은 저전압 트랜지스터들을 포함할 수 있다. 제1 주변 트랜지스터들(PTR1)의 제1 주변 게이트 절연막(21), 제1 주변 게이트 전극(23), 및 제1 주변 캡핑 패턴(25)의 제3 방향으로의 두께를 합친 값은 제1 두께(H1)일 수 있다.
제1 절연막(30)이 제1 기판(10) 상에 제공될 수 있다. 제1 절연막(30)은 제1 기판(10) 상에서 제1 주변 트랜지스터들(PTR1), 제1 주변 콘택 플러그들(31) 및 제1 주변 회로 배선들(33)을 덮을 수 있다. 제1 절연막(30)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제1 절연막(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 제1 절연막(30)은 제1 주변 본딩 패드들(35)의 상면을 덮지 않을 수 있다. 제1 절연막(30)의 상면은 제1 주변 본딩 패드들(35)의 상면들과 실질적으로 공면을 이룰 수 있다.
셀 어레이 영역(CAR), 및 콘택 영역(CCR) 상의 제1 주변 회로 구조체(PS1) 상에 하부 연결 패드들(45), 비트 라인들(BL), 적층 구조체(ST) 및 소스 구조체(SC) 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 하부 연결 패드들(45), 비트 라인들(BL), 적층 구조체(ST) 및 소스 구조체(SC)는 각각 도 3 및 도 4의 제2 본딩 패드들(4250), 비트 라인들(4240), 게이트 적층 구조체(4210) 및 공통 소스 라인(4205)에 해당할 수 있다.
셀 어레이 영역(CAR), 및 콘택 영역(CCR) 상의 제1 절연막(30) 상에 본딩 구조체(BS)가 제공될 수 있다. 본딩 구조체(BS)는 제1 주변 회로 구조체(PS1)의 제1 주변 본딩 패드들(35)과 접촉하는 하부 연결 패드들(45), 연결 콘택 플러그들(41), 연결 콘택 플러그들(41)을 통해 하부 연결 패드들(45)과 전기적으로 연결되는 연결 회로 배선들(43) 및 이들을 둘러싸는 제2 절연막(40)을 포함할 수 있다.
제2 절연막(40)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제2 절연막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
연결 콘택 플러그들(41)은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 연결 콘택 플러그들(41) 및 연결 회로 배선들(43)은 금속 등의 도전 물질을 포함할 수 있다.
제2 절연막(40)은 하부 연결 패드들(45)의 하면들을 덮지 않을 수 있다. 제2 절연막(40)의 하면은 하부 연결 패드들(45)의 하면들과 실질적으로 공면을 이룰 수 있다. 하부 연결 패드들(45) 각각의 하면은 제1 주변 본딩 패드들(35) 각각의 상면과 직접 접촉할 수 있다. 제1 주변 본딩 패드들(35)과 하부 연결 패드들(45) 각각은 구리(Cu), 텅스텐(W), 알루미늄(Al), 니켈(Ni) 또는 주석(Sn) 등의 금속을 포함할 수 있다. 바람직하게는, 제1 주변 본딩 패드들(35)과 하부 연결 패드들(45) 각각은 구리(Cu)를 포함할 수 있다. 제1 주변 본딩 패드들(35)과 하부 연결 패드들(45) 각각은 그 사이의 경계면 없이 일체의 형상을 이룰 수 있다. 제1 주변 본딩 패드들(35)과 하부 연결 패드들(45) 각각의 측벽들은 나란히 정렬되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않으며, 평면적인 관점에서, 제1 주변 본딩 패드들(35)과 하부 연결 패드들(45) 각각의 측벽들은 서로 이격될 수도 있다.
제2 절연막(40)의 상부에 연결 콘택 플러그들(41)과 접촉하는 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)이 제공될 수 있다. 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2) 각각은, 예를 들어, 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)은 금속 등의 도전 물질을 포함할 수 있다.
제2 절연막(40) 상에 제3 절연막(180)이 제공될 수 있다. 제3 절연막(180) 상에 제4 절연막(170) 및 제4 절연막(170)으로 둘러싸인 적층 구조체(ST)가 제공될 수 있다. 제3 및 제4 절연막들(180, 170)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제3 및 제4 절연막들(180, 170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
제3 절연막(180) 내에 비트 라인 콘택 플러그들(BLCP)이 제공될 수 있다. 비트 라인 콘택 플러그들(BLCP)은 제3 방향(D3)으로 연장되며, 비트 라인들(BL) 및 후술하는 제1 수직 채널 구조체들(VS1)의 사이를 연결할 수 있다.
제3 절연막(180) 및 제4 절연막(170)을 관통하는 셀 콘택 플러그들(CCP) 및 관통 콘택 플러그(TCP)가 제공될 수 있다. 셀 콘택 플러그들(CCP)은 제3 방향(D3)으로 연장되며, 제1 도전 라인들(CL1) 및 후술하는 적층 구조체(ST)의 게이트 전극들(ELa, ELb)의 사이를 연결할 수 있다. 셀 콘택 플러그들(CCP) 각각은 후술하는 적층 구조체(ST)의 층간 절연막들(ILDa, ILDb) 중 어느 하나를 관통할 수 있다. 관통 콘택 플러그(TCP)는 제3 방향(D3)으로 연장되며, 제2 도전 라인(CL2) 및 후술하는 입출력 패드(IOP)의 사이를 연결할 수 있다.
비트 라인 콘택 플러그들(BLCP), 셀 콘택 플러그들(CCP) 및 관통 콘택 플러그(TCP)는 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인 콘택 플러그들(BLCP), 셀 콘택 플러그들(CCP) 및 관통 콘택 플러그(TCP)는 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 비트 라인 콘택 플러그들(BLCP), 셀 콘택 플러그들(CCP) 및 관통 콘택 플러그(TCP)는 금속 등의 도전 물질을 포함할 수 있다.
제3 절연막(180) 상에 적층 구조체(ST)가 제공될 수 있다. 적층 구조체(ST)는 제4 절연막(170)으로 둘러싸일 수 있다. 적층 구조체(ST)의 하면(즉, 제3 절연막(180)과 접촉하는 일 면)은 제4 절연막(170)의 하면과 실질적으로 공면을 이룰 수 있다.
적층 구조체(ST)는 복수로 제공될 수 있다. 복수의 적층 구조체들(ST)은, 도 5에 따른 평면적 관점에서, 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 이하에서, 설명의 편의를 위해 단수의 적층 구조체(ST)에 대하여 설명하나, 이하의 설명은 다른 적층 구조체들(ST)에 대하여 동일하게 적용될 수 있다.
적층 구조체(ST)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 포함할 수 있다. 제1 적층 구조체(ST1)는 교대로 적층된 제1 층간 절연막들(ILDa) 및 제1 게이트 전극들(ELa)을 포함할 수 있고, 제2 적층 구조체(ST2)는 교대로 적층된 제2 층간 절연막들(ILDb) 및 제2 게이트 전극들(ELb)을 포함할 수 있다.
제2 적층 구조체(ST2)는 제1 적층 구조체(ST1)와 제1 기판(10) 사이에 제공될 수 있다. 보다 구체적으로, 제2 적층 구조체(ST2)는 제1 적층 구조체(ST1)의 제1 층간 절연막들(ILDa) 중 최하부의 것(bottommost one)의 하면 상에 제공될 수 있다. 제2 적층 구조체(ST2)의 제2 층간 절연막들(ILDb) 중 최상부의 것(topmost one)과 제1 적층 구조체(ST1)의 제1 층간 절연막들(ILDa) 중 최하부의 것은 서로 접촉할 수 있으나, 본 발명은 이에 제한되지 않으며 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb) 중 최상부의 것과 제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 사이에는 단일층의 절연막이 제공될 수도 있다.
제1 및 제2 게이트 전극들(ELa, ELb)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 제1 및 제2 층간 절연막들(ILDa, ILDb)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(ILDa, ILDb)은 고밀도 플라즈마 산화물(HDP oxide) 또는 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
콘택 영역(CCR) 상에서, 제1 및 제2 적층 구조체들(ST1, ST2) 각각은 후술하는 제1 수직 채널 구조체들(VS1) 중 최외각의 것(outer-most one)으로부터 멀어질수록 제3 방향(D3)으로의 두께가 감소할 수 있다. 다시 말하면, 제1 및 제2 적층 구조체들(ST1, ST2) 각각은 제1 방향(D1)을 따라 계단 구조를 가질 수 있다.
보다 구체적으로, 제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 및 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb)은 제1 기판(10)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 증가할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들은, 도 5에 따른 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다. 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb) 중 최하부의 것은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 클 수 있다.
제1 및 제2 게이트 전극들(ELa, ELb)은 콘택 영역(CCR)에서 패드부들(ELp)을 포함할 수 있다. 패드부들(ELp)은 수평적으로 그리고 수직적으로 서로 다른 위치에 배치될 수 있다. 패드부들(ELp)은 제1 방향(D1)을 따라 계단 구조를 이룰 수 있다. 상술한 셀 콘택 플러그들(CCP)은 제1 및 제2 층간 절연막들(ILDa, ILDb) 중 어느 하나를 관통하여 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp)과 접촉할 수 있다.
제1 및 제2 층간 절연막들(ILDa, ILDb)은 제1 및 제2 게이트 전극들(ELa, ELb)의 사이에 제공될 수 있고, 각각의 상부에 접하는 제1 및 제2 게이트 전극들(ELa, ELb) 중 하나와 측벽이 정렬될 수 있다. 즉, 제1 및 제2 게이트 전극들(ELa, ELb)과 마찬가지로, 제1 기판(10)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 증가할 수 있다. 제2 층간 절연막들(ILDb) 중 최하부의 것은 다른 층간 절연막들보다 제3 방향(D3)으로의 두께가 클 수 있고, 제1 층간 절연막들(ILDa) 중 최상부의 것은 다른 층간 절연막들보다 제3 방향(D3)으로의 두께가 작을 수 있으나, 본 발명은 이에 제한되지 않는다.
셀 어레이 영역(CAR)에서, 적층 구조체(ST)를 제3 방향(D3)으로 관통하는 수직 채널 홀들(CH) 내에 제1 수직 채널 구조체들(VS1)이 제공될 수 있다. 제1 수직 채널 구조체들(VS1)은, 도 5에 따른 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그(zigzag) 형태로 배열될 수 있다. 제1 수직 채널 구조체들(VS1)은 컨택 영역(CCR) 상에는 제공되지 않을 수 있다. 제1 수직 채널 구조체들(VS1)은 도 3 및 도 4의 메모리 채널 구조체들(4220)에 해당할 수 있다. 제1 수직 채널 구조체들(VS1)은 도 1의 제1 트랜지스터들(LT1, LT2), 메모리 셀 트랜지스터들(MCT), 및 제2 트랜지스터들(UT1, UT2)의 채널들에 해당할 수 있다.
콘택 영역(CCR)에서, 적층 구조체(ST)의 적어도 일부 및 제4 절연막(170)을 제3 방향(D3)으로 관통하는 수직 채널 홀들(CH) 내에 제2 수직 채널 구조체들(VS2)이 제공될 수 있다.
수직 채널 홀들(CH)은 제1 수직 채널 홀들(CH1) 및 제2 수직 채널 홀들(CH2)을 포함할 수 있다. 제1 및 제2 수직 채널 홀들(CH1, CH2) 각각은 제1 기판(10)으로부터 멀어질수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 제1 및 제2 수직 채널 홀들(CH1, CH2)은 서로 연결되는 경계에서 서로 다른 직경을 가질 수 있다. 구체적으로, 제2 수직 채널 홀들(CH2) 각각의 상부 직경은 제1 수직 채널 홀들(CH1) 각각의 하부 직경보다 작을 수 있다.
제1 및 제2 수직 채널 구조체들(VS1, VS2) 각각은 제3 절연막(180)과 인접하는 도전 패드(PAD), 제1 및 제2 수직 채널 홀들(CH1, CH2) 각각의 내부 측벽을 컨포말하게 덮는 데이터 저장 패턴(DSP), 데이터 저장 패턴(DSP)의 측벽을 컨포말하게 덮는 수직 반도체 패턴(VSP), 및 수직 반도체 패턴(VSP)과 도전 패드(PAD)로 둘러싸인 제1 및 제2 수직 채널 홀들(CH1, CH2) 각각의 내부 공간을 채우는 매립 절연 패턴(VI)을 포함할 수 있다. 수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 제1 및 제2 수직 채널 구조체들(VS1, VS2) 각각의 하면은, 예를 들어, 원형, 타원형 또는 바(bar) 형상을 가질 수 있다.
수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 매립 절연 패턴(VI) 사이 및 데이터 저장 패턴(DSP)과 도전 패드(PAD) 사이에 제공될 수 있다. 수직 반도체 패턴(VSP)은 상단이 닫힌 파이프 형태 또는 마카로니 형상을 가질 수 있다. 데이터 저장 패턴(DSP)은 상단이 오픈된(opened) 파이프 형태 또는 마카로니 형상을 가질 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 도전 패드(PAD)는, 예를 들어, 불순물이 도핑된 반도체 물질 또는 도전 물질을 포함할 수 있다.
도 5에 따른 평면적 관점에서, 제1 방향(D1)으로 연장되며 적층 구조체(ST)를 가로지르는 트렌치들(TR) 내에 분리 구조체들(150)이 제공될 수 있다. 트렌치들(TR)은 제1 기판(10)의 주변 영역(PRR) 상에 까지 연장되지 않을 수 있다. 분리 구조체들(150) 각각은 제1 및 제2 수직 채널 구조체들(VS1, VS2)과 제2 방향(D2)으로 이격될 수 있다. 분리 구조체들(150) 각각은 적층 구조체(ST)를 사이에 두고 서로 제2 방향(D2)으로 이격될 수 있다. 분리 구조체들(150)은 도 3 및 도 4의 분리 구조체들(3230)에 해당할 수 있다.
분리 구조체들(150)과 적층 구조체(ST) 사이에 제공되며 분리 구조체들(150)을 둘러싸는 후술할 분리 스페이서(130)가 제공될 수 있다. 분리 스페이서(130)는 제1 및 제2 층간 절연막들(ILDa, ILDb), 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들을 컨포멀하게 덮을 수 있다. 분리 구조체들(150)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 분리 스페이서(130)는 실리콘 질화물을 포함할 수 있다.
적층 구조체(ST) 상에 제2 기판(100)이 제공될 수 있다. 제2 기판(100)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제2 기판(100)은 주변 영역(PRR) 상에는 제공되지 않을 수 있다. 제2 기판(100)은 컨택 영역(CCR)의 일부 영역 상에는 제공되지 않을 수 있다. 제1 및 제2 수직 채널 구조체들(VS1, VS2)은 제2 기판(100)의 적어도 일부를 관통할 수 있다. 제1 및 제2 수직 채널 구조체들(VS1, VS2) 각각의 상부는 제2 기판(100)과 접촉할 수 있다. 제2 기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 제2 기판(100)은, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
셀 어레이 영역(CAR) 상의 제2 기판(100)과 제1 층간 절연막들(ILDa) 중 최상부의 것 사이에 소스 구조체(SC)가 제공될 수 있다. 소스 구조체(SC)는 도 1의 공통 소스 라인(CSL), 도 3 및 도 4의 공통 소스 라인(4205)에 해당될 수 있다. 소스 구조체(SC)는 적층 구조체(ST) 상의 제1 소스 도전 패턴(SCP1) 및 적층 구조체(ST)와 제1 소스 도전 패턴(SCP1) 사이의 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 제1 적층 구조체(ST1)의 제1 층간 절연막들(ILDa) 중 최상부의 것 사이에 제공될 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 직접 접촉할 수 있다. 제1 소스 도전 패턴(SCP1)의 제3 방향(D3)으로의 두께는 제2 소스 도전 패턴(SCP2)의 제3 방향(D3)으로의 두께보다 클 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)은 실리콘 등의 반도체 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)이 불순물이 도핑된 반도체 물질을 포함하는 경우, 제1 소스 도전 패턴(SCP1)의 불순물 농도는 제2 소스 도전 패턴(SCP2)의 불순물 농도보다 클 수 있다.
소스 구조체(SC)의 제1 소스 도전 패턴(SCP1)은 셀 어레이 영역(CAR) 상에만 제공될 수 있고, 컨택 영역(CCR) 및 주변 영역(PRR) 상에 제공되지 않을 수 있다. 다만, 소스 구조체(SC)의 제2 소스 도전 패턴(SCP2)은 셀 어레이 영역(CAR)으로부터 컨택 영역(CCR)으로 연장될 수 있다. 컨택 영역(CCR) 상의 제2 소스 도전 패턴(SCP2)은 제2 반도체막(123)으로 지칭될 수 있다.
컨택 영역(CCR) 상의 제2 기판(100)과 제1 층간 절연막들(ILDa) 중 최상부의 것 사이에 몰드 구조체(MS)가 제공될 수 있다. 몰드 구조체(MS)는 제2 기판(100) 아래에 차례로 적층된 제1 버퍼 절연막(111), 제1 반도체막(121), 제2 버퍼 절연막(113) 및 제2 반도체막(123)을 포함할 수 있다.
제1 반도체막(121)은 제2 기판(100)과 제2 반도체막(123) 사이에 제공될 수 있다. 제1 버퍼 절연막(111)은 제2 기판(100)과 제1 반도체막(121) 사이에 제공될 수 있고, 제2 버퍼 절연막(113)은 제1 반도체막(121)과 제2 반도체막(123) 사이에 제공될 수 있다. 제1 버퍼 절연막(111)의 상면은 제1 소스 도전 패턴(SCP1)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 버퍼 절연막(113)의 하면은 제1 소스 도전 패턴(SCP1)의 하면과 실질적으로 공면을 이룰 수 있다.
제1 및 제2 버퍼 절연막들(111, 113)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 및 제2 반도체막들(121, 123)은, 예를 들어, 실리콘 등의 반도체 물질을 포함할 수 있다.
셀 어레이 영역(CAR) 상에서 제1 수직 채널 구조체들(VS1) 각각의 상면은 제2 기판(100)의 하면 및 소스 구조체(SC)의 상면보다 높은 레벨에 위치할 수 있다. 즉, 제1 수직 채널 구조체들(VS1)은 제2 기판(100)과 직접 접촉할 수 있다.
제4 절연막(170)을 관통하여 관통 콘택 플러그(TCP)와 연결되는 입출력 패드(IOP)가 제공될 수 있다. 입출력 패드(IOP)는 관통 콘택 플러그(TCP)를 통해 제2 도전 라인(CL2)과 전기적으로 연결될 수 있고, 더 나아가 제1 주변 회로 구조체(PS1)의 제1 주변 트랜지스터들(PTR1) 중 적어도 어느 하나와 전기적으로 연결될 수 있다. 입출력 패드(IOP)의 일부는 제4 절연막(170)의 상면 상으로 돌출될 수 있으나, 본 발명은 이에 제한되지 않는다. 입출력 패드(IOP)는 도 1의 입출력 패드(1101) 또는 도 3 및 도 4의 입출력 패드들(2210) 중 하나에 해당할 수 있다.
입출력 패드(IOP)는, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 입출력 패드(IOP)는 금속 등의 도전 물질을 포함할 수 있다.
주변 영역(PRR) 상의 제1 주변 회로 구조체(PS1) 상에 제공되고 셀 어레이 구조체(CS)의 제1 방향(D1)으로의 측면에 제3 기판(200)이 배치될 수 있다. 제3 기판(200)의 측면은 제4 절연막(170) 상부의 일측면과 접촉할 수 있다. 제3 기판(200)은 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제2 소자 분리막(201)이 제3 기판(200) 내에 제공될 수 있다. 제2 소자 분리막(201)은 제3 기판(200)의 활성 영역을 정의할 수 있다.
주변 영역(PRR) 상의 제1 주변 회로 구조체(PS1)와 제3 기판(200) 사이에 개재되고 셀 어레이 구조체(CS)의 제1 방향(D1)으로의 측면에 배치되는 제2 주변 회로 구조체(PS2)가 제공될 수 있다. 제2 주변 회로 구조체(PS2)는 주변 영역(PRR)상의 제1 주변 회로 구조체(PS1)와 수직으로 중첩할 수 있다. 제2 주변 회로 구조체(PS2)의 최상면은 셀 어레이 구조체(CS)의 최상면보다 낮을 수 있다. 제2 주변 회로 구조체(PS2)는 제2 주변 트랜지스터들(PTR2), 제2 주변 콘택 플러그들(251), 제2 주변 콘택 플러그들(251)을 통해 제2 주변 트랜지스터들(PTR2)과 전기적으로 연결되는 제2 주변 회로 배선들(253), 제2 주변 회로 배선들(253)과 전기적으로 연결되는 제2 주변 본딩 패드들(255) 및 이들을 둘러싸는 제5 절연막(250)을 포함할 수 있다.
제2 주변 트랜지스터들(PTR2)은 제3 기판(200)의 활성 영역 아래에 제공될 수 있다. 제2 주변 회로 배선들(253)은 도 3 및 도 4의 주변 회로 배선들(4110)에 해당할 수 있고, 제2 주변 본딩 패드들(255)은 도 3 및 도 4의 제1 본딩 패드들(4150)에 해당할 수 있다.
제2 주변 콘택 플러그들(251)은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 제2 주변 콘택 플러그들(251) 및 제2 주변 회로 배선들(253)은 금속 등의 도전 물질을 포함할 수 있다.
제2 주변 트랜지스터들(PTR1)은, 예를 들어, 디코더 회로(도 1의 1110), 페이지 버퍼(도 1의 1120) 및 로직 회로(도 1의 1130) 등을 구성할 수 있다. 보다 구체적으로, 제2 주변 트랜지스터들(PTR2) 각각은 제2 주변 게이트 절연막(221), 제2 주변 게이트 전극(223), 제2 주변 캡핑 패턴(225), 제2 주변 게이트 스페이서(227) 및 제2 주변 소스/드레인 영역들(229)을 포함할 수 있다. 제2 주변 게이트 절연막(221)은 제2 주변 게이트 전극(223)과 제3 기판(200) 사이에 제공될 수 있다. 제2 주변 캡핑 패턴(225)은 제2 주변 게이트 전극(223) 아래에 제공될 수 있다. 제2 주변 게이트 스페이서(227)는 제2 주변 게이트 절연막(221), 제2 주변 게이트 전극(223) 및 제2 주변 캡핑 패턴(225)의 측벽들을 덮을 수 있다. 제2 주변 소스/드레인 영역들(229)은 제2 주변 게이트 전극(223) 양측에 인접하는 제3 기판(200) 내부에 제공될 수 있다. 제2 주변 회로 배선들(253) 및 제2 주변 본딩 패드들(255)이 제2 주변 콘택 플러그들(251)을 통해 제2 주변 트랜지스터들(PTR2)과 전기적으로 연결될 수 있다. 제2 주변 트랜지스터들(PTR2) 각각은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터 또는 게이트-올-어라운드(gate-all-around) 형 트랜지스터일 수 있다. 제2 주변 트랜지스터들(PTR2)은 고전압 트랜지스터들을 포함할 수 있다. 즉, 제1 주변 트랜지스터들(PTR1)에 인가되는 전압보다 제2 주변 트랜지스터들(PTR2)에 인가되는 전압이 클 수 있다. 제2 주변 트랜지스터들(PTR2)의 제2 주변 게이트 절연막(221), 제2 주변 게이트 전극(223), 및 제2 주변 캡핑 패턴(225)의 제3 방향으로의 두께를 합친 값은 제2 두께(H2)일 수 있다. 제2 두께(H2)는 제1 두께(H1)보다 클 수 있다.
제5 절연막(250)이 제3 기판(200) 아래에 제공될 수 있다. 제5 절연막(250)의 측면은 제4 절연막(170)의 측면의 일부, 제3 절연막(180)의 측면, 제2 주변 트랜지스터들(PTR2), 제2 절연막(40)의 측면과 접촉할 수 있다. 제5 절연막(250)은 제3 기판(200) 아래에서 제2 주변 트랜지스터들(PTR2), 제2 주변 콘택 플러그들(251), 제2 주변 회로 배선들(253) 및 제2 주변 본딩 패드들(255)을 덮을 수 있다. 제5 절연막(250)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제5 절연막(250)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 제5 절연막(250)은 제2 주변 본딩 패드들(255)의 하면을 덮지 않을 수 있다. 제5 절연막(250)의 하면은 제2 주변 본딩 패드들(255)의 하면들과 실질적으로 공면을 이룰 수 있다.
주변 영역(PRR) 상의 제1 주변 본딩 패드들(35)과 제2 주변 본딩 패드들(255)은 수직으로 중첩할 수 있다. 주변 영역(PRR) 상의 제1 주변 본딩 패드들(35)과 제2 주변 본딩 패드들(255)은 서로 일체로 결합될 수 있다. 제2 주변 본딩 패드들(255)과 주변 영역(PRR) 상의 제1 주변 본딩 패드들(35)을 통하여 제1 주변 트랜지스터들(PTR1)과 제2 주변 트랜지스터들(PTR2)이 전기적으로 연결될 수 있다.
도 7 및 도 8 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 10a 및 도 10b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 9를 Ⅰ-Ⅰ' 선 및 ⅡⅡ선으로 자른 단면들에 각각 대응된다. 도 11 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하에서, 도 7 내지 도 13까지의 도면들을 참조하여, 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다.
도 7을 참조하면, 제1 기판(10) 상에 제1 주변 회로 구조체(PS1)가 형성될 수 있다. 제1 주변 회로 구조체(PS1)를 형성하는 것은 제1 기판(10) 내부에 제1 소자 분리막(11)을 형성하는 것, 제1 소자 분리막(11)에 의해 정의되는 제1 기판(10)의 활성 영역 상에 제1 주변 트랜지스터들(PTR1)을 형성하는 것, 및 제1 주변 트랜지스터들(PTR1)과 전기적으로 연결되는 제1 주변 콘택 플러그들(31), 제1 주변 회로 배선들(33), 제1 본딩 패드들(35) 및 이들을 덮는 제1 절연막(30)을 형성하는 것을 포함할 수 있다.
제1 본딩 패드들(35)의 상면들은 제1 절연막(30)의 상면과 실질적으로 공면을 이룰 수 있다. 이하에서, 실질적으로 공면을 이루는 것은 평탄화 공정이 수행될 수 있음을 의미한다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
도 8을 참조하면, 캐리어 기판(300) 상에 제2 기판(100), 제2 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)를 형성하는 것은 제2 기판(100) 상에 제1 버퍼 절연막(111), 제1 반도체막(121), 제2 버퍼 절연막(113) 및 제2 반도체막(123)을 차례로 적층하는 것을 포함할 수 있다. 제1 및 제2 버퍼 절연막들(111, 113)은, 예를 들어, 실리콘 산화물로 형성될 수 있다. 제1 및 제2 반도체막들(121, 123)은, 예를 들어, 실리콘 등의 반도체 물질로 형성될 수 있다.
몰드 구조체(MS) 상에 예비 적층 구조체(STp)가 형성될 수 있다. 예비 적층 구조체(STp)를 형성하는 것은 제2 기판(100) 상에 제1 층간 절연막들(ILDa) 및 제1 희생막들(SLa)을 교대로 적층하는 것, 제1 층간 절연막들(ILDa) 및 제1 희생막들(SLa)을 관통하는 제1 수직 채널 홀들(CH1)을 형성하는 것, 제1 수직 채널 홀들(CH1) 각각을 채우는 제1 채널 희생 패턴(도면 미도시)을 형성하는 것, 제1 층간 절연막들(ILDa) 중 최상부의 것 상에 제2 층간 절연막들(ILDb) 및 제2 희생막들(SLb)을 교대로 적층하는 것, 제2 층간 절연막들(ILDb) 및 제2 희생막들(SLb)을 관통하며 대응되는 제1 수직 채널 홀들(CH1)과 연결되는 제2 수직 채널 홀들(CH2)을 형성하는 것 및 제2 수직 채널 홀들(CH2) 각각을 채우며 제1 채널 희생 패턴(도면 미도시)과 연결되는 제2 채널 희생 패턴(도면 미도시)을 형성하는 것을 포함할 수 있다. 제1 수직 채널 홀들(CH1)은 제1 층간 절연막들(ILDa) 및 제1 희생막들(SLa)뿐만 아니라 몰드 구조체(MS)를 관통할 수 있고, 제2 기판(100)의 적어도 일부를 더 관통할 수 있다.
제1 수직 채널 홀들(CH1)을 형성하는 것 이전 및 제2 수직 채널 홀들(CH2)을 형성하는 것 이전에 콘택 영역(CCR) 상의 예비 적층 구조체(STp)에 대한 트리밍 공정이 수행될 수 있다. 트리밍 공정은 셀 어레이 영역(CAR) 및 콘택 영역(CCR)에서 예비 적층 구조체(STp)의 상면의 일부를 덮는 마스크 패턴을 형성하는 것, 마스크 패턴을 통해 예비 적층 구조체(STp)를 패터닝하는 것, 마스크 패턴의 면적을 축소시키는 것 및 축소된 면적을 갖는 마스크 패턴을 통해 예비 적층 구조체(STp)를 패터닝하는 것을 포함할 수 있다. 마스크 패턴의 면적을 축소하고, 마스크 패턴을 통해 예비 적층 구조체(STp)를 패터닝하는 것은 번갈아 반복될 수 있다. 트리밍 공정에 의해, 예비 적층 구조체(STp)는 계단식 구조를 가질 수 있다.
예비 적층 구조체(STp)의 계단 구조를 덮는 제4 절연막(170)이 형성될 수 있다. 제4 절연막(170)은 캐리어 기판(300)의 적어도 일부를 덮을 수 있다. 제4 절연막(170)의 상면은 예비 적층 구조체(STp)의 제2 층간 절연막들(ILDb) 중 최상부의 것의 상면과 실질적으로 공면을 이룰 수 있다.
셀 어레이 영역(CAR)의 수직 채널 홀들(CH) 내에 제1 수직 채널 구조체들(VS1)이 형성될 수 있다. 콘택 영역(CCR)의 수직 채널 홀들(CH) 내에 제2 수직 채널 구조체들(VS2)이 형성될 수 있다.
제1 및 제2 수직 채널 구조체들(VS1, VS2) 각각은 수직 채널 홀들(CH) 각각의 내부 측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)을 형성하는 것, 수직 반도체 패턴(VSP)으로 둘러싸인 공간에 매립 절연 패턴(VI)을 형성하는 것 및 매립 절연 패턴(VI)과 데이터 저장 패턴(DSP)으로 둘러싸인 공간에 도전 패드(PAD)를 형성하는 것을 통해 형성될 수 있다. 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들은 제2 층간 절연막들(ILDb) 중 최상부의 것의 상면 및 제4 절연막(170)의 상면과 실질적으로 공면을 이룰 수 있다.
도 9, 도 10a. 및 도 10b를 참조하면, 제4 절연막(170), 예비 적층 구조체(STp) 및 몰드 구조체(MS)의 적어도 일부를 관통하는 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CCR)으로 연장될 수 있다.
트렌치들(TR)에 의해 노출되는 제1 및 제2 희생막들(SLa, SLb)이 선택적으로 제거될 수 있다. 제1 및 제2 희생막들(SLa, SLb)을 제거하는 것은, 예를 들어, 불산(HF) 및/또는 인산(H3PO4) 용액을 사용하는 습식 식각 공정을 통해 수행될 수 있다. 제1 및 제2 희생막들(SLa, SLb)이 제거된 공간을 채우는 제1 및 제2 게이트 전극들(ELa, ELb)이 형성될 수 있다. 결과적으로, 제1 및 제2 게이트 전극들(ELa, ELb)과 제1 및 제2 층간 절연막들(ILDa, ILDb)을 포함하는 적층 구조체(ST)가 형성될 수 있다.
제1 트렌치(TR1)를 채우는 분리 스페이서(130)가 형성될 수 있다. 분리 스페이서(130)는 셀 어레이 영역(CAR)으로부터 콘택 영역(CCR)을 향해 연장될 수 있다.
적층 구조체(ST)의 상면 상에 포토 마스크 패턴(도면 미도시)을 형성하고 건식 식각 공정을 진행하여 트렌치들(TR)을 더 깊게 연장할 수 있다. 이 과정에서 분리 스페이서(130)의 하면이 제거될 수 있다. 트렌치들(TR)의 하면은 제1 반도체막(121)까지 연장될 수 있다. 이후 트렌치들(TR)에 의해 노출된 제1 반도체막(121)이 선택적으로 제거될 수 있다. 제1 반도체막(121)의 선택적 제거는 식각 용액을 이용하는 습식 식각 공정을 통해 수행될 수 있다. 제1 반도체막(121)의 제거는 셀 어레이 영역(CAR) 상에서 수행될 수 있다.
제1 반도체막(121)이 제거되어 제1 버퍼 절연막(111)의 상면과 제2 버퍼 절연막(113)의 하면 사이의 빈 공간(도면 미도시)이 형성될 수 있다. 상기 빈 공간(도면 미도시)에 의해 제1 수직 채널 구조체들(VS1) 각각의 데이터 저장 패턴(DSP), 제1 및 제2 버퍼 절연막들(111, 113)이 노출될 수 있다. 노출된 제1 및 제2 버퍼 절연막들(111, 113)과 데이터 저장 패턴(DSP)의 일부가 제거될 수 있다. 이 과정에서 제1 수직 채널 구조체들(VS1) 각각의 수직 반도체 패턴(VSP)의 일부가 노출될 수 있다. 이후 소스 도전 패턴(SCP1)이 형성될 수 있다. 셀 어레이 영역(CAR) 상의 제2 반도체막(123)은 제2 소스 도전 패턴(SCP2)으로 지칭될 수 있다. 결과적으로 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)을 포함하는 소스 구조체(SC)가 형성될 수 있다.
제3 절연막(180)이 제2 층간 절연막들(ILDb) 중 최상부의 것 상에 형성될 수 있다. 제3 절연막(180)을 관통하는 비트 라인 콘택 플러그들(BLCP), 제3 절연막(180) 및 제4 절연막(170)을 관통하는 셀 컨택 플러그들(CCP) 및 관통 콘택 플러그(TCP)가 형성될 수 있다. 제3 절연막(180) 상에 비트 라인 콘택 플러그들(BLCP)과 연결되는 비트 라인들(BL), 셀 콘택 플러그들(CCP)과 연결되는 제1 도전 라인들(CL1) 및 관통 콘택 플러그(TCP)와 연결되는 제2 도전 라인(CL2)이 형성될 수 있다.
트렌치들(TR)을 채우는 분리 구조체들(150)이 형성될 수 있다. 분리 구조체들(150)의 상면은 제3 절연막(180)의 상면과 실질적으로 공면을 이룰 수 있다. 이후 캐리어 기판(300)은 제거될 수 있다.
도 11을 참조하면, 제3 절연막(180) 상에 본딩 구조체(BS)가 형성될 수 있다. 본딩 구조체(BS)를 형성하는 것은 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)와 전기적으로 연결되는 연결 콘택 플러그들(41), 연결 회로 배선들(43), 하부 연결 패드들(45) 및 이들을 덮는 제2 절연막(40)을 형성하는 것을 포함할 수 있다.
하부 연결 패드들(45)의 상면들은 제2 절연막(40)의 상면과 실질적으로 공면을 이룰 수 있다. 도 11에서의 상면은 도 6에서의 하면을 의미한다. 즉, 도 11에서의 하부 연결 패드들(45)의 상면 및 제2 절연막(40)의 상면은, 도 6에서의 하부 연결 패드들(45)의 하면 및 제2 절연막(40)의 하면을 의미한다.
입출력 패드(IOP)가 제4 절연막(170) 아래에 제공될 수 있다. 입출력 패드(IOP)는 관통 콘택 플러그(TCP)와 수직으로 중첩할 수 있다. 입출력 패드(IOP)는 관통 콘택 플러그(TCP)와 접촉할 수 있다.
도 12를 참조하면, 제3 기판(200) 상에 제2 주변 회로 구조체(PS2)가 형성될 수 있다. 제2 주변 회로 구조체(PS2)를 형성하는 것은 제3 기판(200) 내부에 제2 소자 분리막(201)을 형성하는 것, 제2 소자 분리막(201)에 의해 정의되는 제3 기판(200)의 활성 영역 상에 제2 주변 트랜지스터들(PTR2)을 형성하는 것, 및 제2 주변 트랜지스터들(PTR2)과 전기적으로 연결되는 제2 주변 콘택 플러그들(251), 제2 주변 회로 배선들(253), 제2 주변 본딩 패드들(255) 및 이들을 덮는 제5 절연막(250)을 형성하는 것을 포함할 수 있다. 제5 절연막(250)은 도 7의 제1 주변 회로 구조체(PS1)의 제1 절연막(30) 보다 두껍게 형성될 수 있다.
제2 주변 본딩 패드들(255)의 상면들은 제5 절연막(250)의 상면과 실질적으로 공면을 이룰 수 있다. 도 12에서의 상면은 도 6에서의 하면을 의미한다. 즉, 도 12에서의 제2 주변 본딩 패드들(255)의 상면 및 제5 절연막(250)의 상면은, 도 6에서의 제2 주변 본딩 패드들(255)의 하면 및 제 5 절연막(250)의 하면을 의미한다.
도 13을 참조하면, 도 11의 셀 어레이 구조체(CS) 및 본딩 구조체(BS)와 도 12의 제2 주변 회로 구조체(PS2)를 뒤집어 이들을 서로 부착시킬 수 있다. 제3 기판(200)의 측면은 제4 절연막(170)의 측면의 일부와 접촉할 수 있다. 제5 절연막(250)의 측면은 제4 절연막(170)의 측면의 일부, 제3 절연막(180)의 측면 및 제2 절연막(40)의 측면과 접촉할 수 있다.
다시 도 6을 참조하면, 도 13의 본딩 구조체(BS) 및 제2 주변 회로 구조체(PS2) 아래에 제1 주변 회로 구조체(PS1)를 제공하여 이들을 서로 부착시킬 수 있다. 제1 주변 본딩 패드들(35)은 하부 연결 패드들(45) 및 제2 주변 본딩 패드들(255)과 서로 일체로 결합할 수 있다.
도 14 내지 도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 ⅠⅠ선으로 자른 단면에 각각 대응된다. 이하에서 설명하는 것들을 제외하면, 도 5 및 도 6에서 설명한 것과 중복되므로 생략하기로 한다.
도 14를 참조하면, 제1 기판(10) 상에 제1 주변 회로 구조체(PS)가 제공되고, 제1 주변 회로 구조체(PS1) 상에 본딩 구조체(BS)가 제공될 수 있다. 본딩 구조체(BS)는 셀 어레이 영역(CAR), 콘택 영역(CCR), 및 주변 영역(PRR) 상의 제1 주변 회로 구조체(PS1) 상에 제공될 수 있다. 다르게 말하면, 도 6의 본딩 구조체(BS)가 제1 방향(D1)으로 연장될 수 있다. 본딩 구조체(BS)는 도 6과 다르게, 주변 영역(PRR) 상의 제1 주변 회로 구조체(PS1)와 제2 주변 회로 구조체(PS2) 사이에 개재되는 상부 연결 패드들(47)을 더 포함할 수 있다. 본딩 구조체는 주변 영역(PRR)상에서 도 6에 비해 추가적으로 하부 연결 패드들(45)을 더 포함할 수 있다. 상부 연결 패드들(47)은 연결 콘택 플러그들(41) 및 연결 회로 배선들(43)에 의해 하부 연결 패드들(45)과 전기적으로 연결될 수 있다.
주변 영역(PRR) 상의 본딩 구조체(BS) 상에 제2 주변 회로 구조체(PS2)가 제공될 수 있다. 도 6과 다르게, 제2 주변 회로 구조체(PS2)의 제2 주변 본딩 패드들(255)과 상부 연결 패드들(47)은 서로 일체로 결합할 수 있다.
도 15를 참조하면, 제2 주변 회로 구조체(PS2)는 제2 주변 트랜지스터들(PTR2)과 연결되고 제1 기판(10)에 수직한 방향으로 연장되는 관통 비아들(VIA)을 더 포함할 수 있다. 관통 비아들(VIA)은 제2 주변 소스/드레인 영역들(229)과 직접 연결되거나, 또는 제2 주변 콘택 플러그들(251) 및 제2 주변 회로 배선들(253)에 의해 제2 주변 트랜지스터들(PTR2)과 전기적으로 연결될 수 있다. 관통 비아들(VIA)의 하면은 제2 주변 본딩 패드들(255)과 접촉할 수 있다. 관통 비아들(VIA)은 제2 주변 본딩 패드들(255) 및 제1 주변 본딩 패드들(35)을 통하여 제1 주변 트랜지스터들(PTR1)과 전기적으로 연결될 수 있다.
도 16을 참조하면, 제1 기판(10) 상에 제1 주변 회로 구조체(PS1)가 제공되고, 제1 주변 회로 구조체(PS1) 상에 제2 기판(100), 적층 구조체(ST), 비트 라인들(BL)을 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 셀 어레이 구조체(CS)의 제2 기판(100)은 제1 주변 회로 구조체(PS1)의 제1 주변 트랜지스터들(PTR1), 제1 주변 콘택 플러그들(31) 및 제1 주변 회로 배선들(33)을 덮는 제1 절연막(30) 상에 제공될 수 있다. 제2 기판(100)은 제1 절연막(30)과 직접 접촉할 수 있다. 본딩 패드들(도 6의 35)의 일부가 셀 어레이 영역(CAR) 및 콘택 영역(CCR) 상의 제1 주변 회로 구조체(PS1) 및 셀 어레이 구조체(CS) 사이에서 제공되지 않을 수 있다. 본딩 구조체(BS)가 제공되지 않을 수 있다.
도 6에 도시된 것과 달리, 제1 적층 구조체(ST1)는 제2 적층 구조체(ST2) 및 제1 주변 회로 구조체(PS1) 사이에 제공될 수 있다. 또한, 제1 및 제2 적층 구조체들(ST1, ST2)의 제1 및 제2 게이트 전극들(ELa, ELb)은 제1 기판(10)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다.
관통 콘택 플러그(TCP)는 제4 절연막(170)을 관통하여 제1 주변 회로 구조체(PS1)의 제1 주변 회로 배선들(33) 중 일부와 접촉할 수 있고, 제1 주변 트랜지스터들(PTR1) 중 일부와 전기적으로 연결될 수 있다. 관통 콘택 플러그(TCP)는 제1 절연막(30)의 적어도 일부를 더 관통할 수도 있다. 입출력 패드(IOP)는 생략될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 셀 어레이 영역, 주변 영역, 및 이들 사이의 콘택 영역을 포함하는 제1 기판;
    상기 제1 기판의 상기 셀 어레이 영역, 상기 주변 영역, 및 이들 사이의 상기 콘택 영역 상의 제1 주변 회로 구조체;
    상기 셀 어레이 영역, 및 상기 콘택 영역 상의 제1 주변 회로 구조체 상의 셀 어레이 구조체, 상기 셀 어레이 구조체는 교대로 적층된 층간 절연막들과 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 덮는 절연막, 및 상기 셀 어레이 영역, 및 상기 콘택 영역 상의 상기 제1 주변 회로 구조체 상의 제2 기판을 포함하고;
    상기 주변 영역 상의 상기 제1 주변 회로 구조체 상에 제공되고 상기 셀 어레이 구조체의 상기 제1 기판의 상면과 평행한 제1 방향으로의 측면에 배치되는 제3 기판; 및
    상기 주변 영역 상의 상기 제1 주변 회로 구조체와 상기 제3 기판 사이에 개재되고 상기 셀 어레이 구조체의 상기 제1 방향으로의 측면에 배치되는 제2 주변 회로 구조체를 포함하고,
    상기 제2 주변 회로 구조체는 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 수직으로 중첩하고,
    상기 제1 주변 회로 구조체는 제1 주변 트랜지스터들을 포함하고,
    상기 제2 주변 회로 구조체는 제2 주변 트랜지스터들을 포함하고,
    상기 제2 주변 트랜지스터들은 상기 주변 영역 상의 상기 제1 주변 트랜지스터들과 전기적으로 연결되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 주변 회로 구조체는 상기 제1 주변 트랜지스터들과 연결되는 제1 주변 본딩 패드들을 포함하고,
    상기 셀 어레이 영역, 및 상기 콘택 영역 상의 상기 제1 주변 회로 구조체와 상기 셀 어레이 구조체 사이에 본딩 구조체를 더 포함하고,
    상기 본딩 구조체는 상기 셀 어레이 구조체와 연결되는 하부 연결 패드들을 포함하되,
    상기 셀 어레이 영역, 및 상기 콘택 영역 상의 상기 제1 주변 본딩 패드들과 상기 하부 연결 패드들은 서로 일체로 결합되는 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제2 주변 회로 구조체는 상기 제2 주변 트랜지스터들과 연결되는 제2 주변 본딩 패드들을 포함하고,
    상기 주변 영역 상의 상기 제1 주변 본딩 패드들과 상기 제2 주변 본딩 패드들은 서로 일체로 결합되는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제2 주변 회로 구조체는 상기 제2 주변 트랜지스터들과 연결되고 상기 제1 기판에 수직한 방향으로 연장되는 관통 비아들을 더 포함하고,
    상기 관통 비아들의 하면은 상기 제2 주변 본딩 패드들과 접촉하는 3차원 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 본딩 구조체는 상기 제1 방향으로 연장되고,
    상기 본딩 구조체는 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 상기 제2 주변 회로 구조체 사이에 개재되는 상부 연결 패드들을 더 포함하고,
    상기 제2 주변 회로 구조체는 상기 제2 주변 트랜지스터들과 연결되는 제2 주변 본딩 패드들을 포함하고,
    상기 제2 주변 본딩 패드들과 상기 상부 연결 패드들은 서로 일체로 결합되는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 주변 회로 구조체는 상기 제2 주변 트랜지스터들과 연결되고 상기 제1 기판에 수직한 방향으로 연장되는 관통 비아들을 더 포함하고,
    상기 관통 비아들의 하면은 상기 제2 주변 본딩 패드들과 접촉하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 주변 트랜지스터들에 인가되는 전압은 상기 제2 주변 트랜지스터들에 인가되는 전압보다 작은 3차원 반도체 메모리 장치.
  8. 셀 어레이 영역, 주변 영역, 및 이들 사이의 콘택 영역을 포함하는 제1 기판;
    상기 제1 기판의 상기 셀 어레이 영역, 상기 주변 영역, 및 이들 사이의 상기 콘택 영역 상의 제1 주변 회로 구조체;
    상기 셀 어레이 영역, 및 상기 콘택 영역 상의 제1 주변 회로 구조체 상의 셀 어레이 구조체, 상기 셀 어레이 구조체는 교대로 적층된 층간 절연막들과 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 덮는 절연막, 및 상기 셀 어레이 영역, 및 상기 콘택 영역 상의 상기 제1 주변 회로 구조체 상의 제2 기판을 포함하는 셀 어레이 구조체;
    상기 주변 영역 상의 상기 제1 주변 회로 구조체 상에 제공되고 상기 셀 어레이 구조체의 상기 제1 기판의 상면과 평행한 제1 방향으로의 측면에 배치되는 제3 기판; 및
    상기 주변 영역 상의 상기 제1 주변 회로 구조체와 상기 제3 기판 사이에 개재되고 상기 셀 어레이 구조체의 상기 제1 방향으로의 측면에 배치되는 제2 주변 회로 구조체를 포함하고,
    상기 제2 주변 회로 구조체는 상기 주변 영역 상의 상기 제1 주변 회로 구조체와 수직으로 중첩하고,
    상기 제1 주변 회로 구조체는 제1 주변 게이트 절연막, 제1 주변 게이트 전극, 및 제1 주변 캡핑 패턴을 포함하는 제1 주변 트랜지스터들을 포함하고,
    상기 제2 주변 회로 구조체는 제2 주변 게이트 절연막, 제2 주변 게이트 전극, 및 제2 주변 캡핑 패턴을 포함하는 제2 주변 트랜지스터들을 포함하고,
    상기 제1 주변 게이트 절연막, 상기 제1 주변 게이트 전극, 및 상기 제1 주변 캡핑 패턴의 상기 제1 기판과 수직한 제3 방향으로의 두께의 합은 상기 제2 주변 게이트 절연막, 상기 제2 주변 게이트 전극, 및 상기 제2 주변 캡핑 패턴의 상기 제3 방향으로의 두께의 합보다 작은 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제2 주변 회로 구조체는:
    상기 제2 주변 트랜지스터들 아래의 주변 회로 배선들;
    상기 주변 회로 배선들과 연결되는 주변 본딩 패드들; 및
    상기 주변 회로 배선들과 상기 주변 본딩 패드들을 연결하는 연결 콘택 플러그들을 더 포함하는 3차원 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제2 주변 회로 구조체는 상기 제2 주변 트랜지스터들과 연결되고 상기 제1 기판에 수직한 방향으로 연장되는 관통 비아들을 더 포함하고,
    상기 관통 비아들의 하면은 상기 주변 본딩 패드들과 접촉하는 3차원 반도체 메모리 장치.
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