KR20220140917A - 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 Download PDF

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KR20220140917A
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Abstract

본 발명은 제1 기판, 상기 제1 기판 상에 제공되는 주변 트랜지스터들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 제공되는 제2 기판, 상기 제2 기판의 측벽과 접촉하는 하부 절연막, 상기 제2 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 제1 적층 구조체, 및 상기 하부 절연막 상에 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 제1 몰드 구조체를 포함하되, 상기 하부 절연막의 상면은 오목한 프로파일을 갖고, 상기 제1 몰드 구조체의 상면은 상기 제1 적층 구조체의 최상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템을 개시한다.

Description

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 구체적으로 수직 채널 구조체를 포함하는 비휘발성 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명의 일 기술적 과제는 상기 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 3차원 반도체 메모리 장치는 제1 기판, 상기 제1 기판 상에 제공되는 주변 트랜지스터들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 제공되는 제2 기판, 상기 제2 기판의 측벽과 접촉하는 하부 절연막, 상기 제2 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 제1 적층 구조체, 및 상기 하부 절연막 상에 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 제1 몰드 구조체를 포함하되, 상기 하부 절연막의 상면은 오목한 프로파일을 갖고, 상기 제1 몰드 구조체의 상면은 상기 제1 적층 구조체의 최상면보다 낮은 레벨에 위치할 수 있다.
또한, 본 발명의 실시예에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 콘택 영역 및 주변 영역을 포함하는 제1 기판, 상기 제1 기판 상에 제공되는 주변 트랜지스터들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 제공되며, 상기 셀 어레이 영역으로부터 상기 콘택 영역으로 연장되는 제2 기판, 상기 주변 영역 상에 제공되며, 상기 제2 기판의 측벽과 접촉하는 하부 절연막, 상기 제2 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 제2 기판과 상기 적층 구조체 사이에서 수평 방향으로 연장되는 소스 구조체, 상기 하부 절연막 상에 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 몰드 구조체, 상기 적층 구조체 및 상기 몰드 구조체를 덮는 평탄 절연막, 상기 셀 어레이 영역 및 상기 콘택 영역 상에서, 상기 평탄 절연막, 상기 적층 구조체 및 상기 소스 구조체를 관통하여 상기 제2 기판과 접촉하는 복수의 수직 채널 구조체들, 상기 콘택 영역 상에서, 상기 평탄 절연막을 관통하여 상기 적층 구조체의 상기 게이트 전극들 중 어느 하나와 접촉하는 복수의 셀 콘택 플러그들, 및 상기 주변 영역 상에서, 상기 평탄 절연막, 상기 몰드 구조체 및 상기 하부 절연막을 관통하여 상기 주변 회로 구조체의 상기 주변 트랜지스터들과 전기적으로 연결되는 복수의 관통 비아들을 포함하되, 상기 몰드 구조체는 상기 주변 영역 상에서 오목한 상면을 갖고, 상기 몰드 구조체의 오목한 상면은 상기 적층 구조체의 최상면 및 상기 평탄 절연막의 상면보다 낮은 레벨에 위치할 수 있다.
또한, 본 발명의 실시예에 따른 전자 시스템은 제1 기판, 상기 제1 기판 상의 주변 회로 구조체, 상기 주변 회로 구조체 상의 제2 기판, 상기 제2 기판의 측벽과 접촉하는 하부 절연막, 상기 제2 기판 상의 적층 구조체, 및 상기 하부 절연막 상의 몰드 구조체, 상기 적층 구조체 및 상기 몰드 구조체 상의 상부 절연막, 및 상기 상부 절연막 상의 입출력 패드를 포함하는 3차원 반도체 메모리 장치, 및 상기 입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 하부 절연막의 상면은 오목한 프로파일을 갖고, 상기 몰드 구조체의 상면은 상기 적층 구조체의 최상면보다 낮은 레벨에 위치할 수 있다.
본 발명의 3차원 반도체 메모리 장치의 제조 방법에 따르면, 디싱(dishing) 현상에 기인하는 하부 절연막의 상면의 오목한 프로파일이 평탄 절연막의 상면으로 전사되지 않고, 이에 따라, 콘택 영역의 수직 채널 홀들을 반도체 물질로 채우고 평탄화하는 과정에서 주변 영역 상에 반도체 물질이 잔류하지 않을 수 있다. 이에 따라, 주변 영역의 관통 비아들이 잔류 반도체 물질로 인해 서로 연결되는 불량이 방지 또는 최소화될 수 있고, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 개략적으로 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다.
도 7 및 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도들로, 도 7은 도 6의 A 부분에 대응되며, 도 8은 도 6의 B 부분에 대응된다.
도 9 내지 도 14는 도 6의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다.
도 15, 도 16 및 도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다.
도 17 내지 도 19는 도 16의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다.
이하에서, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 예를 들어, 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.
제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 제2 트랜지스터들(UT1, UT2), 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있고, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 각각 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있다. 제2 라인들(UL1, UL2)은 각각 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL), 및 제2 라인들(UL1, UL2)은, 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 적어도 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예를 들어, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예를 들어, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
예를 들어, 연결 구조체(2400)는 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, 관통 전극(Through Silicon Via, TSV)에 의하여 서로 전기적으로 연결될 수도 있다.
예를 들어, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들, 및 패키지 기판(2100)과 복수의 반도체 칩들을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조체(3210), 게이트 적층 구조체(3210)를 관통하는 수직 채널 구조체들(3220) 및 분리 구조체들(3230), 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 게이트 적층 구조체(3210)의 워드라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235) 및 도전 라인들(3250)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조체(3210)를 관통할 수 있으며, 게이트 적층 구조체(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 개략적으로 설명하기 위한 평면도이다.
도 5를 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치는, 평면적 관점에서, 셀 어레이 영역(CAR), 셀 어레이 영역(CAR)으로부터 제1 방향(D1)(또는 제1 방향(D1)의 반대 방향)으로 연장되는 콘택 영역(CCR) 및 셀 어레이 영역(CAR)에 제2 방향(D2)으로 인접하는 주변 영역(PR)을 포함할 수 있다.
셀 어레이 영역(CAR)은 도 3 및 도 4를 참조하여 설명한 수직 채널 구조체들(3220), 분리 구조체들(3230) 및 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240)이 제공되는 영역일 수 있다. 콘택 영역(CCR)은 후술하는 패드부들(ELp)을 포함하는 계단식 구조를 갖는 영역일 수 있다. 도시된 바와 달리, 콘택 영역(CCR)은 셀 어레이 영역(CAR)으로부터 제2 방향(D2)(또는 제2 방향(D2)의 반대 방향)으로 연장될 수도 있다. 주변 영역(PR)은 후술하는 몰드 구조체(MS)가 제공되는 영역일 수 있다. 주변 영역(PR)은 셀 어레이 영역(CAR)과 제2 방향(D2)으로 이격될 수 있다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다.
도 5 및 도 6을 참조하면, 셀 어레이 영역(CAR), 콘택 영역(CCR) 및 주변 영역(PR)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CCR)을 향해 제1 방향(D1)으로 연장될 수 있다. 또한, 제1 기판(10)은 셀 어레이 영역(CAR)으로부터 주변 영역(PR)을 향해 제2 방향(D2)으로 연장될 수 있다.
제1 기판(10)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(11)이 제1 기판(10) 내에 제공될 수 있다. 소자 분리막(11)은 제1 기판(10)의 활성 영역을 정의할 수 있다. 소자 분리막(11)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
주변 회로 구조체(PS)가 제1 기판(10) 상에 제공될 수 있다. 주변 회로 구조체(PS)는 도 1의 제1 영역(1100F)에 대응될 수 있다. 주변 회로 구조체(PS)는 제1 기판(10)의 활성 영역 상의 주변 트랜지스터들(PTR), 주변 콘택 플러그들(31), 주변 콘택 플러그들(31)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결되는 주변 회로 배선들(33) 및 이들을 둘러싸는 주변 회로 절연막(30)을 포함할 수 있다.
주변 트랜지스터들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)은 주변 회로를 구성할 수 있다. 예를 들어, 주변 트랜지스터들(PTR)은 도 1의 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130) 등을 구성할 수 있다. 보다 구체적으로, 주변 트랜지스터들(PTR) 각각은 주변 게이트 절연막(21), 주변 게이트 전극(23), 주변 캡핑 패턴(25), 주변 게이트 스페이서(27) 및 주변 소스/드레인 영역들(29)을 포함할 수 있다.
주변 게이트 절연막(21)은 주변 게이트 전극(23)과 제1 기판(10) 사이에 제공될 수 있다. 주변 캡핑 패턴(25)은 주변 게이트 전극(23) 상에 제공될 수 있다. 주변 게이트 스페이서(27)는 주변 게이트 절연막(21), 주변 게이트 전극(23), 및 주변 캡핑 패턴(25)의 측벽들을 덮을 수 있다. 주변 소스/드레인 영역들(29)은 주변 게이트 전극(23) 양측에 인접하는 제1 기판(10) 내부에 제공될 수 있다.
주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 주변 트랜지스터들(PTR) 각각은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터 또는 게이트-올-어라운드(gate-all-around) 형 트랜지스터일 수 있다. 일 예로, 주변 콘택 플러그들(31)은 제1 기판(10)으로부터 멀어질수록 폭이 증가할 수 있다. 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)은 금속 등의 도전 물질을 포함할 수 있다.
주변 회로 절연막(30)이 제1 기판(10) 상면 상에 제공될 수 있다. 주변 회로 절연막(30)은 제1 기판(10) 상에서 주변 트랜지스터들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 주변 회로 절연막(30)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 주변 회로 절연막(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
주변 회로 절연막(30) 상에 제2 기판(100)이 제공될 수 있다. 제2 기판(100)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CCR)을 향해 제1 방향(D1)으로 연장될 수 있다. 또한, 제2 기판(100)은 셀 어레이 영역(CAR)으로부터 주변 영역(PR)을 향해 제2 방향(D2)으로 연장될 수 있고, 주변 영역(PR)의 일부 영역 상에 제공될 수 있다. 제2 기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 제2 기판(100)은, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
제2 기판(100) 상에 적층 구조체(ST) 및 몰드 구조체(MS)가 제공될 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR) 및 콘택 영역(CCR) 상에 제공될 수 있고, 몰드 구조체(MS)는 주변 영역(PR) 상에 제공될 수 있다.
적층 구조체(ST)는 도 3 및 도 4의 적층 구조체들(3210)에 해당할 수 있다. 예를 들어, 적층 구조체(ST)는 복수로 제공될 수 있고, 복수의 적층 구조체들(ST)은 서로 이격될 수 있다. 이하에서, 설명의 편의를 위하여 단수의 적층 구조체(ST)에 대하여 설명하나, 이하의 설명은 다른 적층 구조체들(ST)에 대해서도 적용될 수 있다.
적층 구조체(ST)는 교대로 적층된 층간 절연막들(ILD) 및 게이트 전극들(EL)을 포함할 수 있다. 게이트 전극들(EL)은 도 1의 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2)에 해당할 수 있다.
게이트 전극들(EL) 각각의 두께는 실질적으로 동일할 수 있다. 게이트 전극들(EL)은 제2 기판(100)으로부터 멀어질수록 수평 방향으로의 길이가 감소할 수 있다. 이하에서, 수평 방향은 제2 기판(100)의 상면과 나란한 방향을 의미한다. 다시 말하면, 게이트 전극들(EL) 각각의 수평 방향으로의 길이는 해당 전극의 바로 위에 위치하는 전극의 수평 방향으로의 길이보다 클 수 있다. 게이트 전극들(EL) 중 최하부의 것은 수평 방향으로의 길이가 가장 클 수 있고, 게이트 전극들(EL) 중 최상부의 것은 수평 방향으로의 길이가 가장 작을 수 있다.
게이트 전극들(EL)은 콘택 영역(CCR) 상의 패드부들(ELp)을 포함할 수 있다. 패드부들(ELp) 각각은, 평면적 관점에서, 해당 전극의 바로 위에 위치하는 전극에 의해 노출되는 부분으로 정의될 수 있다. 게이트 전극들(EL)의 패드부들(ELp)은 수평적으로 그리고 수직적으로 서로 다른 위치에 배치될 수 있다. 패드부들(ELp)은 수평 방향을 따라 계단식 구조를 이룰 수 있다.
상술한 계단식 구조에 의해, 적층 구조체(ST)는 셀 어레이 영역(CAR)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL)의 측벽들은, 평면적 관점에서, 수평 방향을 따라 일정 간격으로 이격될 수 있다.
게이트 전극들(EL)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
층간 절연막들(ILD)은 게이트 전극들(EL)의 사이에 제공될 수 있고, 각각의 하부에 접하는 게이트 전극들(EL) 중 하나와 측벽이 정렬될 수 있다. 즉, 게이트 전극들(EL)과 마찬가지로, 제2 기판(100)으로부터 멀어질수록 수평 방향으로의 길이가 감소할 수 있다.
층간 절연막들(ILD) 중 최하부의 것은 후술하는 소스 구조체(SC)와 접촉할 수 있고, 층간 절연막들(ILD) 중 최상부의 것은 후술하는 상부 절연막(170)과 접촉할 수 있다. 층간 절연막들(ILD) 각각의 두께는, 예를 들어, 게이트 전극들(EL) 각각의 두께보다 작거나 같을 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것의 두께는 다른 층간 절연막들(ILD) 각각의 두께보다 작을 수 있다. 일 예로, 층간 절연막들(ILD) 중 최상부의 것의 두께는 다른 층간 절연막들(ILD) 각각의 두께보다 클 수 있다. 층간 절연막들(ILD) 중 최상부의 것 및 최하부의 것을 제외하면, 다른 층간 절연막들(ILD) 각각의 두께는 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것일 뿐 게이트 전극들(EL)의 두께 및 층간 절연막들(ILD)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다.
층간 절연막들(ILD)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 예를 들어, 층간 절연막들(ILD)은 고밀도 플라즈마 산화물(HDP oxide) 또는 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
소스 구조체(SC)가 제2 기판(100) 및 층간 절연막들(ILD) 중 최하부의 것 사시에 제공될 수 있다. 소스 구조체(SC)는 소스 구조체(SC)는 도 1의 공통 소스 라인(CSL) 및 도 3 및 도 4의 공통 소스 라인(3205)에 해당할 수 있다. 소스 구조체(SC)는 제2 기판(100)과 나란하게 셀 어레이 영역(CAR)으로부터 콘택 영역(CCR)을 향해 연장될 수 있다. 소스 구조체(SC)는 차례로 적층된 복수의 도전 패턴들을 포함할 수 있다. 소스 구조체(SC)는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 소스 구조체(SC)의 복수의 도전 패턴들 각각의 불순물 농도는 서로 다를 수 있다.
주변 영역(PR)의 주변 회로 절연막(30) 상에 하부 절연막(110) 및 제2 기판(100)의 일부가 제공될 수 있다. 하부 절연막(110)은 주변 회로 절연막(30)과 몰드 구조체(MS) 사이에 제공될 수 있다. 하부 절연막(110)의 하면은 주변 회로 절연막(30)의 상면과 접촉할 수 있고, 하부 절연막(110)의 상면은 몰드 구조체(MS)의 하면(MSb)과 접촉할 수 있다. 하부 절연막(110)의 상면은 오목한 프로파일을 가질 수 있다. 하부 절연막(110)의 상면의 오목한 프로파일은 도 9 내지 도 12를 참조하여 설명하는 디싱(dishing) 현상에 기인할 수 있다. 하부 절연막(110)의 두께는 제2 기판(100)의 측벽으로부터 멀어질수록 작아질 수 있다. 하부 절연막(110)의 측벽은 제2 기판(100)의 측벽과 접촉할 수 있다. 하부 절연막(110)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
하부 절연막(110) 및 제2 기판(100) 상에 몰드 구조체(MS)가 제공될 수 있다. 몰드 구조체(MS)는 교대로 적층된 층간 절연막들(ILD) 및 희생막들(SL)을 포함할 수 있다.
몰드 구조체(MS)의 층간 절연막들(ILD)은 적층 구조체(ST)의 층간 절연막들(ILD)과 실질적으로 동일한 레벨에 위치하고, 동일한 두께를 가지며, 동일한 물질을 포함할 수 있다. 몰드 구조체(MS)의 희생막들(SL)은 적층 구조체(ST)의 소스 구조체(SC) 및 게이트 전극들(EL)과 실질적으로 동일한 레벨에 위치하고, 동일한 두께를 가지나, 서로 다른 물질을 포함할 수 있다. 희생막들(SL) 중 최하부의 것은 소스 구조체(SC)와 실질적으로 동일한 레벨에 위치할 수 있고, 최하부의 것을 제외한 나머지 희생막들(SL)은 게이트 전극들(EL)과 실질적으로 동일한 레벨에 위치할 수 있다. 희생막들(SL)은 층간 절연막들(ILD)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 희생막들(SL)은, 예를 들어, 실리콘 질화물을 포함할 수 있다.
몰드 구조체(MS)의 층간 절연막들(ILD)은 적층 구조체(ST)의 층간 절연막들(ILD)과 수평 방향으로 서로 이격될 수 있고, 몰드 구조체(MS)의 희생막들(SL)은 적층 구조체(ST)의 소스 구조체(SC) 및 게이트 전극들(EL)과 수평 방향으로 서로 이격될 수 있다.
몰드 구조체(MS)의 층간 절연막들(ILD) 및 희생막들(SL) 각각의 적어도 일부는 하부 절연막(110)을 향해 휘어질 수 있다. 이에 따라, 몰드 구조체(MS)의 적어도 일부는 제2 기판(100)과 수평 방향으로 중첩될 수 있고, 몰드 구조체(MS)의 상면(MSt)의 적어도 일부는 오목한 프로파일을 가질 수 있다. 또한, 몰드 구조체(MS)의 하면(MSb)의 적어도 일부는 제1 기판(10)을 향해 볼록한 프로파일을 가질 수 있고, 소스 구조체(SC)의 하면 및 제2 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다.
콘택 영역(CCR) 및 주변 영역(PR)에서 적층 구조체(ST) 및 몰드 구조체(MS)를 덮는 평탄 절연막(130)이 제공될 수 있다. 보다 구체적으로, 평탄 절연막(130)은 적층 구조체(ST)의 계단식 구조를 덮으며 적층 구조체(ST)의 게이트 전극들(EL)의 패드부들(ELp) 상에 제공될 수 있다. 또한, 평탄 절연막(130)은 몰드 구조체(MS)의 상면(MSt)을 덮으며 몰드 구조체(MS)의 층간 절연막들(ILD) 중 최상부의 것 상에 제공될 수 있다.
평탄 절연막(130)의 상면(130t)은 적층 구조체(ST)의 최상면(STt)과 실질적으로 공면을 이룰 수 있다. 보다 구체적으로, 평탄 절연막(130)의 상면(130t)은 적층 구조체(ST)의 층간 절연막들(ILD) 중 최상부의 것의 상면과 실질적으로 공면을 이룰 수 있다. 평탄 절연막(130)의 상면(130t)은 몰드 구조체(MS)의 상면(MSt)보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 평탄 절연막(130)의 상면(130t)은 몰드 구조체(MS)의 층간 절연막들(ILD) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다.
평탄 절연막(130)은 실질적으로 평탄한 상면을 가질 수 있다. 디싱 현상에 기인하는 하부 절연막(110)의 상면의 오목한 프로파일은 평탄 절연막(130)의 상면(130t)으로 전사되지 않을 수 있다. 이에 따라, 후술하는 바와 같이 콘택 영역(CCR)의 수직 채널 홀들(CH, 도 7 참조)을 반도체 물질로 채우고 평탄화하는 과정에서 주변 영역(PR)의 몰드 구조체(MS) 상에 반도체 물질이 잔류하지 않을 수 있다. 이에 따라, 주변 영역(PR)의 몰드 구조체(MS)를 관통하는 관통 비아들(THV, 도 8 참조)이 잔류 반도체 물질로 인해 서로 연결되는 불량이 방지 또는 최소화될 수 있고, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
평탄 절연막(130)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 평탄 절연막(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 평탄 절연막(130)은 적층 구조체(ST)의 층간 절연막들(ILD) 및 몰드 구조체(MS)의 층간 절연막들(ILD)과 다른 절연 물질을 포함할 수 있다. 일 예로, 층간 절연막들(ILD)이 고밀도 플라즈마 산화물을 포함하는 경우, 평탄 절연막(130)은 TEOS를 포함할 수 있다.
평탄 절연막(130) 및 적층 구조체(ST) 상에 상부 절연막(170)이 제공될 수 있다. 상부 절연막(170)은 평탄 절연막(130)의 상면 및 적층 구조체(ST)의 층간 절연막들(ILD) 중 최상부의 것의 상면을 덮을 수 있다. 상부 절연막(170)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 상부 절연막(170)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 상부 절연막(170)은, 예를 들어, 평탄 절연막(130)과 실질적으로 동일한 절연 물질을 포함할 수 있고, 적층 구조체(ST)의 층간 절연막들(ILD) 및 몰드 구조체(MS)의 층간 절연막들(ILD)과 다른 절연 물질을 포함할 수 있다.
도시되지 않았으나, 상부 절연막(170)을 관통하여 후술하는 수직 채널 구조체들(VS)과 연결되는 비트 라인 콘택 플러그들 및 상부 절연막(170) 상에 제공되며 대응되는 비트 라인 콘택 플러그들과 연결되는 비트 라인들(도 1의 BL, 도 3 및 도 4의 3240)이 제공될 수 있다. 또한, 상부 절연막(170) 상에 추가 배선들 및 추가 비아들이 더 제공될 수도 있다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6의 A 부분에 대응된다.
도 6 및 도 7을 참조하면, 콘택 영역(CCR)에서 평탄 절연막(130), 적층 구조체(ST) 및 소스 구조체(SC)를 관통하는 복수의 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 제2 기판(100)의 적어도 일부를 관통할 수 있고, 수직 채널 구조체들(VS) 각각의 하면은 소스 구조체(SC)의 하면보다 낮은 레벨에 위치할 수 있다. 도시되지 않았으나, 수직 채널 구조체들(VS)은 도 5의 셀 어레이 영역(CAR)에도 제공될 수 있다. 다만, 수직 채널 구조체들(VS)은 주변 영역(PR)에 제공되지 않을 수 있다. 수직 채널 구조체들(VS)은 도 2 내지 도 4의 수직 채널 구조체들(3220)에 해당할 수 있다. 수직 채널 구조체들(VS)은 도 1의 제1 트랜지스터들(LT1, LT2), 메모리 셀 트랜지스터들(MCT), 및 제2 트랜지스터들(UT1, UT2)의 채널들에 해당할 수 있다.
수직 채널 구조체들(VS)은 적층 구조체(ST)를 관통하는 수직 채널 홀들(CH) 내에 제공될 수 있다. 수직 채널 홀들(CH) 및 그 내부를 채우는 수직 채널 구조체들(VS)은, 예를 들어, 제2 기판(100)으로부터 멀어질수록 수평 방향으로의 폭이 증가할 수 있다.
수직 채널 구조체들(VS) 각각은 수직 채널 홀들(CH) 각각의 측벽을 컨포멀하게(conformally) 덮는 데이터 저장 패턴(DSP), 데이터 저장 패턴(DSP)의 측벽을 컨포멀하게 덮는 수직 반도체 패턴(VSP) 및 수직 반도체 패턴(VSP)으로 둘러싸인 수직 채널 홀들(CH) 각각의 내부 공간을 채우는 매립 절연 패턴(VI)을 포함할 수 있다. 수직 채널 구조체들(VS) 각각의 상면은, 예를 들어, 원형, 타원형 또는 바(bar) 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각은 소스 구조체(SC)의 하면보다 낮은 레벨에서 수직 반도체 패턴(VSP)의 하면 및 측벽을 둘러싸는 하부 데이터 저장 패턴(DSPr)을 더 포함할 수 있다. 소스 구조체(SC)의 일부는 수직 채널 홀들(CH) 내부로 돌출될 수 있고, 수직 채널 구조체들(VS) 각각의 수직 반도체 패턴(VSP)과 접촉할 수 있으나, 본 발명은 이에 제한되지 않는다.
도시되지 않았으나, 수직 채널 구조체들(VS) 각각은 매립 절연 패턴(VI) 상에 제공되며, 불순물이 도핑된 반도체 또는 도전 물질을 포함하는 도전 패드를 더 포함할 수 있다. 도전 패드의 상면은 평탄 절연막(130)의 상면(130t)과 실질적으로 공면을 이룰 수 있고, 수직 채널 구조체들(VS) 각각의 상면으로 지칭될 수 있다.
수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 매립 절연 패턴(VI) 사이에 제공될 수 있다. 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형상 또는 마카로니 형상을 가질 수 있다. 데이터 저장 패턴(DSP)은 하단이 오픈된(opened) 파이프 형상 또는 마카로니 형상을 가질 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다.
데이터 저장 패턴(DSP)은 수직 채널 홀들(CH) 각각의 측벽 상에 차례로 적층된 복수의 막들을 포함할 수 있다. 보다 구체적으로, 데이터 저장 패턴(DSP)은 차례로 적층된 블록킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 수 있다. 블록킹 절연막은 적층 구조체(ST) 또는 소스 구조체(SC)에 인접할 수 있고, 터널링 절연막은 수직 반도체 패턴(VSP)에 인접할 수 있다. 전하 저장막은 블록킹 절연막 및 터널링 절연막 사이에 개재될 수 있다. 블록킹 절연막, 전하 저장막 및 터널링 절연막은 적층 구조체(ST) 및 수직 반도체 패턴(VSP) 사이에서 수직 방향으로 연장될 수 있다. 수직 반도체 패턴(VSP)과 게이트 전극들(EL) 사이의 전압 차이에 의해 유도되는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상에 의해, 데이터 저장 패턴(DSP)은 데이터를 저장 및/또는 변경할 수 있다. 예를 들어, 블록킹 절연막 및 터널링 절연막은 실리콘 산화물을 포함할 수 있고, 전하 저장막은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
콘택 영역(CCR)에서 평탄 절연막(130) 및 적층 구조체(ST)의 적어도 일부를 관통하는 복수의 셀 콘택 플러그들(CP)이 제공될 수 있다. 다만, 셀 콘택 플러그들(CP)은 도 5의 셀 어레이 영역(CAR) 및 주변 영역(PR) 상에는 제공되지 않을 수 있다. 셀 콘택 플러그들(CP) 각각은 평탄 절연막(130) 및 이에 인접하는 층간 절연막들(ILD) 중 어느 하나를 관통하여 게이트 전극들(EL)의 패드부들(ELp) 중 어느 하나와 직접 접촉할 수 있다. 셀 콘택 플러그들(CP)은 도 4의 게이트 연결 배선들(3235)에 해당할 수 있다. 셀 콘택 플러그들(CP)은, 예를 들어, 제2 기판(100)으로부터 멀어질수록 수평 방향으로의 폭이 증가할 수 있다. 셀 콘택 플러그들(CP)은 금속 등의 도전 물질을 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6의 B 부분에 대응된다.
도 6 및 도 8을 참조하면, 주변 영역(PR)에서 평탄 절연막(130), 몰드 구조체(MS) 및 하부 절연막(110)을 관통하는 관통 비아들(THV)이 제공될 수 있다. 관통 비아들(THV)은 제2 기판(100)의 측벽과 수평 방향으로 이격될 수 있다.
관통 비아들(THV)은 주변 회로 절연막(30)의 적어도 일부를 더 관통할 수 있다. 관통 비아들(THV)은 주변 회로 구조체(PS)의 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 관통 비아들(THV)은, 예를 들어, 제2 기판(100)으로부터 멀어질수록 수평 방향으로의 폭이 증가할 수 있다. 관통 비아들(THV)은 금속 등의 도전 물질을 포함할 수 있다.
주변 영역(PR)의 제2 기판(100)은 제1 부분(101) 및 제2 부분(102)을 포함할 수 있다. 제1 부분(101)과 제2 부분(102)은 수평 방향으로 서로 이격될 수 있다. 제1 부분(101)과 제2 부분(102) 사이에 하부 절연막(110)이 제공될 수 있다. 하부 절연막(110)의 수평 방향으로의 길이(110W)는 제1 부분(101)의 측벽과 제2 부분(102)의 측벽 사이의 거리로 정의될 수 있다. 하부 절연막(110)의 수평 방향으로의 길이(110W)가, 예를 들어, 약 50 ㎛ 내지 500 ㎛일 수 있다.
제2 기판(100)의 상면(100t)과 몰드 구조체(MS)의 하면(MSb)의 최저점 사이의 레벨 차이는 제1 거리(DT1)로 정의될 수 있다. 제1 거리(DT1)는 약 10 nm 내지 100 nm일 수 있다. 다시 말하면, 제2 기판(100)과 수평 방향으로 중첩되는 몰드 구조체(MS)의 두께는 약 10 nm 내지 100 nm일 수 있다.
몰드 구조체(MS)의 상면(MSt)의 최고점과 최저점 사이의 레벨 차이는 제2 거리(DT2)로 정의될 수 있고, 제2 거리(DT2)는 약 10 nm 내지 100 nm일 수 있다. 다시 말하면, 주변 영역(PR) 상에서 몰드 구조체(MS)와 수평 방향으로 중첩되는 평탄 절연막(130)의 두께는 약 10 nm 내지 100 nm일 수 있다.
주변 영역(PR) 상에 제공되는 평탄 절연막(130)의 최대 두께(T)는 제2 거리(DT2)보다 클 수 있다. 주변 영역(PR) 상에 제공되는 평탄 절연막(130)의 최대 두께(T)는 약 100 nm 이상일 수 있다. 주변 영역(PR) 상에 제공되는 평탄 절연막(130)의 최대 두께(T)의 상한은 도 14를 참조하여 설명하는 몰드 구조체(MS)에 대한 식각 공정의 정도에 따라 달라질 수 있다.
도 9 내지 도 14는 도 6의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다. 이하에서, 도 9 내지 도 14 및 도 6을 참조하여 도 6의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다.
도 9를 참조하면, 셀 어레이 영역(CAR, 도 5 참조)으로부터 콘택 영역(CCR)을 향해 연장되는 제1 기판(10)이 제공될 수 있다. 또한, 제1 기판(10)은 셀 어레이 영역(CAR, 도 5 참조)으로부터 주변 영역(PR)을 향해 연장될 수 있다.
제1 기판(10) 내에 활성 영역을 정의하는 소자 분리막(11)이 형성될 수 있다. 소자 분리막(11)은 제1 기판(10) 상부에 트렌치를 형성하는 것 및 트렌치를 실리콘 산화물로 채우는 것을 통해 형성될 수 있다.
소자 분리막(11)에 의해 정의되는 활성 영역 상에 주변 트랜지스터들(PTR)이 형성될 수 있다. 주변 트랜지스터들(PTR)의 주변 소스/드레인 영역들(29)과 연결되는 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)이 형성될 수 있다. 주변 트랜지스터들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮는 주변 회로 절연막(30)이 형성될 수 있다.
주변 회로 절연막(30) 상에 제2 기판(100)이 형성될 수 있다. 제2 기판(100)은 셀 어레이 영역(CAR, 도 5 참조)으로부터 콘택 영역(CCR)을 향해 연장될 수 있고, 셀 어레이 영역(CAR, 도 5 참조)으로부터 주변 영역(PR)을 향해 연장될 수 있다.
도 10을 참조하면, 주변 영역(PR) 상의 제2 기판(100)의 일부가 제거되어 개구부(OP)가 형성될 수 있다. 개구부(OP)는 셀 어레이 영역(CAR, 도 5 참조), 콘택 영역(CCR) 및 주변 영역(PR)의 적어도 일부를 덮는 마스크 패턴을 형성하는 것 및 마스크 패턴을 통해 제2 기판(100)을 패터닝하는 것을 통해 형성될 수 있다. 개구부(OP)의 수평 방향으로의 폭은, 예를 들어, 약 50 ㎛ 내지 500 ㎛일 수 있다.
도 11을 참조하면, 개구부(OP)를 채우는 예비 하부 절연막(110p)이 형성될 수 있다. 예비 하부 절연막(110p)은 개구부(OP)를 채우는 것은 물론, 제2 기판(100)의 상면을 전체적으로 덮을 수 있다. 주변 영역(PR) 상에서 개구부(OP)와 수직적으로 중첩되는 예비 하부 절연막(110p)의 상면의 일부는 오목한 프로파일을 가질 수 있다.
도 12를 참조하면, 제2 기판(100)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
평탄화 공정 이후, 개구부(OP) 내에 하부 절연막(110)이 잔류할 수 있다. 개구부(OP) 내에 잔류하는 하부 절연막(110)의 상면(110t)은 오목한 프로파일을 가질 수 있다. 하부 절연막(110)의 상면(110t)의 오목한 프로파일은 평탄화 공정 중에 개구부(OP) 내에 제공되는 하부 절연막(110)의 일부가 함께 식각되는 디싱 현상에 기인할 수 있다.
도 13을 참조하면, 제2 기판(100) 및 하부 절연막(110) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)는 제2 기판(100) 및 하부 절연막(110) 상에 희생막들(SL) 및 층간 절연막들(ILD)을 교대로 적층하는 것을 통해 형성될 수 있다. 희생막들(SL)은 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 희생막들(SL)은 층간 절연막들(ILD)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화물로 형성될 수 있고, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다. 희생막들(SL) 각각은 실질적으로 동일한 두께로 형성될 수 있고, 층간 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
도 12를 참조하여 설명한 디싱 현상으로 인하여 몰드 구조체(MS)의 층간 절연막들(ILD) 및 희생막들(SL) 각각의 적어도 일부는 하부 절연막(110)을 향해 휘어질 수 있다. 즉, 몰드 구조체(MS)의 하면(MSb)의 적어도 일부는 제1 기판(10)을 향해 볼록한 프로파일을 가질 수 있다. 또한, 몰드 구조체(MS)의 층간 절연막들(ILD) 중 최상부의 것의 상면은 하부 절연막(110)의 상면(110t)과 유사한 오목한 프로파일을 가질 수 있다.
도 13 및 도 14를 참조하면, 콘택 영역(CCR) 상의 몰드 구조체(MS)에 대한 트리밍 공정이 수행될 수 있다. 트리밍 공정은 셀 어레이 영역(CAR, 도 5 참조) 및 콘택 영역(CCR)에서 몰드 구조체(MS)의 일부를 덮는 마스크 패턴을 형성하는 것, 마스크 패턴을 통해 몰드 구조체(MS)를 패터닝하는 것, 마스크 패턴의 면적을 축소시키는 것 및 축소된 면적을 갖는 마스크 패턴을 통해 몰드 구조체(MS)를 패터닝하는 것을 포함할 수 있다. 마스크 패턴의 면적을 축소하고, 마스크 패턴을 통해 몰드 구조체(MS)를 패터닝하는 것은 번갈아 반복될 수 있다. 트리밍 공정에 의해, 콘택 영역(CCR) 상에 예비 적층 구조체(STp)가 형성될 수 있고, 예비 적층 구조체(STp)는 계단식 구조를 가질 수 있다.
상술한 트리밍 공정 중에 주변 영역(PR) 상의 몰드 구조체(MS)의 일부가 함께 식각될 수 있다. 몰드 구조체(MS)를 패터닝하는 복수의 과정들 중 적어도 어느 한 번의 과정에서 주변 영역(PR)의 몰드 구조체(MS) 상에 마스크 패턴을 형성하지 않을 수 있다. 트리밍 공정 이후, 주변 영역(PR) 상의 몰드 구조체(MS)의 상면(MSt)은 예비 적층 구조체(STp)의 최상면(STpt)보다 낮은 레벨에 위치할 수 있다.
도 14와 함께 다시 도 6을 참조하면, 콘택 영역(CCR) 상의 예비 적층 구조체(STp)의 계단식 구조 및 주변 영역(PR) 상의 몰드 구조체(MS)의 상면(MSt)을 덮는 평탄 절연막(130)이 형성될 수 있다. 평탄 절연막(130)은 예비 적층 구조체(STp)의 계단식 구조 및 몰드 구조체(MS)의 상면(MSt)을 덮는 절연막을 형성하는 것 및 예비 적층 구조체(STp)의 상면(STpt)이 노출될 때까지 평탄화 공정을 수행하는 것을 통해 형성될 수 있다. 평탄 절연막(130)의 상면(130t)은 예비 적층 구조체(STp)의 상면(STpt)과 실질적으로 공면을 이룰 수 있고, 몰드 구조체(MS)의 상면(MSt)보다 높은 레벨에 위치할 수 있다.
이후, 도 7을 참조하여 설명한 수직 채널 홀들(CH) 및 수직 채널 홀들(CH) 내의 수직 채널 구조체들(VS)이 형성될 수 있다. 이후, 예비 적층 구조체(STp)를 가로지르는 분리 트렌치들이 형성될 수 있다. 분리 트렌치들에 의해 노출되는 예비 적층 구조체(STp)의 희생막들(SL)이 선택적으로 제거될 수 있다. 희생막들(SL)의 선택적 제거는, 예를 들어, 불산 또는 인산을 포함하는 식각 용액을 이용하는 습식 식각 공정을 통해 수행될 수 있다. 희생막들(SL)이 제거된 공간을 채우는 소스 구조체(SC) 및 게이트 전극들(EL)이 형성될 수 있고, 게이트 전극들(EL) 및 층간 절연막들(ILD)을 포함하는 적층 구조체(ST)가 형성될 수 있다. 이후, 분리 트렌치들을 채우는 분리 구조체들(도 3의 3230)이 형성될 수 있다.
이후, 도 7을 참조하여 설명한 셀 콘택 플러그들(CP) 및 도 8을 참조하여 설명한 관통 비아들(THV)이 형성될 수 있다. 또한, 적층 구조체(ST) 및 평탄 절연막(130)을 덮는 상부 절연막(170)이 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다. 이하에서, 설명의 편의를 위하여 도 6을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고, 차이점에 대하여 상세히 설명한다.
도 15를 참조하면, 셀 어레이 영역(CAR, 도 5 참조) 및 콘택 영역(CCR)의 제2 기판(100) 상에 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)가 제공될 수 있다. 제1 적층 구조체(ST1)는 제2 기판(100)과 제2 적층 구조체(ST1) 사이에 제공될 수 있다. 소스 구조체(SC)가 제2 기판(100)과 제1 적층 구조체(ST1) 사이에 제공될 수 있다.
제1 적층 구조체(ST1)는 제2 기판(100) 상에 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 게이트 전극들(EL1)을 포함할 수 있다. 제2 적층 구조체(ST2)는 제1 적층 구조체(ST1) 상에 교대로 적층된 제2 층간 절연막들(ILD2) 및 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 및 제2 게이트 전극들(EL1, EL2)은 콘택 영역(CCR) 상의 패드부들(ELp)을 포함할 수 있고, 패드부들(ELp)은 수평 방향을 따라 계단식 구조를 이룰 수 있다.
주변 영역(PR)의 하부 절연막(110) 및 제2 기판(100) 상에 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)가 제공될 수 있다. 제1 몰드 구조체(MS1)는 제2 기판(100)과 제2 몰드 구조체(MS2) 사이에 제공될 수 있다.
제1 몰드 구조체(MS1)는 하부 절연막(110) 상에 교대로 적층된 제1 희생막들(SL1) 및 제1 층간 절연막들(ILD1)을 포함할 수 있다. 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층된 제2 희생막들(SL2) 및 제2 층간 절연막들(ILD2)을 포함할 수 있다.
제1 적층 구조체(ST1)와 제2 적층 구조체(ST2) 사이로부터 수평 방향으로 연장되고, 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이를 가로지르는 제1 상부 절연막(120)이 제공될 수 있다. 제1 상부 절연막(120)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
제1 상부 절연막(120)과 제1 적층 구조체(ST1) 사이 및 제1 상부 절연막(120)과 제1 몰드 구조체(MS1) 사이에 제1 평탄 절연막(131)이 제공될 수 있다. 제1 평탄 절연막(131)은 제1 게이트 전극들(EL1)의 패드부들(ELp) 및 제1 몰드 구조체(MS1)의 제1 층간 절연막들(ILD1) 중 최상부의 것을 덮을 수 있다.
제1 평탄 절연막(131)의 상면(131t)은 제1 상부 절연막(120)의 하면 및 제1 적층 구조체(ST1)의 최상면(ST1t)과 실질적으로 공면을 이룰 수 있다. 제1 평탄 절연막(131)의 상면(131t)은 제1 몰드 구조체(MS1)의 상면(MS1t)보다 높은 레벨에 위치할 수 있다. 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)는 제1 상부 절연막(120) 및 제1 평탄 절연막(131)을 사이에 두고 수직 방향으로 서로 이격될 수 있다.
제2 적층 구조체(ST2) 및 제1 상부 절연막(120) 상에 제2 평탄 절연막(132)이 제공될 수 있다. 제2 평탄 절연막(132)은 제2 게이트 전극들(EL2)의 패드부들(ELp) 및 제1 상부 절연막(120)의 상면을 덮을 수 있다.
제2 평탄 절연막(132)의 하면은 제1 상부 절연막(120)의 상면, 제2 적층 구조체(ST2)의 하면(ST2b) 및 제2 몰드 구조체(MS2)의 하면(MS2b)과 실질적으로 공면을 이룰 수 있다. 제2 평탄 절연막(132)의 상면(132t)은 제2 적층 구조체(ST2)의 최상면(ST2t) 및 제2 몰드 구조체(MS2)의 상면(MS2t)과 실질적으로 공면을 이룰 수 있다. 즉, 제2 몰드 구조체(MS2)의 상면(MS2t) 및 하면(MS2b)은 제1 기판(10)의 상면과 나란한 실질적으로 평탄한 면들일 수 있다. 도 14를 참조하여 설명한 것과 같이, 제1 몰드 구조체(MS1)의 상부를 식각하는 것을 통해 하부 절연막(110)의 상면의 프로파일이 제2 몰드 구조체(MS2)의 상면(MS2t) 및 하면(MS2b)으로 전사되지 않을 수 있다.
도 15의 실시예에 따른 3차원 반도체 메모리 장치는 도 7을 참조하여 설명한 수직 채널 홀들(CH) 및 수직 채널 구조체들(VS)을 포함할 수 있다. 도 15의 실시예에 따른 3차원 반도체 메모리 장치에서, 수직 채널 홀들(CH) 각각은 제1 적층 구조체(ST1)를 관통하는 제1 수직 채널 홀 및 제2 적층 구조체(ST2)를 관통하는 제2 수직 채널 홀을 포함할 수 있다.
제1 및 제2 수직 채널 홀들 각각은 제2 기판(100)으로부터 멀어질수록 폭이 증가할 수 있다. 제1 및 제2 수직 채널 홀들은 서로 연결될 수 있다. 제2 수직 채널 홀의 하부 직경은 제1 수직 채널 홀의 상부 직경보다 작을 수 있고, 제1 및 제2 수직 채널 홀들 각각은 그 경계에서 단차를 가질 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 두 군데 이상의 경계들에서 각각 단차를 갖는 3개 이상의 수직 채널 홀들 내에 수직 채널 구조체들(VS) 중 하나가 제공될 수도 있고, 단차를 갖지 않고 평탄한 측벽을 갖는 하나의 수직 채널 홀 내에 수직 채널 구조체들(VS) 중 하나가 제공될 수도 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다. 이하에서, 설명의 편의를 위하여 도 6을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고, 차이점에 대하여 상세히 설명한다.
도 16을 참조하면, 적층 구조체(ST)는 수직 방향으로 연장되며 상부 절연막(170)의 하면과 접촉하는 몰드 기둥들(MP)을 포함할 수 있다. 몰드 기둥들(MP)의 높이는 셀 어레이 영역(CAR, 도 5 참조)으로부터 멀어질수록 증가할 수 있다.
평탄 절연막들(130)은 몰드 기둥들(MP) 사이의 공간을 채울 수 있다. 몰드 기둥들(MP)은 평탄 절연막들(130)을 사이에 두고 수평 방향으로 서로 이격될 수 있다. 몰드 기둥들(MP) 사이의 평탄 절연막들(130) 각각의 하면은 셀 어레이 영역(CAR, 도 5 참조)으로부터 멀어질수록 낮은 레벨에 위치할 수 있다. 평탄 절연막들(130) 각각의 상면은 몰드 기둥들(MP) 각각의 상면과 실질적으로 공면을 이룰 수 있다.
적층 구조체(ST)의 게이트 전극들(EL) 각각은 몰드 기둥들(MP) 사이에서 서로 마주보며 연장되는 계단식 구조를 이룰 수 있다. 보다 구체적으로, 게이트 전극들(EL)의 패드부들(ELp)은 몰드 기둥들(MP) 각각으로부터 멀어질수록 낮은 레벨에 위치할 수 있다. 평탄 절연막들(130) 중 어느 하나를 사이에 두고 마주보는 게이트 전극들(EL)의 패드부들(ELp)은 서로 동일한 레벨에 위치할 수 있다.
도 17 내지 도 19는 도 16의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다. 이하에서, 도 17 내지 도 19 및 도 16을 참조하여 도 16의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다.
도 9 내지 도 13을 참조하여 설명한 제조 방법에 이어서 콘택 영역(CCR) 상의 몰드 구조체(MS)에 대한 식각 공정이 수행될 수 있다.
도 13 및 도 17을 참조하면, 콘택 영역(CCR) 상의 몰드 구조체(MS)에 대한 제1 식각 공정이 수행될 수 있다. 제1 식각 공정에 따라 몰드 구조체(MS)의 일부를 관통하는 개구부들(OP1, OP2, …, OPn-1, OPn)이 형성될 수 있다. 제1 식각 공정은 트리밍 공정을 통해 수행될 수 있다.
보다 구체적으로, 제1 식각 공정은 몰드 구조체(MS)의 일부를 덮는 복수의 마스크 패턴들을 형성하는 것, 마스크 패턴들을 통해 몰드 구조체(MS)의 일부를 제거하는 것, 마스크 패턴들 각각의 면적을 축소시키는 것 및 축소된 면적을 갖는 마스크 패턴들을 통해 몰드 구조체(MS)의 일부를 제거하는 것을 포함할 수 있다. 이하에서, 마스크 패턴들을 통해 몰드 구조체(MS)의 일부를 제거하는 것은 마스크 패턴들에 의해 노출되는 몰드 구조체(MS)의 층간 절연막들(ILD) 중 하나의 층 및 희생막들(SL) 중 하나의 층을 제거하는 것일 수 있다. 마스크 패턴들의 면적을 축소하고, 마스크 패턴들을 통해 몰드 구조체(MS)를 패터닝하는 것은 번갈아 반복될 수 있다.
제1 식각 공정에 의해 개구부들(OP1, OP2, …, OPn-1, OPn) 사이의 몰드 기둥들(MP)이 형성될 수 있다. 몰드 기둥들(MP)은 반복되는 패터닝 과정에서 마스크 패턴들로 계속 덮여있는 부분들일 수 있다.
도 18을 참조하면, 콘택 영역(CCR) 상의 몰드 구조체(MS)에 대한 제2 식각 공정이 수행될 수 있다. 제2 식각 공정에 따라 개구부들(OP1, OP2, …, OPn-1, OPn) 중 일부의 깊이가 더 커질 수 있다. 예를 들어, 제2 식각 공정은 짝수 번째 개구부들(OP2, OP4, …, OPn, n=2k, k는 자연수)에 대한 식각 공정일 수 있다. 이하에서, 짝수 번째 또는 홀수 번째는 셀 어레이 영역(CAR, 도 5 참조)과 가까운 순서대로 개구부들(OP1, OP2, …, OPn-1, OPn)에 번호를 붙인다는 가정에 기반한 것이다. 제2 식각 공정은 도 17을 참조하여 설명한 트리밍 공정을 통해 수행될 수 있다.
보다 구체적으로, 제2 식각 공정은 홀수 번째 개구부들(OP1, OP3, …, OPn-1, n=2k, k는 자연수)을 덮는 제1 마스크 패턴들 및 몰드 기둥들(MP)을 덮는 제2 마스크 패턴들을 형성하는 것, 제1 및 제2 마스크 패턴들을 통해 몰드 구조체(MS)의 일부를 제거하는 것, 제2 마스크 패턴들 각각의 면적을 축소시키는 것 및 축소된 면적을 갖는 제2 마스크 패턴들을 통해 몰드 구조체(MS)의 일부를 제거하는 것을 포함할 수 있다. 제2 마스크 패턴들의 면적을 축소하고, 제2 마스크 패턴들을 통해 몰드 구조체(MS)를 패터닝하는 것은 번갈아 반복될 수 있다. 제2 식각 공정의 식각량은 제1 식각 공정의 식각량보다 클 수 있다.
면적이 점차 축소되는 제2 마스크 패턴들은 짝수 번째 개구부들(OP2, OP4, …, OPn, n=2k, k는 자연수)의 적어도 일부를 덮을 수 있다. 몰드 기둥들(MP)은 반복되는 패터닝 과정에서 제2 마스크 패턴들로 계속 덮여있을 수 있다.
도 19를 참조하면, 도 17 및 도 18을 참조하여 설명한 것과 같이 개구부들(OP1, OP2, …, OPn-1, OPn) 중 일부에 대한 식각 공정들(예를 들어, 제3 내지 제n 식각 공정들)을 수행하는 것을 통해 예비 적층 구조체(STp)가 형성될 수 있다. 식각 공정들은 각각 개구부들(OP1, OP2, …, OPn-1, OPn) 중 일부를 덮는 마스크 패턴들을 이용할 수 있다. 식각 공정들 각각의 식각량은 직전에 수행된 식각 공정의 식각량보다 클 수 있다. 개구부들(OP1, OP2, …, OPn-1, OPn)의 깊이 및 개구부들(OP1, OP2, …, OPn-1, OPn) 사이의 몰드 기둥들(MP)의 높이는 셀 어레이 영역(CAR, 도 5 참조)으로부터 멀어질수록 증가할 수 있다.
제1 내지 제n 식각 공정들 중 어느 한 단계에서 주변 영역(PR) 상의 몰드 구조체(MS) 상에 마스크 패턴을 형성하지 않을 수 있고, 이에 따라 주변 영역(PR) 상의 몰드 구조체(MS)의 상부가 제거될 수 있다. 다만, 주변 영역(PR) 상의 몰드 구조체(MS) 상에 마스크 패턴을 형성하지 않은 임의의 식각 공정을 제외한 다른 식각 공정들에서 주변 영역(PR) 상의 몰드 구조체(MS)는 마스크 패턴으로 덮여 있을 수 있다.
도 19와 함께 다시 도 16을 참조하면, 콘택 영역(CCR) 상의 예비 적층 구조체(STp) 및 주변 영역(PR) 상의 몰드 구조체(MS)를 덮는 평탄 절연막들(130)이 형성될 수 있다. 평탄 절연막들(130)은 예비 적층 구조체(STp)의 계단식 구조 및 몰드 구조체(MS)를 덮는 절연막을 형성하는 것 및 예비 적층 구조체(STp)의 상면(STpt) 및 몰드 기둥들(MP)의 상면들이 노출될 때까지 평탄화 공정을 수행하는 것을 통해 형성될 수 있다. 평탄 절연막들(130) 각각의 상면(130t)은 예비 적층 구조체(STp)의 상면(STpt) 및 몰드 기둥들(MP)의 상면들과 실질적으로 공면을 이룰 수 있고, 주변 영역(PR) 상의 몰드 구조체(MS)의 상면(MSt)보다 높은 레벨에 위치할 수 있다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 대응된다. 이하에서, 설명의 편의를 위하여 도 6, 도 15 및 도 16을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고, 차이점에 대하여 상세히 설명한다.
도 20을 참조하면, 셀 어레이 영역(CAR, 도 5 참조) 및 콘택 영역(CCR)의 제2 기판(100) 상에 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)가 제공될 수 있다. 제1 적층 구조체(ST1)는 제2 기판(100)과 제2 적층 구조체(ST1) 사이에 제공될 수 있다. 소스 구조체(SC)가 제2 기판(100)과 제1 적층 구조체(ST1) 사이에 제공될 수 있다.
제1 적층 구조체(ST1)는 수직 방향으로 연장되며 제1 상부 절연막(120)의 하면과 접촉하는 제1 몰드 기둥들(MP1)을 포함할 수 있다. 제1 몰드 기둥들(MP1)의 높이는 셀 어레이 영역(CAR, 도 5 참조)으로부터 멀어질수록 증가할 수 있다. 제1 몰드 기둥들(MP1) 사이의 공간을 채우는 제1 평탄 절연막들(131)이 제공될 수 있다.
제1 평탄 절연막들(131) 각각의 상면(131t)은 제1 적층 구조체(ST1)의 최상면(ST1t), 제1 몰드 기둥들(MP1)의 상면들 및 제1 상부 절연막(120)의 하면과 실질적으로 공면을 이룰 수 있고, 제1 몰드 구조체(MS1)의 상면(MS1t)보다 높은 레벨에 위치할 수 있다.
제2 적층 구조체(ST2)는 수직 방향으로 연장되며 제2 상부 절연막(170)의 하면과 접촉하는 제2 몰드 기둥들(MP2)을 포함할 수 있다. 제2 몰드 기둥들(MP2)은, 평면적 관점에서, 제1 적층 구조체(ST1)의 제1 몰드 기둥들(MP1)과 서로 이격될 수 있다. 즉, 제2 몰드 기둥들(MP2)은 제1 몰드 기둥들(MP1)과 수직 방향으로 중첩되지 않을 수 있다. 제2 몰드 기둥들(MP2)의 높이는 셀 어레이 영역(CAR, 도 5 참조)으로부터 멀어질수록 증가할 수 있다. 제2 몰드 기둥들(MP2) 사이의 공간을 채우고, 제1 상부 절연막(120)을 덮는 제2 평탄 절연막들(132)이 제공될 수 있다.
제2 평탄 절연막들(132) 각각의 상면(132t)은 제2 적층 구조체(ST2)의 최상면(ST2t), 제2 몰드 기둥들(MP2)의 상면들, 제2 상부 절연막(170)의 하면 및 제2 몰드 구조체(MS2)의 상면(MS2t)과 실질적으로 공면을 이룰 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 기판;
    상기 제1 기판 상에 제공되는 주변 트랜지스터들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 제공되는 제2 기판;
    상기 제2 기판의 측벽과 접촉하는 하부 절연막;
    상기 제2 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 제1 적층 구조체; 및
    상기 하부 절연막 상에 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 제1 몰드 구조체를 포함하되,
    상기 하부 절연막의 상면은 오목한 프로파일을 갖고,
    상기 제1 몰드 구조체의 상면은 상기 제1 적층 구조체의 최상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 기판은 셀 어레이 영역, 상기 셀 어레이 영역으로부터 제1 방향으로 연장되는 콘택 영역, 및 상기 셀 어레이 영역 및 상기 콘택 영역과 상기 제1 방향과 교차하는 제2 방향으로 인접하는 주변 영역을 포함하고,
    상기 제1 적층 구조체는 상기 셀 어레이 영역으로부터 상기 콘택 영역으로 연장되고,
    상기 제1 몰드 구조체는 상기 주변 영역 상에 제공되는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 몰드 구조체의 적어도 일부는 상기 하부 절연막의 상면을 따라 상기 하부 절연막을 향하여 휘어지고, 상기 제2 기판과 수평 방향으로 중첩되는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 적층 구조체 및 상기 제1 몰드 구조체를 덮는 제1 평탄 절연막을 더 포함하되,
    상기 제1 평탄 절연막의 상면은 상기 제1 적층 구조체의 최상면과 공면을 이루고, 상기 제1 몰드 구조체의 상면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 평탄 절연막, 상기 제1 몰드 구조체 및 상기 하부 절연막을 관통하여 상기 주변 회로 구조체의 상기 주변 트랜지스터들과 전기적으로 연결되는 관통 비아들을 더 포함하는 3차원 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제1 평탄 절연막은 상기 몰드 구조체와 수직 방향으로 중첩되는 제1 부분을 포함하고,
    상기 제1 부분의 최대 두께는 상기 몰드 구조체의 상면의 최고점과 최저점 사이의 레벨 차이보다 큰 3차원 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제1 적층 구조체 상에 제공되는 제1 상부 절연막;
    상기 제1 적층 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 제2 적층 구조체;
    상기 제1 몰드 구조체 상에 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 제2 몰드 구조체;
    상기 제2 적층 구조체를 덮는 제2 평탄 절연막; 및
    상기 제2 적층 구조체, 상기 제2 몰드 구조체 및 상기 제2 평탄 절연막을 덮는 제2 상부 절연막을 더 포함하는 3차원 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제2 평탄 절연막의 상면은 상기 제2 적층 구조체의 최상면 및 상기 제2 몰드 구조체의 상면과 공면을 이루는 3차원 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제2 몰드 구조체는 상기 제1 평탄 절연막 및 상기 제1 상부 절연막을 사이에 두고 상기 제1 몰드 구조체와 수직 방향으로 이격되는 3차원 반도체 메모리 장치.
  10. 제 4 항에 있어서,
    상기 제1 적층 구조체는 수직 방향으로 연장되는 복수의 제1 몰드 기둥들을 포함하고,
    상기 제1 몰드 기둥들 각각의 상면은 상기 제1 평탄 절연막의 상면과 공면을 이루는 3차원 반도체 메모리 장치.
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