TWI775627B - 記憶體晶片及記憶體裝置 - Google Patents

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Abstract

一種記憶體晶片包括記憶體單元電路、週邊電路、互連結構及控制邏輯電路。週邊電路位於記憶體單元電路之下，電性連接記憶體單元電路。互連結構位於記憶體單元電路的側面。控制邏輯電路位於互連結構之下，控制邏輯電路電性連接互連結構及週邊電路，且包括動態隨機存取記憶體。

Description

記憶體晶片及記憶體裝置
本揭示內容是關於一種記憶體晶片及記憶體裝置。
一般而言，在包括記憶體晶片的電子設備中，通常須設置控制器晶片以管理或控制記憶體晶片，然而，由於控制器晶片與記憶體晶片是分別獨立設置，從而會增加製造電子設備的成本，例如封裝成本，此外，由於電子設備包含多個晶片，亦不利於小型化記憶體裝置。然而，近年來，電子設備的發展趨勢是往高集成、小型化及高速化的方向發展。
鑑於上述，需要提供一種新的記憶體晶片以克服上述問題。
本揭示內容提供一種記憶體晶片，其包括記憶體單元電路(Memory cell circuit)、週邊電路(Periphery circuit)、互連結構(Interconnect structure)及控制邏輯電路(Control logic circuit)。週邊電路位於記憶體單元電路之下，電性連接記憶體單元電路。互連結構位於記憶體單元電路的側面。控制邏輯電路位於互連結構之下，控制邏輯電路電性連接互連結構及週邊電路，且包括動態隨機存取記憶體(Dynamic random-access memory, DRAM)。
在一些實施方式中，動態隨機存取記憶體包括電容器陣列，電容器陣列包括多個電容器，各電容器包括導電柱、絕緣層及導電接點，絕緣層覆蓋導電柱的側面及下表面，導電接點位於絕緣層之下。
在一些實施方式中，控制邏輯電路包括精簡指令集核心(Reduced instruction set computer core, RISC Core)及記憶體控制器(Memory controller)，精簡指令集核心連接記憶體控制器及動態隨機存取記憶體，記憶體控制器電性連接週邊電路。
在一些實施方式中，控制邏輯電路更包括唯讀記憶體(Read-only memory, ROM)，唯讀記憶體連接精簡指令集核心。
在一些實施方式中，控制邏輯電路更包括修正錯誤電路(Error correction circuit, ECC)，修正錯誤電路連接記憶體控制器。
在一些實施方式中，控制邏輯電路更包括介面電路(Interface circuit)及電源管理電路(Power management circuit)，介面電路連接電源管理電路及精簡指令集核心，且連接互連結構。
在一些實施方式中，週邊電路包括邏輯控制器(Logic control)、暫存器(Register)、解碼器 (Decoder)及輸入及輸出控制器(I/O control)，暫存器連接邏輯控制器與I/O控制器，解碼器連接邏輯控制器與I/O控制器。
在一些實施方式中，記憶體晶片，更包括電源管理電路，邏輯控制器連接至電源管理電路。
在一些實施方式中，記憶體單元電路為非揮發性記憶體(non-volatile memory, NVM)單元電路。
本揭示內容提供一種記憶體裝置，包括至少二個前述任一實施方式所述的記憶體晶片及至少一接合線。這些記憶體晶片堆疊設置。至少一接合線將這些記憶體晶片中的這些互連結構相互電性連接。
應該理解的是，前述的一般性描述和下列具體說明僅僅是示例性和解釋性的，並旨在提供所要求的本揭示內容的進一步說明。
為了使本揭示內容之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。
以下將以圖式揭露本揭示內容之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭示內容。也就是說，在本揭示內容部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
本揭示內容提供了一種包含記憶體晶片的電子設備。第1圖是根據本揭示內容各種實施方式的電子設備的示意圖。第2圖是根據本揭示內容各種實施方式的記憶體晶片的示意圖。
如第1圖所示，電子設備100包括主機(Host)110及記憶體裝置120。主機110具有第一連接器112。記憶體裝置120包括電路板124、第二連接器122、記憶體晶片126及接合線128。第二連接器122及記憶體晶片126設置於電路板124上。記憶體晶片126藉由接合線128連接至第二連接器122。當第一連接器112與第二連接器122連接，主機110可讀取記憶體晶片126的資訊或是或寫入資訊到記憶體晶片126中。主機110包括處理器。在一些實施方式中，記憶體晶片126為反及閘快閃記憶體晶片(NAND Flash memory chip)。在一些實施方式中，記憶體裝置120可應用於安全數位卡(Secure digital memory card, SD card)或固態硬碟(Solid-state drive或Solid-state disk, SSD)。在一些實施方式中，第一連接器112及第二連接器122為通用序列匯流排(Universal serial bus, USB)。
如第2圖所示，記憶體晶片126包括半導體基板S1、記憶體單元電路(Memory cell circuit)126A、週邊電路(Periphery circuit)126B、互連結構(Interconnect strcuture)126C及控制邏輯電路(Control logic circuit)126D。週邊電路126B及控制邏輯電路126D位於半導體基板S1上。換句話說，在同一半導體基板S1上製造和設計週邊電路126B及控制邏輯電路126D 。因此，有利於簡化製作如第1圖的電子設備100流程，並且，由於控制邏輯電路126D整合於記憶體晶片126中，設置於記憶體單元電路126A之下，控制邏輯電路126D可管理或控制記憶體單元電路126A，控制邏輯電路126D可接受來自主機110的指令、位址及資料，儲存這些資訊且傳輸至記憶體單元電路126A。因此，如第1圖的電子設備100中無須設置控制器晶片(Controller chip)，換句話說，電子設備100不含有控制器晶片，因此，能夠降低製造電子設備100的成本，並且利於小型化電子設備100的體積。節省出來的空間則可以設置更多的記憶體晶片，可進一步增加記憶體的儲存空間。並且，相較於主機和記憶體晶片間是透過控制器晶片傳輸的結構，由於本揭示內容的控制邏輯電路126D與週邊電路126B之間的傳輸路徑更短，電子設備100可達到更快的傳輸速度。
請繼續參照第2圖，週邊電路126B位於記憶體單元電路126A之下，電性連接記憶體單元電路126A。互連結構126C位於記憶體單元電路126A的側面SW1。控制邏輯電路126D位於互連結構126C之下，控制邏輯電路126D電性連接互連結構126C及週邊電路126B。接合線128自互連結構126C頂部的接合墊130延伸出去。在一些實施方式中，記憶體單元電路126A為非揮發性記憶體(non-volatile memory, NVM)單元電路，例如快閃記憶體單元電路。在一些實施方式中，記憶體單元電路126A為三維NAND快閃記憶體(3D NAND flash memory)單元電路。本揭示內容所述的「三維NAND快閃記憶體」是指在水平方向放置的基板上具有垂直方向串聯的記憶體單元的電晶體的半導體元件，或稱為記憶體串，例如NAND串，使得記憶體串相對於基板在垂直方向上延伸，「垂直」是指垂直於基板的水平表面。在一些實施方式中，半導體基板S1為包括矽、矽鍺、碳化矽、矽覆絶緣、鍺覆絶緣、玻璃、氮化鎵、砷化鎵以及/或其它適合的III-V族化合物。在一些實施方式中，半導體基板S1為矽基板，包括單晶矽、多晶矽或非晶矽。
如第2圖所示，控制邏輯電路126D位於互連結構126C及記憶體單元電路126A之下，週邊 電路126B僅位於記憶體單元電路126A之下，控制邏輯電路126D與週邊電路126B間的介面並無對準記憶體單元電路126A及互連結構126C間的介面。在另一些實施方式中，週邊電路126B位於互連結構126C及記憶體單元電路126A之下，控制邏輯電路126D僅位於互連結構126C之下。
第3圖是根據本揭示內容各種實施方式的記憶體晶片126的剖面示意圖。在一些實施方式中，控制邏輯電路126D包括動態隨機存取記憶體(Dynamic random-access memory, DRAM)。在一些實施方式中，動態隨機存取記憶體包括電容器陣列，電容器陣列包括多個電容器。為了簡化圖示，第3圖僅繪示出動態隨機存取記憶體內的其中一個電容器C。可根據設計需求，在動態隨機存取記憶體中設置所需數量的電容器C。電容器C包括導電柱C1、絕緣層I及導電接點C2，絕緣層I覆蓋導電柱C1的側面及下表面，導電接點C2位於絕緣層之下I。在一些實施方式中，導電柱C1的上表面實質上與絕緣層I的上表面共平面。在一些實施方式中，絕緣層I包覆導電柱C1的所有側面。然而，本揭示內容的電容器結構不限於上述。此外，控制邏輯電路126D包括多個電晶體F1，例如金屬氧化物半導體場效電晶體(Metal-oxide-semiconductor field-effect transistor, MOSFET) 。舉例來說，MOSFET為低電壓MOSFET或高電壓MOSFET。週邊電路126B包括多個電晶體F2、F3。電晶體F2、F3例如為MOSFET。舉例來說，電晶體F2為高電壓MOSFET，電晶體F3為低電壓MOSFET。在一些實施方式中，電晶體F1、F2、F3的源極和汲極為N+或P+。
記憶體單元電路126A包括多個金屬層310、多個絕緣層320、半導體通道330、多個閘極絕緣層340及多個接觸通孔350。多個金屬層310及多個絕緣層320交替堆疊。閘極絕緣層340環繞半導體通道330。在記憶體晶片126中，設置記憶體單元電路126A的區域稱為記憶體單元。在一些實施方式中，本揭示內容的記憶體單元為NAND單元。在一些實施方式中，半導體通道330為矽通道。半導體通道330會進一步與源極區及汲極區相連，以控制記憶體單元電路126A的操作，例如讀取、寫入或抹除。
在一些實施方式中，控制邏輯電路126D可進一步包括其他元件，例如精簡指令集核心、記憶體控制器、唯讀記憶體等，這些其他元件並未繪示於第3圖中，將在接下來的第4圖內進一步描述。
第4圖是根據本揭示內容各種實施方式的電子設備400內的元件示意圖。記憶體晶片126包括半導體基板S1、記憶體單元電路126A、週邊電路126B、互連結構126C及控制邏輯電路126D。
控制邏輯電路126D包括動態隨機存取記憶體410、精簡指令集核心(Reduced instruction set computer core, RISC Core)420及記憶體控制器(Memory controller)422，精簡指令集核心420連接記憶體控制器422及動態隨機存取記憶體410，記憶體控制器422電性連接週邊電路126B。在一些實施方式中，動態隨機存取記憶體410包括電容器陣列，電容器陣列包括多個電容器，電容器的結構例如為第3圖的電容器C所示。在一些實施方式中，記憶體控制器422為NAND控制器。
在一些實施方式中，控制邏輯電路126D更包括唯讀記憶體(Read-only memory, ROM)430，唯讀記憶體430連接精簡指令集核心420。
在一些實施方式中，控制邏輯電路126D更包括修正錯誤電路(Error correction circuit, ECC)432，修正錯誤電路432連接記憶體控制器422。
在一些實施方式中，控制邏輯電路126D更包括介面電路(Interface circuit)IC1及電源管理電路(Power management circuit)440，介面電路IC1連接電源管理電路440及精簡指令集核心420，且連接互連結構126C。在一些實施方式中，控制邏輯電路126D藉由電源管理電路440電性連接週邊電路126B。在一些實施方式中，控制邏輯電路126D藉由介面電路IC1電性連接互連結構126C。在一些實施方式中，控制邏輯電路126D更包括介面電路IC2。介面電路IC2連接記憶體控制器422。控制邏輯電路126D藉由介面電路IC2電性連接週邊電路126B。
在一些實施方式中，如第4圖所示，週邊電路126B包括邏輯控制器(Logic control)450、暫存器(Register)460、解碼器 (Decoder)470及I/O控制器(I/O control)480，暫存器460連接邏輯控制器450與I/O控制器480，解碼器470連接邏輯控制器450與I/O控制器480。在一些實施方式中，邏輯控制器450連接至電源管理電路440。
在一些實施方式中，週邊電路126B更包括介面電路IC3，週邊電路126B藉由介面電路IC3電性連接控制邏輯電路126D。舉例來說，週邊電路126B藉由介面電路IC3連接介面電路IC2以與控制邏輯電路126D電性連接。
在一些實施方式中，電子設備400更包括互連結構IC4，週邊電路126B藉由互連結構IC4電性連接記憶體單元電路126A。
在一些實施方式中，主機110包括介面電路114。主機110藉由介面電路114連接互連結構126C的介面電路IC1。
第5圖是根據本揭示內容各種實施方式的電子設備500內的元件示意圖。第5圖和第4圖的差異在於在第4圖的電源管理電路440設置於控制邏輯電路126D中，第5圖的電源管理電路540設置於控制邏輯電路126D及週邊電路126B之間。第4圖的電源管理電路440距離控制邏輯電路126D中的其他元件較近，在傳輸速度上比電源管理電路540來的更快。
第6圖是根據本揭示內容各種實施方式的記憶體晶片626的示意圖。如第6圖所示，控制邏輯電路626D位於互連結構126C之下，週邊電路626B位於記憶體單元電路126A之下，控制邏輯電路626D與週邊電路626B間的介面實質上對準記憶體單元電路126A及互連結構126C間的介面。第6圖與第2圖的差異之處僅在於週邊電路及控制邏輯電路的配置。
第7圖是根據本揭示內容各種實施方式的電子設備700的示意圖。電子設備700包括主機110及記憶體裝置720。主機110具有第一連接器112。記憶體裝置720包括電路板124、第二連接器122、第一記憶體晶片726A、第二記憶體晶片726B及接合線728。第一記憶體晶片726A及第二記憶體晶片726B的實施方式可參前述之記憶體晶片126的實施方式，在此不再贅述。第7圖與第1圖的差異之處在於第1圖的電子設備100的第二連接器122連接至一個記憶體晶片126，而第7圖的電子設備700的第二連接器122連接至兩個記憶體晶片，亦即第一記憶體晶片726A及第二記憶體晶片726B。然而，本揭示內容不限於此，可根據設計需求，調整連接至第二連接器122的記憶體晶片數量，例如三、四、五、六等。
第8圖是根據本揭示內容各種實施方式的電子設備800的示意圖。電子設備800包括主機810、電路板824、記憶體晶片826及接合線828。主機810藉由接合線828連接至記憶體晶片826。主機810可讀取記憶體晶片826的資訊或是或寫入資訊到記憶體晶片826中。主機810包括處理器。
第9圖是根據本揭示內容各種實施方式的記憶體裝置900的示意圖。記憶體裝置900包括至少兩個記憶體晶片及至少一接合線。這些記憶體晶片堆疊設置。至少一接合線將這些記憶體晶片中的這些互連結構相互電性連接。這些記憶體晶片例如為記憶體晶片910及記憶體晶片920，記憶體晶片910及記憶體晶片920堆疊設置。至少一接合線例如為接合線930。接合線930將記憶體晶片910及記憶體晶片920相互電性連接。可根據設計需求，調整堆疊的記憶體晶片的數量及接合線的數量。記憶體晶片的數量例如為二、三、四、五或六等。
記憶體晶片910包括包括半導體基板S2、記憶體單元電路910A、週邊電路910B、互連結構910C及控制邏輯電路910D。週邊電路910B及控制邏輯電路910D位於半導體基板S2上。互連結構910C位於控制邏輯電路910D上。記憶體單元電路910A位於週邊電路910B上。記憶體晶片920包括包括半導體基板S3、記憶體單元電路920A、週邊電路920B、互連結構920C及控制邏輯電路920D。週邊電路920B及控制邏輯電路920D位於半導體基板S3上。互連結構920C位於控制邏輯電路920D上。記憶體單元電路920A位於週邊電路920B上。接合線930自互連結構910C頂部的接合墊940延伸出去，連接至互連結構920C頂部的接合墊950，使互連結構910C及920C相互電性連接。記憶體晶片910及記憶體晶片920中配置的實施方式可參照前述記憶體晶片126的實施方式，在此不再贅述。
請同時參照第8圖及第9圖，在一些實施方式中，電子設備800中的記憶體晶片826可置換為記憶體裝置900。記憶體裝置900的記憶體晶片920藉由接合線828連接至主機810。在記憶體裝置900中，由於在同一半導體基板S2上製造和設計週邊電路910B及控制邏輯電路910D，在同一半導體基板S3上製造和設計週邊電路920B及控制邏輯電路920D，有利於簡化製作電子設備800的流程。控制邏輯電路910D整合於記憶體晶片910中，可管理或控制記憶體單元電路910A。控制邏輯電路910D可接受來自主機810的指令、位址及資料，儲存這些資訊且傳輸至記憶體單元電路910A。控制邏輯電路920D整合於記憶體晶片920中，可管理或控制記憶體單元電路920A。控制邏輯電路920D可接受來自主機810的指令、位址及資料，儲存這些資訊且傳輸至記憶體單元電路920A。因此，電子設備800中無須設置控制器晶片，換句話說，電子設備800不含有控制器晶片，因此，能夠降低製造成本，並且利於小型化電子設備800的體積。節省出來的空間則可以設置更多的記憶體晶片，可進一步增加記憶體的儲存空間。並且，相較於主機和記憶體晶片間是透過控制器晶片傳輸的結構，由於本揭示內容的控制邏輯電路910D與週邊電路910B之間的傳輸路徑更短，且控制邏輯電路920D與週邊電路920B之間的傳輸路徑更短，電子設備800可達到更快的傳輸速度。
綜上所述，本揭示內容提供一種記憶體晶片及一種記憶體裝置。控制邏輯電路整合於記憶體晶片中，因此，記憶體裝置不須設置控制器晶片，從而可降低記憶體裝置的製造成本且提升訊號傳輸速度，可有利於小型化記憶體裝置的體積，此外，由於不須設置控制器晶片，節省出來的空間則可以設置更多的記憶體晶片，提升記憶體裝置的儲存空間，因此有利於含有此記憶體晶片的電子設備往高集成、小型化及高速化的方向發展。
儘管已經參考某些實施方式相當詳細地描述了本揭示內容，但是亦可能有其他實施方式。因此，所附申請專利範圍的精神和範圍不應限於此處包含的實施方式的描述。
對於所屬技術領域人員來說，顯而易見的是，在不脫離本揭示內容的範圍或精神的情況下，可以對本揭示內容的結構進行各種修改和變化。鑑於前述內容，本揭示內容意圖涵蓋落入所附權利要求範圍內的本揭示內容的修改和變化。
100, 400, 500, 700, 800:電子設備 110, 810:主機 112:第一連接器 114, IC1, IC2, IC3:介面電路 120:記憶體裝置 122:第二連接器 124, 824:電路板 126, 626, 826, 910:記憶體晶片 126A, 910A, 920A:記憶體單元電路 126B, 626B, 910B, 920B:週邊電路 126C, 910C, 920C:互連結構 126D, 626D, 910D, 920D:控制邏輯電路 128, 728, 828, 930:接合線 130, 940, 950:接合墊 310:金屬層 320:絕緣層 330:半導體通道 340:閘極絕緣層 350:接觸通孔 410:動態隨機存取記憶體 420:精簡指令集核心 422:記憶體控制器 430:唯讀記憶體 432:修正錯誤電路 440, 540:電源管理電路 450:邏輯控制器 460:暫存器 470:解碼器 480:輸入及輸出(I/O)控制器 720:記憶體裝置 726A:第一記憶體晶片 726B:第二記憶體晶片 900:記憶體裝置 C:電容器 C1:導電柱 C2:導電接點 F1, F2, F3: I:絕緣層 IC4:互連結構 S1, S2, S3:半導體基板 SW1:側面
本揭示內容上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的瞭解，其中： 第1圖是根據本揭示內容各種實施方式的電子設備的示意圖。 第2圖是根據本揭示內容各種實施方式的記憶體晶片的示意圖。 第3圖是根據本揭示內容各種實施方式的記憶體晶片的剖面示意圖。 第4圖及第5圖是根據本揭示內容各種實施方式的電子設備內的元件示意圖。 第6圖是根據本揭示內容各種實施方式的記憶體晶片的示意圖。 第7圖及第8圖是根據本揭示內容各種實施方式的電子設備的示意圖。 第9圖是根據本揭示內容各種實施方式的記憶體裝置的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
126:記憶體晶片
126A:記憶體單元電路
126B:週邊電路
126C:互連結構
126D:控制邏輯電路
128:接合線
130:接合墊
S1:半導體基板
SW1:側面

Claims (9)

  1. 一種記憶體晶片，包括：一記憶體單元電路；一週邊電路，位於該記憶體單元電路之下，電性連接該記憶體單元電路；一互連結構，位於該記憶體單元電路的一側面；以及一控制邏輯電路，位於該互連結構之下，該控制邏輯電路電性連接該互連結構及該週邊電路，其中該控制邏輯電路包括一動態隨機存取記憶體、一精簡指令集核心及一記憶體控制器，該精簡指令集核心連接該記憶體控制器及該動態隨機存取記憶體，該記憶體控制器電性連接該週邊電路。
  2. 如請求項1所述之記憶體晶片，其中該動態隨機存取記憶體包括一電容器陣列，該電容器陣列包括多個電容器，各該電容器包括一導電柱、一絕緣層及一導電接點，該絕緣層覆蓋該導電柱的一側面及一下表面，該導電接點位於該絕緣層之下。
  3. 如請求項1所述之記憶體晶片，其中該控制邏輯電路更包括一唯讀記憶體，該唯讀記憶體連接該精簡指令集核心。
  4. 如請求項1所述之記憶體晶片，其中該控制 邏輯電路更包括一修正錯誤電路，該修正錯誤電路連接該記憶體控制器。
  5. 如請求項1所述之記憶體晶片，其中該控制邏輯電路更包括一介面電路及一電源管理電路，該介面電路連接該電源管理電路及該精簡指令集核心，且連接該互連結構。
  6. 如請求項1所述之記憶體晶片，其中該週邊電路包括一邏輯控制器、一暫存器、一解碼器及一輸入及輸出控制器，該暫存器連接該邏輯控制器與該輸入及輸出控制器，該解碼器連接該邏輯控制器與該輸入及輸出控制器。
  7. 如請求項6所述之記憶體晶片，更包括一電源管理電路，該邏輯控制器連接至該電源管理電路。
  8. 如請求項1所述之記憶體晶片，其中該記憶體單元電路為一非揮發性記憶體單元電路。
  9. 一種記憶體裝置，包括：至少二如請求項1所述的記憶體晶片，該些記憶體晶片堆疊設置；以及至少一接合線，將該些記憶體晶片中的該些互連結構相 互電性連接。
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