KR101683814B1 - 관통 전극을 구비하는 반도체 장치 - Google Patents

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Abstract

본 발명은 관통 전극을 포함하는 반도체 장치에 관한 것이다. 본 발명의 반도체 장치의 일례에 따르면, 반도체 장치는 메모리 제어 회로, 메모리 제어 회로와 연결된 제 1 관통 전극 및 메모리 제어 회로와 절연된 제 2 관통 전극을 구비하는 로직 칩과, 로직 칩에 적층된 메모리 칩을 포함한다.

Description

관통 전극을 구비하는 반도체 장치{SEMICONDUCTOR APPARATUS HAVING THROUGH VIAS}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통 전극을 구비하는 반도체 장치에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 따라서 더 작은 반도체 장치 안에 다양한 기능을 하는 회로를 집적하고, 반도체 장치를 더 빠르게 구동시키기 위한 다양한 시도가 이루어지고 있다.
고집적 요구에 따라 적층된 복수개의 반도체 칩들 사이 또는 반도체 칩과 외부와의 통신을 위해, 반도체 칩을 적어도 일부 관통하는 관통 실리콘 비아(Through Silicon Via; TSV)기술이 사용될 수 있다. 관통 실리콘 비아를 통해 반도체 장치의 고속 동작이 가능할 수 있다.
본 발명이 해결하고자 하는 과제는, 적층된 로직 칩과 메모리 칩의 신호 전달 경로와 전원 전달 경로를 분리함으로써 동작 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 적층된 로직 칩과 메모리 칩의 신호와 전원을 분리된 경로로 공급함으로써 동작 특성이 개선된 반도체 장치의 동작 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야의 통상의 기술을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 일태양은 적층된 로직 칩과 메모리 칩을 포함하는 반도체 장치로서, 로직 칩은 제 1 기능 회로, 제 1 기능 회로와 연결된 제 1 관통 전극 및 제 1 기능 회로와 절연된 제 2 관통 전극을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 동작방법의 일 태양은, 메모리 칩의 신호는 로직 칩을 적어도 일부 관통하는 제 1 관통 전극을 통해 전달되고, 메모리 칩의 전원은 제 1 관통 전극과 절연된 제 2 관통 전극을 통해 메모리 칩으로 공급될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 메모리 제어 회로, 상기 메모리 제어 회로와 전기적으로 연결된 제 1 관통 전극 및 상기 메모리 제어 회로와 전기적으로 절연된 제 2 관통 전극을 포함하는 로직 칩; 및 상기 로직 칩에 적층되는 메모리 칩을 포함하고, 상기 제 1 관통 전극은 상기 메모리 제어 회로와 상기 메모리 칩 사이에 개재되어 상기 메모리 제어 회로와 상기 메모리 칩을 연결할 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 제 2 관통 전극은 상기 로직 칩과 전기적으로 절연되고 상기 메모리 칩과 전기적으로 연결되어, 상기 메모리 칩으로 전원을 전달할 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 제 1 관통 전극은 상기 메모리 제어 회로로부터 상기 메모리 칩으로 데이터 신호, 제어 신호 및 어드레스 신호를 포함하는 그룹에서 선택된 어느 하나를 전달할 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 로직 칩은 상기 메모리 제어 회로와 상기 제 1 관통 전극을 연결하는 마이크로 입출력 회로를 더 포함할 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 마이크로 입출력 회로는 복수개의 전송 채널을 포함하고, 상기 복수개의 전송 채널 중 적어도 하나의 전송 채널은 상기 제 1 관통 전극과 전기적으로 연결될 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 로직 칩과 상기 메모리 칩 사이에 개재되고 상기 제 1 관통 전극 및 제 2 관통 전극과 각각 정렬되는 복수개의 도전성 범프를 더 포함할 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 로직 칩은 상기 메모리 제어 회로가 배치된 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하고, 상기 제 2 면에 상기 제 1 관통 전극 및/또는 상기 제 2 관통 전극과 연결된 제 1 배선 패턴을 더 포함할 수 있다.
본 실시예의 반도체 장치에 있어서, 패키지 기판을 더 포함하고, 상기 로직 칩은 상기 메모리 제어 회로가 상기 패키지 기판과 마주보도록 상기 패키지 기판 상에 플립 칩 본딩될 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 로직 칩은 서로 전기적으로 연결되고 동일한 신호를 전달하는 적어도 2개 이상의 제 1 관통 전극들을 포함할 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 로직 칩은 서로 전기적으로 연결되고 동일한 전원 전압을 전달하는 적어도 2개 이상의 제 2 관통 전극을 포함할 수 있다.
본 실시예의 반도체 장치에 있어서, 상기 로직 칩은 상기 메모리 제어 회로와 연결된 외부 입출력 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 패키지 기판; 및 상기 패키지 기판에 플립 칩 본딩되는 반도체 칩을 포함하고; 상기 반도체 칩은 상기 패키지 기판과 마주보는 일면에 형성된 메모리 제어 회로; 상기 일면에 형성되고 상기 메모리 제어 회로와 절연된 칩 패드; 일단은 상기 메모리 제어 회로와 연결되고 타단은 상기 일면과 반대되는 타면으로 신장되는 신호용 관통 전극; 및 일단은 상기 칩 패드와 연결되고 타단은 상기 타면으로 신장되는 전원용 관통 전극을 포함할 수 있다.
본 다른 실시예의 반도체 장치에 있어서, 상기 칩 패드와 상기 전원용 관통 전극을 연결하는 내부 배선 패턴을 더 포함할 수 있다.
본 다른 실시예의 반도체 장치에 있어서, 상기 반도체 칩의 상기 타면 상에 적층되고, 상기 신호용 관통 전극 및 상기 전원용 관통 전극과 전기적으로 연결되는 메모리 칩을 더 포함할 수 있다.
본 다른 실시예의 반도체 장치에 있어서, 상기 메모리 칩의 동작에 필요한 신호는 상기 메모리 제어 회로로부터 상기 제 1 관통 전극을 통하여 상기 메모리 칩으로 전달될 수 있다.
본 다른 실시예의 반도체 장치에 있어서, 상기 메모리 칩의 동작에 필요한 전원은 상기 패키지 기판으로부터 상기 칩 패드 및 상기 제 2 관통 전극을 통하여 상기 메모리 칩으로 전달될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 패키지 기판; 상기 패키지 기판에 실장되고, 제 1 메모리 제어 회로, 상기 제 1 메모리 제어 회로와 전기적으로 연결되어 상기 제 1 메모리 제어 회로에서 발생된 신호를 전달하는 제 1 관통 전극, 및 상기 제 1 메모리 제어 회로와 전기적으로 절연된 제 2 관통 전극을 포함하는 로직 칩; 상기 로직 칩에 적층되는 제 1 메모리 칩; 및 상기 제 1 메모리 칩에 적층되는 제 2 메모리 칩을 포함할 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 로직 칩은 제 2 메모리 제어 회로; 상기 제 2 메모리 제어 회로와 전기적으로 연결되는 제 3 관통 전극; 및 상기 제 1 및 상기 제 2 메모리 제어 회로와 전기적으로 절연되는 제 4 관통 전극을 더 포함할 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 제 2 메모리 칩과 상기 로직 칩을 연결하는 본딩 와이어를 더 포함할 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 본딩 와이어는 상기 제 3 관통 전극과 전기적으로 연결되고, 상기 제 2 메모리 칩의 동작에 필요한 신호는 상기 제 3 관통 전극 및 상기 본딩 와이어를 통해 상기 제 2 메모리 제어 회로로부터 상기 제 2 메모리 칩으로 전달될 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 본딩 와이어는 상기 제 4 관통 전극과 전기적으로 연결되고, 상기 제 2 메모리 칩의 동작에 필요한 신호 및/또는 전원은 상기 제 4 관통 전극 및 상기 본딩 와이어를 통해 상기 패키지 기판으로부터 상기 제 2 메모리 칩으로 전달될 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 본딩 와이어는 상기 제 3 관통 전극과 전기적으로 연결되는 제 1 본딩 와이어 및 상기 제 4 관통 전극과 전기적으로 연결되는 제 2 본딩 와이어를 포함하고, 상기 제 2 메모리 칩의 동작에 필요한 신호는 상기 제 3 관통 전극 및 상기 제 1 본딩 와이어를 통해 상기 제 2 메모리 제어 회로로부터 상기 제 2 메모리 칩으로 전달되고, 상기 제 2 메모리 칩의 동작에 필요한 전원은 상기 제 4 관통 전극 및 상기 제 2 본딩 와이어를 통해 상기 패키지 기판으로부터 상기 제 2 메모리 칩으로 전달될 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 제 1 메모리 칩의 동작에 필요한 신호 및 전원은 상기 제 1 관통 전극 및 상기 제 2 관통 전극을 통해 각각 상기 제 2 메모리 칩으로 전달되고, 상기 제 2 메모리 칩의 동작에 필요한 신호 및 전원은 상기 제 3 관통 전극 및 상기 제 4 관통 전극을 통해 각각 상기 제 2 메모리 칩으로 전달될 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 제 1 메모리 칩을 적어도 일부 관통하는 제 5 관통 전극을 더 포함할 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 제 5 관통 전극은 상기 제 1 관통 전극과 전기적으로 연결되고, 상기 제 2 메모리 칩의 동작에 필요한 신호는 상기 제 1 관통 전극 및 상기 제 5 관통 전극을 통해 상기 제 1 메모리 제어 회로로부터 상기 제 2 메모리 칩으로 전달될 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 제 5 관통 전극은 상기 제 2 관통 전극과 전기적으로 연결되고, 상기 제 2 메모리 칩의 동작에 필요한 신호 및/또는 전원은 상기 제 2 관통 전극 및 상기 제 5 관통 전극을 통해 상기 패키지 기판으로부터 상기 제 2 메모리 칩으로 전달될 수 있다.
본 또 다른 실시예의 반도체 장치에 있어서, 상기 제 1 메모리 칩을 적어도 일부 관통하는 신호 관통 전극 및 전원 관통 전극을 포함하고, 상기 제 2 메모리 칩의 동작에 필요한 신호는 상기 제 1 관통 전극 및 신호 관통 전극을 통해 상기 제 2 메모리 칩으로 전달되고, 상기 제 2 메모리 칩의 동작에 필요한 전원은 상기 제 2 관통 전극 및 전원 관통 전극을 통해 상기 제 2 메모리 칩으로 전달될 수 있다.
본 발명에 의하면, 로직 칩과 메모리 칩의 신호 전달 경로와 전원 전달 경로를 분리함으로써 고속 동작이 가능하고, 따라서 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 하나의 패키지 내에 메모리 칩 및 메모리 칩의 제어 회로가 포함됨으로써 패키지의 크기를 줄이면서도 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 신호 및 전원의 전달 경로를 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 있어서 마이크로 입출력 회로와 제 1 관통 전극의 연결관계를 보여주는 평면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치에 있어서 로직 칩의 내부를 보여주는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치에 있어서 메모리 칩의 동작에 필요한 신호 및 전원의 메모리 칩으로의 공급 경로 및 메모리 칩의 구성을 보여주는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 12a 내지 도 12f는 도 11의 실시예에 따른 반도체 장치에서 신호 및/또는 전원의 전달 경로를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 모듈을 나타내는 평면도이다.
도 17은 본 발명의 일 실시예가 적용된 솔리드 스테이트 디스크를 보여주는 블록도이다.
도 18은 본 발명의 일 실시예가 적용된 메모리 카드를 보여주는 블록도이다.
도 19는 본 발명의 일 실시예가 적용되는 전자 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예에 따른 반도체 장치가 적용된 모바일 폰의 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소의 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에" 와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 될 수 있다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(1000)를 보여주는 단면도이다. 도 1을 참조하면, 반도체 장치(1000)는 로직 칩(100)을 포함할 수 있다. 로직 칩(100)은 제 1면(102) 및 제 1면(102)과 반대되는 제 2면(104)을 포함할 수 있다. 예를 들어, 제 1면(102)은 회로부가 배치되는 활성면(active surface)이고, 제 2면(104)은 후면(back side)일 수 있다. 메모리 회로를 포함하는 메모리 칩(200)이 로직 칩(100)의 제 2면(104) 상에 적층될 수 있다. 메모리 회로는 데이터가 저장되는 메모리 셀 영역 및/또는 메모리 칩(200)의 동작을 위한 메모리 로직 영역을 포함할 수 있다.
로직 칩(100)은 반도체 기판(110) 및 반도체 기판(110) 상에 형성된 회로부를 포함할 수 있다. 반도체 기판(110)은 제 1면(112) 및 제 1면(112)과 반대되는 제 2면(114)을 포함하고, 회로부는 제 1면(112) 상에 구비될 수 있다. 회로부는 기능 회로들(120, 130, 132, 136), 기능 회로들(120, 130, 132, 136)과 연결된 제 1 내부배선(140) 및 제 1 내부배선(140)을 덮는 층간 절연막(142)을 포함할 수 있다.
기능 회로들(120, 130, 132, 136)은 집적 회로를 포함할 수 있다. 기능 회로들(120, 130, 132, 136)은 트랜지스터 또는 저항, 캐패시터 등의 수동소자를 포함할 수 있다. 기능 회로들(120, 130, 132, 136)은 메모리 제어 회로(120), 외부 입출력 회로(130), 마이크로 입출력 회로(132) 및/또는 추가 기능 회로(136)를 포함할 수 있다. 메모리 제어 회로(120)는 메모리 칩(200)의 동작에 필요한 데이터(data) 신호 및/또는 메모리 제어 신호를 공급할 수 있다. 예를 들어, 메모리 제어 신호는 어드레스(address) 신호, 커맨드(commend) 신호, 또는 클럭(clock)신호를 포함할 수 있다. 외부 입출력 회로(130)는 로직 칩(100)의 외부로부터 데이터 신호를 입력 받아 메모리 제어 회로(120)로 공급하거나, 또는 메모리 제어 회로(120)로부터 데이터 신호를 받아 로직 칩(100)의 외부로 출력할 수 있다. 마이크로 입출력 회로(132)는 메모리 제어 회로(120)와 데이터 신호를 주고 받거나, 메모리 제어 회로(120)로부터 메모리 제어 신호를 전달받을 수 있다. 추가 기능 회로(136)는, 메모리 제어 또는 외부 입출력 외의 다른 기능을 하는 회로일 수 있다. 예를 들어 로직 칩(100)이 시스템 온 칩(System On Chip)인 경우, 추가 기능 회로(136)는 파워 분기 회로, RF 회로, 외부 인터페이스 회로 또는 다른 컴포넌트(component)의 제어 회로일 수 있다.
제 1 내부배선(140)은 적어도 한 층 이상의 배선 패턴 및 배선 패턴과 수직 방향으로 연결된 컨택 플러그(contact plug)를 포함할 수 있다. 제 1 내부배선(140)은 서로 연결되거나 절연된 내부 배선 패턴들(140_1, 140_2, 140_3, 140_4, 140_5)을 포함할 수 있다. 제 1 내부배선(140)의 일부는 기능 회로들(120, 130, 132, 136) 중 적어도 어느 하나와 연결되거나, 기능 회로들(120, 130, 132, 136) 사이를 연결할 수 있다.
로직 칩(100)은 제 1면(102)에 로직 칩 패드들(144, 145, 146)을 더 포함할 수 있다. 로직 칩 패드들(144, 145, 146) 중 적어도 일부는 제 1 내부배선(140)의 일부와 연결될 수 있다. 로직 칩 패드들(144, 145, 146)을 적어도 일부 노출하는 패시베이션막(148)이 더 형성될 수 있다. 패시베이션막(148)은 로직 칩 패드(144, 145, 146)의 적어도 일부를 노출하면서 로직 칩(100)의 제 1면(102)의 전면에 형성될 수 있다. 패시베이션막(148)은 로직 칩(100) 내부의 회로부를 외부의 습기 등으로부터 보호한다.
기능 회로들(120, 130, 132, 136) 중 적어도 일부는 제 1 내부배선(140)과 연결되거나, 제 1 내부배선(140)을 통해 로직 칩 패드들(144, 145, 146) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제 1 내부 배선(140)의 제 1 내부 배선 패턴(140_1)은 외부 입출력 회로(130)와 칩 패드(144)를 전기적으로 연결할 수 있다. 제 2 내부 배선 패턴 (140_2)은 메모리 제어 회로(120)와 마이크로 입출력 회로(132)를 전기적으로 연결할 수 있다. 제 3 내부 배선 패턴 (140_3)은 마이크로 입출력 회로(132)와 제 1 관통 전극(164)을 전기적으로 연결할 수 있다. 제 4 내부 배선 패턴 (140_4)은 다른 내부 배선 패턴들과 절연되어 제 2 관통 전극(165)과 칩 패드(145)를 전기적으로 연결할 수 있다. 제 5 내부 배선 패턴 (140_5)은 추가 기능 회로(136)와 전기적으로 연결될 수 있다.
반도체 기판(110)의 제 2면(114)상에 절연막(149)이 더 마련될 수 있다. 절연막(149)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 절연막(149)은 후속 공정에서 반도체 기판(110)이 도전성 물질로 오염되는 것을 방지할 수 있다.
제 1 배선패턴(150)이 절연막(149) 상에 형성될 수 있다. 제 1 배선패턴(150)은 재배선 패턴일 수 있다. 제 1 배선패턴(150)은 로직 칩(100)의 제 2면(104)에 형성된 접속패드(152)와 연결될 수 있다. 접속패드(152)는 로직 칩(100) 상에 적층되는 메모리 칩(200)의 도전수단(270)과 연결될 수 있다. 로직 칩(100)의 제 2면(104) 상에 접속패드(152)의 적어도 일부를 노출하는 패시베이션막(158)이 더 형성될 수 있다. 접속패드(152)는 서로 절연된 복수개의 접속패드들(154, 155, 156)을 포함할 수 있다.
로직 칩(100)은 로직 칩(100)을 적어도 일부 관통하는 관통 전극(160)을 더 포함할 수 있다. 관통 전극(160)은 반도체 기판(110)을 관통하는 비아홀(161)을 적어도 일부 채우는 도전성 연결부(162)를 포함할 수 있다. 비아홀(161)에 의해 노출된 반도체 기판(110)과 도전성 연결부(162) 사이에 비아 절연막(163)이 더 형성될 수 있다. 관통 전극(160)의 한 쪽 끝은 제 1 내부배선(140)과 직접 연결되고, 다른 한 쪽 끝은 접속패드들(154, 155, 156)과 직접 연결될 수 있다.
로직 칩(100)은 복수개의 관통 전극들(160)을 포함할 수 있다. 관통 전극들(160)은 메모리 칩(200)의 동작에 필요한 신호 또는 전원의 전달 통로일 수 있다. 신호는 데이터(data) 신호 및 제어 신호를 포함할 수 있다. 전원은 전원전압(VDD) 및 접지전압(VSS)을 포함할 수 있다. 복수개의 관통 전극들(160)은, 제 1 관통 전극(164) 및 제 2 관통 전극(165)을 포함할 수 있다. 제 1 관통 전극(164)은 기능 회로들(120, 130, 132, 136) 중 적어도 어느 하나와 연결될 수 있다. 예컨데, 제 1 관통 전극(164)의 한 쪽 끝은 기능 회로들(120, 130, 132, 136) 중 적어도 하나와 연결되고, 다른 한 쪽 끝은 접속패드들(154, 156) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제 1 관통 전극(164)은 로직 칩(100)과 메모리 칩(200) 사이의 신호 전달 경로를 제공하기 위해, 메모리 제어 회로(120)와 연결될 수 있다. 따라서, 제 1 관통 전극(164)은 외부로부터의 신호 전달과 관계 없이, 로직 칩(100)과 메모리 칩(200) 사이의 인터페이스 경로를 제공할 수 있다. 본 실시예에 의하면, 로직 칩(100)은 메모리 칩(200)과의 통신에 있어서 외부로부터의 신호 전달 속도에 영향받지 않고, 제 1 관통 전극(164)을 통해 메모리 제어 회로(120)로부터 메모리 칩(200)으로 데이터 신호 및/또는 제어 신호 등이 전달될 수 있다. 제 1 관통 전극(164)은 제 2 내부 배선 패턴(140_2) 및 제 3 내부배선 패턴(140_3)을 통해 기능 회로들(120, 132, 136) 중 적어도 하나와 연결될 수 있다.
제 2 관통 전극(165)은 기능 회로들(120, 130, 132, 136)과 절연될 수 있다. 즉, 제 2 관통 전극(165)은 로직 칩(100)과 절연된 전기적 경로를 제공할 수 있다. 제 2 관통 전극(165)은 다른 내부 배선 패턴들과 전기적으로 절연된 제 4 내부 배선 패턴(140_4)을 통해 로직 칩(100)과 전기적으로 절연된 전달 경로를 제공할 수 있다. 로직 칩 패드(145)로부터 접속패드(155)까지 전기적 신호 경로를 제공할 수 있다. 예컨데, 제 2 관통 전극(165)은 한 쪽 끝은 로직 칩 패드(145)와 연결되고 다른 한 쪽 끝은 접속패드(155)와 연결되어, 로직 칩(100)을 전기적으로 관통할 수 있다. 예를 들어, 제 2 관통 전극(165)은 메모리 칩(200)의 전원(Power) 전달 경로일 수 있다. 제 2 관통 전극(165)은 전기적으로 로직 칩(100)을 관통하므로, 메모리 칩(200)이 로직 칩(100)과 다른 전압 레벨의 전원을 필요로 하는 경우, 로직 칩(100)의 전원과 분리하여 메모리 칩(200)으로 전원을 공급할 수 있다. 본 실시예에 의하면, 메모리 칩(200)이 로직 칩(100)과 같은 전압 레벨의 전원을 사용하는 경우라도, 노이즈 감소를 위해 메모리 칩(200)의 동작에 필요한 전원을 로직 칩(100)의 전원과 분리하여 메모리 칩(200)으로 공급할 수 있다. 제 2 관통 전극(165)은 제 4 내부배선 패턴(140_4)을 통해 로직 칩 패드(145)와 연결될 수 있다. 제 2 관통 전극(165)은 제 1 관통 전극(164)과 동일한 공정을 이용하여 동일한 직경을 가지도록 형성될 수 있다. 또는, 제 2 관통 전극(165)은 제 1 관통 전극(164) 보다 큰 직경을 가지도록 형성될 수 있으며, 이 경우 전원의 전송 경로의 저항이 감소하므로 전송 특성이 개선될 수 있다.
로직 칩(100) 및 메모리 칩(200)은 패키지 기판(400)에 실장될 수 있다. 패키지 기판(400)은 제 1면(404) 및 제 1면(404)과 반대되는 제 2면(405)을 포함할 수 있다. 패키지 기판(400)은 회로패턴(406)을 포함하는 인쇄회로기판(Printed Circuit Board)일 수 있다. 패키지 기판(400)은 제 1면(404)에 형성된 칩 본딩 패드(407) 및 제 2면(405)에 형성된 도전수단(408)을 더 포함할 수 있다. 도전수단(408)은 솔더 볼을 포함하는 볼 그리드 어레이(Ball Grid Array)일 수 있다. 칩 본딩 패드(407)와 도전수단(408)은 회로패턴(406)에 의해 전기적으로 연결될 수 있다. 로직 칩(100)이 웨이퍼 레벨 패키지(Wafer Level Package)인 경우, 패키지 기판(400)은 모듈 보드일 수 있다.
로직 칩(100)은 패키지 기판(400)에, 활성면이 기판과 마주보는 플립 칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. 예컨데, 로직 칩(100)은 제 1면(102)이 패키지 기판(400)의 제 1면(404)과 마주보도록 실장되고, 접속수단(170)이 칩 본딩 패드(407)와 연결될 수 있다. 접속수단(170)은 제 1 관통 전극(164)과 전기적으로 연결되는 신호용 접속수단(174), 제 2 관통 전극(165)과 전기적으로 연결된 전원용 접속수단(175) 및 추가용 접속수단(176)으로 구분될 수 있다. 기능 회로들(130, 136)이 로직 칩(100)의 제 1면(102)측 내부에 형성되므로, 제 2면(104)이 패키지 기판(400)과 마주보도록 실장되는 경우에 비해 패키지 기판(400)으로부터 기능 회로들(130, 136)까지의 전달 경로가 감소할 수 있다. 따라서 패키지 기판(400)과 기능 회로들(130, 136) 사이의 고속 동작이 가능하다.
반도체 장치(1000)는 로직 칩(100) 및 패키지 기판(400)의 적어도 일부를 덮는 몰딩부(410)를 더 포함할 수 있다. 몰딩부(410)는 언더필(Underfill) 물질을 포함하고, 로직 칩(100)과 패키지 기판(400) 사이, 또는 로직 칩(100)과 메모리 칩(200) 사이에 형성될 수 있다. 또는, 몰딩부(410)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함하고, 패키지 기판(400)의 제 1면(400), 로직 칩(100) 및 메모리 칩(200)을 덮을 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 신호 및 전원의 전달 경로를 보여주는 블록도이다.
도 1 및 도 2를 참조하면, 외부 신호 및 전원이 패키지 기판(400)으로부터 로직 칩(100) 또는 메모리 칩(200)으로 공급될 수 있다. 외부 신호는 로직 칩(100)의 신호용 접속수단(174)를 통해 로직 칩(100) 내부의 외부 입출력 회로(130)로 공급될 수 있다. 예를 들어, 외부 신호는 메모리 회로에 기록하고자 하는 데이터(data)를 포함할 수 있다. 메모리 회로에 기록하고자 하는 데이터는 외부 입출력 회로(130)를 통해 메모리 회로로 입력되고, 메모리 회로로부터 독출된 데이터(data)는 외부 입출력 회로(130)를 통해 출력될 수 있다.
메모리 칩(200)의 동작에 필요한 신호는 메모리 제어 회로(120)에서 생성되고, 마이크로 입출력 회로(132), 제 1 관통 전극(164) 및 메모리 칩(200)의 신호용 도전 수단(274)을 통해 메모리 칩(200) 내부로 전달될 수 있다. 즉, 제 1 관통 전극(164)은 로직 칩(100) 내부의 메모리 제어 회로(120)와 메모리 칩(200) 사이의 인터페이스를 위해 사용될 수 있다. 메모리 칩(200)의 동작에 필요한 신호는 데이터 신호(DATA) 및 제어 신호를 포함할 수 있다. 제어 신호는 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)를 포함할 수 있다.
메모리 제어 회로(120)는 데이터 회로(120_1), 어드레스 회로(120_2), 커맨드 회로(120_3) 및/또는 클럭 회로(120_4)를 포함할 수 있다. 데이터 회로(120_1), 어드레스 회로(120_2), 커맨드 회로(120_3) 및 클럭 회로(120_4)는 각각 데이터 신호(DATA), 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)를 발생시킬 수 있다. 데이터 신호(DATA), 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)는 각각 마이크로 입출력 회로(132)의 데이터 신호 전송 채널(132_1), 어드레스 신호 전송 채널(132_2), 커맨드 신호 전송 채널(132_3) 및 클럭 신호 전송 채널(132_4)로 전달될 수 있다. 신호들(DATA, ADDR, CMD, CLK)은 서로 절연된 제 1 내부배선들(140)의 일부를 통해 마이크로 입출력 회로(132)의 전송 채널들(132_1, 132_2, 132_3, 132_4)로 전달될 수 있다. 마이크로 입출력 회로(132)의 데이터 신호 전송 채널(132_1), 어드레스 신호 전송 채널(132_2), 커맨드 신호 전송 채널(132_3) 및 클럭 신호 전송 채널(132_4)는 각각 데이터 신호용 관통 전극(164_1), 어드레스 신호용 관통 전극(164_2), 커맨드 신호용 관통 전극(164_3) 및 클럭 신호용 관통 전극(164_4)와 연결될 수 있다. 데이터 신호용 관통 전극(164_1), 어드레스 신호용 관통 전극(164_2), 커맨드 신호용 관통 전극(164_3) 및 클럭 신호용 관통 전극(164_4)은 데이터 신호용 도전수단(274_1), 어드레스 신호용 도전수단(274_2), 커맨드 신호용 도전수단(274_3) 및 클럭 신호용 도전수단(274_4)과 연결될 수 있다. 즉, 데이터 신호(DATA)는 외부 입출력 회로(130)로부터 전송된 외부 데이터 신호를 이용하여 데이터 회로(120_1)에서 발생되며, 데이터 신호 전송 채널(132_1), 데이터 신호용 관통 전극(164_1) 및 데이터 신호용 도전수단(274_1)을 통해 메모리 칩(200) 내부로 입력될 수 있다. 메모리 칩(200)으로부터 데이터 신호(DATA)를 출력하는 경우 반대 경로로, 데이터 신호용 도전수단(274_1), 데이터 신호용 관통 전극(164_1), 데이터 신호 전송 채널(132_1) 및 신호용 접속수단(174)을 통해 데이터 신호가 출력될 수 있다. 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)는 외부 입력 신호 없이 메모리 제어 회로(120)에서 생성되어 메모리 칩(200)으로 공급될 수 있다. 따라서, 데이터 회로(120_1)는 양방향 통신을 위한 트랜스미터(transmitter) 및 리시버 (receiver)를 포함하고, 어드레스 회로(120_2), 커맨드 회로(120_3) 및 클럭 회로(120_4)는 트랜스미터(transmitter)를 포함할 수 있다.
메모리 칩(200)의 동작에 필요한 전원(power)은 패키지 기판(400)으로부터 공급되어, 전원용 접속수단(175), 제 2 관통 전극(165) 및 전원용 도전수단(275)를 통해 메모리 칩(200) 내부로 전달될 수 있다. 즉, 제 2 관통 전극(165)은 외부로부터 메모리 칩(200)으로 전원을 공급하는 데 사용될 수 있다. 제 2 관통 전극(165)은 서로 전기적으로 절연된 복수개의 제 2 관통 전극들(165_1, 165_2)을 포함할 수 있다. 전원은 전원전압(VDD) 및 접지전압(VSS)을 포함할 수 있다.
예를 들어, 메모리 칩(200)의 동작에 필요한 전원전압(VDD) 및 접지전압(VSS)은 각각 전원전압용 관통 전극(165_1) 및 접지전압용 관통 전극(165_2)을 통해 패키지 기판(400)으로부터 메모리 칩(200)으로 공급될 수 있다. 전원전압(VDD)은 전원전압용 접속수단(175_1), 전원전압용 관통 전극(165_1) 및 전원전압용 도전수단(275_1)을 통해 메모리 칩(200)으로 공급될 수 있다. 접지전압(VSS)은 접지전압용 접속수단(175_2), 접지전압용 관통 전극(165_2) 및 접지전압용 도전수단(275_2)를 통해 메모리 칩(200)으로 공급될 수 있다.
다른 예로, 메모리 칩(200)의 동작을 위해 서로 다른 전원전압 레벨이 필요한 경우, 전원은 전압 레벨에 따라 분리되어 패키지 기판(400)으로 공급되거나, 하나의 전압 레벨로 패키지 기판(400)으로 공급된 후 로직 칩(100) 내부 또는 메모리 칩(200) 내부에서 각 전압 레벨로 분기될 수 있다. 예컨데, 전원이 전압 레벨에 따라 분리되어 공급되는 경우, 서로 전기적으로 절연된 복수개의 제 2 관통 전극들(165_1, 165_2)을 통해 각 전원이 메모리 칩(200)으로 공급될 수 있다. 또는, 전원이 로직 칩(100)의 파워분기회로(136)에서 분기되는 경우, 메모리 칩(200)의 동작에 필요한 전압 레벨은 파워분기회로(136)와 연결된제 1 관통 전극(164)을 통해 메모리 칩(200)으로 공급될 수 있다.
본 발명의 일 실시예에 따르면, 메모리 칩(200)으로 전달되는 신호의 경로와 전원의 경로가 서로 독립될 수 있다. 신호는 제 1 관통 전극(164)을 통해, 로직 칩(100) 내부의 메모리 제어 회로(120)로부터 메모리 칩(200)으로 전달되고, 전원은 제 2 관통 전극(165)을 통해, 신호 경로와 독립되어 외부로부터 메모리 칩(200)으로 전달될 수 있다.
도 3은 마이크로 입출력 회로(132)와 제 1 관통 전극(164)의 연결관계를 보여주는 평면도이다. 도 2 및 도 3을 참조하면, 마이크로 입출력 회로(132)는 복수개의 전송 채널들을 포함할 수 있다. 각 전송 채널들은 서로 절연되고, 복수의 제 1 관통 전극들에 각각 연결될 수 있다. 예를 들어, 메모리 칩(200)이 8비트(bit) 단위로 동작하는 경우, 데이터 신호(DATA [0]-[7]), 제어 신호(CTRL), 전원전압(VDD) 및 접지전압(VSS) 전송 채널이 그룹화 되어 배치될 수 있다. 데이터[0]의 전송을 위한 데이터 신호 전송 채널(132_1)은, 제 1 내부배선의 일부(140_3)를 통해 제 1 관통 전극(164)과 연결될 수 있다. 이 경우, 제 1 관통 전극(164)은 데이터 신호 전송용 관통 전극(164_1)일 수 있다. 제 1 관통 전극(164)은 접속패드(154)를 통해 메모리 칩(200)과 연결될 수 있다. 그 밖의 전송 채널들도 각각 다른 제 1 관통 전극들에 연결될 수 있다. 마이크로 입출력 회로(132)는 제 1 관통 전극과 연결되지 않는 전송채널(NC)을 더 포함할 수 있다.
도 4a 내지 도 4c는 로직 칩(100)의 내부를 보여주는 평면도이다. 도 1 및 도 4a를 참조하면, 관통 전극들(160)은 로직 칩(100)의 내부의 기능 회로들(120, 130, 132, 136)이 형성되지 않은 영역에 배치될 수 있다. 관통 전극들(160)의 배치는, 로직 칩(100)에 적층되는 메모리 칩(200)의 배치를 고려하여 결정될 수 있다. 예를 들어, 메모리 칩(200)이 로직 칩(100)보다 크기가 작은 경우, 관통 전극들(160)은 로직 칩(100)의 중앙 영역(A)에 형성될 수 있다. 중앙 영역(A)은, 로직 칩(100) 상부에 적층되는 메모리 칩(200)과 수직 방향으로 대응되는 영역일 수 있다.
다른 예로, 관통 전극들(160)은 로직 칩(100)의 전체에 분산되어 배치되거나, 로직 칩(100)의 일정 영역에 모여서 배치될 수 있다. 본 다른 예에 있어서 관통 전극들(160)의 배치는 메모리 칩(200)의 도전수단들(270)의 배치를 고려하여 결정될 수 있다. 예를 들어, 관통 전극들(160) 사이의 이격 거리는 메모리 칩(200)의 도전수단들(270) 사이의 이격 거리와 동일할 수 있다. 따라서 관통 전극들(160)과 메모리 칩(200)의 도전수단들(270)이 수직방향으로 정렬되어 연결될 수 있다. 또는, 관통 전극들(160) 사이의 이격 거리는 메모리 칩(200)의 도전수단들(270) 사이의 이격 거리와 다를 수 있다. 따라서 관통 전극들(160)과 접속패드들(152)은 이격되어 형성되고 제 1 배선패턴(150)에 의해 서로 연결될 수 있다. 즉, 제 1 배선패턴(150)은 관통 전극들(160)과 접속패드들(152) 사이의 재배선 역할을 할 수 있다. 관통 전극들(160)은 접속패드들(152)을 통해 도전수단들(270)과 일대일로 대응되어 연결될 수 있다.
또 다른 예로, 관통 전극들(160)은 기능 회로들(120, 130, 132, 136)과의 연결관계 또는 관통 전극들(160)을 통해 전달되는 신호 및/또는 전원 등을 고려하여 배치될 수 있다. 예를 들어, 동일한 종류의 신호 또는 전압 레벨이 동일한 전원을 전달하는 관통 전극들(160)이 각각 그룹화 되어 배치될 수 있다. 도 4b를 참조하면, 데이터 신호 또는 메모리 제어 신호를 전달하는 제 1 관통 전극(164)은 서로 그룹화 되어 메모리 제어 회로(120) 가까이에 배치될 수 있다. 메모리 칩(200)의 동작에 필요한 전원을 전달하는 제 2 관통 전극들(165)은 서로 그룹화 되어 기능 회로들(120, 130, 132, 136)과 이격되어 배치될 수 있다.
또 다른 예로, 메모리 회로 별로 메모리 회로 동작에 필요한 신호 및 전원을 전달하는 관통 전극들(160)이 그룹화 되어 배치될 수 있다. 도 4c를 참조하면, 특정 메모리 회로에 전달하고자 하는 데이터 신호, 제어 신호, 전원전압(VDD) 및 접지전압(VSS)을 전달하는 제 1 및 제 2 관통 전극들(164, 165)이 그룹화 되어, 특정 메모리 회로와 연결된 도전수단들(270) 중 일부와 수직 방향으로 정렬되는 영역(B)에 배치될 수 있다.
도 5는 메모리 칩(200)의 동작에 필요한 신호들(DATA, ADDR, CMD) 및 전원(VDD, VSS)의 메모리 칩(200)으로의 공급 경로 및 메모리 칩(200)의 구성을 보여주는 블록도이다. 도 2 및 도 5를 참조하면, 메모리 칩(200)의 동작에 필요한 신호들은 로직 칩(100)의 메모리 제어 회로(120)로부터 제 1 관통 전극(164)을 통해 메모리 칩(200)으로 전달될 수 있다. 메모리 칩(200)은 메모리 셀(201), 센스 앰프 어레이(203), 입출력 드라이버 및 입출력 센스 앰프(204), 로우 어드레스 디코더(205) 및 칼럼 어드레스 디코더(206) 등을 포함할 수 있다. 메모리 칩(200)이 뱅크(BANK) 단위로 제어되는 경우, 뱅크 단위의 메모리 동작을 제어하기 위한 뱅크 제어부(207)를 더 포함할 수 있다. 또한, 로직 칩(100)으로부터의 커맨드 신호(CMD)를 디코딩 하기 위한 커맨드 디코더(208), 어드레스 레지스터(209), 뱅크 그룹 제어부(210) 및 데이터 입출력부(220) 등을 포함할 수 있다. 도 5에 도시된 또 다른 뱅크(212), 로우 어드레스 디코더(215) 및 칼럼 어드레스 디코더(216)는, 예를 들어 하나의 메모리 칩(200)이 복수개의 뱅크로 구성된 경우 메모리 칩(200)에 포함된 구성일 수 있다. 또는, 메모리 칩(200)에 또 다른 메모리 칩이 적층된 경우, 다른 메모리 칩에 포함된 구성일 수 있다.
데이터 신호(DATA)는 로직 칩(100)의 데이터 회로(120_1)에서 생성되어 데이터 신호용 관통 전극(164_1)을 통해 메모리 칩(200)의 데이터 입출력부(220)로 공급될 수 있다. 어드레스 신호(ADDR)는 로직 칩(100)의 어드레스 회로(120_2)에서 생성되어 어드레스 신호용 관통 전극(164_2)을 통해 어드레스 레지스터(209)로 공급될 수 있다. 커맨드 신호(CMD)는 커맨드 회로(120_3)에서 생성되어 커맨드 신호용 관통 전극(164_3)을 통해 메모리 칩(200)의 커맨드 데코더(208)로 공급될 수 있다.
메모리 칩(200)의 동작에 필요한 전원전압(VDD) 및 접지전압(VSS)은 각각 전원전압용 관통 전극(165_1) 및 접지전압용 관통 전극(165_2)을 통해 패키지 기판(400)으로부터 메모리 칩(200)으로 공급될 수 있다.
메모리 칩(200)의 각 구성부분의 동작 특성에 따라 전원전압(VDD) 및 접지전압(VSS)의 전달경로를 달리 할 수 있다. 예를 들어, 동작 특성이 노이즈에 영향을 받는 메모리 뱅크나 센스 앰프로 전달되는 전원전압(VDD) 및 접지전압(VSS)은, 각 부분별로 분리된 전원전압용 관통 전극(165_1) 및 접지전압용 관통 전극(165_2)을 통해 전달될 수 있다. 반면, 동작 특성이 노이즈에 민감하게 영향을 받지 않는 어드레스 디코더들(202, 206, 212, 216)은 동일한 전원전압용 관통 전극(165_1) 및 접지전압용 관통 전극(165_2)을 통해 전원전압(VDD) 및 접지전압(VSS)을 제공받을 수 있다.
본 발명의 일 실시예에 따르면, 메모리 칩(200)으로 공급되는 전원전압(VDD) 및/또는 접지전압(VSS)의 전달경로를 로직 칩(100)의 기능회로들(120, 130, 132, 136)과 절연되도록 함으로써, 메모리 칩(200)으로 공급되는 전원전압(VDD) 및/또는 접지전압(VSS)에 발생하는 노이즈를 줄일 수 있다. 따라서 메모리 동작 성능의 저하를 감소시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치(1010)의 단면도이다. 도 6의 반도체 장치(1010)는 동일한 신호를 전달하는 관통 전극이 복수개 형성되는 실시예를 나타낸다.
도 6을 참조하면, 메모리 제어 회로(120)와 연결되는 제 1 관통 전극(164)이 복수개 형성될 수 있다. 제 1 관통 전극들(164)은 동일한 신호를 전달할 수 있다. 메모리 제어 회로(120)와 제 1 관통 전극들(164) 중 적어도 하나의 사이에 마이크로 입출력 회로(132)가 더 형성될 수 있다. 제 1 관통 전극들(164)의 한 쪽 끝은 제 1 내부배선(140')을 통해 서로 연결되고, 다른 한 쪽 끝은 하나의 신호용 접속패드(154')에 연결될 수 있다. 제 1 관통 전극들(164)은 로직 칩(100)에 형성된 다른 관통 전극들(160)과 동일하거나 더 작은 직경을 가지도록 형성될 수 있다.
본 실시예와 같이 하나의 신호용 접속패드(154')에 연결된 제 1 관통 전극(164)을 복수개 형성함으로써, 하나의 제 1 관통 전극(164)이 공정상 불량으로 인해 메모리 제어 회로(120)와 신호용 접속패드(154')를 연결하지 못하더라도 다른 하나의 제 1 관통 전극(164)을 통해 제어 회로(120)와 신호용 접속패드(154')를 연결할 수 있다. 따라서 제 1 관통 전극(164)의 접속 불량을 보상하고 메모리 칩(200)의 정상 동작을 보장할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치(1020)의 단면도이다. 도 7의 반도체 장치(1020)는 동일한 전원을 전달하는 관통 전극이 복수개 형성되는 실시예를 나타낸다.
도 7을 참조하면, 메모리 칩(200)의 전원을 전달하는 제 2 관통 전극(165)이 복수개 형성될 수 있다. 제 2 관통 전극들(165)은 동일한 전압 레벨을 가지는 전원전압(VDD) 또는 접지전압(VSS)을 전달할 수 있다. 제 2 관통 전극들(165)의 한 쪽 끝은 제 1 내부배선(140")을 이용하여 서로 연결될 수 있다. 제 2 관통 전극들(165)의 다른 한 쪽 끝은 전원용 접속패드(155')를 통해 서로 연결될 수 있다. 전원용 접속패드(155')는 하나의 접속패드이거나, 제 1 배선패턴(150)를 통해 서로 연결된 복수개의 접속패드들일 수 있다.
전원은 메모리 칩(200) 내부의 제 2 내부배선(240)을 통해 메모리 칩(200) 내부에서 연결될 수 있다. 이 경우, 제 2 관통 전극들(165)은 제 1 내부배선(140") 또는 전원용 접속패드(155')를 통해 서로 연결되지 않을 수 있다. 즉, 각각의 제 2 관통 전극들(165)을 통해 전달된 전원은 메모리 칩(200) 내부에서 서로 연결될 수 있다. 제 2 내부배선(240)은 적어도 한 층 이상의 배선패턴 및 배선패턴과 수직 방향으로 연결된 컨택 플러그를 포함할 수 있다.
본 실시예에 의하면, 동일한 전원에 대해 서로 병렬 연결된 복수개의 제 2 관통 전극들(165)을 이용하므로 전원 전달 경로의 저항을 줄일 수 있다. 따라서 로직 칩(100) 내의 관통 전극들(164, 165)을 동일한 직경을 가지도록 형성하면서 전원의 전송특성을 향상시킬 수 있다. 또한, 제 2 내부배선(240)을 통해 전원이 연결되는 경우 메모리 칩(200) 내의 메모리 회로(210)의 위치에 따른 딜레이(delay) 차이를 줄일 수 있다. 따라서 메모리 칩(200)의 동작 특성을 향상시킬 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치(1100)의 단면도이다. 도 8의 반도체 장치(1100)는, 로직 칩(100)의 제 2면(104)이 패키지 기판(400)과 마주보도록 실장되는 실시예이다.
도 8을 참조하면, 로직 칩(100)은 제 1면(102)은 메모리 칩(200)과 마주보고, 제 2면(104) 패키지 기판(400)과 마주보도록 패키지 기판(400) 상에 실장될 수 있다. 기능 회로들(120, 130, 132, 136)은 로직 칩(100)의 제 1면(102)측 내부에 형성될 수 있다. 본 실시예에 의하면, 반도체 장치(1100)는 패키지 기판(400)과 기능 회로들(130, 136)을 전기적으로 연결하는 제 3 관통 전극(166)을 포함할 수 있다. 로직 칩(100)의 제 1면(102)이 메모리 칩(200)과 대면하므로, 로직 칩(100)의 제 1면(102)에 형성된 로직 칩 패드(142)는 메모리 칩(200)의 도전수단(270)과 마주볼 수 있다. 따라서 로직 칩 패드(142)는 도전수단(270)과의 접속을 위한 접속패드일 수 있다.
본 실시예에 따르면, 로직 칩(100)의 제 1면(102)이 패키지 기판(400)과 마주보도록 실장하는 경우에 비하여, 기능 회로들(120, 130, 132, 136)이 메모리 칩(200)에 더 인접할 수 있다. 따라서 기능 회로들(120, 130, 132, 136)과 메모리 칩(200) 사이의 고속 동작이 가능할 수 있다. 또한, 메모리 칩(200)과 기능 회로들(120, 130, 132, 136)은 제 1 내부배선(140) 및 로직 칩 패드들(142, 146)을 통해 연결되므로, 메모리 칩(200)과 로직 칩(100) 사이의 인터페이스를 위한 관통 전극이 필요하지 않을 수 있다. 따라서 관통 전극의 개수를 줄일 수 있고, 기능 회로들(120, 130, 132, 136)의 배치 디자인 자유도가 증가할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치(1110)의 단면도이다. 도 9의 반도체 장치(1110)는 로직 칩(100)의 제 2면(104)이 패키지 기판(400)과 마주보도록 실장되면서, 로직 칩(100)이 본딩와이어(180)를 더 포함하는 실시예이다. 이하에서 도 8과 다른 구성에 대해서 주로 설명한다.
도 9를 참조하면, 로직 칩(100)은 패키지 기판(400)과 연결된 본딩와이어(180)를 더 포함할 수 있다. 로직 칩(100)은 제 1면(102)에 본딩와이어(180)의 본딩을 위한 본딩 패드(182)를 더 포함할 수 있다. 예를 들어, 로직 칩(100)의 동작에 필요한 신호 및/또는 전원이 본딩와이어(180)를 통해 로직 칩(100)으로 전달될 수 있다. 이 경우, 본딩 패드(182)는 로직 칩 패드들(142) 중의 일부이거나, 로직 칩 패드들(142) 중 일부와 연결될 수 있다. 이에 따르면, 본딩 패드(182)는 제 1 내부배선(140)을 통해 로직 칩(100)의 내부의 기능 회로들 중 적어도 하나와 연결될 수 있다. 또는, 메모리 칩(200)의 동작에 필요한 신호 및/또는 전원이 본딩와이어(180')를 통해 메모리 칩(200)으로 전달될 수 있다. 이 경우, 본딩 패드(182')는 로직 칩(100)의 기능 회로들(120, 130, 132)과 절연되고, 메모리 칩(200)과 연결될 수 있다. 로직 칩(100)은 제 1면(102)에 기능 회로들(120, 130, 132)과 연결되지 않은 접속패드(142')를 더 포함할 수 있다. 로직 칩(100)은 제 1면(102)에 본딩 패드(182')와 접속패드(142')를 연결하는 재배선을 더 포함할 수 있다. 메모리 칩(200)의 동작에 필요한 전원의 특성에 따라, 전원의 일부는 본딩와이어(180)를 통해 메모리 칩(200)에 공급되고, 일부는 제 2 관통 전극(165)을 통해 메모리 칩(200)에 공급될 수 있다.
패키지 기판(400)은 본딩와이어(180, 180')의 본딩을 위한 와이어 본딩 패드(407', 407")를 더 포함할 수 있다. 본딩와이어(180)를 통해 전달되는 로직 칩(100)의 신호는, 패키지 기판(400)의 도전수단(408') 및 와이어 본딩 패드(407')를 통해 다른 신호와 독립된 경로로 로직 칩(100)에 공급될 수 있다. 본딩와이어(180')를 통해 전달되는 메모리 칩(200)의 전원은, 패키지 기판(400)의 도전수단(408") 및 와이어 본딩 패드(407")를 통해 다른 전원과 독립된 경로로 메모리 칩(200)에 공급될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치(1200)를 보여주는 단면도이다. 도 10의 반도체 장치(1200)는 로직 칩(100)과 메모리 칩(200)이 동일한 전원을 공급받는 실시예이다.
도 10을 참조하면, 로직 칩(100)은 공통 전원용 관통 전극(167)을 더 포함할 수 있다. 공통 전원용 관통 전극(167)의 한 쪽 끝은 로직 칩(100)의 기능 회로(137)와 연결되고, 다른 한 쪽 끝은 접속패드(157)와 연결될 수 있다. 공통 전원용 관통 전극(167)은 제 1 내부배선(140_6)을 통해 기능 회로(137)와 연결될 수 있다. 로직 칩(100)과 메모리 칩(200)이 동일한 전압 레벨을 갖는 공통 전원을 필요로 하는 경우, 공통 전원용 관통 전극(167)을 통해 로직 칩(100)과 메모리 칩(200)에 공통 전원이 공급될 수 있다. 본 실시예에 의하면, 기능 회로(137)는 로직 칩 패드(147) 및 제 1 내부배선(140_6)을 통해 외부로부터 로직 칩(100) 동작에 필요한 전원을 공급을 공급받을 수 있다. 공통 전원은, 기능 회로(137)와 연결된 공통 전원용 관통 전극(167)을 통해 메모리 칩(200)으로도 공급될 수 있다. 예를 들어, 기능 회로(137)는 전원 분기 회로를 포함할 수 있다. 패키지 기판(400)을 통해 외부로부터 기능 회로(137)로 공급된 전원은, 서로 다른 제 1 전압 레벨 및 제 2 전압 레벨로 분기되어 로직 칩(100)의 다른 기능 회로들(120, 130, 132, 136) 또는 메모리 칩(200)으로 전달될 수 있다. 이 경우, 제 1 전압 레벨과 제 2 전압레벨은 서로 다른 공통 전원용 관통 전극들(167, 167')을 통해 메모리 칩(200)으로 전달될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치(1300)를 보여주는 단면도이다. 도 11의 반도체 장치(1300)는 로직 칩(100) 상에 두 개 의 메모리 칩들(200, 300)이 적층된 실시예이다. 로직 칩(100) 상에 적층되는 메모리 칩의 개수는 본 실시예에 한정되지 않고, 세 개 이상의 메모리 칩이 적층될 수 있다.
도 11을 참조하면, 로직 칩(100) 상에 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)이 적층될 수 있다. 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)은 같은 종류의 메모리 칩이거나 다른 종류의 메모리 칩일 수 있다. 예를 들어, 제 1 메모리 칩(200)은 로직 칩(100)의 고속 동작을 위한 와이드 입출력 메모리(Wide I/O Memory)를 포함하고, 제 2 메모리 칩(300)은 플래쉬 메모리(Flash Memroy)를 포함할 수 있다. 일례로, 와이드 입출력 메모리(200)는 플래쉬 메모리(300)에 비하여 더 많은 입출력 단자를 포함하고, 로직 칩(100)과 인터페이스 할 수 있다. 제 1 메모리 칩(200)은, 로직 칩(100)과 동기되어 동작하는 동기식 디램(Synchronous DRAM)을 포함할 수 있다. 다른 예로, 제 1 메모리 칩(200)과 제 2 메모리 칩(300)은 로직 칩(100)의 고속 동작을 위한 와이드 입출력 메모리(Wide I/O Memory)일 수 있다.
제 1 메모리 칩(200)은 로직 칩(100)의 제 2면(104)에 플립 칩 본딩 방식으로 실장될 수 있다. 예컨데, 제 1 메모리 칩(200)의 도전 수단(270)은 로직 칩(100)의 접속패드(152)와 접속될 수 있다. 제 1 메모리 칩(200)은 신호용 도전 수단(274) 및 제 1 관통 전극(164)을 통해 로직 칩(100)과 연결되고, 전원용 도전 수단(275) 및 제 2 관통 전극(165)을 통해 패키지 기판(400)과 연결될 수 있다. 예를 들어, 제 1 메모리 칩(200)은 제 1 관통 전극(164)을 통해 메모리 제어 신호를 전달받고, 제 2 관통 전극(165)을 통해 전원을 전달받을 수 있다.
제 2 메모리 칩(300)은 제 1 메모리 칩(200) 상에 적층될 수 있다. 예를 들어, 제 1 메모리 칩(200)이 로직 칩(100)에 플립 칩 본딩 방식으로 적층되는 경우, 제 2 메모리 칩 패드(330)가 제 1 메모리 칩 패드(230)와 반대 방향으로 향하도록 적층될 수 있다. 즉, 제 2 메모리 칩(300)의 활성면이 제 1 메모리 칩(200)의 활성면과 반대 방향으로 향할 수 있다. 제 2 메모리 칩(300)은 접착층(adhesive layer, 420)을 이용하여 제 1 메모리 칩(200) 상에 적층될 수 있다. 접착층은 다이 접착 필름(Die Attached Film)을 포함할 수 있다.
제 2 메모리 칩(300)은 로직 칩(100)과 와이어 본딩 방식으로 연결될 수 있다. 따라서 본 실시예의 반도체 장치(1300)는 본딩 와이어(380_1)를 더 포함할 수 있다. 와이어 본딩을 위해, 로직 칩(100)은 제 2면(104)에 와이어 본딩 패드(153_1)를 더 포함할 수 있다. 와이어 본딩 패드(153_1)는 접속 패드(152)와 절연되거나, 재배선을 통해 연결될 수 있다. 제 2 메모리 칩(300)이 제 1 메모리 칩(200)과 공통 전원을 공급받는 경우, 와이어 본딩 패드(153_1)는 제 2 관통 전극(165)과 전기적으로 연결될 수 있다. 제 2 메모리 칩(300)은 제 2 메모리 칩 패드(330)가 형성된 활성면에 본딩 패드(382_1)를 더 포함할 수 있다. 본딩 패드(382_1)는 제 2 메모리 칩 패드(330)의 일부이거나, 재배선을 통해 제 2 메모리 칩 패드(330)와 연결된 별개의 패드일 수 있다.
로직 칩(100)은 제 4 관통 전극(168_1)을 더 포함할 수 있다. 제 4 관통 전극(168_1)은 본딩 와이어(380_1)와 전기적으로 연결될 수 있다. 제 4 관통 전극(168_1)은 기능 회로들(120, 120', 132, 136)과 절연되어 로직 칩(100)을 전기적으로 관통할 수 있다. 예를 들어, 제 2 메모리 칩(300)의 동작을 위한 신호 및/또는 전원이 반도체 장치(1300)의 외부로부터 공급되는 경우, 제 4 관통 전극(168_1)은 기능 회로들(120, 120', 132, 136)과 절연될 수 있다. 따라서 패키지 기판(400), 접속 수단(178), 제 4 관통 전극(168) 및 본딩 와이어(380_1)를 통해 외부로부터 제 2 메모리 칩(300)으로 신호 및/또는 전원을 직접 전달할 수 있다.
다른 예로서, 제 2 메모리 칩(300)이 로직 칩(100)의 제 2 메모리 제어 회로(120')로부터 신호를 전달받는 경우, 로직 칩(100)은 제 2 메모리 제어 회로(120')와 전기적으로 연결된 또 다른 제 4 관통 전극(168_1')을 포함할 수 있다. 제 2 메모리 칩(300)의 신호는 제 2 메모리 제어 회로(120')에서 생성되어, 제 4 관통 전극(168_1') 및 제 4 관통 전극(168_1')과 전기적으로 연결된 본딩 와이어(380_1')를 통해 제 2 메모리 칩(300)으로 전달될 수 있다.
또 다른 예로서, 신호의 일부는 기능 회로들(120, 120')과 절연된 제 4 관통 전극(168_1) 및 본딩 와이어(380_1)를 통해 제 2 메모리 칩(300)으로 전달되고, 신호의 다른 일부는 제 2 메모리 제어 회로(120')와 연결된 제 4 관통 전극(168_1') 및 본딩 와이어(380_1')를 통해 제 2 메모리 칩(300)으로 전달될 수 있다.
반도체 장치(1300)는 패키지 기판(400), 로직 칩(100), 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)의 적어도 일부를 덮는 몰딩부(410)를 더 포함할 수 있다. 몰딩부(410)는 적어도 본딩 와이어(380_1, 380_1')를 덮도록 형성될 수 있다. 따라서 본딩 와이어(380_1, 380_1')를 외부의 습기 등으로부터 보호할 수 있다.
도 12a 내지 도 12f는 도 11의 실시예에 따른 반도체 장치(1300)에서 신호 및/또는 전원의 전달 경로를 나타내는 블록도이다.
도 11 및 12a를 참조하면, 제 1 메모리 칩(200)의 동작에 필요한 전원은 모듈보드(500)로부터 패키지 기판(400)으로 전달되고, 로직 칩(100)을 전기적으로 관통하여 제 1 메모리 칩(200)에 공급될 수 있다. 본 실시예에 의하면, 제 1 메모리 칩(200)의 동작에 필요한 전원은 로직 칩(100) 내부의 기능 회로(120)를 통하지 않고 제 1 메모리 칩(200)으로 전달될 수 있다. 예를 들어, 제 1 메모리 칩(200)의 동작에 필요한 전원은 전기적으로 로직 칩(100)과 절연된 제 2 관통 전극(165)을 이용하여 제 1 메모리 칩(200)으로 전달될 수 있다.
도 11 및 12b를 참조하면, 제 2 메모리 칩(300)의 동작에 필요한 신호 및/또는 전원은 모듈보드(500)로부터 패키지 기판(400)으로 전달되고, 로직 칩(100)과 전기적으로 절연된 제 4 관통 전극(168_1) 및 본딩 와이어(380_1)를 거쳐 제 2 메모리 칩(300)에 공급될 수 있다. 본 실시예에 의하면, 제 2 메모리 칩(300)의 동작에 필요한 신호 및/또는 전원은 로직 칩(100) 내부의 기능 회로(120)를 통하지 않고 제 2 메모리 칩(300)으로 전달될 수 있다. 예를 들어, 제 2 메모리 칩(300)의 동작에 필요한 전원은 전기적으로 로직 칩(100)과 절연된 제 2 관통 전극(165) 및 본딩 와이어(380_1)를 이용하여 제 2 메모리 칩(300)으로 전달될 수 있다.
다른 예로, 제 2 메모리 칩(300)의 동작에 필요한 신호는, 반도체 장치(1300) 외부의 메모리 컨트롤러(미도시)로부터 모듈보드(500)를 통해 패키지 기판(400)으로 공급되고, 전기적으로 로직 칩(100)과 절연된 제 4 관통 전극(168) 및 본딩 와이어(380_1)를 이용하여 제 2 메모리 칩(300)에 공급될 수 있다.
도 11 및 12c를 참조하면, 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)의 동작에 필요한 전원이 공통될 수 있다. 공통 전원은 모듈보드(500)로부터 패키지 기판(400)으로 전달되고, 로직 칩(100)을 전기적으로 관통하여 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)에 공급될 수 있다. 본 실시예에 의하면, 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)의 동작에 필요한 공통 전원은 로직 칩(100) 내부의 기능 회로(120)를 통하지 않고 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)으로 전달될 수 있다. 예를 들어, 공통 전원은 전기적으로 로직 칩(100)과 절연된 제 2 관통 전극(165)을 통해 제 1 메모리 칩(200)으로 공급되고, 제 4 관통 전극(168) 및 본딩 와이어(380_1)를 통해 제 2 메모리 칩(300)으로 공급될 수 있다. 다른 예로서, 공통 전원은 제 2 관통 전극(165)을 통해 로직 칩(100)을 관통한 후, 제 1 메모리 칩(200)으로 전달되거나 본딩 와이어(380_1)와 연결된 재배선을 통해 제 2 메모리 칩(300)으로 전달될 수 있다.
도 11 및 12d를 참조하면, 로직 칩(100), 제 1 메모리 칩(200) 및/또는 제 2 메모리 칩(300)의 동작에 필요한 전원이 공통될 수 있다. 공통 전원은 모듈보드(500)로부터 패키지 기판(400)으로 전달되고, 로직 칩(100), 제 1 메모리 칩(200) 및/또는 제 2 메모리 칩(300)에 공급될 수 있다. 로직 칩(100)은 기능 회로(137) 및 기능 회로(137)와 연결된 공통 전원용 관통 전극(167)을 포함할 수 있다. 예를 들어, 공통 전원은 제 1 내부배선(140_6)을 통해 로직 칩(100) 내부의 기능 회로(137)로 공급될 수 있다. 다른 예로서, 공통 전원은 공통 전원용 관통 전극(167)을 통해 제 1 메모리 칩(200) 및/또는 제 2 메모리 칩(300)으로 공급될 수 있다. 공통 전원용 관통 전극(167)은 접속 패드(157)를 통해 제 1 메모리 칩(200)과 연결되거나, 재배선을 통해 와이어 본딩 패드(153_1) 및 본딩 와이어(380_1)와 연결될 수 있다. 따라서 공통 전원용 관통 전극(167)을 통해 제 1 메모리 칩(200) 및/또는 제 2 메모리 칩(300)으로 공통 전원을 전달할 수 있다.
도 11 및 12e를 참조하면, 제 1 메모리 칩(200)의 동작에 필요한 신호는 로직 칩(100)의 메모리 제어 회로(120)로부터 제 1 메모리 칩(200)에 공급될 수 있다. 본 실시예에 의하면, 제 1 메모리 칩(200)의 동작에 필요한 신호는 패키지 기판(400) 또는 외부 모듈기판(500)과의 인터페이스 없이 메모리 제어 회로(120)로부터 생성되어 제 1 메모리 칩(200)으로 전달될 수 있다. 예를 들어, 제 1 메모리 칩(200)의 동작에 필요한 신호는 메모리 제어 회로(120)와 연결된 제 1 관통 전극(164)을 이용하여 제 1 메모리 칩(200)으로 전달될 수 있다.
도 11 및 12f를 참조하면, 제 2 메모리 칩(300)의 동작에 필요한 신호는 로직 칩(100)의 제 2 메모리 제어 회로(120')로부터 제 2 메모리 칩(300)에 공급될 수 있다. 본 실시예에 의하면, 제 2 메모리 칩(300)의 동작에 필요한 신호는 패키지 기판(400) 또는 외부 모듈기판(500)과의 인터페이스 없이 제 2 메모리 제어 회로(120')로부터 생성되어 제 2 메모리 칩(300)으로 전달될 수 있다. 예를 들어, 제 2 메모리 칩(300)의 동작에 필요한 신호는 제 2 메모리 제어 회로(122)와 연결된 제 4 관통 전극(168_1') 및 본딩 와이어(380_1')를 통해 제 2 메모리 칩(300)으로 전달될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치(1400)를 보여주는 단면도이다. 도 13의 반도체 장치(1400)는 제 1 메모리 칩(200)이 제 5 관통 전극(260)을 포함하는 실시예이다.
도 13을 참조하면, 로직 칩(100) 상에 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)이 적층될 수 있다. 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)은 동일한 메모리 회로 구조를 포함할 수 있다. 예를 들어, 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)은 동종의 와이드 입출력 메모리 칩일 수 있다. 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)은 동일한 방식으로 순차적으로 적층될 수 있다. 예컨데, 제 1 메모리 칩(200)은 로직 칩(100) 상에 플립 칩(flip-chip) 방식으로 적층되고, 제 2 메모리 칩(200)은 제 1 메모리 칩(200) 상에 플립 칩(flip-chip) 방식으로 적층될 수 있다. 따라서 제 1 메모리 칩 패드(230)와 제 2 메모리 칩 패드(330)가 로직 칩(100)과 대면하도록 제 1 메모리 칩(200)과 제 2 메모리 칩(300)이 로직 칩(100) 상에 적층되며, 제 1 메모리 칩(200)의 도전수단들(270)과 제 2 메모리 칩(300)의 도전수단들(370)이 수직 방향으로 정렬될 수 있다.
제 1 메모리 칩(200)은, 제 1 메모리 칩(200)의 적어도 일부를 관통하는 제 5 관통 전극(260)을 더 포함할 수 있다. 제 5 관통 전극(260)은 제 2 메모리 칩(300)의 신호 및/또는 전원 전달 경로일 수 있다.
예를 들어, 제 2 메모리 칩(300)의 동작에 필요한 신호는 로직 칩(100)의 제 2 메모리 제어 회로(120')로부터 생성되어, 제 2 메모리 제어 회로(120')와 연결된 제 1 관통 전극(164') 및 제 5 관통 전극(260_1)을 통해 제 2 메모리 칩(300)으로 전달될 수 있다. 신호는 제 2 메모리 제어 회로(120')로부터 마이크로 입출력 회로(132')를 통하여 제 1 관통 전극(164')으로 전달될 수 있다.
제 2 메모리 칩(300)의 동작에 필요한 전원은 패키지 기판(400)으로부터 제 2 관통 전극(165') 및 제 5 관통 전극(260_2)을 통해 제 2 메모리 칩(300)으로 전달될 수 있다. 제 1 메모리 칩(200)이 복수개의 제 5 관통 전극들(260)을 갖는 경우, 적어도 하나 이상의 제 5 관통 전극(예를 들어, 260_1 또는 260_2)은 제 1 메모리 칩(200)을 전기적으로 관통할 수 있다.
제 1 메모리 칩(200)의 동작에 필요한 신호는 로직 칩(100)의 메모리 제어 회로(120)로부터 생성되어, 메모리 제어 회로(120)와 연결된 제 1 관통 전극(164)을 통해 제 1 메모리 칩(200)으로 전달될 수 있다. 제 1 메모리 칩(200)의 동작에 필요한 전원은 패키지 기판(400)으로부터 제 2 관통 전극(165)을 통해 제 1 메모리 칩(200)으로 전달될 수 있다.
본 실시예에 의하면, 신호는 메모리 제어 회로들(120, 120')과 메모리 칩들(200, 300)을 연결하는 제 1 관통 전극들(164, 164')을 통해 전달되므로, 로직 칩(100)과 메모리 칩들(200, 300) 사이의 고속 동작이 가능하다. 특히, 제 2 메모리 칩(300)의 신호는 관통 전극들(164', 260_1)을 통해 전달되므로, 도 11의 실시예와 같이 본딩 와이어(380_1)를 통해 전달하는 경우에 비해 신호 전달 경로의 길이가 줄어들 수 있다.
본 실시예에 의하면, 전원은 로직 칩(100)과 전기적으로 절연된 제 2 관통 전극들(165, 165')을 통해 전달되므로, 패키지 기판(400)과 메모리 칩들(200, 300) 사이의 전원 전달 경로의 길이가 줄어들 수 있다. 따라서 고속 동작이 가능할 수 있다. 특히, 제 2 메모리 칩(300)의 전원은 관통 전극들(165', 260_2)을 통해 로직 칩(100) 및 제 1 메모리 칩(200)을 전기적으로 관통하여 전달될 수 있다. 따라서 도 11의 실시예와 같이 본딩 와이어(380_1)를 통해 전달하는 경우에 비해 전원 전송 특성이 개선될 수 있다.
제 1 메모리 칩(200) 및 제 2 메모리 칩(300)이 동일한 전원을 사용하는 경우, 제 1 메모리 칩(200)의 메모리 회로(210')와 연결되는 제 5 관통 전극(260_3)을 통해 제 1 메모리 칩(200)과 제 2 메모리 칩(300)에 동시에 전원이 전달될 수 있다. 제 5 관통 전극(260_3)은 제 1 메모리 칩(200)의 제 2 내부 배선(240)을 통해 메모리 회로(210')와 연결될 수 있다. 제 5 관통 전극(260)은 메모리 회로(210')가 형성되지 않는 영역에 분산되거나 그룹화되어 배치될 수 있다. 예를 들어, 메모리 회로(210')는 관통 전극들 사이에 배치될 수 있다. 또는, 메모리 회로(210')는 제 1 메모리 칩(200)의 가장자리 영역에 배치되고, 제 5 관통 전극(260)은 중앙 영역에 배치될 수 있다.
일례로서, 제 1 메모리 칩(200)과 제 2 메모리 칩(300)은 같은 종류의 메모리 칩일 수 있다. 예를 들어, 제 1 메모리 칩(200)과 제 2 메모리 칩(300)은 로직 칩(100)의 고속 동작을 위한 와이드 입출력 메모리일 수 있다. 제 2 메모리 칩(300)의 도전수단들(370)은 제 1 메모리 칩(200)의 도전수단들(270)의 피치와 같은 피치를 가질 수 있다. 제 5 관통 전극들(260)이 제 2 메모리 칩(300)의 도전수단들(370)과 동일한 피치로 형성되는 경우, 제 2 메모리 칩(300)의 도전 수단들(370)과 수직 방향으로 정렬될 수 있다. 따라서 신호 및/또는 전원의 전달 경로의 길이가 줄어 들어 고속 동작이 가능할 수 있다.
다른 예로서, 제 1 메모리 칩(200)과 제 2 메모리 칩(300)은 다른 종류의 메모리 칩일 수 있다. 제 2 메모리 칩(300)의 도전수단들(370)은 제 1 메모리 칩(200)의 도전수단들(270)의 피치와 다른 피치를 가질 수 있다. 따라서 제 5 관통 전극(260)과, 제 2 메모리 칩(300)의 도전수단(370)의 접속을 위한 접속패드(252)가 이격되어 형성될 수 있다. 이 경우, 제 1 메모리 칩(200)은 제 5 관통 전극(260)과 접속패드(252)의 연결을 위한 제 2 배선패턴(250)을 더 포함할 수 있다. 즉, 제 2 배선패턴(250)을 통해 제 5 관통 전극(260)과 제 2 메모리 칩(300)의 도전수단(370)이 연결될 수 있다.
반도체 장치(1400)는 패키지 기판(400), 로직 칩(100), 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)의 적어도 일부를 덮는 몰딩부(410)를 더 포함할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치(1410)를 보여주는 단면도이다. 도 14의 반도체 장치(1410)는 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)이 각각 제 5 관통 전극(260) 및 제 6 관통 전극(360)을 포함하는 실시예이다. 이하에서, 도 13의 반도체 장치(1400)와 다른 구성에 대해서 주로 설명한다.
도 14를 참조하면, 제 1 메모리 칩(200)과 제 2 메모리 칩(300)이 로직 칩(100) 상에 순차적으로 플립 칩 적층될 수 있다. 예컨데, 제 1 메모리 칩 패드(230)와 제 2 메모리 칩 패드(330)가 로직 칩(100)을 대면하도록 제 1 메모리 칩(200)과 제 2 메모리 칩(300)이 로직 칩(100) 상에 적층될 수 있다. 제 2 메모리 칩(300)의 메모리 회로(210")는 제 2 메모리 칩 패드(330)가 형성된 면의 내측에 개재될 수 있다. 메모리 회로(210")는 제 3 내부 배선(340)을 통해 제 2 메모리 칩 패드(330)와 연결될 수 있다.
제 2 메모리 칩(300)은 제 6 관통 전극(360) 및 본딩 와이어(380_2)를 더 포함할 수 있다. 제 6 관통 전극(360)은 제 2 메모리 칩(300)을 적어도 일부 관통하여 본딩 와이어(380_2)와 제 2 메모리 칩(300)의 메모리 셀(210")을 전기적으로 연결할 수 있다. 제 2 메모리 칩(300)은 본딩 와이어(380_2)의 접속을 위한 본딩 패드(382_2)를 더 포함할 수 있다. 본딩 패드(382_2)는, 제 2 메모리 칩 패드(330)와 반대되는 제 2 메모리 칩(300)의 일면에 마련될 수 있다. 제 6 관통 전극(360)이 본딩 패드(382_2)와 이격된 경우, 제 3 배선패턴(350)을 통해 본딩 패드(382_2)가 제 6 관통 전극(360)과 연결될 수 있다.
제 2 메모리 칩(300)의 동작에 필요한 신호 및/또는 전원은 제 5 관통 전극(260)을 통해 제 2 메모리 칩(300)으로 전달되거나, 또는 본딩 와이어(380_2) 및 제 6 관통 전극(360)을 통해 제 2 메모리 칩(300)에 전달될 수 있다. 예를 들어, 제 2 메모리 칩(300)의 신호 및/또는 전원은 반도체 장치(1410)의 외부 또는 로직 칩(100)에서 생성되어, 제 5 관통 전극(260), 제 2 메모리 칩(300)의 도전수단(370) 및 제 3 내부배선(340)을 통해 메모리 셀(210")로 전달될 수 있다. 제 2 메모리 칩(300)의 신호 및/또는 전원은 반도체 장치(1410) 외부로부터 패키지 기판(400), 로직 칩(100)과 전기적으로 절연된 제 4 관통 전극(168), 본딩 와이어(380_2) 및 제 6 관통 전극(360)을 통해 메모리 셀(210")로 전달될 수 있다. 신호는 제 5 관통 전극(260) 및 도전수단(370)을 통해 전달되고, 전원은 본딩 와이어(380_2) 및 제 6 관통 전극(360)을 통해 전달될 수 있다. 다른 예로, 제 2 메모리 칩(300)이 시스템 코드(system code) 영역 및 매스 데이터(mass data) 영역을 포함하는 경우, 시스템 코드 영역은 제 5 관통 전극(260)과 연결되고, 매스 데이터 영역은 본딩 와이어(380_2)와 연결될 수 있다. 시스템 코드는 제 5 관통 전극(260)을 통해 고속으로 전송되고, 동작 속도에 크게 영향을 받지 않는 데이터는 본딩 와이어(380_2)를 통해 전송될 수 있다.
본 실시예에 따르면, 제 2 메모리 칩(300)의 동작에 필요한 신호 및/또는 전원은 복수개의 경로를 통해 전달될 수 있다. 예컨대, 제 2 메모리 칩(300)은 제 5 관통 전극(260) 및 도전수단(370)으로 이루어진 제 1 경로와, 본딩 와이어(380_2) 및 제 6 관통 전극(360)으로 이루어진 제 2 경로를 통해 신호 및/또는 전원을 공급받을 수 있다. 예를 들어, 신호는 제 1 경로를 통하고, 전원은 제 2 경로를 통해 제 2 메모리 칩(300)에 전달될 수 있다. 이 경우, 도전수단(370) 모두를 신호의 전달에 사용할 수 있다. 따라서, 제 2 메모리 칩(300)이 동시에 입력 또는 출력할 수 있는 신호의 수가 증가하여 고속 동작이 가능하다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치(1420)를 보여주는 단면도이다. 도 15의 반도체 장치(1420)는 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)이 각각 제 5 관통 전극(260) 및 제 6 관통 전극(360)을 포함하는 또 다른 실시예이다. 이하에서, 도 14의 실시예에 따른 반도체 장치(1410)와 다른 구성에 대해서 주로 설명한다.
도 15를 참조하면, 제 1 메모리 칩(200)과 제 2 메모리 칩(300) 로직 칩(100) 상에 순차적으로 적층될 수 있다. 제 1 메모리 칩(200)과 제 2 메모리 칩(300)은 제 1 메모리 칩 패드(230)와 제 2 메모리 칩 패드(330)가 서로 반대 방향을 향하도록 적층될 수 있다. 예를 들어, 제 1 메모리 칩(200)은 제 1 메모리 칩 패드(230)가 로직 칩(100)을 향하도록 로직 칩(100) 상에 플립 칩 적층되고, 제 2 메모리 칩(300)은 제 2 메모리 칩 패드(330)가 로직 칩(100)의 반대 방향을 향하도록 제 1 메모리 칩(200) 상에 적층될 수 있다.
제 2 메모리 칩(300)은 제 6 관통 전극(360') 및 본딩 와이어(380_3)를 더 포함할 수 있다. 제 6 관통 전극(360')은 제 2 메모리 칩(300)을 적어도 일부 관통하여 제 5 관통 전극(260)과 제 2 메모리 칩(300)을 전기적으로 연결할 수 있다. 본딩 와이어(380_3)는 제 4 관통 전극(168)과 제 2 메모리 칩(300)을 전기적으로 연결할 수 있다. 제 2 메모리 칩(300)은 본딩 와이어(380_3)의 접속을 위한 본딩 패드(382_3)를 더 포함할 수 있다. 본딩 패드(382_3)는 제 2 메모리 칩 패드(330)와 같은 면에 형성될 수 있다. 본딩 패드(382_3)는 제 2 메모리 칩 패드(330)의 일부이거나, 제 2 메모리 칩 패드(330)와 제 3 배선패턴(350)을 통해 연결된 별개의 패드일 수 있다.
제 2 메모리 칩(300)의 동작에 필요한 신호 및/또는 전원은 본딩 와이어(380_3) 또는 제 6 관통 전극(360')을 통해 제 2 메모리 칩(300)에 공급될 수 있다. 예를 들어, 제 2 메모리 칩(300)의 신호는 반도체 장치(1420)의 외부 또는 로직 칩(100)에서 생성되어, 제 5 관통 전극(260) 및 제 6 관통 전극(360')을 통해 메모리 셀(210")로 전달될 수 있다. 제 2 메모리 칩(300)의 전원은 반도체 장치(1420) 외부로부터 패키지 기판(400), 로직 칩(100)과 전기적으로 절연된 제 4 관통 전극(168), 본딩 와이어(380_3)를 통해 메모리 회로(210")로 전달될 수 있다. 다른 예로서, 신호가 본딩 와이어(380_3)를 통해 제 2 메모리 칩(300)으로 전달되고, 전원이 제 6 관통 전극(360')을 통해 제 2 메모리 칩(300)으로 전달될 수 있다. 또 다른 예로서, 신호 및/또는 전원의 일부는 본딩 와이어(380_3)를 통해 제 2 메모리 칩(300)으로 전달되고, 다른 일부는 제 6 관통 전극(360)을 통해 제 2 메모리 칩(300)으로 전달될 수 있다.
제 1 메모리 칩(200)과 제 2 메모리 칩(300) 사이에 배선 패턴(350')이 개재될 수 있다. 배선 패턴(350')은 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)의 적어도 일면에 형성될 수 있다. 예를 들어, 배선 패턴(350')은 제 1 메모리 칩(200)의 제 1 메모리 칩 패드(230)와 반대되는 면에 형성되는 재배선 패턴일 수 있다. 제 5 관통 전극(260)과 제 6 관통 전극(360')이 수직 방향으로 정렬되지 않는 경우, 배선 패턴(350')을 통해 서로 전기적으로 연결될 수 있다.
도 15의 실시예에 따르면, 전원은 본딩 와이어(380_3)를 통해 전달되고 신호는 제 6 관통 전극(360')을 통해 전달될 수 있다. 본 실시예에 의하면, 신호 및/또는 전원이 모두 본딩 와이어를 통해 전달되는 경우에 비해 신호의 전달 속도가 개선된 반도체 장치(1420)가 구현될 수 있다. 본 실시예에 의하면, 신호 및/또는 전원이 모두 관통 전극을 통해 전달되는 경우에 비해 관통 전극의 수를 줄일 수 있으므로, 제 2 메모리 칩(300)의 내부 디자인 자유도를 증가시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 모듈(1500)을 나타내는 평면도이다. 도 16을 참조하면, 반도체 모듈(1500)은 모듈 기판(500), 모듈 기판(500) 상의 반도체 패키지(510) 및 외부연결단자(530)를 포함할 수 있다. 모듈 기판(500)은 회로 패턴(502)을 구비하는 인쇄회로기판(Printed Circuit Board)일 수 있다. 반도체 모듈(1500)은 외부연결단자(530)를 통해 반도체 모듈(1500) 외부의 다른 전자 장치와 연결될 수 있다. 반도체 패키지(510)는 도전수단(512)를 통해 모듈 기판(500)과 연결될 수 있다. 도전수단(512)은 예를 들어 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이 (Pin Grid Array; PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 반도체 모듈(1500)은 메모리 패키지(520)을 더 포함할 수 있다. 메모리 패키지(520)는 적층된 복수개의 플래쉬 메모리 칩을 포함할 수 있다.
반도체 패키지(510)는 도 1 내지 도 15에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다. 예를 들어, 반도체 패키지(510)는 도 1의 반도체 장치(1000)를 포함할 있다.
도 1, 도 2 및 도 16을 참조하면, 반도체 패키지(510)의 도전수단(512)은 패키지 기판(400)의 도전수단(408)에 대응될 수 있다. 도전수단(512)은 반도체 패키지(510)의 동작에 필요한 신호 및/또는 전원을 수신하기 위한 복수개의 솔더볼을 포함할 수 있다. 로직 칩(100) 및 메모리 칩(200)의 동작에 필요한 전원은 서로 분리된 외부연결단자(530_1, 530_2, 530_3, 530_4)를 통해 각각 반도체 패키지(510)로 공급될 수 있다.
일례로서, 로직 칩(100)의 동작에 필요한 전원전압(VDD_L)은 제 1 외부연결단자(530_1) 및 제 1 회로패턴(502_1)을 통해 제 1 솔더볼(512_1)로 전달될 수 있다. 제 1 솔더볼(512_1)은 제 1 내부배선(140)의 일부를 통해 로직 칩(100) 내부의 기능 회로와 연결될 수 있다. 로직 칩(100)의 동작에 필요한 접지전압(VSS_L)은 제 2 외부연결단자(530_2) 및 제 2 회로패턴(502_2)을 통해 제 2 솔더볼(512_2)로 전달될 수 있다. 제 2 솔더볼(512_2)은 제 1 내부배선(140)의 다른 일부를 통해 로직 칩(100) 내부의 기능 회로와 연결될 수 있다. 전원전압(VDD_L)의 전달을 위한 제 1 내부배선(140)의 일부와, 접지전압(VDD_L)의 전달을 위한 제 1 내부배선(140)의 다른 일부는 서로 절연될 수 있다.
메모리 칩(200)의 동작에 필요한 전원전압(VDD_M)은 제 3 외부연결단자(530_3) 및 제 3 회로패턴(502_3)을 통해 제 3 솔더볼(512_3)로 전달될 수 있다. 제 3 솔더볼(512_3)은 제 2 관통 전극(165)과 연결되고, 전원전압(VDD_M)은 제 2 관통 전극(165)을 통해 메모리 칩(200)으로 전달될 수 있다. 메모리 칩(200)의 동작에 필요한 접지전압(VSS_M)은 제 4 외부연결단자(530_4) 및 제 4 회로패턴(502_4)을 통해 제 4 솔더볼(512_4)로 전달될 수 있다. 제 4 솔더볼(512_4)은, 전원전압(VDD_M)을 전달하는 제 2 관통 전극(165)과 분리된 또 다른 제 2 관통 전극(165)과 연결될 수 있다.
도 16의 실시예에 따르면, 로직 칩(100)과 메모리 칩(200)의 전원이 독립된 경로를 통해 각각 공급되므로 반도체 패키지(510)의 전원 노이즈를 최소화하고, 따라서 동작 특성이 개선될 수 있다.
도 17은 본 발명의 일 실시예가 적용된 솔리드 스테이트 디스크(Solid State Disk; SSD, 1600)를 보여주는 블록도이다.
도 17을 참조하면, 본 실시예의 SSD(1600)는 호스트(1610)와 인터페이스 하며, SSD 컨트롤러(1620), 버퍼 메모리(1630) 및 메모리 장치(1640)를 포함할 수 있다. SSD 컨트롤러(1620)는 중앙처리장치(1621), 호스트 인터페이스(1622), 버퍼 매니저(1623) 및 메모리 인터페이스(1624)를 포함할 수 있다. 중앙 처리 장치(1621)는 SSD(1600)를 구동하기 위한 펌웨어(Firm ware)에 따라 각각의 구성들을 제어할 수 있다. 예를 들어, 중앙 처리 장치(1621)는 읽기/쓰기 동작에 필요한 다양한 제어 신호를 호스트(1610) 및 메모리 인터페이스(1624)에 전달하고, 버퍼 메모리(1630) 또는 메모리 장치들(1640)에 대한 액세스 동작을 수행할 수 있다. 호스트 인터페이스(1621)는 호스트(1610)와 SSD(1600)와의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(1622)는 호스트(1610)와 SSD(1600)의 인터페이싱을 제공할 수 있다. 버퍼 매니저(1623)는 버퍼 메모리(1630)의 읽기 및 쓰기 동작들을 제어할 수 있다. 예를 들어, 버퍼 메모리(1630)는 대용량의 보조 기억 장치로 사용되는 SSD(1600)에서 충분한 버퍼링 공간을 제공하기 위한 동기식 디램(Synchronous DRAM)을 포함할 수 있다. 메모리 장치들(1630)은 SSD(1600)의 저장 공간을 제공하기 위해 불휘발성 플래시 메모리(flash memory)를 포함할 수 있다. 예를 들어, 메모리 장치들(1630)은 낸드(NAND) 플래시 메모리, 노아(NOR) 플래시 메모리, 피램(PRAM), 엠램(MRAM) 또는 알이램(ReRAM) 중 적어도 하나를 포함할 수 있다. 메모리 장치들(1630)은 데이터 또는 코드 스토리지 메모리일 수 있다. 메모리 장치들(1630)이 코드 스토리지 메모리일 경우, SSD(1600)는 호스트(1610)로부터의 입력 없이 자체적으로 동작할 수 있다. 메모리 인터페이스(1624)는 중앙 처리 장치(1621)의 제어에 따라 메모리 장치들(1630)과 데이터를 교환할 수 있다.
SSD(1600)는 도 1 내지 도 15에 따른 본 발명의 일 실시예의 반도체 장치를 포함할 수 있다. 예를 들어, 도 1의 반도체 장치(1000)에서 로직 칩(100)은 SSD 컨트롤러(1620)를 포함할 수 있고, 메모리 칩(200)은 버퍼 메모리(1630)를 포함할 수 있다. 메모리 장치들(1640)은 도 1의 반도체 장치(1000) 외부에 구비되거나, 도 11의 제 2 메모리 칩(300)에 포함될 수 있다.
본 발명의 SSD(1600)는 멀티미디어 카드(Multi-Media Card; MMC), 보안 디지털 (Secure Digital; SD) 카드, 메모리 스틱(Mermory stick), 아이디 카드(ID card) 또는 스마트 카드(Smart card) 등으로 더 구성될 수 있다.
도 18은 본 발명의 일 실시예가 적용된 메모리 카드(1700)를 보여주는 블록도이다. 도 18의 메모리 카드(1700)는 메모리 컨트롤러(1720)와 메모리 장치(1730) 사이의 인터페이스를 포함한다.
도 18을 참조하면, 메모리 카드(1700)는 하우징(1710) 내에 메모리 컨트롤러(1720)와 메모리(1730)를 포함할 수 있다. 메모리 컨트롤러(1720)와 메모리 장치(1730)는 전기적인 신호를 교환할 수 있다. 예를 들어, 메모리 컨트롤러(1720)의 제어 신호(CTRL)에 따라서 메모리 컨트롤러(1720)와 메모리(1730)는 데이터 신호(DATA)를 주고 받을 수 있다. 이에 따라, 메모리 카드(1700)는 메모리 장치(1730)에 데이터를 저장하거나, 또는 메모리(1730)로부터 데이터를 외부로 출력할 수 있다.
메모리 카드(1700)는 도 1 내지 도 15에 따른 본 발명의 일 실시예의 반도체 장치를 포함할 수 있다. 예를 들어, 도 11의 반도체 장치(1300)에서 로직 칩(100)은 메모리 컨트롤러(1720)를 포함할 수 있고, 제 2 메모리 칩(300)은 메모리(1730)를 포함할 수 있다. 따라서 메모리 컨트롤러(1720)와 메모리(1730)는 하나의 반도체 패키지 내에 구비될 수 있다.
도 19는 본 발명의 일 실시예가 적용되는 전자 시스템(1800)을 나타내는 블록도이다. 도 19의 전자 시스템(1800)은 프로세서(1810), 사용자 인터페이스(1820), 메모리 장치(1830) 및 램(RAM, 1840)을 포함할 수 있다. 프로세서(1810), 사용자 인터페이스(1820) 메모리 장치(1830) 및 램(1840)은 시스템 버스(system bus, 1850)를 통해 서로 통신할 수 있다. 도 19에 도시되지 않았지만, 전자시스템(1800)은 응용 칩셋(Applicatioin chipset), 카메라 이미지 프로세서(Camera Image Processer; CIS), 모뎀(modem) 또는 모바일 디램 등을 더 포함할 수 있다.
도 19를 참조하면, 프로세서(1810)는 프로그램을 실행하고 전자시스템(1800)을 제어하는 역할을 할 수 있다. 메모리 장치(1830)는 프로세서(1810)의 동작 메모리로 사용될 수 있다. 프로세서(1810) 및 램(1840)은 본 발명의 실시예들에 따른 반도체 장치에 포함될 수 있다. 예를 들어, 도 1의 반도체 장치(1000)에서 로직 칩(100)은 프로세서(1810)를 포함할 수 있고, 메모리 칩(200)은 램(1840)을 포함할 수 있다. 메모리 장치(1830)는 도 1의 반도체 장치(1000) 외부에 구비되거나, 도 11의 제 2 메모리 칩(300)에 포함될 수 있다.
도 1 내지 도 19에 따른 본 발명의 일 실시예는 다양한 전자기기들에 적용될 수 있다. 도 20은 본 발명이 모바일 폰(1900)에 적용되는 예를 보여준다. 그 밖에, 본 발명의 다양한 실시예는 게임기, 휴대용 노트북, 네비게이션(navigation), 자동차 또는 가전제품 등에 적용될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (13)

  1. 반도체 기판과, 상기 반도체 기판의 제1 면 상에 배치되는 메모리 제어 회로를 포함하는 로직 칩; 및
    상기 반도체 기판의 제1 면과 대향된 제2 면 상에 배치되는 메모리 칩을 포함하고,
    상기 로직 칩은:
    상기 메모리 제어 회로와 상기 메모리 칩 사이에 개재되도록 상기 반도체 기판을 관통하여, 상기 메모리 제어 회로와 상기 메모리 칩을 전기적으로 연결하는 제1 관통 전극; 및
    상기 반도체 기판을 관통하고, 상기 메모리 제어 회로와 이격되어 상기 메모리 제어 회로와 전기적으로 절연된 제2 관통 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 2 관통 전극은 상기 로직 칩과 전기적으로 절연되고 상기 메모리 칩과 전기적으로 연결되어, 상기 메모리 칩으로 전원을 전달하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 1 관통 전극은 상기 메모리 제어 회로로부터 상기 메모리 칩으로 데이터 신호, 제어 신호 및 어드레스 신호를 포함하는 그룹에서 선택된 어느 하나를 전달하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 로직 칩은 상기 메모리 제어 회로와 상기 제 1 관통 전극을 연결하는 마이크로 입출력 회로를 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 마이크로 입출력 회로는 복수개의 전송 채널을 포함하고, 상기 복수개의 전송 채널 중 적어도 하나의 전송 채널은 상기 제 1 관통 전극과 전기적으로 연결되는 반도체 장치.
  6. 패키지 기판;
    상기 패키지 기판에 플립 칩 본딩되는 반도체 칩; 및
    상기 반도체 칩 상에 적층되는 메모리 칩을 포함하고;
    상기 반도체 칩은:
    상기 패키지 기판과 마주보는 일면 상에 형성된 메모리 제어 회로;
    상기 일면 상에 형성되고 상기 메모리 제어 회로와 절연된 칩 패드;
    일단은 상기 메모리 제어 회로와 전기적으로 연결되고 타단은 상기 일면과 반대되는 타면으로 신장되어 상기 메모리 칩과 전기적으로 연결되는 신호용 관통 전극; 및
    상기 메모리 제어 회로와 이격되어 절연되고, 일단은 상기 칩 패드와 전기적으로 연결되고 타단은 상기 타면으로 신장되어 상기 메모리 칩과 전기적으로 연결되는 전원용 관통 전극을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 칩 패드와 상기 전원용 관통 전극을 연결하는 내부 배선 패턴을 더 포함하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 메모리 칩은 상기 반도체 칩의 상기 타면 상에 적층되는 반도체 장치.
  9. 패키지 기판;
    상기 패키지 기판에 실장되고, 반도체 기판과 상기 반도체 기판의 제1 면 상에 배치되는 제 1 메모리 제어 회로를 포함하는 로직 칩;
    상기 반도체 기판의 제1 면과 대향된 제2 면 상에 적층되는 제 1 메모리 칩; 및
    상기 제 1 메모리 칩에 적층되는 제 2 메모리 칩을 포함하고,
    상기 로직 칩은:
    상기 반도체 기판을 관통하여 상기 제1 메모리 제어 회로와 상기 제1 메모리 칩을 전기적으로 연결하고, 상기 제1 메모리 제어 회로에서 발생된 신호를 상기 제1 메모리 칩으로 전달하는 제1 관통 전극; 및
    상기 반도체 기판을 관통하고, 상기 제1 메모리 제어 회로와 절연된 제2 관통 전극을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 로직 칩은:
    제 2 메모리 제어 회로;
    상기 제 2 메모리 제어 회로와 전기적으로 연결되는 제 3 관통 전극; 및
    상기 제 1 및 상기 제 2 메모리 제어 회로와 전기적으로 절연되는 제 4 관통 전극을;
    더 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제 2 메모리 칩과 상기 로직 칩을 연결하는 본딩 와이어를 더 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제 1 메모리 칩을 적어도 일부 관통하는 제 5 관통 전극을 더 포함하는 반도체 장치.
  13. 제 9항에 있어서,
    상기 제 1 메모리 칩을 적어도 일부 관통하는 신호 관통 전극 및 전원 관통 전극을 포함하고,
    상기 제 2 메모리 칩의 동작에 필요한 신호는 상기 제 1 관통 전극 및 신호 관통 전극을 통해 상기 제 2 메모리 칩으로 전달되고, 상기 제 2 메모리 칩의 동작에 필요한 전원은 상기 제 2 관통 전극 및 전원 관통 전극을 통해 상기 제 2 메모리 칩으로 전달되는 반도체 장치.
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