KR102283330B1 - 반도체 소자 - Google Patents
반도체 소자 Download PDFInfo
- Publication number
- KR102283330B1 KR102283330B1 KR1020170038650A KR20170038650A KR102283330B1 KR 102283330 B1 KR102283330 B1 KR 102283330B1 KR 1020170038650 A KR1020170038650 A KR 1020170038650A KR 20170038650 A KR20170038650 A KR 20170038650A KR 102283330 B1 KR102283330 B1 KR 102283330B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- tunnel junction
- magnetic tunnel
- region
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 230000005291 magnetic effect Effects 0.000 claims abstract description 111
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 230000005415 magnetization Effects 0.000 claims abstract description 36
- 229910052751 metal Inorganic materials 0.000 claims description 80
- 239000002184 metal Substances 0.000 claims description 80
- 239000000463 material Substances 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 23
- 230000006870 function Effects 0.000 claims description 22
- 230000003915 cell function Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 376
- 239000011229 interlayer Substances 0.000 description 73
- 102100035420 DnaJ homolog subfamily C member 1 Human genes 0.000 description 38
- 101000804122 Homo sapiens DnaJ homolog subfamily C member 1 Proteins 0.000 description 38
- 230000002093 peripheral effect Effects 0.000 description 36
- 229910052721 tungsten Inorganic materials 0.000 description 17
- 239000010937 tungsten Substances 0.000 description 17
- 239000010949 copper Substances 0.000 description 13
- 102100025072 Potassium voltage-gated channel subfamily H member 3 Human genes 0.000 description 12
- 101710163355 Potassium voltage-gated channel subfamily H member 3 Proteins 0.000 description 12
- -1 CoCl 2 Inorganic materials 0.000 description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 239000003302 ferromagnetic material Substances 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 101150077012 BEL1 gene Proteins 0.000 description 4
- 229910019236 CoFeB Inorganic materials 0.000 description 4
- 101000785063 Homo sapiens Serine-protein kinase ATM Proteins 0.000 description 4
- 102100020824 Serine-protein kinase ATM Human genes 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 239000002885 antiferromagnetic material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910003321 CoFe Inorganic materials 0.000 description 3
- 229910052692 Dysprosium Inorganic materials 0.000 description 3
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052761 rare earth metal Inorganic materials 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- 229910016629 MnBi Inorganic materials 0.000 description 2
- 229910016964 MnSb Inorganic materials 0.000 description 2
- 102100025067 Potassium voltage-gated channel subfamily H member 4 Human genes 0.000 description 2
- 101710163352 Potassium voltage-gated channel subfamily H member 4 Proteins 0.000 description 2
- 229910020177 SiOF Inorganic materials 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- PGTXKIZLOWULDJ-UHFFFAOYSA-N [Mg].[Zn] Chemical compound [Mg].[Zn] PGTXKIZLOWULDJ-UHFFFAOYSA-N 0.000 description 2
- 230000005290 antiferromagnetic effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910000424 chromium(II) oxide Inorganic materials 0.000 description 2
- AVMBSRQXOWNFTR-UHFFFAOYSA-N cobalt platinum Chemical compound [Pt][Co][Pt] AVMBSRQXOWNFTR-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229920006336 epoxy molding compound Polymers 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229950003063 mitumomab Drugs 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910017231 MnTe Inorganic materials 0.000 description 1
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- QYHKLBKLFBZGAI-UHFFFAOYSA-N boron magnesium Chemical compound [B].[Mg] QYHKLBKLFBZGAI-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- HYXGAEYDKFCVMU-UHFFFAOYSA-N scandium oxide Chemical compound O=[Sc]O[Sc]=O HYXGAEYDKFCVMU-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H01L27/22—
-
- H01L27/224—
-
- H01L43/08—
-
- H01L43/12—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05684—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80053—Bonding environment
- H01L2224/80091—Under pressure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80053—Bonding environment
- H01L2224/80095—Temperature settings
- H01L2224/80096—Transient conditions
- H01L2224/80097—Heating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/9202—Forming additional connectors after the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1431—Logic devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
본 발명은 반도체 소자에 관한 것으로, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고, 상기 제1 반도체 칩은 제1 기판 및 상기 제1 기판 상의 제1 자기터널 접합을 포함하고, 상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판 상의 제2 자기터널접합을 포함하되, 상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도와 다른 반도체 소자가 제공된다.
Description
본 발명은 반도체 소자에 관한 것으로, 상세하게는 임베디드(embedded) 자기 메모리 장치를 포함하는 반도체 소자에 관한 것이다.
메모리 소자 및 논리 소자가 하나의 칩에 함께 집적된 임베디드(embedded) 반도체 소자가 제안되어 왔다. 임베디드 반도체 소자는 사용자의 데이터를 저장하도록 구성되는 메인 메모리 소자 및 사용자가 요구한 특정 기능을 수행하도록 구성되는 기능 회로를 포함할 수 있다.
메인 메모리 소자는, 전원이 공급되지 않은 경우에도, 사용자의 데이터를 유지할 수 있도록, 비휘발성을 갖는 것이 요구된다. 플래시 메모리 소자는 이러한 정보의 비휘발성을 구현할 수 있기 때문에, 종래의 임베디드 반도체 소자의 메인 메모리 소자로서 사용되었다. 하지만, 잘 알려진 것처럼, 상기 플래시 메모리 소자는 느린 동작 속도를 갖기 때문에, 종래의 임베디드 반도체 소자는 빠른 동작 속도의 요구를 충족시키지 못하였다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
전자 산업이 고도로 발전함에 따라, 자기 메모리 장치에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 리텐션 특성이 확보된 비휘발성 메모리 셀과, 빠른 동작 및 저전력을 요구하는 랜덤 엑세스 메모리 셀을 모두 구비한 반도체 소자를 용이하게 제공하는 데 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고, 상기 제1 반도체 칩은 제1 기판 및 상기 제1 기판 상의 제1 자기터널 접합을 포함하고, 상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판 상의 제2 자기터널접합을 포함하되, 상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도와 다르다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고, 상기 제1 반도체 칩은: 제1 영역 및 제2 영역을 포함하는 제1 기판;
상기 제1 영역 상의 제1 메모리 구조체; 및 상기 제2 영역 상의 제1 로직 구조체를 포함하고, 상기 제2 반도체 칩은: 제3 영역 및 제4 영역을 포함하는 제2 기판; 상기 제3 영역 상의 제2 메모리 구조체; 및 상기 제4 영역 상의 제2 로직 구조체를 포함하되, 상기 제1 메모리 구조체의 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 구조체의 제2 메모리 셀은 RAM(random access memory) 셀로 기능하도록 구성된다.
본 발명의 실시예들에 따르면, 칩 적층체를 구성하는 반도체 칩들의 메모리 셀들은 서로 다른 스위칭 특성을 갖는 자기터널접합들을 각각 포함할 수 있다. 그 결과, 리텐션(retention) 특성이 확보된 비휘발성 메모리 셀과, 빠른 동작 및 저전력을 요구하는 랜덤 엑세스 메모리 셀을 모두 구비한 반도체 소자의 제공이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 블록도이다.
도 2a 및 도 2b는 도 1의 메모리 구조체들의 단위 메모리 셀들을 설명하기 위한 도면들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다.
도 4a는 도 1의 제1 메모리 구조체의 일부를 나타내는 단면도이고, 도 4b 및 도 4c는 도 4a의 A 부분에 대응하는 확대도들이다.
도 5a는 도 1의 제2 메모리 구조체의 일부를 나타내는 단면도이고, 도 5b 및 도 5c는 도 5의 B 부분에 대응하는 확대도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 7은 도 6의 칩 적층체를 설명하기 위한 것으로, 도 6의 M 부분에 대응하는 확대 단면도이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 칩 적층체의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 13은 도 12의 칩 적층체를 설명하기 위한 것으로, 도 12의 M 부분에 대응하는 확대 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 15는 본 발명의 실시예들에 따른 칩 적층체를 설명하기 위한 것으로, 도 15의 M 부분에 대응하는 확대 단면도이다.
도 2a 및 도 2b는 도 1의 메모리 구조체들의 단위 메모리 셀들을 설명하기 위한 도면들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다.
도 4a는 도 1의 제1 메모리 구조체의 일부를 나타내는 단면도이고, 도 4b 및 도 4c는 도 4a의 A 부분에 대응하는 확대도들이다.
도 5a는 도 1의 제2 메모리 구조체의 일부를 나타내는 단면도이고, 도 5b 및 도 5c는 도 5의 B 부분에 대응하는 확대도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 7은 도 6의 칩 적층체를 설명하기 위한 것으로, 도 6의 M 부분에 대응하는 확대 단면도이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 칩 적층체의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 13은 도 12의 칩 적층체를 설명하기 위한 것으로, 도 12의 M 부분에 대응하는 확대 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 15는 본 발명의 실시예들에 따른 칩 적층체를 설명하기 위한 것으로, 도 15의 M 부분에 대응하는 확대 단면도이다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 블록도이다.
도 1을 참조하면, 반도체 소자(1)는 칩 적층체(20)를 구성하는 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)은 수직적으로 적층되어 서로 결합 및 전기적으로 연결될 수 있다. 일 실시예들에 따르면, 제1 및 제2 반도체 칩들(CH1, CH2)은 웨이퍼 온 웨이퍼(wafer on wafer) 본딩 방식, 칩 온 웨이퍼(chip on wafer) 본딩 방식, 또는 칩 온 칩(chip on chip) 본딩 방식으로 서로 결합될 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 서로 다른 종류의 반도체 칩들일 수 있다. 일 예로, 제1 반도체 칩(CH1)은 임베디드(embedded)된 가변 저항 메모리 셀들을 포함하는 로직 칩이고, 제2 반도체 칩(CH2)은 비휘발성 메모리 셀의 특성을 갖는 가변 저항 메모리 소자들을 포함하는 메모리 칩일 수 있다. 다른 예로, 제1 및 제2 반도체 칩들(CH1, CH2)은 임베디드된 가변 저항 메모리 셀들을 각각 포함하되, 서로 다른 기능을 수행하는 로직 칩들일 수 있다.
상세하게, 제1 반도체 칩(CH1)은 제1 기판 상에 배치되는 제1 메모리 구조체(MS1) 및 제1 로직 구조체(LS1)를 포함할 수 있고, 제2 반도체 칩(CH2)은 제2 기판 상에 배치되는 제2 메모리 구조체(MS2) 및 제2 로직 구조체(LS2)를 포함할 수 있다. 메모리 구조체들(MS1, MS2)의 각각은 메모리 셀 어레이를 포함할 수 있다. 예컨대, 메모리 셀 어레이는 2차원 또는 3차원적으로 배열된 복수의 메모리 셀들 및 복수의 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들 및 소스 라인들을 포함할 수 있다. 메모리 셀들의 각각은 메모리 소자 및 선택 소자를 포함할 수 있다. 본 발명의 실시예들에 따르면, 메모리 소자는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭 될 수 있는 가변 저항 소자일 수 있다. 선택 소자는 메모리 소자를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예컨대, 선택 소자는 PMOS 또는 NMOS 전계효과 트랜지스터로 구성될 수 있다.
로직 구조체들(LS1, LS2)의 각각은, 소정의 논리 동작을 수행하기 위한 로직 회로들 및/또는 메모리 셀들의 구동을 위한 주변 회로들을 포함할 수 있다. 로직 회로들은 예컨대, 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 로직 셀들을 포함할 수 있다. 주변 회로들은 메모리 셀의 구동(예컨대, 읽기 또는 쓰기 동작)을 위한 행 디코더, 열 선택 회로, 읽기/쓰기 회로, 및/또는 제어 로직을 포함할 수 있다. 예컨대, 로직 구조체(LS)는 로직 회로들 및/또는 주변 회로들을 구성하는 CMOS 트랜지스터들, 저항, 캐패시터 및/또는 배선 구조체를 포함할 수 있다.
도 2a 및 도 2b는 도 1의 메모리 구조체들의 단위 메모리 셀들을 설명하기 위한 도면들이다. 이하, 제1 메모리 구조체(MS1)의 단위 메모리 셀은 제1 메모리 셀(MC1)로 지칭하고, 제2 메모리 구조체(MS2)의 단위 메모리 셀은 제2 메모리 셀(MC2)로 지칭한다. 먼저, 제1 메모리 셀(MC1)에 대해 설명한다.
도 2a를 참조하면, 제1 메모리 셀(MC1)은 제1 메모리 소자(ME1) 및 제1 선택 트랜지스터(SE1)를 포함할 수 있다. 제1 메모리 소자(ME1)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 제1 메모리 소자(ME1)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 예컨대, 제1 메모리 소자(ME1)는 제1 자기터널접합(MTJ1)을 포함하는 자기기억 소자일 수 있다.
일 실시예에 따르면, 제1 자기터널접합(MTJ1)은 고정층(PL), 자유층(FL) 및 이들 사이에 개재된 터널 배리어층(TBL)을 포함할 수 있다. 고정층(PL)은 일 방향으로 고정된 자화방향을 갖고, 자유층(FL)은 고정층(PL)의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화방향을 갖는다. 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL)과 자유층(FL)의 자화방향들에 따라 달라질 수 있다. 제1 자기터널접합(MTJ1)에서 고정층(PL)과 자유층(FL)의 자화 방향이 평행한 경우, 제1 자기터널접합(MTJ1)은 낮은 저항 상태를 가지며, 제1 데이터에 상응하는 '0'이 기입될 수 있다. 이와 달리, 제1 자기터널접합(MTJ1)에서 고정층(PL)과 자유층(FL)의 자화 방향이 반평행한 경우, 제1 자기터널접합(MTJ1)은 높은 저항 상태를 가지며, 제2 데이터에 상응하는 '1'이 기입될 수 있다.
제1 선택 트랜지스터(SE1)의 게이트 전극은 상응하는 제1 워드 라인(WL1)에 연결될 수 있으며, 제1 선택 트랜지스터(SE1)의 제1 단자는 제1 도전 라인(CL1)에 전기적으로 연결되고, 제1 선택 트랜지스터(SE1)의 제2 단자는 제1 자기터널접합(MTJ1)을 통해 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다. 일 예로, 제1 도전 라인(CL1)은 제1 선택 트랜지스터(SE1)의 소스(source)에 전기적으로 연결되는 소스 라인에 해당하고, 제2 도전 라인(CL2)은 제1 선택 트랜지스터(SE1)의 드레인(drain)에 전적으로 연결되는 비트 라인에 해당할 수 있다. 이와 달리, 제1 도전 라인(CL1)이 비트 라인에 해당하고, 제2 도전 라인(CL2)이 소스 라인에 해당할 수도 있다. 비트 라인을 통해 인가되는 쓰기 전압에 의해 제1 메모리 소자(ME1)에 데이터가 기입될 수 있고, 비트 라인을 통해 인가되는 읽기 전압에 의해 제1 메모리 소자(ME1) 내 저장된 데이터가 판독될 수 있다.
본 예에서, 자유층(FL)이 제2 도전 라인(CL2)에 연결되고, 고정층(PL)이 제1 선택 트랜지스터(SE1)에 연결되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도시된 바와 달리, 고정층(PL)이 제2 도전 라인(CL2)에 연결되고, 자유층(FL)이 제1 선택 트랜지스터(SE1)에 연결될 수 있다. 이하, 제1 자기터널접합(MTJ1)에 대해 도 3a 및 도 3b를 참조하여 상세히 설명한다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다. 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들에 의존적일 수 있다. 예를 들면, 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 제1 자기터널접합(MTJ1)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 3a를 참조하면, 고정층(PL) 및 자유층(FL)은 자화 방향이 터널 배리어층(TBL)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이 경우, 고정층(PL)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 일 실시예에 따르면, 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 다른 실시예에 따르면, 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 한편, 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
자유층(FL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FL)은 강자성 물질을 포함할 수 있다. 일 예로, 자유층(FL)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
자유층(FL)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 강자성 물질을 포함하는 층들과 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어층(TBL)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어층(TBL)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어층(TBL)은 복수의 층들을 포함할 수 있다. 터널 배리어층(TBL)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 3b를 참조하면, 고정층(PL) 및 자유층(FL)은 자화 방향이 터널 배리어층(TBL)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이 경우, 고정층(PL) 및 자유층(FL)의 각각은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
고정층(PL) 및 자유층(FL)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 내재적 수평 자화 특성은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 자성층의 자화 방향은 터널 배리어층(TBL)의 상면과 실질적으로 평행할 수 있다.
일 예로, 고정층(PL) 및 자유층(FL)의 각각은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 또한, 고정층(PL) 및 자유층(FL)의 각각은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 CoFe 또는 NiFe를 포함하되, 보론(B)을 더 포함할 수 있다. 이에 더하여, 고정층(PL) 및 자유층(FL)의 포화 자화량을 낮추기 위해, 고정층(PL) 및 자유층(FL)의 각각은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
계속해서 도 2b를 참조하면, 제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 동일/유사한 구조를 가질 수 있다. 구체적으로, 제2 메모리 셀(MC2)은 메모리 소자로서 제2 자기터널접합(MTJ2) 및 선택 소자로서 제2 선택 트랜지스터(SE2)를 포함할 수 있다. 제2 선택 트랜지스터(SE2)의 게이트 전극은 상응하는 제2 워드 라인(WL2)에 연결되며, 제2 선택 트랜지스터(SE2)의 제1 단자는 제3 도전 라인(CL3)에 전기적으로 연결되고, 제2 선택 트랜지스터(SE2)의 제2 단자는 제2 자기터널접합(MTJ2)을 통해 제4 도전 라인(CL4)에 전기적으로 연결될 수 있다. 제3 및 제4 도전 라인들(CL3, CL4) 중 하나는 소스 라인에 해당하고, 다른 하나는 비트라인에 해당할 수 있다. 제2 자기터널접합(MTJ2)은 고정층(PLa), 자유층(FLa) 및 이들 사이에 개재된 터널 배리어층(TBLa)을 포함할 수 있다. 제2 자기터널접합(MTJ2)의 고정층(PLa), 자유층(FLa) 및 터널 배리어층(TBLa)은 각각 제1 자기터널접합(MTJ1)의 고정층(PL), 자유층(FL) 및 터널 배리어층(TBL)과 동일 또는 유사한 물질을 포함할 수 있다. 즉, 제2 자기터널접합(MTJ2)은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자 형태로 구현될 수 있다.
본 발명에 개념에 따르면, 제1 및 제2 메모리 셀들(MC1, MC2) 중 하나는 비휘발성 메모리 (non-volatile memory, NVM) 셀로 기능할 수 있고, 다른 하나는 랜덤 엑세스 메모리(random access memory, RAM) 셀로 기능할 수 있다. 예컨대, 제1 메모리 셀(MC1)은 NVM 셀로 기능하고, 제2 메모리 셀(MC2)은 RAM 셀로 기능할 수 있다. 구체적으로, 제1 자기터널접합(MTJ1)이 저저항 상태에서 고저항 상태로(또는 고저항 상태에서 저저항 상태로) 스위칭되기 위해 요구되는 임계 전류(또는 전압, 시간 등)의 값은, 제2 자기터널접합(MTJ2)이 저저항 상태에서 고저항 상태로(또는 고저항 상태에서 저저항 상태로) 스위칭되기 위해 요구되는 임계 전류(또는 전압, 시간 등)의 값보다 클 수 있다. 즉, 제1 자기터널접합(MTJ1)의 자화 반전을 위해 요구되는 임계 전류 밀도는, 제2 자기터널접합(MTJ2)의 자화 반전을 위해 요구되는 임계 전류 밀도보다 클 수 있다. 이에 따라, 제2 자기터널접합(MTJ2)은 제1 자기터널접합(MTJ1)보다 용이하게 스위칭될 수 있고, 제1 자기터널접합(MTJ1)은 제2 자기터널접합(MTJ2)보다 높은 리텐션(retention) 특성을 가질 수 있다. 이하, 제1 메모리 셀(MC1)이 NVM(non-volatile memory) 셀로 기능하고, 제2 메모리 셀(MC2)이 RAM(random access memory) 셀로 기능하는 것을 기준으로 설명한다.
도 4a는 도 1의 제1 메모리 구조체의 일부를 나타내는 단면도이고, 도 4b 및 도 4c는 도 4a의 A 부분에 대응하는 확대도들이다. 도 5a는 도 1의 제2 메모리 구조체의 일부를 나타내는 단면도이고, 도 5b 및 도 5c는 도 5의 B 부분에 대응하는 확대도들이다. 먼저 제1 메모리 구조체에 대해 설명한다.
도 4a를 참조하면, 제1 기판(100)이 제공될 수 있다. 제1 기판(100)은 예컨대, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 반도체 기판일 수 있다. 제1 기판(100)에는 제1 메모리 셀들(MC1, 도 2a 참조)의 선택 소자들에 해당하는 제1 선택 트랜지스터들(SE1)이 제공될 수 있다.
제1 기판(100) 상에 제1 선택 트랜지스터들(SE1)을 덮는 제1 층간 절연막(110)이 배치될 수 있다. 제1 층간 절연막(110) 내에는 제1 도전 패턴들(112) 및 제1 셀 콘택들(114)이 제공될 수 있다. 제1 도전 패턴들(112)의 각각은 그 아래의 제1 셀 콘택(114)을 통해 제1 선택 트랜지스터(SE1)와 전기적으로 연결될 수 있다. 일 실시예들에 따르면, 제1 도전 패턴들(112)은 아일랜드 형태로 2차원적으로 배치될 수 있다. 제1 도전 패턴들(112)의 상면들은 제1 층간 절연막(110)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 내에는 제2 도전 패턴들(122) 및 제1 셀 비아들(124)이 제공될 수 있다. 제1 셀 비아들(124)의 각각은 수직적으로 서로 이격된 제1 및 제2 도전 패턴들(112, 122)을 연결할 수 있다. 제2 도전 패턴들(122)의 상면들은 제2 층간 절연막(120)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 제1 및 제2 층간 절연막들(110, 120)의 각각은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 도전 패턴들(112, 122) 및 셀 콘택 및 비아들(114, 124)은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다. 도시하지는 않았지만, 제1 및 제2 층간 절연막들(110, 120) 사이에는 식각 정지막이 개재될 수 있다. 식각 정지막은 예컨대, 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다. 또한, 제1 층간 절연막(110) 또는 제2 층간 절연막(120) 내에는 제1 하부 도전 라인들(미도시)이 배치될 수 있다. 제1 하부 도전 라인들(미도시)은 제1 도전 패턴(112) 또는 제2 도전 패턴(122)과 동일한 물질을 포함할 수 있다. 제1 하부 도전 라인들(미도시)은 도 2a를 참조하여 설명한 제1 도전 라인(CL1)에 해당할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 배치될 수 있고, 제3 층간 절연막(130) 내에는 제1 하부 전극 콘택들(BEC1), 제1 메모리 소자들(ME1) 및 제1 상부 도전 라인들(140)이 배치될 수 있다. 일 실시예에 따르면, 제3 층간 절연막(130)은 제2 층간 절연막(120) 상에 차례로 적층된 제1 몰드 절연막(132), 제1 보호 절연막(134) 및 제2 몰드 절연막(136)을 포함할 수 있다.
상세하게, 제1 몰드 절연막(132) 내에 제1 하부 전극 콘택들(BEC1)이 배치될 수 있다. 제1 하부 전극 콘택들(BEC1)은 제2 도전 패턴들(122)에 각각 접속될 수 있다. 제1 하부 전극 콘택들(BEC1)의 각각은 금속(예컨대, 텅스텐, 알루미늄, 티타늄 또는 탄탈륨), 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물) 및 금속-반도체 화합물(예컨대, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 몰드 절연막(132) 상에 제1 하부 전극 콘택들(BEC1)과 접속하는 제1 메모리 소자들(ME1)이 배치될 수 있다. 일 실시예에 따르면, 제1 메모리 소자들(ME1)의 각각은 제1 하부 전극(BE1), 제1 자기터널접합(MTJ1) 및 제1 상부 전극(TE1)을 포함할 수 있다. 제1 하부 전극(BE1)은 제1 하부 전극 콘택(BEC1)과 제1 자기터널접합(MTJ1) 사이에 배치되고, 제1 상부 전극(TE1)은 제1 자기터널접합(MTJ1)과 제1 상부 도전 라인(140) 사이에 배치될 수 있다. 제1 하부 전극(BE1)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물) 및 희토류 금속(일 예로, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다. 제1 상부 전극(TE1)은 금속(일 예로, 텅스텐, 티타늄, 탄탈륨, 또는 알루미늄) 및 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 제1 자기터널접합(MTJ1)은 고정층(PL), 자유층(FL) 및 이들 사이에 개재된 터널 배리어층(TBL)을 포함할 수 있다. 고정층(PL), 자유층(FL) 및 터널 배리어층(TBL)의 구성 물질에 대해서는 도 2a, 도 3a 및 도 3b를 참조하여 설명하였으므로 자세한 설명은 생략한다. 제1 메모리 소자들(ME1)의 각각은 그 아래의 제1 하부 전극 콘택(BEC1)을 통해 제2 도전 패턴(122)과 전기적으로 연결될 수 있다. 한편, 도시된 바와 달리, 제1 몰드 절연막(132)의 상면은, 제1 메모리 소자들(ME1)과 중첩되지 않는 영역에서, 제1 기판(100)을 향하여 리세스 될 수 있다.
제1 메모리 소자들(ME1)의 상면 상에 제1 상부 도전 라인들(140)이 배치될 수 있다. 제1 상부 도전 라인들(140)의 각각은 그 아래의 제1 메모리 소자(ME1)에 직접 접속될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 상부 도전 라인들(140)은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다. 제1 상부 도전 라인(140)은 도 2a를 참조하여 설명한 제2 도전 라인(CL2)에 해당할 수 있다. 예컨대, 제1 하부 도전 라인(미도시)은 소스 라인으로 기능할 수 있고, 제1 상부 도전 라인(140)은 비트 라인으로 기능할 수 있다.
제1 몰드 절연막(132) 상에 제2 몰드 절연막(136)이 배치되어 제1 메모리 소자들(ME1)의 측벽들 및 제1 상부 도전 라인들(140)의 측벽들을 덮을 수 있다. 제1 상부 도전 라인들(140)은 제2 몰드 절연막(136)의 상면과 실질적으로 동일한 높이를 갖는 상면을 가질 수 있다. 즉, 제2 몰드 절연막(136) 및 제1 상부 도전 라인들(140)의 상면들은 공면을 이룰 수 있다. 제1 보호 절연막(134)은 제1 메모리 소자들(ME1)의 측벽들과 제2 몰드 절연막(136) 사이 및 제1 몰드 절연막(132)과 제2 몰드 절연막(136) 사이에 개재될 수 있다. 제1 및 제2 몰드 절연막들(132, 136)은 예컨대, 실리콘 산화물을 포함할 수 있고, 제1 보호 절연막(134)은 예컨대, 실리콘 질화물을 포함할 수 있다. 도시하지는 않았지만, 제2 및 제3 층간 절연막들(120, 130) 사이에는 식각 정지막(미도시)이 개재될 수 있다.
제2 메모리 구조체(MS2)는 제1 메모리 구조체(MS1)와 유사한 구조를 가질 수 있다. 도 5a를 참조하면, 제2 메모리 구조체(MS2)는 제2 기판(200) 상에 차례로 적층된 층간 절연막들(210, 220, 230)과, 층간 절연막들(210, 220, 230) 내에 제공되는 제3 및 제4 도전 패턴들(212, 222), 제2 셀 콘택 및 비아들(214, 224), 제2 메모리 소자들(ME2) 및 제2 상부 도전 라인들(240)을 포함할 수 있다. 제2 기판(200)은 제1 기판(100)과 동일한 반도체 기판일 수 있으며, 제2 기판(200)에는 제2 메모리 셀들(MC2, 도 2b 참조)의 선택 소자에 해당하는 제2 선택 트랜지스터들(SE2)이 제공될 수 있다.
층간 절연막들(210, 220, 230)은 제2 기판(200) 상에 차례로 적층된 제4 층간 절연막(210), 제5 층간 절연막(220) 및 제6 층간 절연막(230)을 포함할 수 있다. 제3 도전 패턴들(212)은 제4 층간 절연막(210) 내에 배치되고, 제4 도전 패턴들(222)은 제5 층간 절연막(220) 내에 배치될 수 있다. 또한, 제3 도전 패턴들(212)의 상면들은 제4 층간 절연막(210)의 상면과 실질적으로 동일한 높이를 가질 수 있고, 제4 도전 패턴들(222)의 상면들은 제5 층간 절연막(220)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 제2 셀 콘택들(214)은 제4 층간 절연막(210) 내에 배치되어 제3 도전 패턴들(212)과 제2 선택 트랜지스터들(SE2)을 전기적으로 각각 연결할 수 있다. 제2 셀 비아들(224)은 제5 층간 절연막(220) 내에 배치되어 수직적으로 서로 이격된 제3 및 제4 도전 패턴들(212, 222)의 쌍들을 각각 연결할 수 있다. 제4 및 제5 층간 절연막들(210, 220)의 각각은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 제3 및 제4 도전 패턴들(212, 222)은 제1 메모리 구조체(MS1)의 제1 및 제2 도전 패턴들(112, 122)과 동일한 물질을 포함할 수 있고, 제2 셀 콘택 및 비아들(214, 224)은 제1 메모리 구조체(MS1)의 제1 셀 콘택 및 비아들(114, 124)과 동일한 물질을 포함할 수 있다. 예컨대, 제3 및 제4 도전 패턴들(212, 222)과, 제2 셀 콘택 및 비아들(214, 224)의 각각은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다. 도시하지는 않았지만, 제4 및 제5 층간 절연막들(210, 220) 사이에는 식각 정지막이 개재될 수 있다. 식각 정지막은 예컨대, 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다. 또한, 제4 층간 절연막(210) 또는 제5 층간 절연막(220) 내에는 제2 하부 도전 라인들(미도시)이 배치될 수 있다. 제2 하부 도전 라인들(미도시)은 제3 도전 패턴(212) 또는 제4 도전 패턴(222)과 동일한 물질을 포함할 수 있다. 제2 하부 도전 라인들(미도시)은 도 2b를 참조하여 설명한 제3 도전 라인(CL3)에 해당할 수 있다.
제6 층간 절연막(230) 내에 제2 메모리 소자들(ME2) 및 제2 상부 도전 라인들(240)이 배치될 수 있다. 제2 메모리 소자들(ME2)은 아일랜드 형태로 배치될 수 있다. 일 실시예에 따르면, 제2 메모리 소자들(ME2)의 각각은 제2 하부 전극(BE2), 제2 자기터널접합(MTJ2) 및 제2 상부 전극(TE2)을 포함할 수 있다. 제2 하부 전극(BE2) 및 제2 상부 전극(TE2)은 각각 제1 자기터널접합(MTJ1)의 제1 하부 전극(BE1) 및 제1 상부 전극(TE1)과 동일한 물질을 포함할 수 있다. 제2 자기터널접합(MTJ2)의 고정층(PLa), 터널 배리어층(TBLa) 및 자유층(FLa)은 각각 제1 자기터널접합(MTJ1)의 고정층(PL), 터널 배리어층(TBL) 및 자유층(FL)과 동일/유사한 물질을 포함할 수 있다.
제2 상부 도전 라인들(240)은 제2 메모리 소자들(ME2)의 상면 상에 각각 배치되어 그 아래의 제2 메모리 소자(ME2)와 직접 접속될 수 있다. 제2 상부 도전 라인(240)은 도 2b를 참조하여 설명한 제4 도전 라인(CL4)에 해당할 수 있다. 예컨대, 제2 하부 도전 라인(미도시)은 소스 라인으로 기능할 수 있고, 제2 상부 도전 라인(240)은 비트 라인으로 기능할 수 있다.
제6 층간 절연막(230)은 차례로 적층된 제3 몰드 절연막(232), 제2 보호 절연막(234) 및 제4 몰드 절연막(236)을 포함할 수 있다. 제2 하부 전극 콘택(BEC2)은 제3 몰드 절연막(232)을 관통하여, 제2 메모리 소자(ME2)와 제4 도전 패턴(222)을 연결할 수 있다. 제2 하부 전극 콘택(BEC2)은 제1 하부 전극 콘택(BEC1)과 동일한 물질을 포함할 수 있다. 도시된 바와 달리, 제3 몰드 절연막(232)의 상면은, 제2 메모리 소자들(ME2)과 중첩되지 않는 영역에서, 제2 기판(200)을 향하여 리세스 될 수 있다. 제4 몰드 절연막(236)은 제3 몰드 절연막(232)의 상에 배치되어 제2 메모리 소자들(ME2)의 측벽들 및 제2 상부 도전 라인들(240)의 측벽들을 덮을 수 있다. 제2 상부 도전 라인들(240)은 제4 몰드 절연막(236)의 상면과 실질적으로 동일한 높이를 갖는 상면을 가질 수 있다. 제2 보호 절연막(234)은 제2 메모리 소자들(ME2)의 측벽들과 제4 몰드 절연막(236) 사이 및 제3 몰드 절연막(232)과 제4 몰드 절연막(236) 사이에 개재될 수 있다. 제3 및 제4 몰드 절연막들(232, 236)은 예컨대, 실리콘 산화물을 포함할 수 있고, 제2 보호 절연막(234)은 예컨대, 실리콘 질화물을 포함할 수 있다. 도시하지는 않았지만, 제5 및 제6 층간 절연막들(220, 230) 사이에는 식각 정지막(미도시)이 개재될 수 있다.
전술한 바와 같이, 제1 메모리 셀(MC1)은 NVM 셀로 기능하고 제2 메모리 셀(MC2)은 RAM 셀로 기능할 수 있도록 구현될 수 있다. 제1 메모리 셀(MC1)이 NVM 셀로 기능하기 위해서는 제1 자기터널접합(MTJ1)의 높은 리텐션 특성이 요구되고, 제2 메모리 셀(MC2)은 RAM 셀로 기능하기 위해서는 제2 자기터널접합(MTJ2)이 낮은 스위칭 전류를 가질 것이 요구된다. 일반적으로 자기터널접합의 스위칭 특성 및 리텐션 특성은 트레이드 오프(trade-dff)의 관계를 가질 수 있다. 서로 상충되는 특성의 구현을 위해 제1 및 제2 자기터널접합들(MTJ1, MTJ2)을 구성하는 박막들의 구조 및/또는 물질은 상이하도록 구현될 수 있다. 즉, 제1 자기터널접합(MTJ1)은 상대적으로 높은 자화 반전 임계 전류 밀도를 갖고, 제2 자기터널접합(MTJ2)은 제1 자기터널접합(MTJ1)보다 낮은 보다 자화 반전 임계 전류 밀도를 갖도록 구현될 수 있다. 이를 달성하기 위해, 자유층들(FL, FLa)의 부피 또는 물질이 조절될 수 있다. 이에 대해, 도 4b, 도 4c, 도 5b, 및 도 5c를 참조하여 상세히 설명한다.
일 실시예에 따르면, 제1 자기터널접합(MTJ1)의 자유층(FL)은 제2 자기터널접합(MTJ2)의 자유층(FLa)보다 큰 부피를 가질 수 있다. 일 예로, 도 4b 및 도 5b에 도시된 바와 같이, 제1 자기터널접합(MTJ1)의 제1 폭(W1, 혹은 제1 직경)은 제2 자기터널접합(MTJ2)의 제2 폭(W2, 혹은 제2 직경)보다 클 수 있다. 여기서, 제1 자기터널접합(MTJ1)의 제1 폭(W1)은 두 자성층들(PL, FL) 사이에 개재된 터널 배리어층(TBL)의 최소 폭(달리 얘기하면, 자유층(FL)의 최대 폭)으로 정의될 수 있고, 제2 자기터널접합(MTJ2)의 제2 폭(W2)은 두 자성층들(PLa, FLa) 사이에 개재된 터널 배리어층(TBLa)의 최소 폭(달리 얘기하면, 자유층(FLa)의 최대 폭)으로 정의될 수 있다. 이 경우, 자유층들(FL, FLa)의 두께들(t1, t2) 및/또는 자유층들(FL, FLa)에 포함된 물질들은 서로 동일할 수 있다. 다른 예로, 제1 자기터널접합(MTJ1)의 자유층(FL)의 제1 두께(t1)는 제2 자기터널접합(MTJ2)의 자유층(FLa)의 제2 두께(t2)보다 클 수 있다. 이 경우, 자기터널접합들(MTJ1, MTJ2)의 폭들(W1, W2) 및/또는 자유층들(FL, FLa)에 포함된 물질들은 서로 동일할 수 있다.
다른 실시예에 따르면, 제1 자기터널접합(MTJ1)의 자유층(FL)은 제2 자기터널접합(MTJ2)의 자유층(FLa)보다 포화 자화량이 큰 물질을 포함할 수 있다 일 예로, 자유층들(FL, FLa)의 각각이 코발트(Co), 철(Fe), 보론(B)을 포함하는 경우, 자유층(FL) 내의 보론의 함유량(예컨대, 원자 농도)은 자유층(FLa) 내의 보론의 함유량(예컨대, 원자 농도)보다 클 수 있다. 즉, 자유층(FL)이 CoaFebBc를 포함하고, 자유층(FLa)이 CoxFeyBz을 포함하는 경우, c>z 일 수 있다(이 때, a=x, b=y일 수 있으나, 이에 한정되는 것은 아니다.). 다른 예로, 자유층(FL)은 CoFeB층 및 Ni-CoFeB층의 이중층으로 이루어지는 반면, 자유층(FLa)은 CoFeB층의 단일층으로 이루어질 수 있다. 자유층(FL)이 자유층(FLa)보다 포화 자화량이 큰 물질을 포함하는 경우, 자기터널접합들(MTJ1, MTJ2)의 폭들(W1, W2) 및/또는 자유층들(FL, FLa)의 두께들(t1, t2)은 서로 동일할 수 있으나, 이에 한정되는 것은 아니다.
또 다른 실시예에 따르면, 도 4c 및 도 5c에 도시된 바와 같이, 제1 자기터널접합(MTJ1)은 자유층(FL)과 제1 상부 전극(TE1) 사이의 서브 산화층(SO)을 더 포함하고, 제2 자기터널접합(MTJ2)은 자유층(FLa)과 제2 상부 전극(TE2) 사이의 서브 산화층(SOa)을 더 포함할 수 있다. 서브 산화층들(SO, SOa)은 서로 동일한 금속 산화물을 포함할 수 있다. 예컨대, 서브 산화층들(SO, SOa)은 탄탈륨 산화물, 티타늄 산화물, 텅스텐 산화물, 하프늄 산화물, 지르코늄 산화물, 스칸듐 산화물, 니오븀 산화물, 또는 바나듐 산화물 중에서 적어도 하나를 포함할 수 있다. 본 예에서, 서브 산화층(SO)의 제3 두께(t3)는 서브 산화층(SOa)의 제4 두께(t4)보다 클 수 있다. 서브 산화층의 두께가 클수록 자유층의 계면 수직 자기 이방성이 증가하여 자기터널접합의 리텐션 특성은 증대될 수 있다.
본 발명의 실시예들에 따르면, 칩 적층체를 구성하는 반도체 칩들의 메모리 셀들은 서로 다른 스위칭 특성을 갖는 자기터널접합들을 각각 포함할 수 있다. 그 결과, 리텐션(retention) 특성이 확보된 비휘발성 메모리 셀과, 빠른 동작 및 저전력을 요구하는 랜덤 엑세스 메모리 셀을 모두 구비한 반도체 소자의 제공이 용이할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 6을 참조하면, 패키지 기판(10) 상에 칩 적층체(20)가 실장될 수 있다. 일 예로, 패키지 기판(10)은 인쇄회로기판(PCB)일 수 있다. 패키지 기판(10)은 회로 패턴들(미도시)을 포함할 수 있다. 회로 패턴들 중 일부는, 패키지 기판(10)의 바닥면의 제1 외부 접속 패드들(2)과 전기적으로 연결될 수 있다. 패키지 기판(10)을 외부 장치에 전기적으로 연결할 수 있는 솔더범프 또는 솔더볼과 같은 외부 접속 단자들(4)이 제1 외부 접속 패드들(2)에 각각 부착될 수 있다. 한편, 회로 패턴들 중 다른 일부는, 패키지 기판(10)의 상면의 제2 외부 접속 패드들(6)과 전기적으로 연결될 수 있다.
칩 적층체(20)는 패키지 기판(10)과 마주보는 제1 면(20a) 및 제1 면(20a)에 대향하는 제2 면(20b)을 가질 수 있다. 구체적으로, 칩 적층체(20)는 수직적으로 적층된 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 웨이퍼 온 웨이퍼 방식으로 서로 물리 및 전기적으로 결합되어 칩 적층체(20)를 구성할 수 있다. 제1 반도체 칩(CH1)은 도 1을 참조하여 설명한 제1 메모리 구조체(MS1) 및 제1 로직 구조체(LS1)을 포함할 수 있고, 제2 반도체 칩(CH2)은 도 1을 참조하여 설명한 제2 메모리 구조체(MS2) 및 제2 로직 구조체(LS2)을 포함할 수 있다.
칩 적층체(20)는 접착층(15)을 통해 패키지 기판(10)에 부착될 수 있다. 접착층(15)은, 칩 적층체(20)의 제1 면(20a) 및 패키지 기판(10)의 상면 사이에 개재될 수 있다. 접착층(15)은 에폭시, 실리콘 재질의 절연성 막, 또는 테이프일 수 있다. 칩 적층체(20)의 제2 면(20b) 상에 본딩 패드들(8)이 배치될 수 있다. 본딩 패드들(8)은 제1 및 제2 반도체 칩들(CH1, CH2)의 집적회로들과 전기적으로 연결될 수 있다. 와이어들(7)이 칩 적층체(20)의 본딩 패드들(8)과 패키지 기판(10)의 제2 외부 접속 패드들(6)을 각각 전기적으로 연결할 수 있다. 칩 적층체(20)는 와이어들(7)을 통하여 외부의 콘트롤러(미도시)와 통신할 수 있다. 콘트롤러로부터의 어드레스 및 커맨드 등을 포함하는 제어신호, 전압신호 및 기록 데이터 등은 와이어들(7)을 통하여 칩 적층체(20)로 제공될 수 있다.
도시하지는 않았지만, 패키지 기판(10) 상에 몰딩막(미도시)이 제공되어 칩 적층체(20) 및 와이어들(7)을 덮을 수 있다. 몰딩막(미도시)은 외부 환경으로부터 칩 적층체(20) 및 와이어들(7)을 보호할 수 있다. 몰딩막(미도시)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
도 7은 도 6의 칩 적층체를 설명하기 위한 것으로, 도 6의 M 부분에 대응하는 확대 단면도이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 1, 도 6 및 도 7을 참조하면, 제1 반도체 칩(CH1)은 제1 기판(100), 제1 기판(100) 상의 제1 회로층(160), 및 제1 회로층(160) 상의 제1 연결층(170)을 포함할 수 있다. 제1 기판(100)은 제1 회로층(160)이 배치되는 제1 면(100a)과 그 반대면인 제2 면(100b)을 가질 수 있다. 제1 기판(100)의 제2 면(100b)은 도 6에서 설명한 칩 적층체(20)의 제1 면(20a)과 동일한 면일 수 있다.
제1 기판(100)은 서로 다른 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 제1 메모리 구조체(MS1)가 제공되는 제1 기판(100)의 일부이고, 제2 영역(R2)은 제1 로직 구조체(LS1)가 제공되는 제1 기판(100)의 다른 일부일 수 있다. 달리 얘기하면, 제1 영역(R1) 상의 제1 회로층(160)은 제1 메모리 구조체(MS1)를 구성할 수 있고, 제2 영역(R2) 상의 제1 회로층(160)은 제1 로직 구조체(LS1)를 구성할 수 있다. 층간 절연막들(110, 120, 130, 150)은 제1 기판(100)의 제1 면(100a) 상에 배치되어 제1 메모리 구조체(MS1) 및 제1 로직 구조체(LS1)를 덮을 수 있다. 층간 절연막들(110, 120, 130, 150)은 차례로 적층된 제1 내지 제3 층간 절연막들(110, 120, 130)과, 제3 층간 절연막(130) 상의 제1 상부 층간 절연막(150)을 포함할 수 있다. 제1 상부 층간 절연막(150)은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 영역(R1)의 제1 기판(100) 상에 제1 메모리 구조체(MS1)를 구성하는 제1 선택 트랜지스터들(SE1), 제1 메모리 소자들(ME1), 제1 및 제2 도전 패턴들(112, 122), 제1 셀 콘택들(114), 제1 셀 비아들(124), 제1 하부 도전 라인들(116) 및 제1 상부 도전 라인들(140)이 제공될 수 있다. 이들의 구성에 대해서는 도 4a 내지 도 4c를 참조하여 설명하였으므로 상세한 설명은 생략한다.
제2 영역(R2)의 제1 기판(100) 상에 제1 로직 구조체(LS1)를 구성하는 제1 로직 트랜지스터들(TR1) 및 제1 배선 구조체가 제공될 수 있다. 제1 로직 트랜지스터들(TR1)은 소정의 논리 동작을 수행하기 위한 로직 회로들 또는 메모리 셀들의 구동을 위한 주변 회로들을 구성할 수 있다. 제1 로직 트랜지스터들(TR1)의 각각은 게이트 전극, 및 이의 양 측에 배치된 불순물 영역들을 포함할 수 있다. 불순물 영역들은 제2 영역(R2)의 제1 기판(100) 내에 불순물로 도핑된 영역들일 수 있다. 나아가, 제2 영역(R2)의 제1 기판(100)내에 형성된 소자 분리막들이 제1 로직 트랜지스터들(TR1)과 인접할 수 있다. 본 실시예에서, 제1 로직 트랜지스터들(TR1)이 평면형 게이트 구조를 갖는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제1 로직 트랜지스터들(TR1)은 핀 펫(Fin-FET) 소자의 게이트 구조를 가질 수 있다. 한편, 제1 선택 트랜지스터들(SE1)은 제1 로직 트랜지스터들(TR1)과 실질적으로 동일/유사한 구조를 가질 수 있다.
제1 배선 구조체는 제1 금속 배선(MI1), 제1 주변 비아(VA1) 및 제1 주변 콘택(CT1)을 포함할 수 있다. 각각의 층간 절연막들(110, 120, 130, 150) 내에는 적어도 하나의 제1 금속 배선(MI1)이 제공될 수 있다. 제1 주변 비아(VA1)는 수직적으로 서로 인접한 제1 금속 배선들(MI1)을 연결할 수 있다. 제1 주변 콘택(CT1)은 제1 층간 절연막(110) 내의 제1 금속 배선(MI1)과 제1 로직 트랜지스터(TR1)의 불순물 영역들 중 어느 하나를 전기적으로 연결할 수 있다. 제1 금속 배선(MI1)은 제1 및 제2 도전 패턴들(112, 122) 또는 제1 하부 및 제1 상부 도전 라인들(116, 140)과 동일한 물질을 포함할 수 있고, 제1 주변 비아(VA1)는 제1 셀 비아들(124)과 동일한 물질을 포함할 수 있다. 마찬가지로, 제1 주변 콘택(CT1)은 제1 셀 콘택들(114)과 동일한 물질을 포함할 수 있다. 예컨대, 제1 금속 배선(MI1), 제1 주변 비아(VA1) 및 제1 주변 콘택(CT1)의 각각은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다.
제1 연결층(170)은 제1 기저 절연막(172), 제1 금속 패드(174) 및 제1 접합 절연막(176)을 포함할 수 있다. 제1 기저 절연막(172)은 제1 상부 층간 절연막(150) 상에 배치될 수 있다. 제1 기저 절연막(172)은 실리콘 산화물 또는 low-k 절연막(예컨대, SiCOH 또는 SiOF 등)을 포함할 수 있다. 제1 금속 패드(174)는 제1 기저 절연막(172) 내에 배치될 수 있다. 즉, 제1 기저 절연막(172)은 제1 금속 패드(174)을 둘러쌀 수 있다. 더하여, 제1 금속 패드(174)는 제1 기저 절연막(172)을 관통하여 적어도 하나의 제1 금속 배선(MI1)과 연결될 수 있다. 예컨대, 제1 금속 패드(174)는 제1 상부 층간 절연막(150) 내에 배치되는 제1 금속 배선(MI1)과 직접 연결될 수 있다. 이에 따라, 제1 금속 패드(174)는 제1 금속 배선들(MI1), 제1 주변 비아들(VA1) 및 제1 주변 콘택(CT1)을 통해 로직 회로 또는 주변 회로(즉, 제1 로직 트랜지스터들(TR1))와 전기적으로 연결될 수 있다. 제1 금속 패드(174)는 구리, 텅스텐, 알루미늄, 은 또는 이들의 합금을 포함할 수 있다.
제1 접합 절연막(176)은 제1 기저 절연막(172) 상에 배치될 수 있다. 제1 접합 절연막(176)은 제1 기저 절연막(172)의 상면을 덮으며, 제1 금속 패드(174)를 노출할 수 있다. 제1 접합 절연막(176)은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 제1 접합 절연막(176)은 제1 금속 패드(174)의 금속 성분이 확산되는 것을 방지 또는 최소할 수 있다.
제2 반도체 칩(CH2)은 제1 반도체 칩(CH1)과 유사한 구조를 가질 수 있다. 예컨대, 제2 반도체 칩(CH2)은 제2 기판(200), 제2 기판(200) 상의 제2 회로층(260) 및 제2 회로층(260) 상의 제2 연결층(270)을 포함할 수 있다. 제2 기판(200)은 제2 회로층(260)이 배치되는 제3 면(200a)과 그 반대면인 제4 면(200b)을 가질 수 있다. 제2 기판(200)의 제4 면(200b)은 도 6에서 설명한 칩 적층체(20)의 제2 면(20b)과 동일한 면일 수 있다. 제2 기판(200)은 서로 다른 제3 영역(R3) 및 제4 영역(R4)을 포함할 수 있다. 제3 영역(R3)은 제2 메모리 구조체(MS2)가 제공되는 제2 기판(200)의 일부이고, 제4 영역(R4)은 제2 로직 구조체(LS2)가 제공되는 제2 기판(200)의 다른 일부일 수 있다. 달리 얘기하면, 제3 영역(R3) 상의 제2 회로층(260)은 제2 메모리 구조체(MS2)를 구성할 수 있고, 제4 영역(R4) 상의 제2 회로층(260)은 제2 로직 구조체(LS2)를 구성할 수 있다.
층간 절연막들(210, 220, 230, 250)은 제2 기판(200)의 제3 면(200a) 상에 배치되어 제2 메모리 구조체(MS2) 및 제2 로직 구조체(LS2)를 덮을 수 있다. 층간 절연막들(210, 220, 230, 250)은 차례로 적층된 제4 내지 제6 층간 절연막들(210, 220, 230)과, 제6 층간 절연막(230) 상의 제2 상부 층간 절연막(250)을 포함할 수 있다. 제2 상부 층간 절연막(250)은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
제3 영역(R3)의 제2 기판(200) 상에 제2 메모리 구조체(MS2)를 구성하는 제2 선택 트랜지스터들(SE2), 제2 메모리 소자들(ME2), 제3 및 제4 도전 패턴들(212, 222), 제2 셀 콘택들(214), 제2 셀 비아들(224), 제1 하부 도전 라인들(216) 및 제2 상부 도전 라인들(240)이 제공될 수 있다. 이들의 구성에 대해서는 도 5a 내지 도 5c를 참조하여 설명하였으므로 상세한 설명은 생략한다.
제4 영역(R4)의 제1 기판(100) 상에 제2 로직 구조체(LS2)를 구성하는 제2 로직 트랜지스터들(TR2) 및 제2 배선 구조체가 제공될 수 있다. 제2 로직 트랜지스터들(TR2)은 소정의 논리 동작을 수행하기 위한 로직 회로들 또는 메모리 셀들의 구동을 위한 주변 회로들을 구성할 수 있다. 제2 로직 트랜지스터들(TR2)은 제1 로직 트랜지스터들(TR1)과 동일/유사한 구조를 가질 수 있다. 제2 로직 트랜지스터들(TR2)의 각각은 게이트 전극, 및 이의 양 측에 배치된 불순물 영역들을 포함할 수 있다. 불순물 영역들은 제4 영역(R4)의 제2 기판(200) 내에 불순물로 도핑된 영역들일 수 있다. 나아가, 제4 영역(R4)의 제2 기판(200)내에 형성된 소자 분리막들이 제2 로직 트랜지스터들(TR2)과 인접할 수 있다. 제2 선택 트랜지스터들(SE2)은 제2 로직 트랜지스터들(TR2)과 실질적으로 동일/유사한 구조를 가질 수 있다.
제2 배선 구조체는 제1 금속 배선(MI1), 제2 주변 비아(VA2) 및 제2 주변 콘택(CT2)을 포함할 수 있다. 각각의 층간 절연막들(210, 220, 230, 250) 내에는 적어도 하나의 제2 금속 배선(MI2)이 제공될 수 있다. 제2 주변 비아(VA2)는 수직적으로 서로 인접한 제2 금속 배선들(MI2)을 연결할 수 있다. 제2 주변 콘택(CT2)은 제4 층간 절연막(210) 내의 제2 금속 배선(MI2)과 제2 로직 트랜지스터(TR2)의 불순물 영역들 중 어느 하나를 전기적으로 연결할 수 있다. 제2 금속 배선(MI2)은 제3 및 제4 도전 패턴들(212, 222) 또는 제2 하부 및 제2 상부 도전 라인들(216, 240)과 동일한 물질을 포함할 수 있고, 제2 주변 비아(VA2)는 제2 셀 비아들(224)과 동일한 물질을 포함할 수 있다. 마찬가지로, 제2 주변 콘택(CT2)은 제2 셀 콘택들(214)과 동일한 물질을 포함할 수 있다. 예컨대, 제2 금속 배선(MI2), 제2 주변 비아(VA2) 및 제2 주변 콘택(CT2)의 각각은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다.
제2 연결층(270)은 제2 기저 절연막(272), 제2 금속 패드(274) 및 제2 접합 절연막(276)을 포함할 수 있다. 제2 기저 절연막(272)은 제2 상부 층간 절연막(250) 상에 배치될 수 있다. 제2 기저 절연막(272)은 실리콘 산화물 또는 low-k 절연막(예컨대, SiCOH 또는 SiOF 등)을 포함할 수 있다. 제2 금속 패드(274)는 제2 기저 절연막(272) 내에 배치될 수 있다. 즉, 제2 기저 절연막(272)은 제2 금속 패드(274)을 둘러쌀 수 있다. 더하여, 제2 금속 패드(274)는 제2 기저 절연막(272)을 관통하여 적어도 하나의 제2 금속 배선(MI2)과 연결될 수 있다. 예컨대, 제2 금속 패드(274)는 제2 상부 층간 절연막(250) 내에 배치되는 제2 금속 배선(MI2)과 직접 연결될 수 있다. 이에 따라, 제2 금속 패드(274)는 제2 금속 배선들(MI2), 제2 주변 비아들(VA2) 및 제2 주변 콘택(CT2)을 통해 로직 회로 또는 주변 회로(즉, 제2 로직 트랜지스터들(TR2))와 전기적으로 연결될 수 있다. 제2 금속 패드(274)는 구리, 텅스텐, 알루미늄, 은 또는 이들의 합금을 포함할 수 있다.
제2 접합 절연막(276)은 제2 기저 절연막(272) 상에 배치될 수 있다. 제2 접합 절연막(276)은 제2 기저 절연막(272)의 상면을 덮으며, 제2 금속 패드(274)를 노출할 수 있다. 제2 접합 절연막(276)은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 제2 접합 절연막(276)은 제2 금속 패드(274)의 금속 성분이 확산되는 것을 방지 또는 최소할 수 있다.
제2 반도체 칩(CH2)은 제2 기판(200)을 관통하는 적어도 하나의 관통 비아(280)를 더 포함할 수 있다. 관통 비아(280)는 제2 기판(200)의 제4 면(200b) 및 제3 면(200a)을 모두 관통할 수 있다. 나아가, 관통 비아(280)는 층간 절연막들(210, 220, 230, 240) 중 일부, 예를 들어 제4 층간 절연막(210)을 더 관통하여 적어도 하나의 제2 금속 배선(MI2)과 연결될 수 있다. 관통 비아(280)는 구리(Cu) 또는 텅스텐(W)과 같은 금속 물질을 포함할 수 있다. 외부 장치(미도시)로부터 관통 비아(280)를 통해 인가되는 입출력(I/O) 신호는 제2 금속 배선들(MI2) 및 제2 주변 비아들(VA2)에 의해 제2 금속 패드(274)로 전달될 수 있다.
제2 반도체 칩(CH2)이 뒤집어진 상태로 제1 반도체 칩(CH1) 상에 배치되어 제1 기판(100)의 제1 면(100a)과 제2 기판(200)의 제3 면(200a)이 서로 마주할 수 있다. 즉, 제1 연결층(170)과 제2 연결층(270)은 서로 마주할 수 있다. 그리고, 제1 연결층(170)과 제2 연결층(270)이 서로 물리 및 전기적으로 연결되어 제1 반도체 칩(CH1)과 제2 반도체 칩(CH2)이 결합될 수 있다. 구체적으로, 제1 금속 패드(174)는 제2 금속 패드(274)와 정렬되어 서로 접할 수 있다. 이에 따라, 제1 반도체 칩(CH1)과 제2 반도체 칩(CH2)은 서로 전기적으로 연결될 수 있다. 그리고, 제1 접합 절연막(176)과 제2 접합 절연막(276)은 직접 접촉되어 결합될 수 있다. 이로써, 제1 반도체 칩(CH1)과 제2 반도체 칩(CH2)은 솔더볼이나 솔더범프와 같은 연결 매개체에 의존하지 아니하고 직접 접촉되어 결합될 수 있다.
이하, 본 발명의 실시예들에 따른 칩 적층체의 제조 방법에 대해 설명한다. 도 8 내지 도 11은 본 발명의 실시예들에 따른 칩 적층체의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 8을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 제1 기판(100) 상에 복수의 트랜지스터들(TR1, SE1)이 형성될 수 있다. 예컨대, 제1 영역(R1) 상에 제1 선택 트랜지스터들(SE1)이 형성되고, 제2 영역(R2) 상에 제1 로직 트랜지스터들(TR1)이 형성될 수 있다. 여기서, 제1 기판(100)의 제1 면(100a)은 활성면일 수 있고, 제1 면(100a)의 반대면인 제2 면(100b)은 비활성면일 수 있다.
제1 기판(100)의 제1 면(100a) 상에 복수의 트랜지스터들(TR1, SE1)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 영역(R1)의 제1 층간 절연막(110) 내에 제1 도전 패턴들(112), 제1 하부 도전 라인들(116) 및 제1 셀 콘택들(114)이 형성될 수 있고, 제2 영역(R2)의 제1 층간 절연막(110) 내에 제1 금속 배선(MI1) 및 제1 주변 콘택(CT1)이 형성될 수 있다. 일 실시예에 따르면, 제1 도전 패턴들(112), 제1 하부 도전 라인들(116), 제1 금속 배선(MI1) 및 제1 셀 및 주변 콘택들(114, CT1)은 다마신 공정을 이용하여 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성되고, 제2 층간 절연막(120) 내에 제2 도전 패턴들(122), 제1 셀 비아들(124), 제1 금속 배선(MI1) 및 제1 주변 비아(VA1)이 형성될 수 있다. 일 실시예에 따르면, 제2 도전 패턴들(122), 제1 금속 배선(MI1) 및 제1 셀 및 제1 주변 비아들(124, VA1)은 다마신 공정을 이용하여 형성될 수 있다.
제1 영역(R1) 및 제2 영역(R2)의 제2 층간 절연막(120) 상에 제1 몰드 절연막(132)이 형성되고, 제1 영역(R1)의 제1 몰드 절연막(132) 내에 제2 도전 패턴들(122)에 연결되는 제1 하부 전극 콘택들(BEC1)이 형성될 수 있다. 예컨대, 제1 하부 전극 콘택들(BEC1)은 제1 몰드 절연막(132)을 관통하여 제2 도전 패턴들(122)을 노출하는 제1 하부 전극 콘택 홀들을 형성한 후, 제1 하부 전극 콘택 홀들 내에 도전 물질을 채워 형성될 수 있다.
이어서, 제1 기판(100)의 제1 면(100a) 상에 제1 하부 전극막(BEL1), 제1 자기터널접합막(MTJL1) 및 제1 상부 전극막(TEL1)이 차례로 형성될 수 있다. 예컨대, 제1 자기터널접합막(MTJL1)은 제1 하부 전극막(BEL1) 상에 차례로 적층된 고정층, 터널 배리어층, 터널 배리어층을 포함할 수 있다. 제1 하부 전극막(BEL1), 제1 자기터널접합막(MTJL1)의 고정층, 터널 배리어층, 자유층, 및 제1 상부 전극막(TEL1)은 각각 도 2a, 도 3a, 도 3b 및 도 4a를 참조하여 설명한 제1 하부 전극(BE1), 고정층(PL), 터널 배리어층(TBL), 자유층(FL) 및 제1 상부 전극(TE1)과 동일한 물질로 형성될 수 있다.
도 9를 참조하면, 제1 하부 전극막(BEL1), 제1 자기터널접합막(MTJL1), 제1 상부 전극막(TEL1)이 패터닝 되어, 제1 하부 전극 콘택들(BEC1) 상에 제1 메모리 소자들(ME1)이 형성될 수 있다. 제1 메모리 소자들(ME1)의 각각은 제1 하부 전극 콘택(BEC1) 상에 차례로 적층된 제1 하부 전극(BE1), 제1 자기터널접합(MTJ1) 및 제1 상부 전극(TE1)을 포함할 수 있다. 제1 메모리 소자들(ME1)을 형성하는 것은, 제1 상부 전극막(TEL1) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 공정은 예컨대, 이온 빔 식각 공정을 포함할 수 있다. 제1 메모리 소자들(ME1)의 형성 동안, 원하는 제1 자기터널접합(MTJ1)의 특성을 달성하기 위해, 제1 자기터널접합막(MTJL1)의 크기, 물질 및/또는 이의 패터닝 조건이 조절될 수 있다.
이어서, 제1 몰드 절연막(132) 상에 제1 메모리 소자들(ME1)의 상면 및 측벽들을 덮는 제1 보호 절연막(134)이 형성될 수 있다. 제1 보호 절연막(134)은 제1 자기터널접합(MTJ1)의 측벽들이 후속 공정 동안 산화되는 것을 방지하기 위해 형성될 수 있다. 예컨대, 제1 보호 절연막(134)은 실리콘 질화물로 형성될 수 있다.
도 10을 참조하면, 제1 메모리 소자들(ME1) 사이의 공간을 채우며, 제1 몰드 절연막(132)을 덮는 제2 몰드 절연막(136)이 형성될 수 있다. 그리고, 제1 영역(R1)의 제2 몰드 절연막(136) 내에 제1 상부 전극들(TE1)과 접속하는 제1 상부 도전 라인들(140)이 형성되고, 제2 영역(R2)의 제2 몰드 절연막(136) 내에 제1 금속 배선(MI1) 및 제1 주변 비아(VA1)가 형성될 수 있다. 제2 몰드 절연막(136) 내의 제1 주변 비아(VA1)는 제1 보호 절연막(134) 및 제1 몰드 절연막(132)을 관통하여, 제2 층간 절연막(120) 내의 제1 금속 배선(MI1)에 접속될 수 있다. 제2 몰드 절연막(136) 상에 제1 상부 층간 절연막(150)이 형성되고, 제1 상부 층간 절연막(150) 내에 제1 금속 배선(MI1) 및 제1 주변 비아(VA1)가 형성될 수 있다. 이로써, 제1 회로층(160)의 형성이 완료될 수 있다.
제1 회로층(160) 상에 제1 연결층(170)이 형성될 수 있다. 제1 연결층(170)은 제1 상부 층간 절연막(150) 상에 배치되는 제1 기저 절연막(172), 제1 기저 절연막(172) 내에 배치되는 제1 금속 패드(174) 및 제1 기저 절연막(172)의 상면을 덮으며 제1 금속 패드(174)를 노출하는 제1 접합 절연막(176)을 포함할 수 있다. 일 실시예에 따르면, 제1 연결층(170)을 형성하는 것은, 제1 상부 층간 절연막(150) 상에 제1 기저 절연막(172) 및 제1 접합 절연막(176)을 차례로 형성하는 것, 제1 접합 절연막(176) 및 제1 기저 절연막(172)을 관통하여 제1 상부 층간 절연막(150) 내의 제1 금속 배선(MI1)을 노출하는 개구부를 형성하는 것, 개구부 내에 제1 금속 패드(174)를 형성하는 것을 포함할 수 있다. 제1 연결층(170)의 형성으로 제1 반도체 칩(CH1)의 제조가 완료될 수 있다.
도 11을 참조하면, 제2 반도체 칩(CH2)이 제공될 수 있다. 제2 반도체 칩(CH2)은 제3 영역(R3) 및 제4 영역(R4)을 포함하는 제2 기판(200) 상에 형성된 제2 회로층(260) 및 제2 회로층(260) 상의 제2 연결층(270)을 포함할 수 있다. 여기서, 제2 기판(200)의 제3 면(200a)은 활성면일 수 있고, 제3 면(200a)의 반대면인 제4 면(200b)은 비활성면일 수 있다. 제2 회로층(260) 및 제2 연결층(270)의 구성은 각각 제1 회로층(160) 및 제1 연결층(170)과 유사할 수 있으며, 유사한 방법으로 형성될 수 있다. 제2 회로층(260) 및 제2 연결층(270)의 상세한 구성에 대해서는 도 7을 참조하여 설명하였으므로 생략한다.
제1 기판(100)의 제1 면(100a)과 제2 기판(200)의 제3 면(200a)이 마주하도록 제1 및 제2 반도체 칩들(CH1, CH2)이 적층될 수 있다. 즉, 제2 반도체 칩(CH2)이 뒤집어진 상태로 제1 반도체 칩(CH1) 상에 배치될 수 있다. 이에 따라, 제1 연결층(170)과 제2 연결층(270)은 서로 마주하여 접할 수 있다. 이 때, 제1 금속 패드(174)와 제2 금속 패드(274)는 서로 정렬되어 접할 수 있다. 이 후, 고온 및/또는 고압 하에 접합 공정(예컨대, 열처리 공정)이 수행되어 제1 연결층(170)과 제2 연결층(270)이 견고히 결합될 수 있다. 즉, 제1 반도체 칩(CH1)의 제1 접합 절연막(176)과 제2 반도체 칩(CH2)의 제2 접합 절연막(276)이 직접 접촉되어 서로 견고히 결합될 수 있다.
계속해서, 제2 기판(200)을 관통하는 관통 홀(TH)이 형성될 수 있다. 관통 홀(TH)은 제2 기판(200)의 제4 면(200b) 및 제3 면(200a)을 모두 관통할 수 있다. 나아가, 관통 홀(TH)은 제4 층간 절연막(210)도 관통하여 제2 금속 배선(MI2)을 노출될 수 있다.
다시 도 7을 참조하면, 관통 홀(TH)을 금속 물질(예를 들어, 구리(Cu) 또는 텅스텐(W))로 채워, 관통 비아(280)가 형성될 수 있다. 이어서, 관통 비아(280) 상에 본딩 패드(8)가 형성될 수 있다. 즉, 본딩 패드(8)는 제2 기판(200)의 제4 면(200b) 상에 형성되어, 관통 비아(280)와 전기적으로 연결될 수 있다. 이로써, 칩 적층체(20)의 형성이 완료될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다. 도 13은 도 12의 칩 적층체를 설명하기 위한 것으로, 도 12의 M 부분에 대응하는 확대 단면도이다. 앞서 도 6 및 도 7을 참조하여 설명한 반도체 패키지 및 칩 적층체와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 12 및 도 13을 참조하면, 패키기 기판(10) 상에 칩 적층체(20)가 실장될 수 있다. 칩 적층체(20)는 수직적으로 적층된 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 웨이퍼 온 웨이퍼 방식으로 서로 물리 및 전기적으로 결합되어, 칩 적층체(20)를 구성할 수 있다. 본 실시예에서, 칩 적층체(20)는 제2 반도체 칩(CH2)이 패키지 기판(10)에 인접하도록 실장될 수 있다. 즉, 칩 적층체(20)는, 도 6 및 도 7에서와 달리, 연결 단자들(9)을 통해 패키지 기판(10)과 전기적으로 연결될 수 있다. 연결 단자들(9)은 도전성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 칩 적층체(20)의 제1 면(20a)(즉, 제2 기판(200)의 제4 면(200b)) 상에 관통 비아(280)와 접속하는 본딩 패드들(8)이 배치될 수 있다. 본딩 패드들(8)은 연결 단자들(9)을 통해 패키지 기판(10)의 제2 외부 접속 패드들(6)과 전기적으로 연결될 수 있다. 그 외의 구성들은 도 6 및 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다. 도 15는 본 발명의 실시예들에 따른 칩 적층체를 설명하기 위한 것으로, 도 15의 M 부분에 대응하는 확대 단면도이다. 앞서 도 6 및 도 7을 참조하여 설명한 반도체 패키지 및 칩 적층체와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 14 및 도 15를 참조하면, 패키기 기판(10) 상에 칩 적층체(20)가 실장될 수 있다. 칩 적층체(20)는 수직적으로 적층된 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 각각 적어도 하나의 관통 비아들(180, 280)을 구비할 수 있으며, 칩 온 웨이퍼 방식 또는 칩 온 칩 방식으로 서로 전기적으로 결합될 수 있다. 예컨대, 제1 및 제2 반도체 칩들(CH1, CH2)은 제1 연결 단자들(9a)을 통해 서로 전기적으로 연결될 수 있다. 그리고, 칩 적층체(20)는 제2 연결 단자들(9b)을 통해 패키지 기판(10)과 전기적으로 연결될 수 있다. 제1 및 제2 연결 단자들(9a, 9b)은 도전성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 제1 연결 단자들(9a)과 제1 반도체 칩(CH1) 사이 및 제1 연결 단자들(9a) 사이에 제1 본딩 패들(8a)이 배치될 수 있다. 그리고, 칩 적층체(20)의 제1 면(20a)(즉, 제1 기판(100)의 제2 면(100b)) 상에 제2 본딩 패드들(8b)이 배치될 수 있다. 제2 본딩 패드들(8b)은 제2 연결 단자들(9b)을 통해 패키지 기판(10)의 제2 외부 접속 패드들(6)과 전기적으로 연결될 수 있다. 또한, 도 6 및 도 7에서와 달리, 제1 회로층(160) 상에 제1 패시베이션층(190)이 배치될 수 있고, 제2 회로층(260) 상에 제2 패시베이션층(290)이 배치될 수 있다. 제1 및 제2 패시베이션층들(190, 290)은 예컨대, 실리콘 질화물을 포함할 수 있다. 제1 패시베이션층(190) 내에는 제1 본딩 패드(8a)와 제1 상부 층간 절연막(150) 내의 제1 금속 배선(MI1)을 연결하는 제1 주변 비아(VA1)가 제공될 수 있다. 그 외의 구성들은 도 6 및 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고,
상기 제1 반도체 칩은 제1 기판 및 상기 제1 기판 상의 제1 자기터널 접합을 포함하고,
상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판 상의 제2 자기터널접합을 포함하되,
상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도와 다른 반도체 소자. - 제 1 항에 있어서,
상기 제1 자기터널접합은 상기 제1 기판 상에 차례로 적층된 제1 고정층, 제1 터널 배리어층 및 제1 자유층을 포함하고,
상기 제2 자기터널접합은 상기 제2 기판 상에 차례로 적층된 제2 고정층, 제2 터널 배리어층 및 제2 자유층을 포함하되,
상기 제1 임계 전류 밀도는 상기 제2 임계 전류 밀도보다 큰 반도체 소자. - 제 2 항에 있어서,
상기 제1 자기터널접합은 상기 제1 반도체 칩의 제1 메모리 셀을 구성하고,
상기 제2 자기터널접합은 상기 제2 반도체 칩의 제2 메모리 셀을 정의하되,
상기 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 셀은 RAM(random access memory) 셀로 기능하는 반도체 소자. - 제 2 항에 있어서,
상기 제1 자유층의 제1 폭은 상기 제2 자유층의 제2 폭보다 큰 반도체 소자. - 제 2 항에 있어서,
상기 제1 자유층의 제1 두께는 상기 제2 자유층의 제2 두께보다 큰 반도체 소자. - 제 2 항에 있어서,
상기 제1 자유층은 상기 제2 자유층보다 포화 자화량이 큰 물질을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제1 기판은 상기 제1 자기터널 접합이 배치되는 제1 영역 및 상기 제1 영역과 다른 제2 영역을 포함하고,
상기 제2 기판은 상기 제2 자기터널접합이 배치되는 제3 영역 및 상기 제3 영역과 다른 제4 영역을 포함하되,
상기 제1 반도체 칩은:
상기 제1 영역 상에 배치되고, 상기 제1 자기터널접합과 전기적으로 연결되는 제1 선택트랜지스터; 및
상기 제2 영역 상에 배치되는 제1 로직 트랜지스터 및 상기 제1 로직 트랜지스터와 전기적으로 연결되는 제1 배선 구조체를 더 포함하고,
상기 제2 반도체 칩은:
상기 제3 영역 상에 배치되고, 상기 제2 자기터널접합과 전기적으로 연결되는 제2 선택트랜지스터; 및
상기 제4 영역 상에 배치되는 제2 로직 트랜지스터 및 상기 제2 로직 트랜지스터와 전기적으로 연결되는 제2 배선 구조체를 더 포함하는 반도체 소자. - 제 7 항에 있어서,
상기 제1 반도체 칩은 상기 제1 배선 구조체와 전기적으로 연결된 제1 금속 패드를 포함하는 제1 연결층을 더 포함하고,
상기 제2 반도체 칩은 상기 제2 배선 구조체와 전기적으로 연결된 제2 금속 패드를 포함하는 제2 연결층을 더 포함하되,
상기 제1 연결층과 상기 제2 연결층은 서로 마주하고, 상기 제1 금속 패드와 상기 제2 금속 패드가 서로 접하여 상기 제1 및 제2 반도체 칩들이 서로 결합되는 반도체 소자. - 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고,
상기 제1 반도체 칩은:
제1 영역 및 제2 영역을 포함하는 제1 기판;
상기 제1 영역 상에 제공되고, 제1 자기터널접합을 포함하는 제1 메모리 구조체; 및
상기 제2 영역 상의 제1 로직 구조체를 포함하고,
상기 제2 반도체 칩은:
제3 영역 및 제4 영역을 포함하는 제2 기판;
상기 제3 영역 상에 제공되고, 제2 자기터널접합을 포함하는 제2 메모리 구조체; 및
상기 제4 영역 상의 제2 로직 구조체를 포함하되,
상기 제1 메모리 구조체의 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 구조체의 제2 메모리 셀은 RAM(random access memory) 셀로 기능하도록 구성되고,
상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도보다 큰 반도체 소자.
- 제 9 항에 있어서,
상기 제1 자기터널접합은 상기 제1 영역 상에 차례로 적층된 제1 고정층, 제1 터널 배리어층 및 제1 자유층을 구비하고,
상기 제2 자기터널접합은 상기 제3 영역 상에 차례로 적층된 제2 고정층, 제2 터널 배리어층 및 제2 자유층을 구비하는 반도체 소자.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170038650A KR102283330B1 (ko) | 2017-03-27 | 2017-03-27 | 반도체 소자 |
US15/718,535 US10388629B2 (en) | 2017-03-27 | 2017-09-28 | Semiconductor device |
CN201810228420.3A CN108665921B (zh) | 2017-03-27 | 2018-03-20 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170038650A KR102283330B1 (ko) | 2017-03-27 | 2017-03-27 | 반도체 소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20180110267A KR20180110267A (ko) | 2018-10-10 |
KR102283330B1 true KR102283330B1 (ko) | 2021-08-02 |
Family
ID=63583552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170038650A KR102283330B1 (ko) | 2017-03-27 | 2017-03-27 | 반도체 소자 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10388629B2 (ko) |
KR (1) | KR102283330B1 (ko) |
CN (1) | CN108665921B (ko) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112164688B (zh) * | 2017-07-21 | 2023-06-13 | 联华电子股份有限公司 | 芯片堆叠结构及管芯堆叠结构的制造方法 |
US11380369B2 (en) | 2018-11-30 | 2022-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including memory cells and method for manufacturing thereof |
KR20240036110A (ko) | 2019-06-27 | 2024-03-19 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 신규 3d nand 메모리 디바이스 및 그 형성 방법 |
EP3764759A1 (en) * | 2019-07-10 | 2021-01-13 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Opposing planar electrically conductive surfaces connected for establishing a two-dimensional electric connection area between component carrier stacks |
CN110770903B (zh) | 2019-08-23 | 2021-01-29 | 长江存储科技有限责任公司 | 竖直存储器件 |
US11257791B2 (en) * | 2019-08-28 | 2022-02-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked die structure and method of fabricating the same |
JP2021048303A (ja) * | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | 半導体装置 |
CN110676244B (zh) * | 2019-10-15 | 2020-06-16 | 杭州见闻录科技有限公司 | 一种芯片封装方法及封装结构 |
US11239238B2 (en) | 2019-10-29 | 2022-02-01 | Intel Corporation | Thin film transistor based memory cells on both sides of a layer of logic devices |
JP7350096B2 (ja) | 2019-11-05 | 2023-09-25 | 長江存儲科技有限責任公司 | 結合された3次元メモリデバイスおよびそれを形成するための方法 |
CN110998844A (zh) * | 2019-11-05 | 2020-04-10 | 长江存储科技有限责任公司 | 键合的三维存储器件及其形成方法 |
CN111033739B (zh) | 2019-11-05 | 2022-06-28 | 长江存储科技有限责任公司 | 键合的三维存储器件及其形成方法 |
US11527473B2 (en) * | 2019-11-12 | 2022-12-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device including capacitor |
KR20210057351A (ko) | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 메모리 장치 |
US11239204B2 (en) * | 2019-11-25 | 2022-02-01 | Sandisk Technologies Llc | Bonded assembly containing laterally bonded bonding pads and methods of forming the same |
US11362108B2 (en) * | 2020-01-30 | 2022-06-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure with a logic device and a memory device being formed in different levels, and method of forming the same |
KR20210098579A (ko) | 2020-01-31 | 2021-08-11 | 삼성전자주식회사 | 자기 기억 소자 |
US11437432B2 (en) | 2020-02-18 | 2022-09-06 | Samsung Electronics Co., Ltd. | Embedded device and method of manufacturing the same |
US11817389B2 (en) * | 2020-03-24 | 2023-11-14 | International Business Machines Corporation | Multi-metal interconnects for semiconductor device structures |
KR20210152147A (ko) * | 2020-06-08 | 2021-12-15 | 에스케이하이닉스 주식회사 | 수직형 구조를 갖는 메모리 장치 |
US11538817B2 (en) * | 2020-06-26 | 2022-12-27 | Sandisk Technologies Llc | Bonded memory devices and methods of making the same |
US11903218B2 (en) | 2020-06-26 | 2024-02-13 | Sandisk Technologies Llc | Bonded memory devices and methods of making the same |
CN114068613A (zh) * | 2020-08-05 | 2022-02-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
US11594506B2 (en) * | 2020-09-23 | 2023-02-28 | Advanced Semiconductor Engineering, Inc. | Semiconductor package |
US11756886B2 (en) | 2020-12-08 | 2023-09-12 | Intel Corporation | Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures |
US11817442B2 (en) * | 2020-12-08 | 2023-11-14 | Intel Corporation | Hybrid manufacturing for integrated circuit devices and assemblies |
US11869874B2 (en) * | 2020-12-14 | 2024-01-09 | Advanced Micro Devices, Inc. | Stacked die circuit routing system and method |
WO2023272578A1 (en) * | 2021-06-30 | 2023-01-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
BR112023012572A2 (pt) | 2021-06-30 | 2024-01-16 | Yangtze Memory Tech Co Ltd | Dispositivos de memória tridimensionais e métodos para a formação dos mesmos |
WO2023272555A1 (en) | 2021-06-30 | 2023-01-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
EP4358139A4 (en) * | 2021-08-19 | 2024-07-31 | Huawei Tech Co Ltd | MAGNETIC DEVICE AND MANUFACTURING METHOD THEREFOR, MAGNETIC MEMORY AND ELECTRONIC DEVICE |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120043630A1 (en) * | 2010-08-19 | 2012-02-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100422450B1 (ko) * | 2002-05-10 | 2004-03-11 | 삼성전자주식회사 | 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법 |
US7552409B2 (en) * | 2005-06-07 | 2009-06-23 | Synopsys, Inc. | Engineering change order process optimization |
US7772116B2 (en) | 2005-09-01 | 2010-08-10 | Micron Technology, Inc. | Methods of forming blind wafer interconnects |
KR101022580B1 (ko) | 2009-02-19 | 2011-03-16 | 이상윤 | 대용량 반도체 메모리 장치 및 그 제조 방법 |
KR101683814B1 (ko) | 2010-07-26 | 2016-12-08 | 삼성전자주식회사 | 관통 전극을 구비하는 반도체 장치 |
KR20120079397A (ko) | 2011-01-04 | 2012-07-12 | 삼성전자주식회사 | 적층형 반도체 장치 및 이의 제조 방법 |
KR102107557B1 (ko) | 2013-03-15 | 2020-05-07 | 인텔 코포레이션 | 임베딩된 자기 터널 접합들을 포함하는 로직 칩 |
JP6087742B2 (ja) * | 2013-06-14 | 2017-03-01 | キヤノン株式会社 | 半導体装置、および、チップ識別子の設定方法 |
US9425150B2 (en) | 2014-02-13 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-via interconnect structure and method of manufacture |
JP6425462B2 (ja) * | 2014-08-27 | 2018-11-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9484530B2 (en) | 2014-11-11 | 2016-11-01 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit structures with spin torque transfer magnetic random access memory having increased memory cell density and methods for fabricating the same |
US9472595B1 (en) | 2015-03-24 | 2016-10-18 | Avalanche Technology, Inc. | Perpendicular MRAM with magnet |
CN105632545B (zh) * | 2015-03-27 | 2018-04-06 | 上海磁宇信息科技有限公司 | 一种3d内存芯片 |
CN106203183B (zh) * | 2016-07-25 | 2019-03-26 | 天津大学 | 一种基于电磁频谱水印的ip核保护方法 |
-
2017
- 2017-03-27 KR KR1020170038650A patent/KR102283330B1/ko active IP Right Grant
- 2017-09-28 US US15/718,535 patent/US10388629B2/en active Active
-
2018
- 2018-03-20 CN CN201810228420.3A patent/CN108665921B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120043630A1 (en) * | 2010-08-19 | 2012-02-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
US20180277517A1 (en) | 2018-09-27 |
CN108665921A (zh) | 2018-10-16 |
CN108665921B (zh) | 2022-04-26 |
KR20180110267A (ko) | 2018-10-10 |
US10388629B2 (en) | 2019-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102283330B1 (ko) | 반도체 소자 | |
TWI705438B (zh) | 包含具有用於差分位元操作之降低切換能量障壁之磁性隨機存取記憶體結構的積體電路及其製造方法 | |
US9589616B2 (en) | Energy efficient three-terminal voltage controlled memory cell | |
US9847476B2 (en) | Armature-clad MRAM device | |
KR102651851B1 (ko) | 반도체 소자 | |
CN111261771B (zh) | 包括自旋轨道转矩线的半导体器件 | |
KR102596642B1 (ko) | 자기 모듈을 가진 집적 시스템 칩 | |
TWI774108B (zh) | 半導體磁阻隨機存取記憶體元件及其製作方法 | |
US11139341B2 (en) | Protection of MRAM from external magnetic field using magnetic-field-shielding structure | |
KR20170037716A (ko) | 자기 메모리 장치 및 그 제조 방법 | |
US9923137B2 (en) | Magnetic memory with tunneling magnetoresistance enhanced spacer layer | |
KR102638610B1 (ko) | 자기 메모리 장치 | |
JP2004040006A (ja) | 磁気メモリ装置およびその製造方法 | |
US20230363290A1 (en) | Memory device | |
KR20210117395A (ko) | 반도체 소자 및 그의 제조 방법 | |
US20090237982A1 (en) | Magnetically De-Coupling Magnetic Tunnel Junctions and Bit/Word Lines for Reducing Bit Selection Errors in Spin-Momentum Transfer Switching | |
JP2008218649A (ja) | 半導体装置およびその製造方法ならびに磁気メモリ素子 | |
KR102566954B1 (ko) | 자기 메모리 소자 및 그 제조 방법 | |
KR20170045080A (ko) | 자기 메모리 장치 | |
CN110943158A (zh) | 制造半导体装置的方法 | |
US11659719B2 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right |