KR20210098579A - 자기 기억 소자 - Google Patents
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Abstract
자기 기억 소자는, 기판 상의 하부 콘택 플러그, 및 상기 하부 콘택 플러그 상의 정보 저장 구조체를 포함한다. 상기 정보 저장 구조체는 상기 하부 콘택 플러그 상에 차례로 적층된, 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함한다. 상기 하부 콘택 플러그 및 상기 정보 저장 구조체의 각각은 상기 기판의 상면에 수직한 제1 방향에 따른 두께를 가지고, 상기 하부 콘택 플러그의 제1 두께는 상기 정보 저장 구조체의 제2 두께의 2.0배 내지 3.6배이다.
Description
본 발명은 자기터널접합을 포함하는 자기 기억 소자 및 그 제조방법에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 공정 불량을 최소화할 수 있는 구조를 갖는 자기 기억 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 특성을 갖는 자기 기억 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 자기 기억 소자는, 기판 상의 하부 콘택 플러그; 및 상기 하부 콘택 플러그 상의 정보 저장 구조체를 포함할 수 있다. 상기 정보 저장 구조체는 상기 하부 콘택 플러그 상에 차례로 적층된, 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함할 수 있다. 상기 하부 콘택 플러그 및 상기 정보 저장 구조체의 각각은 상기 기판의 상면에 수직한 제1 방향에 따른 두께를 가질 수 있고, 상기 하부 콘택 플러그의 제1 두께는 상기 정보 저장 구조체의 제2 두께의 2.0배 내지 3.6배일 수 있다.
본 발명에 따른 자기 기억 소자는, 기판 상에 차례로 적층된 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함할 수 있다. 상기 자기터널접합 패턴은 자유층; 상기 하부 전극과 상기 자유층 사이의 고정층; 상기 고정층과 상기 자유층 사이의 터널 배리어층을 포함할 수 있다. 상기 자유층, 상기 고정층, 및 상기 터널 배리어층의 각각은 상기 기판의 상면에 평행한 방향에 따른 폭을 가질 수 있고, 상기 고정층의 중간부의 폭은 상기 고정층의 상부의 폭 및 상기 고정층의 하부의 폭보다 클 수 있다.
본 발명의 개념에 따르면, 하부 콘택 플러그의 종횡비가 증가됨에 따라 발생될 수 있는 공정 불량이 최소화될 수 있고, 동시에, 정보 저장 구조체 내 자기터널접합 패턴의 특성이 열화되는 것이 방지될 수 있다. 따라서, 공정 불량을 최소화할 수 있는 구조를 가짐도 동시에, 우수한 특성을 갖는 자기 기억 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 4a 및 오 4b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 정보 저장 구조체를 나타내는 단면도들이다.
도 6은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 정보 저장 구조체를 나타내는 단면도이다.
도 7 내지 도 12는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 4a 및 오 4b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 정보 저장 구조체를 나타내는 단면도들이다.
도 6은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 정보 저장 구조체를 나타내는 단면도이다.
도 7 내지 도 12는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 메모리 요소(ME, memory element) 및 선택 요소(SE, select element)를 포함할 수 있다. 상기 메모리 요소(ME)는 비트 라인(BL)과 상기 선택 요소(SE) 사이에 연결될 수 있고, 상기 선택 요소(SE)는 상기 메모리 요소(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 메모리 요소(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 상기 메모리 요소(ME)를 통과하는 전류에 의한 스핀 전달 과정을 이용하여, 상기 메모리 요소(ME)의 전기적 저항이 변화될 수 있다. 상기 메모리 요소(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 상기 선택 요소(SE)는 상기 메모리 요소(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 요소(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 요소(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 요소(SE)에 연결될 수 있다.
상기 메모리 요소(ME)는 자기터널접합(MTJ)을 포함할 수 있다. 상기 자기터널접합(MTJ)은 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 및 제2 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 상기 메모리 요소(ME)는, 상기 자기터널접합(MTJ)과 상기 선택 요소(SE) 사이에 개재되는 하부 전극(BE), 및 상기 자기터널접합(MTJ)과 상기 비트 라인(BL) 사이에 개재되는 상부 전극(TE)을 더 포함할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다. 도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다. 도 4a 및 오 4b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 2 및 도 3을 참조하면, 하부 배선들(104) 및 하부 콘택들(102)이 기판(100) 상에 배치될 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 상기 기판(100)은 셀 영역(CR) 및 주변회로 영역(PR)을 포함할 수 있다. 상기 셀 영역(CR)은 메모리 셀들이 제공되는 상기 기판(100)의 일 영역일 수 있고, 상기 주변회로 영역(PR)은 상기 메모리 셀들을 구동하기 위한 주변회로가 제공되는 상기 기판(100)의 다른 영역일 수 있다. 상기 하부 배선들(104) 및 상기 하부 콘택들(102)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상에 배치될 수 있다.
상기 하부 배선들(104)은 상기 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 상기 하부 콘택들(102)은 상기 기판(100)과 상기 하부 배선들(104) 사이에 배치될 수 있고, 상기 하부 배선들(104)의 각각은 상기 하부 콘택들(102) 중 대응하는 하나를 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 배선들(104) 및 상기 하부 콘택들(1020은 금속(일 예로, 구리)를 포함할 수 있다.
선택 요소들(미도시)이 상기 기판(100) 내에 배치될 수 있다. 상기 선택 요소들은 일 예로, 전계 효과 트랜지스터들일 수 있다. 상기 하부 배선들(104)의 각각은 상기 하부 콘택들(102) 중 대응하는 하나를 통해 상기 선택 요소들 중 대응하는 하나의 일 단자에 전기적으로 연결될 수 있다.
제1 하부 층간 절연막(108)이 상기 기판(100) 상에 배치되어 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있고, 상기 하부 배선들(104) 및 상기 하부 콘택들(102)을 덮을 수 있다. 상기 하부 배선들(104)의 상면들은 상기 제1 하부 층간 절연막(108)의 상면과 실질적으로 공면을 이룰 수 있다. 일 예로, 상기 하부 배선들(104)의 상면들은 상기 제1 하부 층간 절연막(108)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 본 명세서에서, 높이는 상기 기판(100)의 상기 상면(100U)으로부터 상기 제1 방향(D1)을 따라 측정된 거리를 의미한다. 상기 제1 하부 층간 절연막(108)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
제2 하부 층간 절연막(125)이 상기 제1 하부 층간 절연막(108) 상에 배치될 수 있고, 하부 절연막(110)이 상기 제1 하부 층간 절연막(108)과 상기 제2 하부 층간 절연막(125) 사이에 개재될 수 있다. 상기 하부 절연막(110) 및 상기 제2 하부 층간 절연막(125)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제2 하부 층간 절연막(125)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 하부 절연막(110)은 상기 제1 및 제2 하부 층간 절연막들(108, 125)과 다른 물질을 포함할 수 있다. 상기 하부 절연막(110)은 상기 제1 및 제2 하부 층간 절연막들(108, 125)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 하부 절연막(110)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
하부 콘택 플러그(120)가 상기 기판(100)의 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 하부 콘택 플러그(120)는 복수로 제공될 수 있고, 복수의 하부 콘택 플러그들(120)은 상기 기판(100)의 상면(100U)에 평행한 제2 방향(D2)으로 서로 이격될 수 있다. 상기 복수의 하부 콘택 플러그들(120)의 각각은 상기 제2 하부 층간 절연막(125) 및 상기 하부 절연막(110)을 관통할 수 있고, 상기 하부 배선들(104) 중 대응하는 하나에 연결될 수 있다. 상기 하부 콘택 플러그(120)는 하부 콘택 패턴(124) 및 하부 배리어 패턴(122)을 포함할 수 있다. 상기 하부 콘택 패턴(124)은 상기 제2 하부 층간 절연막(125) 및 상기 하부 절연막(110) 내에 배치될 수 있다. 상기 하부 배리어 패턴(122)은 상기 하부 콘택 패턴(124)의 측면과 상기 제2 하부 층간 절연막(125) 사이, 및 상기 하부 콘택 패턴(124)의 측면과 상기 하부 절연막(110) 사이에 개재될 수 있고, 상기 하부 콘택 패턴(124)의 하면과 상기 대응하는 하부 배선(104) 사이로 연장될 수 있다. 상기 하부 콘택 패턴(124)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있고, 상기 하부 배리어 패턴(122)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다.
정보 저장 구조체(DS)가 상기 기판(100)의 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 정보 저장 구조체(DS)는 복수로 제공될 수 있고, 복수의 정보 저장 구조체들(DS)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 복수의 정보 저장 구조체들(DS)은 상기 복수의 하부 콘택 플러그들(120) 상에 각각 배치될 수 있고, 상기 복수의 하부 콘택 플러그들(120)에 각각 연결될 수 있다.
상기 정보 저장 구조체(DS)는 상기 하부 콘택 플러그(120) 상에 차례로 적층된, 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 하부 콘택 플러그(120)와 상기 자기터널접합 패턴(MTJ) 사이에 배치될 수 있고, 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 배치될 수 있다. 상기 자기터널접합 패턴(MTJ)은 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 구조체(MS1)는 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이에 배치될 수 있고, 상기 제2 자성 구조체(MS2)은 상기 상부 전극(TE)과 상기 터널 배리어 패턴(TBR) 사이에 배치될 수 있다. 상기 하부 전극(BE)은, 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 상부 전극(TE)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 자성 구조체(MS1)은 일 방향으로 고정된 자화방향(MD1)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 구조체(MS2)은 상기 제1 자성 구조체(MS1)의 상기 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 갖는 자유층을 포함할 수 있다. 도 4a 및 도 4b는 각각 상기 제2 자성 구조체(MS2)가 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 4a 및 도 4b에 도시된 바와 달리, 상기 제1 자성 구조체(MS1)가 자유층을 포함하고, 상기 제2 자성 구조체(MS2)가 기준층을 포함할 수도 있다. 도 4a를 참조하면, 일 예로, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어 패턴(TBR)와 상기 제2 자성 구조체(MS2)의 계면에 평행할 수 있다. 이 경우, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 각각은 강자성 물질을 포함할 수 있다. 상기 제1 자성 구조체(MS1)는 상기 제1 자성 구조체(MS1) 내 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다. 도 4b를 참조하면, 다른 예로, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어 패턴(TBR)과 상기 제2 자성 구조체(MS2)의 계면에 수직할 수 있다. 이 경우, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
상기 터널 배리어 패턴(TBR)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 하부 콘택 플러그(120) 및 상기 정보 저장 구조체(DS)의 각각은 상기 제1 방향(D1)에 따른 두께를 가질 수 있다. 상기 하부 콘택 플러그(120)의 제1 두께(120T)는 상기 하부 콘택 플러그(120)의 하면(120L)으로부터 상기 하부 콘택 플러그(120)의 상면(120U)까지 상기 제1 방향(D1)을 따라 측정된 수직 길이일 수 있다. 상기 하부 콘택 플러그(120)의 하면(120L)은 상기 하부 배선들(104) 중 대응하는 하부 배선(104)과 접할 수 있고, 상기 하부 콘택 플러그(120)의 상면(120U)은 상기 정보 저장 구조체(DS)의 상기 하부 전극(BE)과 접할 수 있다. 상기 정보 저장 구조체(DS)의 제2 두께(DS_T)는 상기 하부 전극(BE)의 하면(BE_L)으로부터 상기 상부 전극(TE)의 상면(TE_U)까지 상기 제1 방향(D1)을 따라 측정된 수직 길이일 수 있다. 상기 하부 전극(BE)의 하면(BE_L)은 상기 하부 콘택 플러그(120)와 접할 수 있다.
상기 하부 콘택 플러그(120)의 상기 제1 두께(120T)는 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)의 2.0배 내지 3.6배일 수 있다. 즉, 상기 제2 두께(DS_T)에 대한 상기 제1 두께(120T)의 비율은 1: 2 내지 1:3.6일 수 있다(DS_T:120T=1:2~3.6). 상기 제1 두께(120T)가 상기 제2 두께(DS_T)의 2배보다 작은 경우, 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)가 상대적으로 증가할 수 있다. 이 경우, 상기 정보 저장 구조체(DS) 내 상기 자기터널접합 패턴(MTJ)의 두께가 상대적으로 증가할 수 있고, 이에 따라, 상기 자기터널접합 패턴(MTJ)의 특성이 열화될 수 있다. 상기 제1 두께(120T)가 상기 제2 두께(DS_T)의 3.6배보다 큰 경우, 상기 하부 콘택 플러그(120)의 종횡비가 상대적으로 증가할 수 있다. 이 경우, 상기 하부 콘택 플러그(120) 내에 보이드(VOID)와 같은 공정 불량의 발생이 증가될 수 있다.
상기 셀 영역(CR) 상의 상기 제2 하부 층간 절연막(125)은 상기 정보 저장 구조체(DS)의 양 측에서(일 예로, 상기 복수의 정보 저장 구조체들(DS) 사이에서) 상기 기판(100)을 향하여 리세스된 부분(125R)을 가질 수 있다. 상기 리세스된 부분(125R)의 최하부면(125RL)은 상기 하부 콘택 플러그(120)의 상면(120U)보다 낮은 높이에 위치할 수 있다. 상기 주변회로 영역(PR) 상의 상기 제2 하부 층간 절연막(125)의 상면(125U)은 상기 셀 영역(CR) 상의 상기 제2 하부 층간 절연막(125)의 상기 리세스된 부분(125R)의 상기 최하부면(125RL)보다 낮은 높이에 위치할 수 있다.
보호 절연막(130)이 상기 정보 저장 구조체(DS)의 측면을 덮을 수 있다. 상기 보호 절연막(130)은, 평면적 관점에서, 상기 정보 저장 구조체(DS)의 상기 측면을 둘러쌀 수 있다. 상기 보호 절연막(130)은 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(TE)의 측면들을 덮을 수 있고, 평면적 관점에서, 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(TE)의 상기 측면들을 둘러쌀 수 있다. 상기 보호 절연막(130)은 상기 셀 영역(CR) 상의 상기 제2 하부 층간 절연막(125)의 상기 리세스된 부분(125R)의 내면 상으로 연장되어 상기 리세스된 부분(125R)의 내면을 컨포멀하게 덮을 수 있다. 상기 보호 절연막(130)은 상기 주변회로 영역(PR) 상으로 연장되어 상기 주변회로 영역(PR) 상의 상기 제2 하부 층간 절연막(125)의 상면(125U)을 덮을 수 있다.
제1 상부 층간 절연막(135)이 상기 보호 절연막(130) 상에 배치될 수 있고, 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제1 상부 층간 절연막(135)은 상기 셀 영역(CR) 상의 상기 정보 저장 구조체(DS)를 덮을 수 있다. 상기 보호 절연막(130)은 상기 정보 저장 구조체(DS)의 상기 측면과 상기 제1 상부 층간 절연막(135) 사이에 개재될 수 있고, 상기 셀 영역(CR) 상의 상기 제2 하부 층간 절연막(125)의 상기 리세스된 부분(125R)의 내면과 상기 제1 상부 층간 절연막(135) 사이로 연장될 수 있다. 상기 보호 절연막(130)은 상기 주변회로 영역(PR) 상의 상기 제2 하부 층간 절연막(125)의 상면(125U)과 상기 제1 상부 층간 절연막(135) 사이로 연장될 수 있다.
상기 제1 상부 층간 절연막(135)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 보호 절연막(130)은 상기 제1 상부 층간 절연막(135) 및 상기 제2 하부 층간 절연막(125)과 다른 물질을 포함할 수 있다. 상기 보호 절연막(130)은 상기 제1 상부 층간 절연막(135) 및 상기 제2 하부 층간 절연막(125)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 보호 절연막(130)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
제2 상부 층간 절연막(145)이 상기 제1 상부 층간 절연막(135) 상에 배치될 수 있고, 상부 절연막(140)이 상기 제1 상부 층간 절연막(135)과 상기 제2 상부 층간 절연막(145) 사이에 개재될 수 있다. 상기 상부 절연막(140) 및 상기 제2 상부 층간 절연막(145)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 주변회로 영역(PR) 상의 상기 상부 절연막(140)의 상면(140U)은 상기 셀 영역(CR) 상의 상기 상부 절연막(140)의 상면(140U)보다 낮은 높이에 위치할 수 있다. 상기 제2 상부 층간 절연막(145)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 상부 절연막(140)은 상기 제1 및 제2 상부 층간 절연막들(135, 145)과 다른 물질을 포함할 수 있다. 상기 상부 절연막(140)은 상기 제1 및 제2 상부 층간 절연막들(135, 145)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 상부 절연막(140)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상부 배선(150)이 상기 기판(100)의 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 상부 배선(150)은 복수로 제공될 수 있고, 복수의 상부 배선들(150)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 복수의 상부 배선들(150)의 각각은 상기 복수의 정보 저장 구조체들(DS) 중 대응하는 정보 저장 구조체(들)(DS)에 연결될 수 있다.
상기 상부 배선(150)은 상기 제2 상부 층간 절연막(145) 및 상기 상부 절연막(140)을 관통하여 상기 정보 저장 구조체(DS)에 연결될 수 있다. 상기 정보 저장 구조체(DS)의 상기 상부 전극(TE)의 상면(TE_U)은 상기 상부 배선(150)과 접할 수 있다. 일부 실시예들에 따르면, 상기 상부 배선(150)은 상기 상부 전극(TE)의 상면(TE_U)을 덮을 수 있고, 상기 상부 전극(TE)의 측면 상으로 연장되어 상기 상부 전극(TE)의 측면의 일부를 덮을 수 있다. 상기 상부 배선(150)은 상부 배선 패턴(154) 및 상부 배리어 패턴(152)을 포함할 수 있다. 상기 상부 배선 패턴(154)은 상기 제2 상부 층간 절연막(145) 및 상기 상부 절연막(140)을 관통할 수 있다. 상기 상부 배리어 패턴(152)은 상기 상부 배선 패턴(154)의 측면과 상기 제2 상부 층간 절연막(145) 사이, 및 상기 상부 배선 패턴(154)의 측면과 상기 상부 절연막(140) 사이에 개재될 수 있고, 상기 상부 배선 패턴(154)의 하면과 상기 상부 전극(TE)의 상면(TE_U) 사이로 연장될 수 있다. 일부 실시예들에 따르면, 상기 상부 배리어 패턴(152)은 상기 상부 전극(TE)의 측면 상으로 연장되어 상기 상부 전극(TE)의 측면의 일부를 덮을 수 있다. 상기 상부 배선 패턴(154)은 금속(일 예로, 구리)을 포함할 수 있고, 상기 상부 배리어 패턴(152)은 도전성 금속 질화물을 포함할 수 있다.
상기 상부 배선(150)은 상기 제1 방향(D1)에 따른 두께를 가질 수 있다. 상기 상부 배선(150)의 제3 두께(150T)는 상기 상부 배선(150)의 하면(150L)으로부터 상기 상부 배선(150)의 상면(150U)까지 상기 제1 방향(D1)을 따라 측정된 수직 길이일 수 있다. 상기 상부 배선(150)의 하면(150L)은 상기 상부 전극(TE)의 상면(TE_U)과 접할 수 있다. 상기 상부 배선(150)의 상기 제3 두께(150T)는 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)의 1.0배 내지 2.2배일 수 있다. 즉, 상기 제2 두께(DS_T)에 대한 상기 제3 두께(150T)의 비율은 1: 1 내지 1:2.2일 수 있다(DS_T:150T=1: 1~2.2). 상기 제3 두께(150T)가 상기 제2 두께(DS_T)보다 작은 경우, 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)가 상대적으로 증가할 수 있다. 이 경우, 상기 정보 저장 구조체(DS) 내 상기 자기터널접합 패턴(MTJ)의 두께가 상대적으로 증가할 수 있고, 이에 따라, 상기 자기터널접합 패턴(MTJ)의 특성이 열화될 수 있다. 더하여, 상기 제3 두께(150T)가 상기 제2 두께(DS_T)의 2.2배보다 큰 경우, 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)가 상대적으로 감소할 수 있다. 이 경우, 상기 정보 저장 구조체(DS) 내 상기 자기터널접합 패턴(MTJ)의 두께가 상대적으로 감소할 수 있고, 이에 따라, 상기 자기터널접합 패턴(MTJ)의 특성이 열화될 수 있다.
주변 배선 구조체(160)가 상기 기판(100)의 상기 주변회로 영역(PR) 상에 배치될 수 있다. 상기 주변 배선 구조체(160)는, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 상기 제2 하부 층간 절연막(125), 및 상기 하부 절연막(110)을 관통할 수 있고, 상기 주변회로 영역(PR) 상의 상기 하부 배선들(104)에 연결될 수 있다. 상기 주변 배선 구조체(160)는 주변 도전 패턴(164), 및 상기 주변 도전 패턴(164)의 측면 및 바닥면을 따라 연장되는 주변 배리어 패턴(162)을 포함할 수 있다. 상기 주변 도전 패턴(164)은, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)을 관통할 수 있고, 상기 하부 절연막(110)의 적어도 일부를 관통할 수 있다.
상기 주변 도전 패턴(164)은 상기 기판(100)의 상면(100U)에 평행한 방향(일 예로, 상기 제2 방향(D2))으로 연장되는 라인 패턴(LP), 및 상기 라인 패턴(LP)으로부터 상기 기판(100)을 향하여 각각 연장되는 콘택 패턴들(CP)을 포함할 수 있다. 상기 콘택 패턴들(CP)은 상기 기판(100)의 상면(100U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 수평적으로 서로 이격될 수 있다. 상기 콘택 패턴들(CP)은 상기 하부 배선들(104) 중 대응하는 하부 배선들(104)에 각각 연결될 수 있고, 상기 라인 패턴(LP)은 상기 콘택 패턴들(CP)에 공통으로 연결될 수 있다. 상기 라인 패턴(LP)은, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(145) 및 상기 상부 절연막(140)을 관통할 수 있고, 상기 제1 상부 층간 절연막(135)의 상부를 관통할 수 있다. 상기 콘택 패턴들(CP)의 각각은, 상기 주변회로 영역(PR) 상의, 상기 제1 상부 층간 절연막(135)의 하부, 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)을 관통할 수 있고, 상기 하부 절연막(110)의 상기 적어도 일부를 관통할 수 있다. 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)의 각각의 일부가 상기 콘택 패턴들(CP) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 콘택 패턴들(CP) 사이의 상기 제1 상부 층간 절연막(135)의 일부의 측면은 계단 형태를 가질 수 있다. 상기 콘택 패턴들(CP)의 각각의 일 측면은 상기 제1 상부 층간 절연막(135)의 상기 일부의 상기 측면과 마주할 수 있고, 이에 따라, 상기 콘택 패턴들(CP)의 각각의 상기 측면은 계단 형태를 가질 수 있다.
상기 주변 배리어 패턴(162)은 상기 콘택 패턴들(CP)의 각각과 상기 하부 절연막(110) 사이, 상기 콘택 패턴들(CP)의 각각과 상기 제2 하부 층간 절연막(125) 사이, 상기 콘택 패턴들(CP)의 각각과 상기 보호 절연막(130) 사이, 및 상기 콘택 패턴들(CP)의 각각과 상기 제1 상부 층간 절연막(135) 사이에 개재될 수 있다. 상기 주변 배리어 패턴(162)은 상기 콘택 패턴들(CP)의 각각과 대응하는 하부 배선(104) 사이로 연장될 수 있다. 상기 주변 배리어 패턴(162)은 상기 라인 패턴(LP)와 상기 제1 상부 층간 절연막(135) 사이, 상기 라인 패턴(LP)과 상기 상부 절연막(140) 사이, 및 상기 라인 패턴(LP)과 상기 제2 상부 층간 절연막(145) 사이로 연장될 수 있다. 상기 라인 패턴(LP) 및 상기 콘택 패턴들(CP)은 경계면 없이 서로 접하는 일체(one body)일 수 있다.
상기 주변 도전 패턴(164)의 상면(즉, 상기 라인 패턴(LP)의 상면) 및 상기 주변 배리어 패턴(162)의 최상부면은 상기 제2 상부 층간 절연막(145)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 라인 패턴(LP) 및 상기 콘택 패턴들(CP)은 서로 동일한 물질을 포함할 수 있다. 상기 라인 패턴(LP) 및 상기 콘택 패턴들(CP)은 상기 상부 배선 패턴(154)과 동일한 물질을 포함할 수 있다. 상기 라인 패턴(LP) 및 상기 콘택 패턴들(CP)은 금속(일 예로, 구리)을 포함할 수 있다. 상기 주변 배리어 패턴(162)은 상기 상부 배리어 패턴(152)과 동일한 물질을 포함할 수 있다. 상기 주변 배리어 패턴(162)은 도전성 금속 질화물을 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 정보 저장 구조체를 나타내는 단면도들이다.
도 5a 및 도 5b를 참조하면, 도 3의 상기 정보 저장 구조체(DS)는 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(TE)을 포함할 수 있고, 상기 자기터널접합 패턴(MTJ)은 상기 제1 자성 구조체(MS1), 상기 제2 자성 구조체(MS2), 및 이들 사이의 상기 터널 배리어 패턴(TBR)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 자성 구조체(MS1)는 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이의 시드층(200), 상기 시드층(200)과 상기 터널 배리어 패턴(TBR) 사이의 제1 고정층(210), 및 상기 제1 고정층(210)과 상기 터널 배리어 패턴(TBR) 사이의 제2 고정층(220)을 포함할 수 있다. 상기 제2 자성 구조체(MS2)는 상기 터널 배리어 패턴(TBR)과 상기 상부 전극(TE) 사이의 자유층(230), 상기 자유층(230)과 상기 상부 전극(TE) 사이의 비자성층(240), 및 상기 비자성층(240)과 상기 상부 전극(TE) 사이의 캐핑층(250)을 포함할 수 있다.
상기 시드층(200)은 상기 자기터널접합 패턴(MTJ)을 구성하는 자성층들의 결정 성장에 도움을 주는 물질을 포함할 수 있다. 일 예로, 상기 시드층(200)은 크롬(Cr), 이리듐(Ir), 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 고정층(210)의 자화방향(210MD) 및 상기 제2 고정층(220)의 자화방향(220MD)은 상기 터널 배리어 패턴(TBR)과 상기 자유층(230)의 계면에 수직할 수 있다. 상기 제1 고정층(210)은, 도 4b를 참조하여 설명한, 수직 자성 물질들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 고정층(210)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 상기 제2 고정층(220)은 상기 제1 고정층(210) 상에 교대로 적층된 복수의 자성층들 및 복수의 비자성층들을 포함할 수 있다. 상기 복수의 자성층들의 각각은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있고, 상기 복수의 비자성층들의 각각은 이리듐(Ir) 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다. 상기 제2 고정층(220)은 상기 복수의 비자성층들 중 적어도 하나에 의해 상기 제1 고정층(210)과 반강자성적으로 결합할 수 있다. 이에 따라, 상기 제2 고정층(220)의 자화방향(220MD)은 상기 제1 고정층(210)의 자화방향(210MD)에 반평행할 수 있다.
일부 실시예들에 따르면, 상기 자유층(230)은 상기 자유층(230)과 상기 터널 배리어 패턴(TBR) 사이의 계면에서 유도된 자기 이방성에 의해 수직 자화 특성을 갖는 자성 물질을 포함할 수 있다. 일 예로, 상기 자유층(230)은 코발트-철-보론(CoFeB)을 포함할 수 있다. 다른 실시예들에 따르면, 상기 자유층(230)은, 도 4b를 참조하여 설명한, 수직 자성 물질들 중 적어도 하나를 포함할 수 있다. 상기 비자성층(240)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 비자성층(240)은 상기 터널 배리어 패턴(TBR)과 동일한 물질을 포함할 수 있다. 상기 비자성층(240)과 상기 자유층(230) 사이의 계면에서 유도되는 자기 이방성에 의해, 상기 자유층(230)의 자기 이방성이 향상될 수 있다. 상기 캐핑층(250)은 상기 자유층(230)의 열화를 방지하기 위해 이용될 수 있다. 상기 캐핑층(250)은 일 예로, 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 질화 탄탈륨(TaN) 및 질화 티타늄(TiN) 중 적어도 하나를 포함할 수 있다.
상기 하부 전극(BE), 상기 상부 전극(TE), 및 상기 자기터널접합 패턴(MTJ)을 구성하는 상기 층들(200, 210, 220, TBR, 230, 240, 250)의 각각은 상기 터널 배리어 패턴(TBR)과 상기 자유층(230)의 계면에 평행한 방향(일 예로, 상기 제2 방향(D2))에 따른 폭을 가질 수 있다. 일 예로, 상기 제2 방향(D2)은 도 3의 상기 기판(100)의 상면(100U)에 평행할 수 있다.
상기 자유층(230)의 상부의 폭(230UW)은 상기 자유층(230)의 하부의 폭(230LW)보다 클 수 있다. 상기 자유층(230)은 그 하부에서 그 상부로 갈수록 증가하는 폭을 가질 수 있다. 이에 따라, 상기 자유층(230)의 측면은 상기 자유층(230)의 하면에 대하여 둔각을 가지도록 기울어진 네가티브 프로파일(negative profile)을 가질 수 있다. 상기 자유층(230)의 상부의 폭(230UW)은 상기 터널 배리어 패턴(TBR)의 폭(TBR_W)보다 클 수 있다. 상기 터널 배리어 패턴(TBR)의 폭(TBR_W)은 상기 자유층(230)의 하부의 폭(230LW)과 실질적으로 동일할 수 있다.
상기 비자성층(240)의 폭(240W)은 상기 터널 배리어 패턴(TBR)의 폭(TBR_W)보다 클 수 있다. 상기 비자성층(240)의 폭(240W)은 상기 자유층(230)의 하부의 폭(230LW)보다 클 수 있고, 상기 자유층(230)의 상부의 폭(230UW)과 실질적으로 동일할 수 있다.
상기 캐핑층(250)의 상부의 폭(250UW)은 상기 캐핑층(250)의 하부의 폭(250LW)보다 작을 수 있다. 상기 캐핑층(250)은 그 하부에서 그 상부로 갈수록 감소하는 폭을 가질 수 있다. 이에 따라, 상기 캐핑층(250)의 측면은 상기 캐핑층(250)의 하면에 대하여 예각을 가지도록 기울어진 포지티브 프로파일(positive profile)을 가질 수 있다. 상기 캐핑층(250)의 상부의 폭(250UW)은 상기 비자성층(240)의 폭(240W)보다 작을 수 있다. 상기 비자성층(240)의 폭(240W)은 상기 캐핑층(250)의 하부의 폭(250LW)과 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 상기 상부 전극(TE)의 상부의 폭(TE_UW)은 상기 상부 전극(TE)의 하부의 폭(TE_LW)과 실질적으로 동일할 수 있다. 상기 상부 전극(TE)은 그 하부로부터 그 상부로 갈수록 실질적으로 일정한 폭을 가질 수 있다. 이에 따라, 상기 상부 전극(TE)의 측면은 상기 상부 전극(TE)의 하면에 실질적으로 수직할 수 있다. 상기 상부 전극(TE)의 하부의 폭(TE_LW)은 상기 캐핑층(250)의 상부의 폭(250UW)과 실질적으로 동일할 수 있다.
상기 제2 고정층(220)의 중간부의 폭(220MW)은 상기 제2 고정층(220)의 상부의 폭(220UW) 및 상기 제2 고정층(220)의 하부의 폭(220LW)보다 클 수 있다. 이에 따라, 상기 제2 고정층(220)의 중간부의 측면은 상기 제2 고정층(220)의 상부의 측면 및 상기 제2 고정층(220)의 하부의 측면보다 옆으로(일 예로, 상기 제2 방향(D2)으로) 돌출될 수 있다. 상기 제2 고정층(220)의 중간부의 폭(220MW)은 상기 터널 배리어 패턴(TBR)의 폭(TBR_W)보다 클 수 있다. 상기 제2 고정층(220)의 상부의 폭(220UW) 및 상기 제2 고정층(220)의 하부의 폭(220LW)은 상기 터널 배리어 패턴(TBR)의 폭(TBR_W)과 실질적으로 동일할 수 있다. 상기 자유층(230)의 상부의 폭(230UW)은 상기 제2 고정층(220)의 상부의 폭(220UW), 상기 제2 고정층(220)의 하부의 폭(220LW), 및 상기 제2 고정층(220)의 중간부의 폭(220MW)보다 클 수 있다.
상기 제1 고정층(210)의 상부의 폭(210UW)은 상기 제1 고정층(210)의 하부의 폭(210LW)보다 작을 수 있다. 상기 제1 고정층(210)은 그 하부로부터 그 상부로 갈수록 감소하는 폭을 가질 수 있다. 이에 따라, 상기 제1 고정층(210)의 측면은 상기 제1 고정층(210)의 하면에 대하여 예각을 가지도록 기울어진 포지티브 프로파일(positive profile)을 가질 수 있다. 상기 제1 고정층(210)의 상부의 폭(210UW)은 상기 제2 고정층(220)의 중간부의 폭(220MW)보다 작을 수 있고, 상기 제2 고정층(220)의 하부의 폭(220LW)과 실질적으로 동일할 수 있다. 상기 제1 고정층(210)의 하부의 폭(210LW)은 상기 제2 고정층(220)의 하부의 폭(220LW) 및 상기 제2 고정층(220)의 중간부의 폭(220MW)보다 클 수 있다.
상기 시드층(200)의 상부의 폭(200UW)은 상기 시드층(200)의 하부의 폭(200LW)보다 작을 수 있다. 상기 시드층(200)은 그 하부로부터 그 상부로 갈수록 감소하는 폭을 가질 수 있다. 이에 따라, 상기 시드층(200)의 측면은 상기 시드층(200)의 하면에 대하여 예각을 가지도록 기울어진 포지티브 프로파일(positive profile)을 가질 수 있다. 상기 시드층(200)의 상부의 폭(200UW)은 상기 제1 고정층(210)의 상부의 폭(210UW)보다 클 수 있고, 상기 제1 고정층(210)의 하부의 폭(210LW)과 실질적으로 동일할 수 있다. 상기 시드층(200)의 하부의 폭(200LW)은 상기 제1 고정층(210)의 하부의 폭(210LW)보다 클 수 있다.
상기 하부 전극(BE)의 상부의 폭(BE_UW)은 상기 하부 전극(BE)의 하부의 폭(BE_LW)보다 작을 수 있다. 상기 하부 전극(BE)은 그 하부로부터 그 상부로 갈수록 감소하는 폭을 가질 수 있다. 이에 따라, 상기 하부 전극(BE)의 측면은 상기 하부 전극(BE)의 하면에 대하여 예각을 가지도록 기울어진 포지티브 프로파일(positive profile)을 가질 수 있다. 일부 실시예들에 따르면, 상기 하부 전극(BE)의 측면과 상기 하부 전극(BE)의 하면 사이의 각도는 상기 시드층(200)의 측면과 상기 시드층(200)의 하면 사이의 각도보다 클 수 있다. 상기 하부 전극(BE)의 상부의 폭(BE_UW)은 상기 시드층(200)의 상부의 폭(200UW)보다 클 수 있고, 상기 시드층(200)의 하부의 폭(200LW)과 실질적으로 동일할 수 있다. 상기 하부 전극(BE)의 하부의 폭(BE_LW)은 상기 시드층(200)의 하부의 폭(200LW)보다 클 수 있다.
상기 하부 전극(BE), 상기 상부 전극(TE), 및 상기 자기터널접합 패턴(MTJ)을 구성하는 상기 층들(200, 210, 220, TBR, 230, 240, 250)의 각각은 상기 터널 배리어 패턴(TBR)과 상기 자유층(230)의 계면에 수직한 방향(일 예로, 상기 제1 방향(D1))에 따른 두께를 가질 수 있다. 일 예로, 상기 제1 방향(D1)은 도 3의 상기 기판(100)의 상면(100U)에 수직할 수 있다.
상기 자유층(230)의 두께(230T)는 상기 터널 배리어 패턴(TBR)의 두께(TBR_T) 및 상기 비자성층(240)의 두께(240T)보다 클 수 있다. 상기 터널 배리어 패턴(TBR)의 두께(TBR_T)는 상기 비자성층(240)의 두께(240T)와 실질적으로 동일할 수 있다. 상기 캐핑층(250)의 두께(250T)는 상기 자유층(230)의 두께(230T)보다 클 수 있고, 상기 상부 전극(TE)의 두께(TE_T)는 상기 캐핑층(250)의 두께(250T)보다 클 수 있다.
상기 제2 고정층(220)의 두께(220T)는 상기 자유층(230)의 두께(230T) 및 상기 캐핑층(250)의 두께(250T)보다 클 수 있다. 상기 제2 고정층(220)의 두께(220T)는 상기 상부 전극(TE)의 두께(TE_T)보다 작을 수 있다. 상기 제1 고정층(210)의 두께(210T)는 상기 제2 고정층(220)의 두께(220T)보다 작을 수 있고, 상기 자유층(230)의 두께(230T)보다 클 수 있다. 상기 제1 고정층(210)의 두께(210T)는 상기 캐핑층(250)의 두께(250T)보다 작을 수 있다.
상기 시드층(200)의 두께(200T)는 상기 제1 고정층(210)의 두께(210T)보다 클 수 있고, 상기 제2 고정층(220)의 두께(220T)보다 작을 수 있다. 상기 시드층(200)의 두께(200T)는 상기 캐핑층(250)의 두께(250T)보다 작을 수 있다.
상기 하부 전극(BE)의 두께(BE_T)는 상기 시드층(200), 상기 제1 고정층(210), 상기 제2 고정층(220), 상기 터널 배리어 패턴(TBR), 상기 자유층(230), 상기 비자성층(240), 및 상기 캐핑층(250)의 각각의 두께보다 클 수 있다. 상기 하부 전극(BE)의 두께(BE_T)는 상기 상부 전극(TE)의 두께(TE_T)보다 작을 수 있다.
일부 실시예들에 따르면, 도 3의 상기 정보 저장 구조체(DS)는 상기 하부 전극(BE), 상기 상부 전극(TE), 및 상기 자기터널접합 패턴(MTJ)을 구성하는 상기 층들(200, 210, 220, TBR, 230, 240, 250)의 상술한 폭 및 두께에 의해 정의되는 프로파일을 가질 수 있고, 이에 따라, 상기 정보 저장 구조체(DS) 내 상기 자기터널접합 패턴(MTJ)의 특성이 열화되는 것이 방지될 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 정보 저장 구조체를 나타내는 단면도이다.
도 6을 참조하면, 본 실시예들에 따르면, 상기 상부 전극(TE)의 상부의 폭(TE_UW)은 상기 상부 전극(TE)의 하부의 폭(TE_LW)보다 작을 수 있다. 상기 상부 전극(TE)은 그 하부로부터 그 상부로 갈수록 감소하는 폭을 가질 수 있다. 이에 따라, 상기 상부 전극(TE)의 측면은 상기 상부 전극(TE)의 하면에 대하여 예각을 가지도록 기울어진 포지티브 프로파일(positive profile)을 가질 수 있다. 상기 상부 전극(TE)의 상부의 폭(TE_UW)은 상기 캐핑층(250)의 상부의 폭(250UW)보다 작을 수 있고, 상기 상부 전극(TE)의 하부의 폭(TE_LW)은 상기 캐핑층(250)의 상부의 폭(250UW)과 실질적으로 동일할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 정보 저장 구조체(DS)는 도 5a 및 도 5b를 참조하여 설명한 상기 정보 저장 구조체(DS)와 실질적으로 동일하다.
도 7 내지 도 12는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 6을 참조하여 설명한 자기 기억 소자와 중복되는 설명은 생략된다.
도 7을 참조하면, 셀 영역(CR) 및 주변회로 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 선택 요소들(미도시)이 상기 기판(100) 내에 형성될 수 있고, 하부 배선들(104) 및 하부 콘택들(102)이 상기 기판(100) 상에 형성될 수 있다. 상기 하부 배선들(104)의 각각은 상기 하부 콘택들(102) 중 대응하는 하나를 통해 선택 요소들 중 대응하는 하나의 일 단자에 전기적으로 연결될 수 있다. 제1 하부 층간 절연막(108)이 상기 기판(100) 상에 형성되어 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있고, 상기 하부 배선들(104) 및 상기 하부 콘택들(102)을 덮을 수 있다. 상기 하부 배선들(104)의 상면들은 상기 제1 하부 층간 절연막(108)의 상면과 실질적으로 공면을 이룰 수 있다.
하부 절연막(110) 및 제2 하부 층간 절연막(125)이 상기 제1 하부 층간 절연막(108) 상에 차례로 형성될 수 있다. 상기 하부 절연막(110) 및 상기 제2 하부 층간 절연막(125)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 하부 콘택 플러그(120)가 상기 기판(100)의 상기 셀 영역(CR) 상에 형성될 수 있다. 상기 하부 콘택 플러그(120)는 상기 제2 하부 층간 절연막(125) 및 상기 하부 절연막(110)을 관통할 수 있고, 상기 하부 배선들(104) 중 대응하는 하나에 연결될 수 있다. 상기 하부 콘택 플러그(120)를 형성하는 것은, 일 예로, 상기 하부 절연막(110) 및 상기 제2 하부 층간 절연막(125)을 관통하는 하부 콘택 홀을 형성하는 것, 상기 제2 하부 층간 절연막(125) 상에 상기 하부 콘택 홀을 채우는 하부 배리어막 및 하부 콘택막을 차례로 형성하는 것, 및 상기 제2 하부 층간 절연막(125)의 상면이 노출될 때까지 상기 하부 배리어막 및 상기 하부 콘택막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 하부 콘택 플러그(120)는 상기 하부 콘택 홀 내에 국소적으로 형성된, 하부 콘택 패턴(124) 및 하부 배리어 패턴(122)을 포함할 수 있다. 상기 하부 콘택 플러그(120)의 상면(120U)은 상기 제2 하부 층간 절연막(125)에 의해 덮이지 않고 노출될 수 있다. 상기 하부 콘택 플러그(120)는 제1 두께(120T)를 가지도록 형성될 수 있고, 상기 제1 두께(120T)는 상기 하부 콘택 플러그(120)의 하면(120L)으로부터 상기 하부 콘택 플러그(120)의 상면(120U)까지 상기 제1 방향(D1)을 따라 측정된 수직 길이일 수 있다.
하부 전극막(BEL) 및 자기터널접합 막(MTJL)이 상기 제2 하부 층간 절연막(125) 상에 차례로 형성될 수 있다. 상기 하부 전극막(BEL)은 상기 하부 콘택 플러그(120)의 상기 노출된 상면(120U), 및 상기 제2 하부 층간 절연막(125)의 상면을 덮도록 형성될 수 있다. 상기 하부 전극막(BEL) 및 상기 자기터널접합 막(MTJL)의 각각은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 자기터널접합 막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층되는 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)을 포함할 수 있다. 상기 제1 자성막(ML1) 및 상기 제2 자성막(ML2)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 일 예로, 상기 제1 자성막(ML1)은 도 5a 및 도 5b를 참조하여 설명한, 상기 시드층(200), 상기 제1 고정층(210), 및 상기 제2 고정층(220)을 포함할 수 있고, 상기 상기 제2 자성막(ML2)은 도 5a 및 도 5b를 참조하여 설명한, 상기 자유층(230), 상기 비자성층(240), 및 상기 캐핑층(250)을 포함할 수 있다. 상기 제1 자성막(ML1), 상기 터널 배리어막(TBL), 및 상기 제2 자성막(ML2)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
도전성 마스크 패턴(300)이 상기 셀 영역(CR)의 상기 자기터널접합 막(MTJL) 상에 형성될 수 있다. 상기 도전성 마스크 패턴(300)은 후술될 자기터널접합 패턴이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴(300)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 상기 도전성 마스크 패턴(300)을 식각 마스크로 이용하여, 상기 자기터널접합 막(MTJL) 및 상기 하부 전극막(BEL)이 차례로 식각될 수 있다. 이에 따라, 자기터널접합 패턴(MTJ) 및 하부 전극(BE)이 상기 셀 영역(CR)의 상기 제2 하부 층간 절연막(125) 상에 형성될 수 있다. 상기 하부 전극(BE)은 상기 하부 콘택 플러그(120)에 연결될 수 있고, 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(BE) 상에 형성될 수 있다. 상기 자기터널접합 패턴(MTJ)은, 상기 하부 전극(BE) 상에 차례로 적층된, 제1 자성 구조체(MS1), 터널 배리어 패턴(TBR), 및 제2 자성 구조체(MS2)를 포함할 수 있다. 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)는 상기 터널 배리어 패턴(TBR)을 사이에 두고 서로 이격될 수 있다. 상기 자기터널접합 막(MTJL)을 식각하는 것은 상기 도전성 마스크 패턴(300)을 식각 마스크로 이용하여 상기 제2 자성막(ML2), 상기 터널 배리어막(TBL), 및 상기 제1 자성막(ML1)을 순차로 식각하는 것을 포함할 수 있다. 상기 제2 자성막(ML2), 상기 터널 배리어막(TBL), 및 상기 제1 자성막(ML1)이 식각되어 상기 제2 자성 구조체(MS2), 상기 터널 배리어 패턴(TBR), 및 상기 제1 자성 구조체(MS1)가 각각 형성될 수 있다. 일 예로, 상기 제1 자성 구조체(MS1)는 5a 및 도 5b를 참조하여 설명한, 상기 시드층(200), 상기 제1 고정층(210), 및 상기 제2 고정층(220)을 포함할 수 있고, 상기 제2 자성 구조체(MS2)는 도 5a 및 도 5b를 참조하여 설명한, 상기 자유층(230), 상기 비자성층(240), 및 상기 캐핑층(250)을 포함할 수 있다.
상기 자기터널접합 막(MTJL) 및 상기 하부 전극막(BEL)을 식각하는 식각 공정은, 일 예로, 이온 빔을 이용한 이온 빔 식각 공정일 수 있다. 상기 이온 빔은 불활성 이온을 포함할 수 있다. 상기 식각 공정에 의해, 상기 자기터널접합 패턴(MTJ)의 양 측에서 상기 제2 하부 층간 절연막(125)의 상부가 리세스될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 제2 하부 층간 절연막(125)은 상기 자기터널접합 패턴(MTJ)의 양 측에서 상기 기판(100)을 향하여 리세스된 부분(125R)을 가질 수 있다. 상기 리세스된 부분(125R)의 최하부면(125RL)은 상기 하부 콘택 플러그(120)의 상면(120U)보다 낮은 높이에 위치할 수 있다. 더하여, 상기 식각 공정에 의해, 상기 주변회로 영역(PR)의 상기 제2 하부 층간 절연막(125)의 상부가 리세스될 수 있다. 상기 주변회로 영역(PR) 상의 상기 제2 하부 층간 절연막(125)의 상면(125U)은 상기 셀 영역(CR) 상의 상기 제2 하부 층간 절연막(125)의 상기 리세스된 부분(125R)의 상기 최하부면(125RL)보다 낮은 높이에 위치할 수 있다.
상기 식각 공정 후, 상기 도전성 마스크 패턴(300)의 잔부가 상기 자기터널접합 패턴(MTJ) 상에 남을 수 있다. 상기 도전성 마스크 패턴(300)의 상기 잔부는 상부 전극(TE)으로 기능할 수 있다. 이하에서, 상기 도전성 마스크 패턴(300)의 상기 잔부는 상부 전극(TE)으로 지칭될 수 있다. 상기 상부 전극(TE), 상기 자기터널접합 패턴(MTJ), 및 상기 하부 전극(BE)은 정보 저장 구조체(DS)를 구성할 수 있다.
상기 정보 저장 구조체(DS)는 상기 식각 공정에 의해 제2 두께(DS_T)를 가지도록 형성될 수 있다. 상기 제2 두께(DS_T)는 상기 하부 전극(BE)의 하면(BE_L)으로부터 상기 상부 전극(TE)의 상면(TE_U)까지 상기 제1 방향(D1)을 따라 측정된 수직 길이일 수 있다. 상기 하부 콘택 플러그(120)의 상기 제1 두께(120T)는 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)의 2.0배 내지 3.6배일 수 있다. 더하여, 상기 정보 저장 구조체(DS)는 상기 정보 저장 구조체(DS)를 구성하는 층들을 증착하는 증착 공정, 및 상기 층들을 식각하는 상기 식각 공정에 의해, 도 5a, 도 5b, 및 도 6을 참조하여 설명한 프로파일을 가지도록 형성될 수 있다.
도 9를 참조하면, 보호 절연막(130)이 상기 제2 하부 층간 절연막(125) 상에 형성되어 상기 정보 저장 구조체(DS)를 덮을 수 있다. 상기 보호 절연막(130)은 상기 정보 저장 구조체(DS)의 상면 및 측면을 컨포멀하게 덮도록 형성될 수 있고, 상기 제2 하부 층간 절연막(125)의 상기 리세스된 부분(125R)의 내면을 따라 연장될 수 있다. 상기 보호 절연막(130)은 상기 주변회로 영역(PR) 상의 상기 제2 하부 층간 절연막(125)의 상기 상면(125U)을 따라 연장될 수 있다.
제1 상부 층간 절연막(135)이 상기 보호 절연막(130) 상에 형성되어 상기 정보 저장 구조체(DS)를 덮을 수 있다. 상기 제1 상부 층간 절연막(135)은 상기 주변회로 영역(PR) 상의 상기 보호 절연막(130)을 덮을 수 있다. 상부 절연막(140) 및 제2 상부 층간 절연막(145)이 상기 제1 상부 층간 절연막(135) 상에 차례로 형성될 수 있다. 상기 상부 절연막(140)은 상기 제1 상부 층간 절연막(135)과 상기 제2 상부 층간 절연막(145) 사이에 개재될 수 있다. 상기 상부 절연막(140) 및 상기 제2 상부 층간 절연막(145)의 각각은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제1 및 제2 하부 층간 절연막들(108, 125), 상기 제1 및 제2 상부 층간 절연막들(135, 145), 상기 하부 절연막(110), 상기 보호 절연막(130), 및 상기 상부 절연막(140)의 각각은 화학기상증착, 물리기상증착, 또는 원자층 증착 공정 등을 수행하여 형성될 수 있다.
예비 홀들(PH)이 상기 기판(100)의 상기 주변회로 영역(PR) 상에 형성될 수 있다. 상기 예비 홀들(PH)의 각각은 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)을 관통할 수 있고, 상기 하부 절연막(110)의 상면을 노출할 수 있다. 상기 예비 홀들(PH)을 형성하는 것은, 상기 제2 상부 층간 절연막(145) 상에 상기 예비 홀들(PH)이 형성될 영역을 정의하는 개구부들을 갖는 제1 마스크 패턴(미도시)을 형성하는 것, 및 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)을 순차로 식각하는 것을 포함할 수 있다. 이 후, 상기 제1 마스크 패턴은 제거될 수 있다.
도 10을 참조하면, 희생막(170)이 상기 제2 상부 층간 절연막(145) 상에 형성되어 상기 예비 홀들(PH)을 채울 수 있다. 상기 희생막(170)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상의 상기 제2 상부 층간 절연막(145)을 덮을 수 있다. 상기 희생막(170)은 일 예로, 탄소 함유 물질을 포함할 수 있다.
도 11을 참조하면, 상기 셀 영역(CR) 상의, 상기 희생막(170), 상기 제2 상부 층간 절연막(145), 및 상기 상부 절연막(140)이 제1 식각 공정에 의해 패터닝될 수 있고, 이에 따라, 셀 트렌치(180)가 상기 셀 영역(CR)의 상기 제2 상부 층간 절연막(145) 내에 형성될 수 있다. 상기 제1 식각 공정은 상기 셀 영역(CR) 상의 상기 보호 절연막(130)이 노출될 때까지 수행될 수 있다. 상기 셀 트렌치(180)는 상기 셀 영역(CR) 상의 상기 보호 절연막(130)의 상면을 노출할 수 있다.
상기 주변회로 영역(PR) 상의, 상기 희생막(170), 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)이 상기 제1 식각 공정에 의해 패터닝될 수 있다. 이에 따라, 상기 주변회로 영역(PR) 상에, 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)을 관통하는 관통 홀(190)이 형성될 수 있다. 상기 관통 홀(190)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제2 방향(D2))으로 연장되는 주변 트렌치(192), 및 상기 주변 트렌치(192)로부터 상기 기판(100)을 향하여 각각 연장되는 콘택 홀들(194)을 포함할 수 있다. 상기 콘택 홀들(194)은 수평적으로(일 예로, 상기 제2 방향(D2)으로) 서로 이격될 수 있고, 상기 주변 트렌치(192)는 상기 콘택 홀들(194)에 공통으로 연결될 수 있다. 상기 주변 트렌치(192)는 상기 제2 상부 층간 절연막(145) 및 상기 상부 절연막(140)을 관통할 수 있고, 상기 제1 상부 층간 절연막(135)의 상부를 관통할 수 있다. 상기 콘택 홀들(194)의 각각은 상기 제1 상부 층간 절연막(135)의 하부, 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)을 관통할 수 있다. 상기 제1 식각 공정은, 상기 주변회로 영역(PR) 상의 상기 하부 절연막(110)이 노출될 때까지 수행될 수 있다. 상기 콘택 홀들(194)의 각각은 상기 하부 절연막(110)의 상면을 노출할 수 있다.
도 10 및 도 11을 참조하면, 상기 제1 식각 공정 동안, 상기 희생막(170)의 식각 속도는 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)의 각각의 식각 속도보다 클 수 있다. 상기 희생막(170)이 상기 제1 식각 공정에 의해 식각됨에 따라, 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상의 상기 제2 상부 층간 절연막(145)의 상면이 상기 제1 식각 공정 동안 노출될 수 있다. 더하여, 상기 예비 홀들(PH)을 채우는 상기 희생막(170)이 상기 제1 식각 공정에 의해 식각됨에 따라, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)의 측면들이 상기 제1 식각 공정 동안 노출될 수 있다. 이 경우, 상기 셀 영역(CR) 상의, 상기 제2 상부 층간 절연막(145) 및 상기 상부 절연막(140)이 상기 제1 식각 공정에 의해 식각되는 동안, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(145), 상기 상부 절연막(140), 상기 제1 상부 층간 절연막(135), 상기 보호 절연막(130), 및 상기 제2 하부 층간 절연막(125)이 상기 제1 식각 공정에 의해 식각될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 셀 트렌치(180), 및 상기 주변회로 영역(PR) 상의 상기 관통 홀(190)이 상기 제1 식각 공정에 의해 동시에 형성될 수 있다.
상기 제1 식각 공정 동안, 상기 상부 절연막(140)의 식각 속도는 상기 제1 상부 층간 절연막(135)의 식각 속도보다 작을 수 있다. 이 경우, 상기 제1 식각 공정 동안, 상기 주변회로 영역(PR) 상의 상기 제1 상부 층간 절연막(135)의 적어도 일부는 그 상부에서보다 그 측면에서 더 빠르게 식각될 수 있다. 이로 인해, 상기 제1 상부 층간 절연막(135)의 일부의 측면은 계단식 프로파일을 가질 수 있다.
도 12를 참조하면, 상기 셀 트렌치(180)에 의해 노출된, 상기 보호 절연막(130)의 일부, 및 상기 콘택 홀들(194)의 각각에 의해 노출된, 상기 하부 절연막(110)의 일부가 제2 식각 공정에 의해 식각될 수 있다. 이에 따라, 상기 셀 트렌치(180)는 상기 상부 전극(TE)의 상면을 노출할 수 있고, 상기 콘택 홀들(194)은 상기 주변회로 영역(PR) 상의 대응하는 하부 배선들(104)을 각각 노출할 수 있다. 일부 실시예들에 따르면, 상기 셀 트렌치(180)는 상기 제2 식각 공정에 의해 상기 상부 전극(TE)의 측면 상으로 연장될 수 있고, 상기 상부 전극(TE)의 상기 측면의 일부를 노출할 수 있다.
도 2 및 도 3을 다시 참조하면, 상부 배선(150) 및 주변 배선 구조체(160)가 상기 셀 트렌치(180) 및 상기 관통 홀(190) 내에 각각 형성될 수 있다. 상기 상부 배선(150)은 상부 배선 패턴(154), 및 상기 상부 배선 패턴(154)의 측면 및 바닥면을 따라 연장되는 상부 배리어 패턴(152)을 포함할 수 있다. 상기 주변 배선 구조체(160)는 주변 도전 패턴(164), 및 상기 주변 도전 패턴(164)의 측면 및 바닥면을 따라 연장되는 주변 배리어 패턴(162)을 포함할 수 있다. 상기 주변 도전 패턴(164)은 상기 주변 트렌치(192) 내의 라인 패턴(LP), 및 상기 콘택 홀들(194) 내에 콘택 패턴들(CP)을 포함할 수 있다.
상기 상부 배선(150)은 제3 두께(150T)를 가지도록 형성될 수 있고, 상기 제3 두께(150T)는 상기 상부 배선(150)의 하면(150L)으로부터 상기 상부 배선(150)의 상면(150U)까지 상기 제1 방향(D1)을 따라 측정된 수직 길이일 수 있다. 상기 상부 배선(150)의 상기 제3 두께(150T)는 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)의 1.0배 내지 2.2배일 수 있다.
상기 상부 배선(150) 및 상기 주변 배선 구조체(160)를 형성하는 것은, 상기 제2 상부 층간 절연막(145) 상에 상기 셀 트렌치(180)의 일부, 및 상기 관통 홀(190)의 일부를 채우는 배리어 막을 형성하는 것, 상기 배리어 막 상에 상기 셀 트렌치(180)의 잔부, 및 상기 관통 홀(190)의 잔부를 채우는 도전막을 형성하는 것, 및 상기 제2 상부 층간 절연막(145)의 상면이 노출될 때까지 상기 도전막 및 상기 배리어 막을 평탄화하는 것을 포함할 수 있다. 상기 배리어 막은 상기 셀 트렌치(180)의 내면, 및 상기 관통 홀(190)의 내면을 컨포멀하게 덮도록 형성될 수 있다. 상기 배리어 막은 도전성 금속 질화물을 포함할 수 있고, 상기 도전막은 금속(일 예로, 구리)를 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 상부 배선 패턴(154)의 상면 및 상기 상부 배리어 패턴(152)의 최상부면은 상기 셀 영역(CR) 상의 상기 제2 상부 층간 절연막(145)의 상면과 실질적으로 공면을 이룰 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 주변 도전 패턴(164)의 상면 및 상기 주변 배리어 패턴(162)의 최상부면은 상기 주변회로 영역(PR) 상의 상기 제2 상부 층간 절연막(145)의 상면과 실질적으로 공면을 이룰 수 있다.
본 발명의 개념에 따르면, 상기 하부 콘택 플러그(120)의 상기 제1 두께(120T)는 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)의 2.0배 내지 3.6배일 수 있고, 상기 상부 배선(150)의 상기 제3 두께(150T)는 상기 정보 저장 구조체(DS)의 상기 제2 두께(DS_T)의 1.0배 내지 2.2배일 수 있다. 이 경우, 상기 하부 콘택 플러그(120)의 종횡비가 증가됨에 따라 발생될 수 있는 공정 불량이 최소화될 수 있고, 동시에, 상기 정보 저장 구조체(DS) 내 상기 자기터널접합 패턴(MTJ)의 특성이 열화되는 것이 방지될 수 있다. 더하여, 상기 정보 저장 구조체(DS)는 도 5a, 도 5b, 및 도 6을 참조하여 설명한 프로파일 가지도록 형성될 수 있고, 이에 따라, 상기 정보 저장 구조체(DS) 내 상기 자기터널접합 패턴(MTJ)의 특성이 열화되는 것이 방지될 수 있다.
따라서, 공정 불량을 최소화할 수 있는 구조를 가짐도 동시에, 우수한 특성을 갖는 자기 기억 소자 및 그 제조방법이 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판
108: 제1 하부 층간 절연막
125: 제2 하부 층간 절연막 110: 하부 절연막
130: 보호 절연막 135: 제1 상부 층간 절연막
140: 상부 절연막 145: 제2 상부 층간 절연막
104: 하부 배선들 120: 하부 콘택 플러그
DS: 정보 저장 구조체 TE: 상부 전극
MTJ: 자기터널접합 패턴 BE: 하부 전극
150: 상부 배선 160: 주변 배선 구조체
164: 주변 도전 패턴 LP: 라인 패턴
CP: 콘택 패턴들
125: 제2 하부 층간 절연막 110: 하부 절연막
130: 보호 절연막 135: 제1 상부 층간 절연막
140: 상부 절연막 145: 제2 상부 층간 절연막
104: 하부 배선들 120: 하부 콘택 플러그
DS: 정보 저장 구조체 TE: 상부 전극
MTJ: 자기터널접합 패턴 BE: 하부 전극
150: 상부 배선 160: 주변 배선 구조체
164: 주변 도전 패턴 LP: 라인 패턴
CP: 콘택 패턴들
Claims (20)
- 기판 상의 하부 콘택 플러그; 및
상기 하부 콘택 플러그 상의 정보 저장 구조체를 포함하되,
상기 정보 저장 구조체는 상기 하부 콘택 플러그 상에 차례로 적층된, 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함하고,
상기 하부 콘택 플러그 및 상기 정보 저장 구조체의 각각은 상기 기판의 상면에 수직한 제1 방향에 따른 두께를 가지고,
상기 하부 콘택 플러그의 제1 두께는 상기 정보 저장 구조체의 제2 두께의 2.0배 내지 3.6배인 자기 기억 소자. - 청구항 1에 있어서,
상기 기판과 상기 하부 콘택 플러그 사이에 배치되고 상기 하부 콘택 플러그에 연결된 하부 배선; 및
상기 정보 저장 구조체 상에 배치되고 상기 정보 저장 구조체에 연결된 상부 배선을 더 포함하는 자기 기억 소자. - 청구항 2에 있어서,
상기 하부 콘택 플러그의 하면은 상기 하부 배선과 접하고, 상기 하부 콘택 플러그의 상면은 상기 정보 저장 구조체의 상기 하부 전극과 접하고,
상기 제1 두께는 상기 하부 콘택 플러그의 상기 하면으로부터 상기 하부 콘택 플러그의 상기 상면까지의 수직 길이인 자기 기억 소자. - 청구항 2에 있어서,
상기 하부 전극의 하면은 상기 하부 콘택 플러그와 접하고, 상기 상부 전극의 상면은 상기 상부 배선과 접하고,
상기 자기터널접합 패턴은 상기 하부 전극과 상기 상부 전극 사이에 배치되고,
상기 제2 두께는 상기 하부 전극의 상기 하면으로부터 상기 상부 전극의 상기 상면까지의 수직 길이인 자기 기억 소자. - 청구항 2에 있어서,
상기 상부 배선은 상기 상부 전극의 상면을 덮고, 상기 상부 전극의 측면 상으로 연장되어 상기 상부 전극의 상기 측면의 일부를 덮는 자기 기억 소자. - 청구항 2에 있어서,
상기 상부 배선은 상기 제1 방향에 따른 두께를 가지고,
상기 상부 배선의 제3 두께는 상기 정보 저장 구조체의 상기 제2 두께의 1.0배 내지 2.2배인 자기 기억 소자. - 청구항 6에 있어서,
상기 상부 배선의 하면은 상기 정보 저장 구조체의 상기 상부 전극과 접하고,
상기 제3 두께는 상기 상부 배선의 상기 하면으로부터 상기 상부 배선의 상면까지의 수직 길이인 자기 기억 소자. - 청구항 2에 있어서,
상기 기판 상에 상기 하부 배선을 덮는 제1 하부 층간 절연막;
상기 제1 하부 층간 절연막 상에 상기 하부 콘택 플러그를 덮는 제2 하부 층간 절연막; 및
상기 제1 및 제2 하부 층간 절연막들 사이에 개재되는 하부 절연막을 더 포함하되,
상기 정보 저장 구조체는 상기 제2 하부 층간 절연막 상에 배치되고,
상기 하부 콘택 플러그는 상기 제2 하부 층간 절연막 및 상기 하부 절연막을 관통하여 상기 하부 배선에 연결되고,
상기 제2 하부 층간 절연막은 상기 정보 저장 구조체의 양 측에서 리세스된 부분을 가지고,
상기 제2 하부 층간 절연막의 상기 리세스된 부분의 최하부면은 상기 하부 콘택 플러그의 상면보다 낮은 높이에 위치하는 자기 기억 소자. - 청구항 8에 있어서,
상기 기판은 셀 영역 및 주변회로 영역을 포함하고,
상기 하부 배선, 상기 하부 콘택 플러그, 상기 정보 저장 구조체, 및 상기 상부 배선은 상기 셀 영역 상에 배치되고,
상기 제1 및 제2 하부 층간 절연막들 및 상기 하부 절연막은 상기 셀 영역 및 상기 주변회로 영역을 덮고,
상기 주변회로 영역 상의 상기 제2 하부 층간 절연막의 상면은 상기 셀 영역 상의 상기 제2 하부 층간 절연막의 상기 리세스된 부분의 상기 최하부면보다 낮은 높이에 위치하는 자기 기억 소자. - 청구항 9에 있어서,
상기 제2 하부 층간 절연막 상에 상기 정보 저장 구조체를 덮는 제1 상부 층간 절연막;
상기 제1 상부 층간 절연막 상에 상기 상부 배선을 덮는 제2 상부 층간 절연막; 및
상기 제1 및 제2 상부 층간 절연막들 사이에 개재되는 상부 절연막을 더 포함하되,
상기 상부 배선은 상기 제2 상부 층간 절연막 및 상기 상부 절연막을 관통하여 상기 정보 저장 구조체에 연결되고,
상기 제1 및 제2 상부 층간 절연막들 및 상기 상부 절연막은 상기 셀 영역 및 상기 주변회로 영역을 덮고,
상기 주변회로 영역 상의 상기 상부 절연막의 상면은 상기 셀 영역 상의 상기 상부 절연막의 상면보다 낮은 높이에 위치하는 자기 기억 소자. - 청구항 10에 있어서,
상기 정보 저장 구조체의 측면과 상기 제1 상부 층간 절연막 사이, 및 상기 제2 하부 층간 절연막의 상기 리세스된 부분의 내면과 상기 제1 상부 층간 절연막 사이에 개재되는 보호 절연막을 더 포함하되,
상기 보호 절연막은 상기 주변회로 영역 상의, 상기 제2 하부 층간 절연막과 상기 제1 상부 층간 절연막 사이로 연장되는 자기 기억 소자. - 청구항 10에 있어서,
상기 주변회로 영역 상의 상기 제1 하부 층간 절연막 내에 배치되는 추가적인 하부 배선들; 및
상기 주변회로 영역 상의, 상기 제1 및 제2 상부 층간 절연막들, 상기 상부 절연막, 상기 제2 하부 층간 절연막, 및 상기 하부 절연막을 관통하여 상기 추가적인 하부 배선들에 연결되는 주변 도전 패턴을 더 포함하되,
상기 주변 도전 패턴은:
상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 라인 패턴; 및
상기 라인 패턴으로부터 상기 제1 방향으로 연장되어 상기 추가적인 하부 배선들에 각각 연결되는 콘택 패턴들을 포함하는 자기 기억 소자. - 청구항 12에 있어서,
상기 라인 패턴은 상기 제2 상부 층간 절연막 및 상기 상부 절연막을 관통하고, 상기 제1 상부 층간 절연막의 상부 내로 연장되고,
상기 콘택 패턴들의 각각은 상기 제1 상부 층간 절연막의 하부, 상기 제2 하부 층간 절연막, 및 상기 하부 절연막을 관통하여 상기 추가적인 하부 배선들 중 대응하는 하나에 연결되는 자기 기억 소자. - 기판 상에 차례로 적층된 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함하되,
상기 자기터널접합 패턴은:
자유층;
상기 하부 전극과 상기 자유층 사이의 고정층;
상기 고정층과 상기 자유층 사이의 터널 배리어층을 포함하고,
상기 자유층, 상기 고정층, 및 상기 터널 배리어층의 각각은 상기 기판의 상면에 평행한 방향에 따른 폭을 가지고,
상기 고정층의 중간부의 폭은 상기 고정층의 상부의 폭 및 상기 고정층의 하부의 폭보다 큰 자기 기억 소자. - 청구항 14에 있어서,
상기 자유층의 상부의 폭은 상기 자유층의 하부의 폭, 및 상기 터널 배리어층의 폭보다 큰 자기 기억 소자. - 청구항 15에 있어서,
상기 자유층의 상기 상부의 폭은 상기 고정층의 상기 상부의 폭, 상기 고정층의 상기 하부의 폭, 및 상기 고정층의 상기 중간부의 폭보다 큰 자기 기억 소자. - 청구항 15에 있어서,
상기 자유층의 일 측면은 상기 자유층의 하면에 대하여 둔각을 가지도록 기울어진 네가티브 프로파일을 갖는 자기 기억 소자. - 청구항 17에 있어서,
상기 고정층의 상기 중간부의 측면은 상기 고정층의 상기 상부의 측면 및 상기 고정층의 상기 하부의 측면보다 옆으로 돌출된 자기 기억 소자. - 청구항 15에 있어서,
상기 자기터널접합 패턴은:
상기 상부 전극과 상기 자유층 사이의 비자성층; 및
상기 상부 전극과 상기 비자성층 사이의 캐핑층을 더 포함하고,
상기 비자성층 및 상기 캐핑층의 각각은 상기 기판의 상면에 평행한 상기 방향에 따른 폭을 가지고,
상기 비자성층의 폭은 상기 자유층의 상기 하부의 폭, 및 상기 터널 배리어층의 폭보다 큰 자기 기억 소자. - 청구항 19에 있어서,
상기 캐핑층의 상부의 폭은 상기 캐핑층의 하부의 폭, 및 상기 비자성층의 폭보다 작은 자기 기억 소자.
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