KR102440139B1 - 반도체 소자 - Google Patents
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Abstract
반도체 소자는, 기판 상에 차례로 적층되는 제1 하부 층간 절연막, 보호 절연막, 및 제1 상부 층간 절연막, 및 상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 도전 패턴을 포함한다. 상기 도전 패턴은 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함한다. 상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격된다. 상기 절연 패턴은 상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막의 각각의 일부를 포함한다. 상기 절연 패턴의 측면의 적어도 일부는 계단식 프로파일을 갖는다.
Description
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는 자기터널접합을 포함하는 자기 기억 소자에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합(Magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 반도체 소자를 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상에 차례로 적층되는 제1 하부 층간 절연막, 보호 절연막, 및 제1 상부 층간 절연막; 및 상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 도전 패턴을 포함할 수 있다. 상기 도전 패턴은 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함할 수 있다. 상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격될 수 있다. 상기 절연 패턴은 상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막의 각각의 일부를 포함할 수 있다. 상기 절연 패턴의 측면의 적어도 일부는 계단식 프로파일을 가질 수 있다.
본 발명에 따른 반도체 소자는, 셀 영역 및 주변회로 영역을 포함하는 기판; 상기 셀 영역 및 상기 주변회로 영역 상의 제1 하부 층간 절연막; 상기 셀 영역 상의 상기 제1 하부 층간 절연막 상에 제공되는 정보 저장 구조체; 상기 셀 영역 및 상기 주변회로 영역 상에 제공되고, 상기 정보 저장 구조체를 덮는 제1 상부 층간 절연막; 상기 정보 저장 구조체의 측면과 상기 제1 상부 층간 절연막 사이, 및 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막 사이에 개재되고, 상기 주변회로 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막 사이로 연장되는 보호 절연막; 및 상기 주변회로 영역 상의, 상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 도전 패턴을 포함할 수 있다. 상기 도전 패턴은 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함할 수 있다. 상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격될 수 있다. 상기 절연 패턴은 상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막의 각각의 일부를 포함할 수 있다. 상기 콘택부들의 각각은 상기 기판으로부터 멀어지는 방향을 따라 증가하는 폭을 가질 수 있다.
본 발명의 개념에 따르면, 셀 영역 상의 셀 트렌치, 및 주변회로 영역 상의 관통 홀이 단일 식각 공정에 의해 동시에 형성될 수 있다. 상기 관통 홀은 상기 셀 트렌치보다 큰 종횡비를 가질 수 있고, 그 내부에 도전막을 용이하게 채울 수 있는 구조를 가지도록 형성될 수 있다. 이 경우, 상기 관통 홀 내에 주변 배선 구조체를 형성하는 것이 용이할 수 있고, 상기 주변 배선 구조체 내에 발생될 수 있는 결함이 최소화될 수 있다. 따라서, 전기적 특성이 개선된 반도체 소자가 용이하게 제조될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 메모리 셀 어레이의 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 5a 및 도 5b은 본 발명의 일부 실시예들에 따른 반도체 소자의 자기터널접합의 예시들을 각각 나타내는 단면도들이다.
도 6 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 5a 및 도 5b은 본 발명의 일부 실시예들에 따른 반도체 소자의 자기터널접합의 예시들을 각각 나타내는 단면도들이다.
도 6 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 메모리 셀 어레이의 회로도이고, 도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL0~WL3), 복수 개의 비트 라인들(BL0~BL3), 및 단위 메모리 셀들(MC)을 포함할 수 있다. 상기 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 상기 비트 라인들(BL0~BL3)은 상기 워드 라인들(WL0~WL3)에 교차할 수 있다. 상기 단위 메모리 셀들(MC)의 각각은, 상기 워드 라인들(WL0~WL3) 중 대응하는 워드 라인과 상기 비트 라인들(BL0~BL3) 중 대응하는 비트 라인에 연결될 수 있다. 상기 워드 라인들(WL0~WL3)의 각각은 복수 개의 상기 단위 메모리 셀들(MC)에 연결될 수 있다. 하나의 워드 라인(WL)에 연결된 상기 단위 메모리 셀들(MC)은 상기 비트 라인들(BL0~BL3)에 각각 연결될 수 있고, 하나의 비트 라인(BL)에 연결된 상기 단위 메모리 셀들(MC)은 상기 워드 라인들(WL0~WL3)에 각각 연결될 수 있다. 상기 워드 라인(WL)에 연결된 상기 단위 메모리 셀들(MC)의 각각은 상기 비트 라인들(BL0~BL3)의 각각에 의해 읽기 및 쓰기 회로에 연결될 수 있다.
도 1 및 도 2를 참조하면, 상기 단위 메모리 셀들(MC)의 각각은 메모리 요소(ME, memory element) 및 선택 요소(SE, select element)를 포함할 수 있다. 상기 메모리 요소(ME)는 비트 라인(BL)과 상기 선택 요소(SE) 사이에 연결될 수 있고, 상기 선택 요소(SE)는 상기 메모리 요소(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 메모리 요소(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 상기 메모리 요소(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 메모리 요소(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 상기 선택 요소(SE)는 상기 메모리 요소(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 요소(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 요소(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 요소(SE)에 연결될 수 있다.
상기 메모리 요소(ME)는 자기터널접합(MTJ)을 포함할 수 있다. 상기 자기터널접합(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 및 제2 자성 패턴들(MP1, MP2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 상기 메모리 요소(ME)는, 상기 자기터널접합(MTJ)과 상기 선택 요소(SE) 사이에 개재되는 하부 전극(BE), 및 상기 자기터널접합(MTJ)과 상기 비트 라인(BL) 사이에 개재되는 상부 전극(TE)을 더 포함할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다. 도 5a 및 도 5b은 본 발명의 일부 실시예들에 따른 반도체 소자의 자기터널접합의 예시들을 각각 나타내는 단면도들이다.
도 3 및 도 4를 참조하면, 기판(100) 상에 제1 하부 층간 절연막(106), 제2 하부 층간 절연막(102), 및 하부 절연막(104)이 제공될 수 있다. 상기 제2 하부 층간 절연막(102)은 상기 기판(100)과 상기 제1 하부 층간 절연막(106) 사이에 제공될 수 있고, 상기 하부 절연막(104)은 상기 제1 하부 층간 절연막(106)과 상기 제2 하부 층간 절연막(102) 사이에 개재될 수 있다. 상기 기판(100)은 셀 영역(CR) 및 주변회로 영역(PR)을 포함할 수 있다. 상기 셀 영역(CR)은 메모리 셀들이 제공되는 상기 기판(100)의 일 영역일 수 있고, 상기 주변회로 영역(PR)은 상기 메모리 셀들을 구동하기 위한 주변회로가 제공되는 상기 기판(100)의 다른 영역일 수 있다. 상기 제1 하부 층간 절연막(106), 상기 제2 하부 층간 절연막(102), 및 상기 하부 절연막(104)의 각각은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다.
상기 기판(100)은 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 상기 제1 하부 층간 절연막(106) 및 상기 제2 하부 층간 절연막(102)의 각각은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 하부 절연막(104)은 상기 제1 및 제2 하부 층간 절연막들(106, 102)과 다른 물질을 포함할 수 있다. 상기 하부 절연막(104)은 상기 제1 및 제2 하부 층간 절연막들(106, 102)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 하부 절연막(104)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에 선택 소자들(미도시)이 제공될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 제2 하부 층간 절연막(102)은 상기 선택 소자들을 덮도록 제공될 수 있다. 상기 기판(100)의 상기 주변회로 영역(PR) 상에 주변 도전 라인들(110)이 제공될 수 있다. 상기 주변 도전 라인들(110)의 각각은 상기 제2 하부 층간 절연막(102)을 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 주변 도전 라인들(110)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에 하부 콘택 플러그들(120)이 제공될 수 있다. 상기 하부 콘택 플러그들(120)의 각각은 상기 제1 하부 층간 절연막(106), 상기 하부 절연막(104), 및 상기 제2 하부 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 연결될 수 있다. 상기 하부 콘택 플러그들(120)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에 정보 저장 구조체들(DS)이 제공될 수 있다. 상기 정보 저장 구조체들(DS)은, 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 정보 저장 구조체들(DS)은 상기 셀 영역(CR)의 상기 제1 하부 층간 절연막(106) 상에 제공될 수 있고, 상기 하부 콘택 플러그들(120)에 각각 연결될 수 있다. 상기 정보 저장 구조체들(DS)의 각각은, 자기터널접합(MTJ), 상기 하부 콘택 플러그들(120)의 각각과 상기 자기터널접합(MTJ) 사이의 하부 전극(BE), 및 상기 자기터널접합(MTJ)을 사이에 두고 상기 하부 전극(BE)으로부터 이격되는 상부 전극(TE)을 포함할 수 있다. 상기 자기터널접합(MTJ)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 제공될 수 있다. 상기 하부 전극(BE)은 상기 하부 콘택 플러그들(120)의 각각과 접할 수 있다. 상기 하부 전극(BE)은, 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 상부 전극(TE)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
상기 자기터널접합(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 패턴(MP1)는 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이에 제공될 수 있고, 상기 제2 자성 패턴(MP2)는 상기 상부 전극(TE)과 상기 터널 배리어 패턴(TBR) 사이에 제공될 수 있다. 상기 터널 배리어 패턴(TBR)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 각각은 적어도 하나의 자성층을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 자성 패턴(MP1)는 일 방향으로 고정된 자화방향(m1)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 패턴(MP2)은 상기 기준층의 상기 자화방향(m1)에 평행 또는 반평행하게 변경 가능한 자화방향(m2)을 갖는 자유층을 포함할 수 있다. 도 5a 및 도 5b는 상기 제1 자성 패턴(MP1)이 상기 기준층을 포함하고 상기 제2 자성 패턴(MP2)이 상기 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 5a 및 도 5b에 도시된 바와 달리, 상기 제1 자성 패턴(MP1)이 상기 자유층을 포함하고 상기 제2 자성 패턴(MP2)이 상기 기준층을 포함할 수도 있다.
일 예로, 도 5a에 도시된 바와 같이, 상기 자화방향들(m1, m2)은 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 패턴(MP1)의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
다른 예로, 도 5b에 도시된 바와 같이, 상기 자화방향들(m1, m2)은 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 패턴(MP1)의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 셀 영역(CR) 상의 상기 제1 하부 층간 절연막(106)은 상기 정보 저장 구조체들(DS) 사이에서 상기 기판(100)을 향하여 리세스된 상면(106R)을 가질 수 있다. 상기 리세스된 상면(106R)은 상기 기판(100)으로부터 제1 높이(H1)에 위치할 수 있다. 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상면(106U)은 상기 기판(100)으로부터 제2 높이(H2)에 위치할 수 있고, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 작을 수 있다. 상기 제1 높이(H1) 및 상기 제2 높이(H2)는 각각 상기 기판(100)의 상면(100U)으로부터 측정된 거리일 수 있다. 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상기 상면(106U)은, 상기 셀 영역(CR) 상의 상기 제1 하부 층간 절연막(106)의 상기 리세스된 상면(106R)보다 상기 기판(100)의 상기 상면(100U)으로부터 낮은 높이에 위치할 수 있다.
보호 절연막(108)이 상기 정보 저장 구조체들(DS)의 각각의 측면 상에 제공될 수 있다. 상기 보호 절연막(108)은, 평면적 관점에서, 상기 정보 저장 구조체들(DS)의 각각의 상기 측면을 둘러쌀 수 있다. 상기 보호 절연막(108)은 상기 하부 전극(BE), 상기 자기터널접합(MTJ), 및 상기 상부 전극(TE)의 측면들을 덮을 수 있고, 평면적 관점에서, 상기 하부 전극(BE), 상기 자기터널접합(MTJ), 및 상기 상부 전극(TE)의 상기 측면들을 둘러쌀 수 있다. 상기 보호 절연막(108)은 상기 정보 저장 구조체들(DS) 사이에서 상기 제1 하부 층간 절연막(106)의 상기 리세스된 상면(106R)을 컨포멀하게 덮을 수 있고, 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상기 상면(106U)을 따라 연장되거나 덮을 수 있다.
제1 상부 층간 절연막(112)이 상기 제1 하부 층간 절연막(106) 상에 제공될 수 있고, 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제1 상부 층간 절연막(112)은 상기 셀 영역(CR) 상의 상기 제1 하부 층간 절연막(106) 상에 제공되어 상기 정보 저장 구조체들(DS)을 덮을 수 있고, 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)을 덮을 수 있다. 상기 보호 절연막(108)은 상기 정보 저장 구조체들(DS)의 각각의 상기 측면과 상기 제1 상부 층간 절연막(112) 사이, 및 상기 셀 영역(CR) 상의 상기 제1 하부 층간 절연막(106)의 상기 리세스된 상면(106R)과 상기 제1 상부 층간 절연막(112) 사이에 개재될 수 있다. 상기 보호 절연막(108)은 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상기 상면(106U)과 상기 제1 상부 층간 절연막(112) 사이로 연장될 수 있다.
상기 제1 상부 층간 절연막(112)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 보호 절연막(108)은 상기 제1 상부 층간 절연막(112) 및 상기 제1 하부 층간 절연막(106)과 다른 물질을 포함할 수 있다. 상기 보호 절연막(108)은 상기 제1 상부 층간 절연막(112) 및 상기 제1 하부 층간 절연막(106)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 보호 절연막(108)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 상기 보호 절연막(108)은 상기 하부 절연막(104)과 동일한 물질을 포함할 수 있다.
제2 상부 층간 절연막(116)이 상기 제1 상부 층간 절연막(112) 상에 제공될 수 있고, 상부 절연막(114)이 상기 제1 상부 층간 절연막(112)과 상기 제2 상부 층간 절연막(116) 사이에 개재될 수 있다. 상기 상부 절연막(114) 및 상기 제2 상부 층간 절연막(116)의 각각은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제2 상부 층간 절연막(116)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 상부 절연막(114)은 상기 제1 및 제2 상부 층간 절연막들(112, 116)과 다른 물질을 포함할 수 있다. 상기 상부 절연막(114)은 상기 제1 및 제2 상부 층간 절연막들(112, 116)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 상부 절연막(114)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 상기 상부 절연막(114)은 상기 보호 절연막(108) 또는 상기 하부 절연막(104)과 동일한 물질을 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에 셀 배선 구조체들(138)이 제공될 수 있다. 상기 셀 배선 구조체들(138)은, 평면적 관점에서, 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 셀 배선 구조체들(138)의 각각은 상기 제2 상부 층간 절연막(116) 및 상기 상부 절연막(114)을 관통하여 상기 정보 저장 구조체들(DS) 중 대응하는 정보 저장 구조체들(DS)에 연결될 수 있다. 상기 셀 배선 구조체들(138)의 각각은 상기 제1 방향(D1)으로 배열된 상기 정보 저장 구조체들(DS)에 공통적으로 연결될 수 있다. 상기 셀 배선 구조체들(138)의 각각은 상기 제1 방향(D1)으로 연장되는 셀 도전 라인(130), 및 상기 셀 도전 라인(130)의 바닥면을 따라 연장되는 셀 배리어 패턴(132)을 포함할 수 있다. 상기 셀 배리어 패턴(132)은 상기 셀 도전 라인(130)의 측면들 상으로 연장될 수 있다. 상기 셀 도전 라인(130)의 상면 및 상기 셀 배리어 패턴(132)의 최상부면은 상기 제2 상부 층간 절연막(116)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 셀 도전 라인(130)은 금속(일 예로, 구리)을 포함할 수 있고, 상기 셀 배리어 패턴(132)은 도전성 금속 질화물을 포함할 수 있다.
상기 기판(100)의 상기 주변회로 영역(PR) 상에 주변 배선 구조체(148)가 제공될 수 있다. 상기 주변 배선 구조체(148)는, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 상기 제1 하부 층간 절연막(106), 및 상기 하부 절연막(104)을 관통하여 상기 주변 도전 라인들(110)에 연결될 수 있다. 상기 주변 배선 구조체(148)는 도전 패턴(140), 및 상기 도전 패턴(140)의 측면 및 바닥면을 따라 연장되는 주변 배리어 패턴(142)을 포함할 수 있다. 상기 도전 패턴(140)은, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)을 관통할 수 있고, 상기 하부 절연막(104)의 적어도 일부를 관통할 수 있다.
상기 도전 패턴(140)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되는 라인부(144), 및 상기 라인부(144)로부터 상기 기판(100)을 향하여 각각 연장되는 콘택부들(146)을 포함할 수 있다. 상기 콘택부들(146)은 이들 사이에 개재되는 절연 패턴(INP)에 의해 수평적으로 서로 이격될 수 있다. 상기 콘택부들(146)은 상기 주변 도전 라인들(110)에 각각 연결될 수 있고, 상기 라인부(144)는 상기 콘택부들(146)에 공통적으로 연결될 수 있다. 상기 라인부(144)는, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(116) 및 상기 상부 절연막(114)을 관통할 수 있고, 상기 제1 상부 층간 절연막(112)의 상부를 관통할 수 있다. 상기 콘택부들(146)의 각각은, 상기 주변회로 영역(PR) 상의, 상기 제1 상부 층간 절연막(112)의 하부, 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)을 관통할 수 있고, 상기 하부 절연막(104)의 상기 적어도 일부를 관통할 수 있다. 상기 절연 패턴(INP)은 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 상기 제1 하부 층간 절연막(106), 및 상기 하부 절연막(104)의 각각의 일부를 포함할 수 있다. 즉, 상기 절연 패턴(INP)은, 상기 콘택부들(146) 사이에 개재되는, 상기 제1 상부 층간 절연막(112)의 일부(112P), 상기 보호 절연막(108)의 일부(108P), 상기 제1 하부 층간 절연막(106)의 일부(106P), 및 상기 하부 절연막(104)의 일부(104P)를 포함할 수 있다.
상기 주변 배리어 패턴(142)은 상기 라인부(144)와 상기 절연 패턴(INP) 사이에 개재될 수 있고, 상기 콘택부들(146)의 각각과 상기 절연 패턴(INP) 사이, 및 상기 콘택부들(146)의 각각과 상기 주변 도전 라인들(110)의 각각 사이로 연장될 수 있다. 상기 주변 배리어 패턴(142)은 상기 콘택부들(146)의 각각과 상기 하부 절연막(104) 사이, 상기 콘택부들(146)의 각각과 상기 제1 하부 층간 절연막(106) 사이, 상기 콘택부들(146)의 각각과 상기 보호 절연막(108) 사이, 및 상기 콘택부들(146)의 각각과 상기 제1 상부 층간 절연막(112) 사이에 개재될 수 있다. 상기 주변 배리어 패턴(142)은 상기 라인부(144)와 상기 제1 상부 층간 절연막(112) 사이, 상기 라인부(144)와 상기 상부 절연막(114) 사이, 및 상기 라인부(144)와 상기 제2 상부 층간 절연막(116) 사이로 연장될 수 있다. 상기 라인부(144) 및 상기 콘택부들(146)은 경계면 없이 서로 접하는 일체(one body)일 수 있다.
상기 콘택부들(146)의 각각은 상기 기판(100)의 상기 상면(100U)에 평행한 방향에 따른 폭(146W)을 가질 수 있다. 상기 콘택부들(146)의 각각의 상기 폭(146W)은 상기 기판(100)으로부터 멀어지는 방향을 따라 증가할 수 있다. 상기 절연 패턴(INP)은 상기 기판(100)의 상기 상면(100U)에 평행한 상기 방향에 따른 폭(INP_W)을 가질 수 있고, 상기 절연 패턴(INP)의 상기 폭(INP_W)은 상기 기판(100)으로부터 멀어지는 상기 방향을 따라 감소할 수 있다.
일 단면의 관점에서, 상기 절연 패턴(INP)은 서로 대향하는 측면들(INP_S)을 가질 수 있다. 상기 절연 패턴(INP)의 상기 측면들(INP_S)의 각각은 상기 콘택부들(146)의 각각의 일 측면(146S)과 마주할 수 있다. 상기 절연 패턴(INP)의 상기 측면들(INP_S)의 각각과 상기 콘택부들(146)의 각각의 상기 측면(146S) 사이에 상기 주변 배리어 패턴(142)이 개재될 수 있다. 상기 절연 패턴(INP)의 상기 측면들(INP_S)의 각각은 상기 기판(100)의 상기 상면(100U)에 대하여 경사질 수 있고, 상기 절연 패턴(INP)의 상기 측면들(INP_S)의 각각의 적어도 일부는 계단식 프로파일을 가질 수 있다. 일 예로, 상기 콘택부들(146) 사이에 개재되는, 상기 제1 상부 층간 절연막(112)의 상기 일부(112P)의 측면이 계단식 프로파일을 가질 수 있다. 더하여, 상기 콘택부들(146) 사이에 개재되는, 상기 제1 하부 층간 절연막(106)의 상기 일부(106P)의 측면이 계단식 프로파일을 가질 수 있다. 상기 콘택부들(146)의 각각의 상기 측면(146S)은 상기 절연 패턴(INP)의 상기 측면들(INP_S) 중 마주하는 측면(INP_S)에 상응하는 형태를 가질 수 있다. 즉, 상기 콘택부들(146)의 각각의 상기 측면(146S)은 상기 기판(100)의 상기 상면(100U)에 대하여 경사질 수 있고, 상기 콘택부들(146)의 각각의 상기 측면(146S)의 적어도 일부는 계단식 프로파일을 가질 수 있다.
상기 도전 패턴(140)의 상면(즉, 상기 라인부(144)의 상면) 및 상기 주변 배리어 패턴(142)의 최상부면은 상기 제2 상부 층간 절연막(116)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 라인부(144) 및 상기 콘택부들(146)은 서로 동일한 물질을 포함할 수 있다. 상기 라인부(144) 및 상기 콘택부들(146)은 상기 셀 도전 라인(130)과 동일한 물질을 포함할 수 있다. 상기 라인부(144) 및 상기 콘택부들(146)은 금속(일 예로, 구리)을 포함할 수 있다. 상기 주변 배리어 패턴(142)은 상기 셀 배리어 패턴(132)과 동일한 물질을 포함할 수 있다. 상기 주변 배리어 패턴(142)은 도전성 금속 질화물을 포함할 수 있다.
도 6 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 3, 도 4, 도 5a, 및 도 5b를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 중복되는 설명은 생략된다.
도 6을 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 셀 영역(CR) 및 주변회로 영역(PR)을 포함할 수 있다. 상기 기판(100) 상에 제1 하부 층간 절연막(106), 제2 하부 층간 절연막(102), 및 하부 절연막(104)이 형성될 수 있다. 상기 제1 하부 층간 절연막(106), 상기 제2 하부 층간 절연막(102), 및 상기 하부 절연막(104)의 각각은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮도록 형성될 수 있다. 선택 소자들(미도시)이 상기 기판(100)의 상기 셀 영역(CR) 상에 형성될 수 있고, 상기 제2 하부 층간 절연막(102)은 상기 선택 소자들을 덮을 수 있다. 주변 도전 라인들(110)이 상기 기판(100)의 상기 주변회로 영역(PR) 상에 형성될 수 있다. 상기 주변 도전 라인들(110)의 각각은 상기 제2 하부 층간 절연막(102)을 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 주변 도전 라인들(110)의 상면들은 상기 제2 하부 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 하부 절연막(104) 및 상기 제1 하부 층간 절연막(106)은 상기 제2 하부 층간 절연막(102) 상에 차례로 형성되어 상기 주변 도전 라인들(110)의 상기 상면들을 덮을 수 있다. 상기 하부 절연막(104)은 상기 제1 하부 층간 절연막(106)과 상기 제2 하부 층간 절연막(102) 사이에 형성될 수 있다. 상기 기판(100)의 상기 셀 영역(CR) 상에 하부 콘택 플러그들(120)이 형성될 수 있다. 상기 하부 콘택 플러그들(120)의 각각은 상기 제1 하부 층간 절연막(106), 상기 하부 절연막(104), 및 상기 제2 하부 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 연결될 수 있다. 상기 하부 콘택 플러그들(120)의 상면들은 상기 제1 하부 층간 절연막(106)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제1 하부 층간 절연막(106) 상에 하부 전극막(BEL) 및 자기터널접합 막(MTJL)이 차례로 형성될 수 있다. 상기 하부 전극막(BEL) 및 상기 자기터널접합 막(MTJL)의 각각은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮도록 형성될 수 있다. 상기 하부 전극막(BEL)은 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 하부 전극막(BEL)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다. 상기 자기터널접합 막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층되는 제1 자성막(160), 터널 배리어막(162), 및 제2 자성막(164)을 포함할 수 있다. 상기 제1 자성막(160) 및 상기 제2 자성막(164)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 상기 제1 자성막(160) 및 상기 제2 자성막(164) 중 하나는 일 방향으로 고정된 자화방향을 갖는 기준층을 포함할 수 있고, 상기 제1 자성막(160) 및 상기 제2 자성막(164) 중 다른 하나는 변경 가능한 자화방향을 갖는 자유층을 포함할 수 있다. 상기 기준층 및 상기 자유층을 구성하는 구체적인 물질은, 도 5a 및 도 5b를 참조하여 설명한 바와 같다. 상기 터널 배리어막(162)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성막(160), 상기 터널 배리어막(162), 및 상기 제2 자성막(164)의 각각은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
도전성 마스크 패턴들(170)이 상기 셀 영역(CR) 상의 상기 자기터널접합막(MTJL) 상에 형성될 수 있다. 상기 도전성 마스크 패턴들(170)은 후술될 자기터널접합들이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴들(170)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 7을 참조하면, 상기 도전성 마스크 패턴들(170)을 식각 마스크로 이용하여, 상기 자기터널접합 막(MTJL) 및 상기 하부 전극막(BEL)이 차례로 식각될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 제1 하부 층간 절연막(106) 상에 자기터널접합들(MTJ) 및 하부 전극들(BE)이 형성될 수 있다. 상기 하부 전극들(BE)은 상기 하부 콘택 플러그들(120)에 각각 연결될 수 있고, 상기 자기터널접합들(MTJ)은 상기 하부 전극들(BE) 상에 각각 형성될 수 있다. 상기 자기터널접합들(MTJ)의 각각은, 상기 하부 전극들(BE)의 각각 상에 차례로 적층된, 제1 자성 패턴(MP1), 터널 배리어 패턴(TBR), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)은 상기 터널 배리어 패턴(TBR)을 사이에 두고 서로 이격될 수 있다. 상기 자기터널접합 막(MTJL)을 식각하는 것은 상기 도전성 마스크 패턴들(170)을 식각 마스크로 이용하여 상기 제2 자성막(164), 상기 터널 배리어막(162), 및 상기 제1 자성막(160)을 순차로 식각하는 것을 포함할 수 있다. 상기 제2 자성막(164), 상기 터널 배리어막(162), 및 상기 제1 자성막(160)이 식각되어 상기 제2 자성 패턴(MP2), 상기 터널 배리어 패턴(TBR), 및 상기 제1 자성 패턴(MP1)이 각각 형성될 수 있다.
상기 자기터널접합 막(MTJL) 및 상기 하부 전극막(BEL)을 식각하는 식각 공정은, 일 예로, 이온 빔을 이용한 이온 빔 식각 공정일 수 있다. 상기 이온 빔은 불활성 이온을 포함할 수 있다. 상기 식각 공정에 의해, 상기 자기터널접합들(MTJ) 사이의 상기 제1 하부 층간 절연막(106)의 상부가 리세스될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 제1 하부 층간 절연막(106)은 상기 자기터널접합들(MTJ) 사이에서 상기 기판(100)을 향하여 리세스된 상면(106R)을 가질 수 있다. 상기 리세스된 상면(106R)은 상기 기판(100)으로부터 제1 높이(H1)에 위치할 수 있다. 더하여, 상기 식각 공정에 의해, 상기 주변회로 영역(PR)의 상기 제1 하부 층간 절연막(106)의 상부가 리세스될 수 있다. 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상면(106U)은 상기 기판(100)으로부터 제2 높이(H2)에 위치하되, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 작을 수 있다. 즉, 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상기 상면(106U)은, 상기 셀 영역(CR) 상의 상기 제1 하부 층간 절연막(106)의 상기 리세스된 상면(106R)보다 상기 기판(100)의 상면(100U)으로부터 낮은 높이에 위치할 수 있다.
상기 식각 공정 후, 상기 도전성 마스크 패턴들(170)의 각각의 적어도 일부가 상기 자기터널접합들(MTJ)의 각각 상에 남을 수 있다. 상기 도전성 마스크 패턴들(170)의 각각은 상부 전극(TE)으로 기능할 수 있다. 이하에서, 상기 도전성 마스크 패턴들(170)은 상부 전극들(TE)로 지칭될 수 있다. 상기 상부 전극들(TE)의 각각, 상기 자기터널접합들(MTJ)의 각각, 및 상기 하부 전극들(BE)의 각각은 정보 저장 구조체(DS)를 구성할 수 있다.
도 8을 참조하면, 보호 절연막(108)이 상기 제1 하부 층간 절연막(106) 상에 형성되어 복수의 상기 정보 저장 구조체들(DS)을 덮을 수 있다. 상기 보호 절연막(108)은 상기 정보 저장 구초제(DS)의 상면 및 측면을 컨포멀하게 덮도록 형성될 수 있고, 상기 복수의 정보 저장 구조체들(DS) 사이에서 상기 제1 하부 층간 절연막(106)의 상기 리세스된 상면(106R)을 따라 연장될 수 있다. 상기 보호 절연막(108)은 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 상기 상면(106U)을 따라 연장될 수 있다.
제1 상부 층간 절연막(112)이 상기 보호 절연막(108) 상에 형성되어 상기 복수의 정보 저장 구조체들(DS) 사이의 공간을 채울 수 있다. 상기 제1 상부 층간 절연막(112)은 상기 주변회로 영역(PR) 상의 상기 보호 절연막(108)을 덮을 수 있다. 상부 절연막(114) 및 제2 상부 층간 절연막(116)이 상기 제1 상부 층간 절연막(112) 상에 차례로 형성될 수 있다. 상기 상부 절연막(114)은 상기 제1 상부 층간 절연막(112)과 상기 제2 상부 층간 절연막(116) 사이에 개재될 수 있다. 상기 상부 절연막(114) 및 상기 제2 상부 층간 절연막(116)의 각각은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제1 및 제2 하부 층간 절연막들(106, 102), 상기 제1 및 제2 상부 층간 절연막들(112, 116), 상기 하부 절연막(104), 상기 보호 절연막(108), 및 상기 상부 절연막(114)의 각각은 화학기상증착, 물리기상증착, 또는 원자층 증착 공정 등을 수행하여 형성될 수 있다.
예비 홀들(PH)이 상기 기판(100)의 상기 주변회로 영역(PR) 상에 형성될 수 있다. 상기 예비 홀들(PH)의 각각은 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)을 관통하여 상기 하부 절연막(104)의 상면을 노출할 수 있다. 상기 예비 홀들(PH)을 형성하는 것은, 상기 제2 상부 층간 절연막(116) 상에 상기 예비 홀들(PH)이 형성될 영역을 정의하는 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)을 순차로 식각하는 것을 포함할 수 있다. 이 후, 상기 마스크 패턴은 제거될 수 있다.
도 9를 참조하면, 희생막(172)이 상기 제2 상부 층간 절연막(116) 상에 형성되어 상기 예비 홀들(PH)을 채울 수 있다. 상기 희생막(172)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상의 상기 제2 상부 층간 절연막(116)을 덮을 수 있다. 상기 희생막(172)은 일 예로, 탄소 함유 물질을 포함할 수 있다.
상기 희생막(172) 상에 마스크 막(180)이 형성될 수 있다. 상기 마스크 막(180)은 상기 셀 영역(CR) 상의 상기 희생막(172)의 상면을 노출하는 셀 개구부(182), 및 상기 주변회로 영역(PR) 상의 상기 희생막(172)의 상면을 노출하는 주변 개구부(184)를 포함할 수 있다. 상기 셀 개구부(182)는 후술될 셀 배선 구조체가 형성될 영역을 정의할 수 있고, 상기 주변 개구부(184)는 후술될 주변 배선 구조체가 형성될 영역을 정의할 수 있다. 상기 주변 개구부(184)는, 평면적 관점에서, 상기 예비 홀들(PH)과 중첩할 수 있다. 상기 마스크 막(180)은 상기 희생막(172), 상기 제1 및 제2 상부 층간 절연막들(112, 116), 상기 상부 절연막(114), 상기 보호 절연막(108), 상기 제1 하부 층간 절연막(106), 및 상기 하부 절연막(104)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 마스크 막(180)은 포토 레지스트 물질을 포함하거나, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 상기 마스크 막(180)을 식각 마스크로 이용하는 제1 식각 공정이 수행될 수 있다. 상기 셀 영역(CR) 상의, 상기 희생막(172) 및 상기 제2 상부 층간 절연막(116)이 상기 제1 식각 공정에 의해 패터닝될 수 있고, 이에 따라, 상기 제2 상부 층간 절연막(116) 내에 셀 트렌치(192)가 형성될 수 있다. 상기 셀 영역(CR)상의 상기 상부 절연막(114)이 상기 제1 식각 공정에 의해 패터닝될 수 있고, 이에 따라, 상기 셀 트렌치(192)는 상기 상부 절연막(114) 내로 연장될 수 있다. 상기 제1 식각 공정은 상기 셀 영역(CR) 상의 상기 보호 절연막(108)이 노출될 때까지 수행될 수 있다. 이에 따라, 상기 셀 트렌치(192)는 상기 셀 영역(CR) 상의 상기 보호 절연막(108)의 상면을 노출할 수 있다. 상기 셀 트렌치(192)는 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장될 수 있다.
상기 주변회로 영역(PR) 상의, 상기 희생막(172), 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)이 상기 제1 식각 공정에 의해 패터닝될 수 있다. 이에 따라, 상기 주변회로 영역(PR) 상에, 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)을 관통하는 관통 홀(194)이 형성될 수 있다. 상기 관통 홀(194)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되는 주변 트렌치(196), 및 상기 주변 트렌치(196)로부터 상기 기판(100)을 향하여 각각 연장되는 콘택 홀들(198)을 포함할 수 있다. 상기 콘택 홀들(198)은 수평적으로 서로 이격될 수 있고, 상기 주변 트렌치(196)는 상기 콘택 홀들(198)에 공통적으로 연결될 수 있다. 상기 주변 트렌치(196)는 상기 제2 상부 층간 절연막(116) 및 상기 상부 절연막(114)을 관통할 수 있고, 상기 제1 상부 층간 절연막(112)의 상부를 관통할 수 있다. 상기 콘택 홀들(198)의 각각은 상기 제1 상부 층간 절연막(112)의 하부, 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)을 관통할 수 있다. 상기 제1 식각 공정은, 상기 주변회로 영역(PR) 상의 상기 하부 절연막(104)이 노출될 때까지 수행될 수 있다. 이에 따라, 상기 콘택 홀들(198)의 각각은 상기 하부 절연막(104)의 상면을 노출할 수 있다.
도 9 및 도 10을 참조하면, 상기 제1 식각 공정 동안, 상기 희생막(172)의 식각 속도는 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)의 각각의 식각 속도보다 클 수 있다. 상기 희생막(172)이 상기 제1 식각 공정에 의해 식각됨에 따라, 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상의 상기 제2 상부 층간 절연막(116)의 상면이 상기 제1 식각 공정 동안 노출될 수 있다. 더하여, 상기 예비 홀들(PH)을 채우는 상기 희생막(172)이 상기 제1 식각 공정에 의해 식각됨에 따라, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)의 측면들이 상기 제1 식각 공정 동안 노출될 수 있다. 즉, 상기 셀 영역(CR) 상에서는 상기 제2 상부 층간 절연막(116)의 상기 상면이 상기 제1 식각 공정의 식각 소스에 제한적으로 노출됨에 반해, 상기 주변회로 영역(PR) 상에서는 상기 제2 상부 층간 절연막(116)의 상기 상면, 및 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)의 상기 측면들이 상기 제1 식각 공정의 상기 식각 소스에 충분히 노출될 수 있다. 이 경우, 상기 셀 영역(CR) 상의, 상기 제2 상부 층간 절연막(116) 및 상기 상부 절연막(114)이 상기 제1 식각 공정에 의해 식각되는 동안, 상기 주변회로 영역(PR) 상의, 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)이 상기 제1 식각 공정에 의해 식각될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 셀 트렌치(192), 및 상기 주변회로 영역(PR) 상의 상기 관통 홀(194)이 상기 제1 식각 공정에 의해 동시에 형성될 수 있다.
상기 주변회로 영역(PR) 상에서, 상기 제1 상부 층간 절연막(112)의 일부(112P), 상기 보호 절연막(108)의 일부(108P), 및 상기 제1 하부 층간 절연막(106)의 일부(106P)는 상기 제1 식각 공정에 의해 식각되지 않고, 상기 콘택 홀들(198) 사이에 남을 수 있다. 상기 제1 식각 공정 동안, 상기 상부 절연막(114)의 식각 속도는 상기 제1 상부 층간 절연막(112)의 식각 속도보다 작을 수 있다. 이 경우, 상기 제1 식각 공정 동안, 상기 주변회로 영역(PR) 상의 상기 제1 상부 층간 절연막(112)의 적어도 일부는 그 상부에서보다 그 측부에서 더 빠르게 식각될 수 있다. 이로 인해, 상기 제1 상부 층간 절연막(112)의 상기 일부(112P)의 측면은 계단식 프로파일을 가질 수 있다. 상기 제1 식각 공정 동안, 상기 보호 절연막(108)의 식각 속도는 상기 제1 하부 층간 절연막(106)의 식각 속도보다 작을 수 있다. 이 경우, 상기 제1 식각 공정 동안, 상기 주변회로 영역(PR) 상의 상기 제1 하부 층간 절연막(106)의 적어도 일부는 그 상부에서보다 그 측부에서 더 빠르게 식각될 수 있다. 이로 인해, 상기 제1 하부 층간 절연막(106)의 상기 일부(106P)의 측면은 계단식 프로파일을 가질 수 있다.
도 11을 참조하면, 상기 마스크 막(180)을 식각 마스크로 이용하는 제2 식각 공정이 수행될 수 있다. 상기 셀 트렌치(192)에 의해 노출된, 상기 보호 절연막(108)의 일부, 및 상기 콘택 홀들(198)의 각각에 의해 노출된, 상기 하부 절연막(104)의 일부가 상기 제2 식각 공정에 의해 식각될 수 있다. 이에 따라, 상기 셀 트렌치(192)는 상기 보호 절연막(108) 내로 연장되어 상기 상부 전극(TE)을 노출할 수 있고, 상기 콘택 홀들(198)의 각각은 상기 하부 절연막(104) 내로 연장되어 상기 주변 도전 라인들(110)의 각각을 노출할 수 있다. 이 후, 상기 마스크 막(180), 및 상기 희생막(172)의 잔부가 제거될 수 있다. 상기 마스크 막(180), 및 희생막(172)의 상기 잔부는, 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다.
상기 주변회로 영역(PR) 상에서, 상기 하부 절연막(104)의 일부(104P)는 상기 제2 식각 공정에 의해 식각되지 않고, 상기 콘택 홀들(198) 사이에 남을 수 있다. 상기 제1 상부 층간 절연막(112)의 상기 일부(112P), 상기 보호 절연막(108)의 상기 일부(108P), 상기 제1 하부 층간 절연막(106)의 상기 일부(106P), 및 상기 하부 절연막(104)의 상기 일부(104P)는 절연 패턴(INP)으로 지칭될 수 있다. 상기 절연 패턴(INP)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향에 따른 폭(INP_W)을 가질 수 있고, 상기 절연 패턴(INP)의 상기 폭(INP_W)은 상기 기판(100)으로부터 멀어지는 방향을 따라 감소할 수 있다. 상기 절연 패턴(INP)의 측면(INP_S)은 상기 기판(100)의 상기 상면(100U)에 대하여 경사질 수 있고, 상기 절연 패턴(INP)의 상기 측면(INP_S)의 적어도 일부는 계단식 프로파일을 가질 수 있다. 상기 절연 패턴(INP)의 상기 측면(INP_S)은 상기 콘택 홀들(198)의 각각의 내측면에 대응할 수 있다. 상기 콘택 홀들(198)의 각각은 상기 기판(100)의 상기 상면(100U)에 평행한 상기 방향에 따른 폭(198W)을 가질 수 있고, 상기 콘택 홀들(198)의 각각의 상기 폭(198W)은 상기 기판(100)으로부터 멀어지는 상기 방향을 따라 증가할 수 있다.
도 3 및 도 4를 다시 참조하면, 셀 배선 구조체(138)가 상기 셀 영역(CR) 상의 도 11의 상기 셀 트렌치(192) 내에 형성될 수 있고, 주변 배선 구조체(148)가 상기 주변회로 영역(PR) 상의 도 11의 상기 관통 홀(194) 내에 형성될 수 있다. 상기 셀 배선 구조체(138)는 상기 제1 방향(D1)으로 연장되는 셀 도전 라인(130), 및 상기 셀 도전 라인(130)의 바닥면을 따라 연장되는 셀 배리어 패턴(132)을 포함할 수 있다. 상기 셀 배리어 패턴(132)은 상기 셀 도전 라인(130)의 측면들 상으로 연장될 수 있다. 상기 주변 배선 구조체(148)는 도전 패턴(140), 및 상기 도전 패턴(140)의 측면 및 바닥면을 따라 연장되는 주변 배리어 패턴(142)을 포함할 수 있다. 상기 도전 패턴(140)은 도 11의 상기 주변 트렌치(196) 내에 형성되는 라인부(144), 및 도 11의 상기 콘택 홀들(198) 내에 각각 형성되는 콘택부들(146)을 포함할 수 있다. 상기 콘택부들(146)은 상기 절연 패턴(INP)에 의해 수평적으로 서로 이격될 수 있다.
상기 셀 배선 구조체(138) 및 상기 주변 배선 구조체(148)를 형성하는 것은, 상기 제2 상부 층간 절연막(116) 상에 도 11의, 상기 셀 트렌치(192)의 일부, 및 상기 관통 홀(194)의 일부를 채우는 배리어 막을 형성하는 것, 상기 배리어 막 상에 도 11의, 상기 셀 트렌치(192)의 잔부, 및 상기 관통 홀(194)의 잔부를 채우는 도전막을 형성하는 것, 및 상기 제2 상부 층간 절연막(116)의 상면이 노출될 때까지 상기 도전막 및 상기 배리어 막을 평탄화하는 것을 포함할 수 있다. 상기 배리어 막은 도 11의, 상기 셀 트렌치(192)의 내면, 및 상기 관통 홀(194)의 내면을 컨포멀하게 덮도록 형성될 수 있다. 상기 배리어 막은 도전성 금속 질화물을 포함할 수 있고, 상기 도전막은 금속(일 예로, 구리)를 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 셀 도전 라인(130)의 상면 및 상기 셀 배리어 패턴(132)의 최상부면은 상기 셀 영역(CR) 상의 상기 제2 상부 층간 절연막(116)의 상면과 실질적으로 공면을 이룰 수 있고, 상기 도전 패턴(140)의 상면(즉, 상기 라인부(144)의 상면) 및 상기 주변 배리어 패턴(142)의 최상부면은 상기 주변회로 영역(PR) 상의 상기 제2 상부 층간 절연막(116)의 상면과 실질적으로 공면을 이룰 수 있다.
본 발명의 개념에 따르면, 도 11의, 서로 다른 종횡비를 갖는, 상기 셀 트렌치(192) 및 상기 관통 홀(194)이 상기 제1 식각 공정에 의해 동시에 형성될 수 있다. 상기 관통 홀(194)은 상기 주변 트렌치(196), 및 상기 주변 트렌치(196)로부터 상기 기판(100)을 향하여 연장되는 상기 콘택 홀들(198)을 포함할 수 있다. 상기 콘택 홀들(198)의 각각은 상기 기판(100)으로부터 멀어지는 상기 방향을 따라 증가하는 폭(198W)을 가지도록 형성될 수 있고, 계단식 프로파일을 갖는 상기 절연 패턴(INP)의 상기 측면(INP_S)에 대응하는 내측면을 가지도록 형성될 수 있다. 이 경우, 상대적으로 큰 종횡비를 갖는 상기 관통 홀(194) 내에 상기 도전막을 채우는 것이 용이할 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 3, 도 4, 도 5a, 및 도 5b를 참조하여 설명한, 본 발명의 일부 실시예들에 다른 반도체 소자와 중복되는 설명은 생략될 수 있다.
도 12를 참조하면, 상기 기판(100)의 상기 주변회로 영역(PR) 상에 상기 주변 배선 구조체(148)가 제공될 수 있다. 상기 주변 배선 구조체(148)는 상기 도전 패턴(140) 및 상기 주변 배리어 패턴(142)을 포함할 수 있다. 상기 도전 패턴(140)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되는 상기 라인부(144), 및 상기 라인부(144)로부터 상기 기판(100)을 향하여 각각 연장되는 상기 콘택부들(146)을 포함할 수 있다. 상기 콘택부들(146)은 상기 절연 패턴(INP)에 의해 수평적으로 서로 이격될 수 있다.
상기 콘택부들(146)의 각각은 상기 기판(100)의 상기 상면(100U)에 평행한 방향에 따른 상기 폭(146W)을 가질 수 있다. 상기 콘택부들(146)의 각각의 상기 폭(146W)은 상기 기판(100)으로부터 멀어지는 방향을 따라 증가할 수 있다. 상기 절연 패턴(INP)은 상기 기판(100)의 상기 상면(100U)에 평행한 상기 방향에 따른 상기 폭(INP_W)을 가질 수 있고, 상기 절연 패턴(INP)의 상기 폭(INP_W)은 상기 기판(100)으로부터 멀어지는 상기 방향을 따라 감소할 수 있다.
일 단면의 관점에서, 상기 절연 패턴(INP)은 서로 대향하는 상기 측면들(INP_S)을 가질 수 있다. 상기 절연 패턴(INP)의 상기 측면들(INP_S)의 각각은 상기 콘택부들(146)의 각각의 일 측면(146S)과 마주할 수 있다. 상기 절연 패턴(INP)의 상기 측면들(INP_S)의 각각은 상기 기판(100)의 상기 상면(100U)에 대하여 경사진 선형(linear) 프로파일을 가질 수 있다. 상기 콘택부들(146)의 각각의 상기 측면(146S)은 상기 절연 패턴(INP)의 상기 측면들(INP_S) 중 마주하는 측면(INP_S)에 상응하는 형태를 가질 수 있다. 즉, 상기 콘택부들(146)의 각각의 상기 측면(146S)은 상기 기판(100)의 상기 상면(100U)에 대하여 경사진 선형(linear) 프로파일을 가질 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 6 내지 도 11을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 중복되는 설명을 생략될 수 있다.
도 13을 참조하면, 상기 마스크 막(180)을 식각 마스크로 이용하는 상기 제1 식각 공정이 수행될 수 있다. 상기 셀 영역(CR) 상의, 상기 희생막(172) 및 상기 제2 상부 층간 절연막(116)이 상기 제1 식각 공정에 의해 패터닝될 수 있고, 이에 따라, 상기 제2 상부 층간 절연막(116) 내에 상기 셀 트렌치(192)가 형성될 수 있다. 상기 셀 영역(CR)상의 상기 상부 절연막(114)이 상기 제1 식각 공정에 의해 패터닝될 수 있고, 이에 따라, 상기 셀 트렌치(192)는 상기 상부 절연막(114) 내로 연장될 수 있다. 상기 제1 식각 공정은 상기 셀 영역(CR) 상의 상기 보호 절연막(108)이 노출될 때까지 수행될 수 있다.
상기 주변회로 영역(PR) 상의, 상기 희생막(172), 상기 제2 상부 층간 절연막(116), 상기 상부 절연막(114), 상기 제1 상부 층간 절연막(112), 상기 보호 절연막(108), 및 상기 제1 하부 층간 절연막(106)이 상기 제1 식각 공정에 의해 패터닝될 수 있다. 이에 따라, 상기 주변회로 영역(PR) 상에 상기 관통 홀(194)이 형성될 수 있다. 상기 관통 홀(194)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되는 상기 주변 트렌치(196), 및 상기 주변 트렌치(196)로부터 상기 기판(100)을 향하여 각각 연장되는 상기 콘택 홀들(198)을 포함할 수 있다. 상기 콘택 홀들(198)은 수평적으로 서로 이격될 수 있고, 상기 주변 트렌치(196)는 상기 콘택 홀들(198)에 공통적으로 연결될 수 있다. 상기 제1 식각 공정은, 상기 주변회로 영역(PR) 상의 상기 하부 절연막(104)이 노출될 때까지 수행될 수 있다. 상기 셀 영역(CR) 상의 상기 셀 트렌치(192), 및 상기 주변회로 영역(PR) 상의 상기 관통 홀(194)은 상기 제1 식각 공정에 의해 동시에 형성될 수 있다.
상기 주변회로 영역(PR) 상에서, 상기 제1 상부 층간 절연막(112)의 상기 일부(112P), 상기 보호 절연막(108)의 상기 일부(108P), 및 상기 제1 하부 층간 절연막(106)의 상기 일부(106P)는 상기 제1 식각 공정에 의해 식각되지 않고, 상기 콘택 홀들(198) 사이에 남을 수 있다. 상기 제1 상부 층간 절연막(112)의 상기 일부(112P)의 측면, 상기 보호 절연막(108)의 상기 일부(108P)의 측면, 및 상기 제1 하부 층간 절연막(106)의 상기 일부(106P)의 측면은 서로 정렬될 수 있고, 상기 기판(100)의 상기 상면(100U)에 대하여 경사진 선형 프로파일을 가질 수 있다.
본 발명의 개념에 따르면, 서로 다른 종횡비를 갖는, 상기 셀 트렌치(192) 및 상기 관통 홀(194)이 상기 제1 식각 공정에 의해 동시에 형성될 수 있다. 상대적으로 큰 종횡비를 갖는 상기 관통 홀(194)은 그 내부에 도전막을 용이하게 채울 수 있는 구조를 가지도록 형성될 수 있다. 이 경우, 상기 관통 홀(194) 내에 상기 주변 배선 구조체(148)를 형성하는 것이 용이할 수 있고, 상기 주변 배선 구조체(148)내에 발생될 수 있는 결함이 최소화될 수 있다.
따라서, 전기적 특성이 개선된 반도체 소자가 용이하게 제조될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 106: 제1 하부 층간 절연막
102: 제2 하부 층간 절연막 104: 하부 절연막
108: 보호 절연막 112: 제1 상부 층간 절연막
114: 상부 절연막 116: 제2 상부 층간 절연막
110: 주변 도전 라인 120: 하부 콘택 플러그
DS: 정보 저장 구조체 TE: 상부 전극
MTJ: 자기터널접합 BE: 하부 전극
138: 셀 배선 구조체 130: 셀 도전라인
132: 셀 배리어 패턴 148: 주변 배선 구조체
140: 도전 패턴 142: 주변 배리어 패턴
144: 라인부 146: 콘택부
INP: 절연 패턴
102: 제2 하부 층간 절연막 104: 하부 절연막
108: 보호 절연막 112: 제1 상부 층간 절연막
114: 상부 절연막 116: 제2 상부 층간 절연막
110: 주변 도전 라인 120: 하부 콘택 플러그
DS: 정보 저장 구조체 TE: 상부 전극
MTJ: 자기터널접합 BE: 하부 전극
138: 셀 배선 구조체 130: 셀 도전라인
132: 셀 배리어 패턴 148: 주변 배선 구조체
140: 도전 패턴 142: 주변 배리어 패턴
144: 라인부 146: 콘택부
INP: 절연 패턴
Claims (10)
- 기판 상에 차례로 적층되는 제1 하부 층간 절연막, 보호 절연막, 및 제1 상부 층간 절연막; 및
상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 도전 패턴을 포함하되,
상기 도전 패턴은 상기 기판의 상면에 평행한 방향으로 연장되는 라인부, 및 상기 라인부로부터 상기 기판을 향하여 각각 연장되는 콘택부들을 포함하고,
상기 콘택부들은 이들 사이에 개재되는 절연 패턴에 의해 수평적으로 서로 이격되고, 상기 절연 패턴은 상기 제1 상부 층간 절연막, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막의 각각의 일부를 포함하고,
상기 보호 절연막은 상기 제1 하부 층간 절연막에 대해 식각 선택성을 갖는 물질을 포함하고,
상기 절연 패턴의 측면의 적어도 일부는 계단식 프로파일을 가지되, 상기 제1 상부 층간 절연막의 상기 일부의 측면이 계단식 프로파일을 가지고, 상기 제1 하부 층간 절연막의 상기 일부의 측면이 계단식 프로파일을 갖는 반도체 소자. - 청구항 1에 있어서,
상기 콘택부들의 각각은 상기 기판으로부터 멀어지는 방향을 따라 증가하는 폭을 갖는 반도체 소자. - 청구항 2에 있어서,
상기 절연 패턴은 상기 기판으로부터 멀어지는 상기 방향을 따라 감소하는 폭을 갖는 반도체 소자. - 청구항 1에 있어서,
상기 제1 상부 층간 절연막 상에 차례로 적층된 상부 절연막 및 제2 상부 층간 절연막을 더 포함하되,
상기 도전 패턴의 상기 라인부는 상기 제2 상부 층간 절연막 및 상기 상부 절연막을 관통하고,
상기 상부 절연막은 상기 제1 상부 층간 절연막에 대해 식각 선택성을 갖는 물질을 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 라인부는 상기 제1 상부 층간 절연막의 상부를 관통하고,
상기 콘택부들의 각각은 상기 제1 상부 층간 절연막의 하부, 상기 보호 절연막, 및 상기 제1 하부 층간 절연막을 관통하는 반도체 소자. - 청구항 1에 있어서,
상기 보호 절연막은 상기 제1 상부 층간 절연막 및 상기 제1 하부 층간 절연막과 다른 물질을 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 라인부 및 상기 콘택부들은 서로 동일한 물질을 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 기판은 셀 영역 및 주변회로 영역을 포함하고, 상기 제1 하부 층간 절연막, 상기 보호 절연막, 및 상기 제1 상부 층간 절연막의 각각은 상기 셀 영역 및 상기 주변회로 영역을 덮고, 상기 도전 패턴은 상기 주변회로 영역 상에 제공되고,
상기 셀 영역 상의 상기 제1 하부 층간 절연막 상에 제공되는 정보 저장 구조체를 더 포함하되,
상기 제1 상부 층간 절연막은 상기 정보 저장 구조체를 덮고,
상기 보호 절연막은 상기 정보 저장 구조체의 측면과 상기 제1 상부 층간 절연막 사이, 및 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막 사이에 개재하고, 상기 주변회로 영역 상의 상기 제1 하부 층간 절연막의 상면과 상기 제1 상부 층간 절연막 사이로 연장되는 반도체 소자. - 청구항 8에 있어서,
상기 주변회로 영역 상의 상기 제1 하부 층간 절연막의 상기 상면은 상기 기판으로부터 상기 셀 영역 상의 상기 제1 하부 층간 절연막의 상기 상면보다 낮은 높이에 위치하는 반도체 소자. - 청구항 8에 있어서,
상기 제1 상부 층간 절연막 상의 제2 상부 층간 절연막; 및
상기 제1 상부 층간 절연막과 상기 제2 상부 층간 절연막 사이의 상부 절연막을 더 포함하되,
상기 제2 상부 층간 절연막 및 상기 상부 절연막은 상기 셀 영역 및 상기 주변회로 영역을 덮고,
상기 라인부는 상기 제2 상부 층간 절연막 및 상기 상부 절연막을 관통하는 반도체 소자.
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