KR20170106554A - 자기 메모리 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 자기 메모리 장치의 제조 방법에 관한 것으로, 기판 상에 차례로 적층된 제1 자성막, 터널 배리어막 및 제2 자성막을 포함하는 자기 터널 접합막을 형성하는 것, 상기 자기 터널 접합막 상에, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 형성하는 것, 상기 제1 라인 마스크 패턴들을 식각 마스크로 이용하는 제1 이온 빔 식각 공정으로 상기 자기 터널 접합막을 식각하여 상기 제1 방향으로 연장되는 예비 자기 터널 접합들을 형성하는 것, 상기 예비 자기 터널 접합들 상에, 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 제2 라인 마스크 패턴들을 형성하는 것 및 상기 제2 라인 마스크 패턴들을 식각 마스크로 이용하는 제2 이온 빔 식각 공정으로 상기 예비 자기 터널 접합들을 식각하여 자기 터널 접합들을 형성하는 것을 포함하는 자기 메모리 장치의 제조 방법이 제공된다.

Description

자기 메모리 장치의 제조 방법{Method for manufacturing magnetic memory device}
본 발명은 자기 메모리 장치의 제조 방법에 관한 것으로, 상세하게는 자기 터널 접합을 포함하는 자기 메모리 장치의 제조 방법에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기기억 소자가 제안된 바 있다. 자기기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광받고 있다.
자기기억 소자는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 식각 부산물의 제거가 용이한 자기 터널 접합의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 자기 메모리 장치의 제조방법을 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법은 기판 상에 차례로 적층된 제1 자성막, 터널 배리어막 및 제2 자성막을 포함하는 자기 터널 접합막을 형성하는 것; 상기 자기 터널 접합막 상에, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 형성하는 것; 상기 제1 라인 마스크 패턴들을 식각 마스크로 이용하는 제1 이온 빔 식각 공정으로 상기 자기 터널 접합막을 식각하여 상기 제1 방향으로 연장되는 예비 자기 터널 접합들을 형성하는 것; 상기 예비 자기 터널 접합들 상에, 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 제2 라인 마스크 패턴들을 형성하는 것; 및 상기 제2 라인 마스크 패턴들을 식각 마스크로 이용하는 제2 이온 빔 식각 공정으로 상기 예비 자기 터널 접합들을 식각하여 자기 터널 접합들을 형성하는 것을 포함하되, 상기 자기 터널 접합들은 상기 제1 방향 및 상기 제2 방향을 따라 아일랜드 형태로 배치된다.
일 실시예에 따르면, 상기 제1 및 제2 방향들은 상기 기판의 상면과 평행하고, 상기 제1 이온 빔 식각 공정은, 상기 기판의 상면에 수직한 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제1 및 제2 이온 빔들을 이용하고, 상기 제2 이온 빔 식각 공정은 상기 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제3 및 제4 이온 빔들을 이용하되, 상기 제1 내지 제4 이온 빔들의 입사 방향들은 서로 다를 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 이온 빔들의 입사 방향들은 상기 법선에 평행한 제3 방향과 상기 제2 방향에 의해 정의되는 제1 면에 평행하되, 평면적 관점에서, 상기 제1 이온 빔의 입사 방향은 상기 제2 방향의 벡터 성분을 갖고, 상기 제2 이온 빔의 입사 방향은 상기 제2 방향의 반대 방향의 벡터 성분을 가질 수 있다.
일 실시예에 따르면, 상기 제3 및 제4 이온 빔들의 입사 방향들은 상기 제3 방향과 상기 제1 방향에 의해 정의되는 제2 면에 평행하고, 평면적 관점에서, 상기 제3 이온 빔의 입사 방향은 상기 제1 방향의 벡터 성분을 갖고, 상기 제4 이온 빔의 입사 방향은 상기 제1 방향의 반대 방향의 벡터 성분을 가질 수 있다.
일 실시예에 따르면, 상기 예비 자기 터널 접합들의 각각은 상기 제2 방향으로 대향하는 제1 및 제2 측벽들을 갖되, 상기 제2 라인 마스크 패턴들의 형성 전에, 상기 제1 및 제2 측벽들 상에 제1 캡핑 절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 예비 자기 터널 접합들의 각각은 상기 제1 자성막, 상기 터널 배리어막 및 상기 제2 자성막으로부터 각각 형성된 예비 제1 자성 패턴, 예비 터널 배리어 패턴, 및 예비 제2 자성 패턴을 포함하되, 상기 제3 측벽은 상기 제3 이온 빔에 의해 상기 예비 제1 자성 패턴, 상기 예비 터널 배리어 패턴, 및 상기 예비 제2 자성 패턴이 순차적으로 식각되어 형성되고, 상기 제4 측벽은 상기 제4 이온 빔에 의해 상기 예비 제1 자성 패턴, 상기 예비 터널 배리어 패턴, 및 상기 예비 제2 자성 패턴이 순차적으로 식각되어 형성될 수 있다.
일 실시예에 따르면, 상기 자기 터널 접합들의 각각은 상기 제1 방향으로 대향하는 제3 및 제4 측벽들을 갖되, 상기 제3 및 제4 측벽들 상에 제2 캡핑 절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 예비 자기 터널 접합들의 각각은 상기 제1 자성막, 상기 터널 배리어막 및 상기 제2 자성막으로부터 각각 형성된 예비 제1 자성 패턴, 예비 터널 배리어 패턴, 및 예비 제2 자성 패턴을 포함하되, 상기 제3 측벽은 상기 제3 이온 빔에 의해 상기 예비 제1 자성 패턴, 상기 예비 터널 배리어 패턴, 및 상기 예비 제2 자성 패턴이 순차적으로 식각되어 형성되고, 상기 제4 측벽은 상기 제4 이온 빔에 의해 상기 예비 제1 자성 패턴, 상기 예비 터널 배리어 패턴, 및 상기 예비 제2 자성 패턴이 순차적으로 식각되어 형성될 수 있다.
일 실시예에 따르면, 상기 예비 자기 터널 접합들의 형성 후, 층간 절연막을 형성하는 것을 더 포함하되, 상기 층간 절연막은 상기 예비 자기 터널 접합들 사이를 채우는 제1 부분 및 상기 예비 자기 터널 접합들의 상면 상의 제2 부분을 포함하되, 상기 제2 라인 마스크 패턴들은 상기 제2 부분이 패터닝되어 형성될 수 있다.
일 실시예에 따르면, 상기 제1 라인 마스크 패턴들의 형성 전에, 상기 자기 터널 접합막 상에 상부 전극막을 형성하는 것; 및 상기 제1 라인 마스크 패턴들을 식각 마스크로 이용하는 제1 식각 공정으로 상기 상부 전극막을 식각하여 예비 상부 전극 패턴들을 형성하는 것을 더 포함하되, 상기 예비 상부 전극 패턴들의 각각은 그 아래에 위치하는 예비 자기 터널 접합의 상면을 따라 상기 제1 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 라인 마스크 패턴들의 형성 전에, 상기 자기 터널 접합막 상에 상부 전극막을 형성하는 것; 및 상기 제1 라인 마스크 패턴들을 식각 마스크로 이용하는 제1 식각 공정으로 상기 상부 전극막을 식각하여 예비 상부 전극 패턴들을 형성하는 것을 더 포함하되, 상기 예비 상부 전극 패턴들의 각각은 그 아래에 위치하는 예비 자기 터널 접합의 상면을 따라 상기 제1 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 식각 공정들의 각각은 플라즈막 식각 공정 또는 반응성 이온 식각 공정을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법은기판 상에 차례로 적층된 제1 자성막, 터널 배리어막 및 제2 자성막을 포함하는 자기 터널 접합막을 형성하는 것; 및 상기 자기 터널 접합막을 패터닝하여 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 아일랜드 형태로 배치되는 자기 터널 접합들을 형성하는 것을 포함하되, 상기 자기 터널 접합막의 패터닝은: 상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 형성되는 제1 라인 마스크 패턴들을 식각 마스크로 이용하는 제1 이온 빔 식각 공정을 수행하는 것; 및 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 형성되는 제2 라인 마스크 패턴들을 식각 마스크로 이용하는 제2 이온 빔 식각 공정을 수행하는 것을 포함하되, 상기 제1 이온 빔 식각 공정은, 상기 기판의 상면에 수직한 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제1 및 제2 이온 빔들을 이용하고, 상기 제2 이온 빔 식각 공정은 상기 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제3 및 제4 이온 빔들을 이용하되, 상기 제1 내지 제4 이온 빔들의 입사 방향들은 서로 다르다.
일 실시예에 따르면, 상기 제1 및 제2 방향들은 상기 기판의 상면과 평행하고, 상기 제1 및 제2 이온 빔들의 입사 방향들은 상기 법선에 평행한 제3 방향과 상기 제2 방향에 의해 정의되는 제1 면에 평행하되, 평면적 관점에서, 상기 제1 이온 빔의 입사 방향은 상기 제2 방향의 벡터 성분을 갖고, 상기 제2 이온 빔의 입사 방향은 상기 제2 방향의 반대 방향의 벡터 성분을 갖고, 상기 제3 및 제4 이온 빔들의 입사 방향들은 상기 제3 방향과 상기 제1 방향에 의해 정의되는 제2 면에 평행하고, 평면적 관점에서, 상기 제3 이온 빔의 입사 방향은 상기 제1 방향의 벡터 성분을 갖고, 상기 제4 이온 빔의 입사 방향은 상기 제1 방향의 반대 방향의 벡터 성분을 가질 수 있다.
일 실시예에 따르면, 상기 제1 이온 빔 식각 공정에 의해 상기 자기 터널 접합막이 식각되어 상기 제1 방향을 따라 연장되고 상기 제2 방향으로 서로 이격되는 예비 자기 터널 접합들이 형성되되, 상기 제2 라인 마스크 패턴들은, 상기 예비 자기 터널 접합들 상에 형성되어 상기 예비 자기 터널 접합들을 가로지를 수 있다.
본 발명의 실시예들에 따르면, 제1 방향으로 연장되는 제1 라인 마스크 패턴 및 제1 방향과 교차하는 제2 방향으로 연장되는 제2 라인 마스크 패턴을 각각 식각 마스크로 이용하는 두번의 이온 빔 식각 공정으로 자기 터널 접합막을 패터닝함으로써, 아일랜드 형태로 배치되는 자기 터널 접합들이 형성될 수 있다. 각각의 이온 빔 식각 공정 동안, 이온 빔들은 자기 터널 접합들의 측벽들 상으로 지속적으로 입사될 수 있으며, 이에 따라 자기 터널 접합들의 측벽들 상에 재증착되는 식각 부산물이 효과적으로 제거될 수 있다. 이에 따라, 전기적 특성이 향상된 자기 터널 접합들이 형성될 수 있고, 결과적으로 신뢰성 향상된 자기 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 순서도이다.
도 4a, 도 5a, 도 6a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 13a는 본 발명의 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4b, 도 5b, 도 6b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 13b는 각각 도 4a, 도 5a, 도 6a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 13a의 A-A' 및 B-B' 선에 대응하는 단면도들이다.
도 7a는 제1 및 제2 이온 빔들의 입사 방향을 설명하기 위한 평면도이고, 도 7b는 도 6a의 A 부분의 확대도이다.
도 12는 제3 및 제4 이온 빔들의 입사 방향을 설명하기 위한 평면도이다.
도 14는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 평면도이고, 도 15는 도 14의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 16 내지 도 19는 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 14의 I-I' 및 II-II'선에 대응하는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 1을 참조하면, 자기 메모리 장치는 메모리 셀 어레이(1), 행 디코더(2), 열 선택 회로(3), 읽기/쓰기 회로(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수 개의 워드 라인들 및 복수 개의 비트 라인들을 포함하며, 워드 라인들과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(1)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(2)는 워드 라인들을 통해 메모리 셀 어레이(1)와 연결될 수 있다. 행 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(3)는 비트 라인들을 통해 메모리 셀 어레이(1)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(3)에서 선택된 비트 라인은 읽기/쓰기 회로(4)에 연결될 수 있다.
읽기/쓰기 회로(4)는 제어 로직(5)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기/쓰기 회로(4)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(5)은 외부에서 제공된 명령(command) 신호에 따라, 자기 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(5)에서 출력된 제어 신호들은 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(1)는 복수 개의 제1 도전 라인들, 제2 도전 라인들, 및 단위 메모리 셀들(MC)을 포함할 수 있다. 제1 도전 라인들은 워드 라인들(WL)일 수 있고, 제2 도전 라인들은 비트 라인들(BL)일 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 연결될 수 있다. 워드 라인들(WL)의 각각은 복수 개의 단위 메모리 셀들(MC)을 연결할 수 있다. 비트 라인들(BL)의 각각은 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각에 연결될 수 있다. 이에 따라, 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기/쓰기 회로(4)에 연결될 수 있다.
단위 메모리 셀들(MC)의 각각은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
일 실시예에 따르면, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 구체적으로, 메모리 소자(ME)는 자기터널접합(MTJ)을 포함하는 자기 메모리 장치일 수 있다.
선택 소자(SE)는 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터 및 피모스 전계효과 트랜지스터 중의 하나일 수 있다. 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과 트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 소자(SE)에 연결될 수 있다.
이하 본 발명의 실시예들에 따른 메모리 소자(ME)의 제조 방법에 대해 설명한다. 도 3은 본 발명의 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 순서도이다. 도 4a, 도 5a, 도 6a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 13a는 본 발명의 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 4b, 도 5b, 도 6b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 13b는 각각 도 4a, 도 5a, 도 6a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 13a의 A-A' 및 B-B' 선에 대응하는 단면도들이다. 도 7a는 제1 및 제2 이온 빔들의 입사 방향을 설명하기 위한 평면도이고, 도 7b는 도 6a의 A 부분의 확대도이다. 도 12는 제3 및 제4 이온 빔들의 입사 방향을 설명하기 위한 평면도이다.
도 3, 도 4a 및 도 4b를 참조하면, 기판(10) 상에 하부 층간 절연막(20)이 형성될 수 있다. 기판(10)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 기판(10)은 도전영역(미도시)을 가질 수 있다. 하부 층간 절연막(20)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
하부 층간 절연막(20) 내에 도전영역(미도시)에 연결되는 콘택 플러그(22)가 형성될 수 있다. 콘택 플러그(22)는 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
하부 층간 절연막(20) 상에 차례로 적층된 하부 전극막(30), 자기 터널 접합막(MTJL), 및 상부 전극막(70)을 포함하는 자성 구조체(MLS)가 형성될 수 있다(S10). 하부 전극막(30)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 하부 전극막(30)은 자기 터널 접합막(MTJL)을 구성하는 자성막들의 결정 성장에 도움을 주는 물질(일 예로, 루테늄(Ru) 등)을 포함할 수 있다. 하부 전극막(30)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
자기 터널 접합막(MTJL)은 하부 전극막(30) 상에 차례로 적층된 제1 자성막(40), 터널 배리어막(50), 및 제2 자성막(60)을 포함할 수 있다. 제1 및 제2 자성막들(40, 60) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층에 해당할 수 있으며, 다른 하나는 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다.
일 예로, 기준층 및 자유층의 자화 방향들은 터널 배리어막(50)과 제2 자성막(60) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 기준층 및 자유층은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체(MLS) 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체(MLS)는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 수직 자성 구조체(MLS)는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 기준층은 자유층에 비하여 두껍거나, 기준층의 보자력이 자유층의 보자력보다 클 수 있다.
다른 예로, 기준층 및 자유층의 자화방향들은 터널 배리어막(50)과 제2 자성막(60)의 계면에 실질적으로 평행할 수 있다. 이 경우, 기준층 및 자유층은 강자성 물질을 포함할 수 있다. 기준층은 기준층 내 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
터널 배리어막(50)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
제1 자성막(40), 터널 배리어막(50), 및 제2 자성막(60)의 각각은 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
상부 전극막(70)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 상부 전극막(70)은 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 형성될 수 있다.
상부 전극막(70) 상에 제1 라인 마스크 패턴들(MP1)이 형성될 수 있다(S20). 제1 라인 마스크 패턴들(MP1)은 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있으며, 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 제1 라인 마스크 패턴들(MP1)은 포토 레지스트 패턴들이거나, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함하는 하드 마스크 패턴들일 수 있다. 바람직하게, 제1 라인 마스크 패턴들(MP1)은 하드 마스크 패턴들일 수 있다.
도 3, 도 5a 및 도 5b를 참조하면, 제1 라인 마스크 패턴들(MP1)을 식각 마스크로 이용하는 제1 식각 공정이 수행되어 예비 상부 전극 패턴들(71)이 형성될 수 있다(S30). 예컨대, 제1 식각 공정은 플라즈마 식각 공정 또는 반응성 이온 식각 공정과 같은 건식 식각 공정일 수 있다. 제1 식각 공정의 의해 상부 전극막(70)이 식각되어, 제2 자성막(60)을 노출하는 예비 상부 전극 패턴들(71)이 형성될 수 있다. 예비 상부 전극 패턴들(71)은 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 제1 식각 공정 후 제1 라인 마스크 패턴들(MP1)은 잔존될 수 있다.
도 3, 도 6a 및 도 6b를 참조하면, 잔존된 제1 라인 마스크 패턴들(MP1)을 식각 마스크로 이용하는 제2 식각 공정이 수행되어 예비 자기 터널 접합 구조체들(PMS)이 형성될 수 있다(S40). 예비 자기 터널 접합 구조체들(PMS)의 각각은 하부 층간 절연막(20) 상에 차례로 적층된 예비 하부 전극 패턴(31), 예비 제1 자성 패턴(41), 예비 터널 배리어 패턴(51), 예비 제2 자성 패턴(62) 및 예비 상부 전극 패턴(71)을 포함할 수 있다. 예비 제1 자성 패턴(41), 예비 터널 배리어 패턴(51) 및 예비 제2 자성 패턴(62)은 예비 자기 터널 접합(PMTJ)으로 정의될 수 있다. 예비 자기 터널 접합 구조체들(PMS)은 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다.
제2 식각 공정은 이온 빔 식각 공정을 이용하여 수행될 수 있다. 일 실시예에 따르면, 제2 식각 공정은, 도 7b에 도시되 바와 같이, 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)(즉, 기판(10)의 상면에 수직한 법선(10S))에 대해 소정의 각도를 가지며 기판(10) 상으로 입사되는 이온 빔을 이용하여 수행될 수 있다. 예컨대, 제2 식각 공정의 이온 빔은 법선(10S)에 대하여 제1 입사각(a1)을 갖는 제1 이온 빔(IB1), 및 법선(10S)에 대하여 제2 입사각(a2)을 갖는 제2 이온 빔(IB2)을 포함할 수 있다. 이 때, 제1 이온 빔(IB1)과 제2 이온 빔(IB2)은 법선(10S)에 대하여 서로 대칭일 수 있고, 제1 입사각(a1)은 제2 입사각(a2)과 실질적으로 동일할 수 있다. 더하여, 제1 및 제2 이온 빔들(IB1, IB2)의 입사 방향은 제2 방향(D2) 및 제3 방향(D3)에 의해 정의되는 제1 평면과 실질적으로 평행할 수 있다. 달리 얘기하면, 평면적 관점에서, 제1 이온 빔(IB1)의 입사 방향은, 도 7a에 도시된 바와 같이, 제2 방향(D2)의 벡터 성분들을 갖고, 제2 이온 빔(IB2)의 입사 방향은 제2 방향(D2)의 반대 방향의 벡터 성분들을 가질 수 있다. 즉, 제1 및 제2 이온 빔들(IB1, IB2)의 입사 방향은 제1 방향(D1)의 벡터 성분 및 제1 방향(D1)의 반대 방향의 벡터 성분을 갖지 않을 수 있다. 제1 이온 빔(IB1)의 입사각(a1)과 제2 이온 빔(IB2)의 입사각(a2)는 필요에 따라 다양하게 조절될 수 있다. 한편, 제1 및 제2 이온 빔들(IB1, IB2)의 형성을 위한 소스 가스는 반응성 가스(예컨대, 산소) 또는 비반응성 가스(예컨대, 질소 또는 아르곤)를 이용할 수 있다.
요컨대, 제1 이온 빔(IB1) 및 제2 이온 빔(IB2)을 이용하는 제2 식각 공정에 의해 제2 자성막(60), 터널 배리어막(50), 제1 자성막(40) 및, 하부 전극막(30)이 순차적으로 식각되어 예비 제2 자성 패턴(62), 예비 터널 배리어 패턴(51), 예비 제1 자성 패턴(41) 및 예비 하부 전극 패턴(31)이 형성될 수 있다. 한편, 제2 식각 공정의 수행 동안, 예비 상부 전극 패턴(71)의 측벽들도 일부 식각될 수 있다.
상술한 제2 식각 공정에 의해 형성된 예비 자기 터널 구조체들의 각각은 제2 방향(D2)으로 서로 대향하는 제1 측벽 (S1) 및 제2 측벽(S2)을 가질 수 있다. 제1 측벽(S1)은 제2 자성막(60), 터널 배리어막(50), 제1 자성막(40) 및 하부 전극막(30)이 제1 이온 빔(IB1)에 의해 식각되어 형성될 수 있다. 그리고, 제2 측벽(S2)은 제2 자성막(60), 터널 배리어막(50), 제1 자성막(40) 및 하부 전극막(30)이 제2 이온 빔(IB2)에 의해 식각되어 형성될 수 있다.
자성 구조체(MLS)가 식각되는 경우, 식각 부산물이 발생될 수 있다. 이는 자성 구조체(MLS)를 구성하는 막들(30, 40, 50, 60, 70)의 서로 다른 식각 특성에 기인한 것일 수 있다. 도 7b에 도시된 바와 같이, 서로 인접한 한 쌍의 예비 자기 터널 접합 구조체들(PMS)(이하, 제1 및 제2 예비 자기 터널 접합 구조체들(PMS1, PMS2))이 형성되는 동안 발생한 식각 부산물은 제1 및 제2 예비 자기 터널 접합 구조체들(PMS1, PMS2)의 제1 및 제2 측벽들(S1, S2)상에 재증착될 수 있다. 예컨대, 제1 이온 빔에(IB1)에 의해 제2 예비 자기 터널 접합 구조체(PMS2)의 제1 측벽(S1)이 형성되는 동안 발생한 식각 부산물(P)은, 제1 예비 자기 터널 접합 구조체(PMS1)의 제2 측벽(S2) 상에 재증착될 수 있다. 마찬가지로, 제2 이온 빔에(IB2)에 의해 제1 예비 자기 터널 접합 구조체(PMS1)의 제2 측벽(S2)이 형성되는 동안 발생한 식각 부산물(P)은, 제2 예비 자기 터널 접합 구조체(PMS2)의 제1 측벽(S1) 상에 재증착될 수 있다. 이와 같은 식각 부산물(P)은 이 후 형성되는 자기 터널 접합의 동작 시 단락을 유발하여 자기 메모리 장치의 불량을 초래하는 원인이 될 수 있다.
일반적으로 아일랜드 형태로 배치되는 마스크 패턴을 식각 마스크로 이용하는 경우(이 경우, 자성 구조체(PS)의 식각 동안 기판(10)의 회전이 요구된다)와 달리, 라인 형상의 마스크 패턴을 이용하는 본 발명의 경우 제2 식각 공정으로 자성 구조체(MS)를 식각하는 동안 기판(10)은 회전되지 않는다. 따라서, 제2 식각 공정 동안 예비 자기 터널 접합 구조체들(PMS)의 제1 및 제2 측벽들(S1, S2)상으로 제1 및 제2 이온 빔들(IB1, IB2)이 지속적으로 입사될 수 있으며, 이에 따라 제1 및 제2 측벽들(S1, S2)상에 재증착된 식각 부산물(P)이 제1 및 제2 이온 빔들(IB1, IB2)에 의해 효과적으로 제거될 수 있다. 결과적으로, 이 후 형성되는 자기 터널 접합 구조체의 전기적 특성 및 신뢰성이 향상될 수 있다.
다른 실시예에 따르면, 상술한 바와 달리, 예비 자기 터널 접합 구조체들(PMS)은, 단계(S10)에서 제1 식각 공정 대신 제2 식각 공정이 수행되어 형성될 수 있다. 즉, 제1 라인 마스크 패턴들(MP1)에 의해 노출된 상부 전극막(70), 제2 자성막(60), 터널 배리어막(50), 제1 자성막(40), 및 하부 전극막(30)이 상술한 바와 같은 제2 식각 공정에 의해 차례로 식각되어 예비 자기 터널 접합 구조체들(PMS)이 형성될 수도 있다.
도 3, 도 8a 및 도 8b를 참조하면, 제1 라인 마스크 패턴들(MP1)이 제거될 수 있다. 이 후, 예비 자기 터널 접합 구조체들(PMS) 상에 제1 캡핑 절연막(CL1)이 형성될 수 있다. 제1 캡핑 절연막(CL1)은 예비 자기 터널 접합 구조체들(PMS)의 상면과 제1 및 제2 측벽들(S1, S2)을 덮으며, 예비 자기 터널 접합 구조체들(PMS) 사이의 하부 층간 절연막(20)의 상면 상으로 연장될 수 있다. 제1 캡핑 절연막(CL1)은 예비 자기 터널 접합 구조체들(PMS)의 제1 및 제2 측벽들(S1, S2)이 산화되는 것이 방지하기 위해 형성된 것일 수 있다. 제1 캡핑 절연막(CL1)은 예컨대, 실리콘 질화물을 포함할 수 있으며, CVD 또 ALD 공정에 의해 형성될 수 있다.
이어서, 상부 층간 절연막(84)이 형성될 수 있다. 상부 층간 절연막(84)은 서로 인접한 예비 자기 터널 접합 구조체들(PMS) 사이의 공간을 채우며, 예비 자기 터널 접합 구조체들(PMS)의 상면을 덮을 수 있다. 예컨대, 상부 층간 절연막(84)은 제1 캡핑 절연막(CL1)의 최상부(즉, 예비 자기 터널 접합 구조체들(PMS)의 상면 상에 위치하는 제1 캡핑 절연막(CL1)의 상면) 보다 아래에 위치하는 제1 부분(84a)과, 제1 캡핑 절연막(CL1)의 최상부보다 높은 레벨에 위치하는 제2 부분(84b)을 포함할 수 있다. 상부 층간 절연막(84)은 예컨대, 실리콘 산화막을 포함할 수 있으며, CVD 또 ALD 공정에 의해 형성될 수 있다. 일 실시예에 따르면, 상부 층간 절연막(84)의 상면(즉, 제2 부분(84b)의 상면)은 평탄화될 수 있다. 예컨대, 상부 층간 절연막(84)의 평탄화는 에치백 또는 CMP 공정을 이용하여 수행될 수 있다. 이 때, 상부 층간 절연막(84)의 평탄화된 상면은 제1 캡핑 절연막(CL1)의 최상부보다 높은 레벨에 위치할 수 있다. 다른 실시예에 따르면, 상부 층간 절연막(84)의 평탄화 공정은 생략될 수 있다.
도 3, 도 9a 및 도 9b를 참조하면, 예비 자기 터널 접합 구조체들(PMS) 상에 제2 라인 마스크 패턴들(MP2)이 형성될 수 있다(S50). 제2 라인 마스크 패턴들(MP2)은 예비 자기 터널 접합 구조체들(PMS)을 가로지도록 형성될 수 있다. 즉, 제2 라인 마스크 패턴들(MP2)은 제2 방향(D2)으로 연장되는 라인 형상을 가질 수 있으며, 제1 방향(D1)으로 서로 이격될 수 있다. 제2 라인 마스크 패턴들(MP2)은 제1 캡핑 절연막(CL1)의 일부 및 서로 인접한 예비 자기 터널 접합 구조체들(PMS) 사이의 상부 층간 절연막(84)의 제1 부분(84a)을 노출할 수 있다.
일 실시예에 따르면, 제2 라인 마스크 패턴들(MP2)은 상부 층간 절연막(84)의 제2 부분(84b)이 패터닝되어 형성될 수 있다. 예컨대, 상부 층간 절연막(84)의 제2 부분(84b)의 패터닝은 상부 층간 절연막(84)의 제2 부분(84b) 상에 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 식각 공정에 의하여 수행될 수 있다. 다른 실시예에 따르면, 제2 라인 마스크 패턴들(MP2)은 상부 층간 절연막(84) 상에 마스크막을 형성하고 이를 패터닝하여 형성될 수 있다. 이 경우, 마스크막은 제2 부분(84b)이 제거된 상부 층간 절연막(84) 상에 형성될 수 있다. 예컨대, 제2 부분(84b)의 제거는 도 8a 및 도 8b의 단계에서 수행된 상부 층간 절연막(84)의 평탄화 공정에 의해 수행된 것일 수 있으나, 본 발의 실시예들이 이에 한정되는 것은 아니다. 마스크막은 예컨대, 실리콘 산화물을 포함할 수 있다.
도 3, 도 10a 및 도 10b를 참조하면, 제2 라인 마스크 패턴들(MP2)을 식각 마스크로 이용하는 제3 식각 공정이 수행되어 상부 전극 패턴들(72)이 형성될 수 있다(S60). 제3 식각 공정은 제2 라인 마스크 패턴들(MP2)에 의해 노출된 제1 캡핑 절연막(CL1) 및 예비 상부 전극 패턴(71)을 차례로 식각하는 것을 포함할 수 있다. 제3 식각 공정은 예비 제2 자성 패턴들(61)이 노출될 때까지 수행될 수 있다. 제3 식각 공정은 예컨대, 플라즈마 식각 공정 또는 반응성 이온 식각 공정과 같은 건식 식각 공정일 수 있다. 상부 전극 패턴들(72)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 아일랜드 형태로 배치될 수 있다. 제3 식각 공정 후 제2 라인 마스크 패턴들(MP2)은 잔존될 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 잔존된 제2 라인 마스크 패턴들(MP2)을 식각 마스크로 이용하는 제4 식각 공정이 수행되어 자기 터널 접합 구조체들(MTJS)이 형성될 수 있다(S70). 자기 터널 접합 구조체들(MTJS)의 각각은 하부 층간 절연막(20) 상에 차례로 적층된 하부 전극 패턴(32), 제1 자성 패턴(42), 터널 배리어 패턴(52), 제2 자성 패턴(62) 및 상부 전극 패턴(72)을 포함할 수 있다. 제1 자성 패턴(42), 터널 배리어 패턴(52) 및 제2 자성 패턴(62)은 자기 터널 접합(MTJ)으로 정의될 수 있다. 한편, 하부 전극 패턴(32)은 하부 전극(BE)으로 지칭될 수 있고, 상부 전극 패턴(72)은 상부 전극(TE)로 지칭될 수 있다. 자기 터널 접합 구조체들(MTJS)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 아일랜드 형태로 배치될 수 있다. 자기 터널 접합 구조체들(MTJS)은 도 2를 참조하여 설명한 메모리 소자(ME)에 해당될 수 있다.
본 발명의 실시예들에 따르면, 제4 식각 공정은 이온 빔 식각 공정을 이용하여 수행될 수 있다. 상세하게, 제4 식각 공정은, 제2 식각 공정과 마찬가지로, 기판(10)의 상면에 수직한 법선(10S)에 대해 소정의 각도로 기울어져 기판(10) 상으로 입사되는 이온 빔을 이용하여 수행될 수 있다. 예컨대, 제4 식각 공정의 이온 빔은 법선(10S)에 대하여 제3 입사각(b1)을 갖는 제3 이온 빔(IB3), 및 법선(10S)에 대하여 제4 입사각(b2)을 갖는 제4 이온 빔(IB2)을 포함할 수 있다. 제3 이온 빔(IB3)과 제4 이온 빔(IB4)은 법선(10S)에 대하여 서로 대칭일 수 있고, 제3 입사각(b1)은 제4 입사각(b2)과 실질적으로 동일할 수 있다. 더하여, 제3 및 제4 이온 빔들(IB3, IB4)의 입사 방향은 제1 방향(D1) 및 제3 방향(D3)으로 정의된 제2 평면과 실질적으로 평행할 수 있다. 달리 얘기하면, 평면적 관점에서, 제3 이온 빔(IB3)의 입사 방향은, 도 12에 도시된 바와 같이, 제1 방향(D1)의 벡터 성분들을 갖고, 제4 이온 빔(IB4)의 입사 방향은 제1 방향(D1)의 반대 방향의 벡터 성분들을 가질 수 있다. 즉, 제3 및 제4 이온 빔들(IB3, IB4)의 입사 방향은 제2 방향(D2) 방향의 벡터 성분 및 제2 방향(D2)의 반대 방향의 벡터 성분을 갖지 않을 수 있다. 제3 이온 빔(IB3)의 입사각(b1)과 제4 이온 빔(IB4)의 입사각(b2)는 필요에 따라 다양하게 조절될 수 있다. 한편, 제3 및 제4 이온 빔들(IB3, IB4)의 형성을 위한 소스 가스는 반응성 가스(예컨대, 산소) 또는 비반응성 가스(예컨대, 질소 또는 아르곤)를 이용할 수 있다.
요컨대, 제3 이온 빔(IB3) 및 제4 이온 빔(IB4)을 이용하는 제4 식각 공정에 의해 예비 제2 자성 패턴(61), 예비 터널 배리어 패턴(51), 예비 제1 자성 패턴(41) 및, 예비 하부 전극 패턴(31)이 순차적으로 식각되어 제2 자성 패턴(62), 터널 배리어 패턴(52), 제1 자성 패턴(42) 및 하부 전극 패턴(32)이 형성될 수 있다. 한편, 제4 식각 공정의 수행 동안, 상부 전극 패턴(72)의 측벽들도 일부 식각될 수 있다.
제1 및 제2 자성 패턴들(42, 62) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층에 해당할 수 있으며, 다른 하나는 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다.
일 예로, 기준층 및 자유층의 자화 방향들은 터널 배리어 패턴(52)과 제2 자성 패턴(62) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 기준층 및 자유층은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체(MLS) 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체(MLS)는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 수직 자성 구조체(MLS)는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 기준층은 자유층에 비하여 두껍거나, 기준층의 보자력이 자유층의 보자력 보다 클 수 있다.
다른 예로, 기준층 및 자유층의 자화방향들은 터널 배리어 패턴(52)와 제2 자성 패턴(62)의 계면에 실질적으로 평행할 수 있다. 이 경우, 기준층 및 자유층은 강자성 물질을 포함할 수 있다. 기준층은 기준층 내 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
한편, 자기 터널 구조체들(MTJS)의 각각은 전술한 제1 및 제2 측벽들(S1, S2)에 더해 제1 방향(D1)으로 서로 대향하는 제3 측벽(S3) 및 제4 측벽(S4)을 가질 수 있다. 제4 식각 공정이 수행되는 동안, 식각 부산물(P)이 발생되어 자기 터널 구조체들(MTJS)의 제3 및 제4 측벽들(S3, S4) 상에 재증착될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 제4 식각 공정이 수행되는 동안 제3 및 제4 이온 빔들(IB3, IB4)이 지속적으로 제3 및 제4 측벽들(S3, S4)로 입사되므로, 제3 및 제4 측벽들(S3, S4) 상에 재증착된 식각 부산물이 효과적으로 제거될 수 있다.
다른 실시예에 따르면, 상술한 바와 달리, 자기 터널 접합 구조체들(MTJS)은, 단계(S60)에서 제3 식각 공정 대신 제4 식각 공정이 수행되어 형성될 수 있다. 즉, 제2 라인 마스크 패턴들(MP2)에 의해 노출된 예비 상부 전극 패턴(71), 예비 제2 자성 패턴(61), 예비 터널 배리어 패턴(51), 예비 제1 자성 패턴(41), 및 예비 하부 전극 패턴(31)이 상술한 바와 같은 제4 식각 공정에 의해 차례로 식각되어 자기 터널 접합 구조체들(MTJS)이 형성될 수도 있다.
도 13a 및 도 13b를 참조하면, 제2 라인 마스크 패턴들(MP2)이 제거된 후, 자기 터널 접합 구조체들(MTJS) 상에 제2 캡핑 절연막(CL2)이 형성될 수 있다. 제2 캡핑 절연막(CL2)은 자기 터널 구조체들(MTJS)의 제3 및 제4 측벽들(S3, S4)을 덮으며, 제1 캡핑 절연막(CL1)이 형성된 자기 터널 접합 구조체들(MTJS)의 상면 상으로 연장될 수 있다. 또한, 제2 캡핑 절연막(CL2)은 자기 터널 접합 구조체들(MTJS)에 의해 노출된 하부 층간 절연막(20)의 상면 및 자기 터널 접합 구조체들(MTJS) 사이의 상부 층간 절연막(84)의 상면을 덮을 수 있다. 제2 캡핑 절연막(CL2)은 자기 터널 접합 구조체들(MTJS)의 제3 및 제4 측벽들(S3, S4)이 산화되는 것이 방지하기 위해 형성된 것일 수 있다. 제2 캡핑 절연막(CL2)은 예컨대, 실리콘 질화물을 포함할 수 있으며, CVD 또 ALD 공정에 의해 형성될 수 있다.
이어서, 제1 방향(D1)으로 서로 인접한 자기 터널 접합 구조체들(MTJS) 사이를 매립하는 매립 절연막(94)이 형성될 수 있다. 매립 절연막(94)은 자기 터널 접합 구조체들(MTJS) 사이를 채우는 절연막을 형성한 후, 자기 터널 접합 구조체들(MTJS)의 상면 상의 제2 캡핑 절연막(CL2)이 노출될 때까지 절연막을 평탄화하여 형성될 수 있다. 매립 절연막(94)은 예컨대, 실리콘 산화막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 방향(D1)으로 연장되는 제1 라인 마스크 패턴들(MP1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 제2 라인 마스크 패턴들(MP2)을 각각 식각 마스크로 이용하는 두번의 이온 빔 식각 공정으로 자기 터널 접합막(MTJL)을 패터닝함으로써, 아일랜드 형태로 배치되는 자기 터널 접합들(MTJ)이 형성될 수 있다. 각각의 이온 빔 식각 공정 동안, 이온 빔들은 자기 터널 접합들(MTJ)의 측벽들 상으로 지속적으로 입사될 수 있으며, 이에 따라 자기 터널 접합들(MTJ)의 측벽들 상에 재증착되는 식각 부산물이 효과적으로 제거될 수 있다. 이에 따라, 전기적 특성이 향상된 자기 터널 접합들이 형성될 수 있고, 결과적으로 신뢰성 향상된 자기 메모리 장치가 제공될 수 있다.
도 14는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 평면도이고, 도 15는 도 14의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 14 및 도 15를 참조하면, 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 소자분리 패턴들(101)이 기판(100)에 형성될 수 있다. 소자분리 패턴들(101)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 도 14에 도시된 바와 같이, 평면적 관점에서 활성 라인 패턴들(ALP)은 제1 방향(D1)으로 나란히 연장되고, 라인 형상을 가질 수 있다. 소자분리 패턴들(101) 및 활성 라인 패턴들(ALP)은 제1 방향(D1)에 수직한 제2 방향(D2)으로 교대로 배열될 수 있다. 활성 라인 패턴들(ALP)은 제1 도전형의 도펀트로 도핑될 수 있다.
격리 리세스 영역들(104)이 활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 가로지를 수 있다. 평면적 관점에서 격리 리세스 영역들(104)은 제2 방향(D2)으로 나란히 연장된 그루브 형태들을 가질 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴들(ALP)을 활성 패턴들(CA)로 분할시킬 수 있다. 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 격리 리세스 영역들(104) 사이에 위치한 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 소자 분리 패턴들(101) 및 서로 인접한 한 쌍의 격리 리세스 영역들(104)에 의해 정의될 수 있다. 평면적 관점에서, 활성 패턴들(CA)은 제1 방향(D1) 및 제2 방향(D2)의 매트릭스로 배열될 수 있다.
적어도 하나의 게이트 리세스 영역(103)이 제2 방향(D2)을 따라 배열된 활성 패턴들(CA)을 가로지를 수 있다. 게이트 리세스 영역(103)은 격리 리세스 영역들(104)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(103)이 활성 패턴들(CA)의 각각을 가로지를 수 있다. 이 경우, 한 쌍의 셀 트랜지스터들이 활성 패턴들(CA)의 각각에 형성될 수 있다.
게이트 리세스 영역들(103)의 깊이는 격리 리세스 영역들(104)의 깊이와 실질적으로 동일할 수 있다. 게이트 리세스 영역들(103)의 폭은 격리 리세스 영역들(104)의 폭과 같거나 다를 수 있다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 깊이 보다 작을 수 있다.
워드 라인(WL)이 각 게이트 리세스 영역(103) 내에 배치될 수 있다. 셀 게이트 유전막(105)이 워드 라인(WL)과 각 게이트 리세스 영역(103)의 내면 사이에 배치될 수 있다. 게이트 리세스 영역들(103)의 형태에 기인하여, 워드 라인(WL)은 제2 방향(D2)으로 연장된 라인 형상을 가질 수 있다. 셀 트랜지스터는 워드 라인(WL), 및 게이트 리세스 영역(103)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 라인(IL, isolation line)이 각 격리 리세스 영역(104) 내에 배치될 수 있다. 격리 게이트 유전막(106)이 격리 라인(IL)과 각 격리 리세스 영역(104)의 내면 사이에 배치될 수 있다. 격리 라인(IL)은 제2 방향(D2)으로 연장된 라인 형상을 가질 수 있다.
게이트 마스크 패턴(40)이 셀 및 격리 게이트 라인들(WL, IL)의 위에 배치될 수 있다. 셀 및 격리 게이트 라인들(WL, IL)의 각각의 상면은 셀 및 격리 리세스 영역들(103, 104)의 각각의 꼭대기보다 낮을 수 있다. 게이트 마스크 패턴(40)은 셀 및 격리 리세스 영역들(103, 104) 내에 배치될 수 있다. 게이트 마스크 패턴(40)의 상면은 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
자기 메모리 장치의 동작 시에, 격리 전압이 격리 라인(IL)에 인가될 수 있다. 격리 전압은 격리 리세스 영역들(104)의 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 격리 라인(IL) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 각 활성 라인 패턴(ALP)으로부터 분할된 활성 패턴들(CA)은 서로 전기적으로 격리될 수 있다. 예컨대, 활성 라인 패턴들(ALP)이 P형 도펀트로 도핑된 경우, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예컨대, 워드 라인(WL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 격리 라인(IL)은 워드 라인(WL)과 동일한 물질로 형성될 수 있다. 셀 게이트 유전막(105) 및 격리 게이트 유전막(106)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 마스크 패턴(40)은 예를 들면, 실리콘 산화물, 실리콘 질화물) 및/또는 실리콘 산화질화물을 포함할 수 있다.
제1 도핑 영역(111)이 서로 인접한 워드 라인들(WL) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 제2 도핑 영역(112)이 워드 라인들(WL)과 격리 라인들(IL) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제1 도핑 영역(111)은 활성 패턴들(CA)의 중앙에 배치될 수 있으며, 한 쌍의 제2 도핑 영역들(60)이 활성 패턴들(CA)의 가장자리들 내에 각각 배치될 수 있다. 이로써, 각 활성 패턴(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제1 도핑 영역(111)을 공유할 수 있다. 제1 및 제2 도핑 영역들(111, 112)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제1 및 제2 도핑 영역들(111, 112)은 제1 도전형과 다른 제2 도전형의 도펀트들로 도핑될 수 있다. 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제1 층간 절연막(120)이 기판(100) 상에 배치될 수 있다. 제1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있다. 소스 라인들(SL)이 제1 층간 절연막(120) 내에 형성된 소스 그루브들을 각각 채울 수 있다. 소스 라인들(SL)은 제2 방향(D2)으로 나란히 연장될 수 있다. 각 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 각 소스 라인(SL)은 제2 방향(D2)을 따라 배열된 제1 도핑 영역들(111)을 공통으로 전기적으로 접속할 수 있다. 나아가, 제1 콘택 플러그들(122)이 제1 층간 절연막(120) 내의 제1 콘택 홀들 내에 배치되어, 제2 도핑 영역들(60)에 각각 접속할 수 있다. 제1 콘택 플러그들(122)은 소스 라인들(SL)과 동일한 도전 물질로 형성될 수 있다. 소스 라인들(SL) 및 제1 콘택 플러그들(122)의 상면은 제1 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 식각 정지막(124)이 제1 층간 절연막(120) 상에 배치될 수 있다. 제1 식각 정지막(124)은 소스 라인들(SL)의 상면들을 덮을 수 있다. 제1 식각 정지막(124)은 제1 층간 절연막(120)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 제1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있으며, 제1 식각 정지막(124)은 예를 들면, 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
제2 층간 절연막(130)이 제1 식각 정지막(124) 상에 배치될 수 있다. 제2 층간 절연막(130)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
제2 콘택 플러그들(132)이 제2 층간 절연막(130), 및 제1 식각 정지막(124)을 연속적으로 관통할 수 있다. 제2 콘택 플러그들(132)은 제1 콘택 플러그들(122)을 통하여 제2 도핑 영역들(60)에 각각 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제2 콘택 플러그들(132)과 제1 콘택 플러그들(122) 사이, 제1 콘택 플러그들(122)과 제2 도핑 영역들(60) 사이, 및 소스 라인들(SL)과 제1 도핑 영역들(111) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
복수개의 메모리 소자들, 즉 자기 터널 구조체들(MTJS)이 제2 층간 절연막(130) 상에 배치될 수 있다. 자기 터널 구조체들(MTJS)의 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)은 각각 도 11a 및 도 11b를 참조하여 설명한 하부 전극 패턴(32), 자기터널접합(MTJ), 및 상부 전극 패턴(62)과 동일한 물질 및 동일한 구조를 가질 수 있다. 예컨대, 자기터널접합(MTJ)은 하부 전극(BE) 상에 순차적으로 적층된 제1 자성 패턴(42), 터널 배리어 패턴(52), 및 제2 자성 패턴(62)을 포함할 수 있다. 이들에 대한 자세한 설명은 전술하였으므로 생략한다.
일 예로, 자기 터널 구조체들(MTJS)의 각각은 아일랜드 형상으로 패터닝될 수 있다. 아일랜드 형상의 자기 터널 구조체들(MTJS)은 제2 콘택 플러그들(132)에 수직적으로 중첩되도록 배치될 수 있다.
제1 캡핑 절연막(CL1)이 제2 방향(D1)으로 대향하는 자기 터널 구조체들(MTJS)의 일 측벽들 상에 배치될 수 있다. 그리고, 제2 캡핑 절연막(CL2)이 제1 방향(D1)으로 대향하는 자기 터널 구조체들(MTJS)의 다른 측벽들 상에 배치될 수 있다. 자기 터널 구조체들(MTJS)의 상면 상에는 제1 캡핑 절연막(CL1) 및 제2 캡핑 절연막(CL2)이 차례로 적층될 수 있다. 제1 및 제2 캡핑 절연막들(CL1, CL2)은 예컨대, 실리콘 질화물을 포함할 수 있다.
제3 층간 절연막(140)이 제2 층간 절연막(130) 상에 배치되어, 자기 터널 구조체들(MTJS)의 측벽들을 둘러쌀 수 있다. 그리고, 제2 식각 정지막(142)이 제3 층간 절연막(140) 상에 배치될 수 있다. 제2 식각 정지막(142)은 제2 캡핑 절연막(CL2)의 상면을 덮을 수 있다.
제2 식각 정지막(142) 상에 제4 층간 절연막(150)이 배치될 수 있다. 그리고, 비트 라인(BL)이 제4 층간 절연막(140) 상에 배치될 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 연장할 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 배열된 복수개의 자기 터널 구조체들(MTJS)과 공통으로 연결될 수 있다. 일 실시예에 따르면, 비트 라인(BL)과 자기 터널 구조체들(MTJS)은 그들 사이의 비트라인 콘택 플러그들(BPLG)을 통해 서로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 비트라인 콘택 플러그들(BPLG)은 생략될 수 있고, 비트 라인(BL)과 자기 터널 구조체들(MTJS)은 직접 접촉될 수 있다.
도 16 내지 도 19는 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 14의 I-I' 및 II-II'선에 대응하는 단면도들이다.
도 14 및 도 16을 참조하면, 기판(100)에 소자분리 패턴들(101)을 형성하여, 활성 라인 패턴들(ALP)을 정의할 수 있다. 활성 라인 패턴들(ALP)은 제1 방향(D1)을 따라 나란히 연장될 수 있다. 소자분리 패턴들(101)은 쉘로우 트렌치 소자분리(STI)로 형성될 수 있다.
활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 패터닝하여, 제2 방향(D2)으로 나란히 연장된 게이트 리세스 영역들(103) 및 격리 리세스 영역들(104)을 형성할 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴(ALP)의 각각을 복수의 활성 패턴들(CA)로 분할할 수 있다. 게이트 리세스 영역들(103)은 셀 활성 패턴들(CA)을 가로지른다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 깊이보다 작을 수 있다.
셀 게이트 유전막(105)이 각 게이트 리세스 영역(103)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(106)이 각 격리 리세스 영역(104)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에서, 셀 및 격리 게이트 유전막들(105, 106)은 동시에 형성될 수 있다. 셀 및 격리 게이트 유전막들(105, 106)은 기판(100)을 열산화하여 형성된 실리콘 산화막일 수 있다. 이와는 달리, 셀 및 격리 게이트 유전막들(105, 106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 또는 알루미늄 산화물과 같은 절연성 금속 산화물)을 포함할 수 있다.
이어서, 제1 도전막이 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 제1 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제1 도전막을 식각하여, 각 게이트 리세스 영역(103) 내의 워드 라인(WL) 및 각 격리 리세스 영역(104) 내의 격리 라인(IL)을 형성할 수 있다. 워드 라인(WL) 및 격리 라인(IL)의 상면들은 기판(100)의 상면 보다 낮게 리세스될 수 있다.
게이트 마스크 패턴(40)이 워드 라인(WL) 및 격리 라인(IL) 위의 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 게이트 마스크 패턴(40)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
제1 도전형과 다른 제2 도전형의 도펀트들이 워드 라인(WL) 양측의 셀 활성 패턴들(CA) 내에 주입되어, 제1 도핑 영역(111) 및 제2 도핑 영역(112)이 형성될 수 있다. 제1 및 제2 도핑 영역들(111, 112)의 하부면들은 워드 라인(WL) 및 격리 라인(IL)의 하단 보다 높은 레벨에 위치할 수 있다.
도 14 및 도 17을 참조하면, 기판(100) 상에 제1 층간 절연막(120)을 형성할 수 있다. 제1 층간 절연막(120)은 실리콘 산화물로 형성될 수 있다. 제1 층간 절연막(120)을 패터닝하여 셀 홀 및 소스 그루브를 형성할 수 있다.
제2 도전막이 셀 홀 및 소스 그루브를 채우도록 형성될 수 있다. 제2 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제2 도전막은 제1 층간 절연막(120)이 노출될 때까지 평탄화되어, 셀 홀 내의 제1 콘택 플러그들(122) 및 소스 그루브 내의 소스 라인들(SL)을 형성할 수 있다. 제1 콘택 플러그들(122)은 제2 도핑 영역(112)에 접속될 수 있으며, 소스 라인들(SL)은 제1 도핑 영역(111)에 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 소스 라인들(SL)과 제1 도핑 영역(111) 사이, 및 제1 콘택 플러그(122)와 제2 도핑 영역(112) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
이어서, 제1 식각 정지막(124)이 제1 층간 절연막(120), 제1 콘택 플러그들(122), 및 소스 라인들(SL) 상에 형성될 수 있다. 제1 식각 정지막(124)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 14 및 도 18을 참조하면, 제1 식각 정지막(124) 상에 제2 층간 절연막(130)을 형성할 수 있다. 제2 층간 절연막(130)은 실리콘 산화물로 형성될 수 있다. 제2 콘택 플러그들(132)이 제2 층간 절연막(130) 및 제1 식각 정지막(124)을 연속적으로 관통하도록 형성될 수 있다. 제2 콘택 플러그들(132)은 제1 콘택 플러그들(122)과 유사한 방법으로 형성되고, 동일한 물질로 형성될 수 있다. 제2 콘택 플러그들(132)은 제1 콘택 플러그들(122)에 각각 접속하여, 제2 도핑 영역들(60)에 전기적으로 연결될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제2 콘택 플러그들(132)과 제1 콘택 플러그들(122) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
도 14 및 도 19를 참조하면, 제2 층간 절연막(130) 상에 복수 개의 메모리 소자들, 즉, 자기 터널 구조체들(MTJS)이 형성될 수 있다. 자기 터널 구조체들(MTJS)의 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 자기 터널 구조체들(MTJS)의 각각은 앞서 도면들을 참조하여 설명한 본 발명의 실시예들에 따른 메모리 소자(ME)의 제조 방법을 통하여 형성될 수 있다. 일 예로, 자기 터널 구조체들(MTJS)의 각각은 제1 라인 마스크 패턴들 및 제2 라인 마스크 패턴들을 각각 식각 마스크로 이용하는 두 번의 이온 빔 식각 공정을 이용하여 아일랜드 형상으로 패터닝될 수 있다. 아일랜드 형상의 자기 터널 구조체들(MTJS)은 제2 콘택 플러그들(132)에 수직적으로 중첩되도록 배치될 수 있다. 또한, 자기 터널 구조체들(MTJS)의 형성 중 또는 형성 후에 제1 캡핑 절연막(CL1), 제2 캡핑 절연막(CL2) 및 제 3 층간 절연막(140)이 형성될 수 있다. 예컨대, 제 3 층간 절연막(140)은 도 13a 및 도 13b를 참조하여 설명한 상부 층간 절연막(84)의 제1 부분(84a) 및 매립 절연막(94)에 대응될 수 있다.
도 14 및 도 15를 다시 참조하면, 제3 층간 절연막(140) 상에 제2 식각 정지막(142)이 형성될 수 있고, 제2 식각 정지막(142) 상에 제4 층간 절연막(150)이 형성될 수 있다. 비트 라인(BL)이 제4 층간 절연막(150) 상에 형성될 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 연장할 수 있으며, 비트 라인 콘택 플러그들((BPLG)을 통해 제1 방향(D1)으로 배열된 복수개의 자기 터널 구조체들(MTJS)과 공통으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 차례로 적층된 제1 자성막, 터널 배리어막 및 제2 자성막을 포함하는 자기 터널 접합막을 형성하는 것;
    상기 자기 터널 접합막 상에, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 형성하는 것;
    상기 제1 라인 마스크 패턴들을 식각 마스크로 이용하는 제1 이온 빔 식각 공정으로 상기 자기 터널 접합막을 식각하여 상기 제1 방향으로 연장되는 예비 자기 터널 접합들을 형성하는 것;
    상기 예비 자기 터널 접합들 상에, 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 제2 라인 마스크 패턴들을 형성하는 것; 및
    상기 제2 라인 마스크 패턴들을 식각 마스크로 이용하는 제2 이온 빔 식각 공정으로 상기 예비 자기 터널 접합들을 식각하여 자기 터널 접합들을 형성하는 것을 포함하되,
    상기 자기 터널 접합들은 상기 제1 방향 및 상기 제2 방향을 따라 아일랜드 형태로 배치되는 자기 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 방향들은 상기 기판의 상면과 평행하고,
    상기 제1 이온 빔 식각 공정은, 상기 기판의 상면에 수직한 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제1 및 제2 이온 빔들을 이용하고,
    상기 제2 이온 빔 식각 공정은 상기 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제3 및 제4 이온 빔들을 이용하되,
    상기 제1 내지 제4 이온 빔들의 입사 방향들은 서로 다른 자기 메모리 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 이온 빔들의 입사 방향들은 상기 법선에 평행한 제3 방향과 상기 제2 방향에 의해 정의되는 제1 면에 평행하되,
    평면적 관점에서, 상기 제1 이온 빔의 입사 방향은 상기 제2 방향의 벡터 성분을 갖고, 상기 제2 이온 빔의 입사 방향은 상기 제2 방향의 반대 방향의 벡터 성분을 갖는 자기 메모리 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제3 및 제4 이온 빔들의 입사 방향들은 상기 제3 방향과 상기 제1 방향에 의해 정의되는 제2 면에 평행하고,
    평면적 관점에서, 상기 제3 이온 빔의 입사 방향은 상기 제1 방향의 벡터 성분을 갖고, 상기 제4 이온 빔의 입사 방향은 상기 제1 방향의 반대 방향의 벡터 성분을 갖는 자기 메모리 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 예비 자기 터널 접합들의 각각은 상기 제2 방향으로 대향하는 제1 및 제2 측벽들을 갖되,
    상기 제2 라인 마스크 패턴들의 형성 전에,
    상기 제1 및 제2 측벽들 상에 제1 캡핑 절연막을 형성하는 것을 더 포함하는 자기 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 자기 터널 접합들의 각각은 상기 제1 방향으로 대향하는 제3 및 제4 측벽들을 갖되,
    상기 제3 및 제4 측벽들 상에 제2 캡핑 절연막을 형성하는 것을 더 포함하는 자기 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 예비 자기 터널 접합들의 형성 후, 층간 절연막을 형성하는 것을 더 포함하되,
    상기 층간 절연막은 상기 예비 자기 터널 접합들 사이를 채우는 제1 부분 및 상기 예비 자기 터널 접합들의 상면 상의 제2 부분을 포함하되,
    상기 제2 라인 마스크 패턴들은 상기 제2 부분이 패터닝되어 형성되는 자기 메모리 장치의 제조 방법.
  8. 기판 상에 차례로 적층된 제1 자성막, 터널 배리어막 및 제2 자성막을 포함하는 자기 터널 접합막을 형성하는 것; 및
    상기 자기 터널 접합막을 패터닝하여 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 아일랜드 형태로 배치되는 자기 터널 접합들을 형성하는 것을 포함하되,
    상기 자기 터널 접합막의 패터닝은:
    상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 형성되는 제1 라인 마스크 패턴들을 식각 마스크로 이용하는 제1 이온 빔 식각 공정을 수행하는 것; 및
    상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 형성되는 제2 라인 마스크 패턴들을 식각 마스크로 이용하는 제2 이온 빔 식각 공정을 수행하는 것을 포함하되,
    상기 제1 이온 빔 식각 공정은, 상기 기판의 상면에 수직한 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제1 및 제2 이온 빔들을 이용하고,
    상기 제2 이온 빔 식각 공정은 상기 법선에 대해 서로 대칭적으로 기울어져 상기 기판 상으로 입사되는 제3 및 제4 이온 빔들을 이용하되,
    상기 제1 내지 제4 이온 빔들의 입사 방향들은 서로 다른 자기 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 방향들은 상기 기판의 상면과 평행하고,
    상기 제1 및 제2 이온 빔들의 입사 방향들은 상기 법선에 평행한 제3 방향과 상기 제2 방향에 의해 정의되는 제1 면에 평행하되,
    평면적 관점에서, 상기 제1 이온 빔의 입사 방향은 상기 제2 방향의 벡터 성분을 갖고, 상기 제2 이온 빔의 입사 방향은 상기 제2 방향의 반대 방향의 벡터 성분을 갖고,
    상기 제3 및 제4 이온 빔들의 입사 방향들은 상기 제3 방향과 상기 제1 방향에 의해 정의되는 제2 면에 평행하되,
    평면적 관점에서, 상기 제3 이온 빔의 입사 방향은 상기 제1 방향의 벡터 성분을 갖고, 상기 제4 이온 빔의 입사 방향은 상기 제1 방향의 반대 방향의 벡터 성분을 갖는 자기 메모리 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제1 이온 빔 식각 공정에 의해 상기 자기 터널 접합막이 식각되어 상기 제1 방향을 따라 연장되고 상기 제2 방향으로 서로 이격되는 예비 자기 터널 접합들이 형성되되,
    상기 제2 라인 마스크 패턴들은, 상기 예비 자기 터널 접합들 상에 형성되어 상기 예비 자기 터널 접합들을 가로지르는 자기 메모리 장치의 제조 방법.
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