KR102634750B1 - 자기 기억 소자 - Google Patents
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Abstract
본 발명에 따른 자기 기억 소자는, 기판 상의 자기터널접합 패턴, 상기 자기터널접합 패턴 상에 차례로 적층되는 도전 패턴 및 희생 패턴을 포함하는 마스크 구조체, 및 상기 마스크 구조체의 상기 도전 패턴의 일 면에 접하는 상부 콘택 플러그를 포함한다. 상기 도전 패턴은 상기 자기터널접합 패턴과 상기 희생 패턴 사이에 제공되고, 상기 희생 패턴은 상기 도전 패턴에 대하여 식각 선택성을 갖는 물질을 포함한다.
Description
본 발명은 자기 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 자기터널접합을 구비하는 자기 기억 소자 및 그 제조방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 자기 기억 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 자기 기억 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 자기 기억 소자는, 기판 상의 자기터널접합 패턴; 상기 자기터널접합 패턴 상에 차례로 적층되는 도전 패턴 및 희생 패턴을 포함하는 마스크 구조체; 및 상기 마스크 구조체의 상기 도전 패턴의 일 면에 접하는 상부 콘택 플러그를 포함할 수 있다. 상기 도전 패턴은 상기 자기터널접합 패턴과 상기 희생 패턴 사이에 제공되고, 상기 희생 패턴은 상기 도전 패턴에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
본 발명에 따른 자기 기억 소자는, 기판 상에 제공되고 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 자기터널접합 패턴들; 및 상기 자기터널접합 패턴들 상에 각각 제공되는 마스크 구조체들을 포함할 수 있다. 상기 마스크 구조체들의 각각은, 상기 자기터널접합 패턴들의 각각 상에 교대로 그리고 반복적으로 적층되는, 적어도 두 개의 도전 패턴들 및 적어도 두 개의 희생 패턴들을 포함할 수 있다. 상기 희생 패턴들은 상기 도전 패턴들에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
본 발명에 따른 자기 기억 소자는, 셀 영역 및 주변회로 영역을 포함하는 기판; 상기 기판의 상기 셀 영역 및 상기 주변회로 영역을 덮는 하부 층간 절연막; 상기 셀 영역의 상기 하부 층간 절연막 상에 제공되고, 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 자기터널접합 패턴들; 및 상기 자기터널접합 패턴들 상에 각각 제공되는 마스크 구조체들을 포함할 수 있다. 상기 마스크 구조체들의 각각은 상기 자기터널접합 패턴들의 각각 상에 차례로 적층되는 도전 패턴 및 희생 패턴을 포함하고, 상기 희생 패턴은 상기 도전 패턴에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 셀 영역의 상기 하부 층간 절연막은, 상기 자기터널접합 패턴들 사이에서 상기 기판을 향하여 리세스된 상면을 가질 수 있다. 상기 주변회로 영역의 상기 하부 층간 절연막의 상면은, 상기 리세스된 상면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.
본 발명의 개념에 따르면, 자기터널접합 패턴 상에 마스크 구조체가 제공될 수 있고, 상기 마스크 구조체는 상기 자기터널접합 패턴 상에 적층되는 적어도 하나의 도전 패턴 및 적어도 하나의 희생 패턴을 포함할 수 있다. 상기 희생 패턴은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 상기 마스크 구조체가 상기 도전 패턴 및 상기 희생 패턴을 포함하는 다층 구조로 제공됨에 따라, 상기 자기터널접합 패턴을 형성하기 위한 식각 공정 동안 상기 마스크 구조체로부터 발생되는 도전성 식각 부산물의 양이 감소할 수 있다. 이에 따라, 상기 자기터널접합 패턴의 측벽 상에 재증착되는 상기 도전성 식각 부산물의 양이 감소할 수 있고, 이로 인해, 상기 자기터널접합 패턴의 전기적 단락이 억제될 수 있다.
더하여, 상기 재증착된 도전성 식각 부산물의 양이 감소함에 따라, 이를 제거하기 위한 추가적인 식각 공정의 식각 타겟량이 감소할 수 있다. 이에 따라, 상기 추가적인 식각 공정 동안, 주변회로 영역의 하부 층간 절연막의 상부가 손실되는 것이 억제될 수 있고, 이로 인해, 셀 영역의 상기 하부 층간 절연막과 상기 주변회로 영역의 상기 하부 층간 절연막 사이의 단차가 최소화될 수 있다. 이 경우, 주변 콘택 플러그의 종횡비가 감소하여 상기 주변 콘택 플러그의 형성이 용이할 수 있다.
따라서, 전기적 특성이 개선된 자기 기억 소자가 용이하게 제조될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 메모리 셀 어레이의 회로도이다.
도 2는 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 4는 도 3의 A-A', 및 B-B'에 따른 단면도이다.
도 5 내지 도 15는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 도 3의 A-A', 및 B-B'에 대응하는 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 17은 도 16의 A-A', 및 B-B'에 따른 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면으로, 도 16의 A-A', 및 B-B'에 대응하는 단면도이다.
도 19는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 20은 도 19의 A-A', 및 B-B'에 따른 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면으로, 도 19의 A-A', 및 B-B'에 대응하는 단면도이다.
도 22a는 본 발명의 실시예들에 따른 자기터널접합 패턴의 일 예를 나타내는 단면도이다.
도 22b는 본 발명의 실시예들에 따른 자기터널접합 패턴의 다른 예를 나타내는 단면도이다.
도 2는 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 4는 도 3의 A-A', 및 B-B'에 따른 단면도이다.
도 5 내지 도 15는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 도 3의 A-A', 및 B-B'에 대응하는 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 17은 도 16의 A-A', 및 B-B'에 따른 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면으로, 도 16의 A-A', 및 B-B'에 대응하는 단면도이다.
도 19는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 20은 도 19의 A-A', 및 B-B'에 따른 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면으로, 도 19의 A-A', 및 B-B'에 대응하는 단면도이다.
도 22a는 본 발명의 실시예들에 따른 자기터널접합 패턴의 일 예를 나타내는 단면도이다.
도 22b는 본 발명의 실시예들에 따른 자기터널접합 패턴의 다른 예를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 메모리 셀 어레이의 회로도이고, 도 2는 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL0~WL3), 복수 개의 비트 라인들(BL0~BL3), 및 단위 메모리 셀들(MC)을 포함할 수 있다. 상기 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 상기 단위 메모리 셀들(MC)은 서로 교차하는 상기 워드 라인들(WL0~WL3)과 상기 비트 라인들(BL0~BL3) 사이에 연결될 수 있다. 상기 워드 라인들(WL0~WL3)의 각각은 복수 개의 상기 단위 메모리 셀들(MC)을 연결할 수 있다. 하나의 워드 라인(WL)에 의해 서로 연결된 상기 단위 메모리 셀들(MC)은 상기 비트 라인들(BL0~BL3)에 각각 연결될 수 있고, 하나의 비트 라인(BL)에 의해 서로 연결된 상기 단위 메모리 셀들(MC)은 상기 워드 라인들(WL0~WL3)에 각각 연결될 수 있다. 상기 워드 라인(WL)에 의해 연결된 상기 단위 메모리 셀들(MC)의 각각은 상기 비트 라인들(BL0~BL3)의 각각에 의해 읽기 및 쓰기 회로에 연결될 수 있다.
도 2를 참조하면, 상기 단위 메모리 셀들(MC)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 메모리 소자(ME)는 상기 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있고, 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 상기 워드 라인(WL) 사이에 연결될 수 있다. 상기 메모리 소자(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 상기 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SE)에 연결될 수 있다.
상기 메모리 소자(ME)는 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 구조체(MS1), 상기 제2 자성 구조체(MS2), 및 상기 터널 배리어 패턴(TBR)은 자기터널접합(MJT)으로 정의될 수 있다. 상기 제1 및 제2 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 상기 메모리 소자(ME)는, 상기 제1 자성 구조체(MS1)와 상기 선택 소자(SE) 사이에 개재되는 하부 전극(BE), 및 상기 제2 자성 구조체(MS2)와 상기 비트 라인(BL) 사이에 개재되는 상부 전극(TE)을 포함할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이고, 도 4는 도 3의 A-A', 및 B-B'에 따른 단면도이다.
도 3 및 도 4를 참조하면, 셀 영역(CR) 및 주변회로 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 영역(CR)은 메모리 셀들이 제공되는 상기 기판(100)의 일부이고, 상기 주변회로 영역(PR)은 주변 회로들이 제공되는 상기 기판(100)의 다른 일부일 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 상기 기판(100) 상에 하부 층간 절연막(102)이 제공될 수 있다. 상기 하부 층간 절연막(102)은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 하부 층간 절연막(102)은 상기 기판(100) 상에 제공된 선택 소자들(미도시)을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에, 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 플러그들(104)이 제공될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 하부 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)의 상기 주변회로 영역(PR) 상에, 상기 하부 층간 절연막(102)을 관통하는 비아 콘택(106)이 제공될 수 있다. 상기 비아 콘택(106)은 상기 하부 층간 절연막(102)을 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 비아 콘택(106)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에 정보 저장 구조체들(190)이 제공될 수 있다. 상기 정보 저장 구조체들(190)은, 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 정보 저장 구조체들(190)은 상기 셀 영역(CR)의 상기 하부 층간 절연막(102) 상에 제공될 수 있고, 상기 하부 콘택 플러그들(104)에 각각 접속될 수 있다. 상기 정보 저장 구조체들(190)의 각각은, 자기터널접합 패턴(MTJ), 상기 하부 콘택 플러그들(104)의 각각과 상기 자기터널접합 패턴(MTJ) 사이의 하부 전극(BE), 및 상기 자기터널접합 패턴(MTJ)을 사이에 두고 상기 하부 전극(BE)으로부터 이격되는 마스크 구조체(180)를 포함할 수 있다. 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(BE)과 상기 마스크 구조체(180) 사이에 제공될 수 있다. 상기 하부 전극(BE)은 상기 하부 콘택 플러그들(104)의 각각과 직접 접할 수 있다. 상기 하부 전극(BE)은, 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다.
상기 자기터널접합 패턴(MTJ)은 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 구조체(MS1)는 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이에 제공될 수 있고, 상기 제2 자성 구조체(MS2)는 상기 마스크 구조체(180)와 상기 터널 배리어 패턴(TBR) 사이에 제공될 수 있다. 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 상기 터널 배리어 패턴(TBR)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
이하에서, 도 22a 및 도 22b를 참조하여 상기 자기터널접합 패턴(MTJ)을 보다 상세하게 설명한다. 도 22a는 본 발명의 실시예들에 따른 자기터널접합 패턴의 일 예를 나타내는 단면도이고, 도 22b는 본 발명의 실시예들에 따른 자기터널접합 패턴의 다른 예를 나타내는 단면도이다.
도 22a를 참조하면, 상기 제1 자성 구조체(MS1)는 일 방향으로 고정된 자화방향(170a)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 구조체(MS2)는 상기 기준층의 상기 자화방향(170a)에 평행 또는 반평행하게 변경 가능한 자화방향(170b)을 갖는 자유층을 포함할 수 있다. 상기 기준층 및 상기 자유층의 상기 자화방향들(170a, 170b)은 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 구조체(MS1)의 계면에 실질적으로 평행할 수 있다. 도 22a는 상기 제1 자성 구조체(MS1)가 상기 기준층을 포함하고 상기 제2 자성 구조체(MS2)가 상기 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 22a에 도시된 바와 달리, 상기 제1 자성 구조체(MS1)가 상기 자유층을 포함하고 상기 제2 자성 구조체(MS2)가 상기 기준층을 포함할 수도 있다. 상기 기준층 및 상기 자유층의 상기 자화방향들(170a, 170b)이 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 구조체(MS1)의 상기 계면에 실질적으로 평행한 경우, 상기 기준층 및 상기 자유층의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
도 22b를 참조하면, 상기 제1 자성 구조체(MS1)는 일 방향으로 고정된 자화방향(170a)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 구조체(MS2)는 상기 기준층의 상기 자화방향(170a)에 평행 또는 반평행하게 변경 가능한 자화방향(170b)을 갖는 자유층을 포함할 수 있다. 상기 기준층 및 상기 자유층의 상기 자화방향들(170a, 170b)은 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 구조체(MS1)의 계면에 실질적으로 수직할 수 있다. 도 22b는 상기 제1 자성 구조체(MS1)가 상기 기준층을 포함하고 상기 제2 자성 구조체(MS2)가 상기 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 22b에 도시된 바와 달리, 상기 제1 자성 구조체(MS1)가 상기 자유층을 포함하고 상기 제2 자성 구조체(MS2)가 상기 기준층을 포함할 수도 있다. 상기 기준층 및 상기 자유층의 상기 자화방향들(170a, 170b)이 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 구조체(MS1)의 상기 계면에 실질적으로 수직한 경우, 상기 기준층 및 상기 자유층의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 마스크 구조체(180)는 상기 자기터널접합 패턴(MTJ) 상에 적층되는 적어도 하나의 도전 패턴(182) 및 적어도 하나의 희생 패턴(184)을 포함할 수 있다. 상기 마스크 구조체(180)가 하나의 도전 패턴(182) 및 하나의 희생 패턴(184)을 포함하는 경우, 상기 도전 패턴(182)은 상기 자기터널접합 패턴(MTJ)과 상기 희생 패턴(184) 사이에 제공될 수 있고, 상기 희생 패턴(184)은 상기 도전 패턴(182)을 사이에 두고 상기 자기터널접합 패턴(MTJ)로부터 이격될 수 있다. 상기 도전 패턴(182)은 상기 자기터널접합 패턴(MTJ)과 접할 수 있다. 상기 도전 패턴(182)은 상기 자기터널접합 패턴(MTJ)의 상기 제2 자성 구조체(MS2)와 접할 수 있다. 상기 마스크 구조체(180)가 복수의 상기 도전 패턴들(182) 및 복수의 상기 희생 패턴들(184)을 포함하는 경우, 상기 복수의 도전 패턴들(182) 및 상기 복수의 희생 패턴들(184)은 상기 자기터널접합 패턴(MTJ) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 복수의 도전 패턴들(182) 중 최하부의 도전 패턴(182)은 상기 자기터널접합 패턴(MTJ)과 접할 수 있고, 상기 복수의 희생 패턴들(184) 중 최하부의 희생 패턴(184)은 상기 최하부의 도전 패턴(182)을 사이에 두고 상기 자기터널접합 패턴(MTJ)으로부터 이격될 수 있다. 상기 최하부의 도전 패턴(182)은 상기 자기터널접합 패턴(MTJ)의 상기 제2 자성 구조체(MS2)와 접할 수 있다.
상기 도전 패턴(182)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다. 상기 희생 패턴(184)은 상기 도전 패턴(182)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 패턴(184)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물(일 예로, 티타늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 알루미늄 산화물, 루테늄 산화물, 이리듐 산화물 등) 중 적어도 하나를 포함할 수 있다. 상기 희생 패턴(184)이 금속 산화물을 포함하는 경우, 상기 희생 패턴(184)은 상기 도전 패턴(182)의 금속 원소와 동일한 금속 원소를 포함할 수 있다. 상기 마스크 구조체(180)가 상기 복수의 도전 패턴들(182) 및 상기 복수의 희생 패턴들(184)을 포함하고 상기 복수의 상기 희생 패턴들(184)의 각각이 금속 산화물을 포함하는 경우, 상기 복수의 상기 희생 패턴들(184)의 각각은 그 바로 아래에 제공되는 도전 패턴(182)의 금속 원소와 동일한 금속 원소를 포함할 수 있다.
상기 셀 영역(CR)의 상기 하부 층간 절연막(102)은, 상기 정보 저장 구조체들(190) 사이에서 상기 기판(100)을 향하여 리세스된 상면(102r)을 가질 수 있다. 상기 리세스된 상면(102r)은 상기 기판(100)에 가장 인접하는 최저점을 가질 수 있고, 상기 리세스된 상면(102r)의 상기 최저점은 상기 기판(100)으로부터 제1 높이(H1)에 위치할 수 있다. 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102)의 상면(102U)은 상기 기판(100)으로부터 제2 높이(H2)에 위치할 수 있고, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 작을 수 있다. 상기 제1 높이(H1)와 상기 제2 높이(H2)의 차이는 약 0Å보다 크고 약 400Å보다 작거나 같을 수 있다(즉, 0Å< (H1-H2) ≤400Å).
상기 하부 층간 절연막(102) 상에 제1 층간 절연막(112)이 제공될 수 있다. 상기 제1 층간 절연막(112)은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 정보 저장 구조체들(190)의 각각은 상기 제1 층간 절연막(112)을 관통하여 상기 하부 콘택 플러그들(104) 중 대응하는 하나에 연결될 수 있다. 상기 정보 저장 구조체들(190)의 각각의, 상기 자기터널접합 패턴(MTJ) 및 상기 하부 전극(BE)은 상기 제1 층간 절연막(112) 내에 제공될 수 있다. 상기 제1 층간 절연막(112)은 상기 정보 저장 구조체들(190)의 각각의 상기 마스크 구조체(180)를 노출할 수 있다. 상기 정보 저장 구조체들(190)의 각각의 상기 자기터널접합 패턴(MTJ)과 상기 제1 층간 절연막(112) 사이에 제1 보호막(110)이 개재할 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체들(190)의 각각의 상기 하부 전극(BE)과 상기 제1 층간 절연막(112) 사이, 및 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(112) 사이로 연장될 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체들(190) 사이에서 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)을 따라 연장될 수 있다. 상기 주변회로 영역(PR)에서, 상기 제1 보호막(110)은 상기 하부 층간 절연막(102)의 상기 상면(102U)을 따라 연장되어 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다. 상기 제1 층간 절연막(112)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 상기 제1 보호막(110)은 일 예로, 질화막(ex, 실리콘 질화막)을 포함할 수 있다.
상기 제1 층간 절연막(112) 상에 제2 층간 절연막(116)이 제공될 수 있다. 상기 제2 층간 절연막(116)은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 정보 저장 구조체들(190)의 각각의 상기 마스크 구조체(180)는 상기 제2 층간 절연막(116) 내에 제공될 수 있다. 제2 보호막(114)이 상기 정보 저장 구조체들(190) 사이의 상기 제1 층간 절연막(112)의 상면을 따라 연장되어, 상기 제1 층간 절연막(112)과 상기 제2 층간 절연막(116) 사이에 개재할 수 있다. 상기 제2 보호막(114)은 상기 마스크 구조체(190)의 상기 도전 패턴(182)의 측면에 접할 수 있다. 상기 마스크 구조체(190)가 상기 복수의 상기 도전 패턴들(182)을 포함하는 경우, 상기 제2 보호막(114)은 상기 복수의 상기 도전 패턴들(182) 중 상기 최하부의 도전 패턴(182)의 측면에 접할 수 있다. 상기 주변회로 영역(PR)에서, 상기 제2 보호막(114)은 상기 제1 층간 절연막(112)의 상면을 따라 연장되어 상기 제1 층간 절연막(112)과 상기 제2 층간 절연막(116) 사이에 개재할 수 있다. 상기 제2 층간 절연막(116)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 제2 보호막(114)은 상기 제2 층간 절연막(116)에 대하여 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 일 예로, 상기 제2 층간 절연막(116)이 실리콘 산화물을 포함하는 경우, 상기 제2 보호막(114)은 실리콘 질화물을 포함할 수 있다.
상부 콘택 플러그(120)가 상기 제2 층간 절연막(116)의 적어도 일부를 관통하여 상기 마스크 구조체(180)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 상부 콘택 플러그(120)는 그 내부에 상기 마스크 구조체(180)가 삽입된 구조를 가질 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상면을 덮고, 상기 마스크 구조체(180)의 측면을 따라 연장될 수 있다. 평면적 관점에서, 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상기 측면을 둘러쌀 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상기 측면을 따라 연장되어 상기 도전 패턴(182)의 상기 측면에 접할 수 있다. 상기 마스크 구조체(180)가 상기 복수의 상기 도전 패턴들(182)을 포함하는 경우, 상기 상부 콘택 플러그(120)는 상기 복수의 상기 도전 패턴들(182) 중 상기 최하부의 도전 패턴(182)의 상기 측면에 접할 수 있다. 상기 상부 콘택 플러그(120)는 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))을 통하여 상기 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있다. 즉, 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))은 상부 전극(TE)으로 기능할 수 있다. 상기 상부 콘택 플러그(120)는 상기 제2 보호막(114)에 의해 상기 제1 보호막(110) 및 상기 제1 층간 절연막(112)으로부터 이격될 수 있다. 즉, 상기 제2 보호막(114)은 상기 상기 상부 콘택 플러그(120)과 상기 제1 층간 절연막(112) 사이, 및 상기 상부 콘택 플러그(120)와 상기 제1 보호막(110) 사이로 연장되어 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상기 측면에 접할 수 있다. 상기 제2 보호막(114)의 일부는 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상기 측면과 상기 상부 콘택 플러그(120) 사이로 연장될 수 있다. 상기 상부 콘택 플러그(120)는 복수로 제공될 수 있고, 복수의 상기 상부 콘택 플러그들(120)은 상기 정보 저장 구조체들(190) 상에 각각 제공될 수 있다. 상기 복수의 상부 콘택 플러그들(120)의 각각은 대응하는 정보 저장 구조체(190)의 상기 마스크 구조체(180)에 연결될 수 있다. 상기 상부 콘택 플러그(120)는 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 셀 영역(CR)의 상기 제2 층간 절연막(116) 상에 셀 배선(200C)이 제공될 수 있다. 상기 셀 배선(200C)은 복수로 제공될 수 있고, 복수의 상기 셀 배선들(200C)은, 평면적 관점에서, 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열될 수 있다. 상기 복수의 셀 배선들(200C)의 각각은 상기 제2 방향(D2)으로 배열되는 상기 상부 콘택 플러그들(120)에 연결될 수 있고, 이에 따라, 상기 제2 방향(D2)으로 배열되는 상기 정보 저장 구조체들(190)에 전기적으로 연결될 수 있다. 상기 정보 저장 구조체들(190)의 각각은 대응하는 상부 콘택 플러그(120)를 통해 대응하는 셀 배선(200C)에 전기적으로 연결될 수 있다. 상기 셀 배선(200C)은 비트라인으로 기능할 수 있다. 상기 주변회로 영역(PR)의 상기 제2 층간 절연막(116) 상에 주변 배선(200P)이 제공될 수 있다. 상기 주변 배선(200P)은 평면적 관점에서 상기 제2 방향(D2)으로 연장될 수 있으나, 상기 주변 배선(200P)의 연장 방향은 이에 한정되지 않는다. 상기 주변 배선(200P)과 상기 기판(100) 사이에 주변 콘택 플러그(122)가 제공될 수 있다. 상기 주변 콘택 플러그(122)는 상기 주변 배선(200P)에 접할 수 있다. 상기 주변 콘택 플러그(122)는 상기 제2 층간 절연막(116), 상기 제2 보호막(114), 상기 제1 층간 절연막(112), 및 상기 제1 보호막(110)을 관통하여 상기 비아 콘택(106)에 연결될 수 있다. 상기 주변 콘택 플러그(122)는 상기 비아 콘택(106)을 통하여 상기 기판(100)에 전기적으로 접속될 수 있다. 상기 셀 배선(200C), 상기 주변 배선(200P), 및 상기 주변 콘택 플러그(122)의 각각은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
일반적으로, 상기 자기터널접합 패턴(MTJ) 상에 상부 전극으로 기능하는 단일의 금속 마스크 패턴이 제공될 수 있다. 상기 단일의 금속 마스크 패턴은 상기 자기터널접합 패턴(MTJ)을 형성하기 위한 식각 공정 동안 식각 마스크로 이용될 수 있다. 이 경우, 상기 단일의 금속 마스크 패턴으로부터 발생되는 도전성 식각 부산물이 상기 자기터널접합 패턴(MTJ)의 측벽 상에 재증착될 수 있다. 상기 재증착된 도전성 식각 부산물로 인해 상기 자기터널접합 패턴(MTJ)의 자성층들 사이의 전기적 단락이 초래될 수 있다. 더하여, 상기 재증착된 도전성 식각 부산물을 제거하기 위한 추가적인 식각 공정에 의해 상기 셀 영역(CR)의 상기 하부 층간 절연막(102)과 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 사이의 단차가 증가할 수 있다. 이 경우, 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 상에 형성되는 상기 주변 콘택 플러그(122)의 종횡비가 커질 수 있고, 이에 따라, 상기 주변 콘택 플러그(122)의 형성이 용이하지 않을 수 있다.
본 발명의 개념에 따르면, 상기 정보 저장 구조체들(190)의 각각은 상기 자기터널접합 패턴(MTJ) 및 상기 자기터널접합 패턴(MTJ) 상의 상기 마스크 구조체(180)를 포함할 수 있다. 상기 마스크 구조체(180)는 상기 자기터널접합 패턴(MTJ) 상에 적층되는 적어도 하나의 상기 도전 패턴(182) 및 적어도 하나의 상기 희생 패턴(184)을 포함할 수 있다. 상기 희생 패턴(184)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 상기 마스크 구조체(180)는 상기 자기터널접합 패턴(MTJ)을 형성하기 위한 식각 공정 동안 식각 마스크로 이용될 수 있다. 상기 마스크 구조체(180)가 상기 도전 패턴(182) 및 상기 희생 패턴(184)을 포함하는 다층 구조로 제공됨에 따라, 상기 식각 공정 동안, 상기 마스크 구조체(180)로부터 발생되는 도전성 식각 부산물의 양이 감소할 수 있다. 이에 따라, 상기 자기터널접합 패턴(MTJ)의 측벽 상에 재증착되는 상기 도전성 식각 부산물의 양이 감소할 수 있고, 이로 인해, 상기 자기터널접합 패턴(MTJ)의 전기적 단락이 억제될 수 있다.
더하여, 상기 재증착된 도전성 식각 부산물을 제거하기 위한 추가적인 식각 공정이 수행되는 경우, 상기 재증착된 도전성 식각 부산물의 양이 감소함에 따라, 상기 추가적인 식각 공정의 식각 타겟량이 감소할 수 있다. 이에 따라, 상기 추가적인 식각 공정 동안, 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102)의 상부가 손실되는 것이 억제될 수 있고, 이로 인해, 상기 셀 영역(CR)의 상기 하부 층간 절연막(102)과 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 사이의 단차가 최소화될 수 있다. 이 경우, 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 상에 형성되는 상기 주변 콘택 플러그(122)의 종횡비가 작아질 수 있고, 이에 따라, 상기 주변 콘택 플러그(122)의 형성이 용이할 수 있다.
따라서, 전기적 특성이 개선된 자기 기억 소자가 용이하게 제조될 수 있다.
도 5 내지 도 15는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 도 3의 A-A', 및 B-B'에 대응하는 단면도들이다.
도 5를 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들 또는 다이오드들 일 수 있다. 상기 하부 층간 절연막(102)은 상기 선택 소자들을 덮도록 형성될 수 있다. 상기 기판(100)은, 도 3에 도시된 바와 같이, 메모리 셀들이 제공되는 셀 영역(CR) 및 주변 회로들이 제공되는 주변회로 영역(PR)을 포함할 수 있다. 상기 하부 층간 절연막(102)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에, 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 플러그들(104)이 형성될 수 있다. 상기 하부 콘택 플러그들(104)을 형성하는 것은, 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 홀들을 형성하는 것, 및 상기 하부 콘택 홀들 내에 상기 하부 콘택 플러그들(104)을 각각 형성하는 것을 포함할 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)의 상기 주변회로 영역(PR) 상에, 상기 하부 층간 절연막(102)을 관통하는 비아 콘택(106)이 형성될 수 있다. 상기 비아 콘택(106)을 형성하는 것은, 상기 하부 층간 절연막(102)을 관통하는 비아 콘택 홀을 형성하는 것, 및 상기 비아 콘택 홀 내에 상기 비아 콘택(106)을 형성하는 것을 포함할 수 있다. 상기 비아 콘택(106)은 상기 기판(100)에 전기적으로 접속될 수 있고, 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 하부 콘택 플러그들(104) 및 상기 비아 콘택(106)은 동시에 형성될 수 있다. 상기 하부 콘택 플러그들(104) 및 상기 비아 콘택(106)의 상면들은 상기 하부 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 하부 층간 절연막(102) 상에 하부 전극막(BEL) 및 자기터널접합막(MTJL)이 차례로 형성될 수 있다. 상기 하부 전극막(BEL)은 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 하부 전극막(BEL)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다. 상기 자기터널접합막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층되는 제1 자성 구조막(130), 터널 배리어막(132), 및 제2 자성 구조막(134)을 포함할 수 있다. 상기 제1 자성 구조막(130) 및 상기 제2 자성 구조막(134)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 상기 제1 자성 구조막(130) 및 상기 제2 자성 구조막(134) 중 하나는 일 방향으로 고정된 자화방향을 갖는 기준층을 포함할 수 있고, 상기 제1 자성 구조막(130) 및 상기 제2 자성 구조막(134) 중 다른 하나는 변경 가능한 자화방향을 갖는 자유층을 포함할 수 있다. 일 예로, 상기 기준층 및 상기 자유층의 상기 자화방향들은 상기 터널 배리어막(132)과 상기 제1 자성 구조막(130)의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 상기 자유층은 강자성 물질을 포함할 수 있고, 상기 기준층은 상기 기준층 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다. 다른 예로, 상기 기준층 및 상기 자유층의 상기 자화방향들은 상기 터널 배리어막(132)과 상기 제1 자성 구조막(130)의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 자유층은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다. 상기 터널 배리어막(132)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성 구조막(130), 상기 터널 배리어막(132), 및 상기 제2 자성 구조막(134)의 각각은 물리 기상 증착 또는 화학 기상 증착의 방법으로 형성될 수 있다.
상기 자기터널접합막(MTJL) 상에 마스크막(140)이 형성될 수 있다. 상기 마스크막(140)은 상기 자기터널접합막(MTJL) 상에 적층되는 적어도 하나의 도전막(142) 및 적어도 하나의 희생막(144)을 포함할 수 있다. 상기 마스크막(140)이 하나의 도전막(142) 및 하나의 희생막(144)을 포함하는 경우, 상기 도전막(142)은 상기 자기터널접합막(MTJL)과 상기 희생막(144) 사이에 형성될 수 있고, 상기 자기터널접합막(MTJL)과 접할 수 있다. 일 예로, 상기 도전막(142)은 상기 제2 자성 구조막(134)과 상기 희생막(144) 사이에 형성되고, 상기 제2 자성 구조막(134)과 접할 수 있다. 상기 마스크막(140)이 복수의 도전막들(142) 및 복수의 희생막들(144)을 포함하는 경우, 상기 복수의 도전막들(142) 및 상기 복수의 희생막들(144)은 상기 자기터널저합막(MTJL) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 복수의 도전막들(142) 중 최하부의 도전막(142)은 상기 자기터널접합막(MTJL)과 접할 수 있고, 상기 복수의 희생막들(144) 중 최하부의 희생막(144)은 상기 최하부의 도전막(142)을 사이에 두고 상기 자기터널접합막(MTJL)으로부터 이격될 수 있다. 상기 최하부의 도전막(142)은 상기 자기터널접합막(MTJL)과 상기 최하부의 희생막(144) 사이에 개재할 수 있다. 일 예로, 상기 최하부의 도전막(142)은 상기 제2 자성 구조막(134)과 접할 수 있고, 상기 제2 자성 구조막(134)과 상기 최하부의 희생막(144) 사이에 개재할 수 있다.
상기 도전막(142)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다. 상기 희생막(144)은 상기 도전막(142)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생막(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물(일 예로, 티타늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 알루미늄 산화물, 루테늄 산화물, 이리듐 산화물 등) 중 적어도 하나를 포함할 수 있다. 상기 도전막(142)은 스퍼터링, 물리 기상 증착, 또는 화학 기상 증착 방법을 이용하여 형성될 수 있다. 상기 희생막(144)은 일 예로, 스퍼터링, 물리 기상 증착, 또는 화학 기상 증착 벙법을 이용하여 상기 도전막(142) 상에 별도로 증착될 수 있다. 상기 희생막(144)은, 다른 예로, 상기 도전막(142) 상에 산화 공정을 수행하여 상기 도전막(142)의 일부를 산화하여 형성될 수 있다. 상기 희생막(144)이 상기 도전막(142)의 일부를 산화하여 형성되는 경우, 상기 희생막(144)은 상기 도전막(142)의 금속 원소와 동일한 금속 원소를 포함할 수 있다. 상기 마스크막(140)이 상기 복수의 도전막들(142) 및 상기 복수의 희생막들(144)을 포함하는 경우, 상기 복수의 희생막들(144)의 각각은, 상기 복수의 도전막들(142)의 각각 상에 별도로 증착되거나, 상기 복수의 도전막들(142)의 각각의 일부를 산화하여 형성될 수 있다. 상기 복수의 희생막들(144)의 각각이 상기 복수의 도전막들(142)의 각각의 일부를 산화하여 형성되는 경우, 상기 복수의 희생막들(144)의 각각은, 상기 복수의 도전막들(142) 중, 그 바로 아래에 제공되는 도전막(142)의 금속 원소와 동일한 금속 원소를 포함할 수 있다.
상기 마스크막(140) 상에 예비 마스크막(150)이 형성될 수 있고, 상기 예비 마스크막(150) 상에 포토 레지스트 패턴(152)이 형성될 수 있다. 상기 예비 마스크막(150)은 일 예로, 탄소를 함유하는 무기막일 수 있다. 상기 포토 레지스트 패턴(152)은 상기 기판(100)의 상기 셀 영역(CR) 상에 형성되어 후술될 정보저장 구조체가 형성될 영역을 정의할 수 있다.
도 6을 참조하면, 상기 포토 레지스트 패턴(152)을 식각 마스크로 상기 예비 마스크막(150)을 패터닝하여 예비 마스크 패턴(154)이 형성될 수 있다. 상기 예비 마스크 패턴(154)은 상기 기판(100)의 상기 셀 영역(CR) 상에 형성될 수 있다. 서로 인접하는 상기 예비 마스크 패턴들(154) 사이에서 상기 셀 영역(CR)의 상기 마스크막(140)의 상면이 노출될 수 있다. 상기 예비 마스크 패턴(154)이 형성됨에 따라, 상기 주변회로 영역(PR)의 상기 마스크막(140)의 상면이 노출될 수 있다. 상기 예비 마스크 패턴(154)이 형성된 후, 상기 포토 레지스트 패턴(152)은 제거될 수 있다.
도 7을 참조하면, 상기 예비 마스크 패턴(154)을 식각 마스크로 상기 마스크막(140)의 최상부막이 패터닝될 수 있다. 상기 마스크막(140)의 상기 최상부막은 상기 희생막(144)일 수 있다. 이 경우, 상기 예비 마스크 패턴(154)을 식각 마스크로 상기 희생막(144)을 패터닝하여 희생 패턴(184)이 형성될 수 있다. 상기 희생 패턴(184)은 상기 기판(100)의 상기 셀 영역(CR) 상에 형성될 수 있다. 서로 인접하는 상기 희생 패턴들(184) 사이에서 상기 셀 영역(CR)의 상기 도전막(142)의 상면이 노출될 수 있다. 상기 희생 패턴(184)이 형성됨에 따라, 상기 주변회로 영역(PR)의 상기 도전막(142)의 상면이 노출될 수 있다. 상기 마스크막(140)이 상기 복수의 도전막들(142) 및 상기 복수의 희생막들(144)을 포함하는 경우, 상기 마스크막(140)의 상기 최상부막은 상기 복수의 희생막들(144) 중 최상부의 희생막(144)일 수 있다. 이 경우, 상기 예비 마스크 패턴(154)을 식각 마스크로 상기 최상부의 희생막(144)을 패터닝하여 최상부의 희생 패턴(184)이 형성될 수 있다. 상기 최상부의 희생 패턴(184)은 상기 기판(100)의 상기 셀 영역(CR) 상에 형성될 수 있다. 상기 최상부의 희생 패턴(184)은, 상기 복수의 도전막들(142) 중 최상부의 도전막(142)의 상면을 노출할 수 있다. 즉, 서로 인접하는 상기 최상부의 희생 패턴들(184) 사이에서 상기 셀 영역(CR)의 상기 최상부의 도전막(142)의 상면이 노출될 수 있다. 상기 최상부의 희생 패턴(184)이 형성됨에 따라, 상기 주변회로 영역(PR)의 상기 최상부의 도전막(142)의 상면이 노출될 수 있다.
도 8을 참조하면, 상기 희생 패턴(184)을 식각 마스크로 상기 도전막(142)을 패터닝하여 도전 패턴(182)이 형성될 수 있다. 상기 도전 패턴(182)을 형성하는 것은 상기 희생 패턴(184)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 즉, 상기 식각 공정 동안, 상기 희생 패턴(184)의 식각 속도는 상기 도전막(142)의 식각 속도보다 작을 수 있다. 상기 마스크막(140)이 상기 복수의 도전막들(142) 및 상기 복수의 희생막들(144)을 포함하는 경우, 상기 최상부의 희생 패턴(184)을 식각 마스크로 상기 최상부의 도전막(142)을 패터닝하여 최상부의 도전 패턴(182)이 형성될 수 있다. 상기 최상부의 도전 패턴(182)을 형성하는 것은 상기 최상부의 희생 패턴(184)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 최상부의 도전 패턴(182)은 그 바로 아래에 제공되는 희생막(144)의 상면을 노출할 수 있다. 도 9에 도시된 바와 같이, 상기 최상부의 도전 패턴(182)을 식각 마스크로 그 바로 아래에 제공되는 상기 희생막(144)을 패터닝하여 추가적인 희생 패턴(184)이 형성될 수 있고, 상기 추가적인 희생 패턴(184)을 식각 마스크로 그 바로 아래에 제공되는 도전막(142)을 패터닝하여 추가적인 도전 패턴(182)이 형성될 수 있다.
도 7 및 도 8은, 상기 마스크막(140)의 상기 최상부막이 상기 희생막(144, 또는 상기 최상부의 희생막(144))인 경우를 예로서 도시하나, 본 발명의 개념은 이에 한정되지 않는다. 상기 마스크막(140)이 상기 복수의 도전막들(142) 및 상기 복수의 희생막들(144)을 포함하는 경우, 도시된 바와 달리, 상기 마스크막(140)의 상기 최상부막은 상기 복수의 도전막들(142) 중 최상부의 도전막(142)일 수도 있다. 이 경우, 상기 예비 마스크 패턴(154)을 식각 마스크로 상기 최상부의 도전막(142)을 패터닝하여 최상부의 도전 패턴(182)이 형성될 수 있다. 상기 최상부의 도전 패턴(182)을 식각 마스크로, 상기 복수의 희생막들(144) 중 최상부의 희생막(144)을 패터닝하여 최상부의 희생 패턴(184)이 형성될 수 있다. 상기 최상부의 희생 패턴(184)을 형성하는 것은, 상기 최상부의 도전 패턴(182)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 최상부의 희생 패턴(184)은 그 바로 아래에 제공되는 도전막(142)의 상면을 노출할 수 있다. 이 후, 상기 최상부의 희생 패턴(184)을 식각 마스크로 그 바로 아래에 제공되는 상기 도전막(142)을 패터닝하여 추가적인 도전 패턴(182)이 형성될 수 있다.
도 9를 참조하면, 상기 마스크막(140)이 패터닝됨에 따라, 상기 자기터널접합막(MTJL) 상에 마스크 구조체(180)가 형성될 수 있다. 상기 마스크 구조체(180)는 상기 자기터널접합막(MTJL) 상에 적층되는 적어도 하나의 도전 패턴(182) 및 적어도 하나의 희생 패턴(184)을 포함할 수 있다. 상기 마스크 구조체(180)가 상기 자기터널접합막(MTJL) 상에 적층되는 하나의 도전 패턴(182) 및 하나의 희생 패턴(184)을 포함하는 경우, 상기 도전 패턴(182)은 상기 자기터널접합막(MTJL)과 상기 희생 패턴(184) 사이에 개재할 수 있고, 상기 자기터널접합막(MTJL)과 접할 수 있다. 상기 마스크 구조체(180)가 상기 자기터널접합막(MTJL) 상에 적층되는 복수의 상기 도전 패턴들(182) 및 복수의 상기 희생 패턴들(184)을 포함하는 경우, 상기 복수의 도전 패턴들(182) 및 상기 복수의 희생 패턴들(184)은 상기 자기터널접합막(MTJL) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 복수의 도전 패턴들(182) 중 최하부의 도전 패턴(182)은 상기 자기터널접합 패턴(MTJ)과 접할 수 있고, 상기 복수의 희생 패턴들(184) 중 최하부의 희생 패턴(184)은 상기 최하부의 도전 패턴(182)을 사이에 두고 상기 자기터널접합 패턴(MTJ)으로부터 이격될 수 있다.
상기 마스크 구조체(180)는 상기 기판(100)의 상기 셀 영역(CR) 상에 형성될 수 있다. 서로 인접하는 상기 마스크 구조체들(180) 사이에서 상기 셀 영역(CR)의 상기 자기터널접합막(MTJL)의 상면이 노출될 수 있다. 상기 마스크 구조체(180)가 형성됨에 따라, 상기 주변회로 영역(PR)의 상기 자기터널접합막(MTJL)의 상면이 노출될 수 있다. 상기 마스크 구조체(180)가 형성된 상기 기판(100) 상에 제1 식각 공정(P1)이 수행될 수 있다. 상기 제1 식각 공정(P1) 동안 상기 마스크 구조체(180)를 식각 마스크로 이용하여 상기 자기터널접합막(MTJL)이 패터닝될 수 있다. 상기 제1 식각 공정(P1)은 이온 빔을 이용한 물리적 식각 공정일 수 있다.
도 10을 참조하면, 상기 제1 식각 공정(P1)에 의해 상기 자기터널접합막(MTJL)이 패터닝되어 자기터널접합 패턴(MTJ)이 형성될 수 있다. 상기 자기터널접합 패턴(MTJ)을 형성하는 것은, 상기 마스크 구조체(180)를 식각 마스크로 이용하여 상기 제2 자성 구조막(134), 상기 터널 배리어막(132), 및 상기 제1 자성 구조막(130)을 순차로 식각하는 것을 포함할 수 있다. 상기 자기터널접합 패턴(MTJ)은 터널 배리어 패턴(TBR)을 사이에 두고 서로 이격되는 제1 자성 구조체(MS1) 및 제2 자성 구조체(MS2)를 포함할 수 있다. 상기 제2 자성 구조막(134), 상기 터널 배리어막(132), 및 상기 제1 자성 구조막(130)이 순차로 식각됨에 따라, 상기 제2 자성 구조체(MS2), 상기 터널 배리어 패턴(TBR), 및 상기 제1 자성 구조체(MS1)가 각각 형성될 수 있다. 상기 제1 식각 공정(P1)에 의해 상기 하부 전극막(BEL)이 패터닝되어 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)을 형성하는 것은, 상기 마스크 구조체(180)를 식각 마스크로 이용하여 상기 하부 전극막(BEL)을 식각하는 것을 포함할 수 있다. 상기 하부 전극(BE)은 상기 하부 층간 절연막(102) 내에 형성된 상기 하부 콘택 플러그들(104) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 마스크 구조체(180), 상기 자기터널접합 패턴(MTJ), 및 상기 하부 전극(BE)은 정보 저장 구조체(190)로 정의될 수 있다. 상기 자기터널접합 패턴(MTJ)과 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는, 상기 최하부의 도전 패턴(182))은 상부 전극(TE)으로 기능할 수 있다.
상기 제1 식각 공정(P1) 동안, 상기 마스크 구조체(180)로부터 도전성 식각 부산물이 발생될 수 있고, 상기 도전성 식각 부산물은 상기 자기터널접합 패턴(MTJ)의 측벽 상에 재증착될 수 있다. 상기 재증착된 도전성 식각 부산물을 제거하기 위해, 상기 기판(100) 상에 제2 식각 공정(P2)이 수행될 수 있다. 상기 제2 식각 공정(P2)은 이온 빔을 이용한 물리적 식각 공정일 수 있다. 상기 제1 및 제2 식각 공정들(P1, P2)에 의해, 서로 인접하는 상기 정보 저장 구조체들(190) 사이의 상기 하부 층간 절연막(102)의 상부가 리세스될 수 있다. 이에 따라, 상기 셀 영역(CR)의 상기 하부 층간 절연막(102)은 서로 인접하는 상기 정보 저장 구조체들(190) 사이에서 상기 기판(100)을 향하여 리세스된 상면(102r)을 가질 수 있다. 더하여, 상기 제1 및 제2 식각 공정들(P1, P2)에 의해, 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102)의 상부 및 상기 비아 콘택(106)의 상부가 리세스될 수 있다. 상기 리세스된 상면(102r)은 상기 기판(100)에 가장 인접하는 최저점을 가질 수 있고, 상기 리세스된 상면(102r)의 상기 최저점은 상기 기판(100)으로부터 제1 높이(H1)에 위치할 수 있다. 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102)의 상면(102U)은 상기 기판(100)으로부터 제2 높이(H2)에 위치할 수 있다. 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 낮을 수 있다. 상기 제1 높이(H1)와 상기 제2 높이(H2)의 차이는 약 0Å보다 크고 약 400Å보다 작거나 같을 수 있다(즉, 0Å< (H1-H2) ≤400Å).
본 발명의 개념에 따르면, 상기 마스크 구조체(180)는 상기 적어도 하나의 상기 도전 패턴(182) 및 상기 적어도 하나의 상기 희생 패턴(184)을 포함하는 다층 구조로 형성되고, 상기 적어도 하나의 희생 패턴(184)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 이 경우, 상기 제1 식각 공정(P1) 동안 상기 마스크 구조체(180)로부터 발생되는 상기 도전성 식각 부산물의 양이 감소할 수 있다. 이에 따라, 상기 자기터널접합 패턴(MTJ)의 상기 측벽 상의 상기 재증착된 도전성 식각 부산물의 양이 감소할 수 있고, 이로 인해 상기 자기터널접합 패턴(MTJ)의 전기적 단락이 억제될 수 있다.
더하여, 상기 재증착된 도전성 식각 부산물의 양이 감소함에 따라, 이를 제거하기 위한 상기 제2 식각 공정(P2)의 식각 타겟량이 감소할 수 있다. 이에 따라, 상기 제2 식각 공정(P2) 동안 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102)의 상부가 손실되는 것이 억제될 수 있고, 이로 인해, 상기 셀 영역(CR)의 상기 하부 층간 절연막(102)과 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 사이의 단차(즉, 상기 제1 높이(H1)와 상기 제2 높이(H2)의 차이)가 최소화될 수 있다. 이 경우, 후술될 주변 콘택 플러그의 종횡비가 감소할 수 있고, 이로 인해, 상기 주변 콘택 플러그의 제조가 용이할 수 있다.
도 11을 참조하면, 상기 하부 층간 절연막(102) 상에 상기 정보 저장 구조체(190)의 상면 및 측벽을 덮고, 서로 인접하는 상기 정보 저장 구조체들(190) 사이의 상기 하부 층간 절연막(102) 상으로 연장되는 제1 보호막(110)이 형성될 수 있다. 상기 제1 보호막(110)은 서로 인접하는 상기 정보 저장 구조체들(190) 사이에서 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)을 따라 연장될 수 있다. 상기 제1 보호막(110)은 상기 주변회로 영역(PR)의 상기 상기 하부 층간 절연막(102)의 상기 상면(102U)을 따라 연장될 수 있다. 상기 제1 보호막(110)은 일 예로, 질화막(ex, 실리콘 질화막)을 포함할 수 있다.
상기 제1 보호막(110) 상에 상기 정보 저장 구조체(190)을 덮는 제1 층간 절연막(112)이 형성될 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체(190)의 상기 상면과 상기 제1 층간 절연막(112) 사이, 및 상기 정보 저장 구조체(190)의 상기 측벽과 상기 제1 층간 절연막(112) 사이에 개재할 수 있고, 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)과 상기 제1 층간 절연막(112) 사이로 연장될 수 있다. 상기 주변회로 영역(PR)에서, 상기 제1 보호막(110)은 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다. 상기 제1 층간 절연막(112)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
도 12를 참조하면, 상기 제1 층간 절연막(112) 및 상기 제1 보호막(110)을 식각하여 상기 마스크 구조체(180)가 노출될 수 있다. 상기 식각 공정은, 상기 자기터널접합 패턴(MTJ)과 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))이 노출될 때까지 수행될 수 있다. 이에 따라, 상기 제1 층간 절연막(112)의 상면은, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상면보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 상기 식각 공정은, 일 예로, 상기 마스크 구조체(180)에 대하여 식각 선택성을 갖는 건식 식각 공정일 수 있다.
상기 제1 층간 절연막(112) 상에 상기 마스크 구조체(180)의 상면 및 측벽을 덮고, 서로 인접하는 상기 마스크 구조체들(180) 사이의 상기 제1 층간 절연막(112) 상으로 연장되는 제2 보호막(114)이 형성될 수 있다. 상기 제2 보호막(114)은, 서로 인접하는 상기 마스크 구조체들(180) 사이에서, 상기 제1 층간 절연막(112)의 상면 및 상기 제1 보호막(110)의 최상부면과 접할 수 있다. 상기 제2 보호막(114)은, 상기 자기터널접합 패턴(MTJ)과 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 측벽과 접할 수 있다.
상기 제2 보호막(114) 상에 상기 마스크 구조체(180)를 덮는 제2 층간 절연막(116)이 형성될 수 있다. 상기 제2 보호막(114)은 상기 마스크 구조체(180)의 상기 상면과 상기 제2 층간 절연막(116) 사이, 및 상기 마스크 구조체(180)의 상기 측벽과 상기 제2 층간 절연막(116) 사이에 개재할 수 있다. 상기 제2 보호막(114)은 서로 인접하는 상기 마스크 구조체들(180) 사이의 상기 제1 층간 절연막(112)의 상기 상면과 상기 제2 층간 절연막(116) 사이로 연장될 수 있다. 상기 주변회로 영역(PR)에서, 상기 제2 보호막(114)은 상기 제1 층간 절연막(112)과 상기 제2 층간 절연막(116) 사이에 개재할 수 있다. 상기 제2 층간 절연막(116)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 상기 제2 보호막(114)은 상기 2 층간 절연막(116)에 대하여 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 일 예로, 상기 제2 층간 절연막(116)이 실리콘 산화물을 포함하는 경우, 상기 제2 보호막(114)은 실리콘 질화물을 포함할 수 있다.
상기 제2 층간 절연막(116) 상에 콘택 마스크 패턴(160)이 형성될 수 있다. 상기 콘택 마스크 패턴(160)은 후술될 상부 콘택 플러그가 형성될 영역을 정의할 수 있다. 상기 콘택 마스크 패턴(160)은 상기 제2 층간 절연막(116) 및 상기 제2 보호막(114)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
도 13을 참조하면, 상기 콘택 마스크 패턴(160)을 식각 마스크로 상기 제2 층간 절연막(116) 및 상기 제2 보호막(114)을 식각하여, 상기 마스크 구조체(180)의 상부를 노출하는 예비 개구부(162)가 형성될 수 있다. 상기 예비 개구부(162)는 상기 마스크 구조체(180)의 상부 측벽을 노출할 수 있다.
도 14를 참조하면, 상기 콘택 마스크 패턴(160)을 식각 마스크로 상기 예비 개구부(162)에 의해 노출된 상기 제2 층간 절연막(116)을 식각하여 개구부(163)가 형성될 수 있다. 상기 개구부(163)는 상기 예비 개구부(162)가 상기 기판(100)을 향하여 연장되어 형성될 수 있다. 상기 개구부(163)를 형성하는 것은, 상기 제2 보호막(114)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 제2 층간 절연막(116)을 식각하는 것을 포함할 수 있다. 즉, 상기 식각 공정 동안, 상기 제2 보호막(114)의 식각 속도는 상기 제2 층간 절연막(116)의 식각 속도보다 작을 수 있다. 상기 식각 공정 동안 상기 제2 보호막(114)의 일부가 식각될 수 있고, 이로 인해, 상기 자기터널접합 패턴(MTJ)과 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상기 측벽이 노출될 수 있다. 즉, 상기 개구부(163)는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상기 측벽을 노출할 수 있다. 상기 식각 공정 동안 상기 제2 보호막(114)은 식각 정지막으로 기능할 수 있다. 이에 따라, 상기 제2 보호막(114)은 상기 개구부(163)와 상기 제1 보호막(110) 사이, 및 상기 개구부(163)와 상기 제1 층간 절연막(112) 사이에 개재할 수 있다. 상기 식각 공정 후에도, 상기 제2 보호막(114)은 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상기 측벽에 접할 수 있다.
도 15를 참조하면, 상기 콘택 마스크 패턴(160)이 제거될 수 있다. 이 후, 상기 개구부(163) 내에 상부 콘택 플러그(120)가 형성될 수 있다. 일 예로, 상기 상부 콘택 플러그(120)를 형성하는 것은, 상기 제2 층간 절연막(116) 상에 상기 개구부(163)를 채우는 도전막을 형성하는 것, 및 상기 제2 층간 절연막(116)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 상부 콘택 플러그(120)는 상기 개구부(163) 내에 국소적으로 형성될 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상면을 덮고, 상기 마스크 구조체(180)의 측면을 따라 연장될 수 있다. 평면적 관점에서, 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상기 측면을 둘러쌀 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상기 측벽과 접할 수 있고, 이를 통하여 상기 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있다. 상기 상부 콘택 플러그(120)는 상기 제2 보호막(114)에 의해 상기 제1 보호막(110) 및 상기 제1 층간 절연막(112)으로부터 이격될 수 있다. 상기 상부 콘택 플러그(120)는 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 4를 다시 참조하면, 상기 셀 영역(CR)의 상기 제2 층간 절연막(116) 상에 셀 배선(200C)이 형성될 수 있고, 상기 주변회로 영역(PR)의 상기 제2 층간 절연막(116) 상에 주변 배선(200P)이 형성될 수 있다. 상기 주변 배선(200P)과 상기 기판(100) 사이에 주변 콘택 플러그(122)가 형성될 수 있다. 상기 주변 콘택 플러그(122)를 형성하는 것은, 상기 주변회로 영역(PR)의 상기 제2 층간 절연막(116), 상기 제2 보호막(114), 상기 제1 층간 절연막(112), 및 상기 제1 보호막(110)을 관통하는 주변 콘택 홀을 형성하는 것, 및 상기 주변 콘택 홀 내에 상기 주변 콘택 플러그(122)를 형성하는 것을 포함할 수 있다. 상기 주변 콘택 홀은 상기 비아 콘택(106)의 상면을 노출할 수 있고, 상기 주변 콘택 플러그(122)는 상기 비아 콘택(106)을 통하여 상기 기판(100)에 전기적으로 접속될 수 있다. 상기 셀 배선(200C), 상기 주변 배선(200P), 및 상기 주변 콘택 플러그(122)의 각각은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 앞서 설명한 바와 같이, 상기 셀 영역(CR)의 상기 하부 층간 절연막(102)과 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 사이의 단차가 최소화됨에 따라 상기 주변 콘택 플러그(122)의 종횡비가 감소할 수 있다. 이에 따라, 상기 주변 콘택 플러그(122)의 제조가 용이할 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이고, 도 17은 도 16의 A-A', 및 B-B'에 따른 단면도이다. 설명의 간소화를 위해, 도 3 및 도 4를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자와의 차이점만을 설명한다.
도 16 및 도 17을 참조하면, 상기 하부 층간 절연막(102) 상에 상기 제1 층간 절연막(112)이 제공되어 상기 정보 저장 구조체들(190)을 덮을 수 있다. 상기 정보 저장 구조체들(190)의 각각의, 상기 마스크 구조체(180), 상기 자기터널접합 패턴(MTJ), 및 상기 하부 전극(BE)은 상기 제1 층간 절연막(112) 내에 제공될 수 있다. 상기 정보 저장 구조체들(190)의 각각과 상기 제1 층간 절연막(112) 사이에 상기 제1 보호막(110)이 개재할 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체들(190)의 각각의 상기 마스크 구조체(180)과 상기 제1 층간 절연막(112) 사이, 상기 정보 저장 구조체들(190)의 각각의 상기 자기터널접합 패턴(MTJ)과 상기 제1 층간 절연막(112) 사이, 및 상기 정보 저장 구조체들(190)의 각각의 상기 하부 전극(BE)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체들(190) 사이에서 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)을 따라 연장되어, 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다.
상부 콘택 플러그(120)가 상기 제1 층간 절연막(112)의 적어도 일부를 관통하여 상기 마스크 구조체(180)에 연결될 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상면 상의 상기 제1 보호막(110)의 적어도 일부를 관통하여 상기 마스크 구조체(180)에 연결될 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 내부로 삽입된 구조를 가질 수 있다. 상기 마스크 구조체(180)는 상기 상부 콘택 플러그(120)의 바닥면 및 측면을 덮을 수 있다. 상기 마스크 구조체(180)는, 평면적 관점에서, 상기 상부 콘택 플러그(120)의 상기 측면을 둘러쌀 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상부를 관통할 수 있고, 상기 자기터널접합 패턴(MTJ)에 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는, 상기 최하부의 도전 패턴(182))에 접할 수 있다. 상기 상부 콘택 플러그(120)는 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))을 통하여 상기 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있다. 즉, 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))은 상부 전극(TE)으로 기능할 수 있다.
도 18은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면으로, 도 16의 A-A', 및 B-B'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 5 내지 도 15를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법과 차이점만을 설명한다.
도 5 내지 도 11을 참조하여 설명한 바와 같이, 상기 하부 층간 절연막(102) 상에 상기 정보 저장 구조체(190)의 상면 및 측벽을 덮고, 서로 인접하는 상기 정보 저장 구조체들(190) 사이의 상기 하부 층간 절연막(102) 상으로 연장되는 상기 제1 보호막(110)이 형성될 수 있다. 상기 제1 보호막(110)은 서로 인접하는 상기 정보 저장 구조체들(190) 사이에서 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)을 따라 연장될 수 있다. 상기 제1 보호막(110)은 상기 주변회로 영역(PR)의 상기 상기 하부 층간 절연막(102)의 상기 상면(102U)을 따라 연장될 수 있다.
상기 제1 보호막(110) 상에 상기 정보 저장 구조체(190)을 덮는 상기 제1 층간 절연막(112)이 형성될 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체(190)의 상기 상면과 상기 제1 층간 절연막(112) 사이, 및 상기 정보 저장 구조체(190)의 상기 측벽과 상기 제1 층간 절연막(112) 사이에 개재할 수 있고, 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)과 상기 제1 층간 절연막(112) 사이로 연장될 수 있다. 상기 주변회로 영역(PR)에서, 상기 제1 보호막(110)은 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다.
도 18을 참조하면, 상기 제1 층간 절연막(112) 상에 콘택 마스크 패턴(160)이 형성될 수 있다. 상기 콘택 마스크 패턴(160)은 후술될 상부 콘택 플러그가 형성될 영역을 정의할 수 있다. 상기 콘택 마스크 패턴(160)은 상기 제1 층간 절연막(112), 상기 제1 보호막(110), 상기 희생 패턴(184), 및 상기 도전 패턴(182)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 콘택 마스크 패턴(160)을 식각 마스크로 상기 제1 층간 절연막(112), 상기 제1 보호막(110), 및 상기 마스크 구조체(180)의 상부가 식각될 수 있다. 이에 따라, 상기 마스크 구조체(180)의 상기 상부를 관통하는 개구부(163)가 형성될 수 있다. 상기 개구부(163)는, 평면적 관점에서, 상기 마스크 구조체(180)에 의해 둘러싸인 빈 영역일 수 있다. 상기 개구부(163)를 형성하기 위한 상기 식각 공정은, 상기 자기터널접합 패턴(MTJ)과 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))이 노출될 때까지 수행될 수 있다. 상기 개구부(163)는 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상면을 노출할 수 있다.
도 17을 다시 참조하면, 상기 콘택 마스크 패턴(160)이 제거될 수 있다. 이 후, 상기 개구부(163) 내에 상부 콘택 플러그(120)가 형성될 수 있다. 일 예로, 상기 상부 콘택 플러그(120)를 형성하는 것은, 상기 제1 층간 절연막(112) 상에 상기 개구부(163)를 채우는 도전막을 형성하는 것, 및 상기 제1 층간 절연막(112)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 상부 콘택 플러그(120)는 상기 개구부(163) 내에 국소적으로 형성될 수 있다.
도 19는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이고, 도 20은 도 19의 A-A', 및 B-B'에 따른 단면도이다. 설명의 간소화를 위해, 도 3 및 도 4를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자와의 차이점만을 설명한다.
도 19 및 도 20을 참조하면, 상기 하부 층간 절연막(102) 상에 상기 제1 층간 절연막(112)이 제공되어 상기 정보 저장 구조체들(190)을 덮을 수 있다. 상기 정보 저장 구조체들(190)의 각각의, 상기 마스크 구조체(180), 상기 자기터널접합 패턴(MTJ), 및 상기 하부 전극(BE)은 상기 제1 층간 절연막(112) 내에 제공될 수 있다. 상기 정보 저장 구조체들(190)의 각각과 상기 제1 층간 절연막(112) 사이에 상기 제1 보호막(110)이 개재할 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체들(190)의 각각의 상기 마스크 구조체(180)와 상기 제1 층간 절연막(112) 사이, 상기 정보 저장 구조체들(190)의 각각의 상기 자기터널접합 패턴(MTJ)과 상기 제1 층간 절연막(112) 사이, 및 상기 정보 저장 구조체들(190)의 각각의 상기 하부 전극(BE)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체들(190) 사이에서 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)을 따라 연장되어, 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다.
상부 콘택 플러그(120)가 상기 제1 층간 절연막(112)의 적어도 일부를 관통하여 상기 마스크 구조체(180)에 연결될 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상면 및 측면 상의 상기 제1 보호막(110)의 적어도 일부를 관통하여 상기 마스크 구조체(180)에 연결될 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상부를 관통할 수 있고, 상기 자기터널접합 패턴(MTJ)에 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는, 상기 최하부의 도전 패턴(182))에 접할 수 있다. 상기 상부 콘택 플러그(120)는 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는, 상기 최하부의 도전 패턴(182))의 상면에 접할 수 있다. 상기 상부 콘택 플러그(120)의 일 측면은 상기 마스크 구조체(180)의 상기 상부와 접할 수 있고, 상기 상부 콘택 플러그(120)의 다른 측면은 상기 제1 층간 절연막(112)과 접할 수 있다. 상기 상부 콘택 플러그(120)는 상기 정보 저장 구조체(190)로부터 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 오프-셋되도록 배치될 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면으로, 도 19의 A-A', 및 B-B'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 5 내지 도 15를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법과 차이점만을 설명한다.
도 5 내지 도 11을 참조하여 설명한 바와 같이, 상기 하부 층간 절연막(102) 상에 상기 정보 저장 구조체(190)의 상면 및 측벽을 덮고, 서로 인접하는 상기 정보 저장 구조체들(190) 사이의 상기 하부 층간 절연막(102) 상으로 연장되는 상기 제1 보호막(110)이 형성될 수 있다. 상기 제1 보호막(110)은 서로 인접하는 상기 정보 저장 구조체들(190) 사이에서 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)을 따라 연장될 수 있다. 상기 제1 보호막(110)은 상기 주변회로 영역(PR)의 상기 상기 하부 층간 절연막(102)의 상기 상면(102U)을 따라 연장될 수 있다. 상기 제1 보호막(110) 상에 상기 정보 저장 구조체(190)을 덮는 상기 제1 층간 절연막(112)이 형성될 수 있다. 상기 제1 보호막(110)은 상기 정보 저장 구조체(190)의 상기 상면과 상기 제1 층간 절연막(112) 사이, 및 상기 정보 저장 구조체(190)의 상기 측벽과 상기 제1 층간 절연막(112) 사이에 개재할 수 있고, 상기 하부 층간 절연막(102)의 상기 리세스된 상면(102r)과 상기 제1 층간 절연막(112) 사이로 연장될 수 있다. 상기 주변회로 영역(PR)에서, 상기 제1 보호막(110)은 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(112) 사이에 개재할 수 있다.
도 21을 참조하면, 상기 제1 층간 절연막(112) 상에 콘택 마스크 패턴(160)이 형성될 수 있다. 상기 콘택 마스크 패턴(160)은 후술될 상부 콘택 플러그가 형성될 영역을 정의할 수 있다. 상기 콘택 마스크 패턴(160)은 상기 제1 층간 절연막(112), 상기 제1 보호막(110), 상기 희생 패턴(184), 및 상기 도전 패턴(182)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 콘택 마스크 패턴(160)을 식각 마스크로 상기 제1 층간 절연막(112), 상기 제1 보호막(110), 및 상기 마스크 구조체(180)의 상부가 식각될 수 있다. 이에 따라, 상기 마스크 구조체(180)의 상기 상부를 관통하는 개구부(163)가 형성될 수 있다. 상기 개구부(163)는 상기 정보 저장 구조체(190)로부터 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 오프-셋되도록 형성될 수 있다. 이에 따라, 상기 개구부(163)는 서로 인접하는 상기 정보 저장 구조체들(190) 사이의 상기 제1 층간 절연막(112)의 적어도 일부를 관통할 수 있다. 상기 개구부(163)를 형성하기 위한 상기 식각 공정은, 상기 자기터널접합 패턴(MTJ)과 접하는, 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))이 노출될 때까지 수행될 수 있다. 상기 개구부(163)는 상기 마스크 구조체(180)의 상기 도전 패턴(182, 또는 상기 최하부의 도전 패턴(182))의 상면을 노출할 수 있다.
도 20을 다시 참조하면, 상기 콘택 마스크 패턴(160)이 제거될 수 있다. 이 후, 상기 개구부(163) 내에 상부 콘택 플러그(120)가 형성될 수 있다. 일 예로, 상기 상부 콘택 플러그(120)를 형성하는 것은, 상기 제1 층간 절연막(112) 상에 상기 개구부(163)를 채우는 도전막을 형성하는 것, 및 상기 제1 층간 절연막(112)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 상부 콘택 플러그(120)는 상기 개구부(163) 내에 국소적으로 형성될 수 있다.
본 발명의 개념에 따르면, 상기 자기터널접합 패턴(MTJ) 상에 상기 마스크 구조체(180)가 제공될 수 있고, 상기 마스크 구조체(180)는 상기 자기터널접합 패턴(MTJ) 상에 적층되는 적어도 하나의 상기 도전 패턴(182) 및 적어도 하나의 상기 희생 패턴(184)을 포함할 수 있다. 상기 희생 패턴(184)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 상기 마스크 구조체(180)가 상기 도전 패턴(182) 및 상기 희생 패턴(184)을 포함하는 다층 구조로 제공됨에 따라, 상기 자기터널접합 패턴(MTJ)을 형성하기 위한 식각 공정 동안 상기 마스크 구조체(180)로부터 발생되는 도전성 식각 부산물의 양이 감소할 수 있다. 이에 따라, 상기 자기터널접합 패턴(MTJ)의 측벽 상에 재증착되는 상기 도전성 식각 부산물의 양이 감소할 수 있고, 이로 인해, 상기 자기터널접합 패턴(MTJ)의 전기적 단락이 억제될 수 있다.
더하여, 상기 재증착된 도전성 식각 부산물의 양이 감소함에 따라, 이를 제거하기 위한 추가적인 식각 공정의 식각 타겟량이 감소할 수 있다. 이에 따라, 상기 추가적인 식각 공정 동안, 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102)의 상부가 손실되는 것이 억제될 수 있고, 이로 인해, 상기 셀 영역(CR)의 상기 하부 층간 절연막(102)과 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 사이의 단차가 최소화될 수 있다. 이 경우, 상기 주변회로 영역(PR)의 상기 하부 층간 절연막(102) 상에 형성되는 상기 주변 콘택 플러그(122)의 종횡비가 감소하여 상기 주변 콘택 플러그(122)의 형성이 용이할 수 있다.
따라서, 전기적 특성이 개선된 자기 기억 소자가 용이하게 제조될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 하부 층간 절연막
104: 하부 콘택 플러그 106: 비아 콘택
110: 제1 보호막 112: 제1 층간 절연막
114: 제2 보호막 116: 제2 층간 절연막
BE: 하부 전극 MTJ: 자기터널접합 패턴
MS1: 제1 자성 구조체 MS2: 제2 자성 구조체
TBR: 터널 배리어 패턴 180: 마스크 구조체
182: 도전 패턴 184: 희생 패턴
190: 정보 저장 구조체 TE: 상부 전극
120: 상부 콘택 플러그 200C, 200P: 배선
104: 하부 콘택 플러그 106: 비아 콘택
110: 제1 보호막 112: 제1 층간 절연막
114: 제2 보호막 116: 제2 층간 절연막
BE: 하부 전극 MTJ: 자기터널접합 패턴
MS1: 제1 자성 구조체 MS2: 제2 자성 구조체
TBR: 터널 배리어 패턴 180: 마스크 구조체
182: 도전 패턴 184: 희생 패턴
190: 정보 저장 구조체 TE: 상부 전극
120: 상부 콘택 플러그 200C, 200P: 배선
Claims (20)
- 기판 상의 자기터널접합 패턴;
상기 자기터널접합 패턴 상에 교대로 그리고 반복적으로 적층되는 복수의 도전 패턴들 및 복수의 희생 패턴들을 포함하는 마스크 구조체; 및
상기 마스크 구조체의 상기 복수의 도전 패턴들 중 최하층의 도전 패턴의 일 면에 접하는 상부 콘택 플러그를 포함하되,
상기 복수의 도전 패턴들 중 상기 최하층의 도전 패턴은 상기 자기터널접합 패턴에 접하고,
상기 최하층의 도전 패턴은 상기 복수의 희생 패턴들 중 최하층의 희생 패턴과 상기 자기터널접합 패턴 사이에 제공되고, 상기 복수의 희생 패턴들은 상기 복수의 도전 패턴들에 대하여 식각 선택성을 갖는 물질을 포함하는 자기 기억 소자. - 청구항 1에 있어서,
상기 상부 콘택 플러그는 상기 최하층의 도전 패턴을 통하여 상기 자기터널접합 패턴에 전기적으로 연결되는 자기 기억 소자. - 청구항 1에 있어서,
상기 상부 콘택 플러그는 그 내부에 상기 마스크 구조체가 삽입된 구조를 가지고, 상기 마스크 구조체의 측면을 따라 연장되어 상기 최하층의 도전 패턴의 측면에 접하는 자기 기억 소자. - 청구항 3에 있어서,
상기 상부 콘택 플러그는, 평면적 관점에서, 상기 마스크 구조체의 상기 측면을 둘러싸는 자기 기억 소자. - 청구항 1에 있어서,
상기 상부 콘택 플러그는 상기 복수의 희생 패턴들을 관통하여 상기 최하층의 도전 패턴의 상면에 접하는 자기 기억 소자. - 삭제
- 청구항 1에 있어서,
상기 복수의 도전 패턴들은 금속 및 도전성 금속 질화물 중 적어도 하나를 포함하는 자기 기억 소자. - 청구항 7에 있어서,
상기 복수의 희생 패턴들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물 중 적어도 하나를 포함하는 자기 기억 소자. - 청구항 7에 있어서,
상기 복수의 희생 패턴들은 상기 복수의 도전 패턴들과 동일한 금속 원소를 포함하는 자기 기억 소자. - 청구항 1에 있어서,
상기 기판 상에 제공되고, 그 내부에 상기 자기터널접합 패턴이 제공되는 제1 층간 절연막;
상기 제1 층간 절연막 상에 제공되고, 그 내부에 상기 마스크 구조체가 제공되는 제2 층간 절연막;
상기 자기터널접합 패턴과 상기 제1 층간 절연막 사이의 제1 보호막; 및
상기 제1 층간 절연막과 상기 제2 층간 절연막 사이의 제2 보호막을 더 포함하되,
상기 제2 보호막은 상기 최하층의 도전 패턴의 측면에 접하고,
상기 상부 콘택 플러그는 상기 제2 층간 절연막의 적어도 일부를 관통하여 상기 최하층의 도전 패턴의 상기 측면에 접하는 자기 기억 소자. - 삭제
- 청구항 10에 있어서,
상기 제2 보호막은 상기 상부 콘택 플러그와 상기 제1 층간 절연막 사이, 및 상기 상부 콘택 플러그와 상기 제1 보호막 사이로 연장되어 상기 최하층의 도전 패턴의 상기 측면에 접하는 자기 기억 소자. - 청구항 12에 있어서,
상기 제2 보호막의 일부는 상기 최하층의 도전 패턴의 상기 측면과 상기 상부 콘택 플러그 사이로 연장되는 자기 기억 소자. - 청구항 10에 있어서,
상기 기판과 상기 제1 층간 절연막 사이의 하부 층간 절연막; 및
상기 하부 층간 절연막 내에 제공되고, 상기 자기터널접합 패턴에 연결되는 하부 콘택 플러그를 더 포함하되,
상기 제1 보호막은 상기 자기터널접합 패턴의 측벽과 상기 제1 층간 절연막 사이에 개재하고, 상기 하부 층간 절연막과 상기 제1 층간 절연막 사이로 연장되는 자기 기억 소자. - 청구항 10에 있어서,
상기 제2 보호막은 상기 제2 층간 절연막에 대하여 식각 선택성을 갖는 물질을 포함하는 자기 기억 소자. - 청구항 1에 있어서,
상기 기판 상에 제공되고, 그 내부에 상기 자기터널접합 패턴 및 상기 마스크 구조체가 제공되는 제1 층간 절연막; 및
상기 자기터널접합 패턴과 상기 제1 층간 절연막 사이, 및 상기 마스크 구조체와 상기 제1 층간 절연막 사이에 개재하는 제1 보호막을 더 포함하되,
상기 상부 콘택 플러그는 상기 제1 층간 절연막, 상기 제1 보호막, 및 상기 복수의 희생 패턴들을 관통하여 상기 최하층의 도전 패턴의 상면에 접하는 자기 기억 소자. - 청구항 1에 있어서,
상기 자기터널접합 패턴은:
상기 기판 상의 터널 배리어 패턴;
상기 기판과 상기 터널 배리어 패턴 사이의 제1 자성 구조체; 및
상기 마스크 구조체와 상기 터널 배리어 패턴 사이의 제2 자성 구조체를 포함하되,
상기 제1 자성 구조체 및 상기 제2 자성 구조체의 각각은 적어도 하나의 자성층을 포함하고,
상기 최하층의 도전 패턴은 상기 제2 자성 구조체와 상기 최하층의 희생 패턴 사이에 제공되고,
상기 상부 콘택 플러그는 상기 최하층의 도전 패턴을 통하여 상기 자기터널접합 패턴에 전기적으로 연결되는 자기 기억 소자. - 기판 상에 제공되고, 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 자기터널접합 패턴들;
상기 자기터널접합 패턴들 상에 각각 제공되는 마스크 구조체들,
상기 마스크 구조체들의 각각은, 상기 자기터널접합 패턴들의 각각 상에 교대로 그리고 반복적으로 적층되는, 적어도 두 개의 도전 패턴들 및 적어도 두 개의 희생 패턴들을 포함하는 것; 및
상기 도전 패턴들 중 최하층의 도전 패턴의 일면에 접하는 상부 콘택 플러그를 포함하되,
상기 최하층의 도전 패턴은 상기 희생 패턴들 중 최하층의 희생 패턴과 상기 자기터널접합 패턴들의 각각 사이에 개재되고, 상기 자기터널접합 패턴들의 각각에 접하는 자기 기억 소자. - 청구항 18에 있어서,
상기 도전 패턴들의 각각은 금속 및 도전성 금속 질화물 중 적어도 하나를 포함하는 자기 기억 소자. - 청구항 19에 있어서,
상기 희생 패턴들의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 금속 산화물 중 적어도 하나를 포함하는 자기 기억 소자.
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