KR20180027711A - 자기 메모리 장치의 제조 방법 - Google Patents
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Abstract
자기 메모리 장치의 제조 방법이 제공된다. 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법은 기판 상에 층간 절연막을 형성하는 것, 상기 층간 절연막 내에 희생 패턴을 형성하는 것, 상기 희생 패턴 상에 자기 터널 접합 패턴을 형성하는 것, 상기 희생 패턴을 선택적으로 제거하여 상기 층간 절연막 내에 하부 콘택 영역을 형성하는 것, 및 상기 하부 콘택 영역 내에 하부 콘택을 형성하는 것을 포함할 수 있다.
Description
본 발명은 자기 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 자기 터널 접합 패턴을 포함하는 자기 메모리 장치의 제조 방법에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
자기 메모리 장치는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 이용하는 메모리 장치다. 자기 터널 접합은 두 자성층들과 그 사이에 개재된 절연층을 포함하는데, 두 자성층들의 자화 방향에 따라 자기 터널 접합의 저항이 달라질 수 있다. 구체적으로, 두 자성층들의 자화 방향이 반평행하면 자기 터널 접합의 저항은 클 수 있고, 두 자성층들의 자화 방향이 평행하면 자기 터널 접합의 저항은 작을 수 있다. 자기 메모리 장치는 이러한 자기 터널 접합의 저항의 차이를 이용하여 데이터를 기입/판독할 수 있다.
특히, 스핀전달토크 자기 램(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM)은 자기 셀(magnetic cell)의 크기가 감소함에 따라 기록 전류의 크기도 감소하는 특성을 보이기 때문에 고집적 메모리로 주목 받고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 자기 메모리 장치를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법은 기판 상에 층간 절연막을 형성하는 것; 상기 층간 절연막 내에 희생 패턴을 형성하는 것; 상기 희생 패턴 상에 자기 터널 접합 패턴을 형성하는 것; 상기 희생 패턴을 선택적으로 제거하여, 상기 층간 절연막 내에 하부 콘택 영역을 형성하는 것; 및 상기 하부 콘택 영역 내에 하부 콘택을 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법은 제1 영역 및 제1 방향을 따라 상기 제1 영역에 인접하는 제2 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에 제1 층간 절연막을 형성하는 것; 상기 제1 층간 절연막 내에, 상기 제1 방향을 따라 연장하는 희생 패턴을 형성하되, 상기 희생 패턴은 상기 제1 영역 상에서 상기 제2 영역 상으로 연장하는 것; 상기 제1 영역 상의 상기 희생 패턴 상에 상기 제1 방향을 따라 배치되는 자기 터널 접합 패턴들을 형성하는 것; 상기 희생 패턴을 선택적으로 제거하여 상기 제1 영역 상의 상기 제1 층간 절연막 내에 하부 콘택 영역을 형성하는 것; 및 상기 하부 콘택 영역을 채우는 예비 하부 콘택을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 자기 터널 접합막의 패터닝 공정이 수행된 후, 희생 패턴들이 하부 콘택들로 대체될 수 있다. 다시 말해, 하부 콘택들은 자기 터널 접합막의 패터닝 공정 후에 형성될 수 있다. 자기 터널 접합막의 패터닝 공정에서 제1 층간 절연막과 희생 패턴들이 노출되어 부분적으로 식각될 수 있다. 하지만, 제1 층간 절연막과 희생 패턴들 모두 절연 물질을 포함하기 때문에 이들의 식각 부산물들이 자기 터널 접합 패턴들의 측벽들 상에 재증착되더라도 자기 터널 접합 패턴들은 단락되지 않을 수 있다. 결론적으로, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 자기 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 2a 내지 도 12a는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 평면도이다.
도 2b 내지 도 12b는 각각 도 2a 내지 도 12a의 I-I' 선에 따른 단면도들이다.
도 2c 내지 도 12c는 각각 도 2a 내지 도 12a의 II-II' 선에 따른 단면도들이다.
도 4d는 도 4b의 A 부분의 확대도이다.
도 4e는 도 4c의 B 부분의 확대도이다.
도 13a 및 도 14a는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 평면도이다.
도 13b 및 도 14b는 각각 도 13a 및 도 14a의 I-I' 선에 따른 단면도들이다.
도 13c 및 도 14c는 각각 도 13a 및 도 14a의 II-II' 선에 따른 단면도들이다.
도 15a 및 15b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴들을 설명하기 위한 개념도들이다.
도 2a 내지 도 12a는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 평면도이다.
도 2b 내지 도 12b는 각각 도 2a 내지 도 12a의 I-I' 선에 따른 단면도들이다.
도 2c 내지 도 12c는 각각 도 2a 내지 도 12a의 II-II' 선에 따른 단면도들이다.
도 4d는 도 4b의 A 부분의 확대도이다.
도 4e는 도 4c의 B 부분의 확대도이다.
도 13a 및 도 14a는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 평면도이다.
도 13b 및 도 14b는 각각 도 13a 및 도 14a의 I-I' 선에 따른 단면도들이다.
도 13c 및 도 14c는 각각 도 13a 및 도 14a의 II-II' 선에 따른 단면도들이다.
도 15a 및 15b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴들을 설명하기 위한 개념도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 흐름도이다. 도 2a 내지 도 12a는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 평면도이다. 도 2b 내지 도 12b는 각각 도 2a 내지 도 12a의 I-I' 선에 따른 단면도들이다. 도 2c 내지 도 12c는 각각 도 2a 내지 도 12a의 II-II' 선에 따른 단면도들이다. 도 4d는 도 4b의 A 부분의 확대도이다. 도 4e는 도 4c의 B 부분의 확대도이다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 기판(100) 상에 선택 소자들(미도시) 및/또는 하부 배선들(미도시)이 형성될 수 있다. 상기 선택 소자들은, 예를 들어, 전계 효과 트랜지스터들 또는 다이오드들일 수 있다.
기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)과 제2 영역(R2)은 기판(100)의 상면에 평행한 제1 방향(D1)을 따라 서로 인접할 수 있다. 몇몇 실시예에 따르면, 제1 영역(R1) 및/또는 제2 영역(R2)은 복수 개로 제공될 수 있다. 복수의 제1 영역들(R1) 및 복수의 제2 영역들(R2)을 제1 방향(D1)을 따라 교대로 배치될 수 있다. 이하에서는, 도 2a에 도시된 바와 같이, 기판(100)이 하나의 제1 영역(R1) 및 상기 하나의 제1 영역(R1)을 사이에 두고 서로 이격하는 두 개의 제2 영역들(R2)을 포함하는 실시예에 대하여 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. (S100) 제1 층간 절연막(110)은 제1 영역(R1) 및 제2 영역들(R2)을 덮을 수 있으며, 기판(100) 상에 형성되어 있는 상기 선택 소자들 및/또는 상기 하부 배선들을 덮을 수 있다. 제1 층간 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제1 층간 절연막(110)은, 예를 들어, 물리 기상 증착(physical vapor deposition) 공정 또는 화학 기상 증착(chemical vapor deposition) 공정을 통해 형성될 수 있다.
제1 층간 절연막(110) 내에 희생 패턴들(112)이 형성될 수 있다. (S110) 희생 패턴들(112)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 이에 따라, 희생 패턴들(112)의 각각은 제1 영역(R1) 상에서 제2 영역들(R2) 상으로 연장될 수 있다. 희생 패턴들(112)은 기판(100)의 상면에 평행하고 제1 방향(D1)에 수직한 방향으로 서로 이격될 수 있다. 희생 패턴들(112)은 제1 층간 절연막(110)을 관통하여 상기 선택 소자들 및/또는 상기 하부 배선들과 연결될 수 있다. 희생 패턴들(112)을 형성하는 것은 제1 층간 절연막(110)에 제1 방향(D1)을 따라 연장되는 제1 트렌치들(110a)을 형성하는 것, 제1 트렌치들(110a)을 채우는 희생막(미도시)을 형성하는 것, 및 제1 층간 절연막(110)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
희생 패턴들(112)은 절연 물질을 포함할 수 있다. 희생 패턴들(112)에 포함된 절연 물질은 제1 층간 절연막(110)에 대하여 식각 선택성을 갖는 물질일 수 있다. 일 예로, 제1 층간 절연막(110)이 실리콘 산화물을 포함하는 경우, 희생 패턴들(112)은 실리콘 질화물을 포함할 수 있다. 다른 예로, 제1 층간 절연막(110)이 실리콘 질화물을 포함하는 경우, 희생 패턴들(112)은 실리콘 산화물을 포함할 수 있다.
도 1, 도 3a 내지 도 3c, 및 도 4a 내지 도 4e를 참조하면, 희생 패턴들(112) 상에 자기 터널 접합 패턴들(MTJP)이 형성될 수 있다. (S120)
먼저, 도 1 및 도 3a 내지 도 3c를 참조하면, 제1 층간 절연막(110) 및 희생 패턴들(112) 상에, 하부 전극막(BEL), 자기 터널 접합막(MTJL), 및 상부 전극막(TEL)이 차례로 형성될 수 있다. 상기 막들(BEL, MTJL, 및 TEL)의 각각은, 예를 들어, 화학 기상 증착 공정, 또는 물리 기상 증착 공정을 통해 형성될 수 있다.
하부 전극막(BEL)은, 예를 들어, 질화 티타늄 및/또는 질화 탄탈늄과 같은 도전성 금속 질화물을 포함할 수 있다. 상부 전극막(TEL)은, 예를 들어, 텅스텐, 탄탈륨, 알루미늄, 구리, 금, 은, 티타늄, 및/또는 상기 금속 물질들의 도전성 금속 질화물을 포함할 수 있다. 몇몇 실시예들에 따르면, 하부 전극막(BEL) 및 상부 전극막(TEL) 중에서 적어도 하나가 생략될 수 있다. 이하에서는 하부 전극막(BEL) 및 상부 전극막(TEL)이 형성된 실시예들에 대하여 설명하나, 본 발명이 이에 한정되는 것은 아니다.
자기 터널 접합막(MTJL)은 하부 전극막(BEL) 상에 차례로 적층된 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)을 포함할 수 있다. 자기 터널 접합막(MTJL)에 대해서는 도 15a 및 도 15b를 참조하여 상세히 후술한다.
상부 전극막(TEL) 상에, 제1 마스크 패턴들(MSK1)이 형성될 수 있다. 제1 마스크 패턴들(MSK1)은 제1 영역(R1) 상에만 형성되고 제2 영역들(R2) 상에는 형성되지 않을 수 있다. 제1 마스크 패턴들(MSK1)은 제1 방향(D1)을 따라 연장되는 복수의 행들을 이룰 수 있다. 평면적 관점에서, 상기 복수의 행들은 희생 패턴들(112)에 대응할 수 있다. 다시 말해, 평면적 관점에서, 상기 복수의 행들의 각각에 포함된 제1 마스크 패턴들(MSK1)은 대응하는 희생 패턴(112)과 중첩될 수 있다. 또한, 제1 마스크 패턴들(MSK1)은 기판(100)의 상면에 평행하고 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장되는 복수의 열들을 이룰 수 있다. 일 실시예에 따르면, 도 3a에 도시된 바와 같이, 제2 방향(D2)은 제1 방향(D1)에 실질적으로 수직할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 제1 마스크 패턴들(MSK1)은 후술될 자기 터널 접합 패턴들(MTJP)이 형성될 위치를 정의할 수 있다.
다음으로, 도 1 및 도 4a 내지 도 4e를 참조하면, 제1 마스크 패턴들(MSK1)을 식각 마스크로 이용하여 상부 전극막(TEL), 자기 터널 접합막(MTJL), 및 하부 전극막(BEL)이 차례로 패터닝될 수 있다. 이에 따라, 제1 영역(R1) 상에 차례로 적층된 하부 전극 패턴들(BEP), 자기 터널 접합 패턴들(MTJP), 및 상부 전극 패턴들(TEP)이 형성될 수 있다.
제1 및 제2 자성 패턴들(MP1, MP2) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준 패턴에 해당할 수 있으며, 나머지 하나는 상기 기준 패턴의 자화 방향에 평행하게 또는 반평행하게 변경 가능한 자화 방향을 갖는 자유 패턴에 해당할 수 있다. 이에 대하여는, 도 15a 및 도 15b를 참조하여 상세히 후술한다.
자기 터널 접합 패턴들(MTJP)은 제1 방향(D1)을 따라 연장되는 복수의 행들을 이룰 수 있다. 평면적 관점에서, 상기 복수의 행들의 각각에 포함된 자기 터널 접합 패턴들(MTJP)은 대응하는 희생 패턴(112)과 중첩될 수 있다. 또한, 자기 터널 접합 패턴들(MTJP)은 제2 방향(D2)을 따라 연장되는 복수의 열들을 이룰 수 있다.
몇몇 실시예들에 따르면, 자기 터널 접합 패턴들(MTJP)의 각각의 제1 방향(D1)에 수직한 방향으로의 폭(MTJP_W)은 희생 패턴들의 각각의 제1 방향(D1)에 수직한 방향으로의 폭(112_W)보다 클 수 있다. 이에 따라, 평면적 관점에서, 자기 터널 접합 패턴들(MTJP)의 각각은 제1 층간 절연막(110)과 부분적으로 중첩될 수 있다.
자기 터널 접합 막(MTJL) 및 하부 전극막(BEL)을 패터닝하는 것은 이온 빔 에치 공정을 이용하여 수행될 수 있다. 상기 이온 빔 에치 공정 중에, 이온 빔(IB)이 자기 터널 접합막(MTJL) 및 하부 전극막(BEL)에 조사될 수 있고, 이에 따라 자기 터널 접합 막(MTJL) 및 하부 전극막(BEL)이 패터닝될 수 있다. 상기 이온 빔 에치 공정은 제1 층간 절연막(110)의 상면 및 희생 패턴들(112)의 상면들이 노출될 때까지 수행될 수 있다.
자기 터널 접합 패턴들(MTJP) 사이의 확실한 분리 및/또는 하부 전극 패턴들(BEP) 사이의 확실한 분리를 위하여, 상기 이온 빔 에치 공정은 노출된 제1 층간 절연막(110) 및 희생 패턴들(112)이 부분적으로 식각될 때까지 수행될 수 있다. 이 과정에서, 제1 층간 절연막(110)의 식각 부산물(110bp) 및 희생 패턴들(112)의 식각 부산물(112bp)이 발생하여 자기 터널 접합 패턴들(MTJP)의 측벽들 상에 재증착될 수 있다. 하지만, 자기 터널 접합 패턴들(MTJP)은 제1 층간 절연막(110)의 식각 부산물(110bp) 및 희생 패턴들(112)의 식각 부산물(112bp)에 의하여 단락되지 않을 수 있다. 이는, 제1 층간 절연막(110)과 희생 패턴들(112) 모두 절연 물질을 포함하기 때문일 수 있다.
도 1, 도 5a 내지 도 5c, 및 도 6a 내지 도 6c를 참조하면, 자기 터널 접합 패턴들(MTJP)을 덮는 캡핑 패턴(122)이 형성될 수 있다. (S130)
먼저, 도 1, 및 도 5a 내지 도 5c를 참조하면, 자기 터널 접합 패턴들(MTJP)을 덮는 캡핑막(120)이 형성될 수 있다. 캡핑막(120)은 제1 영역(R1) 및 제2 영역(R2)의 전면을 덮도록 형성될 수 있다. 예를 들어, 캡핑막(120)은 제1 영역(R1) 및 제2 영역(R2)의 전면을 덮는 단일막 또는 다중막일 수 있다. 캡핑막(120)은 희생 패턴들(112)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 패턴들(112)이 실리콘 산화물을 포함하는 경우, 캡핑막(120)은 실리콘 질화물을 포함할 수 있다. 다른 예로, 희생 패턴들(112)이 실리콘 질화물을 포함하는 경우, 캡핑막(120)은 실리콘 산화물을 포함할 수 있다. 캡핑막(120)은, 예를 들어, 화학 기상 증착 공정, 또는 물리 기상 증착 공정을 통해 형성될 수 있다.
몇몇 실시예들에 따르면, 도 5a 내지 도 5c에 도시된 바와 같이, 캡핑막(120)은 자기 터널 접합 패턴들(MTJP) 사이의 공간을 채울 수 있도록 충분히 두껍게 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 5a 내지 도 5c에 도시된 바와 달리, 캡핑막(120)은 기판(100) 상에 형성된 구조체를 컨포말하게(conformally) 덮도록 형성될 수 있다.
다음으로, 도 1, 및 도 6a 내지 도 6c를 참조하면, 제2 영역들(R2) 상의 희생 패턴들(112)을 노출하는 캡핑 패턴(122)이 형성될 수 있다. 예를 들어, 캡핑 패턴(122)은 제1 영역(R1) 상에 형성되어 자기 터널 접합 패턴들(MTJP)을 덮되, 제2 영역들(R2) 상의 제1 층간 절연막(110) 및 희생 패턴들(112)을 노출하도록 형성될 수 있다. 캡핑 패턴(122)을 형성하는 것은 캡핑막(120) 상에 제2 영역들(R2)을 노출하는 제2 마스크 패턴(MSK2)을 형성하는 것, 및 제2 마스크 패턴(MSK2)을 식각 마스크로 이용하여 캡핑막(120)을 패터닝하는 것을 포함할 수 있다.
도 1, 및 도 7a 내지 도 7c를 참조하면, 희생 패턴들(112)을 선택적으로 제거하여 하부 콘택 영역들(BCR)이 형성될 수 있다. (S140) 희생 패턴들(112)을 선택적으로 제거하는 것은 습식 식각 공정을 수행하는 것을 포함할 수 있다. 희생 패턴들(112)은 제1 층간 절연막(110) 및 캡핑 패턴(122)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있기 때문에, 상기 습식 공정에서 제1 층간 절연막(110) 및 캡핑 패턴(122)은 실질적으로 식각되지 않을 수 있다.
제1 영역(R1) 상의 희생 패턴들(112)이 제거된 영역들이 하부 콘택 영역들(BCR)로 정의될 수 있다. 평면적 관점에서, 하부 콘택 영역들(BCR)은 제1 방향(D1)을 따라 연장될 수 있고, 자기 터널 접합 패턴들(MTJP)이 이루는 행들에 각각 대응할 수 있다. 단면적 관점에서, 하부 콘택 영역들(BCR)은 자기 터널 접합 패턴들(MTJP)이 이루는 행들과 기판(100) 사이의 빈 공간들일 수 있다.
도 1, 및 도 8a 내지 도 8c를 참조하면, 하부 콘택 영역들(BCR)을 채우는 예비 하부 콘택들(BCT_p)이 형성될 수 있다. (S150) 예비 하부 콘택들(BCT_p)을 형성하는 것은 하부 콘택 영역들(BCR)을 채우는 하부 콘택막(미도시)을 증착하는 것 및 하부 콘택 영역들(BCR) 밖에 증착된 상기 하부 콘택막 부분을 제거하는 것을 포함할 수 있다.
상기 하부 콘택막은 화학 기상 증착 공정을 이용하여 형성될 수 있다. 상기 하부 콘택막은 하부 콘택 영역들(BCR)을 채울 수 있다. 나아가, 상기 하부 콘택막은 제2 영역들(R2) 및/또는 제2 마스크 패턴(MSK2) 상에도 형성될 수 있다. 하부 콘택막은, 예를 들어, 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 및/또는 구리), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(예를 들어, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
하부 콘택 영역들(BCR) 밖에 증착된 상기 하부 콘택막 부분을 제거하는 에치 백 공정이 수행될 수 있다. 이에 따라, 하부 콘택 영역들(BCR) 내에 예비 하부 콘택들(BCT_p)이 국부적으로 형성될 수 있다. 상기 에치 백 공정은 물리적 기계적 연마 공정 및/또는 건식 식각 공정을 포함할 수 있다. 상기 에치 백 공정에 의하여 제2 마스크 패턴(MSK2)이 제거될 수 있다. 몇몇 실시예들에 따르면, 도 8b 및 도 8c에 도시된 바와 같이, 상기 에치 백 공정에 의하여 제1 마스크 패턴들(MSK1)이 제거될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
도 1, 도 9a 내지 도 9c, 및 도 10a 내지 도 10c를 참조하면, 예비 하부 콘택들(BCT_p)을 패터닝하여 하부 콘택들(BCT)이 형성될 수 있다. (S160) 하부 콘택들(BCT)을 형성하는 것은 제3 마스크 패턴(MSK3)을 형성하는 것 및 제3 마스크 패턴(MSK3)을 식각 마스크로 이용하여 예비 하부 콘택들(BCT_p)을 패터닝하는 것을 포함할 수 있다.
먼저, 도 1 및 도 9a 내지 도 9c를 참조하면, 캡핑 패턴(122) 상에 제3 마스크 패턴(MSK3)이 형성될 수 있다. 제3 마스크 패턴(MSK3)은 제2 방향(D2)으로 연장되는 개구부들(MSK3a)을 포함할 수 있다. 개구부들(MSK3a)은 제1 방향(D1)으로 서로 이격될 수 있다. 평면적 관점에서, 개구부들(MSK3a)은 자기 터널 접합 패턴들(MTJP)이 이루는 열들 사이에 위치할 수 있다. 다시 말해, 평면적 관점에서, 자기 터널 접합 패턴들(MTJP)이 이루는 상기 열들 및 개구부들(MSK3a)은 교대로 그리고 반복적으로 배치될 수 있다.
다음으로, 도 1 및 도 10a 내지 도 10c를 참조하면, 제3 마스크 패턴(MSK3)을 식각 마스크로 이용하여 예비 하부 콘택들(BCT_p)을 패터닝함으로써 하부 콘택들(BCT)이 형성될 수 있다. 상기 패터닝 공정에 의하여, 예비 하부 콘택들(BCT_p)의 각각은 제1 방향(D1)으로 서로 이격하는 하부 콘택들(BCT)로 분리될 수 있다. 하부 콘택들(BCT)은 자기 터널 접합 패턴들(MTJP)에 대응되도록 형성될 수 있다. 다시 말해, 하부 콘택들(BCT)의 각각은 대응하는 자기 터널 접합 패턴(MTJP)의 아래에 형성될 수 있다. 하부 콘택들(BCT)은 자기 터널 접합 패턴들(MTJP)과 기판(100) 상에 형성되어 있는 상기 선택 소자들 및/또는 상기 하부 배선들을 전기적으로 연결할 수 있다.
예비 하부 콘택들(BCT_p)을 패터닝하는 공정에 의하여, 캡핑 패턴(122)도 패터닝될 수 있다. 이에 따라, 캡핑 패턴(122)은 제1 방향(D1)으로 서로 이격하는 서브 캡핑 패턴들(124)로 분리될 수 있다. 평면적 관점에서, 서브 캡핑 패턴들(124)의 각각은 제2 방향(D2)으로 연장될 수 있다.
서브 캡핑 패턴들(124) 사이의 분리 영역들(124sr)의 각각과 그에 대응하는 하부 콘택들(BCT) 사이의 분리 영역들(BCTsr)은 서로 연결되어 갭 영역(GR)을 정의할 수 있다. 평면적 관점에서, 갭 영역들(GR)은 제1 방향(D1)을 따라 서로 이격될 수 있다.
몇몇 실시예들에 따르면, 도 10a에 도시된 바와 같이, 예비 하부 콘택들(BCT_p)을 패터닝하는 공정에 의하여, 제1 층간 절연막(110)도 패터닝될 수 있다. 이러한 실시들에서, 제1 층간 절연막(110)은 제2 방향(D2)으로 연장되는 제2 트렌치들(110b)을 포함할 수 있다. 이 경우, 갭 영역들(GR)의 각각은 대응하는 제2 트렌치(110b)를 포함할 수 있다.
다른 실시예들에 따르면, 도 10a에 도시된 바와 달리, 예비 하부 콘택들(BCT_p)을 패터닝하는 공정에 의하여, 제1 층간 절연막(110)은 실질적으로 패터닝되지 않을 수 있다.
하부 콘택들(BCT)이 형성된 후, 제3 마스크 패턴(MSK3)은 제거될 수 있다.
도 1, 및 도 11a 내지 도 11c를 참조하면, 제2 층간 절연막(130)이 형성될 수 있다. (S170) 제2 층간 절연막(130)은 제2 영역들(R2) 상의 제1 트렌치들(110a)을 채울 수 있다. 또한, 제2 층간 절연막(130)은 서브 캡핑 패턴들(124)을 덮을 수 있다. 제2 층간 절연막(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 11c에 도시된 바와 같이, 제2 층간 절연막(130)은 갭 영역(GR)을 채우지 않도록 형성될 수 있다. 즉, 제2 층간 절연막(130)은 갭 영역(GR) 상으로(over) 연장되도록 형성될 수 있다. 이에 따라, 하부 콘택들(BCT) 사이에 에어 갭(AG)이 형성될 수 있다. 에어 갭(AG)은 제1 층간 절연막(110) 및 제2 층간 절연막(130)보다 낮은 유전 상수를 가질 수 있다. 이에 따라, 하부 콘택들(BCT) 사이의 기생 캐패시턴스가 감소될 수 있다. 이러한 실시예들에서, 제2 층간 절연막(130)은 스텝 커버리지가 낮은 증착 공정을 이용하여 형성될 수 있다.
다른 실시예들에 따르면, 도 11c에 도시된 바와 달리, 제2 층간 절연막(130)은 갭 영역(GR)을 채우도록 형성될 수 있다. 이러한 실시예들에서, 제2 층간 절연막(130)은 스텝 커버리지가 높은 증착 공정을 이용하여 형성될 수 있다.
도 12a 내지 도 12c를 참조하면, 제2 층간 절연막(130)을 관통하여 상부 전극 패턴들(TEP)에 전기적으로 연결되는 상부 콘택들(TCT)이 형성될 수 있다. 상부 콘택들(TCT)은, 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
제2 층간 절연막(130) 상에, 배선들(140)이 형성될 수 있다. 배선들(140)은, 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따르면, 도 12a 내지 도 12c에 도시된 바와 같이, 배선들(140)의 각각은 제2 방향(D2)을 따라 연장될 수 있다. 이러한 실시예들에서, 배선들(140)의 각각은 제2 방향(D2)을 따라 배열된 복수의 자기 터널 접합 패턴들(MTJP)에 (즉, 열을 이루는 자기 터널 접합 패턴들(MTJP)) 공통으로 연결될 수 있다.
다른 실시예들에 따르면, 도 12a 내지 도 12c에 도시된 바와 달리, 배선들(140)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 이러한 실시예들에서, 배선들(140)의 각각은 제1 방향(D1)을 따라 배열된 복수의 자기 터널 접합 패턴들(MTJP)에 (즉, 행을 이루는 자기 터널 접합 패턴들(MTJP)) 공통으로 연결될 수 있다.
하부 콘택들을 형성한 후 자기 터널 접합막의 패터닝 공정을 수행하는 일반적인 자기 메모리 장치의 제조 방법에 의하면, 상기 패터닝 공정에서 상기 하부 콘택들이 노출되어 부분적으로 식각될 수 있다. 이에 따라, 상기 하부 콘택에서 발생한 식각 부산물들이 자기 터널 접합 패턴들의 측벽들 상에 재증착되어 자기 터널 접합 패턴의 단락을 유발할 수 있다.
하지만, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 자기 터널 접합막(MTJL)의 패터닝 공정이 수행된 후, 희생 패턴들(112)이 하부 콘택들(BCT)로 대체될 수 있다. 다시 말해, 하부 콘택들(BCT)은 자기 터널 접합막(MTJL)의 패터닝 공정 후에 형성될 수 있다. 자기 터널 접합막(MTJL)의 패터닝 공정에서 제1 층간 절연막(110)과 희생 패턴들(112)이 노출되어 부분적으로 식각될 수 있다. 하지만, 제1 층간 절연막(110)과 희생 패턴들(112) 모두 절연 물질을 포함하기 때문에 이들의 식각 부산물들(110bp, 112bp)이 자기 터널 접합 패턴들(MTJP)의 측벽들 상에 재증착되더라도 자기 터널 접합 패턴들(MTJP)은 단락되지 않을 수 있다. 결론적으로, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 자기 메모리 장치의 신뢰성이 향상될 수 있다.
도 13a 및 도 14a는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 평면도이다. 도 13b 및 도 14b는 각각 도 13a 및 도 14a의 I-I' 선에 따른 단면도들이다. 도 13c 및 도 14c는 각각 도 13a 및 도 14a의 II-II' 선에 따른 단면도들이다. 도 1, 도 2a 내지 12a, 도 2b 내지 도 12b, 및 도 2c 내지 도 12c를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다. 이하에서는, 도 1, 도 2a 내지 12a, 도 2b 내지 도 12b, 및 도 2c 내지 도 12c를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법과 다른 점에 대하여 중점적으로 설명한다.
도 13a 내지 도 13c를 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 기판(100) 및 제1 층간 절연막(110)은 도 2a 내지 2c를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
제1 층간 절연막(110) 내에 희생 패턴들(112)이 형성될 수 있다. 희생 패턴들(112)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 희생 패턴들(112)은 기판(100)의 상면에 평행하고 제1 방향(D1)에 수직한 방향으로 서로 이격될 수 있다.
희생 패턴들(112)의 각각의 하부의 너비(112_Wa)는 상부의 너비(112_Wb)보다 클 수 있다. 희생 패턴들(112)의 각각의 너비들(112_Wa, 112_Wb)은 기판(100)의 상면에 평행하고 희생 패턴들(112)의 각각이 연장되는 방향에 수직한 방향을 따라 측정된 것일 수 있다. 즉, 희생 패턴들(112)의 각각의 너비들(112_Wa, 112_Wb)은 기판(100)의 상면에 평행하고 제1 방향(D1)에 수직한 방향을 따라 측정된 것일 수 있다.
희생 패턴들(112)을 형성하는 것은 제1 층간 절연막(110)에 제1 방향(D1)을 따라 연장되는 제1 트렌치들(110a)을 형성하는 것, 제1 트렌치들(110a)을 채우는 희생막(미도시)을 형성하는 것, 및 제1 층간 절연막(110)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
제1 트렌치들(110a)의 각각의 하부의 너비는 상부의 너비보다 클 수 있다. 이러한 제1 트렌치들(110a)은, 예를 들어, 이방성 식각 공정을 수행하여 너비가 일정한 예비 제1 트렌치들(미도시)을 형성하는 것 및 습식 식각 공정을 수행하여 상기 예비 제1 트렌치들의 하부를 더 식각하는 것을 포함할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
도 14a 내지 도 14를 참조하면, 도 3a 내지 도 12a, 도 3b 내지 도 12b, 및 도 3c 내지 도 12c를 참조하여 설명한 바와 실질적으로 동일한 방법으로 하부 전극 패턴들(BEP), 자기 터널 접합 패턴들(MTJP), 상부 전극 패턴들(TEP), 서브 캡핑 패턴들(124), 하부 콘택들(BCT), 제2 층간 절연막(130), 상부 콘택들(TCT), 및 배선들(140)이 형성될 수 있다.
하부 콘택들(BCT)의 각각의 하부의 제1 방향(D1)에 수직한 방향으로의 너비(BCT_Wa)는 상부의 제1 방향(D1)에 수직한 방향으로의 너비(BCT_Wb)보다 클 수 있다. 이에 따라, 하부 콘택들(BCT)의 각각은 상대적으로 낮은 저항을 가질 수 있다.
도 15a 및 15b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴들을 설명하기 위한 개념도들이다. 자기 터널 접합 패턴들(MTJP)의 각각은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2) 중 어느 하나는 자기 터널 접합의 자유 패턴이고, 나머지 하나는 자기 터널 접합의 기준 패턴일 수 있다. 이하, 설명의 간소화를 위하여 제1 자성 패턴(MP1)을 기준 패턴으로 제2 자성 패턴(MP2)을 자유 패턴으로 설명하나, 이와 반대로, 제1 자성 패턴(MP1)이 자유 패턴이고 제2 자성 패턴(MP2)이 기준 패턴일 수 있다. 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 기준 패턴의 자화 방향들에 의존적일 수 있다. 예를 들면, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 기준 패턴의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 자유 패턴의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 15a를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
제2 자성 패턴(MP2)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 제2 자성 패턴(MP2)은 강자성 물질을 포함할 수 있다. 일 예로, 제2 자성 패턴(MP2)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
제2 자성 패턴(MP2)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 메모리 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어 패턴(TBP)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al)의 산화물, 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(TBP)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어 패턴(TBP)은 복수의 층들을 포함할 수 있다. 터널 배리어 패턴(TBP)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 15b를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 포화 자화량을 낮추기 위해, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 스퍼터링 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 3a 내지 3c와 관련하여 설명된 자기 터널 접합막(MTJL)은 자기 터널 접합 패턴(MTJP)와 실질적으로 동일한 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 층간 절연막을 형성하는 것;
상기 층간 절연막 내에 희생 패턴을 형성하는 것;
상기 희생 패턴 상에 자기 터널 접합 패턴을 형성하는 것;
상기 희생 패턴을 선택적으로 제거하여, 상기 층간 절연막 내에 하부 콘택 영역을 형성하는 것; 및
상기 하부 콘택 영역 내에 하부 콘택을 형성하는 것을 포함하는 자기 메모리 장치의 제조 방법.
- 제1 항에 있어서,
평면적 관점에서, 상기 자기 터널 접합 패턴의 일부는 상기 희생 패턴과 중첩되고, 상기 자기 터널 접합 패턴의 다른 일부는 상기 층간 절연막과 중첩되는 자기 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 자기 터널 접합 패턴을 형성하는 것은:
상기 층간 절연막 및 상기 희생 패턴 상에 자기 터널 접합막을 형성하는 것; 및
상기 자기 터널 접합막을 패터닝하는 것을 포함하되,
상기 자기 터널 접합막을 패터닝하는 공정에 의하여 상기 희생 패턴의 일부가 노출되는 자기 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 희생 패턴은 절연 물질을 포함하는 자기 메모리 장치의 제조 방법.
- 제4 항에 있어서,
상기 희생 패턴은 상기 층간 절연막과 식각 선택성을 갖는 자기 메모리 장치의 제조 방법.
- 제1 영역 및 제1 방향을 따라 상기 제1 영역에 인접하는 제2 영역을 포함하는 기판을 제공하는 것;
상기 기판 상에 제1 층간 절연막을 형성하는 것;
상기 제1 층간 절연막 내에, 상기 제1 방향을 따라 연장하는 희생 패턴을 형성하되, 상기 희생 패턴은 상기 제1 영역 상에서 상기 제2 영역 상으로 연장하는 것;
상기 제1 영역 상의 상기 희생 패턴 상에 상기 제1 방향을 따라 배치되는 자기 터널 접합 패턴들을 형성하는 것;
상기 희생 패턴을 선택적으로 제거하여 상기 제1 영역 상의 상기 제1 층간 절연막 내에 하부 콘택 영역을 형성하는 것; 및
상기 하부 콘택 영역을 채우는 예비 하부 콘택을 형성하는 것을 포함하는 자기 메모리 장치의 제조 방법.
- 제6 항에 있어서,
상기 희생 패턴을 선택적으로 제거하기 전에, 상기 자기 터널 접합 패턴들을 덮는 캡핑 패턴을 형성하는 것을 더 포함하되,
평면적 관점에서, 상기 캡핑 패턴은 상기 제2 영역 상의 상기 희생 패턴 부분을 노출하는 자기 메모리 장치의 제조 방법.
- 제7 항에 있어서,
상기 예비 하부 콘택을 패터닝하여 상기 제1 방향으로 서로 이격하는 하부 콘택들을 형성하는 것을 더 포함하는 자기 메모리 장치의 제조 방법.
- 제6 항에 있어서,
상기 예비 하부 콘택을 패터닝하여 상기 제1 방향으로 서로 이격하는 하부 콘택들을 형성하는 공정을 더 포함하되,
상기 하부 콘택들과 상기 자기 터널 접합 패턴들은 각각 전기적으로 연결되는 자기 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 자기 터널 접합 패턴들을 덮는 제2 층간 절연막을 형성하는 것을 더 포함하되,
상기 하부 콘택들의 사이에, 그리고 상기 제2 층간 절연막의 아래에, 에어 갭들이 정의되는 자기 메모리 장치의 제조 방법.
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