KR102520682B1 - 정보 저장 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 정보 저장 소자는, 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에 서로 이격되어 제공되는 복수의 정보 저장 구조체들, 상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간 절연막의 상면 상에 제공되는 도전층, 상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간절연막의 상기 상면 상에 제공되고 상기 도전층을 덮는 캐핑 절연막, 및 상기 제1 층간 절연막 상에 제공되어 상기 복수의 정보 저장 구조체들의 측벽들, 상기 도전층, 및 상기 캐핑 절연막을 덮는 제2 층간 절연막을 포함한다.

Description

정보 저장 소자 및 그 제조방법{DATA STORAGE DEVICES AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 정보 저장 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 정보 저장 소자는, 기판 상의 제1 층간 절연막; 상기 제1 층간 절연막 상에 서로 이격되어 제공되는 복수의 정보 저장 구조체들; 상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간 절연막의 상면 상에 제공되는 도전층; 상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간절연막의 상기 상면 상에 제공되고, 상기 도전층을 덮는 캐핑 절연막; 및 상기 제1 층간 절연막 상에 제공되어 상기 복수의 정보 저장 구조체들의 측벽들, 상기 도전층, 및 상기 캐핑 절연막을 덮는 제2 층간 절연막을 포함할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은, 기판 상에 제1 층간 절연막을 형성하는 것; 상기 제1 층간 절연막 상에 자기터널접합막을 형성하는 것; 상기 자기터널접합막을 패터닝하여 상기 제1 층간 절연막 상에 수평적으로 서로 이격되는 자기터널접합 패턴들을 형성하는 것; 및 상기 제1 층간 절연막 상에, 상기 자기터널접합 패턴들의 각각의 상면 및 상기 자기터널접합 패턴들 사이의 상기 제1 층간 절연막의 상면을 덮는 캐핑 절연막을 형성하는 것; 및 상기 제1 층간 절연막 상에, 상기 캐핑 절연막 및 상기 자기터널접합 패턴들의 측벽들을 덮는 보호 절연막을 형성하는 것을 포함할 수 있다. 상기 캐핑 절연막은 상기 보호 절연막의 증착 공정보다 단차 도포성이 낮은 증착 공정을 수행하여 형성될 수 있다.
본 발명의 개념에 따르면, 자기터널접합 패턴들을 형성하기 위한 제1 식각 공정에 의해 도전성 식각 부산물이 발생될 수 있다. 상기 도전성 식각 부산물의 적어도 일부는 상기 자기터널접합 패턴들 사이의 제1 층간 절연막 상에 증착되어 도전층을 형성할 수 있고, 상기 도전성 식각 부산물의 다른 일부는 상기 자기터널접합 패턴들의 측벽들 상에 증착될 수 있다. 상기 자기터널접합 패턴들의 상기 측벽들 상에 증착된 상기 도전성 식각 부산물을 제거하기 위해 제2 식각 공정이 수행될 수 있고, 이 경우, 상기 제2 식각 공정 동안 상기 도전층은 캐핑 절연막에 의해 덮여 노출되지 않을 수 있다. 이에 따라, 상기 제2 식각 공정에 의해 상기 도전층이 식각되어 상기 도전층으로부터 발생되는 도전성 부산물이 상기 자기터널접합 패턴들의 상기 측벽들 상에 재증착되는 것이 방지될 수 있다. 따라서, 상기 자기터널접합 패턴들의 각각의 자성층들 사이의 전기적 단락(short)이 최소화될 수 있고, 상기 자기터널접합 패턴들을 포함하는 정보 저장 소자의 전기성 특성이 개선될 수 있다. 더하여, 상기 정보 저장 소자의 신뢰성이 개선될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 정보 저장 소자를 나타내는 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3 내지 도 7은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'에 대응하는 단면도들이다.
도 8은 본 발명의 다른 실시예들에 따른 정보 저장 소자를 나타내는 도면으로, 도 1의 A-A'에 대응하는 단면도이다.
도 9는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 10은 본 발명의 일부 실시예들에 따른 자기터널접합 패턴의 일 예를 설명하기 위한 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 자기터널접합 패턴의 다른 예를 설명하기 위한 단면도이다.
첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 정보 저장 소자를 나타내는 평면도이고, 도 2는 도 1의 A-A'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 층간 절연막(102)이 제공될 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 선택 소자들(미도시)이 상기 기판(100) 상에 제공될 수 있고, 상기 제1 층간 절연막(102)이 상기 선택 소자들을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 제1 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
하부 콘택 플러그들(104)이 상기 제1 층간 절연막(102) 내에 제공될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 제1 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 콘택 플러그들(104)의 상면들은 상기 제1 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제1 층간 절연막(102) 상에 정보 저장 구조체들(DS)이 제공될 수 있다. 상기 정보 저장 구조체들(DS)은 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 정보 저장 구조체들(DS)은 상기 하부 콘택 플러그들(104)에 각각 접속될 수 있다. 상기 정보 저장 구조체들(DS)의 각각은 자기터널접합 패턴(MTJ), 상기 하부 콘택 플러그들(104)의 각각과 상기 자기터널접합 패턴(MTJ) 사이의 하부 전극(BE), 및 상기 자기터널접합 패턴(MTJ)을 사이에 두고 상기 하부 전극(BE)으로부터 이격되는 상부 전극(TE)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 전극(BE)은 상기 하부 콘택 플러그들(104)의 각각과 직접 접할 수 있다. 상기 하부 전극(BE) 및 상기 상부 전극(TE)은 도전 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(BE) 및 상기 상부 전극(TE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다.
상기 자기터널접합 패턴(MTJ)은, 상기 하부 전극(BE) 상에 차례로 적층된 제1 자성 패턴(110), 터널 배리어(120), 및 제2 자성 패턴(130)을 포함할 수 있다. 상기 제1 자성 패턴(110)은 상기 하부 전극(BE)과 상기 터널 배리어(120) 사이에 제공될 수 있고, 상기 제2 자성 패턴(130)은 상기 터널 배리어(120)와 상기 상부 전극(TE) 사이에 제공될 수 있다. 상기 제1 자성 패턴(110) 및 상기 제2 자성 패턴(130)은 상기 터널 배리어(120)를 사이에 두고 서로 이격될 수 있다.
도 10은 본 발명의 일부 실시예들에 따른 자기터널접합 패턴의 일 예를 설명하기 위한 단면도이고, 도 11은 본 발명의 일부 실시예들에 따른 자기터널접합 패턴의 다른 예를 설명하기 위한 단면도이다.
일 예로, 도 10에 도시된 바와 같이, 상기 제1 자성 패턴(110)은 일 방향으로 고정된 자화방향(110a)을 갖는 기준층일 수 있고, 상기 제2 자성 패턴(130)은 상기 제1 자성 패턴(110)의 상기 자화방향(110a)에 평행 또는 반평행하게 변경 가능한 자화방향(130a)을 갖는 자유층일 수 있다. 상기 제1 및 제2 자성 패턴들(110, 130)의 상기 자화방향들(110a, 130a)은 상기 터널 배리어(120)와 상기 제2 자성 패턴(130)의 접촉면에 실질적으로 평행할 수 있다. 도 10은 상기 제1 자성 패턴(110)이 기준층이고, 상기 제2 자성 패턴(130)이 자유층인 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 10에 도시된 바와 달리, 상기 제1 자성 패턴(110)이 자유층이고, 상기 제2 자성 패턴(130)이 기준층일 수도 있다. 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력보다 클 수 있다.
상기 평행한 자화 방향들(110a, 130a)을 갖는 상기 제1 및 제2 자성 패턴들(110, 130)은 강자성 물질을 포함할 수 있다. 상기 제1 자성 패턴(110)은 상기 제1 자성 패턴(110) 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
다른 예로, 도 11에 도시된 바와 같이, 상기 제1 자성 패턴(110)은 일 방향으로 고정된 자화방향(110a)을 갖는 기준층일 수 있고, 상기 제2 자성 패턴(130)은 상기 제1 자성 패턴(110)의 상기 자화방향(110a)에 평행 또는 반평행하게 변경 가능한 자화방향(130a)을 갖는 자유층일 수 있다. 상기 제1 및 제2 자성 패턴들(110, 130)의 상기 자화방향들(110a, 130a)은 상기 터널 배리어(120)와 상기 제2 자성 패턴(130)의 접촉면에 실질적으로 수직할 수 있다. 도 11은 상기 제1 자성 패턴(110)이 기준층이고, 상기 제2 자성 패턴(130)이 자유층인 경우를 예로서 개시하나, 도 11에 도시된 바와 달리, 상기 제1 자성 패턴(110)이 자유층이고, 상기 제2 자성 패턴(130)이 기준층일 수도 있다.
상기 수직한 자화 방향들(110a, 130a)을 갖는 상기 제1 및 제2 자성 패턴들(110, 130)은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102) 상에 도전층(140)이 제공될 수 있다. 상기 도전층(140)은 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상면 상에 제공될 수 있고, 상기 제1 층간 절연막(102)의 상기 상면과 접할 수 있다. 일부 실시예들에 따르면, 상기 제1 층간 절연막(102)의 상기 상면은 상기 정보 저장 구조체들(DS) 사이에서 상기 기판(100)을 향하여 리세스된 면(102r)일 수 있다. 상기 도전층(140)은 상기 리세스된 면(102r) 상에 국소적으로 제공될 수 있다. 상기 도전층(140)은 상기 상부 전극(TE) 및 상기 자기터널접합 패턴(MTJ)을 구성하는 원소와 동일한 원소를 포함할 수 있다. 일 예로, 상기 도전층(140)은 상기 상부 전극(TE) 및 상기 자기터널접합 패턴(MTJ)을 구성하는 금속 원소와 동일한 금속 원소를 포함할 수 있다.
캐핑 절연막(150)이 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102) 상에 제공되어 상기 도전층(140)을 덮을 수 있다. 상기 캐핑 절연막(150)은 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상기 상면 상에 제공될 수 있다. 상기 도전층(140)은 상기 제1 층간 절연막(102)과 상기 캐핑 절연막(150) 사이에 개재할 수 있고, 상기 캐핑 절연막(150)의 적어도 일부는 상기 제1 층간 절연막(102)의 상기 상면과 접할 수 있다. 상기 캐핑 절연막(150)은 상기 도전층(140)의 표면 및 상기 제1 층간 절연막(102)의 상기 상면을 따라 연장될 수 있다. 일부 실시예들에 따르면, 상기 캐핑 절연막(150)은 상기 도전층(140)의 상기 표면 및 상기 제1 층간 절연막(102)의 상기 상면을 따라 연장되어 상기 정보 저장 구조체들(DS) 중 적어도 하나의 측벽을 덮을 수 있다. 상기 제1 층간 절연막(102)의 상기 상면이 상기 리세스된 면(102r)인 경우, 상기 캐핑 절연막(150)은 상기 리세스된 면(102r) 상에 국소적으로 제공될 수 있고, 상기 도전층(140)의 상기 표면 및 상기 리세스된 면(102r)을 따라 연장될 수 있다. 일 단면의 관점에서, 상기 도전층(140)은 상기 제1 층간 절연막(102) 및 상기 캐핑 절연막(150)에 의해 둘러싸일 수 있다. 즉, 상기 도전층(140)은 상기 제1 층간 절연막(102) 및 상기 캐핑 절연막(150)에 의해 밀봉(sealed)될 수 있다. 상기 캐핑 절연막(150)은 수소를 포함하지 않는 절연막(hydrogen-free dielectric layer), 염소를 포함하지 않는 절연막(chlorine-free dielectric layer), 및 산소를 포함하지 않는 절연막(oxygen-free dielectric layer) 중 어느 하나일 수 있다. 일 예로, 상기 캐핑 절연막(150)은 실리콘 질화막일 수 있다.
상기 제1 층간 절연막(102) 상에 상기 정보 저장 구조체들(DS)을 덮는 제2 층간 절연막(160)이 제공될 수 있다. 상기 제2 층간 절연막(160)은 상기 정보 저장 구조체들(DS)의 측벽들, 상기 도전층(140), 및 상기 캐핑 절연막(150)을 덮을 수 있다. 상기 도전층(140)은 상기 캐핑 절연막(150)에 의해 상기 제2 층간 절연막(160)으로부터 이격될 수 있다. 보호 절연막(155)이 상기 정보 저장 구조체들(DS)의 각각의 측벽과 상기 제2 층간 절연막(160) 사이에 개재할 수 있다. 상기 보호 절연막(155)은 상기 캐핑 절연막(150)과 상기 제2 층간 절연막(160) 사이로 연장될 수 있다. 상기 도전층(140)은 상기 캐핑 절연막(150)에 의해 상기 보호 절연막(155)으로부터 이격될 수 있다. 상기 제2 층간 절연막(160)은 단일층 또는 다층일 수 있고, 일 예로, 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다. 상기 보호 절연막(155)은 일 예로, 질화막(ex, 실리콘 질화막)을 포함할 수 있다.
상기 제2 층간 절연막(160) 상에 배선들(170)이 제공될 수 있다. 상기 배선들(170)은 평면적 관점에서, 상기 제1 방향(D1)으로 연장될 수 있고 상기 제2 방향(D2)으로 배열될 수 있다. 상기 배선들(170)의 각각은 상기 제1 방향(D1)으로 배열되는 복수의 상기 정보 저장 구조체들(DS)과 전기적으로 연결될 수 있다. 상기 정보 저장 구조체들(DS)의 각각의 상기 자기터널접합 패턴(MTJ)은 상기 상부 전극(TE)을 통하여 상기 배선들(170) 중 대응하는 배선(170)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 배선들(170)은 비트 라인의 기능을 수행할 수 있다.
도 3 내지 도 7은 본 발명의 일부 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'에 대응하는 단면도들이다.
도 3을 참조하면, 기판(100) 상에 제1 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 일 실시예에 따르면, 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있으며, 상기 제1 층간 절연막(102)이 상기 선택 소자들을 덮도록 형성될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들일 수 있다. 이와는 달리, 상기 선택 소자들은 다이오드들일 수도 있다. 상기 제1 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다.
하부 콘택 플러그들(104)이 상기 제1 층간 절연막(102) 내에 형성될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 제1 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(102) 상에 자기터널접합막(MTJL)이 형성될 수 있고, 상기 제1 층간 절연막(102)과 상기 자기터널접합막(MTJL) 사이에 하부 전극막(BEL)이 형성될 수 있다. 상기 하부 전극막(BEL)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 상기 하부 전극막(BEL)은 상기 자기터널접합막(MTJL)을 구성하는 자성막들의 결정 성장에 도움을 주는 물질(일 예로, 루테늄(Ru) 등)을 포함할 수 있다. 상기 하부 전극막(BEL)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
상기 자기터널접합막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층된 제1 자성막(11OL), 터널 배리어막(120L), 및 제2 자성막(130L)을 포함할 수 있다. 상기 제1 및 제2 자성막들(110L, 130L) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층에 해당할 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다.
일 예로, 상기 기준층 및 자유층의 자화 방향들은 상기 터널 배리어막(120L)과 상기 제2 자성막(130L) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 자유층은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
다른 예로, 상기 기준층 및 자유층의 자화방향들은 상기 터널 배리어막(120L)와 상기 제2 자성막(130L)의 상기 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 자유층은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 기준층 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
상기 터널 배리어막(120L)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
상기 제1 자성막(110L), 상기 터널 배리어막(120L), 및 상기 제2 자성막(130L)의 각각은 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
상기 자기 터널 접합막(MTJL) 상에 도전성 마스크 패턴들(135)이 형성될 수 있다. 상기 도전성 마스크 패턴들(135)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 도전성 마스크 패턴들(135)은 후술될 자기터널접합 패턴들이 형성될 영역을 정의할 수 있다.
도 4를 참조하면, 상기 도전성 마스크 패턴들(135)을 식각 마스크로 상기 자기터널접합막(MTJL)을 식각하는 제1 식각 공정(P1)을 수행하여 자기터널접합 패턴들(MTJ)이 형성될 수 있다. 상기 제1 식각 공정(P1)은 스퍼터링(sputtering) 방법을 이용하여 수행될 수 있다. 일 예로, 상기 제1 식각 공정(P1)은 아르곤 이온(Ar+)을 포함하는 이온 빔(ion beam)을 이용하여 수행될 수 있다. 상기 제1 식각 공정(P1)에 의해 상기 자기터널접합막(MTJL)이 식각되어 상기 기판(100) 상에 수평적으로 서로 이격된 상기 자기터널접합 패턴들(MTJ)이 형성될 수 있다. 또한, 상기 제1 식각 공정에 의해 상기 하부 전극막(BEL)이 식각되어 상기 기판(100) 상에 수평적으로 서로 이격된 하부 전극들(BE)이 형성될 수 있다. 상기 하부 전극들(BE)은 상기 제1 층간 절연막(102) 내에 형성된 상기 하부 콘택 플러그들(104)에 각각 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 하부 전극들(BE) 각각의 하면은 상기 하부 콘택 플러그들(104) 각각의 상면에 접할 수 있다. 상기 자기터널접합 패턴들(MTJ)은 상기 하부 전극들(BE) 상에 각각 형성될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은, 상기 하부 전극들(BE)의 각각 상에 차례로 적층된 제1 자성 패턴(110), 터널 배리어(120), 및 제2 자성 패턴(130)을 포함할 수 있다. 상기 도전성 마스크 패턴들(135)은 상부 전극들(TE)로 기능할 수 있다. 상기 하부 전극들(BE)의 각각, 상기 자기터널접합 패턴들(MTJ)의 각각, 및 상기 상부 전극들(TE)의 각각은 정보 저장 구조체(DS)로 정의될 수 있다. 복수의 상기 정보 저장 구조체들(DS)은, 도 1에 도시된 바와 같이, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다.
일부 실시예들에 따르면, 상기 제1 식각 공정(P1)에 의해 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상부가 리세스될 수 있다. 이에 따라, 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상면은 상기 기판(100)을 향하여 리세스된 면(102r)일 수 있다.
상기 제1 식각 공정(P1) 동안 상기 도전성 마스크 패턴들(135) 및 상기 자기터널접합막(MTJL)으로부터 발생되는 식각 부산물이 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102) 상에 증착될 수 있다. 이에 따라, 상기 정보 저장 구조체(DS) 사이의 상기 제1 층간 절연막(102) 상에 도전층(140)이 형성될 수 있다. 상기 도전층(140)은 상기 도전성 마스크 패턴들(135, 즉, 상기 상부 전극들(TE)) 및 상기 자기터널접합 패턴들(MTJ)을 구성하는 원소와 동일한 원소를 포함할 수 있다. 일 예로, 상기 도전층(140)은 상기 도전성 마스크 패턴들(135, 즉, 상기 상부 전극들(TE)) 및 상기 자기터널접합 패턴들(MTJ)을 구성하는 금속 원소와 동일한 금속 원소를 포함할 수 있다. 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상기 상면이 상기 리세스된 면(102r)인 경우, 상기 도전층(140)은 상기 리세스된 면(102r) 상에 국소적으로 형성될 수 있다.
도 5를 참조하면, 상기 도전층(140)이 형성된 후, 상기 제1 층간 절연막(102) 상에 캐핑 절연막(150)이 형성될 수 있다. 상기 캐핑 절연막(150)은 상기 상부 전극들(TE)의 상면들을 덮도록 형성될 수 있고, 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상기 상면 상에 형성되어 상기 도전층(140)을 덮을 수 있다. 상기 캐핑 절연막(150)은 상기 도전층(140)의 표면을 완전히 덮도록 형성될 수 있다. 이에 따라, 상기 도전층(140)은 일 단면의 관점에서 상기 캐핑 절연막(150) 및 상기 제1 층간 절연막(102)에 의해 둘러싸일 수 있다. 즉, 상기 도전층(140)은 상기 캐핑 절연막(150) 및 상기 제1 층간 절연막(102)에 의해 밀봉(sealed)될 수 있다. 상기 캐핑 절연막(150)은 단차 도포성이 낮은 증착 공정을 수행하여 형성될 수 있다. 이에 따라, 상기 캐핑 절연막(150)은 상기 정보 저장 구조체들(DS)의 각각의 측벽의 적어도 일부를 노출하도록 형성될 수 있다. 일 예로, 상기 캐핑 절연막(150)은 물리 기상 증착(PVD) 또는 이온 빔 증착(IBD) 공정을 수행하여 형성될 수 있다. 상기 캐핑 절연막(150)은 수소를 포함하지 않는 절연막(hydrogen-free dielectric layer), 염소를 포함하지 않는 절연막(chlorine-free dielectric layer), 및 산소를 포함하지 않는 절연막(oxygen-free dielectric layer) 중 어느 하나일 수 있다. 일 예로, 상기 캐핑 절연막(150)은 실리콘 질화막일 수 있다.
도 6을 참조하면, 상기 캐핑 절연막(150)이 형성된 후, 상기 기판(100) 상에 제2 식각 공정(P2)이 수행될 수 있다. 구체적으로, 상기 제1 식각 공정(P1)에 의해 발생된 상기 식각 부산물의 적어도 일부는 상기 자기터널접합 패턴들(MTJ)의 측벽들 상에 증착될 수 있고, 상기 식각 부산물은 도전성 물질을 포함할 수 있다. 이 경우, 상기 자기터널접합 패턴들(MTJ)의 각각의 측벽 상에 증착된 상기 식각 부산물에 의해, 상기 자기터널접합 패턴들(MTJ)의 각각의 상기 제1 자성 패턴(110)과 상기 제2 자성 패턴(130) 사이의 전기적 단락(short)이 초래될 수 있다. 상기 제2 식각 공정(P2)은 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 증착된 상기 식각 부산물을 제거하기 위해 수행될 수 있다. 상기 제2 식각 공정(P2)은 스퍼터링(sputtering) 방법을 이용하여 수행될 수 있다. 일 예로, 상기 제2 식각 공정(P2)은 아르곤 이온(Ar+)을 포함하는 이온 빔(ion beam)을 이용하여 수행될 수 있다. 상기 캐핑 절연막(150)은 상기 제2 식각 공정(P2)에 의해 부분적으로 손실될 수 있으나, 상기 제2 식각 공정(P2) 후 상기 상부 전극들(TE)의 상기 상면들 및 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102) 상에 상기 캐핑 절연막(150)의 잔부가 남을 수 있다. 상기 제2 식각 공정(P2)이 수행되는 동안, 상기 도전층(140)은 상기 캐핑 절연막(150)에 의해 덮여 노출되지 않을 수 있다.
상기 제2 식각 공정 동안 상기 도전층(140)이 노출되는 경우, 상기 제2 식각 공정(P2)에 의해 상기 도전층(140)의 적어도 일부가 식각되어 도전성 부산물이 발생될 수 있고, 상기 도전성 부산물은 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 재증착될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각의 측벽 상에 재증착된 상기 도전성 부산물은, 상기 자기터널접합 패턴들(MTJ)의 각각의 상기 제1 자성 패턴(110)과 상기 제2 자성 패턴(130) 사이의 전기적 단락(short)의 원인이 될 수 있다. 다시 말하면, 상기 제2 식각 공정 동안 상기 도전층(140)이 노출되는 경우, 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 증착된 상기 식각 부산물이 제거됨과 동시에, 상기 도전층(140)으로부터 발생된 상기 도전성 부산물이 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 재증착될 수 있다. 즉, 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 증착되는 도전 물질(상기 식각 부산물 및/또는 상기 도전성 부산물)의 제거가 어려울 수 있다. 이 경우, 상기 자기터널접합 패턴들(MTJ)의 각각의 상기 제1 자성 패턴(110)과 상기 제2 자성 패턴(130) 사이의 전기적 단락(short)에 의해 상기 자기터널접합 패턴들(MTJ)을 포함하는 정보 저장 소자의 전기성 특성이 열화될 수 있다.
본 발명의 개념에 따르면, 상기 도전층(140)은 상기 제2 식각 공정(P2)이 수행되는 동안 상기 캐핑 절연막(150)에 의해 덮여 노출되지 않을 수 있다. 이 경우, 상기 제2 식각 공정(P2)에 의해 상기 도전층(140)이 식각되는 것이 방지될 수 있고, 상기 도전층(140)으로부터 상기 도전성 부산물이 발생되어 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 재증착되는 것이 방지될 수 있다. 이에 따라, 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 증착되는 도전 물질(즉, 상기 식각 부산물)이 상기 제2 식각 공정(P2)에 의해 용이하게 제거될 수 있다. 따라서, 상기 자기터널접합 패턴들(MTJ)의 각각의 상기 제1 자성 패턴(110)과 상기 제2 자성 패턴(130) 사이의 전기적 단락(short)이 최소화될 수 있고, 상기 자기터널접합 패턴들(MTJ)을 포함하는 정보 저장 소자의 전기성 특성이 개선될 수 있다.
도 7을 참조하면, 상기 제1 층간 절연막(102) 상에, 상기 정보 저장 구조체들(DS)의 상면들 및 측벽들을 덮고, 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102) 상으로 연장되는 보호 절연막(155)이 형성될 수 있다. 상기 캐핑 절연막(150)은 상기 정보 저장 구조체들(DS)의 각각의 상면 및 상기 보호 절연막(155) 사이, 및 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상기 상면 및 상기 보호 절연막(155) 사이에 개재할 수 있다. 상기 도전층(140)은 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102)의 상기 상면 및 상기 캐핑 절연막(150) 사이에 개재할 수 있다. 상기 도전층(140)은 상기 캐핑 절연막(150)에 의해 상기 보호 절연막(155)으로부터 이격될 수 있다. 상기 보호 절연막(155)은 상기 캐핑 절연막(150)을 형성하는 증착 공정보다 단차 도포성이 높은 증착 공정을 수행하여 형성될 수 있다. 이에 따라, 상기 보호 절연막(155)은 상기 정보 저장 구조체들(DS)의 상기 측벽들을 따라 연장되도록 형성될 수 있다. 상기 보호 절연막(155)은 일 예로, 질화막(ex, 실리콘 질화막)을 포함할 수 있다. 상기 보호 절연막(155) 상에, 상기 정보 저장 구조체들(DS)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 상기 보호 절연막(155)은 상기 정보 저장 구조체들(DS)의 각각의 측벽과 상기 제2 층간 절연막(160) 사이에 개재할 수 있다. 상기 보호 절연막(155)은 상기 정보 저장 구조체들(DS)의 상기 상면들 상의 상기 캐핑 절연막(150) 및 상기 제2 층간 절연막(160) 사이, 및 상기 정보 저장 구조체들(DS) 사이의 상기 제1 층간 절연막(102) 상의 상기 캐핑 절연막(150) 및 상기 제2 층간 절연막(160) 사이에 개재할 수 있다. 상기 도전층(140)은 상기 캐핑 절연막(150) 및 상기 보호 절연막(155)을 사이에 두고 상기 제2 층간 절연막(160)으로부터 이격될 수 있다. 상기 제2 층간 절연막(160)은 은 단일층 또는 다층일 수 있고, 일 예로, 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다.
도 2를 다시 참조하면, 상기 정보 저장 구조체들(DS)의 상기 상부 전극들(TE)이 노출될 때까지 상기 제2 층간 절연막(160)의 상부가 제거될 수 있다. 상기 제거 공정 동안, 상기 상부 전극들(TE)의 각각의 상면 상에 제공되는, 상기 보호 절연막(155)의 일부 및 상기 캐핑 절연막(150)의 일부가 제거될 수 있다. 이 후, 상기 제2 층간 절연막(160) 상에 배선(170)이 형성될 수 있다. 상기 배선(170)은 일 방향으로 연장되며, 상기 일 방향을 따라 배열된 복수 개의 상기 자기터널접합 패턴들(MTJ)과 전기적으로 연결될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 상기 상부 전극들(TE) 중 대응하는 상부 전극(TE)을 통하여 상기 배선(170)에 연결될 수 있다. 일 실시예에 따르면, 상기 배선(170)은 비트 라인의 기능을 수행할 수 있다.
도 8은 본 발명의 다른 실시예들에 따른 정보 저장 소자를 나타내는 도면으로, 도 1의 A-A'에 대응하는 단면도이다. 도 1 및 도 2를 참조하여 설명한 본 발명의 일부 실시예들과 동일한 구성에는 동일한 참조번호가 제공되고, 이하에서 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 본 발명의 일부 실시예들과 차이점만을 설명한다.
도 1 및 도 8을 참조하면, 기판(100) 상에 하부 층간 절연막(101)이 제공될 수 있다. 상기 하부 층간 절연막(101)은 상기 기판(100) 상에 제공된 선택 소자들(미도시)을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 하부 층간 절연막(101)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 하부 층간 절연막(101) 내에 하부 배선 구조체(108)가 제공될 수 있다. 상기 하부 배선 구조체(108)는 상기 기판(100)으로부터 이격되는 하부 배선들(106) 및 상기 하부 배선들(106)에 연결되는 콘택들(105)을 포함할 수 있다. 상기 하부 배선들(106)은 상기 콘택들(105)을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 도시되지 않았지만, 상기 하부 배선 구조체(108)는 상기 콘택들(105)의 각각과 상기 기판(100) 사이의 추가적인 하부 배선들, 및 상기 추가적인 하부 배선들의 각각과 상기 기판(100) 사이에 제공되고 상기 추가적인 하부 배선들에 연결되는 추가적인 콘택들을 더 포함할 수 있다. 상기 하부 배선들(106)은 상기 콘택들(105)을 통하여 상기 추가적인 하부 배선들에 연결될 수 있고, 상기 추가적인 하부 배선들은 상기 추가적인 콘택들을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 배선들(106) 및 상기 콘택들(105)은 금속 물질을 포함할 수 있다. 일 예로, 상기 하부 배선들(106) 및 상기 콘택들(105)은 구리(Cu)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 배선들(106)의 상면들은 상기 하부 층간 절연막(101)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 하부 층간 절연막(101) 상에 제1 층간 절연막(102)이 제공될 수 있고, 상기 제1 층간 절연막(102)은 상기 하부 배선들(106)의 상기 상면들은 덮을 수 있다. 하부 콘택 플러그들(104)이 상기 제1 층간 절연막(102) 내에 제공될 수 있다. 상기 하부 콘택 플러그들(104)은 상기 제1 층간 절연막(102)을 관통하여 상기 하부 배선 구조체(108)의 상기 하부 배선들(106)에 접속될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 하부 배선들(106) 중 대응하는 하나에 접속될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 하부 배선들(106) 중 대응하는 하나의 상면과 직접 접할 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 대응하는 하부 배선(106)을 통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 제1 층간 절연막(102) 상에 정보 저장 구조체들(DS)이 제공될 수 있고, 상기 정보 저장 구조체들(DS)은 상기 하부 콘택 플러그들(104)에 각각 접속될 수 있다.
본 실시예들에 따르면, 상기 기판(100)과 상기 제1 층간 절연막(102) 사이에 상기 하부 배선 구조체(108)가 제공되는 것을 제외하고, 도 1 및 도 2를 참조하여 설명한 본 발명의 일부 실시예들과 실질적으로 동일하다.
도 9는 본 발명의 일부 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 9를 참조하면, 단위 메모리 셀(MC)은 기억 소자(ME) 및 이에 대응하는 선택 소자(SE)를 포함할 수 있다. 상기 기억 소자(ME) 및 상기 선택 소자(SE)는 전기적으로 직렬로 연결될 수 있다. 상기 기억 소자(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 기억 소자(ME)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다.
상기 기억 소자(ME)는 서로 이격된 자성층들(ML1, ML2)과, 상기 자성층들(ML1, ML2) 사이의 터널 배리어층(TBL)으로 이루어진 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 자성층들(ML1, ML2) 중의 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 상기 자성층들(ML1, ML2) 중 다른 하나는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
상기 자기터널접합(MTJ)의 전기적 저항은 상기 기준층 및 상기 자유층의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 상기 기억 소자(ME)는 자화 방향에 따른 전기적 저항의 차이를 이용하여 상기 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
본 발명의 개념에 따르면, 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 증착된 상기 식각 부산물을 제거하기 위한 상기 제2 식각 공정(P2) 동안, 상기 도전층(140)은 상기 캐핑 절연막(150)에 의해 덮여 노출되지 않을 수 있다. 이에 따라, 상기 제2 식각 공정(P2)에 의해 상기 도전층(140)이 식각되는 것이 방지될 수 있고, 상기 도전층(140)으로부터 상기 도전성 부산물이 발생되어 상기 자기터널접합 패턴들(MTJ)의 상기 측벽들 상에 재증착되는 것이 방지될 수 있다. 따라서, 상기 자기터널접합 패턴들(MTJ)의 각각의 상기 제1 자성 패턴(110)과 상기 제2 자성 패턴(130) 사이의 전기적 단락(short)이 최소화될 수 있고, 상기 자기터널접합 패턴들(MTJ)을 포함하는 정보 저장 소자의 전기성 특성이 개선될 수 있다. 더하여, 상기 정보 저장 소자의 신뢰성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 제1 층간 절연막
104: 하부 콘택 플러그 140: 도전층
150: 캐핑 절연막 155: 보호 절연막
160: 제2 층간 절연막 DS: 정보 저장 구조체
BE: 하부 전극 110: 제1 자성 패턴
120: 터널 배리어 130: 제2 자성 패턴
MTJ: 자기터널접합 패턴 TE: 상부 전극
170: 배선

Claims (10)

  1. 기판 상의 제1 층간 절연막;
    상기 제1 층간 절연막 상에 서로 이격되어 제공되는 복수의 정보 저장 구조체들;
    상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간 절연막의 상면 상에 제공되는 도전층;
    상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간절연막의 상기 상면 상에 제공되고, 상기 도전층을 덮는 캐핑 절연막; 및
    상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간 절연막의 상기 상면 상에 제공되어 상기 캐핑 절연막 및 상기 도전층을 덮고, 상기 복수의 정보 저장 구조체들의 측벽들을 덮는 제2 층간 절연막을 포함하되,
    상기 도전층은 상기 제1 층간 절연막의 상기 상면과 상기 캐핑 절연막 사이에 개재하고,
    상기 캐핑 절연막은 상기 복수의 정보 저장 구조체들 중 적어도 하나로부터 상기 도전층을 분리시키고, 상기 캐핑 절연막의 적어도 일부는 상기 제1 층간 절연막의 상기 상면과 접촉하는 정보 저장 소자.
  2. 청구항 1에 있어서,
    상기 도전층은 상기 캐핑 절연막에 의해 상기 제2 층간 절연막으로부터 이격되는 정보 저장 소자.
  3. 청구항 1에 있어서,
    상기 도전층은, 일 단면의 관점에서, 상기 제1 층간 절연막과 상기 캐핑 절연막에 의해 둘러싸이는 정보 저장 소자.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 복수의 정보 저장 구조체들의 각각의 측벽과 상기 제2 층간 절연막 사이에 개재하는 보호 절연막을 더 포함하되,
    상기 보호 절연막은 상기 캐핑 절연막과 상기 제2 층간 절연막 사이로 연장되는 정보 저장 소자.
  6. 청구항 1에 있어서,
    상기 복수의 정보 저장 구조체들의 각각은:
    자성층들을 포함하는 자기터널접합 패턴;
    상기 자기터널접합 패턴과 상기 기판 사이에 제공되는 하부 전극; 및
    상기 자기터널접합 패턴을 사이에 두고 상기 하부 전극으로부터 이격되는 상부 전극을 포함하고,
    상기 도전층은 상기 자성층들 및 상기 상부 전극과 동일한 금속 원소를 포함하는 정보 저장 소자.
  7. 청구항 1에 있어서,
    상기 캐핑 절연막은 수소를 포함하지 않는 절연막(hydrogen-free dielectric layer), 염소를 포함하지 않는 절연막(chlorine-free dielectric layer), 및 산소를 포함하지 않는 절연막(oxygen-free dielectric layer) 중 어느 하나인 정보 저장 소자.
  8. 청구항 1에 있어서,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막은 산화물을 포함하고, 상기 캐핑 절연막은 질화물을 포함하는 정보 저장 소자.
  9. 청구항 1에 있어서,
    상기 복수의 정보 저장 구조체들 사이의 상기 제1 층간절연막의 상기 상면은 상기 기판으로 향하여 리세스된 면이고,
    상기 도전층 및 상기 캐핑 절연막은 상기 리세스된 면 상에 국소적으로 제공되는 정보 저장 소자.
  10. 청구항 9에 있어서,
    일 단면의 관점에서, 상기 도전층은 상기 제1 층간 절연막 및 상기 캐핑 절연막에 의해 밀봉되는(sealed) 정보 저장 소자.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481302B1 (ko) * 2016-09-06 2022-12-27 삼성전자주식회사 자기 메모리 장치의 제조 방법
KR102449605B1 (ko) 2017-06-05 2022-10-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102365117B1 (ko) * 2017-11-29 2022-02-21 삼성전자주식회사 자기 기억 소자
EP3721485A1 (en) * 2017-12-04 2020-10-14 Everspin Technologies, Inc. Methods of manufacturing integrated circuits using isotropic and anisotropic etching processes
US11374170B2 (en) * 2018-09-25 2022-06-28 Applied Materials, Inc. Methods to form top contact to a magnetic tunnel junction
KR102573570B1 (ko) * 2019-01-14 2023-09-01 삼성전자주식회사 스핀-궤도 토크 라인 및 콘택 플러그를 갖는 반도체 소자
CN111477738B (zh) * 2019-01-23 2023-05-12 联华电子股份有限公司 一种制作半导体元件的方法
CN112310144A (zh) * 2019-07-29 2021-02-02 联华电子股份有限公司 半导体结构及其制作方法
TWI815948B (zh) 2019-08-14 2023-09-21 聯華電子股份有限公司 半導體元件及其製作方法
US11063212B2 (en) * 2019-09-12 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and formation method thereof
CN113471244B (zh) 2020-03-30 2023-09-12 联华电子股份有限公司 半导体元件及其制作方法
KR20220141382A (ko) * 2021-04-12 2022-10-20 삼성전자주식회사 자기 기억 소자

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130016826A (ko) 2011-08-09 2013-02-19 에스케이하이닉스 주식회사 반도체 소자 제조 방법
US8574928B2 (en) 2012-04-10 2013-11-05 Avalanche Technology Inc. MRAM fabrication method with sidewall cleaning
US20150014800A1 (en) 2012-06-22 2015-01-15 Avalanche Technology, Inc. Mtj memory cell with protection sleeve and method for making same
KR101919040B1 (ko) * 2012-08-13 2018-11-15 삼성전자주식회사 반도체 기억 소자
US9178136B2 (en) 2012-08-16 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory cell and fabricating the same
US9166154B2 (en) 2012-12-07 2015-10-20 Avalance Technology, Inc. MTJ stack and bottom electrode patterning process with ion beam etching using a single mask
EP2827395A1 (en) 2013-07-16 2015-01-21 Imec Method for patterning a magnetic tunnel junction stack
KR20150015920A (ko) 2013-08-02 2015-02-11 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
US9196825B2 (en) 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
KR102152145B1 (ko) * 2013-09-09 2020-09-07 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
US8975089B1 (en) 2013-11-18 2015-03-10 Avalanche Technology, Inc. Method for forming MTJ memory element
KR102102783B1 (ko) * 2014-01-06 2020-04-22 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
KR102132215B1 (ko) 2014-04-03 2020-07-09 삼성전자주식회사 자기 터널 접합 구조물 형성 방법 및 이를 이용한 자기 메모리 소자의 제조 방법
KR102259870B1 (ko) 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법

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