KR20220141382A - 자기 기억 소자 - Google Patents
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Abstract
본 발명은 자기 기억 소자에 관한 것으로, 보다 상세하게는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 제1 캡핑막, 상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 캡핑막 상에 배치되는 제2 층간 절연막, 상기 제2 층간 절연막 내에 배치되는 하부 전극 콘택, 상기 하부 전극 콘택 상의 자기터널접합 패턴, 및 상기 기판의 상기 제1 영역 상의 상기 제2 층간 절연막 상에 배치되고, 상기 기판의 상기 제2 영역 상의 상기 제1 캡핑막과 접촉하는 제2 캡핑막을 포함할 수 있다.
Description
본 발명은 자기터널접합을 포함하는 자기 기억 소자 및 그 제조방법에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 결함이 최소화된 자기 기억 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소형화된 자기 기억 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 공정의 안정성 및 경제성이 향상된 자기 기억 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 자기 기억 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 제1 캡핑막, 상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 캡핑막 상에 배치되는 제2 층간 절연막, 상기 제2 층간 절연막 내에 배치되는 하부 전극 콘택, 상기 하부 전극 콘택 상의 자기터널접합 패턴, 및 상기 기판의 상기 제1 영역 상의 상기 제2 층간 절연막 상에 배치되고, 상기 기판의 상기 제2 영역 상의 상기 제1 캡핑막과 접촉하는 제2 캡핑막을 포함할 수 있다.
본 발명에 따른 자기 기억 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 제1 층간 절연막, 상기 제1 층간 절연막 상의 제1 캡핑막, 상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 캡핑막 상에 배치되는 제2 층간 절연막, 상기 제2 층간 절연막을 관통하는 하부 전극 콘택, 상기 하부 전극 콘택 상의 자기터널접합 패턴, 상기 자기터널접합 패턴의 측면 및 상기 제2 층간 절연막을 덮는 보호 절연막, 상기 제1 캡핑막 상의 제2 캡핑막, 및 상기 기판의 상기 제1 영역 상에 제공되고, 상기 보호 절연막과 상기 제2 캡핑막 사이에 개재되는 매립 절연 패턴을 포함하되, 상기 기판의 상기 제2 영역에 인접한 상기 매립 절연 패턴의 측벽은 라운드질 수 있다.
본 발명에 따른 자기 기억 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상의 캡핑막, 상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 층간 절연막 상에 배치되는 제2 층간 절연막, 상기 제2 층간 절연막 내에 배치되는 하부 전극 콘택들, 상기 하부 전극 콘택들 상의 정보 저장 구조체들, 상기 정보 저장 구조체들의 각각은, 상기 하부 전극 콘택 상에 차례로 적층된, 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함하고, 상기 제2 층간 절연막 상에 배치되고, 상기 정보 저장 구조체들의 측면을 덮는 보호 절연막, 상기 보호 절연막 상에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 상부 캡핑막, 상기 캡핑막 상의 제3 층간 절연막, 및 상기 상부 전극 상의 상부 배선을 포함하되, 상기 캡핑막은: 상기 제1 층간 절연막을 덮는 제1 부분; 및 상기 기판의 상기 제1 영역 상의 상기 보호 절연막 상에 배치되고, 상기 정보 저장 구조체들 사이에서 상기 기판을 향하여 리세스된 리세스 영역을 가지는 제2 부분을 포함하고, 상기 제3 층간 절연막은 상기 캡핑막의 상기 제2 부분의 상기 리세스 영역을 채울 수 있다.
본 발명에 따르면, 셀 영역 상의 캡핑막의 두께가 로직 영역 상의 캡핑막의 두께보다 작음에 따라, 자기터널접합 패턴의 형성 시 셀 영역 상의 캡핑막이 노출되는 것을 방지하기 위한 공정 마진(margin)이 확보될 수 있다. 이에 따라, 캡핑막이 노출됨에 따라 발생하는 쇼트(short) 현상을 방지할 수 있고, 소형화된 자기 기억 소자를 제공할 수 있다.
본 발명에 따르면, 셀 영역과 로직 영역 사이의 절연막의 계면이 위로 볼록한 형상을 가짐에 따라, 공정의 안정성이 향상될 수 있다. 또한, 별도의 패터닝 공정 없이, 로직 영역 상에 절연막의 형성 공정을 수행할 수 있어, 제조 공정이 단순화될 수 있다. 이에 더하여, 자기터널접합 패턴이 산화되는 것을 방지하기 위해 자기터널접합 패턴들의 측면을 덮는 보호 절연막이 두껍게 형성됨에 따라, 자기터널접합 패턴들 사이의 리세스 영역의 잔부를 절연막으로 채우는 공정이 용이해질 수 있다. 따라서, 본 발명에 따르면, 제조 공정이 단순화될 수 있고, 제조 공정의 경제성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 자기 기억 소자를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시예들에 따른 자기 기억 소자를 설명하기 위한 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 5 내지 도 16은 본 발명의 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 2는 본 발명의 실시예들에 따른 자기 기억 소자를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시예들에 따른 자기 기억 소자를 설명하기 위한 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 5 내지 도 16은 본 발명의 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 메모리 요소(ME, memory element) 및 선택 요소(SE, select element)를 포함할 수 있다. 상기 메모리 요소(ME)는 비트 라인(BL)과 상기 선택 요소(SE) 사이에 연결될 수 있고, 상기 선택 요소(SE)는 상기 메모리 요소(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 메모리 요소(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 상기 메모리 요소(ME)를 통과하는 전류에 의한 스핀 전달 과정을 이용하여, 상기 메모리 요소(ME)의 전기적 저항이 변화될 수 있다. 상기 메모리 요소(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 상기 선택 요소(SE)는 상기 메모리 요소(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 요소(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 요소(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 요소(SE)에 연결될 수 있다.
상기 메모리 요소(ME)는 자기터널접합 패턴(MTJ)을 포함할 수 있다. 상기 자기터널접합 패턴(MTJ)은 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 및 제2 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 상기 메모리 요소(ME)는, 상기 자기터널접합 패턴(MTJ)과 상기 선택 요소(SE) 사이에 개재되는 하부 전극(BE), 및 상기 자기터널접합 패턴(MTJ)과 상기 비트 라인(BL) 사이에 개재되는 상부 전극(TE)을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기 기억 소자를 설명하기 위한 평면도이다. 도 3은 본 발명의 실시예들에 따른 자기 기억 소자를 설명하기 위한 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 2 및 도 3을 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 메모리 구조체(MS)가 제공되는 제1 영역(R1) 및 로직 구조체(LS)가 제공되는 제2 영역(R2)을 포함할 수 있다. 상기 메모리 구조체(MS)는 도 1을 참조하여 설명한 메모리 셀(MC)을 포함할 수 있다. 상기 로직 구조체(LS)는 소정의 논리 동작을 수행하기 위한 로직 회로들 및/또는 메모리 셀들의 구동을 위한 메모리 주변 회로들을 포함할 수 있다. 예를 들어, 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 및 갈륨비소(GaAs) 중에서 적어도 하나를 포함하는 반도체 기판일 수 있다.
하부 콘택(112) 및 하부 배선(114)이 상기 기판(100) 상에 배치될 수 있다. 상기 하부 콘택(112) 및 상기 하부 배선(114)은 각각 복수 개로 제공될 수 있다. 상기 하부 콘택들(112) 및 상기 하부 배선들(114)은 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 배치될 수 있다. 상기 하부 콘택들(112)은 상기 기판(100)과 상기 하부 배선들(114) 사이에 배치될 수 있다. 상기 하부 배선들(114)은 수평적으로 서로 이격되어 배치될 수 있다. 상기 하부 콘택들(112) 및 상기 하부 배선들(114)은 후술할 제1 층간 절연막(110) 내에 배치될 수 있고, 상기 제1 층간 절연막(110)을 관통할 수 있다. 상기 하부 배선들(114)의 각각은 상기 하부 콘택들(112) 중 대응하는 하나를 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 콘택들(112) 및 상기 하부 배선들(114)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다.
선택 요소들(미도시)이 상기 기판(100) 내에 배치될 수 있다. 상기 선택 요소들은 일 예로, 전계 효과 트랜지스터들일 수 있다. 상기 하부 배선들(114)의 각각은 상기 하부 콘택들(112) 중 대응하는 하나를 통해 상기 선택 요소들 중 대응하는 하나의 일 단자에 전기적으로 연결될 수 있다.
제1 층간 절연막(110)이 상기 기판(100) 상에 배치되어 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 제1 층간 절연막(110)은 상기 하부 콘택들(112) 및 상기 하부 배선들(114)을 덮을 수 있다. 상기 하부 배선들(114)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다. 즉, 상기 하부 배선들(114)의 상면들과 상기 제1 층간 절연막(110)의 상면은 서로 동일한 레벨일 수 있다. 본 명세서에서, 레벨은 상기 기판(100)의 상면으로부터의 높이를 의미할 수 있다. 예를 들어, 상기 제1 층간 절연막(110)은 산화물, 질화물, 및 산질화물 중에서 적어도 하나를 포함할 수 있다.
제1 캡핑막(116)이 상기 하부 배선들(114) 및 상기 제1 층간 절연막(110) 상에 배치될 수 있다. 상기 제1 캡핑막(116)은 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 컨포멀하게 덮을 수 있다. 상기 제1 캡핑막(116)은 상기 하부 배선들(114)의 상면들 및 상기 제1 층간 절연막(110)의 상면을 덮을 수 있다. 상기 제1 캡핑막(116)은 상기 제1 층간 절연막(110)과 서로 다른 물질을 포함할 수 있다. 상기 제1 캡핑막(116)은 상기 제1 층간 절연막(110)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제1 캡핑막(116)은 질화물을 포함할 수 있고, 예를 들어, 실리콘 질화물 및 실리콘 탄화 질화물 중에서 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120)은 상기 제1 캡핑막(116) 상에 배치될 수 있다. 상기 제2 층간 절연막(120)은 상기 기판(100)의 상기 제1 영역(R1) 상에 배치되어, 상기 제1 캡핑막(116)을 덮을 수 있다. 상기 제2 층간 절연막(120)은 상기 기판(100)의 상기 제2 영역(R2)을 노출시킬 수 있다. 상기 제2 층간 절연막(120)은 후술할 정보 저장 구조체(DS)의 양 측에서(일 예로, 상기 복수의 정보 저장 구조체들(DS) 사이에서) 상기 기판(100)을 향하여 리세스된 제1 리세스 영역(120R)을 가질 수 있다. 일 예로, 상기 제1 리세스 영역(120R)의 최하부면은 후술할 하부 전극 콘택(122)의 상면보다 낮은 레벨에 위치할 수 있다. 상기 제2 층간 절연막(120)은 예를 들어, 산화물 및 실리콘 산화물 중에서 적어도 하나를 포함할 수 있다.
하부 전극 콘택(122)이 상기 기판(100) 상에 배치될 수 있다. 상기 하부 전극 콘택(122)은 상기 기판(100)의 상기 제1 영역(R1) 상에 배치될 수 있다. 상기 하부 전극 콘택(122)은 복수로 제공될 수 있고, 상기 하부 전극 콘택들(122)은 수평적으로 이격되어 배치될 수 있다. 상기 하부 전극 콘택들(122)은 상기 제1 캡핑막(116) 및 상기 제2 층간 절연막(120) 내에 배치될 수 있다. 상기 하부 전극 콘택들(122)의 각각은 상기 제1 캡핑막(116) 및 상기 제2 층간 절연막(120)을 관통할 수 있고, 상기 하부 배선들(114) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 하부 전극 콘택(122)은 도핑된 반도체 물질(일 예로, 도핑된 실리콘), 금속(일 예로, 텅스텐, 티타늄, 탄탈륨, 코발트, 몰디브데넘 및/또는 루테늄), 금속-반도체 화합물(일 예로, 금속 실리사이드), 및 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
정보 저장 구조체(DS)가 상기 기판(100)의 상기 제1 영역(R1) 상에 배치될 수 있다. 상기 정보 저장 구조체(DS)는 복수로 제공될 수 있고, 복수의 정보 저장 구조체들(DS)은 수평적으로 서로 이격될 수 있다. 상기 복수의 정보 저장 구조체들(DS)은 상기 하부 전극 콘택들(122) 상에 각각 배치될 수 있고, 상기 하부 전극 콘택들(122)에 각각 전기적으로 연결될 수 있다.
상기 정보 저장 구조체(DS)는 상기 하부 전극 콘택들(122) 상에 차례로 적층된, 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 하부 전극 콘택들(122)와 상기 자기터널접합 패턴(MTJ) 사이에 배치될 수 있고, 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 배치될 수 있다. 상기 자기터널접합 패턴(MTJ)은 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 구조체(MS1)는 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이에 배치될 수 있고, 상기 제2 자성 구조체(MS2)은 상기 상부 전극(TE)과 상기 터널 배리어 패턴(TBR) 사이에 배치될 수 있다. 상기 하부 전극(BE)은, 일 예로, 도전성 금속 질화물(일 예로, 티타늄 질화물 및/또는 탄탈륨 질화물)을 포함할 수 있다. 상기 상부 전극(TE)은 금속(일 예로, Ta, W, Ru, 및/또는 Ir) 및 도전성 금속 질화물(일 예로, TiN) 중에서 적어도 하나를 포함할 수 있다.
상기 하부 전극 콘택(122)의 하면은 대응하는 상기 하부 배선(114)과 접할 수 있고, 상기 하부 전극 콘택(122)의 상면은 상기 정보 저장 구조체(DS)의 상기 하부 전극(BE)의 하면과 접할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 4a 및 도 4b를 참조하면, 상기 제1 자성 구조체(MS1)은 일 방향으로 고정된 자화방향(MD1)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 구조체(MS2)은 상기 제1 자성 구조체(MS1)의 상기 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 갖는 자유층을 포함할 수 있다. 도 4a 및 도 4b는 각각 상기 제2 자성 구조체(MS2)가 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 4a 및 도 4b에 도시된 바와 달리, 상기 제1 자성 구조체(MS1)가 자유층을 포함하고, 상기 제2 자성 구조체(MS2)가 기준층을 포함할 수도 있다. 도 4a를 참조하면, 일 예로, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어 패턴(TBR)와 상기 제2 자성 구조체(MS2)의 계면에 평행할 수 있다. 이 경우, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 각각은 강자성 물질을 포함할 수 있다. 상기 제1 자성 구조체(MS1)는 상기 제1 자성 구조체(MS1) 내 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다. 도 4b를 참조하면, 다른 예로, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어 패턴(TBR)과 상기 제2 자성 구조체(MS2)의 계면에 수직할 수 있다. 이 경우, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)의 각각은 호이슬러(Heusler) 합금을 포함할 수 있다. 상기 호이슬러(Heusler) 합금은 코발트 기반(Co)의 호이슬러 합금(Co-based full-Heusler)을 포함할 수 있다. 상기 코발트(Co) 기반의 호이슬러 합금은 Co2FeSi, Co2MnSi, Co2FeMnSi, Co2FeAl, 및 Co2CrAl 등에서 적어도 어느 하나를 포함할 수 있다.
상기 터널 배리어 패턴(TBR)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 보호 절연막(124)이 상기 기판(100)의 상기 제1 영역(R1) 상에 제공될 수 있다. 상기 보호 절연막(124)은 상기 정보 저장 구조체(DS)의 측면을 덮을 수 있다. 상기 보호 절연막(124)은, 평면적 관점에서, 상기 정보 저장 구조체(DS)의 상기 측면을 둘러쌀 수 있다. 구체적으로, 상기 보호 절연막(124)은 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(TE)의 측면들을 덮을 수 있고, 평면적 관점에서, 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(TE)의 상기 측면들을 둘러쌀 수 있다. 상기 보호 절연막(124)은 상기 제2 층간 절연막(120)의 상기 제1 리세스 영역(120R)의 내면 상으로 연장되어, 상기 제1 리세스 영역(120R)의 내측벽 및 바닥면을 컨포멀하게 덮을 수 있다. 상기 보호 절연막(124)은 상기 상부 전극(TE)의 상면(TEU)을 노출시킬 수 있다. 상기 보호 절연막(124)은 상기 자기터널접합 패턴(MTJ)의 측벽들이 후속 공정 동안 산화되는 것을 방지하기 위해 형성될 수 있다. 상기 보호 절연막(124)은 절연 물질을 포함할 수 있고, 일 예로, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화질화물, 실리콘 탄산질화물, 알루미늄 산화물, 및 알루미늄 질화물 중에서 적어도 하나를 포함할 수 있다.
매립 절연 패턴(126)이 상기 보호 절연막(124) 상에 배치될 수 있고, 상기 기판(100)의 상기 제1 영역(R1)을 덮을 수 있다. 상기 매립 절연 패턴(126)은 상기 정보 저장 구조체(DS)를 덮을 수 있다. 즉, 상기 매립 절연 패턴(126)은 상기 제1 리세스 영역(120R)의 잔부를 채울 수 있다. 상기 매립 절연 패턴(126)은 상기 보호 절연막(124)과 후술할 제2 캡핑막(128) 사이에 개재될 수 있다. 상기 매립 절연 패턴(126)은 상기 기판(100)의 상기 제2 영역(R2)을 노출시킬 수 있다. 상기 매립 절연 패턴(126)은 상기 상부 전극(TE)의 상면(TEU) 및 상기 보호 절연막(124)의 최상부의 외측벽의 일부(일 예로, 상기 상부 전극(TE)의 상면(TEU)에 인접한 상기 보호 절연막(124)의 외측벽의 일부)를 노출시킬 수 있다. 상기 매립 절연 패턴(126)의 상면(126U)은 상기 상부 전극(TE)의 상면(TEU)보다 낮은 레벨에 위치할 수 있다. 상기 기판(100)의 상기 제2 영역(R2)에 인접한 상기 매립 절연 패턴(126)의 측벽(126S)은 경사를 가질 수 있다. 상기 매립 절연 패턴(126)의 상기 측벽(126S)은 상기 기판(100)의 상기 제2 영역(R2)을 향하는 방향으로 내려가는 경사를 가질 수 있다. 일 예로, 상기 매립 절연 패턴(126)의 상기 측벽(126S)은 라운드질 수 있다. 일 예로, 상기 매립 절연 패턴(126)은 상기 기판(100)의 상기 제2 영역(R2)을 향하는 방향으로 돌출될 수 있다. 상세하게, 상기 매립 절연 패턴(126)의 상기 측벽(126S)의 상부의 기울기의 절대값은 상기 매립 절연 패턴(126)의 상기 측벽(126S)의 하부의 기울기의 절대값보다 더 작을 수 있다. 상기 매립 절연 패턴(126)은 예를 들어, 산화물 및 실리콘 산화물 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 매립 절연 패턴(126)은 상기 제2 층간 절연막(120)과 서로 동일한 물질을 포함할 수 있다.
상기 보호 절연막(124)은 상기 정보 저장 구조체(DS)의 상기 측면과 상기 매립 절연 패턴(126) 사이에 개재될 수 있고, 상기 제2 층간 절연막(120)의 상기 제1 리세스 영역(120R)의 내면과 상기 매립 절연 패턴(126) 사이로 연장될 수 있다. 상기 보호 절연막(124)은 상기 제2 층간 절연막(120) 및 상기 매립 절연 패턴(126)과 다른 물질을 포함할 수 있다. 상기 보호 절연막(124)은 상기 제2 층간 절연막(120) 및 상기 매립 절연 패턴(126)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 보호 절연막(124)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
제2 캡핑막(128)이 상기 기판(100) 상에 제공되어, 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 제2 캡핑막(128)은 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 매립 절연 패턴(126)의 상면을 컨포멀하게 덮을 수 있고, 상기 보호 절연막(124)의 최상부의 외측벽의 일부를 덮을 수 있다. 상기 제2 캡핑막(128)은 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 매립 절연 패턴(126)의 상기 측벽(126S)을 컨포멀하게 덮을 수 있고, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116)의 상면을 컨포멀하게 덮도록 연장될 수 있다. 상기 제2 캡핑막(128)은 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116)의 상면과 접촉할 수 있다. 상기 제2 캡핑막(128)은 상기 상부 전극(TE)의 상면(TEU)을 노출시킬 수 있다. 상기 제2 캡핑막(128)은, 상기 정보 저장 구조체들(DS) 사이에서 상기 기판(100)을 향하여 리세스된 제2 리세스 영역(128R)을 가질 수 있다. 즉, 상기 제2 캡핑막(128)의 최상부면(128U)은 상기 제2 리세스 영역(128R)의 바닥면 보다 높은 레벨에 위치할 수 있고, 상기 제2 캡핑막(128)의 최하부면(128L)은 상기 제2 리세스 영역(128R)의 바닥면 보다 낮은 레벨에 위치할 수 있다. 상기 제2 캡핑막(128)의 상기 최상부면(128U)은 상기 상부 전극(TE)의 상면(TEU)보다 높은 레벨에 위치할 수 있고, 상기 제2 캡핑막(128)의 상기 최하부면(128L)은 상기 상부 전극(TE)의 상면(TEU)보다 낮은 레벨에 위치할 수 있다.
상기 제2 캡핑막(128)은 상기 제1 층간 절연막(110), 상기 제2 층간 절연막(120), 및 상기 매립 절연 패턴(126)과 다른 물질을 포함할 수 있다. 상기 제2 캡핑막(128)은 상기 매립 절연 패턴(126)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제2 캡핑막(128)은 질화물을 포함할 수 있고, 예를 들어, 실리콘 질화물 및 실리콘 탄화 질화물 중에서 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 제1 캡핑막(116) 및 상기 제2 캡핑막(128)은 서로 동일한 물질 또는 서로 동일한 유전 상수(k)를 갖는 물질을 포함할 수 있다. 도시된 바와는 다르게, 상기 기판(100)의 상기 제2 영역(R2)상의 상기 제1 캡핑막(116) 및 상기 제2 캡핑막(128)은 경계면 없이 서로 접하는 일체(one body)일 수 있다. 예를 들어, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제1 캡핑막(116)의 두께(T1)는, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116) 및 상기 제2 캡핑막(128)의 총 두께(T2)의 30 % 내지 70 %일 수 있다. 본 명세서에서, 두께는 상기 기판(100)의 상면에 수직한 방향에 따른 거리(즉, 수직 길이)를 의미할 수 있다.
본 명세서에서, 상기 제1 캡핑막(116) 및 상기 제2 캡핑막(128)은 캡핑막(116, 128)으로 지칭될 수 있다. 이 경우, 상기 캡핑막(116, 128)은, 제1 부분 및 제2 부분을 포함할 수 있다. 상기 캡핑막(116, 128)의 상기 제1 부분은, 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 제공되어, 상기 제1 층간 절연막(110)을 덮을 수 있다. 상기 캡핑막(116, 128)의 상기 제2 부분은, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 보호 절연막(124) 상에 배치될 수 있다. 상기 캡핑막(116, 128)의 상기 제2 부분은, 상기 매립 절연 패턴(126)의 상면을 컨포멀하게 덮을 수 있고, 상기 보호 절연막(124)의 최상부의 외측벽의 일부를 덮을 수 있다. 상기 캡핑막(116, 128)의 상기 제2 부분은, 상기 매립 절연 패턴(126)의 상기 측벽(126S)을 컨포멀하게 덮을 수 있다. 상기 캡핑막(116, 128)의 상기 제2 부분은, 상기 상부 전극(TE)의 상면(TEU)을 노출시킬 수 있다. 상기 캡핑막(116, 128)의 상기 제2 부분은, 상기 정보 저장 구조체들(DS) 사이에서 상기 기판(100)을 향하여 리세스된 상기 제2 리세스 영역(128R)을 가질 수 있다. 상기 제3 층간 절연막(130)은 상기 캡핑막(116, 128)의 상기 제2 부분의 상기 제2 리세스 영역(128R)을 채울 수 있다.
이 경우, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제1 캡핑막(116)의 상기 두께(T1)는, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 캡핑막(116, 128)의 상기 제1 부분의 두께(T1)를 지칭할 수 있다. 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116) 및 상기 제2 캡핑막(128)의 상기 총 두께(T2)는, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 캡핑막(116, 128)의 상기 제1 부분의 두께(T2)를 지칭할 수 있다. 예를 들어, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 캡핑막(116, 128)의 상기 제1 부분의 상기 두께(T1)는, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 캡핑막(116, 128)의 상기 제1 부분의 상기 두께(T2)의 30 % 내지 70 %일 수 있다.
상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제1 캡핑막(116)의 두께(T1)가, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116) 및 상기 제2 캡핑막(128)의 총 두께(T2)보다 작음에 따라, 상기 제1 리세스 영역(120R)에 의해 상기 제1 캡핑막(116)이 노출되는 것을 방지하기 위한 공정 마진(margin)이 확보될 수 있다. 이에 따라, 상기 제1 캡핑막(116)이 노출됨에 따라 발생하는 쇼트(short) 현상을 방지할 수 있고, 소형화된 자기 기억 소자를 제공할 수 있다.
제3 층간 절연막(130)이 상기 기판(100) 상에 제공되어, 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 제3 층간 절연막(130)은 상기 제2 캡핑막(128)과 후술할 상부 캡핑막(146) 사이에 개재될 수 있다. 상기 제3 층간 절연막(130)은 상기 기판(100)의 상기 제1 영역(R1)의 상기 제2 캡핑막(128) 상에 배치되어, 상기 제2 리세스 영역(128R)을 채울 수 있다. 상기 제3 층간 절연막(130)은 상기 제2 캡핑막(128)의 상기 측벽(126S)을 덮을 수 있고, 상기 기판(100)의 상기 제2 영역(R2)의 상기 제2 캡핑막(128)의 상면을 덮을 수 있다. 상기 제3 층간 절연막(130)은 상기 상부 전극(TE)의 상면(TEU)을 노출시킬 수 있다. 상기 제3 층간 절연막(130)은 예를 들어, 산화물, 실리콘 산화물, 및 저유전(low-k) 물질 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 제3 층간 절연막(130)은 상기 제2 층간 절연막(120) 및 상기 매립 절연 패턴(126)의 유전 상수(k) 보다 더 낮은 유전 상수(k)를 갖는 물질을 포함할 수 있다. 상기 제3 층간 절연막(130)은 상기 보호 절연막(124) 및 상기 제2 캡핑막(128)과 다른 물질을 포함할 수 있다.
제4 층간 절연막(150)이 상기 제3 층간 절연막(130) 상에 배치될 수 있다. 상부 캡핑막(146)이 상기 제3 층간 절연막(130)과 상기 제4 층간 절연막(150) 사이에 개재될 수 있다. 상기 제3 층간 절연막(130)은 제2 캡핑막(128)과 상기 상부 캡핑막(146) 사이에 개재될 수 있다. 상기 상부 캡핑막(146) 및 상기 제4 층간 절연막(150)은 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 제4 층간 절연막(150)은 산화물, 실리콘 산화물, 및 저유전(low-k) 물질 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 제4 층간 절연막(150)은 상기 제3 층간 절연막(130)과 서로 동일한 물질을 포함할 수 있다. 일 예로, 상기 제4 층간 절연막(150)은, 상기 제2 층간 절연막(120) 및 상기 매립 절연 패턴(126)의 유전 상수(k) 보다 더 낮은 유전 상수(k)를 갖는 물질을 포함할 수 있다.
상기 상부 캡핑막(146)은 상기 제3 층간 절연막(130) 및 상기 제4 층간 절연막(150)과 다른 물질을 포함할 수 있다. 상기 상부 캡핑막(146)은 상기 제3 층간 절연막(130) 및 상기 제4 층간 절연막(150)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 상부 캡핑막(146)은 질화물을 포함할 수 있고, 예를 들어, 실리콘 질화물 및 실리콘 탄화 질화물 중에서 적어도 하나를 포함할 수 있다.
도전 콘택(142) 및 도전 패턴(144)이 상기 기판(100)의 제2 영역(R2) 상에 배치될 수 있다. 상기 도전 패턴(144)은 상기 도전 콘택(142) 상에 배치될 수 있다. 상기 도전 콘택(142)은 상기 하부 배선(114)과 상기 도전 패턴(144) 사이에 배치될 수 있다. 상기 도전 콘택(142)은 및 상기 도전 패턴(144)은 각각 복수 개로 제공될 수 있다. 상기 도전 패턴(144)은 수평적으로 이격되어 배치될 수 있다. 상기 도전 콘택들(142) 및 상기 도전 패턴들(144)은 상기 제3 층간 절연막(130) 내에 배치될 수 있다. 상기 도전 콘택들(142)의 각각은 상기 제1 캡핑막(116), 제2 캡핑막(128), 및 상기 제3 층간 절연막(130)을 관통할 수 있고. 상기 하부 배선들(114) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 도전 패턴들(144)의 각각은 상기 도전 콘택들(142) 중 대응하는 하나를 통해 상기 하부 배선들(114) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 도전 콘택들(142) 및 상기 도전 패턴들(144)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 상부 배선(152)이 상기 기판(100)의 상기 제1 영역(R1) 상에 배치될 수 있다. 상기 제1 상부 배선(152)은 복수로 제공될 수 있고, 상기 제1 상부 배선들(152)은 수평적으로 서로 이격되어 배치될 수 있다. 상기 제1 상부 배선들(152)의 각각은 상기 제4 층간 절연막(150), 상기 상부 캡핑막(146), 및 상기 제2 캡핑막(128)을 관통하여, 상기 정보 저장 구조체들(DS) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 제1 상부 배선(152)은 상기 상부 전극(TE)의 상면(TEU)을 덮을 수 있다. 상기 상부 전극(TE)의 상면(TEU)은 상기 제1 상부 배선(152)의 하면과 접할 수 있다. 상기 제1 상부 배선(152)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 상부 배선(154)이 상기 기판(100)의 상기 제2 영역(R2) 상에 배치될 수 있다. 상기 제2 상부 배선(154)은 복수로 제공될 수 있고, 상기 제2 상부 배선들(154)은 수평적으로 서로 이격되어 배치될 수 있다. 상기 제2 상부 배선들(154)의 각각은 상기 제4 층간 절연막(150), 상기 상부 캡핑막(146)을 관통하여, 상기 도전 패턴들(144) 중 대응하는 하나에 전기적으로 연결될 수 있다. 일부 실시예에서, 상기 제2 상부 배선(154)의 하면은, 상기 제1 상부 배선(152)의 하면보다 높은 레벨에 위치할 수 있다.
도 5 내지 도 16은 본 발명의 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a, 및 도 4b를 참조하여 설명한 자기 기억 소자와 중복되는 설명은 생략된다.
도 5를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 선택 요소들(미도시)이 상기 기판(100) 내에 형성될 수 있다. 제1 층간 절연막(110)이 상기 기판(100) 상에 형성되어, 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 제1 층간 절연막(110)은 원자층 증착 공정, 화학 기상 증착, 또는 물리 기상 증착 등을 수행하여 형성될 수 있다.
하부 콘택들(112) 및 하부 배선들(114)이 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있고, 상기 제1 층간 절연막(110) 내에 형성될 수 있다. 상기 하부 콘택들(112) 및 상기 하부 배선들(114)을 형성하는 것은, 상기 제1 층간 절연막(110)을 관통하는 관통 홀을 형성하는 것, 상기 관통 홀을 도전막으로 채우는 것을 포함할 수 있다. 상기 하부 배선들(114)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다.
제1 캡핑막(116)이 상기 제1 층간 절연막(110) 상에 형성되어, 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 제1 캡핑막(116)은 상기 제1 층간 절연막(110)을 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 캡핑막(116)은 원자층 증착 공정, 화학 기상 증착, 또는 물리 기상 증착 등을 수행하여 형성될 수 있다.
도 6을 참조하면, 예비 절연막(121)이 상기 제1 캡핑막(116) 상에 형성될 수 있다. 상기 예비 절연막(121)은 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮도록 형성될 수 있다. 상기 예비 절연막(121)은 원자층 증착 공정, 화학 기상 증착, 또는 물리 기상 증착 등을 수행하여 형성될 수 있다. 상기 예비 절연막(121)은 예를 들어, 산화물 및 실리콘 산화물 중에서 적어도 하나를 포함할 수 있다.
하부 전극 콘택(122)이 상기 기판(100)의 상기 제1 영역(R1) 상에 형성될 수 있다. 상기 하부 전극 콘택(122)은 상기 예비 절연막(121) 및 상기 제1 캡핑막(116)을 관통할 수 있고, 상기 하부 배선들(114) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 하부 전극 콘택(122)을 형성하는 것은, 상기 예비 절연막(121) 및 상기 제1 캡핑막(116)을 관통하는 하부 콘택 홀을 형성하는 것, 상기 하부 콘택 홀을 도전막으로 채우는 것, 및 상기 예비 절연막(121)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 하부 전극 콘택(122)의 상면은 상기 예비 절연막(121)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있고, 상기 하부 전극 콘택(122)의 상면은 상기 예비 절연막(121)에 의해 덮이지 않고 노출될 수 있다.
하부 전극막(BEL), 자기터널접합 막(MTJL), 및 상부 전극막(TEL)이 상기 예비 절연막(121) 상에 차례로 형성될 수 있다. 상기 하부 전극막(BEL)은 상기 하부 전극 콘택(122)의 상면, 및 상기 예비 절연막(121)의 상면을 덮도록 형성될 수 있다. 상기 하부 전극막(BEL), 상기 자기터널접합 막(MTJL), 및 상기 상부 전극막(TEL)의 각각은 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 자기터널접합 막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층되는 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)을 포함할 수 있다. 상기 제1 자성막(ML1) 및 상기 제2 자성막(ML2)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 상기 제1 자성막(ML1), 상기 터널 배리어막(TBL), 및 상기 제2 자성막(ML2)은 스퍼터링, 화학 기상 증착, 또는 원자층 증착 공정 등으로 형성될 수 있다.
도 7을 참조하면, 상기 상부 전극막(TEL), 상기 자기터널접합 막(MTJL), 및 상기 하부 전극막(BEL)이 패터닝될 수 있다. 상기 패터닝 공정에 의해, 상기 상부 전극막(TEL), 상기 자기터널접합 막(MTJL), 및 상기 하부 전극막(BEL)이 각각 식각되어, 상기 기판(100)의 상기 제1 영역(R1) 상에 상부 전극(TE), 자기터널접합 패턴(MTJ), 및 하부 전극(BE)이 형성될 수 있다. 이에 따라, 상기 상부 전극(TE), 상기 자기터널접합 패턴(MTJ), 및 상기 하부 전극(BE)은 정보 저장 구조체(DS)를 구성할 수 있다. 상기 패터닝 공정은 상기 상부 전극막(TEL) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정은 예를 들어, 이온 빔을 이용한 이온 빔 식각 공정일 수 있다. 상기 이온 빔은 불활성 이온을 포함할 수 있다.
보다 상세하게, 상기 하부 전극(BE)은 상기 하부 전극 콘택(122)에 전기적으로 연결될 수 있고, 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(BE) 상에 형성될 수 있다. 상기 자기터널접합 패턴(MTJ)은, 상기 하부 전극(BE) 상에 차례로 적층된, 제1 자성 구조체(MS1), 터널 배리어 패턴(TBR), 및 제2 자성 구조체(MS2)를 포함할 수 있다. 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)는 상기 터널 배리어 패턴(TBR)을 사이에 두고 서로 이격될 수 있다. 상기 자기터널접합 막(MTJL)을 식각하는 것은, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 자성막(ML2), 상기 터널 배리어막(TBL), 및 상기 제1 자성막(ML1)을 순차적으로 식각하는 것을 포함할 수 있다. 상기 제2 자성막(ML2), 상기 터널 배리어막(TBL), 및 상기 제1 자성막(ML1)이 식각되어 상기 제2 자성 구조체(MS2), 상기 터널 배리어 패턴(TBR), 및 상기 제1 자성 구조체(MS1)가 각각 형성될 수 있다.
상기 패터닝 공정에 의해, 상기 자기터널접합 패턴(MTJ)의 양 측에서 상기 예비 절연막(121)의 상부가 리세스될 수 있다. 이에 따라, 상기 자기터널접합 패턴(MTJ)의 양 측에서, 상기 예비 절연막(121)이 상기 기판(100)을 향하여 리세스된 제1 리세스 영역(120R)이 형성될 수 있다. 이에 더하여, 상기 패터닝 공정에 의해, 상기 기판(100)의 상기 제2 영역(R2)의 상기 예비 절연막(121)의 상부가 리세스될 수 있다. 이에 따라, 상기 기판(100)의 상기 제2 영역(R2)의 상기 예비 절연막(121)의 상면은, 상기 하부 전극 콘택(122)의 상면보다 낮은 레벨에 위치할 수 있다.
예비 보호 절연막(123)이 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있다. 상기 예비 보호 절연막(123)은 상기 예비 절연막(121) 상에 형성되어, 상기 정보 저장 구조체(DS)를 덮을 수 있다. 상기 예비 보호 절연막(123)은 상기 정보 저장 구조체(DS)의 상면 및 측면을 컨포멀하게 덮도록 형성될 수 있다. 상기 예비 보호 절연막(123)은, 상기 예비 절연막(121)의 상기 제1 리세스 영역(120R)의 내면을 따라 연장되어, 상기 제1 리세스 영역(120R)의 내면을 컨포멀하게 덮을 수 있다. 상기 예비 보호 절연막(123)은 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 예비 절연막(121)의 상면을 따라 연장될 수 있다. 상기 예비 보호 절연막(123)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화질화물, 실리콘 탄산질화물, 알루미늄 산화물, 및 알루미늄 질화물 중에서 적어도 하나를 포함할 수 있다. 상기 예비 보호 절연막(123)은 상기 자기터널접합 패턴(MTJ)의 측벽들이 후속 공정 동안 산화되는 것을 방지하기 위해 형성될 수 있다.
도 8을 참조하면, 매립 절연막(125)이 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있다. 상기 매립 절연막(125)은 상기 예비 보호 절연막(123) 상에 형성되어, 상기 정보 저장 구조체(DS)를 덮을 수 있다. 상기 매립 절연막(125)은 상기 제1 리세스 영역(120R)의 잔부를 채우도록 형성될 수 있다. 상기 매립 절연막(125)은 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 예비 보호 절연막(123)을 덮을 수 있다. 상기 매립 절연막(125)은 원자층 증착 공정, 화학 기상 증착, 또는 물리 기상 증착 등을 수행하여 형성될 수 있다. 상기 매립 절연막(125)은 예를 들어, 산화물 및 실리콘 산화물 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 매립 절연막(125)의 상면은, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 매립 절연막(125)의 상면보다 더 높은 레벨에 위치할 수 있다. 일부 실시예에서, 상기 기판(100)의 상기 제1 영역(R1)의 상기 정보 저장 구조체(DS) 상의 상기 예비 보호 절연막(123)의 두께(T3)는, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 예비 보호 절연막(123)의 두께(T4)와 실질적으로 동일할 수 있다. 본 발명에 따르면, 상기 예비 보호 절연막(123)은 두껍게 형성될 수 있고, 이에 따라, 상기 제1 리세스 영역(120R)의 잔부를 상기 매립 절연막(125)으로 채우는 공정이 용이해질 수 있다.
도 9를 참조하면, 상기 매립 절연막(125)의 일부가 식각되어, 상기 예비 보호 절연막(123)의 상면의 일부를 노출시킬 수 있다. 보다 상세하게, 상기 식각 공정에 의해, 상기 기판(100)의 상기 제1 영역(R1)의 상기 정보 저장 구조체들(DS) 상의 상기 예비 보호 절연막(123)의 상면이 노출될 수 있고, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 예비 보호 절연막(123)의 상면이 노출될 수 있다. 예를 들어, 상기 식각 공정은 에치백 공정을 포함할 수 있다. 일부 실시예에서, 상기 정보 저장 구조체들(DS) 사이의 상기 매립 절연막(125)의 상면은, 상기 정보 저장 구조체들(DS) 상의 상기 예비 보호 절연막(123)의 상면보다 더 낮은 레벨에 위치하거나, 또는 상기 정보 저장 구조체들(DS) 상의 상기 예비 보호 절연막(123)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 10을 참조하면, 상기 예비 보호 절연막(123)의 일부가 식각되어, 보호 절연막(124)이 형성될 수 있다. 상기 식각 공정에 의해, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 상부 전극(TE)의 상면이 노출될 수 있고, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 예비 절연막(121)의 상면이 노출될 수 있다. 예를 들어, 상기 식각 공정은 에치백 공정을 포함할 수 있다.
도 11을 참조하면, 상기 매립 절연막(125)의 일부가 식각되어, 매립 절연 패턴(126)이 형성될 수 있다. 상기 식각 공정에 의해, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 보호 절연막(124)의 최상부의 외측벽의 일부(일 예로, 상기 상부 전극(TE)의 상면(TEU)에 인접한 상기 보호 절연막(124)의 외측벽의 일부)가 노출될 수 있다. 이에 따라, 상기 매립 절연 패턴(126)의 상면(126U)은 상기 상부 전극(TE)의 상면(TEU)보다 낮은 레벨에 위치할 수 있다.
이에 더하여, 상기 식각 공정에 의해, 상기 예비 절연막(121)의 일부가 식각되어, 제2 층간 절연막(120)이 형성될 수 있다. 상기 식각 공정에 의해, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116)의 상면이 노출될 수 있다.
상기 식각 공정에 의해, 상기 기판(100)의 상기 제2 영역(R2)에 인접한 상기 매립 절연 패턴(126)의 측벽(126S)은 경사를 가질 수 있다. 상기 매립 절연 패턴(126)의 상기 측벽(126S)은 상기 기판(100)의 상기 제2 영역(R2)을 향하는 방향으로 내려가는 경사를 가질 수 있다. 일 예로, 상기 매립 절연 패턴(126)의 상기 측벽(126S)은 위로 볼록한 형상을 가질 수 있다. 본 발명에 따르면, 별도의 패터닝 공정(예를 들어, 포토리소그래피 공정) 없이, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116)의 상면을 노출시킨 후, 후속의 제3 층간 절연막(130)의 형성 공정을 수행할 수 있다. 이에 따라, 제조 공정이 단순화될 수 있고, 제조 공정의 경제성이 향상될 수 있다. 이에 더하여, 상기 매립 절연 패턴(126)의 상기 측벽(126S)이 위로 볼록한 형상을 가짐에 따라, 공정의 안정성이 향상될 수 있다.
도 12를 참조하면, 제2 캡핑막(128)이 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있다. 상기 제2 캡핑막(128)은 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 매립 절연 패턴(126)의 상면 및 상기 상부 전극(TE)의 상면(TEU)을 컨포멀하게 덮을 수 있고, 상기 보호 절연막(124)의 최상부의 외측벽의 일부를 덮을 수 있다. 상기 제2 캡핑막(128)은 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 매립 절연 패턴(126)의 상기 측벽(126S)을 컨포멀하게 덮을 수 있고, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 캡핑막(116)의 상면을 컨포멀하게 덮도록 연장될 수 있다. 상기 매립 절연 패턴(126)의 상면(126U)이 상기 상부 전극(TE)의 상면(TEU)보다 낮은 레벨에 위치함에 따라, 상기 제2 캡핑막(128)은, 상기 정보 저장 구조체들(DS) 사이에서 상기 기판(100)을 향하여 리세스된 제2 리세스 영역(128R)을 가질 수 있다. 이에 따라, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제2 캡핑막(128)은 요철 형상을 가질 수 있다.
도 13을 참조하면, 제1 예비 층간 절연막(131)이 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있다. 상기 제1 예비 층간 절연막(131)은 상기 제2 캡핑막(128)을 덮을 수 있다. 보다 상세하게, 상기 제1 예비 층간 절연막(131)은 상기 기판(100)의 상기 제1 영역(R1)의 상기 제2 캡핑막(128) 상에 형성되어, 상기 제2 리세스 영역(128R)을 채울 수 있다. 상기 제1 예비 층간 절연막(131)은 상기 제2 캡핑막(128)의 상기 측벽(126S)을 덮을 수 있고, 상기 기판(100)의 상기 제2 영역(R2)의 상기 제2 캡핑막(128)의 상면을 덮도록 형성될 수 있다. 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제1 예비 층간 절연막(131)의 상면은, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제1 예비 층간 절연막(131)의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 제1 예비 층간 절연막(131)은 원자층 증착 공정, 화학 기상 증착, 또는 물리 기상 증착 등을 수행하여 형성될 수 있다. 상기 제1 예비 층간 절연막(131)은 예를 들어, 산화물, 실리콘 산화물, 및 저유전(low-k) 물질 중에서 적어도 하나를 포함할 수 있다.
도 14를 참조하면, 상기 제1 예비 층간 절연막(131)의 일부가 식각되어, 층간 절연 패턴(132)이 형성될 수 있다. 상기 층간 절연 패턴(132)을 형성하는 것은, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제1 예비 층간 절연막(131)을 식각하는 것 및 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정에 의해, 상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제2 캡핑막(128)의 상면이 노출될 수 있다.
도 15를 참조하면, 절연막이 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮도록 형성될 수 있다. 상기 절연막은 상기 층간 절연 패턴(132) 및 상기 기판(100)의 상기 제1 영역(R1) 상의 제2 캡핑막(128)의 상기 노출된 상면 상에 형성될 수 있다. 상기 절연막은 상기 제1 예비 층간 절연막(131)과 동일한 물질을 포함할 수 있다. 이에 따라, 상기 절연막 및 상기 층간 절연 패턴(132)은 경계면 없이 서로 접하는 일체(one body)일 수 있다. 이하, 상기 절연막 및 상기 층간 절연 패턴(132)은 제2 예비 층간 절연막(133)으로 지칭될 수 있다. 보다 상세하게, 상기 제2 예비 층간 절연막(133)은 상기 기판(100)의 상기 제1 영역(R1)의 상기 제2 캡핑막(128)을 덮을 수 있고, 상기 제2 리세스 영역(128R)을 채우도록 형성될 수 있다. 상기 제2 예비 층간 절연막(133)은 원자층 증착 공정, 화학 기상 증착, 또는 물리 기상 증착 등을 수행하여 형성될 수 있다.
일부 실시예들에 따르면, 도 13 및 도 14에 도시된 바와는 다르게, 상기 제1 예비 층간 절연막(131) 및 상기 층간 절연 패턴(132)을 형성하는 공정이 생략될 수 있다. 이 경우, 도 12 및 도 15를 참조하면, 상기 제2 캡핑막(128)이 형성된 후, 상기 제2 예비 층간 절연막(133)이 바로 형성될 수 있다. 상기 제2 예비 층간 절연막(133)을 형성하는 것은 앞서 설명한 바와 실질적으로 동일하다.
도 16을 참조하면, 도전 콘택(142) 및 도전 패턴(144)이 상기 기판(100)의 제2 영역(R2) 상에 형성될 수 있다. 상기 도전 콘택(142) 및 상기 도전 패턴(144)은 상기 제2 예비 층간 절연막(133)을 관통할 수 있다. 상기 도전 콘택(142)은 상기 제2 캡핑막(128) 및 상기 제1 캡핑막(116)을 관통할 수 있고, 상기 하부 배선들(114) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 도전 콘택(142) 및 상기 도전 패턴(144)을 형성하는 것은, 상기 제2 예비 층간 절연막(133), 상기 제2 캡핑막(128), 및 상기 제1 캡핑막(116)을 관통하는 도전 콘택 홀을 형성하는 것, 상기 도전 콘택 홀을 도전막으로 채우는 것, 및 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제2 예비 층간 절연막(133)의 일부가 식각되어, 상기 상부 전극(TE) 상의 상기 제2 캡핑막(128)의 최상부면(128U)을 노출시키는 제3 층간 절연막(130)이 형성될 수 있다. 이에 더하여, 상기 평탄화 공정에 의해, 상기 제2 리세스 영역(128R) 내에 채워진 제2 예비 층간 절연막(133)의 일부가 잔존하여, 상기 제3 층간 절연막(130)이 형성될 수 있다. 이에 따라, 상기 제3 층간 절연막(130)의 상면은, 상기 상부 전극(TE) 상의 상기 제2 캡핑막(128)의 상기 최상부면(128U)과 실질적으로 공면(coplanar)을 이룰 수 있다.
다시 도 3을 참조하면, 상부 캡핑막(146) 및 제4 층간 절연막(150)이 상기 제3 층간 절연막(130) 상에 차례로 형성될 수 있다. 상기 상부 캡핑막(146) 및 상기 제4 층간 절연막(150)은 상기 기판(100)의 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮도록 형성될 수 있다. 상기 상부 캡핑막(146) 및 상기 제4 층간 절연막(150)은 원자층 증착 공정, 화학 기상 증착, 또는 물리 기상 증착 등을 수행하여 형성될 수 있다.
상기 기판(100)의 상기 제1 영역(R1) 상의 상기 제4 층간 절연막(150) 및 상기 상부 캡핑막(146)이 제1 식각 공정에 의해 패터닝될 수 있다. 상기 패터닝 공정에 의해 노출된 상기 제2 캡핑막(128)의 일부가 제2 식각 공정에 의해 식각되어, 제1 트렌치가 형성될 수 있다. 상기 제1 트렌치는 상기 상부 전극(TE)의 상면(TEU)을 노출시킬 수 있다. 상기 제1 식각 공정에 의해, 상기 기판(100)의 상기 제2 영역(R2) 상의 상기 제4 층간 절연막(150) 및 상기 상부 캡핑막(146)이 패터닝되어, 상기 도전 패턴(144)의 상면을 노출시키는 제2 트렌치가 형성될 수 있다.
제1 상부 배선(152) 및 제2 상부 배선(154)이 상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 형성될 수 있다. 상기 제1 상부 배선(152) 및 상기 제2 상부 배선(154)을 형성하는 것은, 상기 제1 트렌치 및 상기 제2 트렌치를 도전막으로 채우는 것, 및 상기 제4 층간 절연막(150)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 상부 배선(152) 및 상기 제2 상부 배선(154)의 상면들은 상기 제4 층간 절연막(150)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (10)
- 제1 영역 및 제2 영역을 포함하는 기판;
상기 기판 상의 제1 층간 절연막;
상기 제1 층간 절연막 상에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 제1 캡핑막;
상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 캡핑막 상에 배치되는 제2 층간 절연막;
상기 제2 층간 절연막 내에 배치되는 하부 전극 콘택;
상기 하부 전극 콘택 상의 자기터널접합 패턴; 및
상기 기판의 상기 제1 영역 상의 상기 제2 층간 절연막 상에 배치되고, 상기 기판의 상기 제2 영역 상의 상기 제1 캡핑막과 접촉하는 제2 캡핑막을 포함하는 자기 기억 소자. - 제1 항에 있어서,
상기 제1 캡핑막 및 상기 제2 캡핑막은 서로 동일한 물질 또는 동일한 유전 상수(k)를 갖는 물질을 포함하는 자기 기억 소자. - 제1 항에 있어서,
상기 기판의 상기 제1 영역 상의 상기 제1 캡핑막의 두께는, 상기 기판의 상기 제2 영역 상의 상기 제1 캡핑막 및 상기 제2 캡핑막의 총 두께의 30 % 내지 70 %인 자기 기억 소자. - 제1 항에 있어서,
상기 제2 층간 절연막 상에 배치되고, 상기 자기터널접합 패턴의 측면을 덮는 보호 절연막; 및
상기 기판의 상기 제1 영역 상에 제공되고, 상기 보호 절연막과 상기 제2 캡핑막 사이에 개재되는 매립 절연 패턴을 더 포함하는 자기 기억 소자. - 제1 영역 및 제2 영역을 포함하는 기판;
상기 기판 상에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 제1 층간 절연막;
상기 제1 층간 절연막 상의 제1 캡핑막;
상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 캡핑막 상에 배치되는 제2 층간 절연막;
상기 제2 층간 절연막을 관통하는 하부 전극 콘택;
상기 하부 전극 콘택 상의 자기터널접합 패턴;
상기 자기터널접합 패턴의 측면 및 상기 제2 층간 절연막을 덮는 보호 절연막;
상기 제1 캡핑막 상의 제2 캡핑막; 및
상기 기판의 상기 제1 영역 상에 제공되고, 상기 보호 절연막과 상기 제2 캡핑막 사이에 개재되는 매립 절연 패턴을 포함하되,
상기 기판의 상기 제2 영역에 인접한 상기 매립 절연 패턴의 측벽은 라운드진 자기 기억 소자. - 제5 항에 있어서,
상기 매립 절연 패턴의 상기 측벽은 상기 기판의 상기 제2 영역을 향하는 방향으로 내려가는 경사를 가지는 자기 기억 소자. - 제5 항에 있어서,
상기 자기터널접합 패턴의 상면 상의 상부 전극을 더 포함하되,
상기 매립 절연 패턴의 상면은 상기 상부 전극의 상기 상면보다 낮은 레벨에 위치하는 자기 기억 소자. - 제5 항에 있어서,
상기 제2 캡핑막 상에 배치되는 제3 층간 절연막을 더 포함하되,
상기 제3 층간 절연막은 상기 매립 절연 패턴의 유전 상수(k) 보다 더 낮은 유전 상수(k)를 갖는 물질을 포함하는 자기 기억 소자. - 제1 영역 및 제2 영역을 포함하는 기판;
상기 기판 상의 제1 층간 절연막;
상기 제1 층간 절연막 상의 캡핑막;
상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 층간 절연막 상에 배치되는 제2 층간 절연막;
상기 제2 층간 절연막 내에 배치되는 하부 전극 콘택들;
상기 하부 전극 콘택들 상의 정보 저장 구조체들, 상기 정보 저장 구조체들의 각각은, 상기 하부 전극 콘택 상에 차례로 적층된, 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함하고;
상기 제2 층간 절연막 상에 배치되고, 상기 정보 저장 구조체들의 측면을 덮는 보호 절연막;
상기 보호 절연막 상에 배치되고, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 상부 캡핑막;
상기 캡핑막 상의 제3 층간 절연막; 및
상기 상부 전극 상의 상부 배선을 포함하되,
상기 캡핑막은:
상기 제1 층간 절연막을 덮는 제1 부분; 및
상기 기판의 상기 제1 영역 상의 상기 보호 절연막 상에 배치되고, 상기 정보 저장 구조체들 사이에서 상기 기판을 향하여 리세스된 리세스 영역을 가지는 제2 부분을 포함하고,
상기 제3 층간 절연막은 상기 캡핑막의 상기 제2 부분의 상기 리세스 영역을 채우는 자기 기억 소자. - 제9 항에 있어서,
상기 보호 절연막과 상기 캡핑막의 상기 제2 부분 사이에 개재되는 매립 절연 패턴을 더 포함하되,
상기 캡핑막은 상기 매립 절연 패턴 및 상기 제3 층간 절연막과 다른 물질을 포함하는 자기 기억 소자.
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