KR20240023558A - 반도체 소자 - Google Patents

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KR20240023558A
KR20240023558A KR1020240017655A KR20240017655A KR20240023558A KR 20240023558 A KR20240023558 A KR 20240023558A KR 1020240017655 A KR1020240017655 A KR 1020240017655A KR 20240017655 A KR20240017655 A KR 20240017655A KR 20240023558 A KR20240023558 A KR 20240023558A
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류경훈
김준회
박준호
배병재
이길호
전지현
조현아
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로, 셀 영역을 포함하는 기판, 상기 셀 영역 상에 배치되며 상기 기판의 상면에 평행하는 제1 방향으로 서로 이격되는 자기 터널 접합 패턴을 포함하는 정보 저장 패턴들, 및 상기 셀 영역 상에 배치되며 상기 제1 방향으로 서로 이격되는 상기 정보 저장 패턴들 사이에 개재되는 셀 비아 콘택들을 포함하되, 상기 셀 비아 콘택들의 각각은 제1 부분; 상기 제1 부분 아래에 배치되는 제2 부분을 포함하고, 평면적 관점에서 상기 제1 부분은 원 형상이며, 상기 제2 부분은 상기 제1 부분과 다른 형상을 가진다.

Description

반도체 소자 {SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는 자기터널접합을 포함하는 반도체 소자에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업의 다양한 요구에 따라, 자기터널접합 패턴이 금속 배선들 사이에 배치된 임베디드 구조를 갖는 반도체 소자에 대한 다양한 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 제조 공정이 단순화되는 반도체 소자의 구조 및 그 제조 방법을 제공하는 것이다.
본 발명의 일부 실시예에 따른 반도체 소자는 셀 영역을 포함하는 기판, 상기 셀 영역 상에 배치되며 상기 기판의 상면에 평행하는 제1 방향으로 서로 이격되는 자기 터널 접합 패턴을 포함하는 정보 저장 패턴들, 및 상기 셀 영역 상에 배치되며 상기 제1 방향으로 서로 이격되는 상기 정보 저장 패턴들 사이에 개재되는 셀 비아 콘택들을 포함하되, 상기 셀 비아 콘택들의 각각은 제1 부분, 상기 제1 부분 아래에 배치되는 제2 부분을 포함하고, 평면적 관점에서 상기 제1 부분은 원 형상이며, 상기 제2 부분은 상기 제1 부분과 다른 형상을 가진다.
본 발명의 일부 실시예에 따른 반도체 소자의 제조 방법은 셀 영역, 및 주변 영역을 포함하는 기판의 상기 셀 영역 상에 자기 터널 접합 패턴들을 각각 포함하는 정보 저장 패턴들을 형성하는 것, 상기 정보 저장 패턴들은 상기 기판의 상면에 평행하고 서로 교차하는 제1 방향 및 제2 방향 사이의 제3 방향을 따라서 지그재그로 배치되고, 상기 셀 영역에 셀 절연막을 형성하는 것, 상기 셀 절연막은 상기 정보 저장 패턴들을 덮고, 상기 제1 방향으로 인접한 정보 저장 패턴들 사이의 보이드를 채우는 식각 보상층을 형성하는 것, 상기 식각 보상층은 상기 셀 절연막 상에 배치되고, 상기 주변 영역 상에 주변 절연막을 형성하는 것, 및 상기 셀 절연막을 관통하는 제1 개구부, 및 상기 주변 절연막을 관통하는 제2 개구부를 동시에 형성하는 것을 포함한다.
본 발명에 따른 반도체 소자는 셀 영역과 주변 영역 간 식각 속도 차이를 보상할 수 있는 물질이 삽입된 보이드를 이용하여 제조될 수 있다. 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 주변 영역을 동시에 패터닝 가능하게 하여, 공정 단계를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2b는 도 2a의 I-I'에 대응하는 단면도이다.
도 3은 본 발명의 다른 실시예들에 따른 반도체 소자의 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 5, 도 6b, 도 7b, 도 8, 도 9b, 도 10, 도 11, 도 12b 및 도 13b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 2a의 I-I'에 대응하는 단면도들이다.
도 6a, 도 7a, 도 9a, 도 12a 및 도 13a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 6b, 도 7b, 도 9b, 도 12b 및 도 13b에 대응하는 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 메모리 소자(ME) 및 선택 소자(SE)는 전기적으로 직렬로 서로 연결될 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있다. 선택 소자(SE)는 메모리 소자(ME)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다. 선택 소자(SE)는 일 예로 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터를 포함할 수 있다.
메모리 소자(ME)는 서로 이격된 자성 패턴들(MP1, MP2), 및 자성 패턴들(MP1, MP2) 사이의 터널 배리어 패턴(TBP)을 포함하는 자기터널접합 패턴(magnetic tunnel junction; MTJ)을 포함할 수 있다. 자성 패턴들(MP1, MP2) 중의 하나는 통상적인 사용 환경 아래에서 외부 자계(external magnetic field)에 상관없이 일 방향으로 고정된 자화 방향을 갖는 기준 자성 패턴일 수 있다. 자성 패턴들(MP1, MP2) 중 다른 하나는 외부 자계에 의해 자화 방향이 두 개의 안정된 자화 방향들 사이에서 변경되는 자유 자성 패턴일 수 있다. 자기터널접합 패턴(MTJ)의 전기적 저항은 기준 자성 패턴 및 자유 자성 패턴의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합 패턴(MTJ)의 전기적 저항은 자유 자성 패턴의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 메모리 소자(ME)는 기준 자성 패턴 및 자유 자성 패턴의 자화 방향들에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2b는 도 2a의 I-I'에 대응하는 단면도이다. 도 3은 본 발명의 다른 실시예들에 따른 반도체 소자의 평면도이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 2a 및 도 2b를 참조하면, 셀 영역(CR) 및 주변 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘저마늄(SiGe), 저마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 셀 영역(CR)은 도 1의 메모리 셀들(MC)이 제공되는 상기 기판(100)의 일 영역일 수 있고, 주변 영역(PR)은 메모리 셀들(MC)의 구동을 위한 주변 회로들이 제공되는 기판(100)의 다른 영역일 수 있다.
배선 구조체(102, 104)가 기판(100) 상에 배치될 수 있다. 배선 구조체(102, 104)는 기판(100)의 셀 영역(CR) 및 주변 영역(PR) 상에 배치될 수 있다. 배선 구조체(102, 104)는 기판(100)으로부터 수직적으로 이격된 배선 라인들(102), 및 상기 배선 라인들(102)에 연결된 배선 콘택들(104)을 포함할 수 있다. 배선 라인들(102)은 기판(100)의 상면(100U)에 수직한 방향을 따라 상기 기판(100)의 상면(100U)으로부터 이격될 수 있다. 배선 콘택들(104)은 기판(100)과 배선 라인들(102) 사이에 배치될 수 있다. 배선 라인들(102)의 각각은 배선 콘택들(104) 중 대응하는 하나를 통해 기판(100)에 전기적으로 연결될 수 있다. 배선 라인들(102) 및 배선 콘택들(104)은 금속(일 예로, 구리)를 포함할 수 있다.
선택 소자들(도 1의 SE)이 기판(100)의 셀 영역(CR) 상에 배치될 수 있고, 주변 회로들을 구성하는 주변 트랜지스터들이 기판(100)의 주변 영역(PR) 상에 배치될 수 있다. 선택 소자들 및 주변 트랜지스터들은 일 예로, 전계 효과 트랜지스터들일 수 있다. 배선 라인들(102)의 각각은 배선 콘택들(104) 중 대응하는 하나를 통해 선택 소자들 중 대응하는 하나의 일 단자(일 예로, 소스 단자, 드레인 단자, 또는 게이트 단자) 또는 주변 트랜지스터들의 일 단자(일 예로, 소스 단자, 드레인 단자 또는 게이트 단자)에 전기적으로 연결될 수 있다.
배선 절연막(110)이 기판(100) 상에 배치되어 배선 구조체(102, 104)를 덮을 수 있다. 배선 절연막(110)은 기판(100)의 셀 영역(CR) 상에 배치될 수 있고, 기판(100)의 주변 영역(PR) 상으로 연장될 수 있다. 배선 절연막(110)은 배선 라인들(102) 중 최상층의 배선 라인들(102)의 상면들을 노출할 수 있다. 일 예로, 배선 절연막(110)의 상면은 최상층의 배선 라인들(102)의 상면들과 실질적으로 공면을 이룰 수 있다. 배선 절연막(110)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 하부 절연막(120)이 배선 절연막(110) 상에 배치될 수 있고, 최상층의 배선 라인들(102)의 노출된 상면들을 덮을 수 있다. 제1 하부 절연막(120)은 셀 영역(CR) 상의 배선 절연막(110) 상에 배치될 수 있고, 주변 영역(PR) 상의 배선 절연막(110) 상으로 연장될 수 있다. 제1 하부 절연막(120)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제1 하부 절연막(120)은 배선 절연막(110) 및/또는 제2 하부 절연막(130)과 식각 선택성을 가질 수 있다. 일 예로 제1 하부 절연막(120)은 실리콘 질화물을 포함할 수 있으며, 배선 절연막(110) 및/또는 제2 하부 절연막(130)은 실리콘 산화물을 포함할 수 있다.
제2 하부 절연막(130)은 셀 영역(CR) 상의 제1 하부 절연막(120) 상에 배치될 수 있다. 즉 셀 영역(CR) 상에서 제1 하부 절연막(120)은 배선 절연막(110)과 제2 하부 절연막(130) 사이에 개재될 수 있다. 도시되지는 않았지만 다른 실시예들에서 제2 하부 절연막은 셀 영역(CR)을 거쳐 주변 영역(PR) 상의 제1 하부 절연막(120) 상으로 제1 방향(D1)을 따라 연장될 수 있다.
제2 하부 절연막(130)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제1 하부 절연막(120) 및 제2 하부 절연막(130)은 하부 절연막으로 지칭될 수 있다.
정보 저장 패턴들(DS)이 셀 영역(CR) 상의 제2 하부 절연막(130) 상에 배치될 수 있다. 정보 저장 패턴들(DS)은 기판(100)의 상면(100U)에 평행하고 서로 교차하는 제1 방향(D1) 및/또는 제2 방향(D2)으로 서로 이격될 수 있다. 셀 영역(CR) 상의 제2 하부 절연막(130)은 정보 저장 패턴들(DS) 사이에서 상기 기판(100)을 향하여 리세스된 상면(130RU)을 가질 수 있다.
하부 전극 콘택들(140)이 셀 영역(CR) 상의 제2 하부 절연막(130) 내에 배치될 수 있고, 제1 방향(D1) 및/또는 제2 방향(D2)으로 서로 이격될 수 있다. 하부 전극 콘택들(140)은 정보 저장 패턴들(DS) 중 대응하는 정보 저장 패턴들(DS) 아래에 각각 배치될 수 있고, 대응하는 정보 저장 패턴들(DS)에 각각 전기적으로 연결될 수 있다. 하부 전극 콘택들(140)은 더미 정보 저장 패턴들(DS_d) 중 대응하는 더미 정보 저장 패턴들(DS_d) 아래에 각각 배치될 수 있고, 대응하는 더미 정보 저장 패턴들(DS_d)에 각각 전기적으로 연결될 수 있다. 정보 저장 패턴들(DS) 사이에 더미 정보 저장 패턴들(DS_d)이 배치될 수 있다. 셀 영역(CR) 상에 배치되는 제1 방향(D1)으로 이격되는 정보 저장 패턴들(DS) 사이에 더미 정보 저장 패턴들(DS_d)은 개재될 수 있으며, 더미 정보 저장 패턴들(DS_d)은 제1 방향 및 제2 방향으로 이격되어 배치될 수 있다. 정보 저장 패턴들(DS) 및 더미 정보 저장 패턴들(DS_d)은 패턴들로 지칭될 수 있다.
하부 전극 콘택들(140)의 각각은 셀 영역(CR) 상의 제1 및 제2 하부 절연막들(120, 130)을 관통할 수 있고, 최상층의 배선 라인들(120) 중 대응하는 하나에 연결될 수 있다. 대응하는 정보 저장 패턴들(DS)의 각각은 하부 전극 콘택들(140)의 각각 및 대응하는 최상층의 배선 라인(102)을 통해 대응하는 선택 소자의 일 단자(일 예로, 드레인 단자)에 전기적으로 연결될 수 있다.
하부 전극 콘택들(140)의 상면들(140U)은 셀 영역(CR) 상의 제2 하부 절연막(130)의 리세스된 상면(130RU)보다 높은 높이에 위치할 수 있다. 하부 전극 콘택들(140)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 금속-반도체 화합물(ex, 금속 실리사이드), 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중 적어도 하나를 포함할 수 있다.
패턴들(DS, DS_d)의 각각은 제2 하부 절연막(130) 상에 제3 방향(D3)으로 차례로 적층된, 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)을 포함하는 구성을 의미할 수 있다. 자기터널접합 패턴(MTJ)은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다. 하부 전극 콘택들(140)의 각각은 대응하는 패턴들(DS, DS_d)의 각각의 하부 전극(BE)에 연결될 수 있다.
정보 저장 패턴들(DS)은 각각의 상부 전극(TE)이 대응하는 각각의 셀 도전 라인들(190)과 전기적으로 연결되며, 각각의 하부 전극(BE)이 대응하는 각각의 하부 전극 콘택들(140)과 전기적으로 연결되는 패턴들(DS, DS_d)을 의미할 수 있다. 도 2b를 참조하면, 더미 정보 저장 패턴들(DS_d)은 각각의 상부 전극(TE)이 대응하는 각각의 셀 도전 라인들(190)과 전기적으로 연결되지 않으며, 각각의 하부 전극(BE)이 대응하는 각각의 하부 전극 콘택들(140)과 전기적으로 연결되는 패턴들(DS, DS_d)을 의미할 수 있다. 도시되지는 않았으나 더미 정보 저장 패턴들(DS_d)은 각각의 상부 전극(TE)이 대응하는 각각의 셀 도전 라인들(190)과 전기적으로 연결되며, 각각의 하부 전극(BE)이 대응하는 각각의 하부 전극 콘택들(140)과 전기적으로 연결되지 않는 패턴들(DS, DS_d)을 의미할 수 있다. 도시되지는 않았으나 더미 정보 저장 패턴들(DS_d)은 각각의 상부 전극(TE)이 대응하는 각각의 셀 도전 라인들(190)과 전기적으로 연결되지 않으며, 각각의 하부 전극(BE)이 대응하는 각각의 하부 전극 콘택들(140)과 전기적으로 연결되지 않는 패턴들(DS, DS_d)을 의미할 수 있다.
자기터널접합 패턴(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 제1 자성 패턴(MP1)은 하부 전극(BE)과 터널 배리어 패턴(TBP) 사이에 배치될 수 있고, 제2 자성 패턴(MP2)은 상부 전극(TE)과 터널 배리어 패턴(TBP) 사이에 배치될 수 있다. 하부 전극(BE)은, 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상부 전극(TE)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 자성 패턴(MP1)은 일 방향으로 고정된 자화방향(MD1)을 갖는 기준층일 수 있고, 제2 자성 패턴(MP2)은 제1 자성 패턴(MP1)의 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 갖는 자유층일 수 있다. 도 4a 및 도 4b는 각각 제2 자성 패턴(MP2)이 자유층인 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 4a 및 도 4b에 도시된 바와 달리, 제1 자성 패턴(MP1)이 자유층이고 제2 자성 패턴(MP2)이 기준층일 수도 있다.
도 4a를 참조하면 일 예로 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)은 터널 배리어 패턴(TBP)와 제2 자성 패턴(MP2)의 계면에 수직할 수 있다. 이 경우, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 내재적 수직 자성 물질 및 외인성 수직 자성 물질 중 적어도 하나를 포함할 수 있다. 내재적 수직 자성 물질은 외부적 요인이 없는 경우에도 수직 자화 특성을 갖는 물질을 포함할 수 있다. 내재적 수직 자성 물질은 i) 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), ii) L10 구조를 갖는 수직 자성 물질, iii) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 ⅳ) 수직 자성 구조체 중 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 외인성 수직 자성 물질은, 내재적 수평 자화 특성을 가지나 외부적 요인에 의해 수직 자화 특성을 갖는 물질을 포함할 수 있다. 일 예로, 외인성 수직 자성 물질은, 제1 자성 패턴(MP1)(또는, 제2 자성 패턴(MP2))과 터널 배리어 패턴(TBP)의 접합에 의해 유도되는 자기 이방성에 의해 수직 자화 특성을 가질 수 있다. 외인성 수직 자성 물질은, 일 예로, CoFeB를 포함할 수 있다.
도 4b를 참조하면, 다른 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)은 터널 배리어 패턴(TBP)와 제2 자성 패턴(MP2)의 계면에 평행할 수 있다. 이 경우, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 강자성 물질을 포함할 수 있다. 제1 자성 패턴(MP1)은 제1 자성 패턴(MP1) 내 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 Co를 포함하는 호이슬러 합금을 포함할 수도 있다. 터널 배리어 패턴(TBP)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
도 2a 및 도 2b를 다시 참조하면, 캐핑 절연막(150)이 셀 영역(CR) 상의 제2 하부 절연막(130) 상에 배치될 수 있다. 캐핑 절연막(150)은 정보 저장 패턴들(DS)의 각각의 측면, 및 셀 영역(CR) 상의 제2 하부 절연막(130)의 리세스된 상면(130RU)을 컨포멀하게 덮을 수 있다. 캐핑 절연막(150)은 평면에서 볼 때 정보 저장 패턴들(DS)의 각각의 측면을 둘러쌀 수 있다. 캐핑 절연막(150)은 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)의 측면들을 컨포멀하게 덮을 수 있다. 캐핑 절연막(150)은 평면에서 볼 때 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)의 상기 측면들을 둘러쌀 수 있다. 캐핑 절연막(150)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
셀 절연막(160)이 셀 영역(CR) 상의 제2 하부 절연막(130) 상에 배치될 수 있고, 정보 저장 패턴들(DS)을 덮을 수 있다. 셀 절연막(160)은 정보 저장 패턴들(DS) 사이의 공간을 채울 수 있다. 캐핑 절연막(150)은 정보 저장 패턴들(DS)의 각각의 측면과 셀 절연막(160) 사이에 개재될 수 있고, 셀 영역(CR) 상의 제2 하부 절연막(130)의 리세스된 상면(130RU)과 셀 절연막(160) 사이로 연장될 수 있다. 셀 절연막(160)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 일 예로, 셀 절연막(160)은 Tetra-ethyl ortho-silicate(TEOS) 산화물을 포함할 수 있다.
상부 절연막(170)은 셀 영역(CR) 상의 셀 절연막(160) 상에 배치될 수 있다. 상부 절연막(170)은 셀 절연막(160)의 측면(160S)을 컨포멀하게 덮으며 기판(100)의 주변 영역(PR) 상으로 연장될 수 있다. 상부 절연막(170)은 주변 영역(PR) 상에서 제1 하부 절연막(120) 상에 배치될 수 있다. 도시되지는 않았지만 다른 실시예들에서 상부 절연막(170)은 셀 영역(CR) 상의 셀 절연막(160) 상에서만 배치될 수 있으며, 기판(100)의 주변 영역(PR) 상으로 연장되지 않을 수 있다.
상부 절연막(170)은 셀 절연막(160)과 식각 선택성을 가질 수 있으며, 셀 절연막(160)과 다른 물질을 포함할 수 있다. 일 예로, 상부 절연막(170)은 실리콘 질화물(일 예로, SiCN)을 포함할 수 있으며 셀 절연막(160)은 실리콘 산화물을 포함할 수 있다.
주변 절연막(180)이 주변 영역(PR) 상의 상부 절연막(170) 상에 배치될 수 있다. 주변 절연막(180)은 상부 절연막(170)의 측면(170S)과 접촉할 수 있다. 도시되지는 않았지만 주변 영역(PR) 상에 상부 절연막(170)이 배치되지 않는 경우 주변 절연막(180)은 주변 영역 상의 제1 하부 절연막(120) 상에 배치될 수 있다. 주변 절연막(180)은 셀 절연막(160)의 측면(160S), 캐핑 절연막(150)의 측면 및 제2 하부 절연막(130)의 측면과 접촉할 수 있다.
주변 절연막(180)의 상면(180U)은 상부 절연막(170)의 상면(170U)과 동일한 높이에 위치할 수 있다. 주변 절연막(180)의 상면(180U)은 상부 절연막(170)의 상면(170U)과 실질적으로 공면을 이룰 수 있다.
주변 절연막(180)은 셀 절연막(160)과 다른 물질을 포함할 수 있다. 주변 절연막(180)은 셀 절연막(160)보다 유전상수(k)가 작은 절연 물질을 포함할 수 있다. 주변 절연막(180)은 상부 절연막(170)과 다른 물질을 포함할 수 있고, 상부 절연막(170)보다 유전상수(k)가 작은 절연 물질을 포함할 수 있다. 상기 주변 절연막(180)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 일 예로, 상기 주변 절연막(180)은 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있고, 일 예로, 다공성 SiOC를 포함할 수 있다.
층간 절연막(230)은 셀 영역(CR) 상에서 상부 절연막(170) 상에, 및 주변 영역(PR) 상에서 주변 절연막(180) 상에 배치될 수 있다. 상기 층간 절연막(230)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
셀 도전 라인들(190)이 셀 영역(CR) 상에 배치될 수 있다. 셀 도전 라인들(190)은 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)으로 서로 이격될 수 있다. 셀 도전 라인들(190)의 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 셀 도전 라인들(190)의 각각은 정보 저장 패턴들(DS) 중, 제1 방향(D1)으로 서로 이격된 대응하는 정보 저장 패턴들(DS)에 전기적으로 연결될 수 있다. 도시되지는 않았지만, 셀 도전 라인들(190)의 각각은 더미 정보 저장 패턴들(DS_d) 중 하기 설명할 셀 비아 콘택들(200)과 제1 방향(D1)으로 인접한 대응하는 정보 저장 패턴들(DS_d)에 전기적으로 연결될 수 있다. 정보 저장 패턴들(DS) 중, 제1 방향(D1)으로 서로 이격된 정보 저장 패턴들(DS)은 셀 도전 라인들(190)에 각각 전기적으로 연결될 수 있다. 도시되지는 않았지만, 더미 정보 저장 패턴들(DS_d) 중, 제1 방향(D1)으로 서로 이격된 더미 정보 저장 패턴들(DS_d)은 셀 도전 라인들(190)에 각각 전기적으로 연결될 수 있다.
셀 도전 라인들(190)의 각각은 상부 절연막(170)을 관통하여 제1 방향(D1)으로 서로 이격된 대응하는 정보 저장 패턴들(DS)에 연결될 수 있다. 셀 도전 라인들(190)의 각각의 하면(190L)은 제1 방향(D1)으로 서로 이격된 대응하는 정보 저장 패턴들(DS)과 접촉할 수 있고, 제1 방향(D1)으로 서로 이격된 대응하는 정보 저장 패턴들(DS)의 각각의 상부 전극(TE)과 접촉할 수 있다. 셀 도전 라인들(190)은 도전 물질을 포함할 수 있고, 일 예로, 금속(일 예로, 구리)를 포함할 수 있다.
셀 비아 콘택들(200)이 상기 셀 영역(CR) 상에 그리고 상기 셀 도전 라인들(190) 사이에 배치될 수 있다. 셀 비아 콘택들(200)은 워드 라인(WL) 별로 반복적으로 형성될 수 있다. 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되는 정보 저장 패턴들(DS)에 있어서, 제1 방향(D1)으로 이격되는 정보 저장 패턴들(DS) 사이에 더미 정보 저장 패턴들(DS_d)이 개재될 수 있다. 더미 정보 저장 패턴들(DS_d)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있으며, 셀 비아 콘택들(200)은 제1 방향(D1) 및 제2 방향(D2)으로 이격된 더미 정보 저장 패턴들(DS_d) 사이에 개재될 수 있다. 셀 비아 콘택들(200)의 각각은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 더미 정보 저장 패턴들(DS_d) 각각과 서로 인접할 수 있다. 즉 본 발명에 따른 반도체 소자는 평면적 관점에서 제1 방향(D1) 및 제2 방향(D2)으로 더미 정보 저장 패턴들(DS_d) 중 하나, 셀 비아 콘택들(200) 중 어느 하나, 및 더미 정보 저장 패턴들(DS_d) 중 하나가 교대로 배치될 수 있다.
셀 비아 콘택들(200)은 제1 부분(200A), 제2 부분(200B) 및 제3 부분(200C)를 포함할 수 있다. 제1 부분(200A) 아래에 제2 부분(200B)이 배치될 수 있다. 즉 제2 부분(200B) 상에 제1 부분(200A)이 배치될 수 있다. 제2 부분(200B) 아래에 제3 부분(200C)이 배치될 수 있다. 즉 제3 부분(200C) 상에 제2 부분(200B)이 배치될 수 있다. 제1 부분(200A) 및 제2 부분(200B)은 층간 절연막(230) 전부, 상부 절연막(170) 전부 및 셀 절연막(160) 상부를 관통할 수 있다. 제1 부분(200A)은 층간 절연막(230) 전부 및 상부 절연막(170) 상부를 관통할 수 있으며, 제2 부분(200B)은 상부 절연막(170) 하부 및 셀 절연막(160) 상부를 관통할 수 있다. 제3 부분(200C)는 셀 절연막(160) 하부, 캐핑 절연막(150) 전부, 제2 하부 절연막(130) 전부 및 제1 하부 절연막(120) 전부를 관통할 수 있다.
제1 부분(200A)의 상면(200AU)은 층간 절연막(230)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 부분(200B)의 상면(200BU)은 상부 절연막(170) 상에 배치될 수 있다. 제3 부분(200C)의 상면(200CU)는 셀 절연막(160) 상에 배치될 수 있다.
제1 부분(200A)의 제1 방향(D1)으로의 폭은 제2 부분(200B)의 제1 방향(D1)으로의 폭보다 클 수 있다. 제2 부분(200B)의 제1 방향(D1)으로의 폭은 제3 부분(200C)의 제1 방향(D1)으로의 폭보다 클 수 있다. 제1 부분(200A)의 제2 방향(D2)으로의 폭은 제2 부분(200B)의 제2 방향(D2)으로의 폭보다 클 수 있다. 제2 부분(200B)의 제2 방향(D2)으로의 폭은 제3 부분(200C)의 제2 방향(D2)으로의 폭보다 클 수 있다.
평면적 관점에서 제1 부분(200A)의 상면(200AU) 및/또는 제2 부분(200B)의 상면(200BU)은 원형 또는 타원형의 형상을 나타낼 수 있다. 도 2a를 참조하면 일부 실시예에서, 평면적 관점에서 제3 부분(200C)의 상면(200CU)는 제1 부분(200A) 및/또는 제2 부분(200B)과는 다른 형상을 가질 수 있다. 제3 부분(200C)의 상면(200CU)은 다각형의 형상을 나타낼 수 있다. 평면적 관점에서 제3 부분(200C)의 상면(200CU)는 사각형의 형상을 나타낼 수 있으며, 제1 방향(D1) 및 제2 방향(D2)과 평행한 직사각형의 형상을 나타낼 수 있다.
제3 부분(200C)의 제1 방향(D1) 및 제2 방향(D2)으로의 폭은 제1 방향(D1) 및 제2 방향(D2)과 수직인 제3 방향(D3)을 따라 기판(100)과 가까워질수록 좁아질 수 있다.
제3 부분(200C)은 최상층의 배선 라인들(102)의 상면과 전기적으로 연결될 수 있다. 제3 부분(200C)은 최상층의 배선 라인들(102)의 상면과 접촉할 수 있다.
주변 도전 라인들(210)이 상기 주변 영역(PR) 상에서 상기 주변 절연막(180) 상에 및 층간 절연막(230) 내에 배치될 수 있다. 주변 도전 라인들(210)의 상면들(210U)은 층간 절연막(230)에 의해 덮이지 않고 노출될 수 있다.
주변 도전 콘택들(220)이 주변 영역(PR) 상에서 주변 도전 라인들(210) 아래에 배치될 수 있다. 주변 도전 콘택들(220)은 주변 도전 라인들(210)에 전기적으로 연결될 수 있다. 주변 도전 콘택들(220) 각각은 주변 도전 라인들(210) 중 대응하는 주변 도전 라인(210) 각각과 경계면 없이 접촉할 수 있다. 주변 도전 콘택들(220) 각각은 상부 절연막(170) 전부, 제1 하부 절연막(120) 전부 및 주변 절연막(180)의 하부를 관통할 수 있다. 도시되지는 않았지만 주변 영역(PR) 상에 상부 절연막(170)이 배치되지 않는 경우, 주변 도전 콘택들(220) 각각은 제1 하부 절연막(120) 전부 및 주변 절연막(180)의 하부를 관통할 수 있다. 주변 도전 라인들(210)의 상면(210U)은 층간 절연막(230)의 상면과 실질적으로 공면을 이룰 수 있다. 주변 도전 콘택들(220)의 상면은 주변 절연막(180) 내에 배치될 수 있다.
주변 도전 콘택들(220) 각각은 최상층의 배선 라인들(102) 중 대응하는 하나에 전기적으로 연결될 수 있다. 주변 도전 라인들(210)의 각각은 대응하는 주변 도전 콘택들(220) 및 대응하는 최상층의 배선 라인들(102)을 통해 대응하는 주변 트랜지스터의 일 단자(일 예로, 소스 단자, 드레인 단자 또는 게이트 단자)에 전기적으로 연결될 수 있다.
주변 도전 라인들(210) 및 주변 도전 콘택들(220)은 도전 물질을 포함할 수 있고, 일 예로 금속(일 예로, 구리)를 포함할 수 있다. 셀 비아 콘택들(200), 주변 도전 라인들(210) 및 주변 도전 콘택들(220)은 서로 동일한 물질을 포함할 수 있다.
도 3을 참조하면 다른 실시예들에서 평면적 관점에서 제3 부분(200C)은 제1 방향 및 제2 방향으로 인접한 더미 정보 저장 패턴들을 마주하며 리세스된 형상을 나타낼 수 있다.
도 5, 도 6b, 도 7b, 도 8, 도 9b, 도 10, 도 11, 도 12b 및 도 13b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 2a의 I-I'에 대응하는 단면도들이다. 도 6a, 도 7a, 도 9a, 도 12a 및 도 13a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 6b, 도 7b, 도 9b, 도 12b 및 도 13b에 대응하는 평면도들이다.
도 5를 참조하면, 셀 영역(CR) 및 주변 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 선택 소자들(도 1의 SE) 및 주변 트랜지스터들이 기판(100) 상에 형성될 수 있고, 선택 소자들 및 주변 트랜지스터들 상에 배선 구조체(102, 104)가 형성될 수 있다. 배선 구조체(102, 104)는 기판(100)으로부터 수직적으로 (일 예로, 제3 방향(D3)으로) 이격된 배선 라인들(102), 및 배선 라인들(102)에 연결된 배선 콘택들(104)을 포함할 수 있다. 배선 라인들(102)의 각각은 배선 콘택들(104) 중 대응하는 하나를 통해 선택 소자들 중 대응하는 하나의 일 단자(일 예로, 소스 단자, 드레인 단자, 또는 게이트 단자) 또는 주변 트랜지스터들의 일 단자(일 예로, 소스 단자, 드레인 단자 또는 게이트 단자)에 전기적으로 연결될 수 있다.
배선 절연막(110)이 상기 기판(100) 상에 형성될 수 있고, 배선 구조체(102, 104)를 덮을 수 있다. 배선 절연막(110)은 배선 라인들(102) 중 최상층의 배선 라인들(102)의 상면들을 노출할 수 있다.
제1 하부 절연막(120)이 배선 절연막(110) 상에 형성될 수 있고, 최상층의 배선 라인들(102)의 노출된 상면들을 덮을 수 있다. 제1 하부 절연막(120)은 셀 영역(CR) 상의 배선 절연막(110) 상에 형성될 수 있고, 주변 영역(PR) 상의 배선 절연막(110) 상으로 연장될 수 있다.
제2 하부 절연막(130)은 셀 영역(CR) 상의 제1 하부 절연막(120) 상에 형성될 수 있다. 제1 하부 절연막(120)은 셀 영역(CR) 상에서 배선 절연막(110)과 제2 하부 절연막(130) 사이에 개재될 수 있다.
하부 전극 콘택들(140)이 제2 하부 절연막(130) 내에 형성될 수 있다. 하부 전극 콘택들(140)의 각각은 셀 영역(CR) 상의 제1 및 제2 하부 절연막들(120, 130)을 관통할 수 있고, 최상층의 배선 라인들(120) 중 하나에 전기적으로 연결될 수 있다. 하부 전극 콘택들(140)을 형성하는 것은, 일 예로, 셀 영역(CR) 상의 제1 및 제2 하부 절연막들(120, 130)을 관통하는 하부 콘택 홀들을 형성하는 것, 제2 하부 절연막(130) 상에 하부 콘택 홀들을 채우는 하부 콘택막을 형성하는 것, 및 제2 하부 절연막(130)의 상면이 노출될 때까지 하부 콘택막을 평탄화하는 것을 포함할 수 있다. 평탄화 공정에 의해, 하부 전극 콘택들(140)은 하부 콘택 홀들 내에 각각 국소적으로 형성될 수 있다.
정보 저장 패턴들(DS)이 셀 영역(CR) 상의 제2 하부 절연막(130) 상에 형성될 수 있다. 하부 전극 콘택들(140)은 정보 저장 패턴들(DS) 중 대응하는 정보 저장 패턴들(DS) 아래에 각각 형성될 수 있고, 대응하는 정보 저장 패턴들(DS)에 각각 전기적으로 연결될 수 있다.
제1 방향(D1)으로 이격된 정보 저장 패턴들(DS) 사이에 상기 하부 전극 콘택들(140)에 연결되지 않은 더미 정보 저장 패턴들(DS_d)이 형성될 수 있다. 정보 저장 패턴들(DS) 및 더미 정보 저장 패턴들(DS_d) 각각은 대응되는 최상층의 배선 라인들(102) 각각에 수직적으로(일 예로, 제3 방향(D3)으로) 이격된 위치에 형성될 수 있다. 최상층의 배선 라인들(102) 각각에 수직적으로 이격된 위치에는 정보 저장 패턴들(DS) 각각 또는 더미 정보 저장 패턴들(DS_d) 각각이 형성될 수 있거나, 형성되지 않을 수 있다.
제1 방향(D1)으로 피치가 d인 패턴들(DS, DS_d)이 형성될 수 있다. 상기 패턴들(DS, DS_d) 사이에 부재된 부분이 있을 수 있다. 즉 부재된 부분을 사이에 두고, 인접한 패턴들(DS, DS_d) 사이의 피치는 2d일 수 있다. 부재된 부분을 사이에 두고 인접한 패턴들(DS, DS_d)은 각각 더미 정보 저장 패턴들(DS_d)일 수 있다.
정보 저장 패턴들(DS) 및 더미 정보 저장 패턴들(DS_d)의 각각은 제2 하부 절연막(130) 상에 차례로 적층된, 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 자기터널접합 패턴(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 제1 자성 패턴(MP1)은 하부 전극(BE)과 터널 배리어 패턴(TBP) 사이에 형성될 수 있고, 제2 자성 패턴(MP2)은 상부 전극(TE)과 터널 배리어 패턴(TBP) 사이에 형성될 수 있다. 정보 저장 패턴들(DS) 및 더미 정보 저장 패턴들(DS_d)을 형성하는 것은, 일 예로, 제2 하부 절연막(130) 상에 하부 전극막 및 자기터널접합 막을 차례로 형성하는 것, 자기터널접합 막 상에 도전성 마스크 패턴을 형성하는 것, 및 도전성 마스크 패턴을 식각 마스크로 이용하여, 자기터널접합 막 및 하부 전극막을 차례로 식각하는 것을 포함할 수 있다. 자기터널접합 막은 하부 전극막 상에 차례로 적층되는 제1 자성막, 터널 배리어막, 및 제2 자성막을 포함할 수 있다. 자기터널접합 막 및 하부 전극막은 일 예로, 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
자기터널접합 막 및 하부 전극막이 식각됨에 따라, 자기터널접합 패턴(MTJ) 및 하부 전극(BE)이 각각 형성될 수 있다. 자기터널접합 막을 식각하는 것은 도전성 마스크 패턴을 식각 마스크로 이용하여 제2 자성막, 터널 배리어막, 및 제1 자성막을 순차로 식각하는 것을 포함할 수 있다. 제2 자성막, 터널 배리어막, 및 제1 자성막이 식각되어 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP), 및 제1 자성 패턴(MP1)이 각각 형성될 수 있다. 자기터널접합 막 및 하부 전극막의 식각 후 자기터널접합 패턴(MTJ) 상에 남은 도전성 마스크 패턴의 잔부는 상부 전극(TE)으로 지칭될 수 있다.
상기 자기터널접합 막 및 상기 하부 전극막을 식각하는 식각 공정은, 일 예로, 이온 빔을 이용한 이온 빔 식각 공정일 수 있다. 이온 빔은 불활성 이온을 포함할 수 있다. 식각 공정에 의해, 정보 저장 패턴들(DS) 사이의 제2 하부 절연막(130)의 상부가 리세스될 수 있다. 이에 따라, 셀 영역(CR) 상의 제2 하부 절연막(130)은 기판(100)을 향하여 리세스된 상면(130RU)을 가질 수 있다. 제2 하부 절연막(130)의 리세스된 상면(130RU)은 하부 전극 콘택들(140)의 상면들(140U)보다 낮은 높이에 위치할 수 있다.
캐핑 절연막(150)이 셀 영역(CR) 상의 제2 하부 절연막(130) 상에 형성될 수 있고, 정보 저장 패턴들(DS)의 각각의 상면 및 측면을 컨포멀하게 덮을 수 있다. 캐핑 절연막(150)은 셀 영역(CR) 상의 제2 하부 절연막(130)의 리세스된 상면(130RU)을 컨포멀하게 덮을 수 있고, 주변 영역(PR) 상의 제2 하부 절연막(130)의 상면(130U) 상으로 연장될 수 있다.
도 6a 및 도 6b을 참조하면, 셀 절연막(160)이 캐핑 절연막(150) 상에 형성될 수 있다. 셀 절연막(160)은 셀 영역(CR) 상의 캐핑 절연막(150) 상에 형성되어 정보 저장 패턴들(DS)을 덮을 수 있고, 정보 저장 패턴들(DS) 사이의 공간을 채울 수 있다. 셀 절연막(160)은 주변 영역(PR) 상의 캐핑 절연막(150) 상으로 연장될 수 있다. 셀 절연막(160)은 ALD(Atomic Layer Decomposition) 공정을 이용하여 형성될 수 있다.
셀 절연막(160)은 인접한 거리가 d인 패턴들(DS, DS_d) 사이의 공간 및 인접한 거리가 2d인 패턴들(DS, DS_d) 사이의 공간을 덮을 수 있다. 인접한 거리가 2d인 패턴들(DS, DS_d) 사이의 공간에 셀 절연막(160)으로 인해 보이드(A)가 형성될 수 있다. 인접한 거리가 d인 패턴들(DS, DS_d) 사이의 공간에는 보이드가 생성될 수 없을 정도로 d의 길이가 작을 수 있다. 또는 인접한 거리가 d인 패턴들(DS, DS_d) 사이의 공간에 보이드가 생성될 수 있으나 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭 및/또는 제3 방향(D3)으로의 깊이가 보이드(A)보다 좁을 수 있다. 보이드(A)는 평면적 관점에서 제1 방향(D1)으로 인접한 더미 정보 저장 패턴들을 마주하며 리세스된 형상을 나타낼 수 있다.
도 7a 및 도 7b를 참조하면, 보이드(A)가 확장될 수 있다. 보이드(A)는 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 넓어질 수 있으며, 및/또는 제3 방향(D3)으로의 깊이가 깊어질 수 있다. 셀 절연막(160)의 제3 방향(D3)으로의 높이는 셀 영역(CR) 및 주변 영역(PR)에서 모두 낮아질 수 있다. 제2 보이드(B)가 형성되고, 셀 절연막(160)의 높이가 낮아지는 것은 평탄화 공정을 통해 이루어질 수 있으며, 평탄화 공정은 에치백 공정을 이용하여 수행될 수 있다.
도 8을 참조하면, 식각보상층(SOH)이 셀 절연막(160) 상에 형성될 수 있다. 상기 식각보상층은 식각보상 물질을 셀 절연막(160) 상에 스핀 코팅하는 방식을 이용하여 형성될 수 있다. 그 결과 식각보상층(SOH)은 셀 절연막(160)을 덮을 수 있다. 식각보상층(SOH)은 보이드(A)를 채울 수 있다. 식각보상층(SOH)은 그 상면이 제1 방향(D1) 및 제2 방향(D2)와 평행할 수 있다. 상기 식각보상 물질은 SOH(Spin on hardmask) 물질을 포함할 수 있으며, SOH 물질로는 탄소 함량이 80% 이상인 고분자가 바람직하다. 상기 SOH 물질은 일 예로, 폴리에틸렌, 폴리아크릴레이트, 폴리스티렌, 폴리에스터, 폴리아미드, Cresol Novolac 에폭시 레진 및 폴리하이드록시스티렌에서 선택되는 1종 이상일 수 있으나, 이에 한정되지 않는다.
도 9a 및 9b를 참조하면, 셀 영역(CR) 상에서 식각보상층(SOH)의 일부, 셀 절연막(160)의 일부, 캐핑 절연막(150)의 일부 및 상부 전극(TE)의 일부가 식각될 수 있다. 셀 영역(CR) 상에서 상부 전극(TE) 및 캐핑 절연막(150)이 노출될 수 있다. 상부 전극(TE) 및 캐핑 절연막(150)이 노출되는 것은, 평탄화 공정을 이용하여 수행될 수 있으며, 평탄화 공정은 에치백 공정을 이용하여 수행될 수 있다. 일부 실시예에서, 주변 영역(PR) 상에서 식각보상층(SOH)의 전부, 셀 절연막(160)의 전부 및 제2 하부 절연막(130)의 전부가 식각될 수 있다. 이 경우 제1 하부 절연막(120)이 노출될 수 있다. 일부 실시예에서, 주변 영역(PR) 상에서 식각보상층(SOH)의 전부, 셀 절연막(160)의 전부 및 제2 하부 절연막(130)의 일부가 식각될 수 있다. 이 경우, 제2 하부 절연막(130)이 노출될 수 있다. 즉 평탄화 공정으로 주변 영역(PR)에 제2 하부 절연막(130)이 남아있지 않을 수 있거나, 셀 영역(CR)의 제2 하부 절연막(130)의 제3 방향(D3)으로의 두께보다 낮은 두께로 남아있을 수 있다.
식각을 통해 보이드(A)가 노출될 수 있으며, 보이드(A)에는 식각보상물질(SOH)이 남아 있을 수 있다. 평탄화 공정을 거친 후, 셀 영역(CR)의 상부에는 상부 전극(TE)의 상면, 캐핑 절연막(150)의 상면, 셀 절연막(160)의 상면, 식각보상층(SOH)의 상면이 노출될 수 있다.
도 10을 참조하면, 상부 절연막(170)이 형성될 수 있다. 셀 영역(CR) 상에서 상부 절연막(170)은 상부 전극(TE)의 상면, 캐핑 절연막(150)의 상면, 셀 절연막(160)의 상면, 보이드(A)의 상면을 컨포멀하게 덮을 수 있다. 상부 절연막(170)은 제1 방향으로 셀 영역(CR)을 거쳐 셀 절연막(160)의 측면, 캐핑 절연막(150)의 측면, 제2 하부 절연막(130)의 측면을 지나 주변 영역(PR)으로 연장될 수 있다.
주변 영역(PR) 상에서 상부 절연막(170)은 제1 하부 절연막(120) 상에 배치될 수 있다. 도시되지는 않았지만 주변 영역(PR) 상에 제2 하부 절연막(130)이 남아 있는 경우 주변 영역(PR) 상에서 상부 절연막(170)은 제2 하부 절연막(130) 상에 형성될 수 있다. 다만 이 경우 주변 영역(PR) 상에서 제2 하부 절연막(130)을 제거할 필요가 있을 수 있고 이 때 주변 영역(PR) 상에서 상부 절연막(170)이 함께 제거될 수 있다. 즉 주변 영역(PR) 상에 제2 하부 절연막(130)이 남아 있는 경우 식각 공정에 의해 상부 절연막(170) 및 제2 하부 절연막(130)을 제거할 수 있다. 주변 영역(PR) 상에는 제1 하부 절연막(120)만이 배치될 수 있다. 상기 상부 절연막(170) 및 제2 하부 절연막(130)의 제거는 식각 공정을 통해 수행될 수 있다. 상기 식각 공정은 일 예로 주변 영역(PR)을 정의하는 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 상부 절연막(170) 및 제2 하부 절연막(130)을 식각하는 것을 포함할 수 있다. 식각 공정을 거친 후 주변 영역(PR) 상부에는 제1 하부 절연막(120)이 노출될 수 있으며, 셀 영역(CR)과 주변 영역(PR)의 경계에는 셀 절연막(160)의 측면, 캐핑 절연막(150)의 측면 및 제2 하부 절연막(130)의 측면이 노출될 수 있다.
도 11을 참조하면, 주변 절연막(180)이 주변 영역(PR) 상에서 형성될 수 있으며, 층간 절연막(230)이 셀 영역(CR) 및 주변 영역(PR) 상에서 형성될 수 있다. 주변 절연막(180)은 상부 절연막(170) 상에 배치될 수 있다. 주변 절연막(180)의 측면은 상부 절연막(170)의 측면과 인접할 수 있다. 도시되지는 않았지만 주변 영역(PR)에서 제1 하부 절연막(120)만 형성되는 경우 제1 하부 절연막(120) 상에 주변 절연막(180)이 배치될 수 있다. 주변 절연막(180)의 측면은 셀 절연막(160)의 측면, 캐핑 절연막(150)의 측면 및 제2 하부 절연막(130)의 측면과 인접할 수 있다.
주변 영역(PR) 상의 주변 절연막(180)의 상면은 셀 영역(CR) 상의 상부 절연막(170)의 상면과 공면을 이룰 수 있다. 주변 절연막(180)의 상면과 상부 절연막(170)의 상면 상에 층간 절연막(230)이 형성될 수 있다. 층간 절연막(230)은 셀 영역(CR) 상에서 상부 절연막(170) 상에 형성될 수 있으며, 주변 영역(PR) 상에서 주변 절연막(180) 상에 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 제2 개구부 (402)는 층간 절연막(230) 전부, 상부 절연막(170) 전부 및 셀 절연막(160)의 상부를 관통할 수 있다. 제2 개구부 (402)를 통해 보이드(A)의 상부가 식각되며 식각보상물질(SOH)이 제거된, 제1 개구부(401)가 노출될 수 있으며, 제2 개구부 (402) 및 제1 개구부(401)를 통해 셀 절연막(160)이 노출될 수 있다. 제3 개구부(403)는 층간 절연막(230) 내 및 주변 절연막(180) 상에 형성될 수 있다.
제2 개구부(402)를 형성하는 것은 일 예로, 층간 절연막(230) 상에 제1 마스크(310) 및 제2 마스크(320)를 형성하는 것, 제2 마스크(320) 상에 포토레지스트 패턴을 형성하는 것, 포토레지스트 패턴을 식각 마스크로 제2 마스크(320) 일부, 층간 절연막(230) 전부, 상부 절연막(170) 전부 및 셀 절연막(160)의 상부를 식각하는 것을 포함할 수 있다. 셀 절연막(160)의 상부가 식각되며, 보이드(A)의 상부가 식각될 수 있다.
제3 개구부(403)를 형성하는 것은 일 예로, 층간 절연막(230) 상에 제1 마스크(310) 및 제2 마스크(320)를 형성하는 것, 제2 마스크(320) 상에 포토레지스트 패턴을 형성하는 것, 포토레지스트 패턴을 식각 마스크로 제2 마스크(320) 일부, 층간 절연막(230) 및 주변 절연막(180)을 식각하는 것을 포함할 수 있다.
제2 마스크(320)는 식각보상 물질을 포함할 수 있으며, 식각보상 물질은 SOH(Spin on hardmask) 물질을 포함할 수 있다. SOH 물질로는 탄소 함량이 80% 이상인 고분자가 바람직하다. 일 예로 제2 마스크(320)는 도 8의 식각보상층(SOH)와 같은 물질을 포함할 수 있다. 제2 마스크(320)은 층간 절연막(230) 상에 제1 마스크(310)가 형성된 후 층간 절연막(230) 및 제1 마스크(310) 상에 스핀 코팅하는 방식을 이용하여 형성될 수 있다. 그 결과 제2 마스크(320)는 제1 마스크(310)의 상면 및 측면, 층간 절연막(230)의 상면을 컨포멀하게 덮을 수 있다.
제2 개구부(402) 및 제3 개구부(403)가 형성된 후 상부가 식각된 보이드(A)에서 식각보상물질(SOH)이 제거되어 제1 개구부(401)가 노출될 수 있다. 제2 개구부(402) 및 제3 개구부(403) 형성을 통해 제2 마스크(320)의 일부가 제거된 후 잔존하는 제2 마스크(320)가 제거될 수 있다.
상기 식각보상물질(SOH)을 제거하는 과정은 일 예로 애싱 공정을 통해 수행될 수 있다. 일부 실시예에서 상기 식각보상물질(SOH)은 제1 개구부(401) 내에서 완전히 잔존하지 않을 수 있다. 일부 실시예에서 상기 식각보상물질(SOH)은 애싱 공정 중에 제1 개구부(401) 내에서 열경화(Thermoset)되어 굳은 채 소량 잔존할 수 있다.
상기 잔존하는 제2 마스크(320)을 제거하는 과정은 일 예로 애싱 공정을 통해 수행될 수 있다. 일 예로 잔존하는 제2 마스크(320)을 제거하는 과정은 식각보상물질(SOH)을 제거하는 과정과 동시에 수행될 수 있다.
도 13a 및 도 13b를 참조하면, 제4 개구부(411) 및 제5 개구부(412)가 층간 절연막(230) 및 상부 절연막(170) 내에 형성될 수 있다. 제4 개구부(411)을 통해 상부 전극(TE)의 상면이 노출될 수 있다. 제2 개구부는 제1 방향(D1) 및/또는 제2 방향(D2)으로 폭이 넓어진 제2 개구부의 제1 부분(402A) 및 제2 개구부의 제2 부분(402B)를 포함한다. 제2 개구부(402) 전체의 제3 방향(D3)으로의 깊이는 깊어질 수 있다. 제6 개구부(413)가 형성될 수 있으며, 제3 개구부(403)는 기판(100)과 제3 방향(D3)으로 더 가깝게 배치될 수 있다. 제1 개구부(401)의 상면의 제1 하부 절연막(120)의 상면과의 높이(일 예로, 제3 방향(D3)으로의 거리)는 가까워질 수 있다.
제1 개구부(401)는 셀 절연막(160), 캐핑 절연막(150), 제2 하부 절연막(130) 및 제1 하부 절연막(120)을 관통할 수 있으며, 제1 개구부(401)를 통해 최상층의 배선 라인들(102)의 상면이 노출될 수 있다. 제6 개구부(413)는 제3 개구부(403)의 상부에 형성될 수 있다.
제4 개구부(411) 및 제5 개구부(412)를 형성하는 것은 일 예로, 제1 마스크(310)을 식각 마스크로 하여 층간 절연막(230) 및 상부 절연막(170)을 식각하는 것을 포함할 수 있다.
제1 개구부(401) 및 제2 개구부(402)를 형성하는 것은 일 예로, 제1 마스크(310)을 식각 마스크로 하여 층간 절연막(230), 상부 절연막(170) 및 셀 절연막(160)을 식각하는 것을 포함할 수 있다.
제3 개구부(403) 및 제6 개구부(413)를 형성하는 것은 일 예로, 제1 마스크(310)을 식각 마스크로 하여 층간 절연막(230), 주변 절연막(180), 상부 절연막(170) 및 제1 하부 절연막(120)을 식각하는 것을 포함할 수 있다. 도시되지는 않았지만 주변 영역(PR) 상에서 상부 절연막(170)이 부재한 경우, 제6 개구부(413)를 형성하는 것은 일 예로 제1 마스크(310)을 식각 마스크로 하여 주변 절연막(180) 및 제1 하부 절연막(120)을 식각하는 것을 포함할 수 있다.
도 2a, 도 2b, 도 3, 도 13a 및 도 13b를 다시 참조하면, 제4 개구부(411) 및 제5 개구부(412) 내에는 셀 도전 라인들(190)이 형성될 수 있다. 제2 개구부(402) 및 보이드 (401) 내에는 셀 비아 콘택들(200)이 형성될 수 있으며, 셀 비아 콘택들(200) 각각은 제2 개구부(402)의 제1 부분(402A) 내에 형성되는 제1 부분(200A), 제2 개구부(402)의 제2 부분(402B) 내에 형성되는 제2 부분(200B) 및 제1 개구부(401) 내에 형성되는 제3 부분(200C)을 포함할 수 있다. 제3 개구부(403) 내에는 주변 도전 라인들(210)이 형성될 수 있으며, 제6 개구부(413) 내에는 주변 도전 콘택들(220)이 형성될 수 있다.
비교예에 따른 반도체 소자의 경우 제조공정 상 식각보상물질을 사용하지 않을 수 있다. 그 결과 주변 절연막(180)의 식각 속도가 셀 절연막(160)의 식각 속도보다 빠르기 때문에 셀 영역(CR)과 주변 영역(PR)의 식각 높이를 조절하기 위하여 셀 영역과 주변 영역을 각각 개별적으로 패터닝 해야 한다는 문제가 있을 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그 제조방법은 식각 전 셀 영역에 형성되는 식각보상물질을 활용한 보이드가 형성될 수 있다. 그 결과 셀 영역과 주변 영역을 동시에 패터닝 가능하게 하여, 공정 단계를 줄이는 효과를 얻을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 셀 영역을 포함하는 기판;
    상기 셀 영역 상에 배치되며 상기 기판의 상면에 평행하는 제1 방향으로 서로 이격되는 자기 터널 접합 패턴을 포함하는 정보 저장 패턴들; 및
    상기 셀 영역 상에 배치되며 상기 제1 방향으로 서로 이격되는 상기 정보 저장 패턴들 사이에 개재되는 셀 비아 콘택들을 포함하되,
    상기 셀 비아 콘택들의 각각은 제1 부분; 상기 제1 부분 아래에 배치되는 제2 부분을 포함하고,
    평면적 관점에서 상기 제1 부분은 원 형상이며, 상기 제2 부분은 상기 제1 부분과 다른 형상을 가지는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 부분 및 상기 제2 부분 사이에 개재되는 제3 부분을 더 포함하고,
    상기 제3 부분의 상기 제1 방향으로의 폭은 상기 제1 부분의 상기 제1 방향으로의 폭보다 작고, 상기 제2 부분의 상기 제1 방향으로의 폭보다 큰 반도체 소자.
  3. 제1항에 있어서,
    평면적 관점에서, 상기 셀 비아 콘택들은 상기 제1 방향 및 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향 사이의 제3 방향을 따라서 지그재그로 배치되는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 방향으로 서로 이격되는 정보 저장 패턴들 사이에 개재되는 더미 정보 저장 패턴들을 더 포함하고,
    상기 셀 비아 콘택들은 상기 제1 방향으로 이격된 상기 더미 정보 저장 패턴들 사이에 개재되며,
    상기 셀 비아 콘택들의 각각은 상기 제1 방향으로 더미 정보 저장 패턴들의 각각과 서로 인접한 반도체 소자.
  5. 제1항에 있어서,
    평면적 관점에서 상기 제2 부분은 사각형 형상인 반도체 소자.
  6. 제1항에 있어서,
    상기 기판은 주변 영역을 더 포함하며,
    상기 주변 영역 상에 배치되는 주변 도전 콘택들; 및
    상기 주변 도전 콘택들 상에 배치되는 주변 도전 라인들을 더 포함하되,
    상기 주변 도전 라인들의 상기 제1 방향으로의 폭은 상기 주변 도전 콘택들의 상기 제1 방향으로의 폭보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 기판은 상기 셀 영역과 인접한 주변 영역을 더 포함하고,
    상기 반도체 소자는 상기 셀 영역 상의 상기 정보 저장 패턴들 사이에 배치되는 셀 절연막을 더 포함하고,
    상기 주변 영역 상의 주변 절연막을 더 포함하며,
    상기 주변 절연막의 일부를 관통하는 주변 도전 콘택들; 및
    상기 주변 도전 콘택들 상에 배치되며 상기 주변 절연막의 나머지 부분을 관통하는 주변 도전 라인들을 더 포함하고,
    상기 주변 절연막은 상기 셀 절연막이 포함하는 절연 물질보다 유전상수(k)가 작은 절연 물질을 포함하는 반도체 소자.
  8. 셀 영역, 및 주변 영역을 포함하는 기판의 상기 셀 영역 상에 자기 터널 접합 패턴들을 각각 포함하는 정보 저장 패턴들을 형성하는 것, 상기 정보 저장 패턴들은 상기 기판의 상면에 평행하고 서로 교차하는 제1 방향 및 제2 방향 사이의 제3 방향을 따라서 지그재그로 배치되고;
    상기 셀 영역에 셀 절연막을 형성하는 것, 상기 셀 절연막은 상기 정보 저장 패턴들을 덮고;
    상기 제1 방향으로 인접한 정보 저장 패턴들 사이의 보이드를 채우는 식각 보상층을 형성하는 것, 상기 식각 보상층은 상기 셀 절연막 상에 배치되고;
    상기 주변 영역 상에 주변 절연막을 형성하는 것; 및
    상기 셀 절연막을 관통하는 제1 개구부, 및 상기 주변 절연막을 관통하는 제2 개구부를 동시에 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 식각 보상층은, SOH(spin on hardmask) 물질을 포함하는, 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 식각 보상층을 형성하는 것 이후, 상기 보이드에서 상기 식각 보상층을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
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