KR20190063094A - 자기 기억 소자 - Google Patents

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Abstract

본 발명에 따른 자기 기억 소자는, 기판 상의 하부 층간 절연막, 및 상기 하부 층간 절연막 상에 제공되고 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 자기터널접합 패턴들을 포함한다. 상기 하부 층간 절연막은 상기 자기터널접합 패턴들 사이의 상기 하부 층간 절연막의 상부가 리세스된 리세스 영역을 포함한다. 일 단면의 관점에서, 상기 리세스 영역의 내측면은 상기 기판의 상기 상면에 대하여 예각으로 기울어지고, 상기 리세스 영역의 바닥면은 상기 기판의 상기 상면을 향하여 볼록한 형태를 갖는다.

Description

자기 기억 소자{MAGNETIC MEMORY DEVICE}
본 발명은 자기 기억 소자에 관한 것으로, 보다 상세하게는, 자기터널접합을 구비하는 자기 기억 소자에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 자기 기억 소자를 제공하는데 있다.
본 발명에 따른 자기 기억 소자는, 기판 상의 하부 층간 절연막; 및 상기 하부 층간 절연막 상에 제공되고 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 자기터널접합 패턴들을 포함할 수 있다. 상기 하부 층간 절연막은 상기 자기터널접합 패턴들 사이의 상기 하부 층간 절연막의 상부가 리세스된 리세스 영역을 포함할 수 있다. 일 단면의 관점에서, 상기 리세스 영역의 내측면은 상기 기판의 상기 상면에 대하여 예각으로 기울어지고, 상기 리세스 영역의 바닥면은 상기 기판의 상기 상면을 향하여 볼록한 형태를 가질 수 있다.
본 발명에 따른 자기 기억 소자는, 기판 상의 하부 층간 절연막; 및 상기 하부 층간 절연막 상에 제공되고 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 정보 저장 구조체들을 포함할 수 있다. 상기 정보 저장 구조체들의 각각은 상기 하부 층간 절연막 상에 차례로 적층되는, 하부 전극 패턴, 자기터널접합 패턴, 및 상부 전극 패턴을 포함할 수 있다. 상기 하부 층간 절연막은 상기 정보 저장 구조체들 사이의 상기 하부 층간 절연막의 상부가 리세스된 리세스 영역을 포함할 수 있다. 일 단면의 관점에서, 상기 리세스 영역의 내측면은 상기 기판의 상기 상면에 대하여 예각으로 기울어지고, 상기 리세스 영역의 바닥면은 상기 기판의 상기 상면을 향하여 볼록한 형태를 가질 수 있다.
본 발명의 개념에 따르면, 자기터널접합 패턴들의 전기적 단락이 억제될 수 있고, 그 결과, 상기 자기터널접합 패턴들을 포함하는 자기 기억 소자의 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 메모리 셀 어레이의 회로도이다.
도 2는 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 5는 도 4의 A부분의 확대도이다.
도 6 및 도 7은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 8은 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 9는 도 8의 B부분의 확대도이다.
도 10, 도 11, 및 도 14는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 12 및 도 13은 각각 도 11의 C부분의 확대도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 메모리 셀 어레이의 회로도이고, 도 2는 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL0~WL3), 복수 개의 비트 라인들(BL0~BL3), 및 단위 메모리 셀들(MC)을 포함할 수 있다. 상기 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 상기 비트 라인들(BL0~BL3)은 상기 워드 라인들(WL0~WL3)에 교차할 수 있다. 상기 단위 메모리 셀들(MC)의 각각은, 상기 워드 라인들(WL0~WL3) 중 대응하는 워드 라인과 상기 비트 라인들(BL0~BL3) 중 대응하는 비트 라인에 연결될 수 있다. 상기 워드 라인들(WL0~WL3)의 각각은 복수 개의 상기 단위 메모리 셀들(MC)에 연결될 수 있다. 하나의 워드 라인(WL)에 연결된 상기 단위 메모리 셀들(MC)은 상기 비트 라인들(BL0~BL3)에 각각 연결될 수 있고, 하나의 비트 라인(BL)에 연결된 상기 단위 메모리 셀들(MC)은 상기 워드 라인들(WL0~WL3)에 각각 연결될 수 있다. 상기 워드 라인(WL)에 연결된 상기 단위 메모리 셀들(MC)의 각각은 상기 비트 라인들(BL0~BL3)의 각각에 의해 읽기 및 쓰기 회로에 연결될 수 있다.
도 2를 참조하면, 상기 단위 메모리 셀들(MC)의 각각은 메모리 요소(ME, memory element) 및 선택 요소(SE, select element)를 포함할 수 있다. 상기 메모리 요소(ME)는 비트 라인(BL)과 상기 선택 요소(SE) 사이에 연결될 수 있고, 상기 선택 요소(SE)는 상기 메모리 요소(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 메모리 요소(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 상기 메모리 요소(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 메모리 요소(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 상기 선택 요소(SE)는 상기 메모리 요소(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 요소(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 요소(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 요소(SE)에 연결될 수 있다.
상기 메모리 요소(ME)는 자기터널접합(MTJ)을 포함할 수 있다. 상기 자기터널접합(MTJ)은 제1 자성 패턴(112), 제2 자성 패턴(132), 및 이들 사이의 터널 배리어 패턴(122)을 포함할 수 있다. 상기 제1 및 제2 자성 패턴들(112, 132)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 상기 메모리 요소(ME)는, 상기 자기터널접합(MTJ)과 상기 선택 요소(SE) 사이에 개재되는 하부 전극(BE), 및 상기 자기터널접합(MTJ)과 상기 비트 라인(BL) 사이에 개재되는 상부 전극(TE)을 더 포함할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다. 도 4는 도 3의 Ⅰ-Ⅰ'에 따른 단면도이고, 도 5는 도 4의 A부분의 확대도이다. 도 6 및 도 7은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 3 및 도 4를 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 제공될 수 있다. 상기 기판(100)은 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 상기 기판(100) 상에 선택 소자들(미도시)이 제공될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 하부 층간 절연막(102)은 상기 선택 소자들을 덮을 수 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
하부 콘택 플러그들(104)이 상기 하부 층간 절연막(102) 내에 제공되어 상기 기판(100)에 연결될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 하부 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 하나의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 하부 콘택 플러그들(104)의 각각의 상면(104U)은 상기 하부 층간 절연막(102)의 상면(102U)과 실질적으로 공면(coplanar)을 이룰 수 있다.
정보 저장 구조체들(DS)이 상기 하부 층간 절연막(102) 상에 제공될 수 있다. 상기 정보 저장 구조체들(DS)은 상기 기판(100)의 상면(100U)에 평행한 방향을 따라 서로 이격될 수 있다. 상기 정보 저장 구조체들(DS)은, 평면적 관점에서, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 정보 저장 구조체들(DS)은 상기 하부 콘택 플러그들(104) 상에 각각 제공될 수 있고, 상기 하부 콘택 플러그들(104)에 각각 연결될 수 있다. 상기 정보 저장 구조체들(DS)의 각각은 하부 전극 패턴(BE), 자기터널접합 패턴(MTJ), 및 상부 전극 패턴(TE)을 포함할 수 있다. 상기 하부 전극 패턴(BE)은 상기 하부 콘택 플러그들(104)의 각각과 상기 자기터널접합 패턴(MTJ) 사이에 제공될 수 있고, 상기 상부 전극 패턴(TE)은 상기 자기터널접합 패턴(MTJ)을 사이에 두고 상기 하부 전극 패턴(BE)으로부터 이격될 수 있다. 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극 패턴(BE)과 상기 상부 전극 패턴(TE) 사이에 제공될 수 있다. 상기 하부 전극 패턴(BE)은 상기 하부 콘택 플러그들(104)의 각각의 상기 상면(104U)과 접할 수 있다. 상기 하부 전극 패턴(BE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있고, 상기 상부 전극 패턴(TE)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
상기 자기터널접합 패턴(MTJ)은 제1 자성 패턴(112), 제2 자성 패턴(132), 및 이들 사이의 터널 배리어 패턴(122)을 포함할 수 있다. 상기 제1 자성 패턴(112)는 상기 하부 전극 패턴(BE)과 상기 터널 배리어 패턴(122) 사이에 제공될 수 있고, 상기 제2 자성 패턴(132)는 상기 상부 전극 패턴(TE)과 상기 터널 배리어 패턴(122) 사이에 제공될 수 있다. 상기 터널 배리어 패턴(122)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성 패턴(112) 및 상기 제2 자성 패턴(132)의 각각은 적어도 하나의 자성층을 포함할 수 있다.
도 6 및 도 7을 참조하면, 상기 제1 자성 패턴(112)는 일 방향으로 고정된 자화방향(112m)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 패턴(132)은 상기 기준층의 상기 자화방향(112m)에 평행 또는 반평행하게 변경 가능한 자화방향(132m)을 갖는 자유층을 포함할 수 있다. 도 6 및 도 7은 상기 제1 자성 패턴(112)이 상기 기준층을 포함하고 상기 제2 자성 패턴(132)이 상기 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 6 및 도 7에 도시된 바와 달리, 상기 제1 자성 패턴(112)이 상기 자유층을 포함하고 상기 제2 자성 패턴(132)이 상기 기준층을 포함할 수도 있다.
일 예로, 도 6에 도시된 바와 같이, 상기 자화방향들(112m, 132m)은 상기 터널 배리어 패턴(122)과 상기 제1 자성 패턴(112)의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
다른 예로, 도 7에 도시된 바와 같이, 상기 자화방향들(112m, 132m)은 상기 터널 배리어 패턴(122)과 상기 제1 자성 패턴(112)의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
도 4 및 도 5를 참조하면, 상기 하부 층간 절연막(102)은 상기 자기터널접합 패턴들(MTJ) 사이의 상기 하부 층간 절연막(102)의 상부가 리세스된 리세스 영역(200)을 포함할 수 있다. 즉, 상기 리세스 영역(200)은 상기 정보 저장 구조체들(DS) 사이의 상기 하부 층간 절연막(102)의 상기 상부가 리세스된 영역일 수 있다. 상기 리세스 영역(200)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향에 따른 폭(W)을 가질 수 있다. 상기 리세스 영역(200)의 상기 폭(W)은 상기 기판(100)에 인접할수록 좁아질 수 있다.
일 단면의 관점에서, 상기 리세스 영역(200)의 내측면(200S)은 상기 기판(100)의 상기 상면(100U)에 대하여 제1 각도(θ1)로 기울어지되, 상기 제1 각도(θ1)는 예각일 수 있다. 즉, 상기 제1 각도(θ1)는 0도보다 크고 90도보다 작은 각일 수 있다. 상기 리세스 영역(200)의 상기 내측면(200S)은 상기 하부 층간 절연막(102)의 내부를 향하여 라운드진 곡면일 수 있다. 이 경우, 상기 기판(100)의 상기 상면(100U)에 대한 상기 리세스 영역(200)의 상기 내측면(200S)의 기울기(P)는, 상기 기판(100)에 인접할수록 감소할 수 있다. 즉, 상기 리세스 영역(200)의 상기 내측면(200S)의 상기 제1 각도(θ1)는 상기 기판(100)에 인접할수록 감소할 수 있다. 상기 리세스 영역(200)의 바닥면(200B)은 상기 기판(100)의 상기 상면(100U)을 향하여 볼록할 수 있다. 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 하부 층간 절연막(102)의 내부를 향하여 라운드진 곡면일 수 있다.
상기 정보 저장 구조체들(DS)의 각각의 측면(DS_S)은 상기 기판(100)의 상기 상면(100U)에 대하여 제2 각도(θ2)를 가질 수 있다. 상기 제2 각도(θ2)는 상기 제1 각도(θ1)보다 클 수 있다. 즉, 상기 기판(100)의 상기 상면(100U)에 대하여, 상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)의 기울기는 상기 리세스 영역(200)의 상기 내측면(200S)의 기울기보다 클 수 있다. 상기 제2 각도(θ2)는 일 예로, 90도일 수 있다. 상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)은 상기 기판(100)의 상기 상면(100U)에 대하여 실질적으로 수직할 수 있다.
상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)과 상기 리세스 영역(200)의 상기 내측면(200S)은 연속적으로 이어질 수 있다. 즉, 상기 하부 전극 패턴(BE)의 측면과 상기 리세스 영역(200)의 상기 내측면(200S)은 연속적으로 이어질 수 있다. 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 기판(100)의 상기 상면(100U)으로부터 제1 높이(H1)에 위치할 수 있다. 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 기판(100)에 가장 인접하는 최저면을 포함할 수 있고, 상기 제1 높이(H1)는 상기 기판(100)의 상기 상면(100U)으로부터 상기 최저면까지의 거리일 수 있다. 상기 하부 콘택 플러그들(104)의 각각의 상기 상면(104U)은 상기 기판(100)의 상기 상면(100U)으로부터 제2 높이(H2)에 위치할 수 있고, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 클 수 있다. 즉, 상기 하부 콘택 플러그들(104)의 각각의 상기 상면(104U)은, 상기 기판(100)의 상기 상면(100U)으로부터, 상기 리세스 영역(200)의 상기 바닥면(200B)보다 높은 높이에 위치할 수 있다.
도 3 및 도 4를 다시 참조하면, 보호막(150)이 상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S) 상에 제공될 수 있다. 상기 보호막(150)은 평면적 관점에서, 상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)을 둘러쌀 수 있다. 상기 보호막(150)은 상기 하부 전극 패턴(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극 패턴(TE)의 측면들을 덮을 수 있고, 평면적 관점에서, 상기 하부 전극 패턴(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극 패턴(TE)의 상기 측면들을 둘러쌀 수 있다. 상기 보호막(150)은 상기 리세스 영역(200)의 상기 내측면(200S) 및 상기 바닥면(200B)을 따라 연장될 수 있고, 상기 리세스 영역(200)의 일부를 채울 수 있다. 상기 보호막(150)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상부 층간 절연막(160)이 상기 하부 층간 절연막(102) 상에 제공되어 상기 정보 저장 구조체들(DS)을 덮을 수 있다. 상기 상부 층간 절연막(160)은 상기 정보 저장 구조체들(DS)의 각각의, 상기 하부 전극 패턴(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극 패턴(TE)을 덮을 수 있다. 상기 상부 층간 절연막(160)은 상기 리세스 영역(200)의 잔부를 채울 수 있다. 상기 보호막(150)은 상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)과 상기 상부 층간 절연막(160) 사이에 개재될 수 있고, 상기 리세스 영역(200)의 내면과 상기 상부 층간 절연막(160) 사이로 연장될 수 있다. 상기 리세스 영역(200)의 상기 내측면(200S) 및 상기 바닥면(200B)은 상기 리세스 영역(200)의 상기 내면으로 지칭될 수 있다. 상기 상부 층간 절연막(160)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
도전 콘택들(170)이 상기 정보 저장 구조체들(DS) 상에 각각 제공될 수 있다. 상기 도전 콘택들(170)의 각각은 상기 상부 층간 절연막(160)의 적어도 일부를 관통하여 상기 정보 저장 구조체들(DS)의 각각의 상기 상부 전극 패턴(TE)에 연결될 수 있다. 상기 도전 콘택들(170)의 각각은 상기 정보 저장 구조체들(DS)의 각각의 상기 상부 전극 패턴(TE)에 직접 접할 수 있다. 상기 도전 콘택들(170)은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도전 라인(180)이 상기 상부 층간 절연막(160) 상에 제공될 수 있다. 상기 도전 라인(180)은 상기 제1 방향(D1)을 연장되어, 상기 제1 방향(D1)으로 배열된 상기 정보 저장 구조체들(DS)에 공통적으로 연결될 수 있다. 상기 도전 라인(180)은 복수 개로 제공될 수 있고, 복수의 상기 도전 라인들(180)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 정보 저장 구조체들(DS)의 각각은 상기 도전 콘택들(170) 중 대응하는 도전 콘택(170)을 통해 상기 복수의 도전 라인들(180) 중 대응하는 도전 라인(180)에 연결될 수 있다. 상기 도전 라인(180)은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 도전 라인(180)은 비트 라인으로 기능할 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 자기 기억 소자를 나타내는 도면으로, 도 3의 Ⅰ-Ⅰ'에 대응하는 단면도이다. 도 9는 도 8의 B부분의 확대도이다. 설명의 간소화를 위해, 도 3 내지 도 7를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자와 중복되는 설명은 생략될 수 있다.
도 8 및 도 9를 참조하면, 상기 하부 층간 절연막(102)은 상기 정보 저장 구조체들(DS) 사이의 상기 하부 층간 절연막(102)의 상부가 리세스된 상기 리세스 영역(200)을 포함할 수 있다. 상기 리세스 영역(200)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향에 따른 폭(W)을 가질 수 있다. 상기 리세스 영역(200)의 상기 폭(W)은 상기 기판(100)에 인접할수록 좁아질 수 있다. 상기 리세스 영역(200)은 상기 기판(100)을 향하여 테이퍼진 형태를 가질 수 있다.
일 단면의 관점에서, 상기 리세스 영역(200)의 상기 내측면(200S)은 상기 기판(100)의 상기 상면(100U)에 대하여 상기 제1 각도(θ1)로 기울어질 수 있다. 상기 리세스 영역(200)의 상기 내측면(200S)은 상기 기판(100)의 상기 상면(100U)에 대하여 상기 제1 각도(θ1)로 기울어진 평면일 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 리세스 영역(200)의 상기 내측면(200S)은, 도 5를 참조하여 설명한 바와 같이, 상기 하부 층간 절연막(102)의 내부를 향하여 라운드진 곡면일 수도 있다. 이 경우, 상기 기판(100)의 상기 상면(100U)에 대한 상기 리세스 영역(200)의 상기 내측면(200S)의 기울기(P)는 상기 기판(100)에 인접할수록 감소할 수 있다. 즉, 상기 리세스 영역(200)의 상기 내측면(200S)의 상기 제1 각도(θ1)는 상기 기판(100)에 인접할수록 감소할 수 있다. 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 기판(100)의 상기 상면(100U)을 향하여 볼록할 수 있다. 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 하부 층간 절연막(102)의 내부를 향하여 뾰족한 형태를 가질 수 있다.
상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)은 상기 기판(100)의 상기 상면(100U)에 대하여 상기 제2 각도(θ2)를 가질 수 있다. 상기 제2 각도(θ2)는 상기 제1 각도(θ1)보다 클 수 있다. 즉, 상기 기판(100)의 상기 상면(100U)에 대하여, 상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)의 기울기는 상기 리세스 영역(200)의 상기 내측면(200S)의 기울기보다 클 수 있다. 상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)은 상기 기판(100)의 상기 상면(100U)에 대하여 실질적으로 수직할 수 있다.
상기 정보 저장 구조체들(DS)의 각각의 상기 측면(DS_S)과 상기 리세스 영역(200)의 상기 내측면(200S)은 연속적으로 이어질 수 있다. 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 기판(100)의 상기 상면(100U)으로부터 상기 제1 높이(H1)에 위치할 수 있다. 상기 리세스 영역(200)의 상기 바닥면(200B)이 상기 뾰족한 형태를 갖는 경우, 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 기판(100)에 가장 인접하는 최저점을 포함할 수 있고, 상기 제1 높이(H1)는 상기 기판(100)의 상기 상면(100U)으로부터 상기 최저점까지의 거리일 수 있다. 상기 하부 콘택 플러그들(104)의 각각의 상기 상면(104U)은 상기 기판(100)의 상기 상면(100U)으로부터 상기 제2 높이(H2)에 위치할 수 있고, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 클 수 있다. 즉, 상기 하부 콘택 플러그들(104)의 각각의 상기 상면(104U)은, 상기 기판(100)의 상기 상면(100U)으로부터, 상기 리세스 영역(200)의 상기 바닥면(200B)보다 높은 높이에 위치할 수 있다.
본 실시예들에 따른 자기 기억 소자는, 상술한 특징들을 제외하고, 도 3 내지 도 7 참조하여 설명한, 본 발명의 일부 실시예들에 따른 자기 기억 소자와 실질적으로 동일하다.
도 10, 도 11, 및 도 14는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 3의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 12 및 도 13은 각각 도 11의 C부분의 확대도들이다.
도 10을 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있다. 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있고, 상기 하부 층간 절연막(102)은 상기 선택 소자들을 덮도록 형성될 수 있다. 하부 콘택 플러그들(104)이 상기 하부 층간 절연막(102) 내에 형성될 수 있다. 상기 하부 콘택 플러그들(104)을 형성하는 것은, 일 예로, 상기 하부 층간 절연막(102)을 관통하는 하부 콘택 홀들을 형성하는 것, 및 상기 하부 콘택 홀들 내에 상기 하부 콘택 플러그들(104)을 각각 형성하는 것을 포함할 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 선택 소자들 중 대응하는 하나의 일 단자에 연결되도록 형성될 수 있다.
상기 하부 층간 절연막(102) 상에 하부 전극막(BEL) 및 자기터널접합 막(MTJL)이 차례로 형성될 수 있다. 상기 하부 전극막(BEL)은 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 하부 전극막(BEL)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다. 상기 자기터널접합막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층되는 제1 자성막(110), 터널 배리어막(120), 및 제2 자성막(130)을 포함할 수 있다. 상기 제1 자성막(110) 및 상기 제2 자성막(130)의 각각은 적어도 하나의 자성층을 포함할 수 있다. 상기 터널 배리어막(120)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성막(110), 상기 터널 배리어막(120, 및 상기 제2 자성막(130)의 각각은 물리 기상 증착 또는 화학 기상 증착의 방법으로 형성될 수 있다.
상기 자기터널접합 막(MTJL) 상에 도전성 마스크 패턴들(140)이 형성될 수 있다. 상기 도전성 마스크 패턴들(140)은 후술될 자기 터널 접합 패턴들이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴들(140)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다. 이 후, 상기 도전성 마스크 패턴들(140)을 식각 마스크로 이용하는 이온 빔 식각 공정이 수행될 수 있다. 상기 이온 빔 식각 공정은 상기 기판(100) 상에 이온 빔(IB)을 조사함으로써 수행될 수 있다. 상기 이온 빔(IB)은 상기 기판(100)의 상면(100U)에 대하여 소정의 각도(θi)로 기울어지도록 조사될 수 있다. 상기 이온 빔(IB)은 불활성 이온(일 예로, 아르곤 양이온(Ar+))을 포함할 수 있다. 상기 이온 빔 식각 공정 동안, 상기 기판(100)은 상기 기판(100)의 상기 상면(100U)에 수직한 회전축을 중심으로 회전할 수 있다.
도 11을 참조하면, 상기 자기터널접합 막(MTJL) 및 상기 하부 전극막(BEL)은 상기 도전성 마스크 패턴들(140)을 식각 마스크로 이용하는 상기 이온 빔 식각 공정에 의해 순차로 패터닝될 수 있다. 이에 따라, 상기 하부 층간 절연막(102) 상에 자기터널접합 패턴들(MTJ) 및 하부 전극 패턴들(BE)이 형성될 수 있다. 상기 하부 전극 패턴들(BE)은 상기 하부 층간 절연막(102) 상에 제공될 수 있고, 상기 하부 콘택 플러그들(104)에 각각 연결될 수 있다. 상기 자기터널접합 패턴들(MTJ)은 상기 하부 전극 패턴들(BE) 상에 각각 형성될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 상기 하부 전극 패턴들(BE)의 각각 상에 차례로 적층된, 제1 자성 패턴(112), 터널 배리어 패턴(122), 및 제2 자성 패턴(132)을 포함할 수 있다. 상기 제1 자성 패턴(112) 및 상기 제2 자성 패턴(132)은 상기 터널 배리어 패턴(122)을 사이에 두고 서로 이격될 수 있다.
도 11, 도 12, 및 도 13을 참조하면, 상기 이온 빔 식각 공정은 상기 자기터널접합 패턴들(MTJ) 사이의 상기 하부 층간 절연막(102)의 상부가 리세스되도록 수행될 수 있다. 이에 따라, 리세스 영역(200)이 상기 하부 층간 절연막(102)의 상부에 형성될 수 있다. 상기 리세스 영역(200)은 상기 기판(100)에 인접할수록 감소하는 폭(W)을 가지도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 리세스 영역(200)은 상기 기판(100)을 향하여 테이퍼진 형태를 가지도록 형성될 수 있다.
상기 리세스 영역(200)은, 일 단면의 관점에서, 상기 리세스 영역(200)의 내측면(200S)이 상기 기판(100)의 상기 상면(100U)에 대하여 제1 각도(θ1)로 기울어지도록 형성될 수 있다. 상기 제1 각도(θ1)는 0도보다 크고 90도보다 작을 수 있다. 일 예로, 도 12에 도시된 바와 같이, 상기 리세스 영역(200)의 상기 내측면(200S)은 상기 하부 층간 절연막(102)의 내부를 향하여 라운드지도록 형성될 수 있다. 이 경우, 상기 기판(100)의 상기 상면(100U)에 대한 상기 리세스 영역(200)의 상기 내측면(200S)의 기울기(P)는, 상기 기판(100)에 인접할수록 감소할 수 있다. 즉, 상기 리세스 영역(200)의 상기 내측면(200S)의 상기 제1 각도(θ1)는 상기 기판(100)에 인접할수록 감소할 수 있다. 다른 예로, 도 13에 도시된 바와 같이, 상기 리세스 영역(200)의 상기 내측면(200S)은 상기 기판(100)의 상기 상면(100U)에 대하여 상기 제1 각도(θ1)로 기울어진 평면이 되도록 형성될 수 있다.
상기 리세스 영역(200)은, 일 단면의 관점에서, 상기 리세스 영역(200)의 바닥면(200B)이 상기 기판(100)의 상기 상면(100U)을 향하여 볼록하도록 형성될 수 있다. 일 예로, 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 하부 층간 절연막(102)의 내부를 향하여 라운드지도록 형성될 수 있다. 다른 예로, 도 8을 참조하여 설명한 바와 같이, 상기 리세스 영역(200)의 상기 바닥면(200B)은 상기 하부 층간 절연막(102)의 내부를 향하여 뾰족하게 형성될 수도 있다.
상기 이온 빔 식각 공정 동안 도전성 식각 부산물이 발생될 수 있다. 상기 자기터널접합 패턴들(MTJ) 사이의 상기 하부 층간 절연막(102) 내에 상기 리세스 영역(200)이 형성되지 않는 경우, 상기 도전성 식각 부산물은 상기 자기터널접합 패턴들(MTJ) 사이의 상기 하부 층간 절연막(102)의 상면(102U) 상에 증착될 수 있다. 상기 하부 층간 절연막(102)의 상기 상면(102U)은 상기 기판(100)의 상기 상면(100U)에 실질적으로 평행할 수 있다. 상기 이온 빔 식각 공정 동안 상기 이온 빔(IB)은 상기 하부 층간 절연막(102)의 상기 상면(102U)에 대하여 기울어지도록 조사될 수 있다. 이 경우, 상기 하부 층간 절연막(102)의 상기 상면(102U) 상의 상기 도전성 식각 부산물은 상기 이온 빔(IB)에 의해 재스퍼터링(re-sputtering)되고, 상기 재스퍼터링된 도전성 식각 부산물은 상기 자기터널접합 패턴들(MTJ)을 향하여 확산될 수 있다(DF1). 이에 따라, 상기 재스퍼터링된 도전성 식각 부산물은 상기 자기터널접합 패턴들(MTJ)의 각각의 측면 상에 재증착될 수 있다. 상기 재증착된 도전성 식각 부산물에 의해, 상기 제1 자성 패턴(112) 및 상기 제2 자성 패턴(132) 사이의 전기적 단락이 초래될 수 있다.
본 발명의 개념에 따르면, 상기 자기터널접합 패턴들(MTJ) 사이의 상기 하부 층간 절연막(102) 내에 상기 리세스 영역(200)이 형성될 수 있다. 상기 리세스 영역(200)의 상기 내측면(200S)은, 일 단면의 관점에서, 상기 기판(100)의 상기 상면(100U)에 대하여 상기 제1 각도(θ1)로 기울어지도록 형성될 수 있다. 상기 도전성 식각 부산물은 상기 리세스 영역(200)의 상기 내측면(200S) 상에 증착될 수 있다. 이 경우, 상기 리세스 영역(200)의 상기 내측면(200S) 상의 상기 도전성 식각 부산물은 상기 이온 빔(IB)에 의해 재스퍼터링(re-sputtering)될 수 있다. 상기 리세스 영역(200)의 상기 내측면(200S)이 상기 기판(100)의 상기 상면(100U)에 대하여 기울어짐에 따라, 상기 재스퍼터링된 도전성 식각 부산물은 상기 자기터널접합 패턴들(MTJ)로부터 멀어지는 방향으로 확산될 수 있다(DF2). 이에 따라, 상기 재스퍼터링된 도전성 식각 부산물이 상기 자기터널접합 패턴들(MTJ)의 각각의 측면 상에 재증착되는 것이 억제될 수 있다. 따라서, 상기 제1 자성 패턴(112) 및 상기 제2 자성 패턴(132) 사이의 전기적 단락이 억제될 수 있다.
도 11을 다시 참조하면, 상기 이온 빔 식각 공정 후, 상기 자기터널접합 패턴들(MTJ)의 각각 상에 상기 도전성 마스크 패턴들(140)의 각각의 적어도 일부가 남을 수 있다. 상기 도전성 마스크 패턴들(140)의 각각은 상부 전극으로 기능할 수 있다. 이하에서, 상기 도전성 마스크 패턴들(140)은 상부 전극 패턴들(TE)로 지칭될 수 있다. 상기 하부 전극 패턴들(BE)의 각각, 상기 자기터널접합 패턴들(MTJ)의 각각, 및 상기 상부 전극 패턴들(TE)의 각각은 정보 저장 구조체(DS)를 구성할 수 있다.
도 14를 참조하면, 상기 정보 저장 구조체(DS)의 측면(DS_S)은 상기 이온 빔 식각 공정에 의해 상기 기판(100)의 상기 상면(100U)에 대하여 실질적으로 수직하게 형성될 수 있다. 보호막(150)이 상기 하부 층간 절연막(102) 상에 형성되어 복수의 상기 정보 저장 구조체들(DS)을 덮을 수 있다. 상기 보호막(150)은 상기 정보 저장 구초제(DS)의 상기 측면(DS_S)을 컨포멀하게 덮도록 형성될 수 있고, 상기 정보 저장 구초제(DS)의 상면 상으로 연장될 수 있다. 상기 보호막(150)은 상기 복수의 정보 저장 구조체들(DS) 사이에서 상기 리세스 영역(200)의 일부를 채우도록 형성될 수 있다. 상기 보호막(150)은 상기 리세스 영역(200)의 상기 내측면(200S) 및 상기 바닥면(200B)을 따라 연장될 수 있다.
상부 층간 절연막(160)이 상기 하부 층간 절연막(102) 상에 형성되어 상기 정보 저장 구조체들(DS) 및 상기 보호막(150)을 덮을 수 있다. 상기 상부 층간 절연막(160)은 상기 복수의 정보 저장 구조체들(DS) 사이에서 상기 리세스 영역(200)의 잔부를 채우도록 형성될 수 있다. 상기 보호막(150)은 상기 정보 저장 구조체(DS)의 상기 측면(DS_S)과 상기 상부 층간 절연막(160) 사이, 및 상기 정보 저장 구조체(DS)의 상기 상면과 상기 상부 층간 절연막(160) 사이에 개재될 수 있다. 상기 보호막(150)은 상기 리세스 영역(200)의 내면과 상기 상부 층간 절연막(160) 사이로 연장될 수 있다. 상기 리세스 영역(200)의 상기 내측면(200S) 및 상기 바닥면(200B)은 상기 리세스 영역(200)의 상기 내면으로 지칭될 수 있다.
도 4를 다시 참조하면, 상기 상부 층간 절연막(160) 내에 도전 콘택들(170)이 형성될 수 있다. 상기 도전 콘택들(170)의 각각은 상기 상부 층간 절연막(160)의 일부 및 상기 보호막(150)의 일부를 관통하여 상기 상부 전극 패턴들(TE)에 각각에 연결될 수 있다. 상기 도전 콘택들(170)을 형성하는 것은, 상기 상부 층간 절연막(160) 내에 상기 상부 전극 패턴들(TE)을 각각 노출하는 콘택 홀들(미도시)을 형성하는 것, 상기 상부 층간 절연막(160) 상에 상기 콘택 홀들을 채우는 도전막을 형성하는 것, 및 상기 상부 층간 절연막(160)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 도전 라인(180)이 상기 상부 층간 절연막(160) 상에 형성될 수 있다. 상기 정보 저장 구조체(DS)는 상기 도전 콘택들(170) 중 대응하는 도전 콘택(170)을 통해 상기 도전 라인(180)에 연결될 수 있다.
본 발명의 개념에 따르면, 상기 자기터널접합 패턴들(MTJ) 사이의 상기 하부 층간 절연막(102) 내에 상기 리세스 영역(200)이 형성될 수 있고, 상기 리세스 영역(200)의 상기 내측면(200S)은, 일 단면의 관점에서, 상기 기판(100)의 상기 상면(100U)에 대하여 상기 제1 각도(θ1)로 기울어지도록 형성될 수 있다. 이에 따라, 상기 리세스 영역(200)의 상기 내측면(200S) 상의 상기 도전성 식각 부산물이 상기 이온 빔 식각 공정 동안 재스퍼터링(re-sputtering)되는 경우, 상기 재스퍼터링된 도전성 식각 부산물은 상기 자기터널접합 패턴들(MTJ)로부터 멀어지는 방향으로 확산될 수 있다. 따라서, 상기 자기터널접합 패턴들(MTJ)의 전기적 단락이 억제될 수 있고, 그 결과, 상기 자기터널접합 패턴들(MTJ)을 포함하는 자기 기억 소자의 전기적 특성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 하부 층간 절연막
104: 하부 콘택 플러그 DS: 정보 저장 구조체
TE: 상부 전극 패턴 MTJ: 자기터널접합 패턴
BE: 하부 전극 패턴 150: 보호막
160: 상부 층간 절연막 170: 도전 콘택
180: 도전 라인 200: 리세스 영역

Claims (20)

  1. 기판 상의 하부 층간 절연막; 및
    상기 하부 층간 절연막 상에 제공되고, 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 자기터널접합 패턴들을 포함하되,
    상기 하부 층간 절연막은 상기 자기터널접합 패턴들 사이의 상기 하부 층간 절연막의 상부가 리세스된 리세스 영역을 포함하고,
    일 단면의 관점에서, 상기 리세스 영역의 내측면은 상기 기판의 상기 상면에 대하여 예각으로 기울어지고, 상기 리세스 영역의 바닥면은 상기 기판의 상기 상면을 향하여 볼록한 형태를 가지는 자기 기억 소자.
  2. 청구항 1에 있어서,
    상기 리세스 영역은 상기 기판의 상기 상면에 평행한 방향에 따른 폭을 가지고, 상기 리세스 영역의 상기 폭은 상기 기판에 인접할수록 좁아지는 자기 기억 소자.
  3. 청구항 1에 있어서,
    상기 리세스 영역의 상기 내측면은 상기 하부 층간 절연막의 내부를 향하여 라운드진 곡면인 자기 기억 소자.
  4. 청구항 1에 있어서,
    일 단면의 관점에서, 상기 기판의 상기 상면에 대한 상기 리세스 영역의 상기 내측면의 기울기는, 상기 기판에 인접할수록 감소하는 자기 기억 소자.
  5. 청구항 1에 있어서,
    상기 자기터널접합 패턴들의 각각과 상기 하부 층간 절연막 사이의 하부 전극 패턴을 더 포함하되,
    상기 하부 전극 패턴의 측면과 상기 리세스 영역의 상기 내측면은 연속적으로 이어지는 자기 기억 소자.
  6. 청구항 1에 있어서,
    상기 자기터널접합 패턴들의 각각의 측면 상의 보호막을 더 포함하되,
    상기 보호막은 상기 리세스 영역의 상기 내측면 및 상기 바닥면을 따라 연장되고, 상기 리세스 영역의 일부를 채우는 자기 기억 소자.
  7. 청구항 6에 있어서,
    상기 보호막은, 평면적 관점에서, 상기 자기터널접합 패턴들의 각각의 상기 측면을 둘러싸는 자기 기억 소자.
  8. 청구항 6에 있어서,
    상기 하부 층간 절연막 상에 제공되어 상기 자기터널접합 패턴들을 덮는 상부 층간 절연막을 더 포함하되,
    상기 상부 층간 절연막은 상기 리세스 영역의 잔부를 채우고,
    상기 보호막은 상기 자기터널접합 패턴들의 각각의 상기 측면과 상기 상부 층간 절연막 사이에 개재되고, 상기 리세스 영역의 상기 내측면과 상기 상부 층간 절연막 사이, 및 상기 리세스 영역의 상기 바닥면과 상기 상부 층간 절연막 사이로 연장되는 자기 기억 소자.
  9. 청구항 1에 있어서,
    상기 리세스 영역의 상기 바닥면은 상기 기판의 상기 상면을 향하여 뽀족한 형태를 가지는 자기 기억 소자.
  10. 청구항 1에 있어서,
    상기 하부 층간 절연막 내에 제공되고, 상기 자기터널접합 패턴들에 각각 연결되는 하부 콘택 플러그들을 더 포함하되,
    상기 하부 콘택 플러그들의 각각은 상기 하부 층간 절연막을 관통하여 상기 기판에 연결되고,
    상기 하부 콘택 플러그들의 각각의 상면은, 상기 기판의 상기 상면으로부터, 상기 리세스 영역의 상기 바닥면보다 높은 높이에 위치하는 자기 기억 소자.
  11. 청구항 10에 있어서,
    상기 자기터널접합 패턴들의 각각과 상기 하부 층간 절연막 사이의 하부 전극 패턴을 더 포함하되,
    상기 하부 콘택 플러그들의 각각의 상기 상면은 상기 하부 전극 패턴과 접하는 자기 기억 소자.
  12. 기판 상의 하부 층간 절연막; 및
    상기 하부 층간 절연막 상에 제공되고, 상기 기판의 상면에 평행한 방향을 따라 서로 이격되는 정보 저장 구조체들을 포함하되,
    상기 정보 저장 구조체들의 각각은 상기 하부 층간 절연막 상에 차례로 적층되는, 하부 전극 패턴, 자기터널접합 패턴, 및 상부 전극 패턴을 포함하고,
    상기 하부 층간 절연막은 상기 정보 저장 구조체들 사이의 상기 하부 층간 절연막의 상부가 리세스된 리세스 영역을 포함하고,
    일 단면의 관점에서, 상기 리세스 영역의 내측면은 상기 기판의 상기 상면에 대하여 예각으로 기울어지고, 상기 리세스 영역의 바닥면은 상기 기판의 상기 상면을 향하여 볼록한 형태를 가지는 자기 기억 소자.
  13. 청구항 12에 있어서,
    상기 정보 저장 구조체들의 각각의 측면과 상기 리세스 영역의 상기 내측면은 연속적으로 이어지는 자기 기억 소자.
  14. 청구항 13에 있어서,
    상기 리세스 영역의 상기 내측면은 상기 하부 층간 절연막의 내부를 향하여 라운드진 곡면인 자기 기억 소자.
  15. 청구항 13에 있어서,
    일 단면의 관점에서, 상기 기판의 상기 상면에 대한 상기 리세스 영역의 상기 내측면의 기울기는, 상기 기판에 인접할수록 감소하는 자기 기억 소자.
  16. 청구항 13에 있어서,
    상기 리세스 영역의 상기 바닥면은 상기 기판의 상기 상면을 향하여 뽀족한 형태를 가지는 자기 기억 소자.
  17. 청구항 13에 있어서,
    상기 정보 저장 구조체들의 각각의 상기 측면 상의 보호막을 더 포함하되,
    상기 보호막은 상기 리세스 영역의 상기 내측면 및 상기 바닥면을 따라 연장되고, 상기 리세스 영역의 일부를 채우는 자기 기억 소자.
  18. 청구항 17에 있어서,
    상기 하부 층간 절연막 상에 제공되어 상기 정보 저장 구조체들을 덮는 상부 층간 절연막을 더 포함하되,
    상기 상부 층간 절연막은 상기 리세스 영역의 잔부를 채우고,
    상기 보호막은 상기 정보 저장 구조체들의 각각의 상기 측면과 상기 상부 층간 절연막 사이에 개재되고, 상기 리세스 영역의 상기 내측면과 상기 상부 층간 절연막 사이, 및 상기 리세스 영역의 상기 바닥면과 상기 상부 층간 절연막 사이로 연장되는 자기 기억 소자.
  19. 청구항 12에 있어서,
    상기 리세스 영역은 상기 기판의 상기 상면에 평행한 방향에 따른 폭을 가지고, 상기 리세스 영역의 상기 폭은 상기 기판에 인접할수록 좁아지는 자기 기억 소자.
  20. 청구항 19에 있어서,
    일 단면의 관점에서, 상기 기판의 상기 상면에 대한 상기 정보 저장 구조체들의 각각의 측면의 기울기는, 상기 기판의 상기 상면에 대한 상기 리세스 영역의 상기 내측면의 기울기보다 큰 자기 기억 소자.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111477738B (zh) * 2019-01-23 2023-05-12 联华电子股份有限公司 一种制作半导体元件的方法
US10892403B2 (en) * 2019-01-29 2021-01-12 International Business Machines Corporation Structured bottom electrode for MTJ containing devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208681A (ja) * 2001-01-11 2002-07-26 Canon Inc 磁気薄膜メモリ素子、磁気薄膜メモリおよび情報記録方法
JP2005183826A (ja) * 2003-12-22 2005-07-07 Sony Corp 磁気メモリ
JP2010219412A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 磁気抵抗効果素子および磁気ランダムアクセスメモリ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198608B1 (en) 1999-03-18 2001-03-06 Read-Rite Corporation MR sensor with blunt contiguous junction and slow-milling-rate read gap
JP2003196807A (ja) 2001-12-25 2003-07-11 Hitachi Ltd 磁気抵抗効果ヘッドおよびその製造方法
JP2013201343A (ja) 2012-03-26 2013-10-03 Toshiba Corp 半導体記憶装置およびその製造方法
KR101919040B1 (ko) * 2012-08-13 2018-11-15 삼성전자주식회사 반도체 기억 소자
KR101967352B1 (ko) * 2012-10-31 2019-04-10 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법
US9105572B2 (en) 2013-09-09 2015-08-11 Hiroyuki Kanaya Magnetic memory and manufacturing method thereof
KR102175471B1 (ko) 2014-04-04 2020-11-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102212558B1 (ko) 2014-12-22 2021-02-08 삼성전자주식회사 자기 메모리 소자의 제조 방법
KR102354468B1 (ko) * 2015-01-23 2022-01-24 삼성전자주식회사 패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자
US9818935B2 (en) 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
KR102399342B1 (ko) 2015-08-21 2022-05-19 삼성전자주식회사 메모리 장치 및 그 제조 방법
JP6200471B2 (ja) 2015-09-14 2017-09-20 株式会社東芝 磁気メモリ
KR102406722B1 (ko) 2015-09-25 2022-06-09 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
KR102520682B1 (ko) * 2016-05-27 2023-04-12 삼성전자주식회사 정보 저장 소자 및 그 제조방법
KR102634750B1 (ko) * 2017-01-10 2024-02-13 삼성전자주식회사 자기 기억 소자
KR102456674B1 (ko) * 2017-06-09 2022-10-20 삼성전자주식회사 자기 메모리 장치 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208681A (ja) * 2001-01-11 2002-07-26 Canon Inc 磁気薄膜メモリ素子、磁気薄膜メモリおよび情報記録方法
JP2005183826A (ja) * 2003-12-22 2005-07-07 Sony Corp 磁気メモリ
JP2010219412A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 磁気抵抗効果素子および磁気ランダムアクセスメモリ

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