KR102615694B1 - 정보 저장 소자 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title description 43
- 238000013500 data storage Methods 0.000 title 1
- 230000005291 magnetic effect Effects 0.000 claims abstract description 110
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 44
- 238000003860 storage Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000001678 irradiating effect Effects 0.000 claims abstract description 10
- 238000011065 in-situ storage Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 51
- 230000004888 barrier function Effects 0.000 claims description 35
- 239000011229 interlayer Substances 0.000 claims description 32
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000010408 film Substances 0.000 description 47
- 230000008569 process Effects 0.000 description 41
- 238000010586 diagram Methods 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 11
- 230000005415 magnetization Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000000696 magnetic material Substances 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- -1 argon ions Chemical class 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000003302 ferromagnetic material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910003321 CoFe Inorganic materials 0.000 description 2
- 229910018979 CoPt Inorganic materials 0.000 description 2
- 229910000684 Cobalt-chrome Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- PGTXKIZLOWULDJ-UHFFFAOYSA-N [Mg].[Zn] Chemical compound [Mg].[Zn] PGTXKIZLOWULDJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000002885 antiferromagnetic material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000010952 cobalt-chrome Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910001868 water Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910019227 CoFeTb Inorganic materials 0.000 description 1
- 229910002441 CoNi Inorganic materials 0.000 description 1
- 229910018936 CoPd Inorganic materials 0.000 description 1
- 229910015187 FePd Inorganic materials 0.000 description 1
- 229910005335 FePt Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- QYHKLBKLFBZGAI-UHFFFAOYSA-N boron magnesium Chemical compound [B].[Mg] QYHKLBKLFBZGAI-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
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Abstract
본 발명에 따른 정보 저장 소자의 제조 방법은, 기판 상에 자기 터널 접합층을 형성하는 단계, 상기 자기 터널 접합층에 제 1 입사각으로 이온 빔을 조사하여 서로 분리된 자기 터널 접합 패턴들을 형성하는 제 1 단계, 상기 제 1 단계 이후, 상기 제 1 입사각보다 작은 제 2 입사각으로 이온 빔을 조사하는 제 2 단계, 및 상기 제 2 단계 이후, 상기 제 1 입사각보다 큰 제 3 입사각으로 이온 빔을 조사하는 제 3 단계를 포함하고, 상기 제 1 내지 제 3 단계는 인-시츄(in-situ)로 진행된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 정보 저장 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법은, 기판 상에 자기 터널 접합층을 형성하는 단계; 상기 자기 터널 접합층에 제 1 입사각으로 이온 빔을 조사하여 서로 분리된 자기 터널 접합 패턴들을 형성하는 제 1 단계; 상기 제 1 단계 이후, 상기 제 1 입사각보다 작은 제 2 입사각으로 이온 빔을 조사하는 제 2 단계; 및 상기 제 2 단계 이후, 상기 제 1 입사각보다 큰 제 3 입사각으로 이온 빔을 조사하는 제 3 단계를 포함하고, 상기 제 1 내지 제 3 단계는 인-시츄(in-situ)로 진행될 수 있다.
본 발명의 실시예들에 따른 정보 저장 소자는, 기판 상의 층간 절연막;
상기 층간 절연막 내의 콘택 플러그들; 상기 콘택 플러그들 상의 자기 터널 접합 패턴들; 상기 자기 터널 접합 패턴들의 측벽 상의 측벽 절연 패턴들; 및 상기 측벽 절연 패턴들 상의 캐핑 절연막을 포함하고, 상기 자기 터널 접합 패턴들은 차례로 적층된 제 1 자성 패턴, 터널 배리어 패턴, 제 2 자성 패턴을 포함하고, 상기 터널 배리어 패턴의 두께는 상기 캐핑 절연막에 인접할수록 증가될 수 있다.
본 발명의 실시예들에 따르면, 캐핑 절연막을 형성하기 위한 웨이퍼의 반출 전, 측벽 절연 패턴들을 형성하여 외부 물질에 따른 자기 터널 접합의 열화를 방지할 수 있다. 또한, 이전 단계에서 자기 터널 접합 패턴들의 측벽에 부착된 도전성 잔여물을 산화시킬 수 있다. 본 발명의 실시예들에 따르면 추가적인 장비나 소스의 공급 없이 인-시츄로 측벽 절연 패턴을 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 이온 빔 장비를 나타내는 개략도이다.
도 2는 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 3은 본 발명의 실시예들에 따른 정보 저장 소자의 평면도이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 도면들로 도 3의 I-I'선에 따른 단면도들이다.
도 10은 도 9의 P영역의 확대도이다.
도 11은 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 12는 도 11의 공정 흐름도에 따라 형성된 정보 저장 소자의 확대도이다.
도 13은 도 3의 자기 터널 접합 패턴의 일 예를 설명하기 위한 도면이다.
도 14는 도 3의 자기 터널 접합 패턴의 다른 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따라 제조된 정보 저장 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 3은 본 발명의 실시예들에 따른 정보 저장 소자의 평면도이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 도면들로 도 3의 I-I'선에 따른 단면도들이다.
도 10은 도 9의 P영역의 확대도이다.
도 11은 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 12는 도 11의 공정 흐름도에 따라 형성된 정보 저장 소자의 확대도이다.
도 13은 도 3의 자기 터널 접합 패턴의 일 예를 설명하기 위한 도면이다.
도 14는 도 3의 자기 터널 접합 패턴의 다른 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따라 제조된 정보 저장 소자의 단위 메모리 셀을 나타내는 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이온 빔 장비를 나타내는 개략도이다. 도 1을 참조하면, 이온 빔 장비(500)는 이온 빔(IB)을 이용한 공정이 수행되는 챔버 유닛(200), 상기 챔버 유닛(200)에 결합되는 검출기(300), 및 상기 챔버 유닛(200) 및 상기 검출기(300)에 연결되는 컴퓨터 시스템(400)을 포함할 수 있다.
상기 챔버 유닛(200)는 플라즈마를 생성하는 소스 챔버(202), 및 상기 플라즈마로부터 생성되는 상기 이온 빔(IB)을 이용하여 상기 공정이 수행되는 프로세스 챔버(204)를 포함할 수 있다. 상기 소스 챔버(202) 및 상기 프로세스 챔버(204)는 서로 연결되어 통할 수 있다. 상기 챔버 유닛(200)은 그 내부에 제공되는 그리드(206)를 포함할 수 있고, 상기 그리드(206)는 상기 소스 챔버(202) 및 상기 프로세스 챔버(204) 사이에 제공될 수 있다. 상기 그리드(206)는 상기 이온 빔(IB)이 상기 프로세스 챔버(204) 내부로 조사되도록 상기 이온 빔(IB)을 제어할 수 있다. 상기 프로세스 챔버(204) 내부에 웨이퍼(WF)를 로드하기 위한 스테이지(208)가 제공될 수 있다.
상기 스테이지(208)는 상기 챔버 유닛(200)의 바닥면에 대하여 경사지게 배치될 수 있다. 상기 스테이지(208)가 상기 챔버 유닛(200)의 상기 바닥면에 대하여 일 경사각(tilt angle, α)을 가지도록 배치됨에 따라, 상기 이온 빔(IB)은 상기 웨이퍼(WF) 상에 일 입사각(β)으로 조사될 수 있다. 일 예로, 상기 스테이지의 하부에 틸팅(tilting) 가능한 척(chuck)이 배치되고 이의 조절에 의하여 상기 경사각이 결정될 수 있다. 여기서, 상기 입사각(β)은 상기 웨이퍼(WF)의 상면에 대하여 상기 이온 빔(IB)이 조사되는 각도로 정의될 수 있다. 상기 이온 빔(IB)의 상기 입사각(β)은 상기 스테이지(208)의 상기 경사각(α)에 의해 결정될 수 있다. 본 명세서에서 입사각 및 경사각은 90도 이하의 각도를 지칭한다. 상기 이온 빔(IB)이 상기 웨이퍼(WF)의 상기 상면으로 조사되어 상기 웨이퍼(WF) 상에 소정의 공정이 수행될 수 있다. 상기 공정은 상기 웨이퍼(WF) 상에 반도체 소자를 형성하기 위해 수행될 수 있다. 일 예로, 상기 공정은 상기 이온 빔(IB)을 이용하여 상기 웨이퍼(WF) 상에 형성된 박막을 식각하는 식각 공정일 수 있다.
상기 검출기(300)는 상기 공정이 수행되는 동안 상기 챔버 유닛(200) 내 물질로부터 발생되는 신호를 검출할 수 있다. 상기 컴퓨터 시스템(400)은 상기 검출기(300)로부터 획득되는 상기 신호를 이용하여 상기 챔버 유닛(200)의 파라미터를 제어하는 제어기(402), 다양한 데이터를 저장하는 라이브러리(404), 입출력부(406) 및 인터페이스부(408)를 포함할 수 있다. 상기 제어기(402)는, 상기 프로세스 챔버(204) 내에서 상기 공정이 수행되는 동안, 상기 이온 빔(IB)의 이온 에너지(ion energy), 이온 전류(ion current), 및 입사각(β) 중 적어도 하나를 번경할 수 있다.
도 2는 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 3은 본 발명의 실시예들에 따른 정보 저장 소자의 평면도이다. 도 4 내지 도 9는 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 도면들로 도 3의 I-I'선에 따른 단면도들이다.
도 3 및 도 4를 참조하여, 기판(100) 상에 제 1 층간 절연막(102)이 제공될 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 선택 소자들(미도시)이 상기 기판(100) 상에 제공될 수 있고, 상기 제 1 층간 절연막(102)이 상기 선택 소자들을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 제 1 층간 절연막(102)은 산화물, 질화물, 탄화물 및/또는 산질화물을 포함할 수 있다. 일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(104)이 상기 제 1 층간 절연막(102) 내에 제공될 수 있다. 상기 콘택 플러그들(104)의 각각은 상기 제 1 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 콘택 플러그들(104)의 상면들은 상기 제 1 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제 1 층간 절연막(102) 상에 차례로 적층된 하부 도전층(106), 자기 터널 접합층(120) 및 상부 도전층(114)이 형성될 수 있다. 상기 하부 도전층(106) 및 상기 상부 도전층(114)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 상기 하부 도전층(106)은 상기 자기 터널 접합층(120)을 구성하는 자성막들의 결정 성장에 도움을 주는 물질(일 예로, 루테늄(Ru) 등)을 포함할 수 있다. 상기 하부 도전층(106)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다. 상기 자기 터널 접합층(120)은 상기 하부 도전층(106) 상에 차례로 적층된 제 1 자성막(108), 터널 배리어막(110), 및 제 2 자성막(112)을 포함할 수 있다. 상기 제 1 및 제 2 자성막들(108, 112) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층일 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행하게 변경 가능한 자화 방향을 갖는 자유층일 수 있다.
일 예로, 상기 기준층 및 자유층의 자화 방향들은 상기 터널 배리어막(110)과 상기 제 2 자성막(112) 사이의 계면에 실질적으로 수직할 수 있다. 다른 예로, 상기 기준층 및 자유층의 자화방향들은 상기 터널 배리어막(110)와 상기 제 2 자성막(112)의 상기 계면에 실질적으로 평행할 수 있다. 상기 기준층 및 자유층의 자화 방향에 대해서는 이하 도 13 및 도 14를 참조하여 보다 상세히 설명된다.
상기 터널 배리어막(110)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제 1 자성막(108), 터널 배리어막(110), 및 제 2 자성막(112)의 각각은 스퍼터링, 물리 기상 증착, 또는 화학 기상 증착 공정 등으로 형성될 수 있다. 상기 터널 배리어막(110)은 제 1 두께(t1)로 증착될 수 있다.
상기 자기 터널 접합층(120) 상에 마스크 패턴들이 형성될 수 있다. 상기 마스크 패턴들은 도전성 마스크 패턴들(130) 및 상기 도전성 마스크 패턴들(130) 상의 절연성 마스크 패턴들(135)을 포함할 수 있다. 상기 마스크 패턴들은 상기 기판(100) 상에 후술될 패턴 구조체들이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴들(130)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 절연성 마스크 패턴들(135)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 2, 도 3 및 도 5를 참조하여, 상기 자기 터널 접합층(120)이 형성된 상기 기판(100)에 제 1 입사각(θ1)으로 이온 빔을 조사하여 서로 분리된 자기 터널 접합 패턴들(MTJ)을 형성할 수 있다(S11, 이하 제 1 단계). 상기 자기 터널 접합 패턴들(MTJ)은 1회의 패터닝 공정을 통하여 제 1 방향(D1) 및 제 2 방향(D2)으로 분리될 수 있으나, 이와는 달리 제 1 방향(D1) 패터닝 공정 및 제 2 방향(D2) 패터닝 공정이 순차적으로 수행될 수 있다. 상기 마스크 패턴들(130,135)을 식각 마스크로 상기 자기 터널 접합층(120)의 식각 공정이 수행될 수 있다. 상기 제 1 단계(S11)는 도 2를 참조하여 설명된 상기 이온 빔 장비(500)의 챔버 유닛(200) 내에서 수행될 수 있다. 일 예로, 상기 제 1 단계(S11)는 아르곤 이온(Ar+)을 포함하는 이온 빔을 이용하여 수행될 수 있다. 상기 제 1 입사각(θ1)은 도 2를 참조하여 설명된 상기 스테이지(208)의 경사각을 조절하여 결정될 수 있다. 일 예로, 상기 제 1 입사각(θ1)은 30도 내지 60도일 수 있다.
상기 자기 터널 접합 패턴들(MTJ) 각각은 차례로 적층된 제 1 자성 패턴(109), 터널 배리어 패턴(111), 및 제 2 자성 패턴(113)을 포함할 수 있다. 상기 하부 도전층(106) 및 상기 상부 도전층(114)은 각각 하부 도전 패턴들(107) 및 상부 도전 패턴들(115)이 될 수 있다. 상기 절연성 마스크 패턴들(135)의 상부는 상기 제 1 단계(S11)의 진행에 따라 소모될 수 있다. 상기 제 1 단계(S11)에서 상기 자기 터널 접합 패턴들(MTJ) 사이의 상기 제 1 층간 절연막(102)이 노출될 수 있으며, 이의 상부가 제거되어 리세스 영역(RS)이 형성될 수 있다. 일 예로, 상기 제 1 단계(S11)의 종료 후 상기 리세스 영역(RS)의 하면은 상기 콘택 플러그들(104)의 상면보다 제 1 깊이(h1)만큼 낮을 수 있다.
상기 제 1 단계(S11) 동안, 노출된 상기 자기 터널 접합 패턴들(MTJ)의 측벽들에 인접한 상기 터널 배리어 패턴들(111)의 에지 부분들은 도 4를 참조하여 설명된 증착 시의 제 1 두께(t1)보다 두께가 증가될 수 있다. 즉, 각 자기 터널 접합 패턴(MTJ)의 양 측벽들 사이의 중심 부분에서 상기 터널 배리어 패턴들(111)의 두께는 상기 제 1 두께(t1)로 유지되고, 측벽들에 인접한 에지 부분들에서 상기 터널 배리어 패턴들(111)의 두께는 상기 제 1 두께(t1) 보다 두꺼운 제 2 두께(t2)가 될 수 있다. 일 예로, 상기 터널 배리어 패턴들(111)의 두께는 상기 중심 부분에서 상기 에지 부분들로 갈수록 증가될 수 있다. 이와 같은 상기 터널 배리어 패턴들(111)의 두께 변화는 상기 터널 배리어 패턴들(111)과 접하고 상기 자기 터널 접합 패턴들(MTJ)의 측벽에 노출된 제 1 및 제 2 자성 패턴들(109, 113)의 일부가 산화되어 발생될 수 있다. 일 예로, 상기 제 1 층간 절연막(102)이 실리콘 산화물, 실리콘 산화질화물, 및 알루미늄 산화물과 같이 산소를 포함하는 경우, 이온 빔에 의하여 상기 제 1 층간 절연막(102) 내의 산소 원자들이 상기 터널 배리어 패턴들(111)의 노출된 측벽들로 이동될 수 있으며 이들에 의하여 상기 제 1 및 제 2 자성 패턴들(109, 113)의 일부가 산화될 수 있다. 다른 실시예에서, 상기 제 1 층간 절연막(102)이 산소를 포함하지 않는 경우, 상기 터널 배리어 패턴들(111)의 두께는 변화되지 않을 수 있다. 이하, 상기 터널 배리어 패턴들(111)의 두께가 변화되는 실시예로 설명되나 이에 한정되지 않는다.
도 2, 도 3 및 도 6을 참조하여, 상기 자기 터널 접합 패턴들(MTJ)이 형성된 상기 기판(100)에 제 2 입사각(θ2)으로 이온 빔을 조사할 수 있다(S12, 이하 제 2 단계). 상기 제 2 입사각(θ2)은 상기 제 1 입사각(θ1) 보다 작을 수 있다. 일 예로, 상기 제 1 입사각(θ2) 50도 내지 80도일 수 있다. 상기 제 2 단계(S12)는 상기 제 1 단계(S11)에서 상기 자기 터널 접합 패턴들(MTJ)의 측벽들에 부착된 식각 부산물들을 제거하기 위한 공정일 수 있다. 즉, 상대적으로 작은 입사각으로 이온 빔을 조사하여 상기 제 1 단계(S11)보다 상기 자기 터널 접합 패턴들(MTJ)의 측벽들에서 식각 부산물들이 용이하게 제거될 수 있다. 상기 제 2 단계(S12)는 상기 제 1 단계(S11)와 연속적으로 동일 챔버 유닛 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다. 이하, 본 명세서에서 인-시츄란 동일 챔버 유닛 내에서 진공 상태가 연속적으로 유지되며 진행되는 공정을 의미할 수 있다.
일 예로, 상기 제 2 단계(S12)의 종료 후, 상기 리세스 영역(RS)의 하면은 상기 콘택 플러그들(104)의 상면으로부터 상기 제 1 깊이(h1)보다 큰 제 2 깊이(h2)만큼 낮아질 수 있다. 그 결과, M 영역에 도시된 바와 같이 상기 콘택 플러그들(104)의 측벽들 중 일부가 노출될 수 있다. 이와는 달리, 상기 콘택 플러그들(104)의 측벽들은 상기 제 1 단계(S11)에서 노출되거나, 이하 설명될 제 3 단계(S13)에서 노출될 수 있다.
상기 터널 배리어 패턴들(111)의 에지 부분들의 두께는 제 3 두께(t3)가 될 수 있다. 상기 제 3 두께(t3)는 상기 제 2 두께(t2)보다 클 수 있다. 이와는 달리 상기 터널 배리어 패턴들(111)의 중심 부분들은 상기 제 1 두께(t1)를 유지할 수 있다. 상기 자기 터널 접합 패턴들(MTJ)의 측벽의 일부는 본 제 2 단계(S12)에서 식각 부산물들과 함께 식각될 수 있다. 그 결과, 상기 자기 터널 접합 패턴들(MTJ)은 도 6에 도시된 바와 같이 그 하부 폭이 줄어들 수 있다. 상기 절연성 마스크 패턴들(135)은 상기 제 2 단계(S12)의 진행에 따라 더욱 소모될 수 있으나, 상기 제 2 단계(S12)의 종료 후에도 적어도 일부는 상기 도전성 마스크 패턴들(130) 상에 잔류할 수 있다.
도 2, 도 3 및 도 7을 참조하여, 상기 자기 터널 접합 패턴들(MTJ)이 형성된 상기 기판(100)에 제 3 입사각(θ3)으로 이온 빔을 조사할 수 있다(S13, 이하 제 3 단계). 상기 제 3 입사각(θ3)은 상기 제 1 입사각(θ1) 보다 클 수 있다. 일 예로, 상기 제 3 입사각(θ3)은 70도 내지 90도일 수 있다. 상기 제 3 단계(S13)는 상기 제 1 단계(S11) 및 상기 제 2 단계(S12)와 연속적으로 동일 챔버 유닛 내에서 수행될 수 있다. 즉, 상기 제 1 내지 제 3 단계들(S11, S12, S13)은 인-시츄(in-situ)로 진행될 수 있다.
본 단계(S13)는 상대적으로 큰 입사각으로 이온 빔을 조사하므로 상대적으로 상기 자기 터널 접합 패턴들(MTJ)의 측벽들 보다 상기 제 1 층간 절연막(102)이 이온 빔의 영향을 많이 받을 수 있다. 그 결과, 상기 제 1 및 제 2 단계들(S11, S12)보다 이온 빔에 의하여 상기 제 1 층간 절연막(102)으로부터 분리되는 물질의 양이 많아지며 이들 중 일부는 상기 자기 터널 접합 패턴들(MTJ)의 측벽에 재증착되어 측벽 절연 패턴들(141)을 형성할 수 있다. 상기 측벽 절연 패턴들(141)은 상기 제 1 층간 절연막(102)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 측벽 절연 패턴들(141)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
상기 제 3 단계(S13)의 이온 입사 에너지가 상기 제 1 단계(S11)의 이온 입사 에너지보다 클 경우 상기 자기 터널 접합 패턴들(MTJ)의 과도한 식각이 발생되고, 상기 제 3 단계(S13)의 이온 입사 에너지가 상기 제 2 단계(S12)의 이온 입사 에너지보다 작을 경우 상기 측벽 절연 패턴들(141)이 형성되지 않을 수 있다. 따라서, 상기 제 3 단계(S13)의 이온 입사 에너지(ion incident energy)는 상기 제 2 단계(S12)의 이온 입사 에너지보다 크고, 상기 제 1 단계(S11)의 이온 입사 에너지보다 작을 수 있다. 상기 제 1 내지 제 3 단계(S11, S12, S13)의 이온 입사 에너지는 도 1을 참조하여 설명된 상기 그리드(206)의 전압을 측정하여 비교할 수 있다.
상기 절연성 마스크 패턴들(135)은 상기 제 3 단계(S13)의 진행에 따라 더욱 소모될 수 있다. 상기 제 3 단계(S13)의 종료 후 상기 절연성 마스크 패턴들(135)은 완전히 소모될 수 있으나, 이와는 달리 상기 제 3 단계(S13)의 종료 후에도 상기 절연성 마스크 패턴들(135)의 일부가 상기 도전성 마스크 패턴들(130) 상에 잔류할 수 있다. 상기 제 3 단계(S13)의 종료 후, 상기 리세스 영역(RS)의 하면은 상기 콘택 플러그들(104)의 상면으로부터 상기 제 2 깊이(h2)보다 큰 제 3 깊이(h3)만큼 낮아질 수 있다. 상기 터널 배리어 패턴들(111)의 에지 부분들의 두께는 제 4 두께(t4)가 될 수 있다. 상기 제 4 두께(t4)는 상기 제 3 두께(t3)보다 클 수 있다. 이와는 달리 상기 터널 배리어 패턴들(111)의 중심 부분들은 상기 제 1 두께(t1)를 유지할 수 있다.
도 2, 도 3 및 도 8을 참조하여, 상기 측벽 절연 패턴들(141)이 형성된 결과물 상에 캐핑 절연막(145)이 형성될 수 있다(S14). 상기 캐핑 절연막(145)의 형성은 상기 제 1 내지 제 3 단계들(S11, S12, S13)과는 다른 챔버 유닛에서 수행될 수 있다. 즉, 상기 제 3 단계(S13)의 종료 후, 웨이퍼(WF)가 도 2를 참조하여 설명된 챔버 유닛(200)으로부터 반출되고 이와는 다른 증착 설비의 챔버에 반입된 후 상기 캐핑 절연막(145)의 형성 공정이 진행될 수 있다.
이와 같은 챔버 간 또는 장비 간 웨이퍼의 이동 시, 상기 자기 터널 접합 패턴들(MTJ)에 산소, 질소, 또는 물(H2O) 등의 외부 물질이 침투하여 정보 저장 소자가 열화될 수 있다. 본 발명의 실시예들에 따르면, 상기 캐핑 절연막(145)을 형성하기 위한 웨이퍼(WF)의 반출 전, 상기 측벽 절연 패턴들(141)을 형성하여 이와 같은 열화를 방지할 수 있다. 상기 제 3 단계(S13)에 따른 상기 측벽 절연 패턴들(141)의 형성 방법은 상기 자기 터널 접합 패턴들(MTJ)의 측벽에 이전 단계에서 부착된 도전성 잔여물을 함께 산화시킬 수 있다. 상기 제 3 단계(S13)에 따라 형성된 상기 측벽 절연 패턴들(141)은 상대적으로 아래 쪽에 위치한 상기 제 1 층간 절연막(102)을 소스로 하므로 일반적인 증착 방식에 비하여 상기 마스크 패턴들(130, 135) 위에 증착되는 양이 적을 수 있다. 그 결과, 후속 콘택홀 공정 또는 평탄화 공정이 보다 용이하게 진행될 수 있다. 또한, 상기 측벽 절연 패턴들(141)은 추가적인 장비나 추가적인 소스의 공급 없이 인-시츄로 형성될 수 있으므로 공정을 단순화할 수 있다.
상기 캐핑 절연막(145)은 CVD 또는 PVD에 의하여 형성될 수 있다. 일 예로, 상기 캐핑 절연막(145)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있다. 상기 캐핑 절연막(145)은 상기 자기 터널 접합 패턴들(MTJ) 및 이들 사이의 상기 제 1 층간 절연막(102)의 상면을 따라 콘포멀하게 형성될 수 있다.
상기 캐핑 절연막(145) 상에 제 2 층간 절연막(150)이 형성될 수 있다(S15). 상기 제 2 층간 절연막(150)은 상기 자기 터널 접합 패턴들(MTJ) 사이의 공간을 채울 수 있다. 일 예로, 상기 제 2 층간 절연막(150)은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다.
도 3 및 도 9를 참조하여, 평탄화 공정이 수행되어 상기 도전성 마스크 패턴들(130)의 상부들을 노출한 후, 도전 라인들(160)이 형성될 수 있다. 상기 도전성 마스크 패턴들(130)은 메모리 셀의 상부 전극(TE)으로 기능할 수 있다. 상기 도전 라인들(160)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
도 10은 도 9의 P영역의 확대도이다. 도 13는 도 3의 자기 터널 접합 패턴의 일 예를 설명하기 위한 도면이고, 도 14은 도 3의 자기 터널 접합 패턴의 다른 예를 설명하기 위한 도면이다. 이하, 도 3, 도 9, 도 10, 도 13 및 도 14를 참조하여 본 발명의 실시예들에 따른 정보 저장 소자가 보다 상세히 설명된다.
도 3, 도 9 및 도 10을 참조하면, 상기 기판(100) 상에 상기 제 1 층간 절연막(102)이 제공될 수 있다. 선택 소자들(미도시)이 상기 기판(100) 상에 제공될 수 있고, 상기 제 1 층간 절연막(102)이 상기 선택 소자들을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 콘택 플러그들(104)이 상기 제 1 층간 절연막(102) 내에 제공될 수 있다. 상기 콘택 플러그들(104)의 각각은 상기 제 1 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 일부 실시예들에 따르면, 상기 제 1 층간 절연막(102)의 상부에는 리세스 영역(RS)이 제공되고, 상기 리세스 영역(RS)의 하면은 상기 콘택 플러그들(104)의 상면보다 낮을 수 있다.
상기 콘택 플러그들(104)의 각각의 상에 상기 하부 도전 패턴(107), 상기 자기 터널 접합 패턴(MTJ), 및 상기 상부 도전 패턴(115)이 차례로 배치될 수 있다. 상기 상부 도전 패턴(115) 상에 상부 전극(TE)이 배치될 수 있다. 상기 상부 도전 패턴(115)은 생략될 수 있다.
상기 자기 터널 접합 패턴(MTJ)은 상기 제 1 자성 패턴(109), 상기 제 2 자성 패턴(113), 및 이들 사이의 터널 배리어 패턴(111)을 포함할 수 있다. 상기 자기 터널 접합 패턴(MTJ)의 측벽 상에 측벽 절연 패턴(141)이 제공될 수 있다. 상기 측벽 절연 패턴(141)은 상기 제 1 층간 절연막(102)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 측벽 절연 패턴(141)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 상기 측벽 절연 패턴(141) 상에 캐핑 절연막(145)이 제공될 수 있다. 일 예로, 상기 캐핑 절연막(145)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있다. 상기 캐핑 절연막(145)은 상기 자기 터널 접합 패턴들(MTJ) 및 이들 사이의 상기 제 1 층간 절연막(102)의 상면을 따라 콘포멀하게 형성될 수 있다. 상기 캐핑 절연막(145) 상에 제 2 층간 절연막(150)이 제공될 수 있다.
자기 터널 접합 패턴(MTJ) 각각의 양 측벽들 사이의 중심 부분에서 상기 터널 배리어 패턴들(111)의 두께는 상기 제 1 두께(t1)이고, 측벽들에 인접한 에지 부분들에서 상기 터널 배리어 패턴들(111)의 두께는 상기 제 1 두께(t1) 보다 큰 제 4 두께(t4)일 수 있다. 일 예로, 상기 터널 배리어 패턴들(111)의 두께는 상기 캐핑 절연막(145)에 인접할수록 증가될 수 있다. 이와 같은 상기 터널 배리어 패턴들(111)의 형상에 의하여 정보 저장 소자의 누설 전류가 감소될 수 있다.
상기 터널 배리어 패턴들(111)에 인접한 부분에서, 상기 측벽 절연 패턴(141)은 제 5 두께(t5)를 갖고, 상기 캐핑 절연막(145)은 제 6 두께(t6)를 가질 수 있다. 상기 제 6 두께(t6)는 상기 제 5 두께(t5) 보다 클 수 있다.
일 예로, 도 13을 참조하면, 상기 제 1 및 제 2 자성 패턴들(109, 113)의 자화방향들(109a, 113a)은 상기 터널 배리어 패턴(111)과 상기 제 2 자성 패턴(113)의 계면에 실질적으로 평행할 수 있다. 도 13은 상기 제 1 자성 패턴(109)이 기준 패턴이고, 상기 제 2 자성 패턴(113)이 자유 패턴인 경우를 예로서 개시하나, 이에 한정되지 않는다. 도 13에 도시된 바와 달리, 상기 제 1 자성 패턴(109)이 자유 패턴이고, 상기 제 2 자성 패턴(113)이 기준 패턴일 수 있다. 상기 평행한 자화 방향들(109a, 113a)을 갖는 상기 제 1 및 제 2 자성 패턴들(109, 113)은 강자성 물질을 포함할 수 있다. 상기 제 1 자성 패턴(109)은 상기 제 1 자성 패턴(109) 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
다른 예로, 도 14를 참조하면, 상기 제 1 및 제 2 자성 패턴들(109, 113)의 자화 방향들(109b, 113b)은 상기 터널 배리어 패턴(111)과 상기 제 2 자성 패턴(113)의 계면에 실질적으로 수직할 수 있다. 도 14는 상기 제 1 자성 패턴(109)이 기준 패턴이고, 상기 제 2 자성 패턴(113)이 자유 패턴인 경우를 예로서 개시하나, 도 14에 도시된 바와 달리, 상기 제 1 자성 패턴(109)이 자유 패턴이고, 상기 제 2 자성 패턴(113)이 기준 패턴일 수도 있다. 상기 수직한 자화 방향들(109b, 113b)을 갖는 상기 제 1 및 제 2 자성 패턴들(109, 113)은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
다시 도 3 및 도 9를 참조하여, 상기 제 2 층간 절연막(150) 상에 도전 라인들(160)이 제공될 수 있다. 상기 도전 라인들(160)은 일 예로, 비트 라인일 수 있다. 평면적 관점에서, 상기 도전 라인들(160)은 제 1 방향(D1)으로 연장되어, 상기 제 1 방향(D1)을 따라 배열되는 복수의 자기 터널 접합 패턴들(MTJ)에 전기적으로 연결될 수 있다. 상기 복수의 자기 터널 접합 패턴들(MTJ)의 각각은 대응하는 상부 전극(TE)을 통하여 상기 도전 라인들(160)에 전기적으로 연결될 수 있다. 평면적 관점에서, 복수의 도전 라인들(160)은 상기 제 1 방향(D1)에 교차하는 제 2 방향(D2)으로 배열될 수 있다.
도 11은 본 발명의 실시예들에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 12는 도 11의 공정 흐름도에 따라 형성된 정보 저장 소자의 확대도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 11의 공정 흐름도는 상기 제 2 단계(S12)와 상기 제 3 단계(S13) 사이에 산소 후처리 공정(S12a)을 제외하고 도 2의 공정 흐름도와 실질적으로 동일하다. 상기 산소 후처리 공정(S12a)은 산소 이온 또는 산소 분자를 도 1의 챔버 유닛(200) 내에 공급하여 수행될 수 있다. 일 예로, 산소 이온은 이온 빔 형태로 도 1의 프로세스 챔버(204) 내로 공급될 수 있다. 본 산소 후처리 공정(S12a)에 의하여 상기 제 1 및 제 2 단계(S11, S12)의 완료 후 상기 자기 터널 접합 패턴들(MTJ)의 측벽 상에 잔류하는 도전성 물질들이 산화될 수 있다. 즉, 도 12에 도시된 바와 같이 본 산소 후처리 공정(S12a)에 의하여 상기 측벽 절연 패턴(141)의 형성 이전에 상기 자기 터널 접합 패턴들(MTJ)의 측벽 상에 내측(inner) 절연 패턴(149)이 형성될 수 있다. 상기 내측 절연 패턴(149)은 금속 산화물 또는 금속 산질화물을 포함할 수 있다. 상기 내측 절연 패턴(149)는 상기 측벽 절연 패턴(141)에 비하여 두께가 얇을 수 있다.
도 15는 본 발명의 실시예들에 따라 제조된 정보 저장 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 정보 저장 소자는 자기 기억 소자일 수 있다. 단위 메모리 셀(MC)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 메모리 소자(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있고, 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 메모리 소자(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일부 실시예들에 따르면, 상기 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SE)에 연결될 수 있다.
구체적으로, 상기 메모리 소자(ME)는 제 1 자성 구조체(MS1), 제 2 자성 구조체(MS2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 상기 제 1 자성 구조체(MS1), 상기 제 2 자성 구조체(MS2), 및 상기 터널 배리어(TBR)은 자기 터널 접합 패턴(MJT)으로 정의될 수 있다. 상기 제 1 및 제 2 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 상기 메모리 소자(ME)는, 상기 제 2 자성 구조체(MS2)와 상기 선택 소자(SE) 사이에 개재되는 하부 전극(BE), 및 상기 제 1 자성 구조체(MS1)와 상기 비트 라인(BL) 사이에 개재되는 상부 전극(TE)을 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (10)
- 기판 상에 자기 터널 접합층을 형성하는 단계;
상기 자기 터널 접합층에 제 1 입사각으로 이온 빔을 조사하여 서로 분리된 자기 터널 접합 패턴들을 형성하는 제 1 단계;
상기 제 1 단계 이후, 상기 제 1 입사각보다 작은 제 2 입사각으로 이온 빔을 조사하는 제 2 단계; 및
상기 제 2 단계 이후, 상기 제 1 입사각보다 큰 제 3 입사각으로 이온 빔을 조사하는 제 3 단계를 포함하고,
상기 제 1 내지 제 3 단계는 인-시츄(in-situ)로 진행되고,
상기 자기 터널 접합 패턴들 각각은 차례로 적층된 제 1 자성 패턴, 터널 배리어 패턴, 제 2 자성 패턴을 포함하고,
상기 제 3 단계 완료 후, 상기 터널 배리어 패턴의 두께는 그의 중심 부분 보다 에지 부분에서 더 두꺼운 정보 저장 소자의 제조 방법.
- 제 1 항에 있어서,
상기 자기 터널 접합층을 형성하기 전, 상기 기판 상에 콘택 플러그들 및 상기 콘택 플러그들을 둘러싸는 층간 절연막을 형성하는 것을 더 포함하고,
상기 제 3 단계에서 상기 이온 빔은 상기 자기 터널 접합 패턴들 사이에서 노출된 상기 층간 절연막의 상부에 조사되는 정보 저장 소자의 제조 방법.
- 제 2 항에 있어서,
상기 제 3 단계에 의하여 상기 자기 터널 접합 패턴들의 측벽에 측벽 절연 패턴들이 형성되는 정보 저장 소자의 제조 방법.
- 제 2 항에 있어서,
상기 제 2 단계 또는 상기 제 3 단계에서 상기 콘택 플러그들의 측벽 일부가 노출되는 정보 저장 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서,
상기 제 1 단계 이전에 상기 자기 터널 접합층 상에 마스크 패턴들을 형성하는 것을 포함하고,
상기 마스크 패턴들은 도전성 마스크 패턴들 및 상기 도전성 마스크 패턴들 상의 절연성 마스크 패턴들을 포함하고,
상기 제 3 단계의 시작 이전, 상기 절연성 마스크 패턴들의 적어도 일부가 상기 자기 터널 접합 패턴들 상에 존재하는 정보 저장 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제 2 단계와 상기 제 3 단계 사이에 상기 기판 상에 산소를 공급하여 상기 자기 터널 접합 패턴들의 측벽들의 적어도 일부를 산화시키는 것을 더 포함하는 정보 저장 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제 3 단계의 완료 후, 상기 자기 터널 접합 패턴들을 덮는 캐핑 절연막을 형성하는 것을 더 포함하는 정보 저장 소자의 제조 방법.
- 제 8 항에 있어서,
상기 캐핑 절연막은 상기 제 1 내지 제 3 단계들과 다른 챔버에서 형성되는 정보 저장 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제 3 단계의 이온 입사 에너지는 상기 제 2 단계의 이온 입사 에너지보다 크고 상기 제 1 단계의 이온 입사 에너지보다 작은 정보 저장 소자의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160145368A KR102615694B1 (ko) | 2016-11-02 | 2016-11-02 | 정보 저장 소자 및 그 제조방법 |
| US15/606,136 US10115893B2 (en) | 2016-11-02 | 2017-05-26 | Data storage devices and methods for manufacturing the same |
| US16/110,483 US20180375019A1 (en) | 2016-11-02 | 2018-08-23 | Data storage devices and methods for manufacturing the same |
| US16/837,424 US10978638B2 (en) | 2016-11-02 | 2020-04-01 | Data storage devices and methods for manufacturing the same |
| US17/169,759 US11683989B2 (en) | 2016-11-02 | 2021-02-08 | Data storage devices and methods for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160145368A KR102615694B1 (ko) | 2016-11-02 | 2016-11-02 | 정보 저장 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180049480A KR20180049480A (ko) | 2018-05-11 |
| KR102615694B1 true KR102615694B1 (ko) | 2023-12-21 |
Family
ID=62022619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160145368A KR102615694B1 (ko) | 2016-11-02 | 2016-11-02 | 정보 저장 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US10115893B2 (ko) |
| KR (1) | KR102615694B1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3673522B1 (en) * | 2017-08-23 | 2022-10-05 | Everspin Technologies, Inc. | Magnetoresistive bit fabrication by multi-step etching |
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| US8772888B2 (en) | 2012-08-10 | 2014-07-08 | Avalanche Technology Inc. | MTJ MRAM with stud patterning |
| KR101997154B1 (ko) | 2012-09-20 | 2019-07-05 | 삼성전자주식회사 | 자기 소자 |
| JP5774568B2 (ja) | 2012-09-21 | 2015-09-09 | 株式会社東芝 | 半導体装置の製造方法 |
| US9087981B2 (en) | 2013-02-08 | 2015-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming a magnetic tunnel junction device |
| JP2015018885A (ja) | 2013-07-10 | 2015-01-29 | 株式会社日立ハイテクノロジーズ | プラズマエッチング方法 |
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| KR102259870B1 (ko) | 2014-07-30 | 2021-06-04 | 삼성전자주식회사 | 자기 메모리 장치 및 그의 형성방법 |
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2016
- 2016-11-02 KR KR1020160145368A patent/KR102615694B1/ko active IP Right Grant
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2017
- 2017-05-26 US US15/606,136 patent/US10115893B2/en active Active
-
2018
- 2018-08-23 US US16/110,483 patent/US20180375019A1/en not_active Abandoned
-
2020
- 2020-04-01 US US16/837,424 patent/US10978638B2/en active Active
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2021
- 2021-02-08 US US17/169,759 patent/US11683989B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20200235291A1 (en) | 2020-07-23 |
| US10115893B2 (en) | 2018-10-30 |
| US20180375019A1 (en) | 2018-12-27 |
| KR20180049480A (ko) | 2018-05-11 |
| US10978638B2 (en) | 2021-04-13 |
| US11683989B2 (en) | 2023-06-20 |
| US20180123029A1 (en) | 2018-05-03 |
| US20210167283A1 (en) | 2021-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |