KR101811315B1 - 자기 기억 소자 및 그 제조 방법 - Google Patents

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Abstract

자기 기억 소자 및 그 제조 방법을 제공한다. 이 소자에 따르면, 제1 자성 패턴 및 제2 자성 패턴 사이에 개재된 터널 배리어 패턴의 가장자리부는, 터널 배리어 패턴의 중앙부 보다 두껍다. 터널 배리어 패턴의 중앙부는 실질적으로 균일한 두께를 갖는다.

Description

자기 기억 소자 및 그 제조 방법{MAGNETIC MEMORY DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 자기 기억 소자 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광 받고 있다.
일반적으로, 자기 기억 소자의 기억 셀은 2개의 자성체들을 포함할 수 있다. 2개의 자성체들의 자화 방향들에 의하여, 2개의 자성체들 간의 저항값이 달라질 수 있다. 예컨대, 2개의 자성체들의 자화 방향들이 평행한 경우에, 2개의 자성체들은 상대적으로 작은 저항값을 가질 수 있다. 이와는 달리, 2개의 자성체들의 자화 방향들이 반평행한(anti-parallel) 경우에, 2개의 자성체들은 상대적으로 큰 저항값을 가질 수 있다. 자기 기억 소자의 기억 셀은 이러한 저항값들의 차이를 이용하여 논리 데이터를 저장할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소비전력을 최소화시킬 수 있는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적화에 최적화된 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자를 제공한다. 이 소자는, 기판 상에 배치된 제1 자성 패턴 및 제2 자성 패턴; 및 상기 제1 자성 패턴 및 제2 자성 패턴 사이에 개재된 터널 배리어 패턴을 포함한다. 상기 터널 배리어 패턴의 가장자리부는 상기 터널 배리어 패턴의 중앙부 보다 두껍고, 상기 터널 배리어 패턴의 중앙부는 실질적으로 균일한 두께를 갖는다.
일 실시예에 따르면, 상기 소자는 상기 터널 배리어 패턴의 중앙부와 상기 제2 자성 패턴 사이에 개재된 잔여 캐핑 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 잔여 캐핑 패턴은 금속으로 형성될 수 있으며, 상기 터널 배리어 패턴은 금속 산화물을 포함할 수 있다. 상기 터널 배리어 패턴 내 금속 산화물은, 상기 잔여 캐핑 패턴과 동일한 금속을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 자성 패턴, 터널 배리어 패턴 및 제2 자성 패턴은 상기 기판 상에 차례로 적층될 수 있다. 상기 터널 배리어 패턴의 가장자리부의 상부면은 터널 배리어 패턴의 중앙부의 상부면 보다 높은 레벨에 위치할 수 있다. 상기 터널 배리어 패턴의 가장자리부의 하부면은 상기 터널 배리어 패턴의 중앙부의 하부면과 실질적으로 공면(coplanar)을 이룰 수 있다.
일 실시예에 따르면, 상기 터널 배리어 패턴의 가장자리부의 최대 두께는, 상기 터널 배리어 패턴의 중앙부의 두께의 약 5배와 같거나 작을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 자성 패턴들 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 가질 수 있으며, 상기 제1 및 제2 자성 패턴들 중에서 다른 하나는 상기 고정된 자화 방향에 대하여 평행 또는 반평행하게 변경 가능하도록 설정될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 자성 패턴들의 자화방향들은, 상기 제1 자성 패턴에 인접한 상기 터널 배리어 패턴의 일면에 실질적으로 수평(horizontal)일 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 자성 패턴들의 자화방향들은, 상기 제1 자성 패턴에 인접한 상기 터널 배리어 패턴의 일면에 실질적으로 수직(perpendicular)할 수 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자의 제조 방법을 제공한다. 이 방법은, 기판 상에 제1 자성막을 형성하는 것; 상기 제1 자성막 상에 기초 배리어막을 형성하는 것; 상기 기초 배리어막 상에 캐핑막 및 제2 자성막을 차례로 형성하는 것; 상기 제2 자성막, 캐핑막, 기초 배리어막 및 제1 자성막을 연속적으로 패터닝하여, 차례로 적층된 제1 자성 패턴, 기초 배리어 패턴, 캐핑 패턴 및 제2 자성 패턴을 형성하는 것; 및 상기 캐핑 패턴의 가장자리부를 산화시켜, 터널 배리어 패턴을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 캐핑 패턴의 가장자리부 옆에 위치한 상기 캐핑 패턴의 중앙부는 산화되지 않을 수 있다. 상기 터널 배리어 패턴은 상기 기초 배리어 패턴 및 상기 캐핑 패턴의 산화된 가장자리부를 포함할 수 있다.
일 실시예에 따르면, 상기 기초 배리어막을 형성하는 것은, 상기 제1 자성막 상에 기초-금속막을 형성하는 것; 및 상기 기초-금속막을 산화시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 기초 배리어막은 화학기상 증착 공정 및 원자층 증착 공정 중에서 적어도 하나에 의해 형성될 수 있다.
상술된 바와 같이, 터널 배리어 패턴의 가장자리부가 상기 터널 배리어 패턴의 중앙부 보다 두껍다. 이로써, 상기 터널 배리어 패턴의 가장자리부를 통과하는 전자들의 량을 최소화시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 자기 기억 소자를 구현할 수 있다. 또한, 전자들이 터널링하는 면적을 실질적으로 중앙부로 한정함으로써, 프로그램 전류량을 감소시킬 수 있다. 그 결과, 소비전력이 최소화되고 고집적화에 최적화된 자기 기억 소자를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 자기 기억 소자를 나타내는 단면도.
도 2는 본 발명의 실시예에 따른 자기 기억 소자의 일 변형예를 나타내는 단면도.
도 3은 본 발명의 실시예에 따른 자기 기억 소자의 다른 변형예를 나타내는 단면도.
도 4는 본 발명의 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 5 내지 도 9는 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 10 내지 도 12는 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도들.
도 13 및 도 14는 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들.
도 15 및 도 16은 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도들.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 1을 참조하면, 기판(100) 상에 하부 층간 유전막(103)이 배치될 수 있다. 상기 기판(100)은 스위칭 요소(switching component, 미도시함)를 포함할 수 있다. 예컨대, 상기 스위칭 요소는 트랜지스터 또는 다이오드 등일 수 있다. 상기 하부 층간 유전막(103)은 상기 스위칭 요소 상에 배치될 수 있다. 상기 하부 층간 유전막(103)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 하부 콘택 플러그(105)가 상기 하부 층간 유전막(103)을 관통할 수 있다. 상기 하부 콘택 플러그(105)는 상기 스위칭 요소의 일 단자(one terminal)에 전기적으로 접속될 수 있다. 예컨대, 상기 하부 콘택 플러그(105)는, 도펀트로 도핑된 반도체(ex, doped silicon 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물 (ex, 질화 티타늄, 질화 탄탈늄 등), 금속-반도체 화합물(ex, 금속 실리사이드 등) 및 전이 금속(ex, 티타늄, 탄탈늄 등) 중에서 적어도 하나를 포함할 수 있다.
기준 자성 패턴(130a, reference magnetic pattern) 및 자유 자성 패턴(150a, free magnetic pattern)이 상기 하부 층간 유전막(103) 상에 배치될 수 있다. 터널 배리어 패턴(140b, tunnel barrier pattern)이 상기 기준 자성 패턴(130a) 및 자유 자성 패턴(150a) 사이에 개재될 수 있다. 상기 기준 자성 패턴(130a), 터널 배리어 패턴(140b) 및 자유 자성 패턴(150a)은 자기터널 접합 패턴(Magnetic tunnel junction pattern)에 포함될 수 있다. 일 실시예에 따르면, 도 1에 개시된 바와 같이, 상기 기준 자성 패턴(130a), 터널 배리어 패턴(140b) 및 자유 자성 패턴(150a)이 차례로 적층될 수 있다. 상기 기준 자성 패턴(130a)은 일 방향으로 고정된 자화 방향을 가질 수 있다. 상기 자유 자성 패턴(150a)은 상기 기준 자성 패턴(130a)의 고정된 자화 방향에 대하여 평행(parallel) 또는 반평행(anti-parallel)하게 변경 가능하도록 설정된다(configured). 상기 자유 자성 패턴(150a)은 상기 기준 자성 패턴(130a)의 측벽에 자기정렬된 측벽을 가질 수 있다.
상기 터널 배리어 패턴(140b)은 중앙부(CP, central portion) 및 가장자리부(EP, edge portion)를 포함한다. 이때, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)는 상기 터널 배리어 패턴(140b)의 중앙부(CP) 보다 두꺼운 것이 바람직하다. 일 실시예에 따르면, 상기 터널 배리어 패턴(140b)의 상기 중앙부(CP)는 실질적으로 균일한 두께를 가질 수 있다. 이와는 다르게, 상기 가장자리부(EP)의 외측벽으로부터 상기 중앙부(CP)를 향하여, 상기 가장자리부(EP)의 두께는 감소될 수 있다. 이때, 상기 가장자리부(EP)의 최소 두께는 상기 중앙부(CP)의 두께 보다 두껍다.
일 실시예에 따르면, 상기 가장자리부(EP)의 상부면은 상기 중앙부(CP)의 상부면 보다 높은 레벨에 위치할 수 있다. 이때, 상기 가장자리부(EP)의 하부면은 상기 중앙부(CP)의 하부면과 실질적으로 공면(coplanar)을 이룰 수 있다.
일 실시예에 따르면, 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 두께(T1)는 스핀 확산 길이(spin diffusion distance) 보다 작을 수 있다. 상기 스핀 확산 길이는, 전자의 스핀 방향의 변경 없이 전자가 확산될 수 있는 길이를 의미할 수 있다. 예컨대, 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 두께(T1)는 약 1 옹스트롬(angstrom) 내지 약 10 옹스트롬일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상술된 바와 같이, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)의 두께는 상기 중앙부(CP)의 두께 보다 두껍다. 일 실시예에 따르면, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)의 두께는 상기 스핀 확산 길이 보다 클 수 있다. 상기 터널 배리어 패턴(140b)의 가장자리부(EP)의 최대 두께(T2)는 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 두께(T1)의 약 5배와 같거나 작을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 터널 배리어 패턴(140b)은 금속 산화물을 포함할 수 있다. 예컨대, 상기 터널 배리어 패턴(140b)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide) 및 산화마그네슘아연(magnesium-zinc oxide) 중에서 적어도 하나를 포함할 수 있다.
잔여 캐핑 패턴(145r, residual capping pattern)이 상기 터널 배리어 패턴(140b)의 중앙부(CP)와, 상기 자유 자성 패턴(150a) 사이에 개재될 수 있다. 상기 잔여 캐핑 패턴(145r)은 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면과 접촉될 수 있다. 일 실시예에 따르면, 상기 잔여 캐핑 패턴(145r)은 상기 자유 자성 패턴(150a)의 하부면과 접촉될 수도 있다. 상기 가장자리부(EP)의 상부면은 상기 잔여 캐핑 패턴(145r)의 상부면 보다 높은 레벨에 위치할 수 있다. 상기 터널 배리어 패턴(140b) 상에 배치된 상기 자유 자성 패턴(150a)의 하부면은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 자유 자성 패턴(150a)의 하부면의 제1 부분은 상기 중앙부(CP) 상에 배치될 수 있으며, 상기 자유 자성 패턴(150a)의 하부면의 제2 부분은 상기 가장자리부(EP) 상에 배치될 수 있다. 이때, 상기 자유 자성 패턴(150a)의 하부면의 제2 부분은 상기 자유 자성 패턴(150a)의 하부면의 제1 부분 보다 높은 레벨에 위치할 수 있다.
상기 잔여 캐핑 패턴(145r)은 금속으로 형성될 수 있다. 일 실시예에 따르면, 상기 잔여 캐핑 패턴(145r)의 금속 원소는 상기 터널 배리어 패턴(140b)의 금속 산화물 내 금속 원소와 동일할 수 있다. 예컨대, 상기 터널 배리어 패턴(140b)이 산화마그네슘을 포함하는 경우에, 상기 잔여 캐핑 패턴(145r)은 마그네슘으로 형성될 수 있다.
계속해서, 도 1을 참조하면, 상기 기준 자성 패턴(130a) 및 상기 자유 자성 패턴(150a)의 자화방향들은, 상기 터널 배리어 패턴(140a)의 하부면에 실질적으로 수평(horizontal)할 수 있다. 피닝 패턴(115a, pinning pattern)이 상기 기준 자성 패턴(130a)과 상기 하부 층간 유전막(103) 사이에 배치될 수 있다. 기준 보조 자성 패턴(120a)이 상기 피닝 패턴(115a)과 상기 기준 자성 패턴(130a) 사이에 개재될 수 있다. 교환 결합 패턴(125a, exchange couple pattern)이 상기 기준 보조 자성 패턴(120a) 및 상기 기준 자성 패턴(130a) 사이에 개재될 수 있다. 상기 피닝 패턴(115a), 기준 보조 자성 패턴(120a), 교환 결합 패턴(125a), 기준 자성 패턴(130a), 터널 배리어 패턴(140b), 잔여 캐핑 패턴(145r) 및 자유 자성 패턴(150a)이 상기 하부 층간 유전막(103) 상에 차례로 적층될 수 있다.
상기 피닝 패턴(115a)에 의하여, 상기 기준 자성 패턴(130a)의 자화방향이 상기 일 방향으로 고정될 수 있다. 예컨대, 상기 기준 보조 자성 패턴(120a)의 자화방향은 상기 피닝 패턴(115a)에 의하여 고정될 수 있다. 상기 기준 자성 패턴(120a)의 자화방향은 상기 교환 결합 패턴(125a)에 의하여 상기 기준 보조 자성 패턴(120a)의 지화방향과 반평행하게 고정될 수 있다. 상기 피닝 패턴(115a)은 반강자성체를 포함할 수 있다. 예컨대, 상기 피닝 패턴(115a)은 백금망간(PtMn), 이리듐망간(IrMn), 산화망간(MnO), 황화망간(MnS), 망간텔레륨(MnTe) 및 불화망간(MnF)에서 적어도 하나를 포함할 수 있다. 상기 교환 결합 패턴(125a)은 희유 금속(rare metal)을 포함할 수 있다. 예컨대, 상기 교환 결합 패턴(125a)은 루테늄(Ru), 이리듐(Ir) 및 로듐(Rh) 중에서 적어도 하나를 포함할 수 있다.
상기 기준 자성 패턴(130a)은 강자성체를 포함할 수 있다. 예컨대, 상기 기준 자성 패턴(130a)은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe) 및 코발트철니켈(CoFeNi) 중에서 적어도 하나를 포함할 수 있다. 상기 자유 자성 패턴(150a)도 강자성체를 포함할 수 있다. 예컨대, 상기 자유 자성 패턴(150a)은 코발트철붕소(CoFeB), 코발트철(CoFe) 및 니켈철(NiFe), 코발트철니켈(CoFeNi) 중에서 적어도 하나를 포함할 수 있다. 이와 마찬가지로, 상기 기준 보조 자성 패턴(120a)도 강자성체를 포함할 수 있다. 예컨대, 상기 기준 보조 자성 패턴(120a)은 코발트철붕소(CoFeB), 코발트철(CoFe) 및 니켈철(NiFe), 코발트철니켈(CoFeNi) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 기준 자성 패턴(130a), 자유 자성 패턴(150a) 및 기준 보조 자성 패턴(120a)은 서로 동일한 강자성체를 포함하거나, 서로 다른 강자성체를 포함할 수 있다.
일 실시예에 따르면, 상기 기준 보조 자성 패턴(120a) 및 교환 결합 패턴(125a)이 생략될 수 있다. 이 경우에, 상기 기준 자성 패턴(130a)은 상기 피닝 패턴(115a)과 직접 접촉될 수 있다.
제1 전극(110a)이 상기 피닝 패턴(115a) 및 하부 층간 유전막(103) 사이에 개재될 수 있다. 상기 제1 전극(110a)은 상기 하부 콘택 플러그(105)와 접속될 수 있다. 제2 전극(155a)이 상기 자유 자성 패턴(150a) 상에 배치될 수 있다. 상기 제1 및 제2 전극들(110a, 155a)은 도전 물질로 형성될 수 있다. 예컨대, 상기 제1 및 제2 전극들(110a, 155a)은 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등)을 포함할 수 있다. 상기 제1 및 제2 전극들(110a, 155a)은 서로 동일한 도전 물질을 포함하거나, 서로 다른 도전 물질을 포함할 수 있다.
상부 층간 유전막(160)이, 상기 제2 전극(155a)을 포함하는 상기 기판(100) 전면 상에 배치될 수 있다. 상부 콘택 플러그(165)가 상기 상부 층간 유전막(160)을 관통하여, 상기 제2 전극(155a)에 접속될 수 있다. 배선(170)이 상기 상부 층간 유전막(160) 상에 배치되어, 상기 상부 콘택 플러그(165)와 접속될 수 있다. 상기 배선(170)은 비트 라인에 해당할 수 있다.
다음으로, 상술된 자기 기억 소자의 동작 방법을 설명한다. 상기 자유 자성 패턴(150a)의 자화방향은, 상기 자기터널 접합 패턴을 관통하는 프로그램 전류 내 전자들의 스핀 전송 토크(spin transfer torque)에 의하여 변경될 수 있다. 예컨대, 상기 자유 자성 패턴(150a)의 자화방향이 상기 기준 자성 패턴(130a)의 자화방향과 반평행한 경우에, 프로그램 전류는 상기 자유 자성 패턴(150a)으로부터 상기 기준 자성 패턴(130a)을 향하여 공급될 수 있다. 즉, 상기 프로그램 전류 내 전자들은 상기 기준 자성 패턴(130a)으로부터 상기 자유 자성 패턴(150a)을 향하여 공급될 수 있다. 상기 기준 자성 패턴(130a)을 통과한 전자들은 제1 전자들 및 제2 전자들을 포함할 수 있다. 상기 제1 전자들은 상기 기준 자성 패턴(130a)의 자화방향과 평행한 스핀들을 가질 수 있으며, 상기 제2 전자들은 상기 기준 자성 패턴(130a)의 자화방향과 반평행한 스핀들을 가질 수 있다. 상기 제1 전자들은 상기 자유 자성 패턴(150a) 내에 축적될 수 있다. 상기 자유 자성 패턴(150a) 내에 축적된 제1 전자들의 스핀 토크에 의하여, 상기 자유 자성 패턴(150a)의 자화방향이 상기 기준 자성 패턴(130a)의 자화방향과 평행하도록 변경될 수 있다.
이와는 다르게, 상기 자유 자성 패턴(150a)의 자화방향이 상기 기준 자성 패턴(130a)의 자화방향과 평행할 수 있다. 이 경우에, 프로그램 전류는 상기 기준 자성 패턴(130a)으로부터 상기 자유 자성 패턴(150a)을 향하여 공급될 수 있다. 즉, 상기 프로그램 전류 내 전자들은 상기 자유 자성 패턴(150a)으로부터 상기 기준 자성 패턴(130a)을 향하여 공급될 수 있다. 상기 기준 자성 패턴(130a)의 자화방향과 평행한 스핀들을 갖는 제1 전자들은 상기 기준 자성 패턴(130a)을 통과할 수 있다. 상기 기준 자성 패턴(130a)의 자화방향과 반평행한 제2 전자들은, 상기 기준 자성 패턴(130a)의 자화방향에 기인하여 반사될 수 있다. 상기 반사된 제2 전자들은 상기 자유 자성 패턴(150a) 내에 축적될 수 있다. 상기 자유 자성 패턴(150a) 내에 축적된 제2 전자들의 스핀 토크에 의하여, 상기 자유 자성 패턴(150a)의 자화방향은 상기 기준 자성 패턴(130a)의 자화방향에 반평행 하게 변경될 수 있다.
상술된 자기 기억 소자에 따르면, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)는 중앙부(CP) 보다 두껍다. 이에 따라, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)를 통하여 흐르는 프로그램 전류 내 전자들 및/또는 판독 전류의 전자들의 량을 최소화시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 자기 기억 소자를 구현할 수 있다.
패터닝 공정 등의 요인으로 인하여, 자기터널 접합 패턴의 가장자리 영역(edge domain)이 거칠어질 수 있다. 이에 따라, 자기터널 접합 패턴의 가장자리 영역을 통과하는 전자들의 스핀 방향들을 제어하는 것이 어려워질 수 있다. 예컨대, 상기 가장자리 영역을 통과하는 전자들의 스핀 방향들은 기준 및 자유 자성 패턴들의 자화방향들에 대하여 비평행(non parallel) 및 비반평행(non anti-parallel)할 수 있다. 이로 인하여, 자기터널 접합 패턴의 자기 저항비가 감소되거나, 요구되는 프로그램 전류량이 증가될 수 있다. 하지만, 상술된 바와 같이, 본 발명의 실시예에 따르면, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)가 중앙부(CP) 보다 두꺼움으로써, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)를 통과하는 전자들의 량을 최소화시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 자기 기억 소자를 구현할 수 있다.
또한, 프로그램 전류 내 전자들은 실질적으로 상기 터널 배리어 패턴(140b)의 중앙부(CP)를 통과할 수 있다. 이에 따라, 프로그램 전류 내 전자들의 터널링 면적이 감소되어, 프로그램 전류 내 전자 밀도가 증가될 수 있다. 그 결과, 프로그램 전류량을 감소시킬 수 있다. 이로써, 소비전력이 최소화되고 고집적화에 최적화된 자기 기억 소자를 구현할 수 있다.
다음으로, 실시예에 따른 자기 기억 소자의 변형예들을 설명한다. 변형예들에서 동일한 구성 요소들은 동일한 참조부호를 사용한다.
도 1에 개시된 자기 기억 소자에 따르면, 상기 기준 자성 패턴(130a)이 상기 터널 배리어 패턴(140b) 아래에 배치될 수 있으며, 상기 자유 자성 패턴(150a)이 상기 터널 배리어 패턴(140b) 위에 배치될 수 있다. 이와는 다르게, 상기 자유 자성 패턴(150a) 및 기준 자성 패턴(130a)이 각각 상기 터널 배리어 패턴(140b) 아래 및 위에 배치될 수도 있다. 이를 도면을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 자기 기억 소자의 일 변형예를 나타내는 단면도이다.
도 2를 참조하면, 변경 가능한 자화방향을 갖는 자유 자성 패턴(150a)이 터널 배리어 패턴(140b)의 하부면과, 제1 전극(110a)의 상부면 사이에 배치될 수 있다. 즉, 상기 자유 자성 패턴(150a)은 상기 터널 배리어 패턴(140b) 아래에 배치될 수 있다. 일 방향으로 고정된 자화방향을 갖는 기준 자성 패턴(130a)이 상기 터널 배리어 패턴(140b)의 상부면 상에 배치될 수 있다. 이 경우에, 잔여 캐핑 패턴(145r)은 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면과 상기 기준 자성 패턴(130a) 사이에 배치될 수 있다. 본 변형예에 따르면, 상기 잔여 캐핑 패턴(145r)은 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면, 및 상기 기준 자성 패턴(130a)의 하부면과 접촉될 수 있다.
상기 터널 배리어 패턴(140b)의 가장자리부의 상부면은 상기 잔여 캐핑 패턴(145r)의 상부면 보다 높은 레벨에 위치할 수 있다. 상기 기준 자성 패턴(130a)의 하부면은, 제1 부분 및 제2 부분을 포함할 수 있다. 상기 기준 자성 패턴(130a)의 하부면의 제1 부분은 상기 잔여 캐핑 패턴(145r) 상에 배치될 수 있다. 상기 기준 자성 패턴(130a)의 하부면의 제2 부분은 상기 터널 배리어 패턴(140b)의 가장자리부(EP) 상에 배치될 수 있다. 이때, 상기 기준 자성 패턴(130a)의 하부면의 제2 부분은, 상기 기준 자성 패턴(130a)의 하부면의 제1 부분 보다 높은 레벨에 위치할 수 있다. 본 변형예에서도, 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 하부면은 가장자리부(EP)의 하부면과 실질적으로 공면을 이룰 수 있다.
상기 터널 배리어 패턴(140b) 상에 배치된 상기 자유 자성 패턴(150a)의 하부면은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 자유 자성 패턴(150a)의 하부면의 제1 부분은 상기 중앙부(CP) 상에 배치될 수 있으며, 상기 자유 자성 패턴(150a)의 하부면의 제2 부분은 상기 가장자리부(EP) 상에 배치될 수 있다.
한편, 상술된 도 1 및 도 2의 기준 및 자유 자성 패턴들(130a, 150a)의 자화 방향들은, 상기 터널 배리어 패턴(140b)의 일면(예컨대, 중앙부(CP)의 하부면)에 대하여 실질적으로 수평(horizontal)할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 기준 및 자유 자성 패턴들의 자화 방향들은 터널 배리어 패턴의 일 면에 수직(perpendicular)할 수도 있다. 이를 도면들을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 자기 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 3을 참조하면, 기준 수직 자성 패턴(230a, reference perpendicular magnetic pattern), 터널 배리어 패턴(140b) 및 자유 수직 자성 패턴(250a, free perpendicular magnetic pattern)이 제1 전극(110a) 상에 차례로 적층될 수 있다. 제2 전극(155a)이 상기 자유 수직 자성 패턴(250a) 상에 배치될 수 있다.
상기 기준 수직 자성 패턴(230a)은 일 방향으로 고정된 자화방향을 갖는다. 이때, 상기 기준 수직 자성 패턴(230a)의 고정된 자화방향은 상기 터널 배리어 패턴(140b)의 하부면에 실질적으로 수직(perpendicular)할 수 있다. 상기 자유 수직 자성 패턴(250a)의 자화 방향은, 상기 기준 수직 자성 패턴(230a)의 고정된 자화방향에 평행 또는 반평행 하게 변경 가능하도록 설정(configured)될 수 있다. 이에 따라, 상기 자유 수직 자성 패턴(250a)의 자화 방향도 상기 터널 배리어 패턴(140b)의 하부면에 실질적으로 수직할 수 있다.
상기 기준 수직 자성 패턴(230a)은 제1 임계 전류량을 가질 수 있으며, 상기 자유 수직 자성 패턴(250a)은 제2 임계 전류량을 가질 수 있다. 상기 제1 임계 전류량은 상기 기준 수직 자성 패턴(230a)의 자화 방향을 변경하는데 요구되는 전류량을 의미하고, 상기 제2 임계 전류량은 상기 자유 수직 자성 패턴(250a)의 자화 반향을 변경하는데 요구되는 전류량을 의미한다. 이때, 상기 기준 수직 자성 패턴(230a)의 제1 임계 전류량은, 상기 자유 수직 자성 패턴(250a)의 제2 임계 전류량 보다 크다. 이때, 프로그램 전류량은 상기 제1 임계 전류량 보다 작고 상기 제2 임계 전류량 보다 크다. 이로써, 상기 기준 수직 자성 패턴(230a)의 자화방향은 고정될 수 있으며, 상기 자유 수직 자성 패턴(230a)의 자화방향은 프로그램 동작에 의하여 변경 가능하다.
일 실시예에 따르면, 상기 기준 수직 자성 패턴(230a)이 상기 자유 수직 자성 패턴(250a) 보다 두꺼울 수 있다. 이로써, 상기 제1 임계 전류량이 상기 제2 임계 전류량 보다 클 수 있다. 일 실시예에 따르면, 상기 기준 수직 자성 패턴(230a)의 보자력이 상기 자유 수직 자성 패턴(230a)의 보자력 보다 클 수 있다. 이로써, 상기 제1 임계 전류량이 상기 제2 임계 전류량 보다 클 수 있다.
예컨대, 상기 기준 수직 자성 패턴(230a)은 수직 자성 물질(예컨대, CoFeTb, CoFeGd, L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, L10 구조의 CoPt, 및/또는 조밀육방격자(Hexagonal Close Packed Lattice)를 갖는 CoPt 등), 및 수직 자성 구조체(예컨대, (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 및/또는 (CoCr/Pd)n 등, n은 적층횟수) 중에서 적어도 하나를 포함할 수 있다. 상기 자유 수직 자성 패턴(250a)은 수직 자성 물질(예컨대, CoFeTb, CoFeGd, L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, L10 구조의 CoPt, 및/또는 조밀육방격자(Hexagonal Close Packed Lattice)를 갖는 CoPt 등), 및 수직 자성 구조체(예컨대, (Co/Pt)m, (CoFe/Pt)m, (CoFe/Pd)m, (Co/Pd)m, (Co/Ni)m, (CoNi/Pt)m, (CoCr/Pt)m 및/또는 (CoCr/Pd)m 등, m은 적층횟수) 중에서 적어도 하나를 포함할 수 있다. 이때, 상기 기준 및 자유 수직 자성 패턴들(230a, 250a)은 상기 제1 임계 전류량 및 상기 제2 임계 전류량의 관계가 충족되도록 형성될 수 있다.
캐핑 잔여 패턴(145r)이 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면, 및 상기 자유 수직 자성 패턴(250a) 사이에 개재될 수 있다. 상기 캐핑 잔여 패턴(145r)은 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면, 및 상기 자유 수직 자성 패턴(250a)의 하부면과 접촉될 수 있다.
도 4는 본 발명의 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 4를 참조하면, 제1 전극(110a) 상에 자유 수직 자성 패턴(250a), 터널 배리어 패턴(140b) 및 기준 수직 자성 패턴(230a)이 차례로 적층될 수 있다. 즉, 상기 자유 수직 자성 패턴(250a)이 상기 터널 배리어 패턴(140b) 아래에 위치할 수 있으며, 상기 기준 수직 자성 패턴(230a)이 상기 터널 배리어 패턴(140b) 위에 배치될 수 있다.
변 변형예에 따르면, 상기 잔여 캐핑 패턴(145r)은 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면, 및 상기 기준 수직 자성 패턴(230a) 사이에 배치될 수 있다. 상기 잔여 캐핑 패턴(145r)은 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면, 및 상기 기준 수직 자성 패턴(230a)의 하부면과 접촉될 수 있다.
본 변형예에 따르면, 상기 제2 전극(155a)은 상기 기준 수직 자성 패턴(230a)의 상부면 상에 배치될 수 있다.
다음으로, 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 5 내지 도 9는 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(100) 상에 하부 층간 유전막(103)을 형성할 수 있다. 상기 하부 층간 유전막(103)을 관통하는 하부 콘택 플러그(105)를 형성할 수 있다.
상기 하부 층간 유전막(103) 상에 제1 도전막(110), 피닝막(115), 기준 보조 자성막(120) 및 교환 결합막(125)을 차례로 형성할 수 있다. 상기 교환 결합막(125) 상에 기준 자성막(130)을 형성할 수 있다. 상기 제1 도전막(110)은 도전성 금속 질화막(ex, 티타늄 질화막 및/또는 탄탈늄 질화막 등)으로 형성될 수 있다. 상기 피닝막(115)은 반강자성체막(ex, 백금망간(PtMn)막, 이리듐망간(IrMn)막, 산화망간(MnO)막, 황화망간(MnS)막, 망간텔레륨(MnTe)막 및/또는 불화망간(MnF)막 등)으로 형성될 수 있다. 상기 기준 보조 자성막(120)은 강자성체막(ex, 코발트철붕소(CoFeB)막, 코발트철(CoFe)막, 니켈철(NiFe)막 및/또는 코발트철니켈(CoFeNi)막 등)으로 형성될 수 있다. 상기 교환 결합막(125)은 희유 금속막(ex, 루테늄(Ru)막, 이리듐(Ir)막 및/또는 로듐(Rh)막 등)으로 형성될 수 있다. 상기 기준 자성막(130)은 강자성체막(ex, 코발트철붕소(CoFeB)막, 코발트철(CoFe)막, 니켈철(NiFe)막 및/또는 코발트철니켈(CoFeNi)막 등)으로 형성될 수 있다.
상기 기준 자성막(130) 상에 기초-금속막(135)을 형성할 수 있다. 상기 기초-금속막(135)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti) 및 마그네슘-아연(Mg-Zn) 중에 적어도 하나를 포함할 수 있다.
도 6을 참조하면, 상기 기초-금속막(135)에 제1 산화 공정을 수행할 수 있다. 이에 따라, 상기 기초-금속막(135)이 산화되어, 기초-배리어막(140)이 형성될 수 있다. 상기 기초-배리어막(140)은 금속 산화막으로 형성될 수 있다. 예컨대, 상기 기초-배리어막(140)은 마그네슘 산화막, 알루미늄 산화막, 티타늄 산화막 및 마그네슘-아연 산화막 중에 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 기초-금속막(135)은 상기 제1 산화 공정에 의하여 완전히 산화될 수 있다. 상기 제1 산화 공정은 열 산화 공정, 플라즈마 산화 공정 또는 열/플라즈마 산화 공정 등으로 수행할 수 있다.
이와는 달리, 상기 기초-배리어막(140)은 다른 방법으로 형성될 수도 있다. 일 실시예에 따르면, 상기 기초-배리어막(140)은 상기 기준 자성막(130) 상에 화학기상 증착 공정 및 원자층 증착 공정 중에서 적어도 하나에 의하여 형성될 수도 있다. 이 경우에도, 상기 기초-배리어막(140)은 금속 산화막(ex, 마그네슘 산화막, 알루미늄 산화막, 티타늄 산화막 및/또는 마그네슘-아연 산화막)으로 형성될 수 있다.
상기 기초-배리어막(140)은 실질적으로 균일한 두께로 형성될 수 있다. 일 실시예에 따르면, 상기 기초-배리어막(140)은 약 1 옹스트롬 내지 약 10 옹스트롬의 두께로 형성될 수 있다. 하지만, 본 발명은 이 수치에 한정되지 않는다.
도 7을 참조하면, 상기 기초-배리어막(140) 상에 캐핑막(145)을 형성할 수 있다. 상기 캐핑막(145)은 금속을 포함할 수 있다. 일 실시예에 따르면, 상기 캐핑막(145)의 금속은 상기 기초-배리어막(140) 내 금속과 동일한 금속을 포함할 수 있다. 예컨대, 상기 캐핑막(145)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti) 및 마그네슘-아연(Mg-Zn) 중에 적어도 하나를 포함할 수 있다. 상기 캐핑막(145)은 상기 기초-배리어막(140) 바로 위(directly on)에 형성될 수 있다.
상기 캐핑막(145) 상에 자유 자성막(150) 및 제2 도전막(155)을 차례로 형성할 수 있다. 상기 자유 자성막(150)은 강자성체막(ex, 코발트철붕소(CoFeB)막, 코발트철(CoFe)막, 니켈철(NiFe)막 및/또는 코발트철니켈(CoFeNi)막 등)으로 형성될 수 있다. 상기 제2 도전막(155)은 도전성 금속 질화막(ex, 티타늄 질화막, 탄탈늄 질화막 등)으로 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 제2 도전막(155), 자유 자성막(150), 캐핑막(145), 기초-배리어막(140), 기준 자성막(130), 교환 결합막(125), 기준 보조 자성막(120), 피닝막(115) 및 제1 도전막(110)을 연속적으로 패터닝할 수 있다. 이로 인하여, 상기 하부 층간 유전막(103) 상에 차례로 적층된 제1 전극(110a), 피닝 패턴(115a), 기준 보조 자성 패턴(120a), 교환 결합 패턴(125a), 기준 자성 패턴(130a), 기초-배리어 패턴(140a), 캐핑 패턴(145a), 자유 자성 패턴(150a) 및 제2 전극(155a)이 차례로 형성될 수 있다. 상기 패턴들(110a, 115a, 120a, 125a, 130a, 140a, 145a, 150a, 155a)의 측벽들은 서로 자기 정렬될 수 있다.
상기 캐핑 패턴(145a)에 제2 산화 공정을 수행할 수 있다. 이에 따라, 상기 캐핑 패턴(145a)의 노출된 측벽을 통하여, 상기 캐핑 패턴(145a)의 가장자리부가 산화된다. 이에 따라, 터널 배리어 패턴(140b)이 형성된다. 이때, 상기 캐핑 패턴(145a)의 중앙부는 산화되지 않는 것이 바람직하다. 이에 따라, 상기 제2 산화 공정을 수행한 후에, 잔여 캐핑 패턴(145r)이 형성될 수 있다. 상기 제2 산화 공정은 열 산화 공정, 플라즈마 산화 공정 또는 열/플라즈마 산화 공정 등으로 수행할 수 있다.
상기 터널 배리어 패턴(140b)은 상기 기초-배리어 패턴(140a) 및 상기 캐핑 패턴(145a)의 산화된 가장자리부를 포함한다. 이로써, 상기 터널 배리어 패턴(140b)는 중앙부(CP) 및 상기 중앙부(CP) 보다 두꺼운 가장자리부(EP)를 포함한다. 상기 잔여 캐핑 패턴(145r)은 상기 터널 배리어 패턴(140b)의 중앙부(CP) 상에 형성된다. 상기 터널 배리어 패턴(140b)의 중앙부(CP)는 상기 기초-배리어막(140a)의 중앙부에 해당할 수 있으며, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)는, 상기 기초-배리어막(140a)의 가장자리부 및 상기 캐핑 패턴(145a)의 산화된 가장자리부를 포함할 수 있다. 상기 캐핑 패턴(145a)은 상기 기초-배리어막(140a) 내 금속과 동일한 금속을 포함함으로써, 상기 캐핑 패턴(145a)의 산화된 가장자리부는 상기 기초-배리어막(140a)과 동일한 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 산화 공정에 의하여 상기 터널 배리어 패턴(140b)의 가장자리부(EP)가 형성됨으로써, 상기 터널 배리어 패턴(140b)의 가장자리부(EP)의 상부면은 상기 잔여 캐핑 패턴(145r)의 상부면 보다 높은 레벨에 위치할 수 있다.
이어서, 도 1의 상부 층간 유전막(160), 상부 콘택 플러그(165) 및 배선(170)을 차례로 형성할 수 있다.
상술된 자기 기억 소자의 제조 방법에 따르면, 상기 기초-배리어막(140) 상에 상기 캐핑막(145)을 형성하고, 이들(145, 140)을 패터닝하여, 기초-배리어 패턴(140a) 및 캐핑 패턴(145a)을 형성할 수 있다. 이어서 캐핑 패턴(145a)의 가장자리부를 산화시켜, 상기 터널 배리어 패턴(140b)을 형성할 수 있다. 이때, 상기 캐핑 패턴(145a)의 중앙부는 산화되지 않아서, 잔여 캐핑 패턴(145r)이 형성된다. 이로 인하여, 중앙부(CP) 보다 두꺼운 가장자리부(EP)를 갖는 상기 터널 배리어 패턴(140b)을 구현할 수 있다.
다음으로, 도 2에 개시된 자기 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 10 내지 도 12는 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도들이다.
도 10을 참조하면, 하부 층간 유전막(103) 상에 제1 도전막(110), 자유 자성막(150) 및 기초-배리어막(140)을 차례로 형성할 수 있다. 도 5 및 도 6을 참조하여 설명한 바와 같이, 상기 기초-배리어막(140)은 기초-도전막(135)의 형성 공정 및 제1 산화 공정을 차례로 수행하여 형성되거나, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다.
상기 기초-배리어막(140) 상에 캐핑막(145)을 형성할 수 있다. 상기 캐핑막(145) 상에 기준 자성막(130), 교환 결합막(125), 기준 보조 자성막(120), 피닝막(115) 및 제2 도전막(155)을 차례로 형성할 수 있다.
도 11을 참조하면, 상기 제2 도전막(155), 피닝막(115), 기준 보조 자성막(120), 교환 결합막(125), 기준 자성막(130), 캐핑막(145), 기초-배리어막(140), 자유 자성막(150) 및 제1 도전막(110)을 연속적으로 패터닝할 수 있다. 이로써, 상기 하부 층간 유전막(103) 상에 차례로 적층된, 제1 전극(110a), 자유 자성 패턴(150), 기초-배리어 패턴(140a), 캐핑 패턴(145a), 기준 자성 패턴(130a), 교환 결합 패턴(125a), 기준 보조 자성 패턴(120a), 피닝 패턴(115a) 및 제2 전극(155a)이 차례로 형성될 수 있다.
도 12를 참조하면, 상기 캐핑 패턴(145a)의 가장자리부를 산화시키어, 터널 배리어 패턴(140b)을 형성할 수 있다. 이때, 상기 캐핑 패턴(145a)의 중앙부는 산화되지 않는다. 이로써, 잔여 캐핑 패턴(145r)이 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면 및 기준 자성 패턴(130a)의 하부면 사이에 형성될 수 있다. 상기 잔여 캐핑 패턴(145r)은 상기 캐핑 패턴(145a)의 산화되지 않은 중앙부에 해당한다. 이어서, 도 2의 상부 층간 유전막(160), 상부 콘택 플러그(165) 및 배선(170)을 차례로 형성할 수 있다.
다음으로, 도 3에 개시된 자기 기억 소자의 제조 방법을 설명한다.
도 13 및 도 14는 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 13을 참조하면, 하부 층간 유전막(103) 상에 제1 도전막, 기준 수직 자성막, 기초-배리어막, 캐핑막, 자유 수직 자성막 및 제2 도전막을 차례로 형성할 수 있다. 상기 기준 수직 자성막은 상기 자유 수직 자성막 보다 두껍게 형성될 수 있다. 및/또는 상기 기준 수직 자성막의 보자력이 상기 자유 수직 자성막의 보자력 보다 클 수 있다. 상기 기준 수직 자성막은 수직 자성 물질 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 자유 수직 자성막은 수직 자성 물질 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다.
상기 제2 도전막, 자유 수직 자성막, 캐핑막, 기초-배리어막, 기준 수직 자성막 및 제1 도전막을 연속적으로 패터닝할 수 있다. 이로써, 차례로 적층된 제1 전극(110a), 기준 수직 자성 패턴(230a), 기초-배리어 패턴(140a), 캐핑 패턴(145a), 자유 수직 자성 패턴(250a) 및 제2 전극(155a)이 상기 하부 층간 유전막(103) 상에 형성될 수 있다.
도 14를 참조하면, 이어서, 상기 캐핑 패턴(145a)의 가장자리부를 산화시키어, 터널 배리어 패턴(140b)을 형성할 수 있다. 이때, 상기 캐핑 패턴(145a)의 중앙부는 산화되지 않는다. 이로써, 잔여 캐핑 패턴(145r)이 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면 및 자유 수직 자성 패턴(250a)의 하부면 사이에 형성될 수 있다. 이어서, 도 3의 상부 층간 유전막(160), 상부 콘택 플러그(165) 및 배선(170)을 차례로 형성할 수 있다.
다음으로, 도 4에 개시된 자기 기억 소자의 제조 방법을 설명한다.
도 15 및 도 16은 본 발명의 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도들이다.
도 15를 참조하면, 하부 층간 유전막(103) 상에 제1 도전막, 자유 수직 자성막, 기초-배리어막, 캐핑막, 기준 수직 자성막 및 제2 도전막을 차례로 형성할 수 있다. 상기 제2 도전막, 기준 수직 자성막, 캐핑막, 기초-배리어막, 자유 수직 자성막 및 제1 도전막을 연속적으로 패터닝할 수 있다. 이로써, 차례로 적층된 제1 전극(110a), 자유 수직 자성 패턴(250a), 기초-배리어 패턴(140a), 캐핑 패턴(145a), 기준 수직 자성 패턴(230a) 및 제2 전극(155a)이 상기 하부 층간 유전막(103) 상에 형성될 수 있다.
도 16을 참조하면, 이어서, 상기 캐핑 패턴(145a)의 가장자리부를 산화시키어, 터널 배리어 패턴(140b)을 형성할 수 있다. 이때, 상기 캐핑 패턴(145a)의 중앙부는 산화되지 않는다. 이로써, 잔여 캐핑 패턴(145r)이 상기 터널 배리어 패턴(140b)의 중앙부(CP)의 상부면 및 기준 수직 자성 패턴(230a)의 하부면 사이에 형성될 수 있다. 이어서, 도 3의 상부 층간 유전막(160), 상부 콘택 플러그(165) 및 배선(170)을 차례로 형성할 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 배치된 제1 자성 패턴 및 제2 자성 패턴;
    상기 제1 자성 패턴 및 제2 자성 패턴 사이에 개재된 터널 배리어 패턴; 및
    상기 터널 배리어 패턴의 중앙부와 상기 제2 자성 패턴 사이의 잔여 캐핑 패턴을 포함하되,
    상기 터널 배리어 패턴의 가장자리부는 상기 터널 배리어 패턴의 상기 중앙부 보다 두껍고, 상기 터널 배리어 패턴의 상기 중앙부는 균일한 두께를 가지고,
    상기 제2 자성 패턴의 하면은 상기 잔여 캐핑 패턴의 상면 및 상기 터널 배리어 패턴의 상기 가장자리부의 상면과 접하는 자기 기억 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 잔여 캐핑 패턴은 금속으로 형성되고,
    상기 터널 배리어 패턴은 금속 산화물을 포함하는 자기 기억 소자.
  4. 청구항 3에 있어서,
    상기 터널 배리어 패턴 내 금속 산화물은, 상기 잔여 캐핑 패턴과 동일한 금속을 포함하는 자기 기억 소자.
  5. 청구항 1에 있어서,
    상기 제1 자성 패턴, 상기 터널 배리어 패턴, 및 상기 제2 자성 패턴은 상기 기판 상에 차례로 적층되고,
    상기 터널 배리어 패턴의 상기 가장자리부의 상기 상면은, 상기 터널 배리어 패턴의 상기 중앙부의 상기 상면 보다 높은 레벨에 위치하고,
    상기 터널 배리어 패턴의 상기 가장자리부의 하면은 상기 터널 배리어 패턴의 상기 중앙부의 하면과 공면(coplanar)을 이루는 자기 기억 소자.
  6. 청구항 1에 있어서,
    상기 터널 배리어 패턴의 상기 가장자리부의 최대 두께는, 상기 터널 배리어 패턴의 상기 중앙부의 두께의 5배와 같거나 작은 자기 기억 소자.
  7. 청구항 1에 있어서,
    상기 제1 및 제2 자성 패턴들 중에서 어느 하나는, 일 방향으로 고정된 자화 방향을 갖고,
    상기 제1 및 제2 자성 패턴들 중에서 다른 하나는, 상기 고정된 자화 방향에 대하여 평행 또는 반평행하게 변경 가능하도록 설정된 자기 기억 소자.
  8. 기판 상에 제1 자성막을 형성하는 것;
    상기 제1 자성막 상에 기초 배리어막을 형성하는 것;
    상기 기초 배리어막 상에 캐핑막 및 제2 자성막을 차례로 형성하는 것;
    상기 제2 자성막, 캐핑막, 기초 배리어막 및 제1 자성막을 연속적으로 패터닝하여, 차례로 적층된 제1 자성 패턴, 기초 배리어 패턴, 캐핑 패턴 및 제2 자성 패턴을 형성하는 것; 및
    상기 캐핑 패턴의 가장자리부를 산화시켜, 터널 배리어 패턴을 형성하는 것을 포함하되,
    상기 제2 자성 패턴은 상기 캐핑 패턴의 중앙부의 상면, 및 상기 캐핑 패턴의 산화된 가장자리부의 상면과 접하는 자기 기억 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 캐핑 패턴의 상기 가장자리부 옆에 위치한 상기 캐핑 패턴의 상기 중앙부는 산화되지 않고,
    상기 터널 배리어 패턴은 상기 기초 배리어 패턴 및 상기 캐핑 패턴의 상기 산화된 가장자리부를 포함하는 자기 기억 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 터널 배리어 패턴의 가장자리부는 상기 터널 배리어 패턴의 중앙부 보다 두껍고, 상기 터널 배리어 패턴의 중앙부는 균일한 두께를 갖는 자기 기억 소자의 제조 방법.
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