JP3906139B2 - 磁気ランダムアクセスメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果を利用する磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある（非特許文献１参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”−情報を記憶する。ＴＭＲ素子は、図３５に示すように、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図３６に示すように、平行とは、２つの磁性層のスピンの向き（磁化の方向）が同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【０００６】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【０００７】
図３６に示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。この状態が“１”−状態である。また、２つの磁性層のスピンの向きが反平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。この状態が“０”−状態である。
【０００８】
次に、図３７を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線とデータ選択線（読み出し／書き込みビット線）との交点に配置される。そして、書き込みは、書き込みワード線及びデータ選択線に電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
例えば、ＴＭＲ素子の磁化容易軸がＸ方向であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直交するＹ方向にデータ選択線が延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、データ選択線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【００１１】
データ選択線に一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”−状態）となる。一方、データ選択線に他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”−状態）となる。
【００１２】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１３】
図３８のＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Easy-Axis）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比と呼ばれる。
【００１４】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１５】
ＴＭＲ素子には、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界がかかる。図３９の実線に示すように、Hard-Axis方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１６】
この様子をさらに図３９のアステロイド曲線を用いて説明する。
ＴＭＲ素子のアステロイド曲線は、例えば、図３９の実線で示すようになる。即ち、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Easy-Axis方向の磁界Ｈｘの大きさとHard-Axis方向の磁界Ｈｙの大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。
【００２０】
例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００２１】
磁気ランダムアクセスメモリにおいては、上述ように、データ書き込みは、書き込みワード線とデータ選択線（読み出し／書き込みビット線）に，それぞれ、書き込み電流を流し、これにより発生する合成磁界Ｈｘ＋ＨｙをＴＭＲ素子に作用させることにより行う。
【００２２】
従って、データ書き込みを効率よく行うためには、この合成磁界Ｈｘ＋Ｈｙを、効率よく、ＴＭＲ素子に与えることが重要となる。合成磁界Ｈｘ＋Ｈｙが効率よくＴＭＲ素子に印加されれば、書き込み動作の信頼性が向上し、さらに、書き込み電流を減らし、低消費電力化を実現することができる。
【００２３】
しかし、書き込みワード線及びデータ選択線にそれぞれ流れる書き込み電流により発生する合成磁界Ｈｘ＋Ｈｙを、効率よく、ＴＭＲ素子に作用させるために有効なデバイス構造については、十分に検討されていない。即ち、このようなデバイス構造は、実際に、合成磁界Ｈｘ＋Ｈｙが効率よくＴＭＲ素子に加わることはもちろん、簡単に製造できるか否かという製造プロセスの面からも検討される必要がある。
【００２４】
最近では、磁界Ｈｘ，Ｈｙを効率よくＴＭＲ素子に与える技術として、書き込み線の周囲に、磁界の広がりを抑える機能を有するヨーク材（ yoke material ）を配置するデバイス構造が検討されている（特許文献１参照）。
【００２５】
ヨーク材は、高い透磁率を有しており、また、磁束は、高い透磁率を有する材料に集中する性質がある。このため、ヨーク材を磁力線の牽引役として使用すれば、書き込み動作時、書き込み線に流れる書き込み電流により発生する磁界Ｈｘ，Ｈｙを、ＴＭＲ素子に、効率よく、集中させることができる。
【００２６】
【非特許文献１】
ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
【００２７】
【特許文献１】
米国特許第６，１７４，７３７号明細書
【００２８】
【発明が解決しようとする課題】
ヨーク材は、磁界の広がりを抑える機能を有することは、上述した通りであるが、それは、ヨーク材の膜厚や磁区の制御を正確に行うことが前提条件となる。即ち、書き込み線の周囲に配置されるヨーク材の膜厚にばらつきが生じたり、その磁区がきちんと整列していないと、ヨーク材による磁力線を束ねる効果が薄れ、ＴＭＲ素子に、効率よく、磁界Ｈｘ，Ｈｙを与えることができなくなる。
【００２９】
本発明は、このような問題を解決するためになされたもので、その目的は、磁気ランダムアクセスメモリにおいて、ヨーク材の膜厚や磁区の制御を容易に行えるデバイス構造及びその製造方法を提案することにより、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることにある。
【００３０】
【課題を解決するための手段】
本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直上に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の上面を覆う第１ヨーク材と、前記第１書き込み線の側面を覆う第２ヨーク材と、前記第１ヨーク材と前記第１書き込み線との間及び前記第２ヨーク材と前記第１書き込み線との間に配置され、かつ、前記第１ヨーク材と前記第２ヨーク材とを分離する第１バリア層とを備える。
【００３１】
本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直上に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の下面を覆う第１ヨーク材と、前記第２書き込み線の側面を覆う第２ヨーク材と、前記第１ヨーク材と前記第１書き込み線との間及び前記第２ヨーク材と前記第１書き込み線との間に配置され、かつ、前記第１ヨーク材と前記第２ヨーク材とを分離する第１バリア層とを備える。
【００３２】
本発明の例に関わる磁気ランダムアクセスメモリの製造方法は、半導体基板上の絶縁層上に第１ヨーク材を形成する工程と、前記第１ヨーク材上に導電材を形成する工程と、前記導電材及び前記第１ヨーク材をパターニングし、下面が前記第１ヨーク材により覆われる書き込み線を形成する工程と、前記書き込み線を覆う第１バリア層を形成する工程と、前記第１バリア層上に前記書き込み線を覆う第２ヨーク材を形成する工程と、前記第１バリア層及び前記第２ヨーク材をエッチングし、前記第１バリア層及び前記第２ヨーク材を前記書き込み線の側面上に残存させる工程と、前記第１書き込み線の直上に、磁気抵抗効果を利用してデータを記憶するメモリセルを形成する工程とを備える。
【００３３】
本発明の例に関わる磁気ランダムアクセスメモリの製造方法は、半導体基板上の絶縁層上に、磁気抵抗効果を利用してデータを記憶するメモリセルを形成する工程と、前記メモリセルの直上に導電材を形成する工程と、前記導電材上に第１ヨーク材を形成する工程と、前記第１ヨーク材及び前記導電材をパターニングし、上面が前記第１ヨーク材により覆われる書き込み線を形成する工程と、前記書き込み線を覆う第１バリア層を形成する工程と、前記第１バリア層上に前記書き込み線を覆う第２ヨーク材を形成する工程と、前記第１バリア層及び前記第２ヨーク材をエッチングし、前記第１バリア層及び前記第２ヨーク材を前記書き込み線の側面上に残存させる工程とを備える。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【００３５】
１． 参考例１
まず、本発明の例に関わる磁気ランダムアクセスメモリを説明するに当たり、その前提となるデバイス構造について説明する。
【００３６】
なお、このデバイス構造は、本発明の例を分かり易くすることを目的に示すものであり、本発明が、このデバイス構造に限定されるというものではない。
【００３７】
図１及び図２は、それぞれ、本発明の例の前提となるデバイス構造を示している。
【００３８】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ、ダイオードなど）が形成される素子領域となる。
【００３９】
図１のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００４０】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００４１】
図２のデバイス構造では、読み出し選択スイッチは、ダイオードから構成される。半導体基板１１内には、カソード領域（例えば、ｎ型拡散層）１６ａ及びアノード領域（例えば、ｐ型拡散層）１６ｂが形成される。
【００４２】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂ（図１の場合）又は読み出しワード線１８Ｂ（図２の場合）として機能する。
【００４３】
図１のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００４４】
図２のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ダイオード）のアノード領域１６ｂに電気的に接続される。読み出しワード線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのカソード領域１６ａに電気的に接続される。読み出しワード線１８Ｂは、Ｘ方向に延びている。
【００４５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、Ｘ方向に延びている。
【００４６】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００４７】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００４８】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３５に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００４９】
ＴＭＲ素子２３の強磁性層としては、特に制限はないが、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はこれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２，ＲＸＭｎＯ３−ｙ（Ｒ： 希土類、Ｘ： Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。
【００５０】
強磁性層には、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていても、強磁性を失わないかぎり、全く問題ない。
【００５１】
強磁性層の厚さは、あまりに薄いと、超常磁性となってしまう。そこで、強磁性層の厚さは、少なくとも超常磁性とならない程度の厚さが必要である。具体的には、強磁性層の厚さは、０．１ｎｍ以上、好ましくは、０．４ｎｍ以上１００ｎｍ以下に設定される。
【００５２】
ＴＭＲ素子２３の反磁性層としては、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３などを用いることができる。
【００５３】
ＴＭＲ素子２３の絶縁層(トンネルバリア)としては、例えば、Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３などの誘電体を使用することができる。これらは、酸素欠損、窒素欠損、フッ素欠損などが存在していてもかまわない。
【００５４】
絶縁層（トンネルバリア）の厚さは、できるだけ薄い方がよいが、特に、その機能を実現するための決まった制限はない。但し、製造上、絶縁層の厚さは、１０ｎｍ以下に設定される。
【００５５】
２． 参考例２
次に、参考例１のデバイス構造に対して、ＴＭＲ素子に磁界を効率よく集中させるために提案されたデバイス構造について説明する。
【００５６】
図３及び図４は、本発明の例の前提となるデバイス構造を示している。なお、図３は、Ｙ方向の断面であり、図４は、図３のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００５７】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ）が形成される素子領域となる。
【００５８】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００５９】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００６０】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【００６１】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００６２】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００６３】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【００６４】
磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００６５】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【００６６】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００６７】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００６８】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６としては、図３及び図４に示すように、導電性を有する材料から構成することができるし、また、絶縁性を有する材料から構成することもできる。
【００６９】
ヨーク材２６としては、例えば、ＮｉＦｅ、ＣｏＦｅ、アモルファス−ＣｏＺｒＮｂ、ＦｅＡｌＳｉ、ＦｅＮｘなどから構成することができる。
【００７０】
磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００７１】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３５に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００７２】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６が形成される。
【００７３】
しかし、この場合、書き込みワード線２０Ｂの周囲のヨーク材２５Ｂは、その下コーナー部にも形成され、また、データ選択線２４の周囲のヨーク材２６は、その上コーナー部にも形成される。
【００７４】
書き込みワード線２０Ｂ及びデータ選択線２４のコーナー部のヨーク材２５Ｂ，２６は、製造時（例えば、スパッタ時）における膜厚の制御が非常に難しく、これが、ヨーク材２５Ｂ，２６の磁区の配置に乱れを生じさせる原因となる。その結果、ヨーク材２５Ｂ，２６による磁界の収束効果が薄れ、磁界を効率よくＴＭＲ素子に与えることができなくなる。
【００７５】
３． 実施例１
次に、上述の参考例１，２を踏まえ、本発明の例について説明する。本発明の例は、書き込み線の周囲に配置されるヨーク材の磁区制御を容易に行うことができ、ＴＭＲ素子に、磁界を効率よく集中させることができる磁気ランダムアクセスメモリのデバイス構造に関する。
【００７６】
(1) 構造
図５及び図６は、本発明の実施例１に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図５は、Ｙ方向の断面であり、図６は、図５のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００７７】
本例のデバイス構造の特徴は、書き込み線の下面又は上面に配置されるヨーク材と、その書き込み線の側面に配置されるヨーク材とを、バリア層によって互いに分離し、書き込み線のコーナー部に、その下面又は上面から側面に跨るヨーク材が形成されないようにした点にある。
【００７８】
即ち、書き込み線の下面又は上面に配置されるヨーク材の磁区制御と、その書き込み線の側面に配置されるヨーク材の磁区制御とを、別々に行うことにより、書き込み線の周囲のヨーク材の磁区制御を容易化し、ＴＭＲ素子に対する磁界の印加効率を向上させる。
【００７９】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【００８０】
読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００８１】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００８２】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【００８３】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８４】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８５】
中間層２０Ａ及び書き込みワード線２０Ｂの下面は、高い透磁率を有する材料、即ち、ヨーク材２５Ａ１，２５Ｂ１により覆われている。ここで使用されるヨーク材２５Ａ１，２５Ｂ１は、導電性を有するものに限定される。
【００８６】
ヨーク材２５Ａ１，２５Ｂ１の直下には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ａ，２７ｂが形成され、その直上には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ｃ，２７ｄが形成される。即ち、ヨーク材２５Ａ１，２５Ｂ１は、バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄに挟み込まれている。
【００８７】
バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄは、ヨーク材２５Ａ１，２５Ｂ１を構成する原子の拡散を防止する。
【００８８】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面も、高い透磁率を有する材料、即ち、ヨーク材２５Ａ２，２５Ｂ２により覆われている。ここで使用されるヨーク材２５Ａ２，２５Ｂ２は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。
【００８９】
ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を磁力線の牽引役として使用すれば、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００９０】
バリア層２８ａ，２８ｂ（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、中間層２０Ａ及び書き込みワード線２０Ｂの側面上に形成される。バリア層２８ａ，２８ｂは、中間層２０Ａ及び書き込みワード線２０Ｂの下面を覆うヨーク材２５Ａ１，２５Ｂ１と、その側面を覆うヨーク材２５Ａ２，２５Ｂ２とを分離する。
【００９１】
バリア層２８ａ，２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ａ，２８ｂは、バリアメタル２７ａ，２７ｂと同じ機能を有していてもよい。この場合、バリア層２８ａ，２８ｂは、原子の拡散防止機能を十分に発揮するため、少なくとも２０ｎｍ程度の厚さを有しているのが好ましい。
【００９２】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００９３】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００９４】
データ選択線２４の上面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。
【００９５】
データ選択線２４の下面には、原子の拡散を防止するバリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２９が形成され、その上面には、バリア層（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）３０が形成される。
【００９６】
また、データ選択線２４の側面も、高い透磁率を有する材料、即ち、ヨーク材３２により覆われている。ここで使用されるヨーク材３２は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。
【００９７】
ヨーク材２６，３２を磁力線の牽引役として使用すれば、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００９８】
バリア層３１（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、データ選択線２４の側面上に形成される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６と、その側面を覆うヨーク材３２とを分離する。
【００９９】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。バリア層３０，３１は、原子の拡散防止機能を十分に発揮するため、少なくとも２０ｎｍ程度の厚さを有しているのが好ましい。
【０１００】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３５に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１０１】
(2) 製造方法
次に、本発明の実施例１に関わる磁気ランダムアクセスメモリの製造方法について説明する。
【０１０２】
まず、図７に示すように、ＰＥＰ( Photo Engraving Process )法、ＣＶＤ( Chemical Vapour Deposition )法、ＣＭＰ( Chemical Mechanical Polishing )法などの周知の方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０１０３】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０１０４】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ( Reactive Ion Etching )法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。なお、ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０１０５】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０１０６】
スパッタ法により、絶縁層２８Ａ上及びそのコンタクトホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続けて、スパッタ法により、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０１０７】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０１０８】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０１０９】
次に、図８に示すように、スパッタ法により、絶縁層２８Ｃ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ａ，２７ｂを形成する。続けて、スパッタ法を用いて、バリアメタル２７ａ，２７ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ１，２５Ｂ１を、約５０ｎｍの厚さで形成する。また、スパッタ法を用いて、ヨーク材２５Ａ１，２５Ｂ１上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ｃ，２７ｄを形成する。
【０１１０】
さらに、続けて、スパッタ法を用いて、バリアメタル２７ｃ，２７ｄ上に、導電材（例えば、ＡｌＣｕ）を、約２５０ｎｍの厚さで形成する。この後、ＰＥＰ法及びＲＩＥ法を用いて、導電材、ヨーク材２５Ａ１，２５Ｂ１及びバリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄをエッチングすると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される。
【０１１１】
また、スパッタ法を用いて、中間層２０Ａ及び書き込みワード線２０Ｂを覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）２８ａ，２８ｂを形成する。続けて、スパッタ法を用いて、バリア層２８ａ，２８ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ２，２５Ｂ２を、約５０ｎｍの厚さで形成する。
【０１１２】
そして、ＲＩＥ法により、ヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂをエッチングし、これらヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂを、中間層２０Ａ及び書き込みワード線２０Ｂの側壁部のみに残す。
【０１１３】
この後、ＣＶＤ法を用いて、絶縁層２８Ｃ上に、中間層２０Ａ及び書き込みワード線２０Ｂを完全に覆う絶縁層２９Ａを形成する。また、例えば、ＣＭＰ法により、絶縁層２９Ａの表面を平坦化する。
【０１１４】
次に、図９に示すように、ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９Ａ内に、中間層２０Ａに達するバイアホールを形成する。スパッタ法により、絶縁層２９Ａ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５５を、約１０ｎｍの厚さで形成する。続けて、ＣＶＤ法により、絶縁層２９Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０１１５】
ＣＶＤ法を用いて、絶縁層２９Ａ上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ａ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約３０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０１１６】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、複数の層を順次堆積し、さらに、これら複数の層をパターニングすることにより、ＴＭＲ素子２３を形成する。
【０１１７】
ＴＭＲ素子２３は、例えば、Ｔａ（約４０ｎｍ）、ＮｉＦｅ（約１０ｎｍ）、Ａｌ２Ｏ３（約２ｎｍ）、ＣｏＦｅ（約１０ｎｍ）及びＩｒＭｎ（約１０ｎｍ）からなる積層膜、又は、ＮｉＦｅ（約５ｎｍ）、ＩｒＭｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ（約１５ｎｍ）からなる積層膜から構成される。
【０１１８】
また、ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｂを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｂを除去する。その結果、ＴＭＲ素子２３の最上層が露出し、ＴＭＲ素子２３の側面のみが絶縁層３０Ｂにより覆われる。
【０１１９】
なお、ＴＭＲ素子２３の最上層が、ＴａやＷなどから構成される場合には、ＴＭＲ素子２３の最上層を露出させた後、直接、後述するデータ選択線を形成できる。
【０１２０】
次に、図１０に示すように、スパッタ法により、絶縁層３０Ｂ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２９を形成する。続けて、スパッタ法により、バリアメタル２９上に、導電材（例えば、ＡｌＣｕなど）を、約４００ｎｍの厚さで形成する。続けて、スパッタ法により、この導電材上に、バリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３０を形成する。
【０１２１】
さらに、続けて、スパッタ法により、バリア層３０上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）２６を、約５０ｎｍの厚さで形成する。この後、ＰＥＰ法を用いて、レジストパターン３３を形成する。
【０１２２】
そして、ＲＩＥ法を用いて、レジストパターン３３をマスクに、ヨーク材２６、バリア層３０、導電材及びバリアメタル２９をエッチングし、データ選択線（読み出し／書き込みビット線）２４を形成する。
この後、レジストパターン３３は、除去される。
【０１２３】
次に、図１１に示すように、スパッタ法により、絶縁層３０Ｂ上に、データ選択線２４を覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３１を形成する。続けて、スパッタ法により、バリア層３１上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）３２を、約５０ｎｍの厚さで形成する。
【０１２４】
そして、ＲＩＥ法により、ヨーク材３２及びバリア層３１をエッチングすると、図１２に示すように、これらヨーク材３２及びバリア層３１は、データ選択線２４の側壁部のみに残存する。
【０１２５】
以上の工程により、実施例１（図５及び図６）の磁気ランダムアクセスメモリが完成する。
【０１２６】
(3) まとめ
以上、実施例１によれば、書き込みワード線２０Ｂの下面は、ヨーク材２５Ｂ１により覆われ、その側面は、ヨーク材２５Ｂ２により覆われる。また、ヨーク材２５Ｂ１，２５Ｂ２は、バリア層２８ｂによって互いに分離されているため、書き込みワード線２０Ｂの下コーナー部には、その下面から側面に跨るヨーク材が形成されない。
【０１２７】
従って、ヨーク材２５Ｂ１，２５Ｂ２の磁区の制御を容易に行え、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、作用させることができる。
【０１２８】
また、実施例１によれば、データ選択線２４の上面は、ヨーク材２６により覆われ、その側面は、ヨーク材３２により覆われる。また、ヨーク材２６，３２は、バリア層３１によって互いに分離されているため、データ選択線２４の上コーナー部には、その上面から側面に跨るヨーク材が形成されない。
【０１２９】
従って、ヨーク材２６，３２の磁区の制御を容易に行え、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、作用させることができる。
【０１３０】
４． 実施例２
図１３及び図１４は、本発明の実施例２に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図１３は、Ｙ方向の断面であり、図１４は、図１３のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１３１】
本例のデバイス構造の特徴は、書き込みワード線の下面及び側面を覆うヨーク材を、さらに、原子の拡散を防止する機能を有するバリア層により覆った点、及び、データ選択線の上面及び側面を覆うヨーク材を、さらに、原子の拡散を防止する機能を有するバリア層により覆った点にある。
【０１３２】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１３３】
読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１３４】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１３５】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１３６】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３７】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３８】
中間層２０Ａ及び書き込みワード線２０Ｂの下面は、高い透磁率を有する材料、即ち、ヨーク材２５Ａ１，２５Ｂ１により覆われている。
【０１３９】
ヨーク材２５Ａ１，２５Ｂ１の直下には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ａ，２７ｂが形成され、その直上には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ｃ，２７ｄが形成される。即ち、ヨーク材２５Ａ１，２５Ｂ１は、バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄに挟み込まれている。
【０１４０】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面も、高い透磁率を有する材料、即ち、ヨーク材２５Ａ２，２５Ｂ２により覆われている。
【０１４１】
ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を磁力線の牽引役として使用すれば、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１４２】
バリア層２８ａ，２８ｂ（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、中間層２０Ａ及び書き込みワード線２０Ｂの側面上に形成される。バリア層２８ａ，２８ｂは、中間層２０Ａ及び書き込みワード線２０Ｂの下面を覆うヨーク材２５Ａ１，２５Ｂ１と、その側面を覆うヨーク材２５Ａ２，２５Ｂ２とを分離する。
【０１４３】
バリア層２８ａ，２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ａ，２８ｂは、バリアメタル２７ａ，２７ｂと同じ機能を有していてもよい。
【０１４４】
ところで、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を構成する材料の原子が、拡散により、半導体基板１１に達すると、半導体基板１１の表面領域に形成される読み出し選択スイッチ（ＭＯＳトランジスタ）の特性に悪影響を及ぼす場合がある。
【０１４５】
そこで、実施例２では、原子の拡散を防止する機能を有するバリア層（例えば、ＳｉＮなど）３４により、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を覆う。これにより、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を構成する材料の原子の拡散が抑えられる。
【０１４６】
なお、バリア層３４は、絶縁体から構成される。但し、隣接する配線間のショートなどの問題を解消できれば、バリア層３４を導電体から構成してもよい。
【０１４７】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１４８】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１４９】
データ選択線２４の上面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。データ選択線２４の下面には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２９が形成され、その上面には、バリア層（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）３０が形成される。
【０１５０】
また、データ選択線２４の側面も、高い透磁率を有する材料、即ち、ヨーク材３２により覆われている。
【０１５１】
ヨーク材２６，３２を磁力線の牽引役として使用すれば、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１５２】
バリア層３１（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、データ選択線２４の側面上に形成される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６と、その側面を覆うヨーク材３２とを分離する。
【０１５３】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０１５４】
ヨーク材２６，３２に関しても、書き込みワード線２０Ｂを覆うヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２と同様に、それを構成する材料の原子が、拡散により、半導体基板１１に達すると、半導体基板１１の表面領域に形成される読み出し選択スイッチ（ＭＯＳトランジスタ）の特性に悪影響を及ぼす場合がある。
【０１５５】
そこで、原子の拡散を防止する機能を有するバリア層（例えば、ＳｉＮなど）３５により、ヨーク材２６，３２を覆う。これにより、ヨーク材２６，３２を構成する材料の原子の拡散が抑えられる。
【０１５６】
なお、バリア層３５は、絶縁体から構成される。但し、隣接する配線間のショートなどの問題を解消できれば、バリア層３５を導電体から構成してもよい。
【０１５７】
(2) 製造方法
次に、本発明の実施例２に関わる磁気ランダムアクセスメモリの製造方法について説明する。
【０１５８】
まず、図１５に示すように、ＰＥＰ法、ＣＶＤ法、ＣＭＰ法などの方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０１５９】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０１６０】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０１６１】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０１６２】
スパッタ法により、絶縁層２８Ａ上及びそのコンタクトホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続けて、スパッタ法により、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０１６３】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０１６４】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０１６５】
次に、図１６に示すように、スパッタ法により、絶縁層２８Ｃ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ａ，２７ｂを形成する。続けて、スパッタ法を用いて、バリアメタル２７ａ，２７ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ１，２５Ｂ１を、約５０ｎｍの厚さで形成する。また、スパッタ法を用いて、ヨーク材２５Ａ１，２５Ｂ１上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ｃ，２７ｄを形成する。
【０１６６】
さらに、続けて、スパッタ法を用いて、バリアメタル２７ｃ，２７ｄ上に、導電材（例えば、ＡｌＣｕ）を、約２５０ｎｍの厚さで形成する。この後、ＰＥＰ法及びＲＩＥ法を用いて、導電材、ヨーク材２５Ａ１，２５Ｂ１及びバリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄをエッチングすると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される。
【０１６７】
また、スパッタ法を用いて、中間層２０Ａ及び書き込みワード線２０Ｂを覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）２８ａ，２８ｂを形成する。続けて、スパッタ法を用いて、バリア層２８ａ，２８ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ２，２５Ｂ２を、約５０ｎｍの厚さで形成する。
【０１６８】
そして、ＲＩＥ法により、ヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂをエッチングし、これらヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂを、中間層２０Ａ及び書き込みワード線２０Ｂの側壁部のみに残す。
【０１６９】
この後、ＣＶＤ法を用いて、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を覆うバリア層（例えば、ＳｉＮなど）３４を、約２０ｎｍの厚さで形成する。続けて、ＣＶＤ法を用いて、バリア層３４上に、中間層２０Ａ及び書き込みワード線２０Ｂを完全に覆う絶縁層２９Ａを形成する。また、例えば、ＣＭＰ法により、絶縁層２９Ａの表面を平坦化する。
【０１７０】
次に、図１７に示すように、ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９Ａ内に、中間層２０Ａに達するバイアホールを形成する。スパッタ法により、絶縁層２９Ａ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５５を、約１０ｎｍの厚さで形成する。続けて、ＣＶＤ法により、絶縁層２９Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０１７１】
ＣＶＤ法を用いて、絶縁層２９Ａ上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ａ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０１７２】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、複数の層を順次堆積し、さらに、これら複数の層をパターニングすることにより、ＴＭＲ素子２３を形成する。
【０１７３】
ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｂを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｂを除去する。その結果、ＴＭＲ素子２３の最上層が露出し、ＴＭＲ素子２３の側面のみが絶縁層３０Ｂにより覆われる。
【０１７４】
なお、ＴＭＲ素子２３の最上層が、ＴａやＷなどから構成される場合には、ＴＭＲ素子２３の最上層を露出させた後、直接、後述するデータ選択線を形成できる。
【０１７５】
次に、図１８に示すように、スパッタ法により、絶縁層３０Ｂ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２９を形成する。続けて、スパッタ法により、バリアメタル２９上に、導電材（例えば、ＡｌＣｕなど）を、約４００ｎｍの厚さで形成する。続けて、スパッタ法により、この導電材上に、バリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３０を形成する。
【０１７６】
さらに、続けて、スパッタ法により、バリア層３０上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）２６を、約５０ｎｍの厚さで形成する。この後、ＰＥＰ法を用いて、レジストパターン３３を形成する。
【０１７７】
そして、ＲＩＥ法を用いて、レジストパターン３３をマスクに、ヨーク材２６、バリア層３０、導電材及びバリアメタル２９をエッチングし、データ選択線（読み出し／書き込みビット線）２４を形成する。
この後、レジストパターン３３は、除去される。
【０１７８】
次に、図１９に示すように、スパッタ法により、絶縁層３０Ｂ上に、データ選択線２４を覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３１を形成する。続けて、スパッタ法により、バリア層３１上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）３２を、約５０ｎｍの厚さで形成する。
【０１７９】
そして、ＲＩＥ法により、ヨーク材３２及びバリア層３１をエッチングすると、図２０に示すように、これらヨーク材３２及びバリア層３１は、データ選択線２４の側壁部のみに残存する。
【０１８０】
さらに、図２０に示すように、ＣＶＤ法を用いて、ヨーク材２６，３２を覆うバリア層（例えば、ＳｉＮなど）を、約２０ｎｍの厚さで形成する。
【０１８１】
以上の工程により、実施例２（図１３及び図１４）の磁気ランダムアクセスメモリが完成する。
【０１８２】
(3) まとめ
以上、実施例２によれば、中間層２０Ａ，書き込みワード線２０Ｂの下面及び側面を覆うヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２を、さらに、原子の拡散を防止する機能を有するバリア層３４により覆っている。また、データ選択線２４の上面及び側面を覆うヨーク材２６，３２を、さらに、原子の拡散を防止する機能を有するバリア層３５により覆っている。
【０１８３】
従って、ヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２，２６，３２を構成する材料の原子が、半導体基板１１に拡散することを抑えることができ、ＭＯＳトランジスタの特性の劣化を防止できる。
【０１８４】
５． 実施例３
図２１及び図２２は、本発明の実施例３に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図２１は、Ｙ方向の断面であり、図２２は、図２１のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１８５】
本例のデバイス構造の特徴は、書き込みワード線の直上及びデータ選択線の直上に、それぞれ、配線加工時のマスクとなるハードマスク（例えば、ＳｉＯ２など）を形成した点にある。
【０１８６】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１８７】
読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１８８】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１８９】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１９０】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１９１】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１９２】
中間層２０Ａ及び書き込みワード線２０Ｂの下面は、高い透磁率を有する材料、即ち、ヨーク材２５Ａ１，２５Ｂ１により覆われている。
【０１９３】
ヨーク材２５Ａ１，２５Ｂ１の直下には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ａ，２７ｂが形成され、その直上には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ｃ，２７ｄが形成される。即ち、ヨーク材２５Ａ１，２５Ｂ１は、バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄに挟み込まれている。
【０１９４】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面も、高い透磁率を有する材料、即ち、ヨーク材２５Ａ２，２５Ｂ２により覆われている。
【０１９５】
ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を磁力線の牽引役として使用すれば、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１９６】
バリア層２８ａ，２８ｂ（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、中間層２０Ａ及び書き込みワード線２０Ｂの側面上に形成される。バリア層２８ａ，２８ｂは、中間層２０Ａ及び書き込みワード線２０Ｂの下面を覆うヨーク材２５Ａ１，２５Ｂ１と、その側面を覆うヨーク材２５Ａ２，２５Ｂ２とを分離する。
【０１９７】
バリア層２８ａ，２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ａ，２８ｂは、バリアメタル２７ａ，２７ｂと同じ機能を有していてもよい。
【０１９８】
中間層２０Ａの直上及び書き込みワード線２０Ｂの直上には、配線加工時（ＲＩＥ時）のマスクとなるハードマスク（例えば、ＳｉＯ２など）３６Ａ，３６Ｂが形成される。
【０１９９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０２００】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０２０１】
データ選択線２４の上面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。データ選択線２４の下面には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２９が形成され、その上面には、バリア層（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）３０が形成される。
【０２０２】
また、データ選択線２４の側面も、高い透磁率を有する材料、即ち、ヨーク材３２により覆われている。
【０２０３】
ヨーク材２６，３２を磁力線の牽引役として使用すれば、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２０４】
バリア層３１（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、データ選択線２４の側面上に形成される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６と、その側面を覆うヨーク材３２とを分離する。
【０２０５】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２０６】
データ選択線２４の直上には、配線加工時（ＲＩＥ時）のマスクとなるハードマスク（例えば、ＳｉＯ２など）３７が形成される。
【０２０７】
(2) 製造方法
次に、本発明の実施例３に関わる磁気ランダムアクセスメモリの製造方法について説明する。
【０２０８】
まず、図２３に示すように、ＰＥＰ法、ＣＶＤ法、ＣＭＰ法などの方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０２０９】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０２１０】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０２１１】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０２１２】
スパッタ法により、絶縁層２８Ａ上及びそのコンタクトホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続けて、スパッタ法により、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０２１３】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０２１４】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０２１５】
次に、図２４に示すように、スパッタ法により、絶縁層２８Ｃ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ａ，２７ｂを形成する。続けて、スパッタ法を用いて、バリアメタル２７ａ，２７ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ１，２５Ｂ１を、約５０ｎｍの厚さで形成する。また、スパッタ法を用いて、ヨーク材２５Ａ１，２５Ｂ１上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ｃ，２７ｄを形成する。
【０２１６】
さらに、続けて、スパッタ法を用いて、バリアメタル２７ｃ，２７ｄ上に、導電材（例えば、ＡｌＣｕ）を、約２５０ｎｍの厚さで形成する。また、スパッタ法を用いて、この導電材上にハードマスクとなる絶縁層（例えば、ＳｉＯ２）３６Ａ，３６Ｂを、約１００ｎｍの厚さで形成する。
【０２１７】
この後、ＰＥＰ法により、レジストパターンを形成する。そして、このレジストパターンをマスクにして、ＲＩＥ法により、ハードマスクとしての絶縁層３６Ａ，３６Ｂをパターニングする。この後、レジストパターンを除去する。
【０２１８】
そして、今度は、絶縁層３６Ａ，３６Ｂをマスクにして、ＲＩＥ法により、導電材、ヨーク材２５Ａ１，２５Ｂ１及びバリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄを、順次、エッチングすると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される。
【０２１９】
また、スパッタ法を用いて、中間層２０Ａ及び書き込みワード線２０Ｂを覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）２８ａ，２８ｂを形成する。続けて、スパッタ法を用いて、バリア層２８ａ，２８ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ２，２５Ｂ２を、約５０ｎｍの厚さで形成する。
【０２２０】
そして、ＲＩＥ法により、ヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂをエッチングし、これらヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂを、中間層２０Ａ及び書き込みワード線２０Ｂの側壁部のみに残す。
【０２２１】
この後、ＣＶＤ法を用いて、バリア層３４上に、中間層２０Ａ及び書き込みワード線２０Ｂを完全に覆う絶縁層２９Ａを形成する。また、例えば、ＣＭＰ法により、絶縁層２９Ａの表面を平坦化する。
【０２２２】
次に、図２５に示すように、ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９Ａ内に、中間層２０Ａに達するバイアホールを形成する。スパッタ法により、絶縁層２９Ａ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５５を、約１０ｎｍの厚さで形成する。続けて、ＣＶＤ法により、絶縁層２９Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０２２３】
ＣＶＤ法を用いて、絶縁層２９Ａ上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ａ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０２２４】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、複数の層を順次堆積し、さらに、これら複数の層をパターニングすることにより、ＴＭＲ素子２３を形成する。
【０２２５】
ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｂを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｂを除去する。その結果、ＴＭＲ素子２３の最上層が露出し、ＴＭＲ素子２３の側面のみが絶縁層３０Ｂにより覆われる。
【０２２６】
なお、ＴＭＲ素子２３の最上層が、ＴａやＷなどから構成される場合には、ＴＭＲ素子２３の最上層を露出させた後、直接、後述するデータ選択線を形成できる。
【０２２７】
次に、図２６に示すように、スパッタ法により、絶縁層３０Ｂ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２９を形成する。続けて、スパッタ法により、バリアメタル２９上に、導電材（例えば、ＡｌＣｕなど）を、約４００ｎｍの厚さで形成する。続けて、スパッタ法により、この導電材上に、バリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３０を形成する。
【０２２８】
さらに、続けて、スパッタ法により、バリア層３０上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）２６を、約５０ｎｍの厚さで形成する。また、スパッタ法により、ヨーク材２６上に、配線加工時のハードマスクとして機能する絶縁層（例えば、ＳｉＯ２）３７を形成する。この後、ＰＥＰ法を用いて、レジストパターン３３を形成する。
【０２２９】
そして、レジストパターン３３をマスクにして、ＲＩＥ法により、ハードマスクとしての絶縁層３７をパターニングする。この後、レジストパターン３３は、除去される。
【０２３０】
次に、図２７に示すように、今度は、絶縁層３７をマスクにして、ＲＩＥ法により、ヨーク材２６、バリア層３０、導電材及びバリアメタル２９を、順次、エッチングし、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０２３１】
次に、図２８に示すように、スパッタ法により、絶縁層３０Ｂ上に、データ選択線２４を覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３１を形成する。続けて、スパッタ法により、バリア層３１上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）３２を、約５０ｎｍの厚さで形成する。
【０２３２】
そして、ＲＩＥ法により、ヨーク材３２及びバリア層３１をエッチングすると、図２９に示すように、これらヨーク材３２及びバリア層３１は、データ選択線２４の側壁部のみに残存する。
【０２３３】
以上の工程により、実施例３（図２１及び図２２）の磁気ランダムアクセスメモリが完成する。
【０２３４】
(3) まとめ
以上、実施例３によれば、中間層２０Ａ及び書き込みワード線２０Ｂの加工に関して、フォトレジストではなく、ハードマスク（例えば、ＳｉＯ２）をＲＩＥのマスクとして使用している。従って、ＲＩＥ時に、マスク材と、導電材、ヨーク材及びバリアメタルとの間のエッチング選択比を十分に確保できる。
【０２３５】
同様に、データ選択線２４の加工に関しても、フォトレジストではなく、ハードマスク（例えば、ＳｉＯ２）をＲＩＥのマスクとして使用している。従って、ＲＩＥ時に、マスク材と、ヨーク材、バリア層、導電材及びバリアメタルとの間のエッチング選択比を十分に確保できる。
【０２３６】
６． 実施例４
図３０及び図３１は、本発明の実施例４に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図３０は、Ｙ方向の断面であり、図３１は、図３０のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０２３７】
本例のデバイス構造の特徴は、実施例１のデバイスにおいて、ヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２を導電物質から構成し、ヨーク材２６，３２及びバリア層２８ａ，２８ｂ，３０，３１を絶縁物質から構成した点にある。
【０２３８】
即ち、ヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２，２６，３２及びバリア層２８ａ，２８ｂ，３０，３１については、導電物質から構成することもできるし、また、絶縁物質から構成することもできる。
【０２３９】
７． 実施例５
図３２は、本発明の実施例５に関わる磁気ランダムアクセスメモリのデバイス構造を示している。
【０２４０】
本例のデバイス構造の特徴は、上述の実施例１における書き込み線の構造を、いわゆるはしごタイプセルアレイ構造を有する磁気ランダムアクセスメモリに適用した点にある。
【０２４１】
はしごタイプセルアレイ構造では、半導体基板１１上において、複数（本例では、４つ）のＴＭＲ素子２３が横方向（半導体基板の表面に平行な方向）に配置される。これらＴＭＲ素子２３は、データ選択線（読み出し／書き込みビット線）２４と下部電極との間に並列に接続される。
【０２４２】
ＴＭＲ素子２３の一端は、データ選択線２４に直接接続され、その他端は、下部電極を経由して、読み出し選択スイッチＲＳＷに共通に接続される。複数のＴＭＲ素子２３は、１つのデータ選択線２４を共有する。
【０２４３】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。データ選択線２４の上面は、高い透磁率を有するヨーク材２６により覆われ、その側面は、高い透磁率を有するヨーク材３２により覆われている。
【０２４４】
データ選択線２４とヨーク材２６との間には、バリア層３０が配置され、データ選択線２４とヨーク材３２との間には、バリア層３１が配置される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６とデータ選択線２４の側面を覆うヨーク材３２とを分離する。
【０２４５】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２４６】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの下面は、高い透磁率を有するヨーク材２５Ｂ１により覆われ、その側面は、高い透磁率を有するヨーク材２５Ｂ２により覆われている。
【０２４７】
書き込みワード線２０Ｂとヨーク材２５Ｂ２との間には、バリア層２８ｂが配置される。バリア層２８ｂは、書き込みワード線２０Ｂの下面を覆うヨーク材２５Ｂ１と書き込みワード線２０Ｂの側面を覆うヨーク材２５Ｂ２とを分離する。
【０２４８】
バリア層２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ｂは、バリアメタル２７ｂと同じ機能を有していてもよい。
【０２４９】
なお、実施例５では、ヨーク材２５Ｂ１，２５Ｂ２，２６，３２、バリアメタル２７ｂ，２７ｄ及びバリア層２８ｂ，３０，３１は、導電物質から構成されていても、また、絶縁物質から構成されていてもよい。
【０２５０】
８． 実施例６
図３３は、本発明の実施例６に関わる磁気ランダムアクセスメモリのデバイス構造を示している。
【０２５１】
本例のデバイス構造の特徴は、上述の実施例１における書き込み線の構造を、他の種類のセルアレイ構造を有する磁気ランダムアクセスメモリに適用した点にある。
【０２５２】
このセルアレイ構造では、半導体基板１１上において、複数（本例では、４つ）のＴＭＲ素子２３がＹ方向（半導体基板の表面に平行な方向）に配置される。これらＴＭＲ素子２３は、Ｘ方向に延びる書き込みワード線２０Ｂと上部電極との間に接続される。
【０２５３】
ＴＭＲ素子２３の一端は、書き込みワード線２０Ｂに直接接続され、その他端は、上部電極を経由して、読み出し選択スイッチＲＳＷに共通に接続される。複数のＴＭＲ素子２３は、１つのデータ選択線２４を共有する。
【０２５４】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。データ選択線２４の上面は、高い透磁率を有するヨーク材２６により覆われ、その側面は、高い透磁率を有するヨーク材３２により覆われている。
【０２５５】
データ選択線２４とヨーク材２６との間には、バリア層３０が配置され、データ選択線２４とヨーク材３２との間には、バリア層３１が配置される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６とデータ選択線２４の側面を覆うヨーク材３２とを分離する。
【０２５６】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２５７】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置される。書き込みワード線２０Ｂの下面は、高い透磁率を有するヨーク材２５Ｂ１により覆われ、その側面は、高い透磁率を有するヨーク材２５Ｂ２により覆われている。
【０２５８】
書き込みワード線２０Ｂとヨーク材２５Ｂ２との間には、バリア層２８ｂが配置される。バリア層２８ｂは、書き込みワード線２０Ｂの下面を覆うヨーク材２５Ｂ１と書き込みワード線２０Ｂの側面を覆うヨーク材２５Ｂ２とを分離する。
【０２５９】
バリア層２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ｂは、バリアメタル２７ｂと同じ機能を有していてもよい。
【０２６０】
なお、実施例６では、ヨーク材２５Ｂ１，２５Ｂ２，２６，３２、バリアメタル２７ｂ，２７ｄ，２９及びバリア層２８ｂ，３０，３１は、導電物質から構成されていても、また、絶縁物質から構成されていてもよい。
【０２６１】
９． 実施例７
図３４は、本発明の実施例７に関わる磁気ランダムアクセスメモリのデバイス構造を示している。
【０２６２】
本例のデバイス構造の特徴は、上述の実施例１における書き込み線の構造を、いわゆるクロスポイントタイプセルアレイ構造を有する磁気ランダムアクセスメモリに適用した点にある。
【０２６３】
クロスポイントタイプセルアレイ構造では、半導体基板１１上において、複数（本例では、４つ）のＴＭＲ素子２３がＹ横方向（半導体基板の表面に平行な方向）に配置される。これらＴＭＲ素子２３は、Ｙ方向に延びるデータ選択線（読み出し／書き込みビット線）２４とＹ方向に交差するＸ方向に延びる書き込みワード線２０Ｂとの間に接続される。
【０２６４】
ＴＭＲ素子２３の一端は、データ選択線２４に直接接続され、その他端は、書き込みワード線２０Ｂに直接接続される。
【０２６５】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置される。データ選択線２４の上面は、高い透磁率を有するヨーク材２６により覆われ、その側面は、高い透磁率を有するヨーク材３２により覆われている。
【０２６６】
データ選択線２４とヨーク材２６との間には、バリア層３０が配置され、データ選択線２４とヨーク材３２との間には、バリア層３１が配置される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６とデータ選択線２４の側面を覆うヨーク材３２とを分離する。
【０２６７】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２６８】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置される。書き込みワード線２０Ｂの下面は、高い透磁率を有するヨーク材２５Ｂ１により覆われ、その側面は、高い透磁率を有するヨーク材２５Ｂ２により覆われている。
【０２６９】
書き込みワード線２０Ｂとヨーク材２５Ｂ２との間には、バリア層２８ｂが配置される。バリア層２８ｂは、書き込みワード線２０Ｂの下面を覆うヨーク材２５Ｂ１と書き込みワード線２０Ｂの側面を覆うヨーク材２５Ｂ２とを分離する。
【０２７０】
バリア層２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ｂは、バリアメタル２７ｂと同じ機能を有していてもよい。
【０２７１】
なお、実施例７では、ヨーク材２５Ｂ１，２５Ｂ２，２６，３２、バリアメタル２７ｂ，２７ｄ及びバリア層２８ｂ，３０，３１は、導電物質から構成されていても、また、絶縁物質から構成されていてもよい。
【０２７２】
１０． その他
参考例１，２及び実施例１−７並びに製造方法の説明においては、１つのＴＭＲ素子と１つの読み出し選択スイッチによりメモリセルが構成されるセルアレイ構造、はしごタイプセルアレイ構造や、クロスポイント型セルアレイ構造などを例にして、本発明を説明した。
【０２７３】
しかし、本発明は、このようなセルアレイ構造の磁気ランダムアクセスメモリに限定されるものではなく、参考例１，２及び実施例１−７に示すデバイス構造も含めて、全ての磁気ランダムアクセスメモリに適用可能である。
【０２７４】
また、書き込み線の上面又は下面のヨーク材とその側面のヨーク材とは、バリア層により互いに分離されていればよく、ヨーク材は、ＴＭＲ素子側の面を除く、書き込み線の面の全てを覆っていても、又は、一部分のみを覆っていても、どちらでもよい。
【０２７５】
【発明の効果】
以上、説明したように、本発明の例に関わる磁気ランダムアクセスメモリによれば、書き込み線の上面又は下面のヨーク材と、その側面のヨーク材とが、バリア層により互いに分離されるため、ヨーク材の膜厚や磁区の制御を容易に行え、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることことができる。
【図面の簡単な説明】
【図１】本発明の参考例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図２】本発明の参考例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図３】本発明の参考例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図４】本発明の参考例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図５】本発明の実施例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図６】本発明の実施例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図７】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図８】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図９】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１０】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１１】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１２】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１３】本発明の実施例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図１４】本発明の実施例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図１５】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１６】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１７】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１８】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１９】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図２０】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図２１】本発明の実施例３に関わる磁気ランダムアクセスメモリを示す断面図。
【図２２】本発明の実施例３に関わる磁気ランダムアクセスメモリを示す断面図。
【図２３】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２４】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２５】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２６】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２７】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２８】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２９】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図３０】本発明の実施例４に関わる磁気ランダムアクセスメモリを示す断面図。
【図３１】本発明の実施例４に関わる磁気ランダムアクセスメモリを示す断面図。
【図３２】本発明の実施例５に関わる磁気ランダムアクセスメモリを示す断面図。
【図３３】本発明の実施例６に関わる磁気ランダムアクセスメモリを示す断面図。
【図３４】本発明の実施例７に関わる磁気ランダムアクセスメモリを示す断面図。
【図３５】ＴＭＲ素子の構造例を示す図。
【図３６】ＴＭＲ素子の２つの状態を示す図。
【図３７】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図３８】ＴＭＲ曲線を示す図。
【図３９】アステロイド曲線を示す図。
【符号の説明】
１１ ：半導体基板、
１２ ：素子分離絶縁層、
１３ ：ゲート絶縁層、
１４ ：ゲート電極（読み出しワード線）、
１５ ：側壁絶縁層、
１６−Ｓ ：ソース領域、
１６−Ｄ ：ドレイン領域、
１７Ａ，１７Ｂ ：コンタクトプラグ、
１８Ａ，２０Ａ ：中間層、
１８Ｂ ：ソース線（読み出しワード線）、
１９，２１ ：バイアプラグ、
２０Ｂ ：書き込みワード線、
２２ ：下部電極、
２３ ：ＴＭＲ素子、
２４ ：データ選択線（読み出し／書き込みビット線）、
２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２，２６，３２ ：ヨーク材、
２７ａ，２７ｂ，２７ｃ，２７ｄ，２９ ：バリアメタル、
２８Ａ〜２８Ｃ，２９Ａ，３０Ａ，３０Ｂ ：絶縁層、
２８ａ，２８ｂ，３０，３１ ：バリア層。
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果を利用する磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある（非特許文献１参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”−情報を記憶する。ＴＭＲ素子は、図３５に示すように、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図３６に示すように、平行とは、２つの磁性層のスピンの向き（磁化の方向）が同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【０００６】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【０００７】
図３６に示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。この状態が“１”−状態である。また、２つの磁性層のスピンの向きが反平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。この状態が“０”−状態である。
【０００８】
次に、図３７を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線とデータ選択線（読み出し／書き込みビット線）との交点に配置される。そして、書き込みは、書き込みワード線及びデータ選択線に電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
例えば、ＴＭＲ素子の磁化容易軸がＸ方向であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直交するＹ方向にデータ選択線が延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、データ選択線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【００１１】
データ選択線に一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”−状態）となる。一方、データ選択線に他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”−状態）となる。
【００１２】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１３】
図３８のＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Easy-Axis）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比と呼ばれる。
【００１４】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１５】
ＴＭＲ素子には、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界がかかる。図３９の実線に示すように、Hard-Axis方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１６】
この様子をさらに図３９のアステロイド曲線を用いて説明する。
ＴＭＲ素子のアステロイド曲線は、例えば、図３９の実線で示すようになる。即ち、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Easy-Axis方向の磁界Ｈｘの大きさとHard-Axis方向の磁界Ｈｙの大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。
【００２０】
例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００２１】
磁気ランダムアクセスメモリにおいては、上述ように、データ書き込みは、書き込みワード線とデータ選択線（読み出し／書き込みビット線）に，それぞれ、書き込み電流を流し、これにより発生する合成磁界Ｈｘ＋ＨｙをＴＭＲ素子に作用させることにより行う。
【００２２】
従って、データ書き込みを効率よく行うためには、この合成磁界Ｈｘ＋Ｈｙを、効率よく、ＴＭＲ素子に与えることが重要となる。合成磁界Ｈｘ＋Ｈｙが効率よくＴＭＲ素子に印加されれば、書き込み動作の信頼性が向上し、さらに、書き込み電流を減らし、低消費電力化を実現することができる。
【００２３】
しかし、書き込みワード線及びデータ選択線にそれぞれ流れる書き込み電流により発生する合成磁界Ｈｘ＋Ｈｙを、効率よく、ＴＭＲ素子に作用させるために有効なデバイス構造については、十分に検討されていない。即ち、このようなデバイス構造は、実際に、合成磁界Ｈｘ＋Ｈｙが効率よくＴＭＲ素子に加わることはもちろん、簡単に製造できるか否かという製造プロセスの面からも検討される必要がある。
【００２４】
最近では、磁界Ｈｘ，Ｈｙを効率よくＴＭＲ素子に与える技術として、書き込み線の周囲に、磁界の広がりを抑える機能を有するヨーク材（ yoke material ）を配置するデバイス構造が検討されている（特許文献１参照）。
【００２５】
ヨーク材は、高い透磁率を有しており、また、磁束は、高い透磁率を有する材料に集中する性質がある。このため、ヨーク材を磁力線の牽引役として使用すれば、書き込み動作時、書き込み線に流れる書き込み電流により発生する磁界Ｈｘ，Ｈｙを、ＴＭＲ素子に、効率よく、集中させることができる。
【００２６】
【非特許文献１】
ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
【００２７】
【特許文献１】
米国特許第６，１７４，７３７号明細書
【００２８】
【発明が解決しようとする課題】
ヨーク材は、磁界の広がりを抑える機能を有することは、上述した通りであるが、それは、ヨーク材の膜厚や磁区の制御を正確に行うことが前提条件となる。即ち、書き込み線の周囲に配置されるヨーク材の膜厚にばらつきが生じたり、その磁区がきちんと整列していないと、ヨーク材による磁力線を束ねる効果が薄れ、ＴＭＲ素子に、効率よく、磁界Ｈｘ，Ｈｙを与えることができなくなる。
【００２９】
本発明は、このような問題を解決するためになされたもので、その目的は、磁気ランダムアクセスメモリにおいて、ヨーク材の膜厚や磁区の制御を容易に行えるデバイス構造及びその製造方法を提案することにより、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることにある。
【００３０】
【課題を解決するための手段】
本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直上に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の上面を覆う第１ヨーク材と、前記第１書き込み線の側面を覆う第２ヨーク材と、前記第１ヨーク材と前記第１書き込み線との間及び前記第２ヨーク材と前記第１書き込み線との間に配置され、かつ、前記第１ヨーク材と前記第２ヨーク材とを分離する第１バリア層とを備える。
【００３１】
本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直上に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の下面を覆う第１ヨーク材と、前記第２書き込み線の側面を覆う第２ヨーク材と、前記第１ヨーク材と前記第１書き込み線との間及び前記第２ヨーク材と前記第１書き込み線との間に配置され、かつ、前記第１ヨーク材と前記第２ヨーク材とを分離する第１バリア層とを備える。
【００３２】
本発明の例に関わる磁気ランダムアクセスメモリの製造方法は、半導体基板上の絶縁層上に第１ヨーク材を形成する工程と、前記第１ヨーク材上に導電材を形成する工程と、前記導電材及び前記第１ヨーク材をパターニングし、下面が前記第１ヨーク材により覆われる書き込み線を形成する工程と、前記書き込み線を覆う第１バリア層を形成する工程と、前記第１バリア層上に前記書き込み線を覆う第２ヨーク材を形成する工程と、前記第１バリア層及び前記第２ヨーク材をエッチングし、前記第１バリア層及び前記第２ヨーク材を前記書き込み線の側面上に残存させる工程と、前記第１書き込み線の直上に、磁気抵抗効果を利用してデータを記憶するメモリセルを形成する工程とを備える。
【００３３】
本発明の例に関わる磁気ランダムアクセスメモリの製造方法は、半導体基板上の絶縁層上に、磁気抵抗効果を利用してデータを記憶するメモリセルを形成する工程と、前記メモリセルの直上に導電材を形成する工程と、前記導電材上に第１ヨーク材を形成する工程と、前記第１ヨーク材及び前記導電材をパターニングし、上面が前記第１ヨーク材により覆われる書き込み線を形成する工程と、前記書き込み線を覆う第１バリア層を形成する工程と、前記第１バリア層上に前記書き込み線を覆う第２ヨーク材を形成する工程と、前記第１バリア層及び前記第２ヨーク材をエッチングし、前記第１バリア層及び前記第２ヨーク材を前記書き込み線の側面上に残存させる工程とを備える。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【００３５】
１． 参考例１
まず、本発明の例に関わる磁気ランダムアクセスメモリを説明するに当たり、その前提となるデバイス構造について説明する。
【００３６】
なお、このデバイス構造は、本発明の例を分かり易くすることを目的に示すものであり、本発明が、このデバイス構造に限定されるというものではない。
【００３７】
図１及び図２は、それぞれ、本発明の例の前提となるデバイス構造を示している。
【００３８】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ、ダイオードなど）が形成される素子領域となる。
【００３９】
図１のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００４０】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００４１】
図２のデバイス構造では、読み出し選択スイッチは、ダイオードから構成される。半導体基板１１内には、カソード領域（例えば、ｎ型拡散層）１６ａ及びアノード領域（例えば、ｐ型拡散層）１６ｂが形成される。
【００４２】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂ（図１の場合）又は読み出しワード線１８Ｂ（図２の場合）として機能する。
【００４３】
図１のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００４４】
図２のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ダイオード）のアノード領域１６ｂに電気的に接続される。読み出しワード線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのカソード領域１６ａに電気的に接続される。読み出しワード線１８Ｂは、Ｘ方向に延びている。
【００４５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、Ｘ方向に延びている。
【００４６】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００４７】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００４８】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３５に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００４９】
ＴＭＲ素子２３の強磁性層としては、特に制限はないが、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はこれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２，ＲＸＭｎＯ３−ｙ（Ｒ： 希土類、Ｘ： Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。
【００５０】
強磁性層には、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていても、強磁性を失わないかぎり、全く問題ない。
【００５１】
強磁性層の厚さは、あまりに薄いと、超常磁性となってしまう。そこで、強磁性層の厚さは、少なくとも超常磁性とならない程度の厚さが必要である。具体的には、強磁性層の厚さは、０．１ｎｍ以上、好ましくは、０．４ｎｍ以上１００ｎｍ以下に設定される。
【００５２】
ＴＭＲ素子２３の反磁性層としては、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３などを用いることができる。
【００５３】
ＴＭＲ素子２３の絶縁層(トンネルバリア)としては、例えば、Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３などの誘電体を使用することができる。これらは、酸素欠損、窒素欠損、フッ素欠損などが存在していてもかまわない。
【００５４】
絶縁層（トンネルバリア）の厚さは、できるだけ薄い方がよいが、特に、その機能を実現するための決まった制限はない。但し、製造上、絶縁層の厚さは、１０ｎｍ以下に設定される。
【００５５】
２． 参考例２
次に、参考例１のデバイス構造に対して、ＴＭＲ素子に磁界を効率よく集中させるために提案されたデバイス構造について説明する。
【００５６】
図３及び図４は、本発明の例の前提となるデバイス構造を示している。なお、図３は、Ｙ方向の断面であり、図４は、図３のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００５７】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ）が形成される素子領域となる。
【００５８】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００５９】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００６０】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【００６１】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００６２】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００６３】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【００６４】
磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００６５】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【００６６】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００６７】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００６８】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６としては、図３及び図４に示すように、導電性を有する材料から構成することができるし、また、絶縁性を有する材料から構成することもできる。
【００６９】
ヨーク材２６としては、例えば、ＮｉＦｅ、ＣｏＦｅ、アモルファス−ＣｏＺｒＮｂ、ＦｅＡｌＳｉ、ＦｅＮｘなどから構成することができる。
【００７０】
磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００７１】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３５に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００７２】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６が形成される。
【００７３】
しかし、この場合、書き込みワード線２０Ｂの周囲のヨーク材２５Ｂは、その下コーナー部にも形成され、また、データ選択線２４の周囲のヨーク材２６は、その上コーナー部にも形成される。
【００７４】
書き込みワード線２０Ｂ及びデータ選択線２４のコーナー部のヨーク材２５Ｂ，２６は、製造時（例えば、スパッタ時）における膜厚の制御が非常に難しく、これが、ヨーク材２５Ｂ，２６の磁区の配置に乱れを生じさせる原因となる。その結果、ヨーク材２５Ｂ，２６による磁界の収束効果が薄れ、磁界を効率よくＴＭＲ素子に与えることができなくなる。
【００７５】
３． 実施例１
次に、上述の参考例１，２を踏まえ、本発明の例について説明する。本発明の例は、書き込み線の周囲に配置されるヨーク材の磁区制御を容易に行うことができ、ＴＭＲ素子に、磁界を効率よく集中させることができる磁気ランダムアクセスメモリのデバイス構造に関する。
【００７６】
(1) 構造
図５及び図６は、本発明の実施例１に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図５は、Ｙ方向の断面であり、図６は、図５のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００７７】
本例のデバイス構造の特徴は、書き込み線の下面又は上面に配置されるヨーク材と、その書き込み線の側面に配置されるヨーク材とを、バリア層によって互いに分離し、書き込み線のコーナー部に、その下面又は上面から側面に跨るヨーク材が形成されないようにした点にある。
【００７８】
即ち、書き込み線の下面又は上面に配置されるヨーク材の磁区制御と、その書き込み線の側面に配置されるヨーク材の磁区制御とを、別々に行うことにより、書き込み線の周囲のヨーク材の磁区制御を容易化し、ＴＭＲ素子に対する磁界の印加効率を向上させる。
【００７９】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【００８０】
読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００８１】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００８２】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【００８３】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８４】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８５】
中間層２０Ａ及び書き込みワード線２０Ｂの下面は、高い透磁率を有する材料、即ち、ヨーク材２５Ａ１，２５Ｂ１により覆われている。ここで使用されるヨーク材２５Ａ１，２５Ｂ１は、導電性を有するものに限定される。
【００８６】
ヨーク材２５Ａ１，２５Ｂ１の直下には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ａ，２７ｂが形成され、その直上には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ｃ，２７ｄが形成される。即ち、ヨーク材２５Ａ１，２５Ｂ１は、バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄに挟み込まれている。
【００８７】
バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄは、ヨーク材２５Ａ１，２５Ｂ１を構成する原子の拡散を防止する。
【００８８】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面も、高い透磁率を有する材料、即ち、ヨーク材２５Ａ２，２５Ｂ２により覆われている。ここで使用されるヨーク材２５Ａ２，２５Ｂ２は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。
【００８９】
ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を磁力線の牽引役として使用すれば、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００９０】
バリア層２８ａ，２８ｂ（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、中間層２０Ａ及び書き込みワード線２０Ｂの側面上に形成される。バリア層２８ａ，２８ｂは、中間層２０Ａ及び書き込みワード線２０Ｂの下面を覆うヨーク材２５Ａ１，２５Ｂ１と、その側面を覆うヨーク材２５Ａ２，２５Ｂ２とを分離する。
【００９１】
バリア層２８ａ，２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ａ，２８ｂは、バリアメタル２７ａ，２７ｂと同じ機能を有していてもよい。この場合、バリア層２８ａ，２８ｂは、原子の拡散防止機能を十分に発揮するため、少なくとも２０ｎｍ程度の厚さを有しているのが好ましい。
【００９２】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００９３】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００９４】
データ選択線２４の上面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。
【００９５】
データ選択線２４の下面には、原子の拡散を防止するバリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２９が形成され、その上面には、バリア層（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）３０が形成される。
【００９６】
また、データ選択線２４の側面も、高い透磁率を有する材料、即ち、ヨーク材３２により覆われている。ここで使用されるヨーク材３２は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。
【００９７】
ヨーク材２６，３２を磁力線の牽引役として使用すれば、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００９８】
バリア層３１（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、データ選択線２４の側面上に形成される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６と、その側面を覆うヨーク材３２とを分離する。
【００９９】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。バリア層３０，３１は、原子の拡散防止機能を十分に発揮するため、少なくとも２０ｎｍ程度の厚さを有しているのが好ましい。
【０１００】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３５に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１０１】
(2) 製造方法
次に、本発明の実施例１に関わる磁気ランダムアクセスメモリの製造方法について説明する。
【０１０２】
まず、図７に示すように、ＰＥＰ( Photo Engraving Process )法、ＣＶＤ( Chemical Vapour Deposition )法、ＣＭＰ( Chemical Mechanical Polishing )法などの周知の方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０１０３】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０１０４】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ( Reactive Ion Etching )法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。なお、ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０１０５】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０１０６】
スパッタ法により、絶縁層２８Ａ上及びそのコンタクトホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続けて、スパッタ法により、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０１０７】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０１０８】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０１０９】
次に、図８に示すように、スパッタ法により、絶縁層２８Ｃ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ａ，２７ｂを形成する。続けて、スパッタ法を用いて、バリアメタル２７ａ，２７ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ１，２５Ｂ１を、約５０ｎｍの厚さで形成する。また、スパッタ法を用いて、ヨーク材２５Ａ１，２５Ｂ１上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ｃ，２７ｄを形成する。
【０１１０】
さらに、続けて、スパッタ法を用いて、バリアメタル２７ｃ，２７ｄ上に、導電材（例えば、ＡｌＣｕ）を、約２５０ｎｍの厚さで形成する。この後、ＰＥＰ法及びＲＩＥ法を用いて、導電材、ヨーク材２５Ａ１，２５Ｂ１及びバリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄをエッチングすると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される。
【０１１１】
また、スパッタ法を用いて、中間層２０Ａ及び書き込みワード線２０Ｂを覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）２８ａ，２８ｂを形成する。続けて、スパッタ法を用いて、バリア層２８ａ，２８ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ２，２５Ｂ２を、約５０ｎｍの厚さで形成する。
【０１１２】
そして、ＲＩＥ法により、ヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂをエッチングし、これらヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂを、中間層２０Ａ及び書き込みワード線２０Ｂの側壁部のみに残す。
【０１１３】
この後、ＣＶＤ法を用いて、絶縁層２８Ｃ上に、中間層２０Ａ及び書き込みワード線２０Ｂを完全に覆う絶縁層２９Ａを形成する。また、例えば、ＣＭＰ法により、絶縁層２９Ａの表面を平坦化する。
【０１１４】
次に、図９に示すように、ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９Ａ内に、中間層２０Ａに達するバイアホールを形成する。スパッタ法により、絶縁層２９Ａ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５５を、約１０ｎｍの厚さで形成する。続けて、ＣＶＤ法により、絶縁層２９Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０１１５】
ＣＶＤ法を用いて、絶縁層２９Ａ上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ａ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約３０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０１１６】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、複数の層を順次堆積し、さらに、これら複数の層をパターニングすることにより、ＴＭＲ素子２３を形成する。
【０１１７】
ＴＭＲ素子２３は、例えば、Ｔａ（約４０ｎｍ）、ＮｉＦｅ（約１０ｎｍ）、Ａｌ２Ｏ３（約２ｎｍ）、ＣｏＦｅ（約１０ｎｍ）及びＩｒＭｎ（約１０ｎｍ）からなる積層膜、又は、ＮｉＦｅ（約５ｎｍ）、ＩｒＭｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ（約１５ｎｍ）からなる積層膜から構成される。
【０１１８】
また、ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｂを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｂを除去する。その結果、ＴＭＲ素子２３の最上層が露出し、ＴＭＲ素子２３の側面のみが絶縁層３０Ｂにより覆われる。
【０１１９】
なお、ＴＭＲ素子２３の最上層が、ＴａやＷなどから構成される場合には、ＴＭＲ素子２３の最上層を露出させた後、直接、後述するデータ選択線を形成できる。
【０１２０】
次に、図１０に示すように、スパッタ法により、絶縁層３０Ｂ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２９を形成する。続けて、スパッタ法により、バリアメタル２９上に、導電材（例えば、ＡｌＣｕなど）を、約４００ｎｍの厚さで形成する。続けて、スパッタ法により、この導電材上に、バリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３０を形成する。
【０１２１】
さらに、続けて、スパッタ法により、バリア層３０上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）２６を、約５０ｎｍの厚さで形成する。この後、ＰＥＰ法を用いて、レジストパターン３３を形成する。
【０１２２】
そして、ＲＩＥ法を用いて、レジストパターン３３をマスクに、ヨーク材２６、バリア層３０、導電材及びバリアメタル２９をエッチングし、データ選択線（読み出し／書き込みビット線）２４を形成する。
この後、レジストパターン３３は、除去される。
【０１２３】
次に、図１１に示すように、スパッタ法により、絶縁層３０Ｂ上に、データ選択線２４を覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３１を形成する。続けて、スパッタ法により、バリア層３１上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）３２を、約５０ｎｍの厚さで形成する。
【０１２４】
そして、ＲＩＥ法により、ヨーク材３２及びバリア層３１をエッチングすると、図１２に示すように、これらヨーク材３２及びバリア層３１は、データ選択線２４の側壁部のみに残存する。
【０１２５】
以上の工程により、実施例１（図５及び図６）の磁気ランダムアクセスメモリが完成する。
【０１２６】
(3) まとめ
以上、実施例１によれば、書き込みワード線２０Ｂの下面は、ヨーク材２５Ｂ１により覆われ、その側面は、ヨーク材２５Ｂ２により覆われる。また、ヨーク材２５Ｂ１，２５Ｂ２は、バリア層２８ｂによって互いに分離されているため、書き込みワード線２０Ｂの下コーナー部には、その下面から側面に跨るヨーク材が形成されない。
【０１２７】
従って、ヨーク材２５Ｂ１，２５Ｂ２の磁区の制御を容易に行え、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、作用させることができる。
【０１２８】
また、実施例１によれば、データ選択線２４の上面は、ヨーク材２６により覆われ、その側面は、ヨーク材３２により覆われる。また、ヨーク材２６，３２は、バリア層３１によって互いに分離されているため、データ選択線２４の上コーナー部には、その上面から側面に跨るヨーク材が形成されない。
【０１２９】
従って、ヨーク材２６，３２の磁区の制御を容易に行え、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、作用させることができる。
【０１３０】
４． 実施例２
図１３及び図１４は、本発明の実施例２に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図１３は、Ｙ方向の断面であり、図１４は、図１３のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１３１】
本例のデバイス構造の特徴は、書き込みワード線の下面及び側面を覆うヨーク材を、さらに、原子の拡散を防止する機能を有するバリア層により覆った点、及び、データ選択線の上面及び側面を覆うヨーク材を、さらに、原子の拡散を防止する機能を有するバリア層により覆った点にある。
【０１３２】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１３３】
読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１３４】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１３５】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１３６】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３７】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３８】
中間層２０Ａ及び書き込みワード線２０Ｂの下面は、高い透磁率を有する材料、即ち、ヨーク材２５Ａ１，２５Ｂ１により覆われている。
【０１３９】
ヨーク材２５Ａ１，２５Ｂ１の直下には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ａ，２７ｂが形成され、その直上には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ｃ，２７ｄが形成される。即ち、ヨーク材２５Ａ１，２５Ｂ１は、バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄに挟み込まれている。
【０１４０】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面も、高い透磁率を有する材料、即ち、ヨーク材２５Ａ２，２５Ｂ２により覆われている。
【０１４１】
ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を磁力線の牽引役として使用すれば、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１４２】
バリア層２８ａ，２８ｂ（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、中間層２０Ａ及び書き込みワード線２０Ｂの側面上に形成される。バリア層２８ａ，２８ｂは、中間層２０Ａ及び書き込みワード線２０Ｂの下面を覆うヨーク材２５Ａ１，２５Ｂ１と、その側面を覆うヨーク材２５Ａ２，２５Ｂ２とを分離する。
【０１４３】
バリア層２８ａ，２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ａ，２８ｂは、バリアメタル２７ａ，２７ｂと同じ機能を有していてもよい。
【０１４４】
ところで、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を構成する材料の原子が、拡散により、半導体基板１１に達すると、半導体基板１１の表面領域に形成される読み出し選択スイッチ（ＭＯＳトランジスタ）の特性に悪影響を及ぼす場合がある。
【０１４５】
そこで、実施例２では、原子の拡散を防止する機能を有するバリア層（例えば、ＳｉＮなど）３４により、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を覆う。これにより、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を構成する材料の原子の拡散が抑えられる。
【０１４６】
なお、バリア層３４は、絶縁体から構成される。但し、隣接する配線間のショートなどの問題を解消できれば、バリア層３４を導電体から構成してもよい。
【０１４７】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１４８】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１４９】
データ選択線２４の上面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。データ選択線２４の下面には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２９が形成され、その上面には、バリア層（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）３０が形成される。
【０１５０】
また、データ選択線２４の側面も、高い透磁率を有する材料、即ち、ヨーク材３２により覆われている。
【０１５１】
ヨーク材２６，３２を磁力線の牽引役として使用すれば、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１５２】
バリア層３１（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、データ選択線２４の側面上に形成される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６と、その側面を覆うヨーク材３２とを分離する。
【０１５３】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０１５４】
ヨーク材２６，３２に関しても、書き込みワード線２０Ｂを覆うヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２と同様に、それを構成する材料の原子が、拡散により、半導体基板１１に達すると、半導体基板１１の表面領域に形成される読み出し選択スイッチ（ＭＯＳトランジスタ）の特性に悪影響を及ぼす場合がある。
【０１５５】
そこで、原子の拡散を防止する機能を有するバリア層（例えば、ＳｉＮなど）３５により、ヨーク材２６，３２を覆う。これにより、ヨーク材２６，３２を構成する材料の原子の拡散が抑えられる。
【０１５６】
なお、バリア層３５は、絶縁体から構成される。但し、隣接する配線間のショートなどの問題を解消できれば、バリア層３５を導電体から構成してもよい。
【０１５７】
(2) 製造方法
次に、本発明の実施例２に関わる磁気ランダムアクセスメモリの製造方法について説明する。
【０１５８】
まず、図１５に示すように、ＰＥＰ法、ＣＶＤ法、ＣＭＰ法などの方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０１５９】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０１６０】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０１６１】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０１６２】
スパッタ法により、絶縁層２８Ａ上及びそのコンタクトホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続けて、スパッタ法により、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０１６３】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０１６４】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０１６５】
次に、図１６に示すように、スパッタ法により、絶縁層２８Ｃ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ａ，２７ｂを形成する。続けて、スパッタ法を用いて、バリアメタル２７ａ，２７ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ１，２５Ｂ１を、約５０ｎｍの厚さで形成する。また、スパッタ法を用いて、ヨーク材２５Ａ１，２５Ｂ１上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ｃ，２７ｄを形成する。
【０１６６】
さらに、続けて、スパッタ法を用いて、バリアメタル２７ｃ，２７ｄ上に、導電材（例えば、ＡｌＣｕ）を、約２５０ｎｍの厚さで形成する。この後、ＰＥＰ法及びＲＩＥ法を用いて、導電材、ヨーク材２５Ａ１，２５Ｂ１及びバリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄをエッチングすると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される。
【０１６７】
また、スパッタ法を用いて、中間層２０Ａ及び書き込みワード線２０Ｂを覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）２８ａ，２８ｂを形成する。続けて、スパッタ法を用いて、バリア層２８ａ，２８ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ２，２５Ｂ２を、約５０ｎｍの厚さで形成する。
【０１６８】
そして、ＲＩＥ法により、ヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂをエッチングし、これらヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂを、中間層２０Ａ及び書き込みワード線２０Ｂの側壁部のみに残す。
【０１６９】
この後、ＣＶＤ法を用いて、ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を覆うバリア層（例えば、ＳｉＮなど）３４を、約２０ｎｍの厚さで形成する。続けて、ＣＶＤ法を用いて、バリア層３４上に、中間層２０Ａ及び書き込みワード線２０Ｂを完全に覆う絶縁層２９Ａを形成する。また、例えば、ＣＭＰ法により、絶縁層２９Ａの表面を平坦化する。
【０１７０】
次に、図１７に示すように、ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９Ａ内に、中間層２０Ａに達するバイアホールを形成する。スパッタ法により、絶縁層２９Ａ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５５を、約１０ｎｍの厚さで形成する。続けて、ＣＶＤ法により、絶縁層２９Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０１７１】
ＣＶＤ法を用いて、絶縁層２９Ａ上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ａ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０１７２】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、複数の層を順次堆積し、さらに、これら複数の層をパターニングすることにより、ＴＭＲ素子２３を形成する。
【０１７３】
ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｂを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｂを除去する。その結果、ＴＭＲ素子２３の最上層が露出し、ＴＭＲ素子２３の側面のみが絶縁層３０Ｂにより覆われる。
【０１７４】
なお、ＴＭＲ素子２３の最上層が、ＴａやＷなどから構成される場合には、ＴＭＲ素子２３の最上層を露出させた後、直接、後述するデータ選択線を形成できる。
【０１７５】
次に、図１８に示すように、スパッタ法により、絶縁層３０Ｂ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２９を形成する。続けて、スパッタ法により、バリアメタル２９上に、導電材（例えば、ＡｌＣｕなど）を、約４００ｎｍの厚さで形成する。続けて、スパッタ法により、この導電材上に、バリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３０を形成する。
【０１７６】
さらに、続けて、スパッタ法により、バリア層３０上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）２６を、約５０ｎｍの厚さで形成する。この後、ＰＥＰ法を用いて、レジストパターン３３を形成する。
【０１７７】
そして、ＲＩＥ法を用いて、レジストパターン３３をマスクに、ヨーク材２６、バリア層３０、導電材及びバリアメタル２９をエッチングし、データ選択線（読み出し／書き込みビット線）２４を形成する。
この後、レジストパターン３３は、除去される。
【０１７８】
次に、図１９に示すように、スパッタ法により、絶縁層３０Ｂ上に、データ選択線２４を覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３１を形成する。続けて、スパッタ法により、バリア層３１上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）３２を、約５０ｎｍの厚さで形成する。
【０１７９】
そして、ＲＩＥ法により、ヨーク材３２及びバリア層３１をエッチングすると、図２０に示すように、これらヨーク材３２及びバリア層３１は、データ選択線２４の側壁部のみに残存する。
【０１８０】
さらに、図２０に示すように、ＣＶＤ法を用いて、ヨーク材２６，３２を覆うバリア層（例えば、ＳｉＮなど）を、約２０ｎｍの厚さで形成する。
【０１８１】
以上の工程により、実施例２（図１３及び図１４）の磁気ランダムアクセスメモリが完成する。
【０１８２】
(3) まとめ
以上、実施例２によれば、中間層２０Ａ，書き込みワード線２０Ｂの下面及び側面を覆うヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２を、さらに、原子の拡散を防止する機能を有するバリア層３４により覆っている。また、データ選択線２４の上面及び側面を覆うヨーク材２６，３２を、さらに、原子の拡散を防止する機能を有するバリア層３５により覆っている。
【０１８３】
従って、ヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２，２６，３２を構成する材料の原子が、半導体基板１１に拡散することを抑えることができ、ＭＯＳトランジスタの特性の劣化を防止できる。
【０１８４】
５． 実施例３
図２１及び図２２は、本発明の実施例３に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図２１は、Ｙ方向の断面であり、図２２は、図２１のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１８５】
本例のデバイス構造の特徴は、書き込みワード線の直上及びデータ選択線の直上に、それぞれ、配線加工時のマスクとなるハードマスク（例えば、ＳｉＯ２など）を形成した点にある。
【０１８６】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１８７】
読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１８８】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１８９】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１９０】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１９１】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１９２】
中間層２０Ａ及び書き込みワード線２０Ｂの下面は、高い透磁率を有する材料、即ち、ヨーク材２５Ａ１，２５Ｂ１により覆われている。
【０１９３】
ヨーク材２５Ａ１，２５Ｂ１の直下には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ａ，２７ｂが形成され、その直上には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２７ｃ，２７ｄが形成される。即ち、ヨーク材２５Ａ１，２５Ｂ１は、バリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄに挟み込まれている。
【０１９４】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面も、高い透磁率を有する材料、即ち、ヨーク材２５Ａ２，２５Ｂ２により覆われている。
【０１９５】
ヨーク材２５Ａ１，２５Ｂ１，２５Ａ２，２５Ｂ２を磁力線の牽引役として使用すれば、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１９６】
バリア層２８ａ，２８ｂ（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、中間層２０Ａ及び書き込みワード線２０Ｂの側面上に形成される。バリア層２８ａ，２８ｂは、中間層２０Ａ及び書き込みワード線２０Ｂの下面を覆うヨーク材２５Ａ１，２５Ｂ１と、その側面を覆うヨーク材２５Ａ２，２５Ｂ２とを分離する。
【０１９７】
バリア層２８ａ，２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ａ，２８ｂは、バリアメタル２７ａ，２７ｂと同じ機能を有していてもよい。
【０１９８】
中間層２０Ａの直上及び書き込みワード線２０Ｂの直上には、配線加工時（ＲＩＥ時）のマスクとなるハードマスク（例えば、ＳｉＯ２など）３６Ａ，３６Ｂが形成される。
【０１９９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０２００】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０２０１】
データ選択線２４の上面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。データ選択線２４の下面には、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）２９が形成され、その上面には、バリア層（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）３０が形成される。
【０２０２】
また、データ選択線２４の側面も、高い透磁率を有する材料、即ち、ヨーク材３２により覆われている。
【０２０３】
ヨーク材２６，３２を磁力線の牽引役として使用すれば、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２０４】
バリア層３１（例えば、Ｔｉ、ＴｉＮ若しくはこれらの積層、又は、Ｔａ、ＴａＮ若しくはこれらの積層など）は、データ選択線２４の側面上に形成される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６と、その側面を覆うヨーク材３２とを分離する。
【０２０５】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２０６】
データ選択線２４の直上には、配線加工時（ＲＩＥ時）のマスクとなるハードマスク（例えば、ＳｉＯ２など）３７が形成される。
【０２０７】
(2) 製造方法
次に、本発明の実施例３に関わる磁気ランダムアクセスメモリの製造方法について説明する。
【０２０８】
まず、図２３に示すように、ＰＥＰ法、ＣＶＤ法、ＣＭＰ法などの方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０２０９】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０２１０】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０２１１】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０２１２】
スパッタ法により、絶縁層２８Ａ上及びそのコンタクトホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続けて、スパッタ法により、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０２１３】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０２１４】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０２１５】
次に、図２４に示すように、スパッタ法により、絶縁層２８Ｃ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ａ，２７ｂを形成する。続けて、スパッタ法を用いて、バリアメタル２７ａ，２７ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ１，２５Ｂ１を、約５０ｎｍの厚さで形成する。また、スパッタ法を用いて、ヨーク材２５Ａ１，２５Ｂ１上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２７ｃ，２７ｄを形成する。
【０２１６】
さらに、続けて、スパッタ法を用いて、バリアメタル２７ｃ，２７ｄ上に、導電材（例えば、ＡｌＣｕ）を、約２５０ｎｍの厚さで形成する。また、スパッタ法を用いて、この導電材上にハードマスクとなる絶縁層（例えば、ＳｉＯ２）３６Ａ，３６Ｂを、約１００ｎｍの厚さで形成する。
【０２１７】
この後、ＰＥＰ法により、レジストパターンを形成する。そして、このレジストパターンをマスクにして、ＲＩＥ法により、ハードマスクとしての絶縁層３６Ａ，３６Ｂをパターニングする。この後、レジストパターンを除去する。
【０２１８】
そして、今度は、絶縁層３６Ａ，３６Ｂをマスクにして、ＲＩＥ法により、導電材、ヨーク材２５Ａ１，２５Ｂ１及びバリアメタル２７ａ，２７ｂ，２７ｃ，２７ｄを、順次、エッチングすると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される。
【０２１９】
また、スパッタ法を用いて、中間層２０Ａ及び書き込みワード線２０Ｂを覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）２８ａ，２８ｂを形成する。続けて、スパッタ法を用いて、バリア層２８ａ，２８ｂ上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ２，２５Ｂ２を、約５０ｎｍの厚さで形成する。
【０２２０】
そして、ＲＩＥ法により、ヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂをエッチングし、これらヨーク材２５Ａ２，２５Ｂ２及びバリア層２８ａ，２８ｂを、中間層２０Ａ及び書き込みワード線２０Ｂの側壁部のみに残す。
【０２２１】
この後、ＣＶＤ法を用いて、バリア層３４上に、中間層２０Ａ及び書き込みワード線２０Ｂを完全に覆う絶縁層２９Ａを形成する。また、例えば、ＣＭＰ法により、絶縁層２９Ａの表面を平坦化する。
【０２２２】
次に、図２５に示すように、ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９Ａ内に、中間層２０Ａに達するバイアホールを形成する。スパッタ法により、絶縁層２９Ａ上及びバイアホールの内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）５５を、約１０ｎｍの厚さで形成する。続けて、ＣＶＤ法により、絶縁層２９Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０２２３】
ＣＶＤ法を用いて、絶縁層２９Ａ上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ａ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０２２４】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、複数の層を順次堆積し、さらに、これら複数の層をパターニングすることにより、ＴＭＲ素子２３を形成する。
【０２２５】
ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｂを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｂを除去する。その結果、ＴＭＲ素子２３の最上層が露出し、ＴＭＲ素子２３の側面のみが絶縁層３０Ｂにより覆われる。
【０２２６】
なお、ＴＭＲ素子２３の最上層が、ＴａやＷなどから構成される場合には、ＴＭＲ素子２３の最上層を露出させた後、直接、後述するデータ選択線を形成できる。
【０２２７】
次に、図２６に示すように、スパッタ法により、絶縁層３０Ｂ上に、バリアメタル（例えば、Ｔｉ(10nm)とＴｉＮ(10nm)の積層）２９を形成する。続けて、スパッタ法により、バリアメタル２９上に、導電材（例えば、ＡｌＣｕなど）を、約４００ｎｍの厚さで形成する。続けて、スパッタ法により、この導電材上に、バリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３０を形成する。
【０２２８】
さらに、続けて、スパッタ法により、バリア層３０上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）２６を、約５０ｎｍの厚さで形成する。また、スパッタ法により、ヨーク材２６上に、配線加工時のハードマスクとして機能する絶縁層（例えば、ＳｉＯ２）３７を形成する。この後、ＰＥＰ法を用いて、レジストパターン３３を形成する。
【０２２９】
そして、レジストパターン３３をマスクにして、ＲＩＥ法により、ハードマスクとしての絶縁層３７をパターニングする。この後、レジストパターン３３は、除去される。
【０２３０】
次に、図２７に示すように、今度は、絶縁層３７をマスクにして、ＲＩＥ法により、ヨーク材２６、バリア層３０、導電材及びバリアメタル２９を、順次、エッチングし、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０２３１】
次に、図２８に示すように、スパッタ法により、絶縁層３０Ｂ上に、データ選択線２４を覆うバリア層（例えば、Ｔａ(10nm)とＴａＮ(10nm)の積層）３１を形成する。続けて、スパッタ法により、バリア層３１上に、高い透磁率を有するヨーク材（例えば、ＮｉＦｅなど）３２を、約５０ｎｍの厚さで形成する。
【０２３２】
そして、ＲＩＥ法により、ヨーク材３２及びバリア層３１をエッチングすると、図２９に示すように、これらヨーク材３２及びバリア層３１は、データ選択線２４の側壁部のみに残存する。
【０２３３】
以上の工程により、実施例３（図２１及び図２２）の磁気ランダムアクセスメモリが完成する。
【０２３４】
(3) まとめ
以上、実施例３によれば、中間層２０Ａ及び書き込みワード線２０Ｂの加工に関して、フォトレジストではなく、ハードマスク（例えば、ＳｉＯ２）をＲＩＥのマスクとして使用している。従って、ＲＩＥ時に、マスク材と、導電材、ヨーク材及びバリアメタルとの間のエッチング選択比を十分に確保できる。
【０２３５】
同様に、データ選択線２４の加工に関しても、フォトレジストではなく、ハードマスク（例えば、ＳｉＯ２）をＲＩＥのマスクとして使用している。従って、ＲＩＥ時に、マスク材と、ヨーク材、バリア層、導電材及びバリアメタルとの間のエッチング選択比を十分に確保できる。
【０２３６】
６． 実施例４
図３０及び図３１は、本発明の実施例４に関わる磁気ランダムアクセスメモリのデバイス構造を示している。なお、図３０は、Ｙ方向の断面であり、図３１は、図３０のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０２３７】
本例のデバイス構造の特徴は、実施例１のデバイスにおいて、ヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２を導電物質から構成し、ヨーク材２６，３２及びバリア層２８ａ，２８ｂ，３０，３１を絶縁物質から構成した点にある。
【０２３８】
即ち、ヨーク材２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２，２６，３２及びバリア層２８ａ，２８ｂ，３０，３１については、導電物質から構成することもできるし、また、絶縁物質から構成することもできる。
【０２３９】
７． 実施例５
図３２は、本発明の実施例５に関わる磁気ランダムアクセスメモリのデバイス構造を示している。
【０２４０】
本例のデバイス構造の特徴は、上述の実施例１における書き込み線の構造を、いわゆるはしごタイプセルアレイ構造を有する磁気ランダムアクセスメモリに適用した点にある。
【０２４１】
はしごタイプセルアレイ構造では、半導体基板１１上において、複数（本例では、４つ）のＴＭＲ素子２３が横方向（半導体基板の表面に平行な方向）に配置される。これらＴＭＲ素子２３は、データ選択線（読み出し／書き込みビット線）２４と下部電極との間に並列に接続される。
【０２４２】
ＴＭＲ素子２３の一端は、データ選択線２４に直接接続され、その他端は、下部電極を経由して、読み出し選択スイッチＲＳＷに共通に接続される。複数のＴＭＲ素子２３は、１つのデータ選択線２４を共有する。
【０２４３】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。データ選択線２４の上面は、高い透磁率を有するヨーク材２６により覆われ、その側面は、高い透磁率を有するヨーク材３２により覆われている。
【０２４４】
データ選択線２４とヨーク材２６との間には、バリア層３０が配置され、データ選択線２４とヨーク材３２との間には、バリア層３１が配置される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６とデータ選択線２４の側面を覆うヨーク材３２とを分離する。
【０２４５】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２４６】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの下面は、高い透磁率を有するヨーク材２５Ｂ１により覆われ、その側面は、高い透磁率を有するヨーク材２５Ｂ２により覆われている。
【０２４７】
書き込みワード線２０Ｂとヨーク材２５Ｂ２との間には、バリア層２８ｂが配置される。バリア層２８ｂは、書き込みワード線２０Ｂの下面を覆うヨーク材２５Ｂ１と書き込みワード線２０Ｂの側面を覆うヨーク材２５Ｂ２とを分離する。
【０２４８】
バリア層２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ｂは、バリアメタル２７ｂと同じ機能を有していてもよい。
【０２４９】
なお、実施例５では、ヨーク材２５Ｂ１，２５Ｂ２，２６，３２、バリアメタル２７ｂ，２７ｄ及びバリア層２８ｂ，３０，３１は、導電物質から構成されていても、また、絶縁物質から構成されていてもよい。
【０２５０】
８． 実施例６
図３３は、本発明の実施例６に関わる磁気ランダムアクセスメモリのデバイス構造を示している。
【０２５１】
本例のデバイス構造の特徴は、上述の実施例１における書き込み線の構造を、他の種類のセルアレイ構造を有する磁気ランダムアクセスメモリに適用した点にある。
【０２５２】
このセルアレイ構造では、半導体基板１１上において、複数（本例では、４つ）のＴＭＲ素子２３がＹ方向（半導体基板の表面に平行な方向）に配置される。これらＴＭＲ素子２３は、Ｘ方向に延びる書き込みワード線２０Ｂと上部電極との間に接続される。
【０２５３】
ＴＭＲ素子２３の一端は、書き込みワード線２０Ｂに直接接続され、その他端は、上部電極を経由して、読み出し選択スイッチＲＳＷに共通に接続される。複数のＴＭＲ素子２３は、１つのデータ選択線２４を共有する。
【０２５４】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。データ選択線２４の上面は、高い透磁率を有するヨーク材２６により覆われ、その側面は、高い透磁率を有するヨーク材３２により覆われている。
【０２５５】
データ選択線２４とヨーク材２６との間には、バリア層３０が配置され、データ選択線２４とヨーク材３２との間には、バリア層３１が配置される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６とデータ選択線２４の側面を覆うヨーク材３２とを分離する。
【０２５６】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２５７】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置される。書き込みワード線２０Ｂの下面は、高い透磁率を有するヨーク材２５Ｂ１により覆われ、その側面は、高い透磁率を有するヨーク材２５Ｂ２により覆われている。
【０２５８】
書き込みワード線２０Ｂとヨーク材２５Ｂ２との間には、バリア層２８ｂが配置される。バリア層２８ｂは、書き込みワード線２０Ｂの下面を覆うヨーク材２５Ｂ１と書き込みワード線２０Ｂの側面を覆うヨーク材２５Ｂ２とを分離する。
【０２５９】
バリア層２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ｂは、バリアメタル２７ｂと同じ機能を有していてもよい。
【０２６０】
なお、実施例６では、ヨーク材２５Ｂ１，２５Ｂ２，２６，３２、バリアメタル２７ｂ，２７ｄ，２９及びバリア層２８ｂ，３０，３１は、導電物質から構成されていても、また、絶縁物質から構成されていてもよい。
【０２６１】
９． 実施例７
図３４は、本発明の実施例７に関わる磁気ランダムアクセスメモリのデバイス構造を示している。
【０２６２】
本例のデバイス構造の特徴は、上述の実施例１における書き込み線の構造を、いわゆるクロスポイントタイプセルアレイ構造を有する磁気ランダムアクセスメモリに適用した点にある。
【０２６３】
クロスポイントタイプセルアレイ構造では、半導体基板１１上において、複数（本例では、４つ）のＴＭＲ素子２３がＹ横方向（半導体基板の表面に平行な方向）に配置される。これらＴＭＲ素子２３は、Ｙ方向に延びるデータ選択線（読み出し／書き込みビット線）２４とＹ方向に交差するＸ方向に延びる書き込みワード線２０Ｂとの間に接続される。
【０２６４】
ＴＭＲ素子２３の一端は、データ選択線２４に直接接続され、その他端は、書き込みワード線２０Ｂに直接接続される。
【０２６５】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置される。データ選択線２４の上面は、高い透磁率を有するヨーク材２６により覆われ、その側面は、高い透磁率を有するヨーク材３２により覆われている。
【０２６６】
データ選択線２４とヨーク材２６との間には、バリア層３０が配置され、データ選択線２４とヨーク材３２との間には、バリア層３１が配置される。バリア層３１は、データ選択線２４の上面を覆うヨーク材２６とデータ選択線２４の側面を覆うヨーク材３２とを分離する。
【０２６７】
バリア層３０，３１は、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層３０，３１は、バリアメタル２９と同じ機能を有していてもよい。
【０２６８】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置される。書き込みワード線２０Ｂの下面は、高い透磁率を有するヨーク材２５Ｂ１により覆われ、その側面は、高い透磁率を有するヨーク材２５Ｂ２により覆われている。
【０２６９】
書き込みワード線２０Ｂとヨーク材２５Ｂ２との間には、バリア層２８ｂが配置される。バリア層２８ｂは、書き込みワード線２０Ｂの下面を覆うヨーク材２５Ｂ１と書き込みワード線２０Ｂの側面を覆うヨーク材２５Ｂ２とを分離する。
【０２７０】
バリア層２８ｂは、導電性を有するものであっても、又は、絶縁性を有するものであっても、どちらでもよい。また、バリア層２８ｂは、バリアメタル２７ｂと同じ機能を有していてもよい。
【０２７１】
なお、実施例７では、ヨーク材２５Ｂ１，２５Ｂ２，２６，３２、バリアメタル２７ｂ，２７ｄ及びバリア層２８ｂ，３０，３１は、導電物質から構成されていても、また、絶縁物質から構成されていてもよい。
【０２７２】
１０． その他
参考例１，２及び実施例１−７並びに製造方法の説明においては、１つのＴＭＲ素子と１つの読み出し選択スイッチによりメモリセルが構成されるセルアレイ構造、はしごタイプセルアレイ構造や、クロスポイント型セルアレイ構造などを例にして、本発明を説明した。
【０２７３】
しかし、本発明は、このようなセルアレイ構造の磁気ランダムアクセスメモリに限定されるものではなく、参考例１，２及び実施例１−７に示すデバイス構造も含めて、全ての磁気ランダムアクセスメモリに適用可能である。
【０２７４】
また、書き込み線の上面又は下面のヨーク材とその側面のヨーク材とは、バリア層により互いに分離されていればよく、ヨーク材は、ＴＭＲ素子側の面を除く、書き込み線の面の全てを覆っていても、又は、一部分のみを覆っていても、どちらでもよい。
【０２７５】
【発明の効果】
以上、説明したように、本発明の例に関わる磁気ランダムアクセスメモリによれば、書き込み線の上面又は下面のヨーク材と、その側面のヨーク材とが、バリア層により互いに分離されるため、ヨーク材の膜厚や磁区の制御を容易に行え、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることことができる。
【図面の簡単な説明】
【図１】本発明の参考例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図２】本発明の参考例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図３】本発明の参考例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図４】本発明の参考例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図５】本発明の実施例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図６】本発明の実施例１に関わる磁気ランダムアクセスメモリを示す断面図。
【図７】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図８】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図９】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１０】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１１】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１２】実施例１に関わるメモリの製造方法の一工程を示す断面図。
【図１３】本発明の実施例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図１４】本発明の実施例２に関わる磁気ランダムアクセスメモリを示す断面図。
【図１５】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１６】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１７】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１８】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図１９】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図２０】実施例２に関わるメモリの製造方法の一工程を示す断面図。
【図２１】本発明の実施例３に関わる磁気ランダムアクセスメモリを示す断面図。
【図２２】本発明の実施例３に関わる磁気ランダムアクセスメモリを示す断面図。
【図２３】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２４】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２５】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２６】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２７】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２８】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図２９】実施例３に関わるメモリの製造方法の一工程を示す断面図。
【図３０】本発明の実施例４に関わる磁気ランダムアクセスメモリを示す断面図。
【図３１】本発明の実施例４に関わる磁気ランダムアクセスメモリを示す断面図。
【図３２】本発明の実施例５に関わる磁気ランダムアクセスメモリを示す断面図。
【図３３】本発明の実施例６に関わる磁気ランダムアクセスメモリを示す断面図。
【図３４】本発明の実施例７に関わる磁気ランダムアクセスメモリを示す断面図。
【図３５】ＴＭＲ素子の構造例を示す図。
【図３６】ＴＭＲ素子の２つの状態を示す図。
【図３７】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図３８】ＴＭＲ曲線を示す図。
【図３９】アステロイド曲線を示す図。
【符号の説明】
１１ ：半導体基板、
１２ ：素子分離絶縁層、
１３ ：ゲート絶縁層、
１４ ：ゲート電極（読み出しワード線）、
１５ ：側壁絶縁層、
１６−Ｓ ：ソース領域、
１６−Ｄ ：ドレイン領域、
１７Ａ，１７Ｂ ：コンタクトプラグ、
１８Ａ，２０Ａ ：中間層、
１８Ｂ ：ソース線（読み出しワード線）、
１９，２１ ：バイアプラグ、
２０Ｂ ：書き込みワード線、
２２ ：下部電極、
２３ ：ＴＭＲ素子、
２４ ：データ選択線（読み出し／書き込みビット線）、
２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２，２６，３２ ：ヨーク材、
２７ａ，２７ｂ，２７ｃ，２７ｄ，２９ ：バリアメタル、
２８Ａ〜２８Ｃ，２９Ａ，３０Ａ，３０Ｂ ：絶縁層、
２８ａ，２８ｂ，３０，３１ ：バリア層。
Claims (38)
- 磁気抵抗効果を利用するメモリセルと、前記メモリセルの直上に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の上面を覆う第１ヨーク材と、前記第１書き込み線の側面を覆う第２ヨーク材と、前記第１ヨーク材と前記第１書き込み線との間及び前記第２ヨーク材と前記第１書き込み線との間に配置され、かつ、前記第１ヨーク材と前記第２ヨーク材とを分離する第１バリア層とを具備することを特徴とする磁気ランダムアクセスメモリ。
- 磁気抵抗効果を利用するメモリセルと、前記メモリセルの直上に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の下面を覆う第１ヨーク材と、前記第２書き込み線の側面を覆う第２ヨーク材と、前記第１ヨーク材と前記第２書き込み線との間及び前記第２ヨーク材と前記第２書き込み線との間に配置され、かつ、前記第１ヨーク材と前記第２ヨーク材とを分離する第１バリア層とを具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記第１バリア層は、前記第１書き込み線の側面上に配置されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
- 前記第１バリア層は、前記第２書き込み線の側面上に配置されることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
- 前記第１バリア層は、導電物質から構成されることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記第１バリア層は、絶縁物質から構成されることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記第１バリア層は、前記第１及び第２ヨーク材を構成する原子の拡散を防止する機能を有することを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記第１バリア層は、前記第１書き込み線の上面と前記第１ヨーク材との間に配置される第１部分と、前記第１書き込み線の側面と前記第２ヨーク材との間に配置される第２部分とから構成されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
- 前記第１バリア層は、前記第２書き込み線の下面と前記第１ヨーク材との間に配置される第１部分と、前記第２書き込み線の側面と前記第２ヨーク材との間に配置される第２部分とから構成されることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
- 前記第１部分は、導電物質から構成されることを特徴とする請求項８又は９に記載の磁気ランダムアクセスメモリ。
- 前記第１部分は、絶縁物質から構成されることを特徴とする請求項８又は９に記載の磁気ランダムアクセスメモリ。
- 前記第１部分は、前記第１ヨーク材を構成する原子と前記第１書き込み線を構成する原子の相互拡散を防止する機能を有することを特徴とする請求項８に記載の磁気ランダムアクセスメモリ。
- 前記第１部分は、前記第１ヨーク材を構成する原子と前記第２書き込み線を構成する原子の相互拡散を防止する機能を有することを特徴とする請求項９に記載の磁気ランダムアクセスメモリ。
- 請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、前記第１ヨーク材、前記第２ヨーク材及び前記第１書き込み線を覆う第２バリア層を具備することを特徴とする磁気ランダムアクセスメモリ。
- 請求項２に記載の磁気ランダムアクセスメモリにおいて、さらに、前記第１ヨーク材、前記第２ヨーク材及び前記第２書き込み線を覆う第２バリア層を具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記第２バリア層は、絶縁物質から構成されることを特徴とする請求項１４又は１５に記載の磁気ランダムアクセスメモリ。
- 前記第２バリア層は、導電物質から構成されることを特徴とする請求項１４又は１５に記載の磁気ランダムアクセスメモリ。
- 前記第２バリア層は、前記第１及び第２ヨーク材を構成する原子の拡散を防止する機能を有することを特徴とする請求項１４又は１５に記載の磁気ランダムアクセスメモリ。
- 請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、前記第１ヨーク材上に配置され、前記第１書き込み線のパターニングのためのマスクとして使用されるマスク層を具備することを特徴とする磁気ランダムアクセスメモリ。
- 請求項２に記載の磁気ランダムアクセスメモリにおいて、さらに、前記第２書き込み線上に配置され、前記第２書き込み線のパターニングのためのマスクとして使用されるマスク層を具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記第１書き込み線は、前記メモリセルに接触し、前記第２書き込み線は、前記メモリセルから離れていることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記第２書き込み線は、前記メモリセルに接触し、前記第１書き込み線は、前記メモリセルから離れていることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記第１及び第２書き込み線は、共に、前記メモリセルに接触していることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記メモリセルは、ＴＭＲ素子又はＧＭＲ素子であることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記第１バリア層は、少なくとも２０ｎｍの厚さを有していることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリ。
- 前記第２バリア層は、少なくとも２０ｎｍの厚さを有していることを特徴とする請求項８、９、１４又は１５に記載の磁気ランダムアクセスメモリ。
- 半導体基板上の絶縁層上に第１ヨーク材を形成する工程と、前記第１ヨーク材上に第１バリア層を形成する工程と、前記第１バリア層上に導電材を形成する工程と、前記導電材、前記第１バリア層及び前記第１ヨーク材をパターニングし、下面が前記第１バリア層及び前記第１ヨーク材により覆われる書き込み線を形成する工程と、前記書き込み線を覆う第２バリア層を形成する工程と、前記第２バリア層上に前記書き込み線を覆う第２ヨーク材を形成する工程と、前記第２バリア層及び前記第２ヨーク材をエッチングし、前記第２バリア層及び前記第２ヨーク材を前記書き込み線の側面上に残存させる工程と、前記書き込み線の直上に、磁気抵抗効果を利用するメモリセルを形成する工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
- 請求項２７に記載の磁気ランダムアクセスメモリの製造方法において、さらに、前記第１ヨーク材、前記第２ヨーク材及び前記書き込み線を覆う第３バリア層を形成する工程を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
- 前記パターニングは、フォトレジストをマスクとしたＲＩＥにより実行されることを特徴とする請求項２７に記載の磁気ランダムアクセスメモリの製造方法。
- 前記パターニングは、シリコン絶縁層をマスクとしたＲＩＥにより実行されることを特徴とする請求項２７に記載の磁気ランダムアクセスメモリの製造方法。
- 前記メモリセルは、前記書き込み線から離れた位置に形成されることを特徴とする請求項２７に記載の磁気ランダムアクセスメモリの製造方法。
- 前記メモリセルは、前記書き込み線に接触する位置に形成されることを特徴とする請求項２７に記載の磁気ランダムアクセスメモリの製造方法。
- 半導体基板上の絶縁層上に、磁気抵抗効果を利用するメモリセルを形成する工程と、前記メモリセルの直上に導電材を形成する工程と、前記導電材上に第１バリア層を形成する工程と、前記第１バリア層上に第１ヨーク材を形成する工程と、前記第１ヨーク材、前記第１バリア層及び前記導電材をパターニングし、上面が前記第１バリア層及び前記第１ヨーク材により覆われる書き込み線を形成する工程と、前記書き込み線を覆う第２バリア層を形成する工程と、前記第２バリア層上に前記書き込み線を覆う第２ヨーク材を形成する工程と、前記第２バリア層及び前記第２ヨーク材をエッチングし、前記第２バリア層及び前記第２ヨーク材を前記書き込み線の側面上に残存させる工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
- 請求項３３に記載の磁気ランダムアクセスメモリの製造方法において、さらに、前記第１ヨーク材、前記第２ヨーク材及び前記書き込み線を覆う第３バリア層を形成する工程を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
- 前記パターニングは、フォトレジストをマスクとしたＲＩＥにより実行されることを特徴とする請求項３３に記載の磁気ランダムアクセスメモリの製造方法。
- 前記パターニングは、シリコン絶縁層をマスクとしたＲＩＥにより実行されることを特徴とする請求項３３に記載の磁気ランダムアクセスメモリの製造方法。
- 前記メモリセルは、前記書き込み線から離れた位置に形成されることを特徴とする請求項３３に記載の磁気ランダムアクセスメモリの製造方法。
- 前記メモリセルは、前記書き込み線に接触する位置に形成されることを特徴とする請求項３３に記載の磁気ランダムアクセスメモリの製造方法。
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