JP4000000B2 - 磁気ランダムアクセスメモリ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果により“１”，“０”−情報を記憶するＴＭＲ素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある（例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”−情報を記憶する。ＴＭＲ素子は、図９６に示すように、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図９７に示すように、平行とは、２つの磁性層のスピンの向き（磁化の方向）が同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【０００６】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【０００７】
図９７に示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。この状態が“１”−状態である。また、２つの磁性層のスピンの向きが反平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。この状態が“０”−状態である。
【０００８】
次に、図９８を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線とデータ選択線（読み出し／書き込みビット線）との交点に配置される。そして、書き込みは、書き込みワード線及びデータ選択線に電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
例えば、ＴＭＲ素子の磁化容易軸がＸ方向であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直交するＹ方向にデータ選択線が延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、データ選択線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【００１１】
データ選択線に一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”−状態）となる。一方、データ選択線に他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”−状態）となる。
【００１２】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１３】
図９９のＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Easy-Axis）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比と呼ばれる。
【００１４】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１５】
ＴＭＲ素子には、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界がかかる。図１００の実線に示すように、Hard-Axis方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１６】
この様子をさらに図１００のアステロイド曲線を用いて説明する。
ＴＭＲ素子のアステロイド曲線は、例えば、図１００の実線で示すようになる。即ち、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Easy-Axis方向の磁界Ｈｘの大きさとHard-Axis方向の磁界Ｈｙの大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。
【００２０】
例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００２１】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリにおいては、上述ように、データ書き込みは、書き込みワード線とデータ選択線（読み出し／書き込みビット線）に，それぞれ、書き込み電流を流し、これにより発生する合成磁界をＴＭＲ素子に作用させることにより行う。
【００２２】
従って、データ書き込みを効率よく行うためには、この合成磁界を、効率よく、ＴＭＲ素子に与えることが重要となる。合成磁界が効率よくＴＭＲ素子に印加されれば、書き込み動作の信頼性が向上し、さらに、書き込み電流を減らし、低消費電力化を実現することができる。
【００２３】
しかし、書き込みワード線及びデータ選択線にそれぞれ流れる書き込み電流により発生する合成磁界を、効率よく、ＴＭＲ素子に作用させるために有効なデバイス構造については、十分に検討されていない。即ち、このようなデバイス構造は、実際に、合成磁界が効率よくＴＭＲ素子に加わることはもちろん、簡単に製造できるか否かという製造プロセスの面からも検討される必要がある。
【００２４】
本発明は、このような問題を解決するためになされたもので、その目的は、磁気ランダムアクセスメモリにおいて、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることができるデバイス構造及びその製造方法を提案することにある。
【００２５】
【課題を解決するための手段】
(1) ▲１▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の側面を覆い、前記第１書き込み線の上面よりも下部に窪んでいる第１ヨーク材とを備える。
【００２６】
前記第１ヨーク材は、前記第１書き込み線の側面のみを覆っている。前記第１ヨーク材は、前記第１書き込み線の下面を覆っている。
【００２７】
本発明の磁気ランダムアクセスメモリは、前記第２書き込み線の表面の一部を覆う第２ヨーク材をさらに備える。前記第２ヨーク材は、前記第２書き込み線の上面及び側面を覆っている。前記第２ヨーク材は、前記第２書き込み線の上面のみを覆っている。前記第２ヨーク材は、前記第２書き込み線の側面のみを覆っている。
【００２８】
前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能する。
【００２９】
▲２▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の側面を覆い、前記第２書き込み線の下面よりも上部に窪んでいる第１ヨーク材とを備える。
【００３０】
前記第１ヨーク材は、前記第２書き込み線の側面のみを覆っている。前記第１ヨーク材は、前記第２書き込み線の上面を覆っている。
【００３１】
本発明の磁気ランダムアクセスメモリは、前記第１書き込み線の表面の一部を覆う第２ヨーク材をさらに備える。前記第２ヨーク材は、前記第１書き込み線の下面及び側面を覆っている。前記第２ヨーク材は、前記第１書き込み線の下面のみを覆っている。前記第２ヨーク材は、前記第１書き込み線の側面のみを覆っている。
【００３２】
前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能する。
【００３３】
▲３▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部に積み重ねられ、磁気抵抗効果を利用してデータを記憶する第１及び第２メモリセルと、前記第１及び第２メモリセルの間に配置され、第１方向に延びる第１書き込み線と、前記第１書き込み線の側面のみを覆い、前記第１書き込み線の上面よりも下部に窪み、前記第１書き込み線の下面よりも上部に窪んでいる第１ヨーク材とを備える。
【００３４】
前記第２メモリセルは、前記第１メモリセルよりも上に配置される。本発明の磁気ランダムアクセスメモリは、前記第１メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２メモリセルの直上に配置され、前記第２方向に延びる第３書き込み線とをさらに備える。
【００３５】
本発明の磁気ランダムアクセスメモリは、前記第２書き込み線の側面のみを覆い、前記第２書き込み線の上面よりも下部に窪んでいる第２ヨーク材と、前記第３書き込み線の側面のみを覆い、前記第３書き込み線の下面よりも上部に窪んでいる第３ヨーク材とをさらに備える。
【００３６】
前記第１書き込み線は、前記第１及び第２メモリセルから離れている。前記第１書き込み線は、前記第１及び第２メモリセルに接触している。
【００３７】
▲４▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部において前記半導体基板の表面に平行な方向に並んで配置され、磁気抵抗効果を利用してデータを記憶する複数のメモリセルと、前記複数のメモリセルに共有され、第１方向に延びる第１書き込み線と、前記複数のメモリセルに個別に設けられ、前記第１方向に交差する第２方向に延びる複数の第２書き込み線と、前記第１書き込み線の側面のみを覆い、前記第１書き込み線の前記複数のメモリセル側の面よりも前記複数のメモリセル側に対し反対側に窪んでいる第１ヨーク材と、前記複数の第２書き込み線の側面のみを覆い、前記第２書き込み線の前記複数のメモリセル側の面よりも前記複数のメモリセル側に対し反対側に窪んでいる第２ヨーク材とを備える。
【００３８】
前記第１書き込み線は、前記複数のメモリセルの直上に配置され、前記複数のメモリセルの一端に接触している。前記複数のメモリセルの他端は、共通接続されている。前記複数の第２書き込み線は、前記複数のメモリセルの直下に配置され、前記複数のメモリセルから離れている。
【００３９】
前記第１書き込み線は、前記複数のメモリセルの直上に配置され、前記複数のメモリセルから離れている。前記複数の第２書き込み線は、前記複数のメモリセルの直下に配置され、前記複数のメモリセルの一端に接触している。前記複数のメモリセルの他端は、共通接続されている。
【００４０】
(2) ▲１▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記配線溝の底部及び側壁部にヨーク材を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記ヨーク材の一部をエッチングして前記ヨーク材を前記書き込み線の上面よりも下部に窪ませる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程とを備える。
【００４１】
前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＣＭＰ法により、前記配線溝の底部及び側壁部に残存させられる。
【００４２】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００４３】
▲２▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記配線溝の側壁部のみにヨーク材を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記ヨーク材の一部をエッチングして前記ヨーク材を前記書き込み線の上面よりも下部に窪ませる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程とを備える。
【００４４】
前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＲＩＥ法により、前記配線溝の側壁部のみに残存させられる。
【００４５】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００４６】
▲３▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部にＴＭＲ素子を形成する工程と、前記ＴＭＲ素子上に第１絶縁層を形成する工程と、前記ＴＭＲ素子上の前記第１絶縁層に配線溝を形成する工程と、前記配線溝の側壁部のみに第２絶縁層を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記第２絶縁層の一部をエッチングして前記第２絶縁層を前記書き込み線の下面近傍のみに残存させる工程と、前記第２絶縁層が取り除かれた前記配線溝の側壁部にヨーク材を形成する工程とを備える。
【００４７】
前記ヨーク材は、前記配線溝の側壁部に形成されると同時に、前記書き込み線の上面にも形成される。
【００４８】
前記ヨーク材は、ＣＶＤ法により、前記配線溝の側壁部、前記第１絶縁層上及び前記書き込み線上に形成された後、ＣＭＰ法により、前記配線溝の側壁部に残存させられる。
【００４９】
前記ヨーク材は、ＣＶＤ法により、前記配線溝の側壁部、前記第１絶縁層上及び前記書き込み線上に形成された後、ＲＩＥ法により、前記配線溝の側壁部に残存させられる。
【００５０】
前記ヨーク材は、ＣＶＤ法により、前記配線溝の側壁部、前記第１絶縁層上及び前記書き込み線上に形成された後、ＲＩＥ法により、前記配線溝の側壁部及び前記書き込み線上に残存させられる。
【００５１】
前記第２絶縁層のエッチング量は、前記ヨーク材の下面が前記書き込み線の上面と下面との間に配置されることを条件に決定される。
【００５２】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００５３】
▲４▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部にＴＭＲ素子を形成する工程と、前記ＴＭＲ素子上に絶縁層を形成する工程と、前記ＴＭＲ素子上の前記絶縁層に配線溝を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記絶縁層の一部をエッチングして前記絶縁層を前記書き込み線の下面近傍のみに残存させる工程と、前記絶縁層が取り除かれることにより露出した前記書き込み線の側面にヨーク材を形成する工程とを備える。
【００５４】
前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記書き込み線の上面及び側面に形成された後、ＲＩＥ法により、前記書き込み線の側面のみに残存させられる。
【００５５】
前記絶縁層のエッチング量は、前記ヨーク材の下面が前記書き込み線の上面と下面との間に配置されることを条件に決定される。
【００５６】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００５７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリの例について詳細に説明する。
【００５８】
１． 参考例１
まず、本発明の磁気ランダムアクセスメモリの例を説明するに当たり、その前提となるデバイス構造について説明する。
【００５９】
なお、このデバイス構造は、本発明の磁気ランダムアクセスメモリの例を簡単に説明することを目的に示すもので、本発明が、このデバイス構造に限定されるというものではない。
【００６０】
図１及び図２は、それぞれ、本発明の磁気ランダムアクセスメモリの例の前提となるデバイス構造を示している。
【００６１】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ、ダイオードなど）が形成される素子領域となる。
【００６２】
図１のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００６３】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００６４】
図２のデバイス構造では、読み出し選択スイッチは、ダイオードから構成される。半導体基板１１内には、カソード領域（例えば、ｎ型拡散層）１６ａ及びアノード領域（例えば、ｐ型拡散層）１６ｂが形成される。
【００６５】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂ（図１の場合）又は読み出しワード線１８Ｂ（図２の場合）として機能する。
【００６６】
図１のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００６７】
図２のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ダイオード）のアノード領域１６ｂに電気的に接続される。読み出しワード線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのカソード領域１６ａに電気的に接続される。読み出しワード線１８Ｂは、Ｘ方向に延びている。
【００６８】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、Ｘ方向に延びている。
【００６９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００７０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００７１】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００７２】
ＴＭＲ素子２３の強磁性層としては、特に制限はないが、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はこれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２，ＲＸＭｎＯ３−ｙ（Ｒ： 希土類、Ｘ： Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。
【００７３】
強磁性層には、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていても、強磁性を失わないかぎり、全く問題ない。
【００７４】
強磁性層の厚さは、あまりに薄いと、超常磁性となってしまう。そこで、強磁性層の厚さは、少なくとも超常磁性とならない程度の厚さが必要である。具体的には、強磁性層の厚さは、０．１ｎｍ以上、好ましくは、０．４ｎｍ以上１００ｎｍ以下に設定される。
【００７５】
ＴＭＲ素子２３の反磁性層としては、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３などを用いることができる。
【００７６】
ＴＭＲ素子２３の絶縁層(トンネルバリア)としては、例えば、Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３などの誘電体を使用することができる。これらは、酸素欠損、窒素欠損、フッ素欠損などが存在していてもかまわない。
【００７７】
絶縁層（トンネルバリア）の厚さは、できるだけ薄い方がよいが、特に、その機能を実現するための決まった制限はない。但し、製造上、絶縁層の厚さは、１０ｎｍ以下に設定される。
【００７８】
２． 参考例２
次に、参考例１のデバイス構造に対して、ＴＭＲ素子に磁界を効率よく集中させるために提案されたデバイス構造について説明する。
【００７９】
図３乃至図６は、本発明の磁気ランダムアクセスメモリの例の前提となるデバイス構造を示している。なお、図３及び図５は、Ｙ方向の断面であり、図４は、図３のＴＭＲ素子部のＸ方向の断面であり、図６は、図５のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００８０】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ）が形成される素子領域となる。
【００８１】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００８２】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００８３】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【００８４】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８６】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【００８７】
磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００８８】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【００８９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００９０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００９１】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図３及び図４に示すように、導電性を有する材料から構成することができるし、また、図５及び図６に示すように、絶縁性を有する材料から構成することもできる。
【００９２】
磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００９３】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００９４】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２２６，２７が形成される。
【００９５】
この場合、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【００９６】
一方、データ選択線２４及びヨーク材２６，２７は、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【００９７】
３． 実施例１
図７乃至図１０は、本発明の磁気ランダムアクセスメモリの実施例１に関わるデバイス構造を示している。なお、図７及び図９は、Ｙ方向の断面であり、図８は、図７のＴＭＲ素子部のＸ方向の断面であり、図１０は、図９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００９８】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【００９９】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点に特徴を有する。
【０１００】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１０１】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１０２】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１０３】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１０４】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１０５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１０６】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１０７】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０１０８】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１０９】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１１０】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１１１】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１１２】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図７及び図８に示すように、導電性を有する材料から構成することができるし、また、図９及び図１０に示すように、絶縁性を有する材料から構成することもできる。
【０１１３】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１１４】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１１５】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０１１６】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１１７】
なお、本例では、データ選択線２４に対しては、その上面及び側面にヨーク材２６，２７を形成したが、これに限られず、以下のようにしても構わない。
【０１１８】
例えば、データ選択線２４に対しては、図１１乃至図１４に示すように、その上面のみにヨーク材２７を形成してもよいし、また、図１５乃至図１８に示すように、その側面のみにヨーク材２６を形成してもよい。
【０１１９】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１２０】
また、データ選択線２４及びヨーク材２６，２７については、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【０１２１】
４． 実施例２
図１９乃至図２２は、本発明の磁気ランダムアクセスメモリの実施例２に関わるデバイス構造を示している。なお、図１９及び図２１は、Ｙ方向の断面であり、図２０は、図１９のＴＭＲ素子部のＸ方向の断面であり、図２２は、図２１のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１２２】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【０１２３】
さらに、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０１２４】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１２５】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１２６】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１２７】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１２８】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１２９】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３０】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１３１】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１３２】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１３３】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１３４】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１３５】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図１９及び図２０に示すように、導電性を有する材料から構成することができるし、また、図２１及び図２２に示すように、絶縁性を有する材料から構成することもできる。
【０１３６】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０１３７】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１３８】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１３９】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０１４０】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１４１】
なお、本例では、書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂを形成したが、これに限られず、以下のようにしても構わない。
【０１４２】
例えば、書き込みワード線２０Ｂに対しては、図２３乃至図２６に示すように、その下面のみにヨーク材２５Ｂを形成してもよいし、また、図２７乃至図３０に示すように、その側面のみにヨーク材２５Ｂを形成してもよい。
【０１４３】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１４４】
また、データ選択線２４及びヨーク材２６，２７についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６，２７を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１４５】
５． 実施例３
図３１乃至図３４は、本発明の磁気ランダムアクセスメモリの実施例３に関わるデバイス構造を示している。なお、図３１及び図３３は、Ｙ方向の断面であり、図３２は、図３１のＴＭＲ素子部のＸ方向の断面であり、図３４は、図３３のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１４６】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【０１４７】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点、また、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０１４８】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１４９】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１５０】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１５１】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１５２】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１５３】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１５４】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１５５】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０１５６】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１５７】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１５８】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１５９】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１６０】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図３１及び図３２に示すように、導電性を有する材料から構成することができるし、また、図３３及び図３４に示すように、絶縁性を有する材料から構成することもできる。
【０１６１】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０１６２】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１６３】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１６４】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪み、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０１６５】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１６６】
なお、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１６７】
また、データ選択線２４及びヨーク材２６，２７についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６，２７を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１６８】
６． 実施例４
図３５乃至図３８は、本発明の磁気ランダムアクセスメモリの実施例４に関わるデバイス構造を示している。なお、図３５及び図３７は、Ｙ方向の断面であり、図３６は、図３５のＴＭＲ素子部のＸ方向の断面であり、図３８は、図３７のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１６９】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【０１７０】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点に特徴を有する。
【０１７１】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１７２】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１７３】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１７４】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１７５】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１７６】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１７７】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、図３５及び図３６に示すように、導電性を有する材料から構成することができるし、また、図３７及び図３８に示すように、絶縁性を有する材料から構成することもできる。
【０１７８】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０１７９】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１８０】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１８１】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１８２】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１８３】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図３５及び図３６に示すように、導電性を有する材料から構成することができるし、また、図３７及び図３８に示すように、絶縁性を有する材料から構成することもできる。
【０１８４】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１８５】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１８６】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０１８７】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１８８】
なお、本例では、データ選択線２４に対しては、その上面及び側面にヨーク材２６，２７を形成したが、これに限られず、以下のようにしても構わない。
【０１８９】
例えば、データ選択線２４に対しては、図３９乃至図４２に示すように、その上面のみにヨーク材２７を形成してもよいし、また、図４３乃至図４６に示すように、その側面のみにヨーク材２６を形成してもよい。
【０１９０】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１９１】
また、データ選択線２４及びヨーク材２６，２７については、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【０１９２】
７． 実施例５
図４７乃至図５０は、本発明の磁気ランダムアクセスメモリの実施例５に関わるデバイス構造を示している。なお、図４７及び図４９は、Ｙ方向の断面であり、図４８は、図４７のＴＭＲ素子部のＸ方向の断面であり、図５０は、図４９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１９３】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その側面のみをヨーク材２６で覆った点にある。
【０１９４】
さらに、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０１９５】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１９６】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１９７】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１９８】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１９９】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２００】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２０１】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０２０２】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２０３】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０２０４】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０２０５】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０２０６】
本例のデバイス構造では、データ選択線２４の側面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６としては、図４７及び図４８に示すように、導電性を有する材料から構成することができるし、また、図４９及び図５０に示すように、絶縁性を有する材料から構成することもできる。
【０２０７】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０２０８】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２０９】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０２１０】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その側面のみにヨーク材２６が形成される。さらに、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０２１１】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０２１２】
なお、本例では、書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂを形成したが、これに限られず、以下のようにしても構わない。
【０２１３】
例えば、書き込みワード線２０Ｂに対しては、図５１乃至図５４に示すように、その下面のみにヨーク材２５Ｂを形成してもよいし、また、図５５乃至図５８に示すように、その側面のみにヨーク材２５Ｂを形成してもよい。
【０２１４】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２１５】
また、データ選択線２４及びヨーク材２６についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２１６】
８． 実施例６
図５９乃至図６２は、本発明の磁気ランダムアクセスメモリの実施例６に関わるデバイス構造を示している。なお、図５９及び図６１は、Ｙ方向の断面であり、図６０は、図５９のＴＭＲ素子部のＸ方向の断面であり、図６２は、図６１のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０２１７】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その側面のみをヨーク材２６で覆った点にある。
【０２１８】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点、また、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０２１９】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０２２０】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０２２１】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０２２２】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０２２３】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２２４】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２２５】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、図５９及び図６０に示すように、導電性を有する材料から構成することができるし、また、図６１及び図６２に示すように、絶縁性を有する材料から構成することもできる。
【０２２６】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０２２７】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２２８】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０２２９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０２３０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０２３１】
本例のデバイス構造では、データ選択線２４の側面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６としては、図５９及び図６０に示すように、導電性を有する材料から構成することができるし、また、図６１及び図６２に示すように、絶縁性を有する材料から構成することもできる。
【０２３２】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０２３３】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２３４】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０２３５】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その側面のみにヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その側面のみにヨーク材２６が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪み、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０２３６】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０２３７】
なお、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２３８】
また、データ選択線２４及びヨーク材２６についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２３９】
９． 実施例７〜１２
次に、実施例４〜６に関わるデバイス構造の改良例としての実施例７〜１２について説明する。
【０２４０】
これら実施例７〜１２のデバイス構造の特徴は、ＴＭＲ素子を複数段に積み重ねた場合（実施例７〜１０）又は複数個のＴＭＲ素子を横方向に並べた場合（実施例１１，１２）に、複数のＴＭＲ素子で１つの書き込み線を共有し、かつ、その書き込み線の側面を高透磁率を有するヨーク材で覆った点にある。
【０２４１】
(1) 実施例７
図６３及び図６４は、本発明の磁気ランダムアクセスメモリの実施例７に関わるデバイス構造を示している。
【０２４２】
本例のデバイス構造では、半導体基板１１上に、２つのＴＭＲ素子２３が積み重ねられており、これら２つのＴＭＲ素子２３は、１つのデータ選択線（読み出し／書き込みビット線）２４を共有している。
【０２４３】
データ選択線２４は、２つのＴＭＲ素子の間に配置され、Ｙ方向に延びている。また、１つのＴＭＲ素子２３は、データ選択線２４の下面に接触し、他の１つのＴＭＲ素子２３は、データ選択線２４の上面に接触している。データ選択線２４の側面は、高透磁率を有するヨーク材２６により覆われている。
【０２４４】
ヨーク材２６は、データ選択線２４の上面よりも下部に窪み、かつ、データ選択線２４の下面よりも上部に窪んでいる。
【０２４５】
書き込み動作時には、データ選択線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２４６】
ＴＭＲ素子２３の直下又は直上には、Ｙ方向に直交するＸ方向に延びる書き込みワード線２０Ｂが配置される。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２４７】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２４８】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２４９】
なお、ヨーク材２５Ｂ，２６は、図６３に示すように、導電材から構成されていてもよいし、図６４に示すように、絶縁材から構成されていてもよい。
【０２５０】
(2) 実施例８
図６５及び図６６は、本発明の磁気ランダムアクセスメモリの実施例８に関わるデバイス構造を示している。
【０２５１】
本例のデバイス構造では、半導体基板１１上に、４つのＴＭＲ素子２３が積み重ねられている。これらＴＭＲ素子２３のうちの２つは、１つの書き込みワード線２０Ｂ、又は、１つのデータ選択線（読み出し／書き込みビット線）２４を共有している。
【０２５２】
データ選択線２４は、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に延びている。また、１つのＴＭＲ素子２３は、データ選択線２４の下面に接触し、他の１つのＴＭＲ素子２３は、データ選択線２４の上面に接触している。データ選択線２４の側面は、高透磁率を有するヨーク材２６により覆われている。
【０２５３】
ヨーク材２６は、データ選択線２４の上面よりも下部に窪み、かつ、データ選択線２４の下面よりも上部に窪んでいる。
【０２５４】
書き込み動作時には、データ選択線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２５５】
上段のデータ選択線２４の下面に接触しているＴＭＲ素子２３と下段のデータ選択線２４の上面に接触しているＴＭＲ素子２３との間には、Ｙ方向に直交するＸ方向に延びる１つの書き込みワード線２０Ｂが配置される。この書き込みワード線２０Ｂは、これら２つのＴＭＲ素子に共有される。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２５６】
また、上段のデータ選択線２４の上面に接触しているＴＭＲ素子２３の直上及び下段のデータ選択線２４の下面に接触しているＴＭＲ素子２３の直下には、それぞれ、Ｘ方向に延びる書き込みワード線２０Ｂが配置される。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２５７】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２５８】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２５９】
なお、ヨーク材２５Ｂ，２６は、図６５に示すように、導電材から構成されていてもよいし、図６６に示すように、絶縁材から構成されていてもよい。
【０２６０】
(3) 実施例９
図６７乃至図７０は、本発明の磁気ランダムアクセスメモリの実施例９に関わるデバイス構造を示している。
【０２６１】
本例のデバイス構造では、半導体基板１１上に、直列接続された４つのＴＭＲ素子２３が積み重ねられている。これら直列接続されたＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに接続され、他端は、読み出しビット線ＢＬに接続される。これらＴＭＲ素子２３のうちの２つは、１つの書き込みワード線２０Ｂ、又は、１つの書き込みビット線２４を共有している。
【０２６２】
書き込みビット線２４は、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に延びている。書き込みビット線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、書き込みビット線２４の上面よりも下部に窪み、かつ、書き込みビット線２４の下面よりも上部に窪んでいる。
【０２６３】
書き込み動作時には、書き込みビット線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２６４】
書き込みワード線２０Ｂは、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。また、書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直上に配置され、Ｘ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２６５】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２６６】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２６７】
なお、ヨーク材２５Ｂ，２６は、図６７及び図６８に示すように、導電材から構成されていてもよいし、図６９及び図７０に示すように、絶縁材から構成されていてもよい。
【０２６８】
(4) 実施例１０
図７１乃至図７４は、本発明の磁気ランダムアクセスメモリの実施例１０に関わるデバイス構造を示している。
【０２６９】
本例のデバイス構造では、半導体基板１１上に、並列接続された４つのＴＭＲ素子２３が積み重ねられている。これら並列接続されたＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに接続され、他端は、読み出しビット線ＢＬに接続される。これらＴＭＲ素子２３のうちの２つは、１つの書き込みワード線２０Ｂ、又は、１つの書き込みビット線２４を共有している。
【０２７０】
書き込みビット線２４は、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に延びている。書き込みビット線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、書き込みビット線２４の上面よりも下部に窪み、かつ、書き込みビット線２４の下面よりも上部に窪んでいる。
【０２７１】
書き込み動作時には、書き込みビット線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２７２】
書き込みワード線２０Ｂは、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。また、書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直上に配置され、Ｘ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２７３】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２７４】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２７５】
なお、ヨーク材２５Ｂ，２６は、図７１及び図７２に示すように、導電材から構成されていてもよいし、図７３及び図７４に示すように、絶縁材から構成されていてもよい。
【０２７６】
(5) 実施例１１
図７５及び図７６は、本発明の磁気ランダムアクセスメモリの実施例１１に関わるデバイス構造を示している。
【０２７７】
本例のデバイス構造では、半導体基板１１上において、横方向（半導体基板の表面に平行な方向）に複数（本例では、４つ）のＴＭＲ素子２３が配置されている。これらＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに共通に接続され、他端は、データ選択線（読み出し／書き込みビット線）２４に共通に接続される。これらＴＭＲ素子２３は、１つのデータ選択線（読み出し／書き込みビット線）２４を共有している。
【０２７８】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。データ選択線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、データ選択線２４の下面よりも上部に窪んでいる。書き込み動作時には、データ選択線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２７９】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０２８０】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２８１】
なお、ヨーク材２５Ｂ，２６は、図７５に示すように、導電材から構成されていてもよいし、図７６に示すように、絶縁材から構成されていてもよい。
【０２８２】
(6) 実施例１２
図７７及び図７８は、本発明の磁気ランダムアクセスメモリの実施例１２に関わるデバイス構造を示している。
【０２８３】
本例のデバイス構造では、半導体基板１１上において、横方向（半導体基板の表面に平行な方向）に複数（本例では、４つ）のＴＭＲ素子２３が配置されている。これらＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに共通に接続され、他端は、それぞれ独立に、データ選択線（読み出しビット線／書き込みワード線）２０Ｂに接続される。
【０２８４】
これらＴＭＲ素子２３は、１つの書き込みビット線２４を共有している。書き込みビット線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。書き込みビット線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、データ選択線２４の下面よりも上部に窪んでいる。書き込み動作時には、書き込みビット線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２８５】
データ選択線２０Ｂは、ＴＭＲ素子２３の直下に配置され、Ｙ方向に直交するＸ方向に延びている。データ選択線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０２８６】
書き込み動作時には、データ選択線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２８７】
なお、ヨーク材２５Ｂ，２６は、図７７に示すように、導電材から構成されていてもよいし、図７８に示すように、絶縁材から構成されていてもよい。
【０２８８】
１０． メモリセルアレイ構造
参考例１，２及び実施例１〜１２に関わるデバイス構造により実現されるメモリセルアレイ構造（回路構造）の例について説明する。
【０２８９】
図７９は、磁気ランダムアクセスメモリのメモリセルアレイ構造の主要部を示している。
【０２９０】
このセルアレイ構造は、ＴＭＲ素子の磁化容易軸がＹ方向を向いていることを前提とするため、書き込みワード線に流れる書き込み電流の向きが、書き込みデータに応じて変化する。
【０２９１】
制御信号φ１，φ３１，φ３２，φ３３は、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ３１，ＱＮ３２，ＱＮ３３のオン／オフを制御して、データ選択線（読み出し／書き込みビット線）ＢＬ１，ＢＬ２，ＢＬ３に電流を流すか否かを決定する。データ選択線ＢＬ１，ＢＬ２，ＢＬ３の一端（ＮチャネルＭＯＳトランジスタＱＮ１側）には、電流駆動電源４０が接続される。電流駆動電源４０は、データ選択線ＢＬ１，ＢＬ２，ＢＬ３の一端の電位をＶｙにする。
【０２９２】
ＮチャネルＭＯＳトランジスタＱＮ３１，ＱＮ３２，ＱＮ３３は、データ選択線ＢＬ１，ＢＬ２，ＢＬ３の他端と接地点Ｖｓｓとの間に接続される。
【０２９３】
書き込み動作時においては、制御信号φ１が“Ｈ”レベルとなり、かつ、制御信号φ３１，φ３２，φ３３のうちの１つが“Ｈ”レベルとなる。例えば、メモリセルＭＣ１のＴＭＲ素子に対してデータ書き込みを行う場合には、図８０のタイミングチャートに示すように、制御信号φ１，φ３１が“Ｈ”レベルとなるため、データ選択線ＢＬ１に電流が流れる。この時、制御信号φ４１，φ４２，φ４３は、“Ｌ”レベルとなっている。
【０２９４】
また、Ｖｘ１は、“１”−書き込みのための電流駆動電源電位であり、Ｖｘ２は、“０”−書き込みのための電流駆動電源電位である。
【０２９５】
例えば、“１”−書き込み時には、図８０に示すように、制御信号φ５，φ１１が“Ｈ”レベルになる。この時、制御信号φ６，φ１２は、“Ｌ”レベルとなっている。このため、書き込みワード線ＷＷＬ１には、左から右（電流駆動電源４１から接地点）に向かって電流が流れる。従って、データ選択線ＢＬ１と書き込みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ１のＴＭＲ素子に“１”−データが書き込まれる。
【０２９６】
また、“０”−書き込み時には、図８０に示すように、制御信号φ６，φ１１が“Ｈ”レベルになる。この時、制御信号φ５，φ１２は、“Ｌ”レベルとなっている。このため、書き込みワード線ＷＷＬ１には、右から左（接地点Ｖｓｓから電流駆動電源４２）に向かって電流が流れる。従って、データ選択線ＢＬ１と書き込みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ１のＴＭＲ素子に“０”−データが書き込まれる。
【０２９７】
このように、書き込み動作時において、制御信号φ１は、全てのデータ選択線に駆動電流を供給するために用いられ、制御信号φ３１，φ３２，φ３３は、駆動電流を流すデータ選択線を選択するために用いられる。なお、本例では、データ選択線に流れる駆動電流の向きは、一定である。制御信号φ５，φ６は、書き込みワード線に流れる電流の向き（書き込みデータに対応）を制御するために用いられ、制御信号φ１１，φ１２は、駆動電流を流す書き込みワード線を選択するために用いられる。
【０２９８】
本例では、説明を簡単にするため、３×２のメモリセルアレイを前提としている。書き込みワード線ＷＷＬ１，ＷＷＬ２とデータ選択線ＢＬ１，ＢＬ２，ＢＬ３の交点には、それぞれ、メモリセル（ＴＭＲ素子）が配置される。ここで、メモリセルＭＣ１に記憶されたデータを読み出すためには、制御信号φ２１，φ２２，φ４１，φ４２，φ４３を、以下のように制御する。
【０２９９】
即ち、読み出し動作時には、読み出しワード線ＲＷＬ１に与える制御信号φ２１を“Ｈ”レベルにし、読み出しワード線ＲＷＬ１に繋がるＮチャネルＭＯＳトランジスタをオン状態とする。この時、他の読み出しワード線ＲＷＬ２に与える制御信号φ２２は、“Ｌ”レベルとなっている。
【０３００】
また、制御信号φ４１を“Ｈ”レベルとし、他の制御信号φ４２，φ４３を“Ｌ”レベルとすると、読み出し電源４３から、メモリセルＭＣ１（ＮチャネルＭＯＳトランジスタ及びＴＭＲ素子）、データ選択線ＢＬ１、ＮチャネルＭＯＳトランジスタＱＮ４１及び検出抵抗Ｒｓを経由して、接地点に向かって、駆動電流が流れる。
【０３０１】
このため、検出抵抗Ｒｓの両端には、メモリセルＭＣ１のデータ値に応じた検出電圧Ｖｏが発生する。この検出電圧Ｖｏを、例えば、センスアンプＳ／Ａにより検出することにより、メモリセル（ＴＭＲ素子）のデータを読み出すことができる。
【０３０２】
１１． 製造方法
次に、参考例１，２及び実施例１〜１２に関わるデバイス構造のうち、主なものについて、その製造方法を詳細に説明する。
【０３０３】
(1) 実施例３に関わるデバイス構造の製造方法
まず、図８１に示すように、ＰＥＰ( Photo Engraving Process )法、ＣＶＤ( Chemical Vapour Deposition )法、ＣＭＰ( Chemical Mechanical Polishing )法などの周知の方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０３０４】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０３０５】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ( Reactive Ion Etching )法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。なお、ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０３０６】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０３０７】
スパッタ法により、絶縁層２８Ａ上及びコンタクトホールの内面上に、バリアメタル（例えば、Ｔａ(15nm)とＴａＮ（15nm）の積層）５１を形成する。続けて、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０３０８】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０３０９】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０３１０】
次に、図８２に示すように、ＣＶＤ法を用いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を形成する。スパッタ法を用いて、絶縁層２９上及び配線溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５を、約２０ｎｍの厚さで形成する。
【０３１１】
また、スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５４を形成する。続けて、スパッタ法を用いて、配線溝を完全に満たす導電材（例えば、アルミニウム、銅、又は、これらの合金(AlCu)など）２０を形成する。
【０３１２】
なお、導電材を銅（Ｃｕ）から構成する場合、この導電層は、例えば、まず、８０ｎｍ程度のＣｕシード層を形成した後に、メッキ法により、Ｃｕシード層上に、十分に厚い（例えば、約８００ｎｍ）Ｃｕ層を積み重ねる、という方法で形成することができる。
【０３１３】
この後、ＣＭＰにより、導電材２０及びバリアメタル５４を研磨すると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される（図８３を参照）。
【０３１４】
本例では、図８３に示すように、導電材２０Ａ，２０Ｂを配線溝内のみに残した後、図８２のヨーク材２５をエッチング又はＣＭＰ法により研磨する。ヨーク材２５Ａ，２５Ｂは、その上面が、絶縁層２９の上面（又は導電材２０Ａ，２０Ｂの上面）よりも下部に配置されるような条件で研磨される。このような工程を経ることにより、書き込みワード線２０Ｂの上面よりも下部に窪んだヨーク材２５Ｂが形成される。
【０３１５】
次に、図８３に示すように、ＣＶＤ法を用いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイアホールを形成する。スパッタ法により、絶縁層３０Ａ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａＮ(10nm)）５５を形成する。続けて、ＣＶＤ法により、絶縁層３０Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０３１６】
ここで、絶縁層３０Ａの厚さ（又はバイアプラグ２１の高さ）は、書き込みワード線２０ＢとＴＭＲ素子２３との距離を決定する。磁界の強さは、距離に反比例して減少していくため、ＴＭＲ素子を書き込みワード線２０Ｂにできるだけ近づけ、小さな駆動電流によりデータの書き換えが行えるようにすることが望ましい。よって、絶縁層３０Ａの厚さは、できるだけ薄くする。
【０３１７】
ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０３１８】
スパッタ法を用いて、ローカルインターコネクト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、ＩｒＭｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ（約１５ｎｍ）を、順次、形成する。この後、これら積層膜をパターニングし、ＴＭＲ素子２３を形成する。
【０３１９】
また、ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにする。
【０３２０】
次に、図８４に示すように、ＣＶＤ法を用いて、絶縁層３０Ｃ上に、絶縁層３１を形成する。ＰＥＰ法及びＲＩＥ法を用いて、ＴＭＲ素子２３上の絶縁層３１に配線溝を形成する。
【０３２１】
ＣＶＤ法及びＲＩＥ法を用いて、絶縁層３１の配線溝の側壁部に、絶縁層３１とは異なる絶縁層５０を形成する。この後、スパッタ法により、絶縁３１上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ(25nm)とＴｉＮ（25nm）の積層）５６を形成する。続けて、スパッタ法により、絶縁層３１上に、配線溝を完全に満たす導電材（例えば、ＡｌＣｕ(650nm)）を形成する。そして、ＣＭＰにより、導電材及びバリアメタル５６を研磨し、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０３２２】
次に、図８５に示すように、ＲＩＥ法などのエッチング方法を用いて、絶縁層５０のみを選択的にエッチングする。絶縁層５０は、データ選択線２４の下面近傍のみに残存させる。この後、ＣＶＤ法を用いて、絶縁層５０が除去された部分を満たすようなヨーク材（例えば、ＮｉＦｅ）２６を、約５０ｎｍの厚さで形成する。このヨーク材２６は、データ選択線２４上及び絶縁層３１上にも形成される。
【０３２３】
次に、図８６に示すように、ＰＥＰ法及びＲＩＥ法を用いて、ヨーク材２６をパターニングする。その結果、ヨーク材２６は、データ選択線２４の上面及び側面を覆い、かつ、データ選択線２４の下面よりも上部に窪んだ構造となる。
【０３２４】
以上の工程により、実施例３（図１５及び図１６）に関わる磁気ランダムアクセスメモリが完成する。
【０３２５】
なお、本例の製造方法では、金属配線２０Ａ，２０Ｂ，２４は、ダマシンプロセスにより形成されたが、例えば、ＲＩＥプロセスにより、金属配線２０Ａ，２０Ｂ，２４を形成することも可能である。
【０３２６】
また、本例の製造方法では、ヨーク材２５Ａ，２５Ｂを形成した後にバリアメタル５４を形成したが、これに代えて、例えば、バリアメタル５４を形成した後にヨーク材２５Ａ，２５Ｂを形成してもよい。
【０３２７】
(2) 実施例６に関わるデバイス構造の製造方法
まず、図８７に示すように、ＰＥＰ( Photo Engraving Process )法、ＣＶＤ( Chemical Vapour Deposition )法、ＣＭＰ( Chemical Mechanical Polishing )法などの周知の方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０３２８】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０３２９】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ( Reactive Ion Etching )法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。なお、ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０３３０】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０３３１】
スパッタ法により、絶縁層２８Ａ上及びコンタクトホールの内面上に、バリアメタル（例えば、Ｔａ(15nm)とＴａＮ（15nm）の積層）５１を形成する。続けて、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０３３２】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０３３３】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０３３４】
次に、図８８に示すように、ＣＶＤ法を用いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を形成する。スパッタ法を用いて、絶縁層２９上及び配線溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ，２５Ｂを、約２０ｎｍの厚さで形成する。この後、ＲＩＥ法を用いて、ヨーク材２５Ａ，２５Ｂをエッチングすると、このヨーク材２５Ａ，２５Ｂは、配線溝の側壁部のみに残存する。
【０３３５】
スパッタ法により、絶縁層２９上及び配線溝の内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５４を形成する。続けて、スパッタ法を用いて、絶縁層２９上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）２０を形成する。この後、ＣＭＰにより、導電材２０及びバリアメタル５４を研磨すると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される（図８９を参照）。
【０３３６】
ここで、本例では、図８９に示すように、導電材２０Ａ，２０Ｂを配線溝内のみに残した後、ヨーク材２５Ａ，２５Ｂをエッチング又はＣＭＰ法により研磨する。ヨーク材２５Ａ，２５Ｂは、その上面が、絶縁層２９の上面（又は導電材２０Ａ，２０Ｂの上面）よりも下部に配置されるような条件で研磨される。このような工程を経ることにより、書き込みワード線２０Ｂの上面よりも下部に窪んだヨーク材２５Ｂが形成される。
【０３３７】
次に、図８９に示すように、ＣＶＤ法を用いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイアホールを形成する。スパッタ法により、絶縁層３０Ａ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５５を形成する。続けて、ＣＶＤ法により、絶縁層３０Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０３３８】
ここで、絶縁層３０Ａの厚さ（又はバイアプラグ２１の高さ）は、書き込みワード線２０ＢとＴＭＲ素子２３との距離を決定する。磁界の強さは、距離に反比例して減少していくため、ＴＭＲ素子を書き込みワード線２０Ｂにできるだけ近づけ、小さな駆動電流によりデータの書き換えが行えるようにすることが望ましい。よって、絶縁層３０Ａの厚さは、できるだけ薄くする。
【０３３９】
ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０３４０】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、ＩｒＭｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ（約１５ｎｍ）を、順次、形成する。この後、これら積層膜をパターニングし、ＴＭＲ素子２３を形成する。
【０３４１】
また、ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにする。
【０３４２】
次に、図９０に示すように、ＣＶＤ法を用いて、絶縁層３０Ｃ上に、絶縁層３１を形成する。ＰＥＰ法及びＲＩＥ法を用いて、ＴＭＲ素子２３上の絶縁層３１に配線溝を形成する。
【０３４３】
ＣＶＤ法及びＲＩＥ法を用いて、絶縁層３１の配線溝の側壁部に、絶縁層３１とは異なる絶縁層５０を形成する。この後、スパッタ法により、絶縁層３１上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ(25nm)とＴｉＮ（25nm）の積層）５６を形成する。続けて、スパッタ法により、絶縁層３１上に、配線溝を完全に満たす導電材（例えば、ＡｌＣｕ(650nm)）を形成する。そして、ＣＭＰにより、導電材及びバリアメタル５６を研磨し、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０３４４】
次に、図９１に示すように、ＲＩＥ法などのエッチング方法を用いて、絶縁層５０のみを選択的にエッチングする。絶縁層５０は、データ選択線２４の下面近傍のみに残存させる。この後、ＣＶＤ法を用いて、絶縁層５０が除去された部分を満たすようなヨーク材２６を形成する。このヨーク材２６は、データ選択線２４上及び絶縁層３１上にも形成される。
【０３４５】
次に、図９２に示すように、ＣＭＰ法又はＲＩＥ法を用いて、ヨーク材２６をエッチングする。その結果、データ選択線２４上及び絶縁層３１上のヨーク材２６は、除去され、ヨーク材２６は、データ選択線２４の側面のみを覆い、かつ、データ選択線２４の下面よりも上部に窪んだ構造となる。
【０３４６】
以上の工程により、実施例６（図５９及び図６０）に関わる磁気ランダムアクセスメモリが完成する。
【０３４７】
なお、本例の製造方法では、金属配線２０Ａ，２０Ｂ，２４は、ダマシンプロセスにより形成されたが、例えば、ＲＩＥプロセスにより、金属配線２０Ａ，２０Ｂ，２４を形成することも可能である。
【０３４８】
また、本例の製造方法では、ヨーク材２５Ａ，２５Ｂを形成した後にバリアメタル５４を形成したが、これに代えて、例えば、バリアメタル５４を形成した後にヨーク材２５Ａ，２５Ｂを形成してもよい。
【０３４９】
ところで、データ選択線２４の側面を覆うヨーク材２６については、以下に示すような方法で形成することもできる。
【０３５０】
まず、図９３に示すように、ＣＶＤ法を用いて、絶縁層３０Ｃ上に、絶縁層３１を形成する。ＰＥＰ法及びＲＩＥ法を用いて、ＴＭＲ素子２３上の絶縁層３１に配線溝を形成する。この後、スパッタ法により、絶縁層３１上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ(25nm)とＴｉＮ（25nm）の積層）５６を形成する。続けて、スパッタ法により、絶縁層３１上に、配線溝を完全に満たす導電材（例えば、ＡｌＣｕ(650nm)）を形成する。そして、ＣＭＰにより、導電材及びバリアメタル５６を研磨し、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０３５１】
次に、図９４に示すように、ＲＩＥ法などのエッチング方法を用いて、絶縁層３１のみを選択的にエッチングする。絶縁層３１は、データ選択線２４の下面近傍のみに残存させる。
【０３５２】
次に、図９５に示すように、ＣＶＤ法を用いて、絶縁層３１上並びにデータ選択線２４の側面上及び上面上に、ヨーク材（例えば、ＮｉＦｅ）２６を、約５０ｎｍの厚さで形成する。そして、ＲＩＥ法により、このヨーク材２６をエッチングすると、データ選択線２４上及び絶縁層３１上のヨーク材２６は、除去され、ヨーク材２６は、データ選択線２４の側面のみを覆い、かつ、データ選択線２４の下面よりも上部に窪んだ構造となる。
【０３５３】
以上の工程により、実施例６（図５９及び図６０）に関わる磁気ランダムアクセスメモリが完成する。
【０３５４】
１２． その他
参考例１，２及び実施例１−６並びに製造方法の説明においては、１つのＴＭＲ素子と１つの読み出し選択スイッチ（ＭＯＳトランジスタ）によりメモリセルが構成され、書き込みワード線とデータ選択線（読み出し／書き込みビット線）を有する磁気ランダムアクセスメモリを例に説明した。
【０３５５】
しかし、本発明は、当然に、このようなセルアレイ構造の磁気ランダムアクセスメモリに限定されるものではなく、例えば、実施例７−１２にも示したように、それらのデバイス構造も含めて、全ての磁気ランダムアクセスメモリに適用可能である。
【０３５６】
例えば、読み出し選択スイッチを有しない磁気ランダムアクセスメモリ、読み出しビット線と書き込みビットを別々に設けた磁気ランダムアクセスメモリ、１つのＴＭＲ素子に複数ビットを記憶させるようにした磁気ランダムアクセスメモリなどにも適用できる。
【０３５７】
【発明の効果】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、書き込みワード線及び書き込みビット線の表面の一部に、高透磁率を有するヨーク材を設け、かつ、そのヨーク材をＴＭＲ素子側に対し反対側に窪ませたことにより、書き込みワード線とＴＭＲ素子との短絡の可能性を低くでき、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることができる。
【図面の簡単な説明】
【図１】本発明の磁気ランダムアクセスメモリの参考例１を示す断面図。
【図２】本発明の磁気ランダムアクセスメモリの参考例１を示す断面図。
【図３】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図４】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図５】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図６】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図７】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図８】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図９】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図１０】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図１１】実施例１の変形例を示す断面図。
【図１２】実施例１の変形例を示す断面図。
【図１３】実施例１の変形例を示す断面図。
【図１４】実施例１の変形例を示す断面図。
【図１５】実施例１の変形例を示す断面図。
【図１６】実施例１の変形例を示す断面図。
【図１７】実施例１の変形例を示す断面図。
【図１８】実施例１の変形例を示す断面図。
【図１９】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２０】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２１】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２２】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２３】実施例２の変形例を示す断面図。
【図２４】実施例２の変形例を示す断面図。
【図２５】実施例２の変形例を示す断面図。
【図２６】実施例２の変形例を示す断面図。
【図２７】実施例２の変形例を示す断面図。
【図２８】実施例２の変形例を示す断面図。
【図２９】実施例２の変形例を示す断面図。
【図３０】実施例２の変形例を示す断面図。
【図３１】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３２】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３３】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３４】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３５】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３６】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３７】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３８】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３９】実施例４の変形例を示す断面図。
【図４０】実施例４の変形例を示す断面図。
【図４１】実施例４の変形例を示す断面図。
【図４２】実施例４の変形例を示す断面図。
【図４３】実施例４の変形例を示す断面図。
【図４４】実施例４の変形例を示す断面図。
【図４５】実施例４の変形例を示す断面図。
【図４６】実施例４の変形例を示す断面図。
【図４７】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図４８】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図４９】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図５０】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図５１】実施例５の変形例を示す断面図。
【図５２】実施例５の変形例を示す断面図。
【図５３】実施例５の変形例を示す断面図。
【図５４】実施例５の変形例を示す断面図。
【図５５】実施例５の変形例を示す断面図。
【図５６】実施例５の変形例を示す断面図。
【図５７】実施例５の変形例を示す断面図。
【図５８】実施例５の変形例を示す断面図。
【図５９】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６０】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６１】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６２】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６３】本発明の磁気ランダムアクセスメモリの実施例７を示す断面図。
【図６４】本発明の磁気ランダムアクセスメモリの実施例７を示す断面図。
【図６５】本発明の磁気ランダムアクセスメモリの実施例８を示す断面図。
【図６６】本発明の磁気ランダムアクセスメモリの実施例８を示す断面図。
【図６７】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図６８】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図６９】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図７０】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図７１】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７２】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７３】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７４】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７５】本発明の磁気ランダムアクセスメモリの実施例１１を示す断面図。
【図７６】本発明の磁気ランダムアクセスメモリの実施例１１を示す断面図。
【図７７】本発明の磁気ランダムアクセスメモリの実施例１２を示す断面図。
【図７８】本発明の磁気ランダムアクセスメモリの実施例１２を示す断面図。
【図７９】本発明の磁気ランダムアクセスメモリのセルアレイの構造例を示す回路図。
【図８０】図７９のセルアレイの動作波形を示す図。
【図８１】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８２】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８３】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８４】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８５】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８６】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８７】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図８８】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図８９】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９０】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９１】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９２】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９３】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９４】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９５】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９６】ＴＭＲ素子の構造例を示す図。
【図９７】ＴＭＲ素子の２つの状態を示す図。
【図９８】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図９９】ＴＭＲ曲線を示す図。
【図１００】アステロイド曲線を示す図。
【符号の説明】
１１ ：半導体基板、
１２ ：素子分離絶縁層、
１３ ：ゲート絶縁層、
１４ ：ゲート電極（読み出しワード線）、
１５ ：側壁絶縁層、
１６−Ｓ ：ソース領域、
１６−Ｄ ：ドレイン領域、
１７Ａ，１７Ｂ ：コンタクトプラグ、
１８Ａ，２０Ａ ：中間層、
１８Ｂ ：ソース線（読み出しワード線）、
１９，２１ ：バイアプラグ、
２０Ｂ ：書き込みワード線、
２２ ：下部電極、
２３ ：ＴＭＲ素子、
２４ ：データ選択線（読み出し／書き込みビット線）、
２５，２５Ａ，２５Ｂ，２６，２７ ：ヨーク材、
２８Ａ〜２８Ｃ，２９，３０Ａ〜３０Ｃ，３１，５０ ：絶縁層、
４０，４１，４２ ：電流駆動電源、
４３ ：読み出し電源、
４４ ：検出回路。
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果により“１”，“０”−情報を記憶するＴＭＲ素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある（例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”−情報を記憶する。ＴＭＲ素子は、図９６に示すように、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図９７に示すように、平行とは、２つの磁性層のスピンの向き（磁化の方向）が同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【０００６】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【０００７】
図９７に示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。この状態が“１”−状態である。また、２つの磁性層のスピンの向きが反平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。この状態が“０”−状態である。
【０００８】
次に、図９８を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線とデータ選択線（読み出し／書き込みビット線）との交点に配置される。そして、書き込みは、書き込みワード線及びデータ選択線に電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
例えば、ＴＭＲ素子の磁化容易軸がＸ方向であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直交するＹ方向にデータ選択線が延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、データ選択線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【００１１】
データ選択線に一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”−状態）となる。一方、データ選択線に他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”−状態）となる。
【００１２】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１３】
図９９のＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Easy-Axis）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比と呼ばれる。
【００１４】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１５】
ＴＭＲ素子には、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界がかかる。図１００の実線に示すように、Hard-Axis方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１６】
この様子をさらに図１００のアステロイド曲線を用いて説明する。
ＴＭＲ素子のアステロイド曲線は、例えば、図１００の実線で示すようになる。即ち、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Easy-Axis方向の磁界Ｈｘの大きさとHard-Axis方向の磁界Ｈｙの大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。
【００２０】
例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００２１】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリにおいては、上述ように、データ書き込みは、書き込みワード線とデータ選択線（読み出し／書き込みビット線）に，それぞれ、書き込み電流を流し、これにより発生する合成磁界をＴＭＲ素子に作用させることにより行う。
【００２２】
従って、データ書き込みを効率よく行うためには、この合成磁界を、効率よく、ＴＭＲ素子に与えることが重要となる。合成磁界が効率よくＴＭＲ素子に印加されれば、書き込み動作の信頼性が向上し、さらに、書き込み電流を減らし、低消費電力化を実現することができる。
【００２３】
しかし、書き込みワード線及びデータ選択線にそれぞれ流れる書き込み電流により発生する合成磁界を、効率よく、ＴＭＲ素子に作用させるために有効なデバイス構造については、十分に検討されていない。即ち、このようなデバイス構造は、実際に、合成磁界が効率よくＴＭＲ素子に加わることはもちろん、簡単に製造できるか否かという製造プロセスの面からも検討される必要がある。
【００２４】
本発明は、このような問題を解決するためになされたもので、その目的は、磁気ランダムアクセスメモリにおいて、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることができるデバイス構造及びその製造方法を提案することにある。
【００２５】
【課題を解決するための手段】
(1) ▲１▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の側面を覆い、前記第１書き込み線の上面よりも下部に窪んでいる第１ヨーク材とを備える。
【００２６】
前記第１ヨーク材は、前記第１書き込み線の側面のみを覆っている。前記第１ヨーク材は、前記第１書き込み線の下面を覆っている。
【００２７】
本発明の磁気ランダムアクセスメモリは、前記第２書き込み線の表面の一部を覆う第２ヨーク材をさらに備える。前記第２ヨーク材は、前記第２書き込み線の上面及び側面を覆っている。前記第２ヨーク材は、前記第２書き込み線の上面のみを覆っている。前記第２ヨーク材は、前記第２書き込み線の側面のみを覆っている。
【００２８】
前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能する。
【００２９】
▲２▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の側面を覆い、前記第２書き込み線の下面よりも上部に窪んでいる第１ヨーク材とを備える。
【００３０】
前記第１ヨーク材は、前記第２書き込み線の側面のみを覆っている。前記第１ヨーク材は、前記第２書き込み線の上面を覆っている。
【００３１】
本発明の磁気ランダムアクセスメモリは、前記第１書き込み線の表面の一部を覆う第２ヨーク材をさらに備える。前記第２ヨーク材は、前記第１書き込み線の下面及び側面を覆っている。前記第２ヨーク材は、前記第１書き込み線の下面のみを覆っている。前記第２ヨーク材は、前記第１書き込み線の側面のみを覆っている。
【００３２】
前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能する。
【００３３】
▲３▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部に積み重ねられ、磁気抵抗効果を利用してデータを記憶する第１及び第２メモリセルと、前記第１及び第２メモリセルの間に配置され、第１方向に延びる第１書き込み線と、前記第１書き込み線の側面のみを覆い、前記第１書き込み線の上面よりも下部に窪み、前記第１書き込み線の下面よりも上部に窪んでいる第１ヨーク材とを備える。
【００３４】
前記第２メモリセルは、前記第１メモリセルよりも上に配置される。本発明の磁気ランダムアクセスメモリは、前記第１メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２メモリセルの直上に配置され、前記第２方向に延びる第３書き込み線とをさらに備える。
【００３５】
本発明の磁気ランダムアクセスメモリは、前記第２書き込み線の側面のみを覆い、前記第２書き込み線の上面よりも下部に窪んでいる第２ヨーク材と、前記第３書き込み線の側面のみを覆い、前記第３書き込み線の下面よりも上部に窪んでいる第３ヨーク材とをさらに備える。
【００３６】
前記第１書き込み線は、前記第１及び第２メモリセルから離れている。前記第１書き込み線は、前記第１及び第２メモリセルに接触している。
【００３７】
▲４▼ 本発明の磁気ランダムアクセスメモリは、半導体基板の上部において前記半導体基板の表面に平行な方向に並んで配置され、磁気抵抗効果を利用してデータを記憶する複数のメモリセルと、前記複数のメモリセルに共有され、第１方向に延びる第１書き込み線と、前記複数のメモリセルに個別に設けられ、前記第１方向に交差する第２方向に延びる複数の第２書き込み線と、前記第１書き込み線の側面のみを覆い、前記第１書き込み線の前記複数のメモリセル側の面よりも前記複数のメモリセル側に対し反対側に窪んでいる第１ヨーク材と、前記複数の第２書き込み線の側面のみを覆い、前記第２書き込み線の前記複数のメモリセル側の面よりも前記複数のメモリセル側に対し反対側に窪んでいる第２ヨーク材とを備える。
【００３８】
前記第１書き込み線は、前記複数のメモリセルの直上に配置され、前記複数のメモリセルの一端に接触している。前記複数のメモリセルの他端は、共通接続されている。前記複数の第２書き込み線は、前記複数のメモリセルの直下に配置され、前記複数のメモリセルから離れている。
【００３９】
前記第１書き込み線は、前記複数のメモリセルの直上に配置され、前記複数のメモリセルから離れている。前記複数の第２書き込み線は、前記複数のメモリセルの直下に配置され、前記複数のメモリセルの一端に接触している。前記複数のメモリセルの他端は、共通接続されている。
【００４０】
(2) ▲１▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記配線溝の底部及び側壁部にヨーク材を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記ヨーク材の一部をエッチングして前記ヨーク材を前記書き込み線の上面よりも下部に窪ませる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程とを備える。
【００４１】
前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＣＭＰ法により、前記配線溝の底部及び側壁部に残存させられる。
【００４２】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００４３】
▲２▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記配線溝の側壁部のみにヨーク材を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記ヨーク材の一部をエッチングして前記ヨーク材を前記書き込み線の上面よりも下部に窪ませる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程とを備える。
【００４４】
前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＲＩＥ法により、前記配線溝の側壁部のみに残存させられる。
【００４５】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００４６】
▲３▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部にＴＭＲ素子を形成する工程と、前記ＴＭＲ素子上に第１絶縁層を形成する工程と、前記ＴＭＲ素子上の前記第１絶縁層に配線溝を形成する工程と、前記配線溝の側壁部のみに第２絶縁層を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記第２絶縁層の一部をエッチングして前記第２絶縁層を前記書き込み線の下面近傍のみに残存させる工程と、前記第２絶縁層が取り除かれた前記配線溝の側壁部にヨーク材を形成する工程とを備える。
【００４７】
前記ヨーク材は、前記配線溝の側壁部に形成されると同時に、前記書き込み線の上面にも形成される。
【００４８】
前記ヨーク材は、ＣＶＤ法により、前記配線溝の側壁部、前記第１絶縁層上及び前記書き込み線上に形成された後、ＣＭＰ法により、前記配線溝の側壁部に残存させられる。
【００４９】
前記ヨーク材は、ＣＶＤ法により、前記配線溝の側壁部、前記第１絶縁層上及び前記書き込み線上に形成された後、ＲＩＥ法により、前記配線溝の側壁部に残存させられる。
【００５０】
前記ヨーク材は、ＣＶＤ法により、前記配線溝の側壁部、前記第１絶縁層上及び前記書き込み線上に形成された後、ＲＩＥ法により、前記配線溝の側壁部及び前記書き込み線上に残存させられる。
【００５１】
前記第２絶縁層のエッチング量は、前記ヨーク材の下面が前記書き込み線の上面と下面との間に配置されることを条件に決定される。
【００５２】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００５３】
▲４▼ 本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部にＴＭＲ素子を形成する工程と、前記ＴＭＲ素子上に絶縁層を形成する工程と、前記ＴＭＲ素子上の前記絶縁層に配線溝を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記絶縁層の一部をエッチングして前記絶縁層を前記書き込み線の下面近傍のみに残存させる工程と、前記絶縁層が取り除かれることにより露出した前記書き込み線の側面にヨーク材を形成する工程とを備える。
【００５４】
前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記書き込み線の上面及び側面に形成された後、ＲＩＥ法により、前記書き込み線の側面のみに残存させられる。
【００５５】
前記絶縁層のエッチング量は、前記ヨーク材の下面が前記書き込み線の上面と下面との間に配置されることを条件に決定される。
【００５６】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００５７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリの例について詳細に説明する。
【００５８】
１． 参考例１
まず、本発明の磁気ランダムアクセスメモリの例を説明するに当たり、その前提となるデバイス構造について説明する。
【００５９】
なお、このデバイス構造は、本発明の磁気ランダムアクセスメモリの例を簡単に説明することを目的に示すもので、本発明が、このデバイス構造に限定されるというものではない。
【００６０】
図１及び図２は、それぞれ、本発明の磁気ランダムアクセスメモリの例の前提となるデバイス構造を示している。
【００６１】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ、ダイオードなど）が形成される素子領域となる。
【００６２】
図１のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００６３】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００６４】
図２のデバイス構造では、読み出し選択スイッチは、ダイオードから構成される。半導体基板１１内には、カソード領域（例えば、ｎ型拡散層）１６ａ及びアノード領域（例えば、ｐ型拡散層）１６ｂが形成される。
【００６５】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂ（図１の場合）又は読み出しワード線１８Ｂ（図２の場合）として機能する。
【００６６】
図１のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００６７】
図２のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ダイオード）のアノード領域１６ｂに電気的に接続される。読み出しワード線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのカソード領域１６ａに電気的に接続される。読み出しワード線１８Ｂは、Ｘ方向に延びている。
【００６８】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、Ｘ方向に延びている。
【００６９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００７０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００７１】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００７２】
ＴＭＲ素子２３の強磁性層としては、特に制限はないが、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はこれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２，ＲＸＭｎＯ３−ｙ（Ｒ： 希土類、Ｘ： Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。
【００７３】
強磁性層には、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていても、強磁性を失わないかぎり、全く問題ない。
【００７４】
強磁性層の厚さは、あまりに薄いと、超常磁性となってしまう。そこで、強磁性層の厚さは、少なくとも超常磁性とならない程度の厚さが必要である。具体的には、強磁性層の厚さは、０．１ｎｍ以上、好ましくは、０．４ｎｍ以上１００ｎｍ以下に設定される。
【００７５】
ＴＭＲ素子２３の反磁性層としては、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３などを用いることができる。
【００７６】
ＴＭＲ素子２３の絶縁層(トンネルバリア)としては、例えば、Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３などの誘電体を使用することができる。これらは、酸素欠損、窒素欠損、フッ素欠損などが存在していてもかまわない。
【００７７】
絶縁層（トンネルバリア）の厚さは、できるだけ薄い方がよいが、特に、その機能を実現するための決まった制限はない。但し、製造上、絶縁層の厚さは、１０ｎｍ以下に設定される。
【００７８】
２． 参考例２
次に、参考例１のデバイス構造に対して、ＴＭＲ素子に磁界を効率よく集中させるために提案されたデバイス構造について説明する。
【００７９】
図３乃至図６は、本発明の磁気ランダムアクセスメモリの例の前提となるデバイス構造を示している。なお、図３及び図５は、Ｙ方向の断面であり、図４は、図３のＴＭＲ素子部のＸ方向の断面であり、図６は、図５のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００８０】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ）が形成される素子領域となる。
【００８１】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００８２】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００８３】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【００８４】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８６】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【００８７】
磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００８８】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【００８９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００９０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００９１】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図３及び図４に示すように、導電性を有する材料から構成することができるし、また、図５及び図６に示すように、絶縁性を有する材料から構成することもできる。
【００９２】
磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００９３】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００９４】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２２６，２７が形成される。
【００９５】
この場合、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【００９６】
一方、データ選択線２４及びヨーク材２６，２７は、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【００９７】
３． 実施例１
図７乃至図１０は、本発明の磁気ランダムアクセスメモリの実施例１に関わるデバイス構造を示している。なお、図７及び図９は、Ｙ方向の断面であり、図８は、図７のＴＭＲ素子部のＸ方向の断面であり、図１０は、図９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００９８】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【００９９】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点に特徴を有する。
【０１００】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１０１】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１０２】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１０３】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１０４】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１０５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１０６】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１０７】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０１０８】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１０９】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１１０】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１１１】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１１２】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図７及び図８に示すように、導電性を有する材料から構成することができるし、また、図９及び図１０に示すように、絶縁性を有する材料から構成することもできる。
【０１１３】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１１４】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１１５】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０１１６】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１１７】
なお、本例では、データ選択線２４に対しては、その上面及び側面にヨーク材２６，２７を形成したが、これに限られず、以下のようにしても構わない。
【０１１８】
例えば、データ選択線２４に対しては、図１１乃至図１４に示すように、その上面のみにヨーク材２７を形成してもよいし、また、図１５乃至図１８に示すように、その側面のみにヨーク材２６を形成してもよい。
【０１１９】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１２０】
また、データ選択線２４及びヨーク材２６，２７については、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【０１２１】
４． 実施例２
図１９乃至図２２は、本発明の磁気ランダムアクセスメモリの実施例２に関わるデバイス構造を示している。なお、図１９及び図２１は、Ｙ方向の断面であり、図２０は、図１９のＴＭＲ素子部のＸ方向の断面であり、図２２は、図２１のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１２２】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【０１２３】
さらに、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０１２４】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１２５】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１２６】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１２７】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１２８】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１２９】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３０】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１３１】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１３２】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１３３】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１３４】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１３５】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図１９及び図２０に示すように、導電性を有する材料から構成することができるし、また、図２１及び図２２に示すように、絶縁性を有する材料から構成することもできる。
【０１３６】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０１３７】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１３８】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１３９】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０１４０】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１４１】
なお、本例では、書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂを形成したが、これに限られず、以下のようにしても構わない。
【０１４２】
例えば、書き込みワード線２０Ｂに対しては、図２３乃至図２６に示すように、その下面のみにヨーク材２５Ｂを形成してもよいし、また、図２７乃至図３０に示すように、その側面のみにヨーク材２５Ｂを形成してもよい。
【０１４３】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１４４】
また、データ選択線２４及びヨーク材２６，２７についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６，２７を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１４５】
５． 実施例３
図３１乃至図３４は、本発明の磁気ランダムアクセスメモリの実施例３に関わるデバイス構造を示している。なお、図３１及び図３３は、Ｙ方向の断面であり、図３２は、図３１のＴＭＲ素子部のＸ方向の断面であり、図３４は、図３３のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１４６】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【０１４７】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点、また、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０１４８】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１４９】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１５０】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１５１】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１５２】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１５３】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１５４】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１５５】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０１５６】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１５７】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１５８】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１５９】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１６０】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図３１及び図３２に示すように、導電性を有する材料から構成することができるし、また、図３３及び図３４に示すように、絶縁性を有する材料から構成することもできる。
【０１６１】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０１６２】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１６３】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１６４】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪み、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０１６５】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１６６】
なお、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１６７】
また、データ選択線２４及びヨーク材２６，２７についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６，２７を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１６８】
６． 実施例４
図３５乃至図３８は、本発明の磁気ランダムアクセスメモリの実施例４に関わるデバイス構造を示している。なお、図３５及び図３７は、Ｙ方向の断面であり、図３６は、図３５のＴＭＲ素子部のＸ方向の断面であり、図３８は、図３７のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１６９】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その上面及び側面をヨーク材２６，２７で覆った点にある。
【０１７０】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点に特徴を有する。
【０１７１】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１７２】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１７３】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１７４】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１７５】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１７６】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１７７】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、図３５及び図３６に示すように、導電性を有する材料から構成することができるし、また、図３７及び図３８に示すように、絶縁性を有する材料から構成することもできる。
【０１７８】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０１７９】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１８０】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１８１】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１８２】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１８３】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図３５及び図３６に示すように、導電性を有する材料から構成することができるし、また、図３７及び図３８に示すように、絶縁性を有する材料から構成することもできる。
【０１８４】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１８５】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１８６】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２６，２７が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０１８７】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０１８８】
なお、本例では、データ選択線２４に対しては、その上面及び側面にヨーク材２６，２７を形成したが、これに限られず、以下のようにしても構わない。
【０１８９】
例えば、データ選択線２４に対しては、図３９乃至図４２に示すように、その上面のみにヨーク材２７を形成してもよいし、また、図４３乃至図４６に示すように、その側面のみにヨーク材２６を形成してもよい。
【０１９０】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１９１】
また、データ選択線２４及びヨーク材２６，２７については、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【０１９２】
７． 実施例５
図４７乃至図５０は、本発明の磁気ランダムアクセスメモリの実施例５に関わるデバイス構造を示している。なお、図４７及び図４９は、Ｙ方向の断面であり、図４８は、図４７のＴＭＲ素子部のＸ方向の断面であり、図５０は、図４９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１９３】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その側面のみをヨーク材２６で覆った点にある。
【０１９４】
さらに、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０１９５】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１９６】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１９７】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１９８】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１９９】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２００】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２０１】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０２０２】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２０３】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０２０４】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０２０５】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０２０６】
本例のデバイス構造では、データ選択線２４の側面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６としては、図４７及び図４８に示すように、導電性を有する材料から構成することができるし、また、図４９及び図５０に示すように、絶縁性を有する材料から構成することもできる。
【０２０７】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０２０８】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２０９】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０２１０】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その側面のみにヨーク材２６が形成される。さらに、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０２１１】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０２１２】
なお、本例では、書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂを形成したが、これに限られず、以下のようにしても構わない。
【０２１３】
例えば、書き込みワード線２０Ｂに対しては、図５１乃至図５４に示すように、その下面のみにヨーク材２５Ｂを形成してもよいし、また、図５５乃至図５８に示すように、その側面のみにヨーク材２５Ｂを形成してもよい。
【０２１４】
また、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２１５】
また、データ選択線２４及びヨーク材２６についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２１６】
８． 実施例６
図５９乃至図６２は、本発明の磁気ランダムアクセスメモリの実施例６に関わるデバイス構造を示している。なお、図５９及び図６１は、Ｙ方向の断面であり、図６０は、図５９のＴＭＲ素子部のＸ方向の断面であり、図６２は、図６１のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０２１７】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関しては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関しては、その側面のみをヨーク材２６で覆った点にある。
【０２１８】
さらに、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ｂに関しては、書き込み線２０Ｂの上面よりも下部に窪んだ構造を有する点、また、ＴＭＲ素子２３の直上に配置されるデータ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んだ構造を有する点に特徴を有する。
【０２１９】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０２２０】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０２２１】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０２２２】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０２２３】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２２４】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０２２５】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、図５９及び図６０に示すように、導電性を有する材料から構成することができるし、また、図６１及び図６２に示すように、絶縁性を有する材料から構成することもできる。
【０２２６】
また、中間層２０Ａ及び書き込みワード線２０Ｂの側面に配置されるヨーク材２５Ａ，２５Ｂに関しては、中間層２０Ａ及び書き込みワード線２０Ｂの上面よりも下部に窪んでいる。つまり、ヨーク材２５Ａ，２５ＢがＴＭＲ素子２３に近付き過ぎることがないため、書き込みワード線２０ＢとＴＭＲ素子２３とが短絡する可能性を低くできる。
【０２２７】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２２８】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０２２９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０２３０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０２３１】
本例のデバイス構造では、データ選択線２４の側面は、高い透磁率を有する材料、即ち、ヨーク材２６により覆われている。ここで使用されるヨーク材２６としては、図５９及び図６０に示すように、導電性を有する材料から構成することができるし、また、図６１及び図６２に示すように、絶縁性を有する材料から構成することもできる。
【０２３２】
また、データ選択線２４の側面に配置されるヨーク材２６に関しては、データ選択線２４の下面よりも上部に窪んでいる。つまり、ヨーク材２６がＴＭＲ素子２３に近付き過ぎることがない。
【０２３３】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０２３４】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図９６に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０２３５】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その側面のみにヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その側面のみにヨーク材２６が形成される。さらに、書き込みワード線２０Ｂの側面のヨーク材２５Ｂについては、書き込みワード線２０Ｂの上面よりも下部に窪み、データ選択線２４の側面のヨーク材２６については、データ選択線２４の下面よりも上部に窪んでいる。
【０２３６】
従って、書き込みワード線２０Ｂ及びデータ選択線２４に流れる書き込み電流により発生する磁界を、効率よく、ＴＭＲ素子２３に印加することができる。
【０２３７】
なお、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２３８】
また、データ選択線２４及びヨーク材２６についても、ダマシンプロセスを採用して形成するのが好都合である。逆に言うと、データ選択線２４及びヨーク材２６を、ＲＩＥプロセスを採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０２３９】
９． 実施例７〜１２
次に、実施例４〜６に関わるデバイス構造の改良例としての実施例７〜１２について説明する。
【０２４０】
これら実施例７〜１２のデバイス構造の特徴は、ＴＭＲ素子を複数段に積み重ねた場合（実施例７〜１０）又は複数個のＴＭＲ素子を横方向に並べた場合（実施例１１，１２）に、複数のＴＭＲ素子で１つの書き込み線を共有し、かつ、その書き込み線の側面を高透磁率を有するヨーク材で覆った点にある。
【０２４１】
(1) 実施例７
図６３及び図６４は、本発明の磁気ランダムアクセスメモリの実施例７に関わるデバイス構造を示している。
【０２４２】
本例のデバイス構造では、半導体基板１１上に、２つのＴＭＲ素子２３が積み重ねられており、これら２つのＴＭＲ素子２３は、１つのデータ選択線（読み出し／書き込みビット線）２４を共有している。
【０２４３】
データ選択線２４は、２つのＴＭＲ素子の間に配置され、Ｙ方向に延びている。また、１つのＴＭＲ素子２３は、データ選択線２４の下面に接触し、他の１つのＴＭＲ素子２３は、データ選択線２４の上面に接触している。データ選択線２４の側面は、高透磁率を有するヨーク材２６により覆われている。
【０２４４】
ヨーク材２６は、データ選択線２４の上面よりも下部に窪み、かつ、データ選択線２４の下面よりも上部に窪んでいる。
【０２４５】
書き込み動作時には、データ選択線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２４６】
ＴＭＲ素子２３の直下又は直上には、Ｙ方向に直交するＸ方向に延びる書き込みワード線２０Ｂが配置される。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２４７】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２４８】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２４９】
なお、ヨーク材２５Ｂ，２６は、図６３に示すように、導電材から構成されていてもよいし、図６４に示すように、絶縁材から構成されていてもよい。
【０２５０】
(2) 実施例８
図６５及び図６６は、本発明の磁気ランダムアクセスメモリの実施例８に関わるデバイス構造を示している。
【０２５１】
本例のデバイス構造では、半導体基板１１上に、４つのＴＭＲ素子２３が積み重ねられている。これらＴＭＲ素子２３のうちの２つは、１つの書き込みワード線２０Ｂ、又は、１つのデータ選択線（読み出し／書き込みビット線）２４を共有している。
【０２５２】
データ選択線２４は、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に延びている。また、１つのＴＭＲ素子２３は、データ選択線２４の下面に接触し、他の１つのＴＭＲ素子２３は、データ選択線２４の上面に接触している。データ選択線２４の側面は、高透磁率を有するヨーク材２６により覆われている。
【０２５３】
ヨーク材２６は、データ選択線２４の上面よりも下部に窪み、かつ、データ選択線２４の下面よりも上部に窪んでいる。
【０２５４】
書き込み動作時には、データ選択線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２５５】
上段のデータ選択線２４の下面に接触しているＴＭＲ素子２３と下段のデータ選択線２４の上面に接触しているＴＭＲ素子２３との間には、Ｙ方向に直交するＸ方向に延びる１つの書き込みワード線２０Ｂが配置される。この書き込みワード線２０Ｂは、これら２つのＴＭＲ素子に共有される。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２５６】
また、上段のデータ選択線２４の上面に接触しているＴＭＲ素子２３の直上及び下段のデータ選択線２４の下面に接触しているＴＭＲ素子２３の直下には、それぞれ、Ｘ方向に延びる書き込みワード線２０Ｂが配置される。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２５７】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２５８】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２５９】
なお、ヨーク材２５Ｂ，２６は、図６５に示すように、導電材から構成されていてもよいし、図６６に示すように、絶縁材から構成されていてもよい。
【０２６０】
(3) 実施例９
図６７乃至図７０は、本発明の磁気ランダムアクセスメモリの実施例９に関わるデバイス構造を示している。
【０２６１】
本例のデバイス構造では、半導体基板１１上に、直列接続された４つのＴＭＲ素子２３が積み重ねられている。これら直列接続されたＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに接続され、他端は、読み出しビット線ＢＬに接続される。これらＴＭＲ素子２３のうちの２つは、１つの書き込みワード線２０Ｂ、又は、１つの書き込みビット線２４を共有している。
【０２６２】
書き込みビット線２４は、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に延びている。書き込みビット線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、書き込みビット線２４の上面よりも下部に窪み、かつ、書き込みビット線２４の下面よりも上部に窪んでいる。
【０２６３】
書き込み動作時には、書き込みビット線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２６４】
書き込みワード線２０Ｂは、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。また、書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直上に配置され、Ｘ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２６５】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２６６】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２６７】
なお、ヨーク材２５Ｂ，２６は、図６７及び図６８に示すように、導電材から構成されていてもよいし、図６９及び図７０に示すように、絶縁材から構成されていてもよい。
【０２６８】
(4) 実施例１０
図７１乃至図７４は、本発明の磁気ランダムアクセスメモリの実施例１０に関わるデバイス構造を示している。
【０２６９】
本例のデバイス構造では、半導体基板１１上に、並列接続された４つのＴＭＲ素子２３が積み重ねられている。これら並列接続されたＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに接続され、他端は、読み出しビット線ＢＬに接続される。これらＴＭＲ素子２３のうちの２つは、１つの書き込みワード線２０Ｂ、又は、１つの書き込みビット線２４を共有している。
【０２７０】
書き込みビット線２４は、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に延びている。書き込みビット線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、書き込みビット線２４の上面よりも下部に窪み、かつ、書き込みビット線２４の下面よりも上部に窪んでいる。
【０２７１】
書き込み動作時には、書き込みビット線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２７２】
書き込みワード線２０Ｂは、２つのＴＭＲ素子２３の間に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。また、書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直上に配置され、Ｘ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。
【０２７３】
ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪み、かつ、書き込みワード線２０Ｂの下面よりも上部に窪んでいる。
【０２７４】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２７５】
なお、ヨーク材２５Ｂ，２６は、図７１及び図７２に示すように、導電材から構成されていてもよいし、図７３及び図７４に示すように、絶縁材から構成されていてもよい。
【０２７６】
(5) 実施例１１
図７５及び図７６は、本発明の磁気ランダムアクセスメモリの実施例１１に関わるデバイス構造を示している。
【０２７７】
本例のデバイス構造では、半導体基板１１上において、横方向（半導体基板の表面に平行な方向）に複数（本例では、４つ）のＴＭＲ素子２３が配置されている。これらＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに共通に接続され、他端は、データ選択線（読み出し／書き込みビット線）２４に共通に接続される。これらＴＭＲ素子２３は、１つのデータ選択線（読み出し／書き込みビット線）２４を共有している。
【０２７８】
データ選択線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。データ選択線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、データ選択線２４の下面よりも上部に窪んでいる。書き込み動作時には、データ選択線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２７９】
書き込みワード線２０Ｂは、ＴＭＲ素子２３の直下に配置され、Ｙ方向に直交するＸ方向に延びている。書き込みワード線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０２８０】
書き込み動作時には、書き込みワード線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２８１】
なお、ヨーク材２５Ｂ，２６は、図７５に示すように、導電材から構成されていてもよいし、図７６に示すように、絶縁材から構成されていてもよい。
【０２８２】
(6) 実施例１２
図７７及び図７８は、本発明の磁気ランダムアクセスメモリの実施例１２に関わるデバイス構造を示している。
【０２８３】
本例のデバイス構造では、半導体基板１１上において、横方向（半導体基板の表面に平行な方向）に複数（本例では、４つ）のＴＭＲ素子２３が配置されている。これらＴＭＲ素子２３の一端は、読み出し選択スイッチＲＳＷに共通に接続され、他端は、それぞれ独立に、データ選択線（読み出しビット線／書き込みワード線）２０Ｂに接続される。
【０２８４】
これらＴＭＲ素子２３は、１つの書き込みビット線２４を共有している。書き込みビット線２４は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に延びている。書き込みビット線２４の側面は、高透磁率を有するヨーク材２６により覆われている。ヨーク材２６は、データ選択線２４の下面よりも上部に窪んでいる。書き込み動作時には、書き込みビット線２４に書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子２３に印加される。
【０２８５】
データ選択線２０Ｂは、ＴＭＲ素子２３の直下に配置され、Ｙ方向に直交するＸ方向に延びている。データ選択線２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂにより覆われている。ヨーク材２５Ｂは、書き込みワード線２０Ｂの上面よりも下部に窪んでいる。
【０２８６】
書き込み動作時には、データ選択線２０Ｂに書き込み電流が流れる。この書き込み電流により発生した磁界は、ヨーク材２５Ｂにより、効率よく、ＴＭＲ素子２３に印加される。
【０２８７】
なお、ヨーク材２５Ｂ，２６は、図７７に示すように、導電材から構成されていてもよいし、図７８に示すように、絶縁材から構成されていてもよい。
【０２８８】
１０． メモリセルアレイ構造
参考例１，２及び実施例１〜１２に関わるデバイス構造により実現されるメモリセルアレイ構造（回路構造）の例について説明する。
【０２８９】
図７９は、磁気ランダムアクセスメモリのメモリセルアレイ構造の主要部を示している。
【０２９０】
このセルアレイ構造は、ＴＭＲ素子の磁化容易軸がＹ方向を向いていることを前提とするため、書き込みワード線に流れる書き込み電流の向きが、書き込みデータに応じて変化する。
【０２９１】
制御信号φ１，φ３１，φ３２，φ３３は、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ３１，ＱＮ３２，ＱＮ３３のオン／オフを制御して、データ選択線（読み出し／書き込みビット線）ＢＬ１，ＢＬ２，ＢＬ３に電流を流すか否かを決定する。データ選択線ＢＬ１，ＢＬ２，ＢＬ３の一端（ＮチャネルＭＯＳトランジスタＱＮ１側）には、電流駆動電源４０が接続される。電流駆動電源４０は、データ選択線ＢＬ１，ＢＬ２，ＢＬ３の一端の電位をＶｙにする。
【０２９２】
ＮチャネルＭＯＳトランジスタＱＮ３１，ＱＮ３２，ＱＮ３３は、データ選択線ＢＬ１，ＢＬ２，ＢＬ３の他端と接地点Ｖｓｓとの間に接続される。
【０２９３】
書き込み動作時においては、制御信号φ１が“Ｈ”レベルとなり、かつ、制御信号φ３１，φ３２，φ３３のうちの１つが“Ｈ”レベルとなる。例えば、メモリセルＭＣ１のＴＭＲ素子に対してデータ書き込みを行う場合には、図８０のタイミングチャートに示すように、制御信号φ１，φ３１が“Ｈ”レベルとなるため、データ選択線ＢＬ１に電流が流れる。この時、制御信号φ４１，φ４２，φ４３は、“Ｌ”レベルとなっている。
【０２９４】
また、Ｖｘ１は、“１”−書き込みのための電流駆動電源電位であり、Ｖｘ２は、“０”−書き込みのための電流駆動電源電位である。
【０２９５】
例えば、“１”−書き込み時には、図８０に示すように、制御信号φ５，φ１１が“Ｈ”レベルになる。この時、制御信号φ６，φ１２は、“Ｌ”レベルとなっている。このため、書き込みワード線ＷＷＬ１には、左から右（電流駆動電源４１から接地点）に向かって電流が流れる。従って、データ選択線ＢＬ１と書き込みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ１のＴＭＲ素子に“１”−データが書き込まれる。
【０２９６】
また、“０”−書き込み時には、図８０に示すように、制御信号φ６，φ１１が“Ｈ”レベルになる。この時、制御信号φ５，φ１２は、“Ｌ”レベルとなっている。このため、書き込みワード線ＷＷＬ１には、右から左（接地点Ｖｓｓから電流駆動電源４２）に向かって電流が流れる。従って、データ選択線ＢＬ１と書き込みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ１のＴＭＲ素子に“０”−データが書き込まれる。
【０２９７】
このように、書き込み動作時において、制御信号φ１は、全てのデータ選択線に駆動電流を供給するために用いられ、制御信号φ３１，φ３２，φ３３は、駆動電流を流すデータ選択線を選択するために用いられる。なお、本例では、データ選択線に流れる駆動電流の向きは、一定である。制御信号φ５，φ６は、書き込みワード線に流れる電流の向き（書き込みデータに対応）を制御するために用いられ、制御信号φ１１，φ１２は、駆動電流を流す書き込みワード線を選択するために用いられる。
【０２９８】
本例では、説明を簡単にするため、３×２のメモリセルアレイを前提としている。書き込みワード線ＷＷＬ１，ＷＷＬ２とデータ選択線ＢＬ１，ＢＬ２，ＢＬ３の交点には、それぞれ、メモリセル（ＴＭＲ素子）が配置される。ここで、メモリセルＭＣ１に記憶されたデータを読み出すためには、制御信号φ２１，φ２２，φ４１，φ４２，φ４３を、以下のように制御する。
【０２９９】
即ち、読み出し動作時には、読み出しワード線ＲＷＬ１に与える制御信号φ２１を“Ｈ”レベルにし、読み出しワード線ＲＷＬ１に繋がるＮチャネルＭＯＳトランジスタをオン状態とする。この時、他の読み出しワード線ＲＷＬ２に与える制御信号φ２２は、“Ｌ”レベルとなっている。
【０３００】
また、制御信号φ４１を“Ｈ”レベルとし、他の制御信号φ４２，φ４３を“Ｌ”レベルとすると、読み出し電源４３から、メモリセルＭＣ１（ＮチャネルＭＯＳトランジスタ及びＴＭＲ素子）、データ選択線ＢＬ１、ＮチャネルＭＯＳトランジスタＱＮ４１及び検出抵抗Ｒｓを経由して、接地点に向かって、駆動電流が流れる。
【０３０１】
このため、検出抵抗Ｒｓの両端には、メモリセルＭＣ１のデータ値に応じた検出電圧Ｖｏが発生する。この検出電圧Ｖｏを、例えば、センスアンプＳ／Ａにより検出することにより、メモリセル（ＴＭＲ素子）のデータを読み出すことができる。
【０３０２】
１１． 製造方法
次に、参考例１，２及び実施例１〜１２に関わるデバイス構造のうち、主なものについて、その製造方法を詳細に説明する。
【０３０３】
(1) 実施例３に関わるデバイス構造の製造方法
まず、図８１に示すように、ＰＥＰ( Photo Engraving Process )法、ＣＶＤ( Chemical Vapour Deposition )法、ＣＭＰ( Chemical Mechanical Polishing )法などの周知の方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０３０４】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０３０５】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ( Reactive Ion Etching )法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。なお、ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０３０６】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０３０７】
スパッタ法により、絶縁層２８Ａ上及びコンタクトホールの内面上に、バリアメタル（例えば、Ｔａ(15nm)とＴａＮ（15nm）の積層）５１を形成する。続けて、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０３０８】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０３０９】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０３１０】
次に、図８２に示すように、ＣＶＤ法を用いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を形成する。スパッタ法を用いて、絶縁層２９上及び配線溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５を、約２０ｎｍの厚さで形成する。
【０３１１】
また、スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５４を形成する。続けて、スパッタ法を用いて、配線溝を完全に満たす導電材（例えば、アルミニウム、銅、又は、これらの合金(AlCu)など）２０を形成する。
【０３１２】
なお、導電材を銅（Ｃｕ）から構成する場合、この導電層は、例えば、まず、８０ｎｍ程度のＣｕシード層を形成した後に、メッキ法により、Ｃｕシード層上に、十分に厚い（例えば、約８００ｎｍ）Ｃｕ層を積み重ねる、という方法で形成することができる。
【０３１３】
この後、ＣＭＰにより、導電材２０及びバリアメタル５４を研磨すると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される（図８３を参照）。
【０３１４】
本例では、図８３に示すように、導電材２０Ａ，２０Ｂを配線溝内のみに残した後、図８２のヨーク材２５をエッチング又はＣＭＰ法により研磨する。ヨーク材２５Ａ，２５Ｂは、その上面が、絶縁層２９の上面（又は導電材２０Ａ，２０Ｂの上面）よりも下部に配置されるような条件で研磨される。このような工程を経ることにより、書き込みワード線２０Ｂの上面よりも下部に窪んだヨーク材２５Ｂが形成される。
【０３１５】
次に、図８３に示すように、ＣＶＤ法を用いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイアホールを形成する。スパッタ法により、絶縁層３０Ａ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａＮ(10nm)）５５を形成する。続けて、ＣＶＤ法により、絶縁層３０Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０３１６】
ここで、絶縁層３０Ａの厚さ（又はバイアプラグ２１の高さ）は、書き込みワード線２０ＢとＴＭＲ素子２３との距離を決定する。磁界の強さは、距離に反比例して減少していくため、ＴＭＲ素子を書き込みワード線２０Ｂにできるだけ近づけ、小さな駆動電流によりデータの書き換えが行えるようにすることが望ましい。よって、絶縁層３０Ａの厚さは、できるだけ薄くする。
【０３１７】
ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さで形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０３１８】
スパッタ法を用いて、ローカルインターコネクト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、ＩｒＭｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ（約１５ｎｍ）を、順次、形成する。この後、これら積層膜をパターニングし、ＴＭＲ素子２３を形成する。
【０３１９】
また、ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにする。
【０３２０】
次に、図８４に示すように、ＣＶＤ法を用いて、絶縁層３０Ｃ上に、絶縁層３１を形成する。ＰＥＰ法及びＲＩＥ法を用いて、ＴＭＲ素子２３上の絶縁層３１に配線溝を形成する。
【０３２１】
ＣＶＤ法及びＲＩＥ法を用いて、絶縁層３１の配線溝の側壁部に、絶縁層３１とは異なる絶縁層５０を形成する。この後、スパッタ法により、絶縁３１上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ(25nm)とＴｉＮ（25nm）の積層）５６を形成する。続けて、スパッタ法により、絶縁層３１上に、配線溝を完全に満たす導電材（例えば、ＡｌＣｕ(650nm)）を形成する。そして、ＣＭＰにより、導電材及びバリアメタル５６を研磨し、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０３２２】
次に、図８５に示すように、ＲＩＥ法などのエッチング方法を用いて、絶縁層５０のみを選択的にエッチングする。絶縁層５０は、データ選択線２４の下面近傍のみに残存させる。この後、ＣＶＤ法を用いて、絶縁層５０が除去された部分を満たすようなヨーク材（例えば、ＮｉＦｅ）２６を、約５０ｎｍの厚さで形成する。このヨーク材２６は、データ選択線２４上及び絶縁層３１上にも形成される。
【０３２３】
次に、図８６に示すように、ＰＥＰ法及びＲＩＥ法を用いて、ヨーク材２６をパターニングする。その結果、ヨーク材２６は、データ選択線２４の上面及び側面を覆い、かつ、データ選択線２４の下面よりも上部に窪んだ構造となる。
【０３２４】
以上の工程により、実施例３（図１５及び図１６）に関わる磁気ランダムアクセスメモリが完成する。
【０３２５】
なお、本例の製造方法では、金属配線２０Ａ，２０Ｂ，２４は、ダマシンプロセスにより形成されたが、例えば、ＲＩＥプロセスにより、金属配線２０Ａ，２０Ｂ，２４を形成することも可能である。
【０３２６】
また、本例の製造方法では、ヨーク材２５Ａ，２５Ｂを形成した後にバリアメタル５４を形成したが、これに代えて、例えば、バリアメタル５４を形成した後にヨーク材２５Ａ，２５Ｂを形成してもよい。
【０３２７】
(2) 実施例６に関わるデバイス構造の製造方法
まず、図８７に示すように、ＰＥＰ( Photo Engraving Process )法、ＣＶＤ( Chemical Vapour Deposition )法、ＣＭＰ( Chemical Mechanical Polishing )法などの周知の方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０３２８】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０３２９】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ( Reactive Ion Etching )法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。なお、ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０３３０】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０３３１】
スパッタ法により、絶縁層２８Ａ上及びコンタクトホールの内面上に、バリアメタル（例えば、Ｔａ(15nm)とＴａＮ（15nm）の積層）５１を形成する。続けて、絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により、導電材及びバリアメタル５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０３３２】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上及び配線溝の内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５２を形成する。続けて、スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより、導電材及びバリアメタル５２を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０３３３】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５３を形成する。続けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５３を研磨し、バイアプラグ１９を形成する。
【０３３４】
次に、図８８に示すように、ＣＶＤ法を用いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を形成する。スパッタ法を用いて、絶縁層２９上及び配線溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５Ａ，２５Ｂを、約２０ｎｍの厚さで形成する。この後、ＲＩＥ法を用いて、ヨーク材２５Ａ，２５Ｂをエッチングすると、このヨーク材２５Ａ，２５Ｂは、配線溝の側壁部のみに残存する。
【０３３５】
スパッタ法により、絶縁層２９上及び配線溝の内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５４を形成する。続けて、スパッタ法を用いて、絶縁層２９上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）２０を形成する。この後、ＣＭＰにより、導電材２０及びバリアメタル５４を研磨すると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される（図８９を参照）。
【０３３６】
ここで、本例では、図８９に示すように、導電材２０Ａ，２０Ｂを配線溝内のみに残した後、ヨーク材２５Ａ，２５Ｂをエッチング又はＣＭＰ法により研磨する。ヨーク材２５Ａ，２５Ｂは、その上面が、絶縁層２９の上面（又は導電材２０Ａ，２０Ｂの上面）よりも下部に配置されるような条件で研磨される。このような工程を経ることにより、書き込みワード線２０Ｂの上面よりも下部に窪んだヨーク材２５Ｂが形成される。
【０３３７】
次に、図８９に示すように、ＣＶＤ法を用いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイアホールを形成する。スパッタ法により、絶縁層３０Ａ上及びバイアホールの内面上に、バリアメタル（例えば、ＴａとＴａＮの積層）５５を形成する。続けて、ＣＶＤ法により、絶縁層３０Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により、導電材及びバリアメタル５５を研磨し、バイアプラグ２１を形成する。
【０３３８】
ここで、絶縁層３０Ａの厚さ（又はバイアプラグ２１の高さ）は、書き込みワード線２０ＢとＴＭＲ素子２３との距離を決定する。磁界の強さは、距離に反比例して減少していくため、ＴＭＲ素子を書き込みワード線２０Ｂにできるだけ近づけ、小さな駆動電流によりデータの書き換えが行えるようにすることが望ましい。よって、絶縁層３０Ａの厚さは、できるだけ薄くする。
【０３３９】
ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電材（例えば、Ｔａなどの金属膜）を形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０３４０】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、ＩｒＭｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ（約１５ｎｍ）を、順次、形成する。この後、これら積層膜をパターニングし、ＴＭＲ素子２３を形成する。
【０３４１】
また、ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにする。
【０３４２】
次に、図９０に示すように、ＣＶＤ法を用いて、絶縁層３０Ｃ上に、絶縁層３１を形成する。ＰＥＰ法及びＲＩＥ法を用いて、ＴＭＲ素子２３上の絶縁層３１に配線溝を形成する。
【０３４３】
ＣＶＤ法及びＲＩＥ法を用いて、絶縁層３１の配線溝の側壁部に、絶縁層３１とは異なる絶縁層５０を形成する。この後、スパッタ法により、絶縁層３１上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ(25nm)とＴｉＮ（25nm）の積層）５６を形成する。続けて、スパッタ法により、絶縁層３１上に、配線溝を完全に満たす導電材（例えば、ＡｌＣｕ(650nm)）を形成する。そして、ＣＭＰにより、導電材及びバリアメタル５６を研磨し、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０３４４】
次に、図９１に示すように、ＲＩＥ法などのエッチング方法を用いて、絶縁層５０のみを選択的にエッチングする。絶縁層５０は、データ選択線２４の下面近傍のみに残存させる。この後、ＣＶＤ法を用いて、絶縁層５０が除去された部分を満たすようなヨーク材２６を形成する。このヨーク材２６は、データ選択線２４上及び絶縁層３１上にも形成される。
【０３４５】
次に、図９２に示すように、ＣＭＰ法又はＲＩＥ法を用いて、ヨーク材２６をエッチングする。その結果、データ選択線２４上及び絶縁層３１上のヨーク材２６は、除去され、ヨーク材２６は、データ選択線２４の側面のみを覆い、かつ、データ選択線２４の下面よりも上部に窪んだ構造となる。
【０３４６】
以上の工程により、実施例６（図５９及び図６０）に関わる磁気ランダムアクセスメモリが完成する。
【０３４７】
なお、本例の製造方法では、金属配線２０Ａ，２０Ｂ，２４は、ダマシンプロセスにより形成されたが、例えば、ＲＩＥプロセスにより、金属配線２０Ａ，２０Ｂ，２４を形成することも可能である。
【０３４８】
また、本例の製造方法では、ヨーク材２５Ａ，２５Ｂを形成した後にバリアメタル５４を形成したが、これに代えて、例えば、バリアメタル５４を形成した後にヨーク材２５Ａ，２５Ｂを形成してもよい。
【０３４９】
ところで、データ選択線２４の側面を覆うヨーク材２６については、以下に示すような方法で形成することもできる。
【０３５０】
まず、図９３に示すように、ＣＶＤ法を用いて、絶縁層３０Ｃ上に、絶縁層３１を形成する。ＰＥＰ法及びＲＩＥ法を用いて、ＴＭＲ素子２３上の絶縁層３１に配線溝を形成する。この後、スパッタ法により、絶縁層３１上及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ(25nm)とＴｉＮ（25nm）の積層）５６を形成する。続けて、スパッタ法により、絶縁層３１上に、配線溝を完全に満たす導電材（例えば、ＡｌＣｕ(650nm)）を形成する。そして、ＣＭＰにより、導電材及びバリアメタル５６を研磨し、データ選択線（読み出し／書き込みビット線）２４を形成する。
【０３５１】
次に、図９４に示すように、ＲＩＥ法などのエッチング方法を用いて、絶縁層３１のみを選択的にエッチングする。絶縁層３１は、データ選択線２４の下面近傍のみに残存させる。
【０３５２】
次に、図９５に示すように、ＣＶＤ法を用いて、絶縁層３１上並びにデータ選択線２４の側面上及び上面上に、ヨーク材（例えば、ＮｉＦｅ）２６を、約５０ｎｍの厚さで形成する。そして、ＲＩＥ法により、このヨーク材２６をエッチングすると、データ選択線２４上及び絶縁層３１上のヨーク材２６は、除去され、ヨーク材２６は、データ選択線２４の側面のみを覆い、かつ、データ選択線２４の下面よりも上部に窪んだ構造となる。
【０３５３】
以上の工程により、実施例６（図５９及び図６０）に関わる磁気ランダムアクセスメモリが完成する。
【０３５４】
１２． その他
参考例１，２及び実施例１−６並びに製造方法の説明においては、１つのＴＭＲ素子と１つの読み出し選択スイッチ（ＭＯＳトランジスタ）によりメモリセルが構成され、書き込みワード線とデータ選択線（読み出し／書き込みビット線）を有する磁気ランダムアクセスメモリを例に説明した。
【０３５５】
しかし、本発明は、当然に、このようなセルアレイ構造の磁気ランダムアクセスメモリに限定されるものではなく、例えば、実施例７−１２にも示したように、それらのデバイス構造も含めて、全ての磁気ランダムアクセスメモリに適用可能である。
【０３５６】
例えば、読み出し選択スイッチを有しない磁気ランダムアクセスメモリ、読み出しビット線と書き込みビットを別々に設けた磁気ランダムアクセスメモリ、１つのＴＭＲ素子に複数ビットを記憶させるようにした磁気ランダムアクセスメモリなどにも適用できる。
【０３５７】
【発明の効果】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、書き込みワード線及び書き込みビット線の表面の一部に、高透磁率を有するヨーク材を設け、かつ、そのヨーク材をＴＭＲ素子側に対し反対側に窪ませたことにより、書き込みワード線とＴＭＲ素子との短絡の可能性を低くでき、書き込み動作時、合成磁界を、効率よく、ＴＭＲ素子に作用させることができる。
【図面の簡単な説明】
【図１】本発明の磁気ランダムアクセスメモリの参考例１を示す断面図。
【図２】本発明の磁気ランダムアクセスメモリの参考例１を示す断面図。
【図３】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図４】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図５】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図６】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図７】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図８】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図９】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図１０】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図１１】実施例１の変形例を示す断面図。
【図１２】実施例１の変形例を示す断面図。
【図１３】実施例１の変形例を示す断面図。
【図１４】実施例１の変形例を示す断面図。
【図１５】実施例１の変形例を示す断面図。
【図１６】実施例１の変形例を示す断面図。
【図１７】実施例１の変形例を示す断面図。
【図１８】実施例１の変形例を示す断面図。
【図１９】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２０】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２１】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２２】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２３】実施例２の変形例を示す断面図。
【図２４】実施例２の変形例を示す断面図。
【図２５】実施例２の変形例を示す断面図。
【図２６】実施例２の変形例を示す断面図。
【図２７】実施例２の変形例を示す断面図。
【図２８】実施例２の変形例を示す断面図。
【図２９】実施例２の変形例を示す断面図。
【図３０】実施例２の変形例を示す断面図。
【図３１】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３２】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３３】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３４】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３５】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３６】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３７】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３８】本発明の磁気ランダムアクセスメモリの実施例４を示す断面図。
【図３９】実施例４の変形例を示す断面図。
【図４０】実施例４の変形例を示す断面図。
【図４１】実施例４の変形例を示す断面図。
【図４２】実施例４の変形例を示す断面図。
【図４３】実施例４の変形例を示す断面図。
【図４４】実施例４の変形例を示す断面図。
【図４５】実施例４の変形例を示す断面図。
【図４６】実施例４の変形例を示す断面図。
【図４７】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図４８】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図４９】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図５０】本発明の磁気ランダムアクセスメモリの実施例５を示す断面図。
【図５１】実施例５の変形例を示す断面図。
【図５２】実施例５の変形例を示す断面図。
【図５３】実施例５の変形例を示す断面図。
【図５４】実施例５の変形例を示す断面図。
【図５５】実施例５の変形例を示す断面図。
【図５６】実施例５の変形例を示す断面図。
【図５７】実施例５の変形例を示す断面図。
【図５８】実施例５の変形例を示す断面図。
【図５９】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６０】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６１】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６２】本発明の磁気ランダムアクセスメモリの実施例６を示す断面図。
【図６３】本発明の磁気ランダムアクセスメモリの実施例７を示す断面図。
【図６４】本発明の磁気ランダムアクセスメモリの実施例７を示す断面図。
【図６５】本発明の磁気ランダムアクセスメモリの実施例８を示す断面図。
【図６６】本発明の磁気ランダムアクセスメモリの実施例８を示す断面図。
【図６７】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図６８】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図６９】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図７０】本発明の磁気ランダムアクセスメモリの実施例９を示す断面図。
【図７１】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７２】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７３】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７４】本発明の磁気ランダムアクセスメモリの実施例１０を示す断面図。
【図７５】本発明の磁気ランダムアクセスメモリの実施例１１を示す断面図。
【図７６】本発明の磁気ランダムアクセスメモリの実施例１１を示す断面図。
【図７７】本発明の磁気ランダムアクセスメモリの実施例１２を示す断面図。
【図７８】本発明の磁気ランダムアクセスメモリの実施例１２を示す断面図。
【図７９】本発明の磁気ランダムアクセスメモリのセルアレイの構造例を示す回路図。
【図８０】図７９のセルアレイの動作波形を示す図。
【図８１】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８２】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８３】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８４】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８５】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８６】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図８７】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図８８】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図８９】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９０】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９１】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９２】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９３】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９４】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９５】実施例６のデバイス構造の製造方法の一工程を示す断面図。
【図９６】ＴＭＲ素子の構造例を示す図。
【図９７】ＴＭＲ素子の２つの状態を示す図。
【図９８】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図９９】ＴＭＲ曲線を示す図。
【図１００】アステロイド曲線を示す図。
【符号の説明】
１１ ：半導体基板、
１２ ：素子分離絶縁層、
１３ ：ゲート絶縁層、
１４ ：ゲート電極（読み出しワード線）、
１５ ：側壁絶縁層、
１６−Ｓ ：ソース領域、
１６−Ｄ ：ドレイン領域、
１７Ａ，１７Ｂ ：コンタクトプラグ、
１８Ａ，２０Ａ ：中間層、
１８Ｂ ：ソース線（読み出しワード線）、
１９，２１ ：バイアプラグ、
２０Ｂ ：書き込みワード線、
２２ ：下部電極、
２３ ：ＴＭＲ素子、
２４ ：データ選択線（読み出し／書き込みビット線）、
２５，２５Ａ，２５Ｂ，２６，２７ ：ヨーク材、
２８Ａ〜２８Ｃ，２９，３０Ａ〜３０Ｃ，３１，５０ ：絶縁層、
４０，４１，４２ ：電流駆動電源、
４３ ：読み出し電源、
４４ ：検出回路。
Claims (33)
- 半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の側面を覆い、前記第１書き込み線の上面よりも下部に窪んでいる第１ヨーク材とを具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記第１ヨーク材は、前記第１書き込み線の側面のみを覆っていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第１ヨーク材は、前記第１書き込み線の下面を覆っていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第２書き込み線の表面の一部を覆う第２ヨーク材をさらに具備することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第２ヨーク材は、前記第２書き込み線の上面及び側面を覆っていることを特徴とする請求項４記載の磁気ランダムアクセスメモリ。
- 前記第２ヨーク材は、前記第２書き込み線の上面のみを覆っていることを特徴とする請求項４記載の磁気ランダムアクセスメモリ。
- 前記第２ヨーク材は、前記第２書き込み線の側面のみを覆っていることを特徴とする請求項４記載の磁気ランダムアクセスメモリ。
- 前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の側面を覆い、前記第２書き込み線の下面よりも上部に窪んでいる第１ヨーク材とを具備し、前記第１ヨーク材は、前記第２書き込み線の側面のみを覆っていることを特徴とする磁気ランダムアクセスメモリ。
- 前記第１書き込み線の表面の一部を覆う第２ヨーク材をさらに具備することを特徴とする請求項９記載の磁気ランダムアクセスメモリ。
- 前記第２ヨーク材は、前記第１書き込み線の下面及び側面を覆っていることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。
- 前記第２ヨーク材は、前記第１書き込み線の下面のみを覆っていることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。
- 前記第２ヨーク材は、前記第１書き込み線の側面のみを覆っていることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。
- 前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能することを特徴とする請求項９記載の磁気ランダムアクセスメモリ。
- 半導体基板の上部に積み重ねられ、磁気抵抗効果を利用してデータを記憶する第１及び第２メモリセルと、前記第１及び第２メモリセルの間に配置され、第１方向に延びる第１書き込み線と、前記第１書き込み線の側面のみを覆い、前記第１書き込み線の上面よりも下部に窪み、前記第１書き込み線の下面よりも上部に窪んでいる第１ヨーク材とを具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記第２メモリセルは、前記第１メモリセルよりも上に配置されることを特徴とする請求項１５記載の磁気ランダムアクセスメモリ。
- 前記第１メモリセルの直下に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２メモリセルの直上に配置され、前記第２方向に延びる第３書き込み線とをさらに具備することを特徴とする請求項１６記載の磁気ランダムアクセスメモリ。
- 前記第２書き込み線の側面のみを覆い、前記第２書き込み線の上面よりも下部に窪んでいる第２ヨーク材と、前記第３書き込み線の側面のみを覆い、前記第３書き込み線の下面よりも上部に窪んでいる第３ヨーク材とをさらに具備することを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
- 前記第１書き込み線は、前記第１及び第２メモリセルから離れていることを特徴とする請求項１５記載の磁気ランダムアクセスメモリ。
- 前記第１書き込み線は、前記第１及び第２メモリセルに接触していることを特徴とする請求項１５記載の磁気ランダムアクセスメモリ。
- 半導体基板の上部において前記半導体基板の表面に平行な方向に並んで配置され、磁気抵抗効果を利用してデータを記憶する複数のメモリセルと、前記複数のメモリセルに共有され、第１方向に延びる第１書き込み線と、前記複数のメモリセルに個別に設けられ、前記第１方向に交差する第２方向に延びる複数の第２書き込み線と、前記第１書き込み線の側面のみを覆い、前記第１書き込み線の前記複数のメモリセル側の面よりも前記複数のメモリセル側に対し反対側に窪んでいる第１ヨーク材と、前記複数の第２書き込み線の側面のみを覆い、前記第２書き込み線の前記複数のメモリセル側の面よりも前記複数のメモリセル側に対し反対側に窪んでいる第２ヨーク材とを具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記第１書き込み線は、前記複数のメモリセルの直上に配置され、前記複数のメモリセルの一端に接触していることを特徴とする請求項２１記載の磁気ランダムアクセスメモリ。
- 前記複数のメモリセルの他端は、共通接続されていることを特徴とする請求項２２記載の磁気ランダムアクセスメモリ。
- 前記複数の第２書き込み線は、前記複数のメモリセルの直下に配置され、前記複数のメモリセルから離れていることを特徴とする請求項２１記載の磁気ランダムアクセスメモリ。
- 前記第１書き込み線は、前記複数のメモリセルの直上に配置され、前記複数のメモリセルから離れていることを特徴とする請求項２１記載の磁気ランダムアクセスメモリ。
- 前記複数の第２書き込み線は、前記複数のメモリセルの直下に配置され、前記複数のメモリセルの一端に接触していることを特徴とする請求項２１記載の磁気ランダムアクセスメモリ。
- 前記複数のメモリセルの他端は、共通接続されていることを特徴とする請求項２６記載の磁気ランダムアクセスメモリ。
- 半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記配線溝の底部及び側壁部にヨーク材を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記ヨーク材の一部をエッチングして前記ヨーク材を前記書き込み線の上面よりも下部に窪ませる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
- 前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＣＭＰ法により、前記配線溝の底部及び側壁部に残存させられることを特徴とする請求項２８記載の磁気ランダムアクセスメモリの製造方法。
- 前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられることを特徴とする請求項２８記載の磁気ランダムアクセスメモリの製造方法。
- 半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記配線溝の側壁部のみにヨーク材を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記ヨーク材の一部をエッチングして前記ヨーク材を前記書き込み線の上面よりも下部に窪ませる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
- 前記ヨーク材は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＲＩＥ法により、前記配線溝の側壁部のみに残存させられることを特徴とする請求項３１記載の磁気ランダムアクセスメモリの製造方法。
- 前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられることを特徴とする請求項３１記載の磁気ランダムアクセスメモリの製造方法。
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