JP3980990B2 - 磁気メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（以下、ＭＲＡＭとも云う）とは、情報を記憶するメモリセルに磁気抵抗効果を有する磁気抵抗効果素子を用いたメモリ装置であって、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。磁気抵抗効果とは、強磁性体に磁場を印加すると強磁性体の磁化の向きに応じて電気抵抗が変化する現象である。磁気抵抗効果素子を構成する強磁性体の磁化の向きを情報の記録に用い、磁化の向きに対応する電気抵抗の大小で情報を読み出すことによりメモリ装置として動作させることができる。
【０００３】
近年、２つの強磁性層の間にトンネルバリア層と呼ばれる絶縁層を挿入したサンドイッチ構造を含む強磁性トンネル接合において、トンネル磁気抵抗効果（以下、ＴＭＲ効果とも云う）により２０％以上の磁気抵抗変化率（ＭＲ比）が得られるようになったことをきっかけとして、トンネル磁気効果を利用した強磁性トンネル接合磁気抵抗効果素子（以下、ＴＭＲ素子とも云う）を用いたＭＲＡＭが期待と注目を集めている。
【０００４】
ＭＲＡＭのメモリセルにＴＭＲ素子を用いる場合、トンネルバリア層を挟む二つの強磁性層のうち、一方の強磁性層を磁化の向きが変化しないように固定した磁化固着層（または基準層とも云う）とし、もう一方の強磁性層を外部磁界に応じて磁化の向きが反転する磁化自由層（または記憶層とも云う）とする。基準層と記憶層の磁化の向きが平行な状態と反平行な状態を２進情報の “０”と“１”に対応付けることで情報を記憶することができる。記録情報の書き込みは、ＴＭＲ素子近傍に設けられた書き込み配線に電流を流して発生する誘導磁場により記憶層の磁化の向きを反転させることにより行う。
【０００５】
従来のＭＲＡＭでは、書き込みに要する電流が大きいことが、普及を妨げており、書き込み電流低減が重要な課題であった。また、記録情報の読み出しは、ＴＭＲ効果による抵抗変化分を検出することにより行う。従って記憶層にはＴＭＲ効果による抵抗変化率（ＭＲ比）が大きく、磁化反転に必要な磁場すなわちスイッチング磁場が小さいほうが好ましい。
【０００６】
一方、基準層の磁化は反転しにくくなるように磁化の向きを固定することが必要であり、そのためには、強磁性層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられ、このような構造はスピンバルブ型構造と呼ばれている。この構造において基準層の磁化の向きは磁場を印加しながら熱処理すること（磁化固着アニール）により決定される。
【０００７】
上述したように、図１５（ａ）に示すように、ＴＭＲ素子３の記憶層３ｃの磁化反転は、書き込み配線８０に流した電流による誘導磁場を用いるため、記憶層３ｃのスイッチング磁場が大きいと書き込み配線に流す電流が大きくなり、消費電力が大きくなるという問題がある。これを解決するために、図１５（ｂ）に示すように書き込み配線８０を軟磁性材料８２で被覆し、書き込み配線８０から発生した誘導磁場をＴＭＲ素子３の近傍で強めるというヨーク付き配線が提案されている。なお、図１５（ａ）、（ｂ）において、ＴＭＲ素子３は、基準層３ａ、トンネル絶縁層３ｂ、および記憶層３ｃから構成されている。
【０００８】
書き込み配線の周囲に高透磁率材料からなる薄膜（ヨーク）を設けたＭＲＡＭが提案されている（例えば、特許文献１、および特許文献２参照）。
【０００９】
【特許文献１】
米国特許第５，６５９，４９９号明細書
【特許文献２】
特開２００２−１１０９３８号公報
【００１０】
【発明が解決しようとする課題】
書き込み配線としてヨーク付きを用いた場合の問題点を、書き込みに使うビット線にはＴＭＲ素子を構成する基準層および記憶層の磁化容易軸方向に磁場をかける電流を流し、ワード線にはＴＭＲ素子を構成する基準層および記憶層の磁化困難軸方向に磁場をかける電流を流す場合を例にとって説明する。
【００１１】
一般に、ＭＲＡＭにおいては、ビット線がひとつのカラムに共通であるため、書き込みビット線ＢＬの周囲に形成したヨーク８２には、図１６の矢印９０に示した方向、すなわち、書き込み電流が流れる方向に一軸磁気異方性を付与するよう、磁場中でアニールすることが行われている。仮に、ヨーク８２に図１６の矢印９２の方向、すなわち書き込み電流が流れる方向と直交する方向に一軸磁気異方性の成分が有り、この方向に残留磁化が残っている場合に、あるメモリセルに情報“１”を記憶させようとして書き込み電流をビット線ＢＬに流すと、同じビット線ＢＬ上の、情報“０”を記憶させた他のメモリセルには“１”の方向に磁場が掛り、記憶状態が不安定になってしまう。従って図１６の矢印９０に示した方向に一軸磁気異方性を付与するよう、磁場中アニールが必要となる。
【００１２】
しかしながら、この矢印９０に示した方向はＴＭＲ素子３に一軸磁気異方性を付与する方向（磁化容易軸方向）と直交するため、両者を両立する作製は非常に困難である。ヨーク８２の一軸磁気異方性とＴＭＲ素子３の一軸磁気異方性が直交するように製作した場合には、ビット線ＢＬのヨーク８２には磁化容易軸の乱れや図１６の矢印９２の方向に残留磁化が発生し、記憶状態が不安定になるとともに他のメモリセルの記録ビットを反転させるという問題があった。なお、書き込みワード線のヨークには、ＴＭＲ素子と同じ方向に一軸磁気異方性が付与される。
【００１３】
また、従来のＭＲＡＭでは、ビット線電流による磁場とワード線電流による磁場との合成磁場で記憶層の磁化を反転させることが行われている。その結果、あるメモリセルに記録する際は、上記メモリセルと同じビット線上の他のメモリセルと同じワード線上の他のメモリセルがhalf selectionの状態になる。half selectionの状態にあるメモリセルに誤書き込みが起きないためには、メモリセル毎のスイッチング磁場のばらつきを非常に抑制することが必要である。
【００１４】
本発明は、上記事情を考慮してなされたものであって、書き込みの際に誤書き込みを防止することができ、メモリセルの記憶状態が安定化することのできる磁気メモリを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の一態様による磁気メモリは、磁気抵抗効果素子と、ビット線から枝分かれし前記磁気抵抗効果素子に書き込み電流を流すセルビット線と、このセルビット線に設けられ、前記磁気抵抗効果素子と同じ磁化容易軸方向を有するヨークと、前記セルビット線にソース・ドレインの一方が接続する書き込み選択トランジスタとを、それぞれ有するメモリセルを備えたことを特徴とする。
【００１６】
なお、前記磁気抵抗効果素子と同じ磁化容易軸方向を有するとは、ヨークの少なくとも一部分が磁気抵抗効果素子と同じ磁化容易軸方向を有していることを意味する。
【００１７】
なお、前記セルビット線は、前記磁気抵抗効果素子の一端と電気的に接続される第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ前記書き込み選択トランジスタのソース・ドレインの一方に接続される第２配線部とを有しており、前記第１および第２配線部に前記ヨークが設けられていることが好ましい。
【００１８】
なお、前記磁気抵抗効果素子の他端には書き込み電流が流れるワード線が電気的に接続されていても良い。
【００１９】
なお、前記磁気抵抗効果素子の一端には読み出し用のワード線が電気的に接続され、前記セルビット線は、前記ビット線から枝分かれした第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続される第２配線部と、一端が前記第２配線部の他端に接続され、他端が前記書き込み選択トランジスタのソース・ドレインの一方に接続され、前記磁気抵抗効果素子を挟んで前記第１配線部と略平行に設けられる部分を有する第３配線部とを有し、前記磁気抵抗効果素子の他端は前記第１配線部または第３配線部の一方に電気的に接続され、前記第１および第２配線部に前記ヨークが設けられ、前記第３配線部には前記磁気抵抗効果素子と同じ磁化容易軸方向を有する第２ヨークが設けられていても良い。
【００２０】
なお、前記メモリセルは、前記磁気抵抗効果素子の他端に引き出し電極を介してソース・ドレインの一方が接続される読み出し選択トランジスタを備えていても良い。
【００２１】
なお、前記引き出し電極の前記磁気抵抗効果素子と反対側に絶縁膜を介して書き込み電流が流れるワード線が形成されていても良い。
【００２２】
【発明の実施の形態】
本発明の実施形態について図面を参照して説明する。
【００２３】
（第１実施形態）
本発明の第１実施形態による磁気メモリのメモリセルの構成を図１に示し、メモリセルアレイの構成を図２に示す。この実施形態による磁気メモリのメモリセル２は、ＴＭＲ素子３と、セルビット線６と、ヨーク８と、読み出し選択トランジスタ１７と、書き込み選択トランジスタ１９とを備えている。
【００２４】
ＴＭＲ素子３は、下部電極層、下地層、反強磁性層、強磁性層（基準層）、トンネル絶縁層、強磁性層（記憶層）、上部電極を備えている。セルビット線６は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３の上部電極と電気的に接続される第１配線部６ａと、この第１配線部６ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部６ｂとを有している。第１配線部６ａは、共用ビット線ＢＬとほぼ平行な部分を有し、ＴＭＲ素子３の磁化容易軸方向と所定の角度をなす方向に電流が流れるように設けられる。第２配線部６ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００２５】
ヨーク８は、ＴＭＲ素子３が設けられた側とは反対側の第１配線部６ａ上に形成されている。そして、このヨーク８は磁化容易軸方向が、図１に示すように、ＴＭＲ素子３の磁化容易軸方向と同じ方向を少なくとも一部分が有するように形成されている。
【００２６】
また、ＴＭＲ素子３の下部電極は引き出し電極１４および接続プラグ１５を介して読み出し選択トランジスタ１７のソースおよびドレインの一方に接続される。なお、ＴＭＲ素子３の下部電極は引き出し電極１４を兼用していても良い。
【００２７】
読み出し選択トランジスタ１７は、ソースおよびドレインの他方が接続プラグ１８を介して接地電源に接続され、ゲートが読み出し選択ワード線ＲＷＬを兼ねている。また、書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられるコモン線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００２８】
次に、本実施形態による磁気メモリの書き込み動作および読み出し動作を、図２を参照して説明する。ロウがｉ（ｉ＝１，・・・）番目で書き込み選択ワード線ＷＷＬｉおよび読み出し選択ワード線ＲＷＬｉに接続され、カラムがｊ（ｊ＝１，・・・）番目で共用ビット線ＢＬｊに接続されたメモリセル２が選択された場合を考える。上記選択されたメモリセル２にビットデータを書き込む場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル２を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３１ｉがＯＮされて書き込み選択ワード線ＷＷＬｉが選択されるとともにカラムデコーダ４５によってカラム選択トランジスタ３５ｊがＯＮされて共用ビット線ＢＬｊが選択される。このとき、カラム選択トランジスタ３７ｊはＯＮされずＯＦＦ状態となっている。またロウ選択トランジスタ３２ｉもＯＦＦ状態となっている。カラム選択トランジスタ３５ｊがＯＮすることにより共用ビット線ＢＬｊに書き込み電流が流れる。そして、ロウ選択トランジスタ３１ｉがＯＮすることにより電位Ｖｂが書き込み選択トランジスタ１９のゲートに印加され、書き込み選択トランジスタ１９がＯＮする。このとき、カラム選択トランジスタ３５ｊもＯＮしているので、書き込み電流は共用ビット線ＢＬｊから、選択されたメモリセル２のセルビット線６に流れる。このとき、共用ビット線ＢＬｊに接続されているが選択されない他のメモリセルのセルビット線６には書き込み電流は流れない。選択されたメモリセル２のセルビット線６に流れる書き込み電流によって誘導された電流磁場はヨーク８によって強められ、選択されたメモリセル２を構成するＴＭＲ素子３の記憶層の磁化を反転させる。
【００２９】
書き込み電流の流し方について説明する。通常のＭＲＡＭにおいては、図１０に示すように、書き込み配線、例えば書き込みビット線ＢＬの一端にドライバと呼ばれるトランジスタ７２を設け、もう一端にシンカーと呼ばれるトランジスタ７４を設けて、電流を流す。書き込みビット線ＢＬには、“０”を記録する場合と“１”を記録する場合で２方向に電流を流す。したがってドライバ７２とシンカー７４を２組設ける必要がある。本実施形態では、共用ビット線ＢＬからセルビット線６に分岐して書き込み電流を流す。この書き込み電流を流すための書き込み電流駆動回路の概略の構成を図１１に示す。図１１では２組のドライバ７２ａ、７２ｂとシンカー７４ａ、７４ｂが設けられている。各メモリセルの書き込み選択トランジスタ１９には、２方向の電流が流れる。コモン線２０の電位を「Ｌ」レベル(例えば０Ｖ)にするか「Ｈ」レベル(例えば１．５Ｖ)にするかによって電流方向が変わる。例えば、カラムがｊ（＝１，・・・）番目のメモリセル２にデータ“１”を書き込む場合には、カラム選択信号ＣＳＬ１ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ０ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ａとシンカー７４ｂがＯＮし、ドライバ７２ｂとシンカー７４ａがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ１からドライバ７２ａ、共用ビット線ＢＬ、セルビット線６、書き込み選択トランジスタ１９、コモン線２０、およびシンカー７４ｂを流れる。カラムがｊ（＝１，・・・）番目のメモリセル２にデータ“０”を書き込む場合には、カラム選択信号ＣＳＬ０ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ１ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ｂとシンカー７４ａがＯＮし、ドライバ７２ａとシンカー７４ｂがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ０からドライバ７２ｂ、コモン線２０、書き込み選択トランジスタ１９、セルビット線６、共用ビット線ＢＬ、およびシンカー７４ａを流れる。したがって、データ“１”とデータ“０”を書き込む場合とでは、セルビット線６に流れる電流の向きが反対となる。
【００３０】
書き込み電流がそれほど大きくなく、共用ビット線ＢＬの両端の電圧差がそれほど大きくなければ、各メモリセル２の書き込み選択トランジスタ１９はＮチャネルＭＯＳＦＥＴが一つで済む。電流が大きい場合は、各メモリセルにＰチャンネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを設ける方法もあるが、高密度メモリを実現するには各セルに書き込み選択トランジスタ１９は一つが望ましい。
【００３１】
次に、再び図２に戻り、選択されたメモリセルからビットデータを読み出す場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル２を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３２ｉがＯＮされて読み出し選択ワード線ＲＷＬｉが選択されるとともにカラムデコーダ４５によってカラム選択トランジスタ３５ｊ、３７ｊがＯＮされて共用ビット線ＢＬｊが選択される。このとき、ロウ選択トランジスタ３１ｉはＯＦＦ状態である。カラム選択トランジスタ３５ｊがＯＮ状態となると共用ビット線ＢＬｊに電流が流れる。このとき、ロウ選択トランジスタ３２ｉがＯＮ状態となっているので、選択されたメモリセル２の読み出し選択トランジスタ１７もＯＮ状態となり、上記電流は共用ビット線ＢＬｊからセルビット線６、ＴＭＲ素子３、および読み出し選択トランジスタ１７を流れる。これにより、共用ビット線ＢＬｊの電位はＴＭＲ素子３の抵抗に応じた値となる。この電位がカラム選択トランジスタ３７ｊを介してセンスアンプ６２に送られ、基準電位ＶＲＥＦと比較されることにより、ＴＭＲ素子３に記憶されたデータが読み出される。
【００３２】
以上説明したように、本実施形態においては、共用ビット線ＢＬから枝分かれしたセルビット線６を各メモリセル２に設けるとともにセルビット線６上に設けられたヨーク８の磁化容易軸方向をＴＭＲ素子３の磁化容易軸方向とほぼ同じとなるようにしたので、ヨーク８に残留磁化が発生した場合や、ヨーク８の磁化容易軸方向に磁化の乱れが発生した場合でも、これらの残留磁化や磁化の乱れは、ＴＭＲ素子３に書き込んだ情報と同じ方向に磁場を発生することになり、これにより、ＴＭＲ素子３の記憶状態が安定する。また、各メモリセル２にセルビット線６と書き込み選択トランジスタ１７が設けられているので、選択されたメモリセルに書き込み電流を流すときに、同じカラム上の他のメモリセルには書き込み電流が流れない。この結果およびＴＭＲ素子３の記憶状態が安定であることにより、他のメモリセルの記録ビットを反転させることがなく、誤書き込みを防止することができる。
【００３３】
また、ヨーク８に付与する一軸磁気異方性とＴＭＲ素子３に付与する一軸磁気異方性が同じ方向であるので、ＴＭＲ素子３に一軸磁気異方性を付与する工程と、ヨーク８に一軸磁気異方性を付与する工程とを、同じ磁界の方向で、一括して行うことができる。その結果、従来に比べて製造工程が簡略化され、コストが下がる。
【００３４】
なお、第１実施形態においては、セルビット線６は第１配線部６ａと第２配線部６ｂからなっており、第１配線部６ａに流れる電流による電流磁場ばかりでなく、ＴＭＲ素子３の側部に配置された第２配線部６ｂに流れる電流による電流磁場もＴＭＲ素子３の書き込みに用いることができる。このため、従来よりも少ない電流で書き込みを行うことができる。
【００３５】
また、第１実施形態においては、書き込みはセルビット線６から発生する電流磁場によって行うので、ＴＭＲ素子３の磁化容易軸方向とセルビット線６に流れる電流の方向とが直交するのではなく、ある傾き角をなしている方が、書き込み電流を低減することができ、好ましい。この傾き角は典型的には４５度が選ばれる。例えば、第１の実施形態において、セルビット線６の向きを変えずにＴＭＲ素子３の磁化容易軸方向がセルビット線６に流れる電流の方向とある角度（例えば４５度）をなすようにＴＭＲ素子３の位置を変えるか、または、ＴＭＲ素子３の位置を変えずにＴＭＲ素子３の近傍のセルビット線６の向きを変えることにより可能となる。
【００３６】
（第２実施形態）
次に、本発明の第２実施形態による磁気メモリのメモリセルの構成を図３に示し、メモリセルアレイの構成を図４に示す。この実施形態による磁気メモリのメモリセル２は、ＴＭＲ素子２と、セルビット線６と、ヨーク８、９と、読み出し選択トランジスタ１７と、書き込み選択トランジスタ１９とを備えている。
【００３７】
ＴＭＲ素子３は、下部電極層、下地層、反強磁性層、強磁性層（基準層）、トンネル絶縁層、強磁性層（記憶層）、上部電極を備えている。セルビット線６は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３の上部電極と電気的に接続される第１配線部６ａと、この第１配線部６ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部６ｂとを有している。第１配線部６ａは、共用ビット線ＢＬとほぼ平行な部分を有し、ＴＭＲ素子３の磁化容易軸方向と直交する方向に電流が流れるように設けられる。第２配線部６ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００３８】
ヨーク８は、ＴＭＲ素子３が設けられた側とは反対側の第１配線部６ａ上に形成されている。そして、このヨーク８の磁化容易軸方向は、図３に示すように、ＴＭＲ素子３の磁化容易軸方向と同じ方向となるように形成されている。また、ヨーク９は、ＴＭＲ素子３の下部電極に接続する引き出し電極１４の下側に図示しない絶縁膜を介して設けられた書き込みワード線ＷＬの引き出し電極１４に対向する面を除いて書き込みワード線ＷＬを被覆するように形成されている。そして、このヨーク９もヨーク８と同様に、磁化容易軸方向が、図３に示すように、ＴＭＲ素子３の磁化容易軸方向と同じ方向となるように形成されている。なお、セルビット線６は書き込みワード線ＷＬとほぼ直交するように形成される。
【００３９】
また、ＴＭＲ素子３の下部電極は引き出し電極１４および接続プラグ１５を介して読み出し選択トランジスタ１７のソースおよびドレインの一方に接続される。なお、ＴＭＲ素子３の下部電極は引き出し電極１４を兼用していても良い。
【００４０】
読み出し選択トランジスタ１７は、ソースおよびドレインの他方が接続プラグ１８を介して接地電源に接続され、ゲートが読み出し選択ワード線ＲＷＬを兼ねている。また、書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられるコモン線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００４１】
次に、本実施形態による磁気メモリの書き込み動作および読み出し動作を、図４を参照して説明する。ロウがｉ（ｉ＝１，・・・）番目で書き込み選択ワード線ＷＷＬｉおよび読み出し選択ワード線ＲＷＬｉに接続され、カラムがｊ（ｊ＝１，・・・）番目で共用ビット線ＢＬｊに接続されたメモリセル２が選択された場合を考える。上記選択されたメモリセル２にビットデータを書き込む場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル２を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３１ｉおよびロウ選択トランジスタ３３ｉがＯＮされて書き込み選択ワード線ＷＷＬｉおよび書き込みワード線ＷＬｉが選択されるとともにカラムデコーダ４５によってカラム選択トランジスタ３５ｊがＯＮされて共用ビット線ＢＬｊが選択される。このとき、カラム選択トランジスタ３７ｊはＯＮされずＯＦＦ状態となっている。またロウ選択トランジスタ３２ｉもＯＦＦ状態となっている。カラム選択トランジスタ３５ｊがＯＮすることにより共用ビット線ＢＬｊに書き込み電流が流れる。そして、ロウ選択トランジスタ３１ｉがＯＮすることにより電位Ｖｂが書き込み選択トランジスタ１９のゲートに印加され、書き込み選択トランジスタ１９がＯＮする。このとき、カラム選択トランジスタ３５ｊもＯＮしているので、書き込み電流は共用ビット線ＢＬｊから、選択されたメモリセル２のセルビット線６に流れる。なお、このとき、共用ビット線ＢＬｊに接続されているが選択されない他のメモリセルのセルビット線６には書き込み電流は流れない。一方、ロウ選択トランジスタ３３ｉもＯＮしているので選択された書き込みワード線ＷＬｉに書き込み電流が流れる。選択されたメモリセル２のセルビット線６に流れる書き込み電流によって誘導される電流磁場はヨーク８によって強められ、書き込みワード線ＷＬｉに流れる書き込み電流によって誘導される電流磁場はヨーク９によって強められる。これらの強められた電流磁場によって、選択されたメモリセル２を構成するＴＭＲ素子３の記憶層の磁化が反転させられる。なお、書き込み電流の流し方は、第１実施形態の場合と同様にして行う。
【００４２】
また、選択されたメモリセルからビットデータを読み出す場合も第１実施形態の場合と同様にして行う。
【００４３】
従来のＭＲＡＭにおいては、一般に、ビット線による電流磁場と書き込みワード線ＷＬによる電流磁場との合成磁場でＴＭＲ素子３の記憶層の磁化を反転させることが行われている。その結果、あるメモリセルにデータを記録する際は、同じビット線上のメモリセルと同じワード線上のセルがhalf selectionの状態になる。half selectionの状態にあるメモリセル２に誤書き込みが起きない為には、メモリセル毎のスイッチング磁場のばらつきを非常に抑制することが必要である。
【００４４】
このスイッチング磁場のばらつきの抑制について、図１２を参照して説明する。図１２での仮定は、アステロイド曲線を
Hx 2/3+(Hy/a)2/3=Hc 2/3
と表し、磁化困難軸方向に反磁界が大きいためにアステロイドが伸びていることを、パラメータaで表している。その伸張の上限レベルをａＵ、下限レベルをａＬ、その比ｒ（＝ａＵ／ａＬ） とする。磁場のヒステリシス幅の１／２を保磁力Hc(>0)、そのバラツキをdHcとする。平均オフセット磁界Hoff （＞０）、バラツキをdHoffとする。誤書き込みが起きないためには以下の３つの不等式を満たす必要がある。図１２中の矢印Ａ１の条件は以下の不等式となる。
【００４５】
【数１】
図１２中の矢印Ａ２の条件は以下の不等式になる。
【００４６】
【数２】
図１２中の矢印Ａ３の条件は以下の不等式になる。
【００４７】
【数３】
以上の３つの不等式を連立すると、以下の式が得られる。
【００４８】
【数４】
誤書き込みが起きないためには、Hoff, dHoff, r, dHc, が上式を満たすように小さいことが必要である。実際にメモリとして実用になるには、標準偏差をσとすると±６σの範囲内で誤書き込みが無い必要がある。その場合は、例えば、
Hc＝３６[Oe]、かつａＵ／ａＬ≦１．７
を仮定すると
６σ（Hc）≦３．５[Oe]、 Hoff≦３．５[Oe]、 ６σ（Hoff）≦３．５[Oe]
の条件を満たす必要がある。
【００４９】
ＭＲＡＭの製造上、多数のメモリセルに渡って上記条件ほど高精度にスイッチング磁場のばらつきを抑制することは従来困難であった。しかし、本実施形態のように、各メモリセルに設けられたトランジスタを書き込み選択用に用い、１メモリセル毎に書込電流を流す方式の場合は、原理的にいくらばらつきがあろうとも、磁化容易軸方向に十分大きな磁場をかければ書き込める。
【００５０】
その理由を、以下説明する。ビット線から枝分かれしたセルビット線毎に電流を流すため、ビット線方向の他のメモリセルはhalf sectionの状態にならない。したがって、図１２の矢印Ａ２の条件は、不要になり、制約が無くなる。その結果、ｘ方向(磁化容易軸方向)に十分大きな磁場をかければ誤書き込みが無くなる。
【００５１】
したがって、本実施形態は、スイッチング磁場のメモリセル毎のばらつきに非常に強い磁気メモリ、すなわち誤書き込みの起きにくい磁気メモリを得ることができる。
【００５２】
以上説明したように、本実施形態においては、共用ビット線ＢＬから枝分かれしたセルビット線６を各メモリセル２に設けるとともにセルビット線６上に設けられたヨーク８の磁化容易軸方向をＴＭＲ素子３の磁化容易軸方向とほぼ同じとなるようにしたので、ヨーク８に残留磁化が発生した場合や、ヨーク８の磁化容易軸方向に磁化の乱れが発生した場合でも、これらの残留磁化や磁化の乱れは、ＴＭＲ素子３に書き込んだ情報と同じ方向に磁場を発生することになり、これにより、ＴＭＲ素子３の記憶状態が安定する。また、各メモリセル２にセルビット線６と書き込み選択トランジスタ１７が設けられているので、選択されたメモリセルに書き込み電流を流すときに、同じカラム上の他のメモリセルには書き込み電流が流れない。この結果およびＴＭＲ素子３の記憶状態が安定であることにより、他のメモリセルの記録ビットを反転させることがなく、誤書き込みを防止することができる。
【００５３】
また、ヨーク８、９に付与する一軸磁気異方性とＴＭＲ素子３に付与する一軸磁気異方性がほぼ同じ方向であるので、ＴＭＲ素子３に一軸磁気異方性を付与する工程と、ヨーク８、９に一軸磁気異方性を付与する工程とを、同じ磁界の方向で、一括して行うことができる。その結果、従来に比べて製造工程が簡略化され、コストが下がる。
【００５４】
なお、第２実施形態においては、セルビット線６は第１配線部６ａと第２配線部６ｂからなっており、第１配線部６ａに流れる電流による電流磁場ばかりでなく、ＴＭＲ素子３の側部に配置された第２配線部６ｂに流れる電流による電流磁場もＴＭＲ素子３の書き込みに用いることができる。このため、従来よりも少ない電流で書き込みを行うことができる。
【００５５】
（第３実施形態）
次に、本発明の第３実施形態による磁気メモリのメモリセルの構成を図５に示し、メモリセルアレイの構成を図６に示す。この実施形態による磁気メモリは第２実施形態の磁気メモリの読み出し選択トランジスタ１７を削除するとともに書き込みワード線ＷＬが読み出しワード線を兼ねた構成となっている。したがって、ＴＭＲ素子３の下部電極は書き込みワード線ＷＬに電気的に接続された構成となっている。また、セルビット線６の第１配線部６ａ上には第２実施形態と同様にヨーク８ａが設けられているが、第２配線部６ｂ上にもヨーク８ｂが設けられている。なお、図５に示すように、ＴＭＲ素子３、セルビット線６のヨーク８ａ，８ｂ、およびワード線ＷＬのヨーク９の磁化容易軸方向はほぼ同じ方向となるように形成される。
【００５６】
この第３実施形態による磁気メモリの選択されたメモリセル２へのデータの書き込みは、第２実施形態の場合と同様にして行う。この第３実施形態による磁気メモリの選択されたメモリセル２からのデータ読み出し動作はクロスポイント型と呼ばれる方法で行われる。ロウがｉ番目でカラムがｊ番目のメモリセル２からデータを読み出す場合は、ロウデコーダ４１によってロウ選択トランジスタ３３ｉをＯＮ、カラムデコーダ４５によってカラムトランジスタ３７ｊをＯＮさせる。このとき、ロウ選択トランジスタ３４ｉおよびカラムトランジスタ３５ｊはＯＦＦ状態とする。これにより、書き込みワード線ＷＬからＴＭＲ素子３、セルビット線６を介して共用ビット線ＢＬｊに電流が流れる。このとき、共用ビット線ＢＬｊの電位はＴＭＲ素子３に記憶されたデータに応じた値となる。この共用ビット線ＢＬｊの電位をセンスアンプ６１，６２において基準電位ＶＲＥＦと比較することにより、ＴＭＲ素子３に記憶されたデータが読み出される。
【００５７】
この第３実施形態のように読み出し選択トランジスタを用いないでクロスポイント型で読み出す場合には、読み出しに選択性を持たせることが必要である。すなわち、選択したメモリセル以外の他のメモリセルからの回り込み電流をセンスしないようにすることが必要になる。その第１の方式は、図６に示したように、読出しワード線ＷＬの上下にロウ選択トランジスタ３３ｉ、３４ｉと、ロウデコーダ４１、４４を設ける方式である。読み出すべきメモリセルへの読み出しワード線ＷＬｉをロウ選択信号ＲＳＬ（ｉ）で選択して読出し用電流を流す場合、他のワード線ＷＬｍ（ｍ≠ｉ）はＲＳＬ（ｍ）で選択されて下のロウデコーダ４４に接続される。その結果、選択したメモリセル以外の他のメモリセルを通った電流は下のロウデコーダ４４に吸い込まれてセンスアンプ６１、６２には流れない。
【００５８】
第２の方式を、図９を参照して説明する。この方式ではビット線ＢＬｊ（ｊ＝１，・・・）毎にセンスアンプ６１ｊを設け、３組のセンスアンプの６１ｊ−１、６１ｊ、６１ｊ＋１の出力をセレクタ６５によって選択し、この選択した出力がセンスアンプ６２を介して外部に出力される。その結果、選択したセル以外の他のセルを通った電流は他のセンスアンプに入り、選択したセンスアンプには入らない。
【００５９】
これらの方式により、読出し選択トランジスタを使わずとも、選択性を持たせた読出しができる。各メモリセル２に読出し用に設けられたトランジスタやダイオードがある場合は、これらの特性のばらつき、例えばトランジスタのＯＮ抵抗のばらつきが、読出し信号のばらつきになり、問題となっていた。ここで説明した読出し選択トランジスタを使わない方法の場合は、トランジスタやダイオードのばらつきに左右されない利点がある。
【００６０】
以上説明したように、第３実施形態においては、セルビット線６はＬ字型に曲がってＴＭＲ素子３の周囲を取り巻いており、セルビット線６の周囲に被覆したヨーク８ａ、８ｂの効果と相俟って、ＴＭＲ素子３において大きな磁場を発生できる。このセル構造では特に、書き込みワード線ＷＬがＴＭＲ素子３に最も近くなるため、ＴＭＲ素子３において最も強い磁場を発生できる。書き込みワード線ＷＬには断面がコの字型のヨーク９を設けることで磁場を強くする。したがって、書き込みに要する電流を小さくするができる。また、図５に示したように、セルビット線６のヨーク８ａ，８ｂと、ワード線ＷＬのヨーク９と、ＴＭＲ素子３の磁化容易軸は同じ方向に形成されるので、ＴＭＲ素子３の記憶状態は安定となる。またＴＭＲ素子３の記憶状態が安定であること、およびメモリセル毎に、セルビット線６と書き込み選択トランジスタ１９が設けられていることにより、選択されたメモリセル以外のメモリセルの記録ビットが反転するのを防止することができる。この結果およびＴＭＲ素子３の記憶状態が安定であることにより、他のメモリセルの記録ビットを反転させることがなく、誤書き込みを防止することができる。
【００６１】
また、ヨーク８ａ、８ｂおよびＴＭＲ素子３の磁化容易軸方向がほぼ一致しているので、ヨーク８ａ、８ｂおよびＴＭＲ素子３に一軸磁気異方性を付与する工程を一括して行うことが可能となり、製造工程が簡略化され、製造コストを下げることができる。
【００６２】
（第４実施形態）
次に、本発明の第４実施形態による磁気メモリのメモリセルの構成を図７に示す。この第４実施形態による磁気メモリは、図５に示す第３実施形態の磁気メモリの書き込みおよび読み出し兼用のワード線ＷＬを読み出し専用のワード線ＲＷＬに置き換えるとともにセルビット線６が第１配線部６ａおよび第２配線部６ｂだけでなく、読み出しワード線ＲＷＬの下側に図示しない絶縁膜を介して配置された第３配線部６ｃを備えるように構成されている。そして、第１乃至第３配線部６ａ、６ｂ、６ｃには、それぞれヨーク８ａ、８ｂ、８ｃが設けられている。これらのヨーク８ａ、８ｂ、８ｃは、磁化容易軸方向がＴＭＲ素子３の磁化容易軸方向とほぼ一致するように形成される。
【００６３】
この第４実施形態による磁気メモリの読み出し動作は、第３実施形態の磁気メモリの場合と同様にして行う。しかし、書き込み動作は、第１実施形態の場合と同様に、セルビット線６からの電流磁場によって行う。したがって、第１実施形態の場合と同様に、書き込み電流を低減するためには、セルビット線６の第１および第３配線部６ａ、６ｃは、ＴＭＲ素子３の磁化容易軸方向と所定の角度（例えば、４５度）をなすように形成することが望ましい。
【００６４】
この第４実施形態によれば、セルビット線６には、磁化容易軸方向がＴＭＲ素子３の磁化容易軸方向にほぼ一致するヨーク８ａ、８ｂ、８ｃが設けられているとともに各メモリセルに書き込み選択トランジスタが設けられているため、ＴＭＲ素子３の記憶状態は安定となり、さらに選択されたメモリセル以外のメモリセルの記録ビットが反転するのを防止することができる。
【００６５】
また、セルビット線６は、第１乃至第３配線部６ａ、６ｂ、６ｃがＴＭＲ素子３を取り囲むように形成されているとともに、第１乃至第３配線部６ａ、６ｂ、６ｃには、ヨーク８ａ、８ｂ、８ｃがそれぞれ設けられているので、小さな書き込み電流で大きな磁場を発生することが可能となる。
【００６６】
また、ヨーク８ａ、８ｂ、８ｃおよびＴＭＲ素子３の磁化容易軸方向がほぼ一致しているので、ヨーク８ａ、８ｂ、８ｃおよびＴＭＲ素子３に一軸磁気異方性を付与する工程を一括して行うことが可能となり、製造工程が簡略化され、製造コストを下げることができる。
【００６７】
なお、第４実施形態においては、ワード線ＲＷＬは読み出し専用であるため、第３実施形態の書き込みと読み出しを兼ねたワード線ＷＬに比べて薄くすることができ、また、ワード線ＲＷＬを覆うヨークが不要となる。
【００６８】
なお、この第４の実施形態においては、ＴＭＲ素子３は第１配線部６ａに電気的に接続されるように設けたが、第１配線部６ａに接続されず、第３配線部６ｃに電気的に接続されるように設けても良い。
【００６９】
（第５実施形態）
第１および第２実施形態による磁気メモリでは、一つのＴＭＲ素子３に二つのトランジスタ１７、１９が必要であり、その分、各メモリセル２の必要面積が大きくなり、高密度に配置したメモリを作ることが困難である欠点がある。しかし、読出しの選択性をきちんと取れる利点がある。
【００７０】
これに対して、第３および第４実施形態による磁気メモリでは、読出し選択トランジスタ１７を用いないため、メモリセル２の必要面積はそれほど大きくならない利点がある。しかし、読み出しをクロスポイント型と呼ばれる方法で行うため、回り込み電流があって読出しの選択性をあまり取れない欠点がある。
【００７１】
これら両者の利点を併せ持つ磁気メモリを、本発明の第５実施形態として説明する。この第５実施形態による磁気メモリのメモリセルアレイを図８に示す。図８に示すように、本実施形態の磁気メモリにおいては、一つのＴＭＲ素子３に一つの書き込み選択トランジスタ１９が設けられているが、読み出し選択トランジスタは２個から１６個のＴＭＲ素子３に一つだけ設けた構成となっている。この結果、読み出しの選択性をある程度確保しつつ、高密度に配置したメモリを作ることができる。図８では、４個のＴＭＲ素子３に一つの読み出し選択トランジスタ１７を配置している。読み出し時に４個のＴＭＲ素子３が同時に選択されるが、それぞれを独立の４個のセンスアンプ６０１〜６０４で読み出すため、回り込み電流の影響を受けずに独立して読み出せる。
【００７２】
（第６実施形態）
次に、本発明の第６実施形態による磁気メモリの製造方法を説明する。この第６実施形態による製造方法は、図７に示す第４実施形態による磁気メモリを製造するものであり、以下、図７を参照して説明する。
【００７３】
まず、ｐ型シリコン基板を用意する。次に、書き込み選択トランジスタ１９としてＮチャンネルＭＯＳＦＥＴを通常のＣＭＯＳプロセスで形成する。このとき、ゲート電極はそのまま書き込み選択ワード線ＷＷＬとして働くよう形成する。ドレインとソース上に電極７を形成し、コモン線２０を配線する。
【００７４】
次に、絶縁層（図示せず）を形成する。その後、第３配線部６ｃを形成する。第３配線部６ｃに用いる材料は、Ａｌ、Ａｌ−Ｃｕ、Ｃｕ、Ａｇ等が考えられるが、ここではダマシン法で形成したＣｕが用いられている。第３配線部６ｃには強磁性体であるＮｉＦｅからなるヨーク８ｃが被覆された配線となっている。なお、ヨーク８ｃにはバリアメタルとしてＮｉＦｅの外側にＴｉＮ、ＮｉＦｅとＣｕの間にはＣｏＦｅが挿入されている。
【００７５】
次に、図示しない絶縁膜を形成し、その上に読み出しワード線ＲＷＬを形成し、更に図示しない絶縁膜を被覆し、この絶縁膜を、読み出しワード線ＲＷＬが露出するように平坦化する。次に、ＴＭＲ積層膜３を堆積する。このＴＭＲ積層膜３は、ワード線ＷＬ上に、膜厚２０ｎｍのＴａからなる下部配線接続層、膜厚５ｎｍのＲｕからなるバッファ層、膜厚６ｎｍのＩｒＭｎからなる反強磁性層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚１ｎｍのＡｌ２Ｏ３からなるトンネルバリア層、膜厚３ｎｍのＮｉ７９Ｆｅ２１からなる磁化自由層、膜厚２ｎｍのＣｕからなる表面保護層、膜厚２０ｎｍのＲｕからなるエッチングストップ層兼表面保護層、Ｔａからなる上部接続層を順次積層することによって得られる。
【００７６】
次に、ＴｉＮまたはＴａをハードマスクとして用いて、ＴＭＲ積層膜３を所定の形状にエッチング、例えば０．２４×０．４８μｍ２の長方形にし、ＴＭＲ素子３を形成する。その後、層間絶縁膜（図示せず）を堆積する。ＴＭＲ素子３の横に、垂直方向のセルビット線６ｂを形成するための直方体のビアホールを上記層間絶縁膜に形成する。このビアホールを形成している垂直面４面の内、３面を強磁性体であるＮｉＦｅで被覆する。これが垂直方向のセルビット線６ｂのヨーク８ｂとして働く。ＮｉＦｅからなるヨーク８ｂの外側にバリアメタルとして、ＴｉＮが挿入されている。続いて上記ビアホールをダマシン法を用いてＣｕで埋める。ＮｉＦｅとＣｕ層との間にはＣｏＦｅが挿入されている。
【００７７】
次に、ＴＭＲ素子３の上部接続層とコンタクトが取れるよう上記層間絶縁膜をエッチングする。共用ビット線ＢＬおよびセルビット線６ａを形成するためにＣｕからなる金属膜を、ＴＭＲ素子３の上部接続層と接続するように、また垂直方向のセルビット線６ｂと接続するように堆積する。続いて、共用ビット線ＢＬおよびセルビット線を形成するようにＣｕからなる金属膜をエッチングする。平面配置で見ると、各ＴＭＲ素子３の間に共用ビット線ＢＬを配置し、そこから分岐したセルビット線６が各ＴＭＲ素子３の直上を通るよう配置する。
【００７８】
次に、セルビット線６ａの最上層と側面を強磁性体であるＮｉＦｅ膜で被覆し、ヨーク８ａが形成された配線とする。なお、ＮｉＦｅからなるヨーク８ａとセルビット線６ａとの間にはバリアメタルとしてＣｏＦｅ膜が挿入されている。また、バリアメタルとしては、ＣｏＦｅの代わりにＴａ、ＴｉＮ、ＴａＮ、Ｗ、ＷＮなども使い得る。なお、ヨーク８ａの上にＴｉＮからなるバリアメタルを形成しても良い。
【００７９】
ヨーク８ａを形成した後、図示しない保護層を堆積する。続いて、磁場中でアニールし、ＴＭＲ素子３と、ビット線ヨーク８ａ、８ｂ、８ｃに一括して同じ方向に一軸磁気異方性を付与する。磁場の方向は、図７で示した方向であり、アニール条件は、例えば、２８５℃で１時間、６．５ｋＯｅの磁場中で行う。この磁場中でのアニール直後は、磁化自由層の磁化方向とヨークの残留磁化から磁化自由層にかかる磁界とは反平行になっている。すなわち、磁化自由層の磁化は不安定な状態に置かれている。そこで、メモリとして出荷する前に、書き込み配線に電流を流して“０”の状態に初期化することが望ましい。この工程によって、磁化自由層の磁化とヨークの残留磁化から磁化自由層にかかる磁場とが平行になる。
【００８０】
ＴＭＲ素子３は重要不可欠な要素としてトンネルバリア層がある。これは１〜２ｎｍと薄い絶縁層であり、静電放電破壊に弱い。従来の磁気メモリの製造プロセスにおいては、典型的にはＴＭＲ素子３の上部接続層を露出させるために層間絶縁膜をドライエッチング、例えばリアクティブイオンエッチング（ＲＩＥ）する際に、図１４の矢印に示すように、表面に溜まった電荷がＴＭＲ素子３を通って放電し、トンネルバリア層を静電放電破壊する問題があった。これは、ＴＭＲ素子３から読出し選択トランジスタ１７、或いはワード線を通って基板への電流パスがあるためである。しかし、第１乃至第６実施形態による磁気メモリのメモリセル構造では、図１３に示すように、ＴＭＲ素子３毎に、ＴＭＲ素子３の脇にセルビット線６ｂが基板に向けて通っており、このセルビット線６ｂの方がＴＭＲ素子３に比べて抵抗が低い。このため、表面に溜まった電荷はＴＭＲ素子３を通らずにセルビット線６ｂを通って放電される。その結果、作製プロセス中のトンネルバリア層の破壊が起きにくい。
【００８１】
なお、上記実施形態で説明した以外の構造のＴＭＲ素子を用いても良い。例えば、この構造のＴＭＲ素子は、ワード線ＷＬ上に、膜厚５ｎｍのＴａからなる下部配線接続層、膜厚５ｎｍのＮｉＦｅＣｒからなるシード層、膜厚１２ｎｍのＰｔＭｎからなる反強磁性層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚０．８ｎｍのＲｕからなる中間層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚１ｎｍのＡｌ２Ｏ３からなるトンネルバリア層、膜厚３ｎｍのＮｉ８１Ｆｅ１９からなる磁化自由層、膜厚１０ｎｍのＴａからなる保護層、Ａｌからなる上部配線接続層を順次積層することによって得られる。この構造は、磁化固着層として交換結合膜、すなわちシンセティック・反強磁性層を用いた場合である。
【００８２】
【発明の効果】
以上述べたように、本発明によれば、書き込みの際に誤書き込みを防止することができ、メモリセルの記憶状態を安定化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図２】第１実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図３】本発明の第２実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図４】第２実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図５】本発明の第３実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図６】第３実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図７】本発明の第４実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図８】本発明の第５実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図９】第３実施形態において、選択したメモリセル以外の他のメモリセルからの回り込み電流をセンスしないようにする他の方式を説明する図。
【図１０】書き込み電流の流し方を説明する図。
【図１１】書き込み電流の流し方を説明する図。
【図１２】誤書き込みが起きないことを説明する図。
【図１３】製造工程中にＴＭＲ素子に静電絶縁破壊が生じるのを防止することができることを説明する図。
【図１４】製造工程中にＴＭＲ素子に静電絶縁破壊が生じるのを説明する図。
【図１５】従来の磁気メモリの書き込み配線を示す図。
【図１６】従来の磁気メモリの問題点を説明する図。
【符号の説明】
２ メモリセル
３ ＴＭＲ素子
６ セルビット線
６ａ 第１配線部
６ｂ 第２配線部
７ 接続プラグ
８ ヨーク
８ａ ヨーク
８ｂ ヨーク
９ ヨーク
１４ 引き出し電極
１５ 接続プラグ
１７ 読み出し選択トランジスタ
１８ 接続プラグ
１９ 書き込み選択トランジスタ
２０ コモン線
ＢＬ 共用ビット線
ＷＬ 書き込みワード線
ＲＷＬ 読み出し選択ワード線
ＷＷＬ 書き込み選択ワード線
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（以下、ＭＲＡＭとも云う）とは、情報を記憶するメモリセルに磁気抵抗効果を有する磁気抵抗効果素子を用いたメモリ装置であって、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。磁気抵抗効果とは、強磁性体に磁場を印加すると強磁性体の磁化の向きに応じて電気抵抗が変化する現象である。磁気抵抗効果素子を構成する強磁性体の磁化の向きを情報の記録に用い、磁化の向きに対応する電気抵抗の大小で情報を読み出すことによりメモリ装置として動作させることができる。
【０００３】
近年、２つの強磁性層の間にトンネルバリア層と呼ばれる絶縁層を挿入したサンドイッチ構造を含む強磁性トンネル接合において、トンネル磁気抵抗効果（以下、ＴＭＲ効果とも云う）により２０％以上の磁気抵抗変化率（ＭＲ比）が得られるようになったことをきっかけとして、トンネル磁気効果を利用した強磁性トンネル接合磁気抵抗効果素子（以下、ＴＭＲ素子とも云う）を用いたＭＲＡＭが期待と注目を集めている。
【０００４】
ＭＲＡＭのメモリセルにＴＭＲ素子を用いる場合、トンネルバリア層を挟む二つの強磁性層のうち、一方の強磁性層を磁化の向きが変化しないように固定した磁化固着層（または基準層とも云う）とし、もう一方の強磁性層を外部磁界に応じて磁化の向きが反転する磁化自由層（または記憶層とも云う）とする。基準層と記憶層の磁化の向きが平行な状態と反平行な状態を２進情報の “０”と“１”に対応付けることで情報を記憶することができる。記録情報の書き込みは、ＴＭＲ素子近傍に設けられた書き込み配線に電流を流して発生する誘導磁場により記憶層の磁化の向きを反転させることにより行う。
【０００５】
従来のＭＲＡＭでは、書き込みに要する電流が大きいことが、普及を妨げており、書き込み電流低減が重要な課題であった。また、記録情報の読み出しは、ＴＭＲ効果による抵抗変化分を検出することにより行う。従って記憶層にはＴＭＲ効果による抵抗変化率（ＭＲ比）が大きく、磁化反転に必要な磁場すなわちスイッチング磁場が小さいほうが好ましい。
【０００６】
一方、基準層の磁化は反転しにくくなるように磁化の向きを固定することが必要であり、そのためには、強磁性層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられ、このような構造はスピンバルブ型構造と呼ばれている。この構造において基準層の磁化の向きは磁場を印加しながら熱処理すること（磁化固着アニール）により決定される。
【０００７】
上述したように、図１５（ａ）に示すように、ＴＭＲ素子３の記憶層３ｃの磁化反転は、書き込み配線８０に流した電流による誘導磁場を用いるため、記憶層３ｃのスイッチング磁場が大きいと書き込み配線に流す電流が大きくなり、消費電力が大きくなるという問題がある。これを解決するために、図１５（ｂ）に示すように書き込み配線８０を軟磁性材料８２で被覆し、書き込み配線８０から発生した誘導磁場をＴＭＲ素子３の近傍で強めるというヨーク付き配線が提案されている。なお、図１５（ａ）、（ｂ）において、ＴＭＲ素子３は、基準層３ａ、トンネル絶縁層３ｂ、および記憶層３ｃから構成されている。
【０００８】
書き込み配線の周囲に高透磁率材料からなる薄膜（ヨーク）を設けたＭＲＡＭが提案されている（例えば、特許文献１、および特許文献２参照）。
【０００９】
【特許文献１】
米国特許第５，６５９，４９９号明細書
【特許文献２】
特開２００２−１１０９３８号公報
【００１０】
【発明が解決しようとする課題】
書き込み配線としてヨーク付きを用いた場合の問題点を、書き込みに使うビット線にはＴＭＲ素子を構成する基準層および記憶層の磁化容易軸方向に磁場をかける電流を流し、ワード線にはＴＭＲ素子を構成する基準層および記憶層の磁化困難軸方向に磁場をかける電流を流す場合を例にとって説明する。
【００１１】
一般に、ＭＲＡＭにおいては、ビット線がひとつのカラムに共通であるため、書き込みビット線ＢＬの周囲に形成したヨーク８２には、図１６の矢印９０に示した方向、すなわち、書き込み電流が流れる方向に一軸磁気異方性を付与するよう、磁場中でアニールすることが行われている。仮に、ヨーク８２に図１６の矢印９２の方向、すなわち書き込み電流が流れる方向と直交する方向に一軸磁気異方性の成分が有り、この方向に残留磁化が残っている場合に、あるメモリセルに情報“１”を記憶させようとして書き込み電流をビット線ＢＬに流すと、同じビット線ＢＬ上の、情報“０”を記憶させた他のメモリセルには“１”の方向に磁場が掛り、記憶状態が不安定になってしまう。従って図１６の矢印９０に示した方向に一軸磁気異方性を付与するよう、磁場中アニールが必要となる。
【００１２】
しかしながら、この矢印９０に示した方向はＴＭＲ素子３に一軸磁気異方性を付与する方向（磁化容易軸方向）と直交するため、両者を両立する作製は非常に困難である。ヨーク８２の一軸磁気異方性とＴＭＲ素子３の一軸磁気異方性が直交するように製作した場合には、ビット線ＢＬのヨーク８２には磁化容易軸の乱れや図１６の矢印９２の方向に残留磁化が発生し、記憶状態が不安定になるとともに他のメモリセルの記録ビットを反転させるという問題があった。なお、書き込みワード線のヨークには、ＴＭＲ素子と同じ方向に一軸磁気異方性が付与される。
【００１３】
また、従来のＭＲＡＭでは、ビット線電流による磁場とワード線電流による磁場との合成磁場で記憶層の磁化を反転させることが行われている。その結果、あるメモリセルに記録する際は、上記メモリセルと同じビット線上の他のメモリセルと同じワード線上の他のメモリセルがhalf selectionの状態になる。half selectionの状態にあるメモリセルに誤書き込みが起きないためには、メモリセル毎のスイッチング磁場のばらつきを非常に抑制することが必要である。
【００１４】
本発明は、上記事情を考慮してなされたものであって、書き込みの際に誤書き込みを防止することができ、メモリセルの記憶状態が安定化することのできる磁気メモリを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の一態様による磁気メモリは、磁気抵抗効果素子と、ビット線から枝分かれし前記磁気抵抗効果素子に書き込み電流を流すセルビット線と、このセルビット線に設けられ、前記磁気抵抗効果素子と同じ磁化容易軸方向を有するヨークと、前記セルビット線にソース・ドレインの一方が接続する書き込み選択トランジスタとを、それぞれ有するメモリセルを備えたことを特徴とする。
【００１６】
なお、前記磁気抵抗効果素子と同じ磁化容易軸方向を有するとは、ヨークの少なくとも一部分が磁気抵抗効果素子と同じ磁化容易軸方向を有していることを意味する。
【００１７】
なお、前記セルビット線は、前記磁気抵抗効果素子の一端と電気的に接続される第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ前記書き込み選択トランジスタのソース・ドレインの一方に接続される第２配線部とを有しており、前記第１および第２配線部に前記ヨークが設けられていることが好ましい。
【００１８】
なお、前記磁気抵抗効果素子の他端には書き込み電流が流れるワード線が電気的に接続されていても良い。
【００１９】
なお、前記磁気抵抗効果素子の一端には読み出し用のワード線が電気的に接続され、前記セルビット線は、前記ビット線から枝分かれした第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続される第２配線部と、一端が前記第２配線部の他端に接続され、他端が前記書き込み選択トランジスタのソース・ドレインの一方に接続され、前記磁気抵抗効果素子を挟んで前記第１配線部と略平行に設けられる部分を有する第３配線部とを有し、前記磁気抵抗効果素子の他端は前記第１配線部または第３配線部の一方に電気的に接続され、前記第１および第２配線部に前記ヨークが設けられ、前記第３配線部には前記磁気抵抗効果素子と同じ磁化容易軸方向を有する第２ヨークが設けられていても良い。
【００２０】
なお、前記メモリセルは、前記磁気抵抗効果素子の他端に引き出し電極を介してソース・ドレインの一方が接続される読み出し選択トランジスタを備えていても良い。
【００２１】
なお、前記引き出し電極の前記磁気抵抗効果素子と反対側に絶縁膜を介して書き込み電流が流れるワード線が形成されていても良い。
【００２２】
【発明の実施の形態】
本発明の実施形態について図面を参照して説明する。
【００２３】
（第１実施形態）
本発明の第１実施形態による磁気メモリのメモリセルの構成を図１に示し、メモリセルアレイの構成を図２に示す。この実施形態による磁気メモリのメモリセル２は、ＴＭＲ素子３と、セルビット線６と、ヨーク８と、読み出し選択トランジスタ１７と、書き込み選択トランジスタ１９とを備えている。
【００２４】
ＴＭＲ素子３は、下部電極層、下地層、反強磁性層、強磁性層（基準層）、トンネル絶縁層、強磁性層（記憶層）、上部電極を備えている。セルビット線６は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３の上部電極と電気的に接続される第１配線部６ａと、この第１配線部６ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部６ｂとを有している。第１配線部６ａは、共用ビット線ＢＬとほぼ平行な部分を有し、ＴＭＲ素子３の磁化容易軸方向と所定の角度をなす方向に電流が流れるように設けられる。第２配線部６ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００２５】
ヨーク８は、ＴＭＲ素子３が設けられた側とは反対側の第１配線部６ａ上に形成されている。そして、このヨーク８は磁化容易軸方向が、図１に示すように、ＴＭＲ素子３の磁化容易軸方向と同じ方向を少なくとも一部分が有するように形成されている。
【００２６】
また、ＴＭＲ素子３の下部電極は引き出し電極１４および接続プラグ１５を介して読み出し選択トランジスタ１７のソースおよびドレインの一方に接続される。なお、ＴＭＲ素子３の下部電極は引き出し電極１４を兼用していても良い。
【００２７】
読み出し選択トランジスタ１７は、ソースおよびドレインの他方が接続プラグ１８を介して接地電源に接続され、ゲートが読み出し選択ワード線ＲＷＬを兼ねている。また、書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられるコモン線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００２８】
次に、本実施形態による磁気メモリの書き込み動作および読み出し動作を、図２を参照して説明する。ロウがｉ（ｉ＝１，・・・）番目で書き込み選択ワード線ＷＷＬｉおよび読み出し選択ワード線ＲＷＬｉに接続され、カラムがｊ（ｊ＝１，・・・）番目で共用ビット線ＢＬｊに接続されたメモリセル２が選択された場合を考える。上記選択されたメモリセル２にビットデータを書き込む場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル２を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３１ｉがＯＮされて書き込み選択ワード線ＷＷＬｉが選択されるとともにカラムデコーダ４５によってカラム選択トランジスタ３５ｊがＯＮされて共用ビット線ＢＬｊが選択される。このとき、カラム選択トランジスタ３７ｊはＯＮされずＯＦＦ状態となっている。またロウ選択トランジスタ３２ｉもＯＦＦ状態となっている。カラム選択トランジスタ３５ｊがＯＮすることにより共用ビット線ＢＬｊに書き込み電流が流れる。そして、ロウ選択トランジスタ３１ｉがＯＮすることにより電位Ｖｂが書き込み選択トランジスタ１９のゲートに印加され、書き込み選択トランジスタ１９がＯＮする。このとき、カラム選択トランジスタ３５ｊもＯＮしているので、書き込み電流は共用ビット線ＢＬｊから、選択されたメモリセル２のセルビット線６に流れる。このとき、共用ビット線ＢＬｊに接続されているが選択されない他のメモリセルのセルビット線６には書き込み電流は流れない。選択されたメモリセル２のセルビット線６に流れる書き込み電流によって誘導された電流磁場はヨーク８によって強められ、選択されたメモリセル２を構成するＴＭＲ素子３の記憶層の磁化を反転させる。
【００２９】
書き込み電流の流し方について説明する。通常のＭＲＡＭにおいては、図１０に示すように、書き込み配線、例えば書き込みビット線ＢＬの一端にドライバと呼ばれるトランジスタ７２を設け、もう一端にシンカーと呼ばれるトランジスタ７４を設けて、電流を流す。書き込みビット線ＢＬには、“０”を記録する場合と“１”を記録する場合で２方向に電流を流す。したがってドライバ７２とシンカー７４を２組設ける必要がある。本実施形態では、共用ビット線ＢＬからセルビット線６に分岐して書き込み電流を流す。この書き込み電流を流すための書き込み電流駆動回路の概略の構成を図１１に示す。図１１では２組のドライバ７２ａ、７２ｂとシンカー７４ａ、７４ｂが設けられている。各メモリセルの書き込み選択トランジスタ１９には、２方向の電流が流れる。コモン線２０の電位を「Ｌ」レベル(例えば０Ｖ)にするか「Ｈ」レベル(例えば１．５Ｖ)にするかによって電流方向が変わる。例えば、カラムがｊ（＝１，・・・）番目のメモリセル２にデータ“１”を書き込む場合には、カラム選択信号ＣＳＬ１ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ０ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ａとシンカー７４ｂがＯＮし、ドライバ７２ｂとシンカー７４ａがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ１からドライバ７２ａ、共用ビット線ＢＬ、セルビット線６、書き込み選択トランジスタ１９、コモン線２０、およびシンカー７４ｂを流れる。カラムがｊ（＝１，・・・）番目のメモリセル２にデータ“０”を書き込む場合には、カラム選択信号ＣＳＬ０ｊの電位を「Ｈ」レベルにし、カラム選択信号ＣＳＬ１ｊの電位を「Ｌ」レベルにする。すると、ドライバ７２ｂとシンカー７４ａがＯＮし、ドライバ７２ａとシンカー７４ｂがＯＦＦ状態となるため、書き込み電流は電流源Ｖｗｂ０からドライバ７２ｂ、コモン線２０、書き込み選択トランジスタ１９、セルビット線６、共用ビット線ＢＬ、およびシンカー７４ａを流れる。したがって、データ“１”とデータ“０”を書き込む場合とでは、セルビット線６に流れる電流の向きが反対となる。
【００３０】
書き込み電流がそれほど大きくなく、共用ビット線ＢＬの両端の電圧差がそれほど大きくなければ、各メモリセル２の書き込み選択トランジスタ１９はＮチャネルＭＯＳＦＥＴが一つで済む。電流が大きい場合は、各メモリセルにＰチャンネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを設ける方法もあるが、高密度メモリを実現するには各セルに書き込み選択トランジスタ１９は一つが望ましい。
【００３１】
次に、再び図２に戻り、選択されたメモリセルからビットデータを読み出す場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル２を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３２ｉがＯＮされて読み出し選択ワード線ＲＷＬｉが選択されるとともにカラムデコーダ４５によってカラム選択トランジスタ３５ｊ、３７ｊがＯＮされて共用ビット線ＢＬｊが選択される。このとき、ロウ選択トランジスタ３１ｉはＯＦＦ状態である。カラム選択トランジスタ３５ｊがＯＮ状態となると共用ビット線ＢＬｊに電流が流れる。このとき、ロウ選択トランジスタ３２ｉがＯＮ状態となっているので、選択されたメモリセル２の読み出し選択トランジスタ１７もＯＮ状態となり、上記電流は共用ビット線ＢＬｊからセルビット線６、ＴＭＲ素子３、および読み出し選択トランジスタ１７を流れる。これにより、共用ビット線ＢＬｊの電位はＴＭＲ素子３の抵抗に応じた値となる。この電位がカラム選択トランジスタ３７ｊを介してセンスアンプ６２に送られ、基準電位ＶＲＥＦと比較されることにより、ＴＭＲ素子３に記憶されたデータが読み出される。
【００３２】
以上説明したように、本実施形態においては、共用ビット線ＢＬから枝分かれしたセルビット線６を各メモリセル２に設けるとともにセルビット線６上に設けられたヨーク８の磁化容易軸方向をＴＭＲ素子３の磁化容易軸方向とほぼ同じとなるようにしたので、ヨーク８に残留磁化が発生した場合や、ヨーク８の磁化容易軸方向に磁化の乱れが発生した場合でも、これらの残留磁化や磁化の乱れは、ＴＭＲ素子３に書き込んだ情報と同じ方向に磁場を発生することになり、これにより、ＴＭＲ素子３の記憶状態が安定する。また、各メモリセル２にセルビット線６と書き込み選択トランジスタ１７が設けられているので、選択されたメモリセルに書き込み電流を流すときに、同じカラム上の他のメモリセルには書き込み電流が流れない。この結果およびＴＭＲ素子３の記憶状態が安定であることにより、他のメモリセルの記録ビットを反転させることがなく、誤書き込みを防止することができる。
【００３３】
また、ヨーク８に付与する一軸磁気異方性とＴＭＲ素子３に付与する一軸磁気異方性が同じ方向であるので、ＴＭＲ素子３に一軸磁気異方性を付与する工程と、ヨーク８に一軸磁気異方性を付与する工程とを、同じ磁界の方向で、一括して行うことができる。その結果、従来に比べて製造工程が簡略化され、コストが下がる。
【００３４】
なお、第１実施形態においては、セルビット線６は第１配線部６ａと第２配線部６ｂからなっており、第１配線部６ａに流れる電流による電流磁場ばかりでなく、ＴＭＲ素子３の側部に配置された第２配線部６ｂに流れる電流による電流磁場もＴＭＲ素子３の書き込みに用いることができる。このため、従来よりも少ない電流で書き込みを行うことができる。
【００３５】
また、第１実施形態においては、書き込みはセルビット線６から発生する電流磁場によって行うので、ＴＭＲ素子３の磁化容易軸方向とセルビット線６に流れる電流の方向とが直交するのではなく、ある傾き角をなしている方が、書き込み電流を低減することができ、好ましい。この傾き角は典型的には４５度が選ばれる。例えば、第１の実施形態において、セルビット線６の向きを変えずにＴＭＲ素子３の磁化容易軸方向がセルビット線６に流れる電流の方向とある角度（例えば４５度）をなすようにＴＭＲ素子３の位置を変えるか、または、ＴＭＲ素子３の位置を変えずにＴＭＲ素子３の近傍のセルビット線６の向きを変えることにより可能となる。
【００３６】
（第２実施形態）
次に、本発明の第２実施形態による磁気メモリのメモリセルの構成を図３に示し、メモリセルアレイの構成を図４に示す。この実施形態による磁気メモリのメモリセル２は、ＴＭＲ素子２と、セルビット線６と、ヨーク８、９と、読み出し選択トランジスタ１７と、書き込み選択トランジスタ１９とを備えている。
【００３７】
ＴＭＲ素子３は、下部電極層、下地層、反強磁性層、強磁性層（基準層）、トンネル絶縁層、強磁性層（記憶層）、上部電極を備えている。セルビット線６は、共用ビット線ＢＬから枝分かれしてＴＭＲ素子３の上部電極と電気的に接続される第１配線部６ａと、この第１配線部６ａに接続され接続プラグ７を介して書き込み選択トランジスタ１９のソースおよびドレインの一方に接続される第２配線部６ｂとを有している。第１配線部６ａは、共用ビット線ＢＬとほぼ平行な部分を有し、ＴＭＲ素子３の磁化容易軸方向と直交する方向に電流が流れるように設けられる。第２配線部６ｂは図示しない絶縁膜を介してＴＭＲ素子３の側部に沿って設けられる。
【００３８】
ヨーク８は、ＴＭＲ素子３が設けられた側とは反対側の第１配線部６ａ上に形成されている。そして、このヨーク８の磁化容易軸方向は、図３に示すように、ＴＭＲ素子３の磁化容易軸方向と同じ方向となるように形成されている。また、ヨーク９は、ＴＭＲ素子３の下部電極に接続する引き出し電極１４の下側に図示しない絶縁膜を介して設けられた書き込みワード線ＷＬの引き出し電極１４に対向する面を除いて書き込みワード線ＷＬを被覆するように形成されている。そして、このヨーク９もヨーク８と同様に、磁化容易軸方向が、図３に示すように、ＴＭＲ素子３の磁化容易軸方向と同じ方向となるように形成されている。なお、セルビット線６は書き込みワード線ＷＬとほぼ直交するように形成される。
【００３９】
また、ＴＭＲ素子３の下部電極は引き出し電極１４および接続プラグ１５を介して読み出し選択トランジスタ１７のソースおよびドレインの一方に接続される。なお、ＴＭＲ素子３の下部電極は引き出し電極１４を兼用していても良い。
【００４０】
読み出し選択トランジスタ１７は、ソースおよびドレインの他方が接続プラグ１８を介して接地電源に接続され、ゲートが読み出し選択ワード線ＲＷＬを兼ねている。また、書き込み選択トランジスタ１９は、ソースおよびドレインの他方が、書き込み電流を流す際に用いられるコモン線２０に接続され、ゲートが書き込み選択ワード線ＷＷＬを兼ねている。
【００４１】
次に、本実施形態による磁気メモリの書き込み動作および読み出し動作を、図４を参照して説明する。ロウがｉ（ｉ＝１，・・・）番目で書き込み選択ワード線ＷＷＬｉおよび読み出し選択ワード線ＲＷＬｉに接続され、カラムがｊ（ｊ＝１，・・・）番目で共用ビット線ＢＬｊに接続されたメモリセル２が選択された場合を考える。上記選択されたメモリセル２にビットデータを書き込む場合を説明する。ロウがｉ番目でカラムがｊ番目のメモリセル２を選択するアドレスがロウデコーダ４１およびカラムデコーダ４５に入力される。すると、ロウデコーダ４１によってロウ選択トランジスタ３１ｉおよびロウ選択トランジスタ３３ｉがＯＮされて書き込み選択ワード線ＷＷＬｉおよび書き込みワード線ＷＬｉが選択されるとともにカラムデコーダ４５によってカラム選択トランジスタ３５ｊがＯＮされて共用ビット線ＢＬｊが選択される。このとき、カラム選択トランジスタ３７ｊはＯＮされずＯＦＦ状態となっている。またロウ選択トランジスタ３２ｉもＯＦＦ状態となっている。カラム選択トランジスタ３５ｊがＯＮすることにより共用ビット線ＢＬｊに書き込み電流が流れる。そして、ロウ選択トランジスタ３１ｉがＯＮすることにより電位Ｖｂが書き込み選択トランジスタ１９のゲートに印加され、書き込み選択トランジスタ１９がＯＮする。このとき、カラム選択トランジスタ３５ｊもＯＮしているので、書き込み電流は共用ビット線ＢＬｊから、選択されたメモリセル２のセルビット線６に流れる。なお、このとき、共用ビット線ＢＬｊに接続されているが選択されない他のメモリセルのセルビット線６には書き込み電流は流れない。一方、ロウ選択トランジスタ３３ｉもＯＮしているので選択された書き込みワード線ＷＬｉに書き込み電流が流れる。選択されたメモリセル２のセルビット線６に流れる書き込み電流によって誘導される電流磁場はヨーク８によって強められ、書き込みワード線ＷＬｉに流れる書き込み電流によって誘導される電流磁場はヨーク９によって強められる。これらの強められた電流磁場によって、選択されたメモリセル２を構成するＴＭＲ素子３の記憶層の磁化が反転させられる。なお、書き込み電流の流し方は、第１実施形態の場合と同様にして行う。
【００４２】
また、選択されたメモリセルからビットデータを読み出す場合も第１実施形態の場合と同様にして行う。
【００４３】
従来のＭＲＡＭにおいては、一般に、ビット線による電流磁場と書き込みワード線ＷＬによる電流磁場との合成磁場でＴＭＲ素子３の記憶層の磁化を反転させることが行われている。その結果、あるメモリセルにデータを記録する際は、同じビット線上のメモリセルと同じワード線上のセルがhalf selectionの状態になる。half selectionの状態にあるメモリセル２に誤書き込みが起きない為には、メモリセル毎のスイッチング磁場のばらつきを非常に抑制することが必要である。
【００４４】
このスイッチング磁場のばらつきの抑制について、図１２を参照して説明する。図１２での仮定は、アステロイド曲線を
Hx 2/3+(Hy/a)2/3=Hc 2/3
と表し、磁化困難軸方向に反磁界が大きいためにアステロイドが伸びていることを、パラメータaで表している。その伸張の上限レベルをａＵ、下限レベルをａＬ、その比ｒ（＝ａＵ／ａＬ） とする。磁場のヒステリシス幅の１／２を保磁力Hc(>0)、そのバラツキをdHcとする。平均オフセット磁界Hoff （＞０）、バラツキをdHoffとする。誤書き込みが起きないためには以下の３つの不等式を満たす必要がある。図１２中の矢印Ａ１の条件は以下の不等式となる。
【００４５】
【数１】
【００４６】
【数２】
【００４７】
【数３】
【００４８】
【数４】
Hc＝３６[Oe]、かつａＵ／ａＬ≦１．７
を仮定すると
６σ（Hc）≦３．５[Oe]、 Hoff≦３．５[Oe]、 ６σ（Hoff）≦３．５[Oe]
の条件を満たす必要がある。
【００４９】
ＭＲＡＭの製造上、多数のメモリセルに渡って上記条件ほど高精度にスイッチング磁場のばらつきを抑制することは従来困難であった。しかし、本実施形態のように、各メモリセルに設けられたトランジスタを書き込み選択用に用い、１メモリセル毎に書込電流を流す方式の場合は、原理的にいくらばらつきがあろうとも、磁化容易軸方向に十分大きな磁場をかければ書き込める。
【００５０】
その理由を、以下説明する。ビット線から枝分かれしたセルビット線毎に電流を流すため、ビット線方向の他のメモリセルはhalf sectionの状態にならない。したがって、図１２の矢印Ａ２の条件は、不要になり、制約が無くなる。その結果、ｘ方向(磁化容易軸方向)に十分大きな磁場をかければ誤書き込みが無くなる。
【００５１】
したがって、本実施形態は、スイッチング磁場のメモリセル毎のばらつきに非常に強い磁気メモリ、すなわち誤書き込みの起きにくい磁気メモリを得ることができる。
【００５２】
以上説明したように、本実施形態においては、共用ビット線ＢＬから枝分かれしたセルビット線６を各メモリセル２に設けるとともにセルビット線６上に設けられたヨーク８の磁化容易軸方向をＴＭＲ素子３の磁化容易軸方向とほぼ同じとなるようにしたので、ヨーク８に残留磁化が発生した場合や、ヨーク８の磁化容易軸方向に磁化の乱れが発生した場合でも、これらの残留磁化や磁化の乱れは、ＴＭＲ素子３に書き込んだ情報と同じ方向に磁場を発生することになり、これにより、ＴＭＲ素子３の記憶状態が安定する。また、各メモリセル２にセルビット線６と書き込み選択トランジスタ１７が設けられているので、選択されたメモリセルに書き込み電流を流すときに、同じカラム上の他のメモリセルには書き込み電流が流れない。この結果およびＴＭＲ素子３の記憶状態が安定であることにより、他のメモリセルの記録ビットを反転させることがなく、誤書き込みを防止することができる。
【００５３】
また、ヨーク８、９に付与する一軸磁気異方性とＴＭＲ素子３に付与する一軸磁気異方性がほぼ同じ方向であるので、ＴＭＲ素子３に一軸磁気異方性を付与する工程と、ヨーク８、９に一軸磁気異方性を付与する工程とを、同じ磁界の方向で、一括して行うことができる。その結果、従来に比べて製造工程が簡略化され、コストが下がる。
【００５４】
なお、第２実施形態においては、セルビット線６は第１配線部６ａと第２配線部６ｂからなっており、第１配線部６ａに流れる電流による電流磁場ばかりでなく、ＴＭＲ素子３の側部に配置された第２配線部６ｂに流れる電流による電流磁場もＴＭＲ素子３の書き込みに用いることができる。このため、従来よりも少ない電流で書き込みを行うことができる。
【００５５】
（第３実施形態）
次に、本発明の第３実施形態による磁気メモリのメモリセルの構成を図５に示し、メモリセルアレイの構成を図６に示す。この実施形態による磁気メモリは第２実施形態の磁気メモリの読み出し選択トランジスタ１７を削除するとともに書き込みワード線ＷＬが読み出しワード線を兼ねた構成となっている。したがって、ＴＭＲ素子３の下部電極は書き込みワード線ＷＬに電気的に接続された構成となっている。また、セルビット線６の第１配線部６ａ上には第２実施形態と同様にヨーク８ａが設けられているが、第２配線部６ｂ上にもヨーク８ｂが設けられている。なお、図５に示すように、ＴＭＲ素子３、セルビット線６のヨーク８ａ，８ｂ、およびワード線ＷＬのヨーク９の磁化容易軸方向はほぼ同じ方向となるように形成される。
【００５６】
この第３実施形態による磁気メモリの選択されたメモリセル２へのデータの書き込みは、第２実施形態の場合と同様にして行う。この第３実施形態による磁気メモリの選択されたメモリセル２からのデータ読み出し動作はクロスポイント型と呼ばれる方法で行われる。ロウがｉ番目でカラムがｊ番目のメモリセル２からデータを読み出す場合は、ロウデコーダ４１によってロウ選択トランジスタ３３ｉをＯＮ、カラムデコーダ４５によってカラムトランジスタ３７ｊをＯＮさせる。このとき、ロウ選択トランジスタ３４ｉおよびカラムトランジスタ３５ｊはＯＦＦ状態とする。これにより、書き込みワード線ＷＬからＴＭＲ素子３、セルビット線６を介して共用ビット線ＢＬｊに電流が流れる。このとき、共用ビット線ＢＬｊの電位はＴＭＲ素子３に記憶されたデータに応じた値となる。この共用ビット線ＢＬｊの電位をセンスアンプ６１，６２において基準電位ＶＲＥＦと比較することにより、ＴＭＲ素子３に記憶されたデータが読み出される。
【００５７】
この第３実施形態のように読み出し選択トランジスタを用いないでクロスポイント型で読み出す場合には、読み出しに選択性を持たせることが必要である。すなわち、選択したメモリセル以外の他のメモリセルからの回り込み電流をセンスしないようにすることが必要になる。その第１の方式は、図６に示したように、読出しワード線ＷＬの上下にロウ選択トランジスタ３３ｉ、３４ｉと、ロウデコーダ４１、４４を設ける方式である。読み出すべきメモリセルへの読み出しワード線ＷＬｉをロウ選択信号ＲＳＬ（ｉ）で選択して読出し用電流を流す場合、他のワード線ＷＬｍ（ｍ≠ｉ）はＲＳＬ（ｍ）で選択されて下のロウデコーダ４４に接続される。その結果、選択したメモリセル以外の他のメモリセルを通った電流は下のロウデコーダ４４に吸い込まれてセンスアンプ６１、６２には流れない。
【００５８】
第２の方式を、図９を参照して説明する。この方式ではビット線ＢＬｊ（ｊ＝１，・・・）毎にセンスアンプ６１ｊを設け、３組のセンスアンプの６１ｊ−１、６１ｊ、６１ｊ＋１の出力をセレクタ６５によって選択し、この選択した出力がセンスアンプ６２を介して外部に出力される。その結果、選択したセル以外の他のセルを通った電流は他のセンスアンプに入り、選択したセンスアンプには入らない。
【００５９】
これらの方式により、読出し選択トランジスタを使わずとも、選択性を持たせた読出しができる。各メモリセル２に読出し用に設けられたトランジスタやダイオードがある場合は、これらの特性のばらつき、例えばトランジスタのＯＮ抵抗のばらつきが、読出し信号のばらつきになり、問題となっていた。ここで説明した読出し選択トランジスタを使わない方法の場合は、トランジスタやダイオードのばらつきに左右されない利点がある。
【００６０】
以上説明したように、第３実施形態においては、セルビット線６はＬ字型に曲がってＴＭＲ素子３の周囲を取り巻いており、セルビット線６の周囲に被覆したヨーク８ａ、８ｂの効果と相俟って、ＴＭＲ素子３において大きな磁場を発生できる。このセル構造では特に、書き込みワード線ＷＬがＴＭＲ素子３に最も近くなるため、ＴＭＲ素子３において最も強い磁場を発生できる。書き込みワード線ＷＬには断面がコの字型のヨーク９を設けることで磁場を強くする。したがって、書き込みに要する電流を小さくするができる。また、図５に示したように、セルビット線６のヨーク８ａ，８ｂと、ワード線ＷＬのヨーク９と、ＴＭＲ素子３の磁化容易軸は同じ方向に形成されるので、ＴＭＲ素子３の記憶状態は安定となる。またＴＭＲ素子３の記憶状態が安定であること、およびメモリセル毎に、セルビット線６と書き込み選択トランジスタ１９が設けられていることにより、選択されたメモリセル以外のメモリセルの記録ビットが反転するのを防止することができる。この結果およびＴＭＲ素子３の記憶状態が安定であることにより、他のメモリセルの記録ビットを反転させることがなく、誤書き込みを防止することができる。
【００６１】
また、ヨーク８ａ、８ｂおよびＴＭＲ素子３の磁化容易軸方向がほぼ一致しているので、ヨーク８ａ、８ｂおよびＴＭＲ素子３に一軸磁気異方性を付与する工程を一括して行うことが可能となり、製造工程が簡略化され、製造コストを下げることができる。
【００６２】
（第４実施形態）
次に、本発明の第４実施形態による磁気メモリのメモリセルの構成を図７に示す。この第４実施形態による磁気メモリは、図５に示す第３実施形態の磁気メモリの書き込みおよび読み出し兼用のワード線ＷＬを読み出し専用のワード線ＲＷＬに置き換えるとともにセルビット線６が第１配線部６ａおよび第２配線部６ｂだけでなく、読み出しワード線ＲＷＬの下側に図示しない絶縁膜を介して配置された第３配線部６ｃを備えるように構成されている。そして、第１乃至第３配線部６ａ、６ｂ、６ｃには、それぞれヨーク８ａ、８ｂ、８ｃが設けられている。これらのヨーク８ａ、８ｂ、８ｃは、磁化容易軸方向がＴＭＲ素子３の磁化容易軸方向とほぼ一致するように形成される。
【００６３】
この第４実施形態による磁気メモリの読み出し動作は、第３実施形態の磁気メモリの場合と同様にして行う。しかし、書き込み動作は、第１実施形態の場合と同様に、セルビット線６からの電流磁場によって行う。したがって、第１実施形態の場合と同様に、書き込み電流を低減するためには、セルビット線６の第１および第３配線部６ａ、６ｃは、ＴＭＲ素子３の磁化容易軸方向と所定の角度（例えば、４５度）をなすように形成することが望ましい。
【００６４】
この第４実施形態によれば、セルビット線６には、磁化容易軸方向がＴＭＲ素子３の磁化容易軸方向にほぼ一致するヨーク８ａ、８ｂ、８ｃが設けられているとともに各メモリセルに書き込み選択トランジスタが設けられているため、ＴＭＲ素子３の記憶状態は安定となり、さらに選択されたメモリセル以外のメモリセルの記録ビットが反転するのを防止することができる。
【００６５】
また、セルビット線６は、第１乃至第３配線部６ａ、６ｂ、６ｃがＴＭＲ素子３を取り囲むように形成されているとともに、第１乃至第３配線部６ａ、６ｂ、６ｃには、ヨーク８ａ、８ｂ、８ｃがそれぞれ設けられているので、小さな書き込み電流で大きな磁場を発生することが可能となる。
【００６６】
また、ヨーク８ａ、８ｂ、８ｃおよびＴＭＲ素子３の磁化容易軸方向がほぼ一致しているので、ヨーク８ａ、８ｂ、８ｃおよびＴＭＲ素子３に一軸磁気異方性を付与する工程を一括して行うことが可能となり、製造工程が簡略化され、製造コストを下げることができる。
【００６７】
なお、第４実施形態においては、ワード線ＲＷＬは読み出し専用であるため、第３実施形態の書き込みと読み出しを兼ねたワード線ＷＬに比べて薄くすることができ、また、ワード線ＲＷＬを覆うヨークが不要となる。
【００６８】
なお、この第４の実施形態においては、ＴＭＲ素子３は第１配線部６ａに電気的に接続されるように設けたが、第１配線部６ａに接続されず、第３配線部６ｃに電気的に接続されるように設けても良い。
【００６９】
（第５実施形態）
第１および第２実施形態による磁気メモリでは、一つのＴＭＲ素子３に二つのトランジスタ１７、１９が必要であり、その分、各メモリセル２の必要面積が大きくなり、高密度に配置したメモリを作ることが困難である欠点がある。しかし、読出しの選択性をきちんと取れる利点がある。
【００７０】
これに対して、第３および第４実施形態による磁気メモリでは、読出し選択トランジスタ１７を用いないため、メモリセル２の必要面積はそれほど大きくならない利点がある。しかし、読み出しをクロスポイント型と呼ばれる方法で行うため、回り込み電流があって読出しの選択性をあまり取れない欠点がある。
【００７１】
これら両者の利点を併せ持つ磁気メモリを、本発明の第５実施形態として説明する。この第５実施形態による磁気メモリのメモリセルアレイを図８に示す。図８に示すように、本実施形態の磁気メモリにおいては、一つのＴＭＲ素子３に一つの書き込み選択トランジスタ１９が設けられているが、読み出し選択トランジスタは２個から１６個のＴＭＲ素子３に一つだけ設けた構成となっている。この結果、読み出しの選択性をある程度確保しつつ、高密度に配置したメモリを作ることができる。図８では、４個のＴＭＲ素子３に一つの読み出し選択トランジスタ１７を配置している。読み出し時に４個のＴＭＲ素子３が同時に選択されるが、それぞれを独立の４個のセンスアンプ６０１〜６０４で読み出すため、回り込み電流の影響を受けずに独立して読み出せる。
【００７２】
（第６実施形態）
次に、本発明の第６実施形態による磁気メモリの製造方法を説明する。この第６実施形態による製造方法は、図７に示す第４実施形態による磁気メモリを製造するものであり、以下、図７を参照して説明する。
【００７３】
まず、ｐ型シリコン基板を用意する。次に、書き込み選択トランジスタ１９としてＮチャンネルＭＯＳＦＥＴを通常のＣＭＯＳプロセスで形成する。このとき、ゲート電極はそのまま書き込み選択ワード線ＷＷＬとして働くよう形成する。ドレインとソース上に電極７を形成し、コモン線２０を配線する。
【００７４】
次に、絶縁層（図示せず）を形成する。その後、第３配線部６ｃを形成する。第３配線部６ｃに用いる材料は、Ａｌ、Ａｌ−Ｃｕ、Ｃｕ、Ａｇ等が考えられるが、ここではダマシン法で形成したＣｕが用いられている。第３配線部６ｃには強磁性体であるＮｉＦｅからなるヨーク８ｃが被覆された配線となっている。なお、ヨーク８ｃにはバリアメタルとしてＮｉＦｅの外側にＴｉＮ、ＮｉＦｅとＣｕの間にはＣｏＦｅが挿入されている。
【００７５】
次に、図示しない絶縁膜を形成し、その上に読み出しワード線ＲＷＬを形成し、更に図示しない絶縁膜を被覆し、この絶縁膜を、読み出しワード線ＲＷＬが露出するように平坦化する。次に、ＴＭＲ積層膜３を堆積する。このＴＭＲ積層膜３は、ワード線ＷＬ上に、膜厚２０ｎｍのＴａからなる下部配線接続層、膜厚５ｎｍのＲｕからなるバッファ層、膜厚６ｎｍのＩｒＭｎからなる反強磁性層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚１ｎｍのＡｌ２Ｏ３からなるトンネルバリア層、膜厚３ｎｍのＮｉ７９Ｆｅ２１からなる磁化自由層、膜厚２ｎｍのＣｕからなる表面保護層、膜厚２０ｎｍのＲｕからなるエッチングストップ層兼表面保護層、Ｔａからなる上部接続層を順次積層することによって得られる。
【００７６】
次に、ＴｉＮまたはＴａをハードマスクとして用いて、ＴＭＲ積層膜３を所定の形状にエッチング、例えば０．２４×０．４８μｍ２の長方形にし、ＴＭＲ素子３を形成する。その後、層間絶縁膜（図示せず）を堆積する。ＴＭＲ素子３の横に、垂直方向のセルビット線６ｂを形成するための直方体のビアホールを上記層間絶縁膜に形成する。このビアホールを形成している垂直面４面の内、３面を強磁性体であるＮｉＦｅで被覆する。これが垂直方向のセルビット線６ｂのヨーク８ｂとして働く。ＮｉＦｅからなるヨーク８ｂの外側にバリアメタルとして、ＴｉＮが挿入されている。続いて上記ビアホールをダマシン法を用いてＣｕで埋める。ＮｉＦｅとＣｕ層との間にはＣｏＦｅが挿入されている。
【００７７】
次に、ＴＭＲ素子３の上部接続層とコンタクトが取れるよう上記層間絶縁膜をエッチングする。共用ビット線ＢＬおよびセルビット線６ａを形成するためにＣｕからなる金属膜を、ＴＭＲ素子３の上部接続層と接続するように、また垂直方向のセルビット線６ｂと接続するように堆積する。続いて、共用ビット線ＢＬおよびセルビット線を形成するようにＣｕからなる金属膜をエッチングする。平面配置で見ると、各ＴＭＲ素子３の間に共用ビット線ＢＬを配置し、そこから分岐したセルビット線６が各ＴＭＲ素子３の直上を通るよう配置する。
【００７８】
次に、セルビット線６ａの最上層と側面を強磁性体であるＮｉＦｅ膜で被覆し、ヨーク８ａが形成された配線とする。なお、ＮｉＦｅからなるヨーク８ａとセルビット線６ａとの間にはバリアメタルとしてＣｏＦｅ膜が挿入されている。また、バリアメタルとしては、ＣｏＦｅの代わりにＴａ、ＴｉＮ、ＴａＮ、Ｗ、ＷＮなども使い得る。なお、ヨーク８ａの上にＴｉＮからなるバリアメタルを形成しても良い。
【００７９】
ヨーク８ａを形成した後、図示しない保護層を堆積する。続いて、磁場中でアニールし、ＴＭＲ素子３と、ビット線ヨーク８ａ、８ｂ、８ｃに一括して同じ方向に一軸磁気異方性を付与する。磁場の方向は、図７で示した方向であり、アニール条件は、例えば、２８５℃で１時間、６．５ｋＯｅの磁場中で行う。この磁場中でのアニール直後は、磁化自由層の磁化方向とヨークの残留磁化から磁化自由層にかかる磁界とは反平行になっている。すなわち、磁化自由層の磁化は不安定な状態に置かれている。そこで、メモリとして出荷する前に、書き込み配線に電流を流して“０”の状態に初期化することが望ましい。この工程によって、磁化自由層の磁化とヨークの残留磁化から磁化自由層にかかる磁場とが平行になる。
【００８０】
ＴＭＲ素子３は重要不可欠な要素としてトンネルバリア層がある。これは１〜２ｎｍと薄い絶縁層であり、静電放電破壊に弱い。従来の磁気メモリの製造プロセスにおいては、典型的にはＴＭＲ素子３の上部接続層を露出させるために層間絶縁膜をドライエッチング、例えばリアクティブイオンエッチング（ＲＩＥ）する際に、図１４の矢印に示すように、表面に溜まった電荷がＴＭＲ素子３を通って放電し、トンネルバリア層を静電放電破壊する問題があった。これは、ＴＭＲ素子３から読出し選択トランジスタ１７、或いはワード線を通って基板への電流パスがあるためである。しかし、第１乃至第６実施形態による磁気メモリのメモリセル構造では、図１３に示すように、ＴＭＲ素子３毎に、ＴＭＲ素子３の脇にセルビット線６ｂが基板に向けて通っており、このセルビット線６ｂの方がＴＭＲ素子３に比べて抵抗が低い。このため、表面に溜まった電荷はＴＭＲ素子３を通らずにセルビット線６ｂを通って放電される。その結果、作製プロセス中のトンネルバリア層の破壊が起きにくい。
【００８１】
なお、上記実施形態で説明した以外の構造のＴＭＲ素子を用いても良い。例えば、この構造のＴＭＲ素子は、ワード線ＷＬ上に、膜厚５ｎｍのＴａからなる下部配線接続層、膜厚５ｎｍのＮｉＦｅＣｒからなるシード層、膜厚１２ｎｍのＰｔＭｎからなる反強磁性層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚０．８ｎｍのＲｕからなる中間層、膜厚２ｎｍのＣｏ９０Ｆｅ１０からなる磁化固着層、膜厚１ｎｍのＡｌ２Ｏ３からなるトンネルバリア層、膜厚３ｎｍのＮｉ８１Ｆｅ１９からなる磁化自由層、膜厚１０ｎｍのＴａからなる保護層、Ａｌからなる上部配線接続層を順次積層することによって得られる。この構造は、磁化固着層として交換結合膜、すなわちシンセティック・反強磁性層を用いた場合である。
【００８２】
【発明の効果】
以上述べたように、本発明によれば、書き込みの際に誤書き込みを防止することができ、メモリセルの記憶状態を安定化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図２】第１実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図３】本発明の第２実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図４】第２実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図５】本発明の第３実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図６】第３実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図７】本発明の第４実施形態による磁気メモリのメモリセルの構成を示す断面図。
【図８】本発明の第５実施形態による磁気メモリのメモリセルアレイを示す配線図。
【図９】第３実施形態において、選択したメモリセル以外の他のメモリセルからの回り込み電流をセンスしないようにする他の方式を説明する図。
【図１０】書き込み電流の流し方を説明する図。
【図１１】書き込み電流の流し方を説明する図。
【図１２】誤書き込みが起きないことを説明する図。
【図１３】製造工程中にＴＭＲ素子に静電絶縁破壊が生じるのを防止することができることを説明する図。
【図１４】製造工程中にＴＭＲ素子に静電絶縁破壊が生じるのを説明する図。
【図１５】従来の磁気メモリの書き込み配線を示す図。
【図１６】従来の磁気メモリの問題点を説明する図。
【符号の説明】
２ メモリセル
３ ＴＭＲ素子
６ セルビット線
６ａ 第１配線部
６ｂ 第２配線部
７ 接続プラグ
８ ヨーク
８ａ ヨーク
８ｂ ヨーク
９ ヨーク
１４ 引き出し電極
１５ 接続プラグ
１７ 読み出し選択トランジスタ
１８ 接続プラグ
１９ 書き込み選択トランジスタ
２０ コモン線
ＢＬ 共用ビット線
ＷＬ 書き込みワード線
ＲＷＬ 読み出し選択ワード線
ＷＷＬ 書き込み選択ワード線
Claims (6)
- 磁気抵抗効果素子と、ビット線から枝分かれし前記磁気抵抗効果素子に書き込み電流を流すセルビット線と、このセルビット線に設けられ、前記磁気抵抗効果素子と同じ磁化容易軸方向を有するヨークと、前記セルビット線にソース・ドレインの一方が接続する書き込み選択トランジスタとを、それぞれ有するメモリセルを備えたことを特徴とする磁気メモリ。
- 前記セルビット線は、前記磁気抵抗効果素子の一端と電気的に接続される第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ前記書き込み選択トランジスタのソース・ドレインの一方に接続される第２配線部とを有しており、前記第１および第２配線部に前記ヨークが設けられていることを特徴とする請求項１記載の磁気メモリ。
- 前記磁気抵抗効果素子の他端には書き込み電流が流れるワード線が電気的に接続されていることを特徴とする請求項２記載の磁気メモリ。
- 前記磁気抵抗効果素子の一端には読み出し用のワード線が電気的に接続され、前記セルビット線は、前記ビット線から枝分かれした第１配線部と、絶縁膜を介して前記磁気抵抗効果素子の側部に沿って設けられ一端が前記第１配線部に接続される第２配線部と、一端が前記第２配線部の他端に接続され、他端が前記書き込み選択トランジスタのソース・ドレインの一方に接続され、前記磁気抵抗効果素子を挟んで前記第１配線部と略平行に設けられる部分を有する第３配線部とを有し、前記磁気抵抗効果素子の他端は前記第１配線部または第３配線部の一方に電気的に接続され、前記第１および第２配線部に前記ヨークが設けられ、前記第３配線部には前記磁気抵抗効果素子と同じ磁化容易軸方向を有する第２ヨークが設けられていることを特徴とする請求項１記載の磁気メモリ。
- 前記メモリセルは、前記磁気抵抗効果素子の他端に引き出し電極を介してソース・ドレインの一方が接続される読み出し選択トランジスタを備えていることを特徴とする請求項２記載の磁気メモリ。
- 前記引き出し電極の前記磁気抵抗効果素子と反対側に絶縁膜を介して書き込み電流が流れるワード線が形成されていることを特徴とする請求項５記載の磁気メモリ。
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